CN102487087B - 应用于三维片上集成系统的薄膜晶体管的制造方法 - Google Patents

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Abstract

本发明提供了一种应用于三维片上集成系统的薄膜晶体管及其制造方法，所述薄膜晶体管位于半导体结构上，所述半导体结构包括：半导体衬底，基于所述半导体衬底形成的半导体器件层，位于所述半导体器件层上的至少一层局部/全局互连金属层，所述薄膜晶体管包括基于半导体材料在所述互连金属层上形成的栅极、源电极和漏电极，从而可以降低SOC的成本，增强SOC的功能。

Description

应用于三维片上集成系统的薄膜晶体管的制造方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种应用于三维SOC(sys temon chip，片上集成系统)的TFT(薄膜晶体管，thin-film-transistor)及其制造方法。
背景技术
随着信息技术及半导体技术的迅猛发展及广泛应用，集成电路技术自发明以来，一直朝着提高器件系统性能，降低单位功能成本的方向发展。正如摩尔定律所述，集成电路芯片的大小每1.5年增加2倍，同时单个基本器件的面积减小到原来的1/2。集成电路的基本器件可以分为有源器件与无源器件。有源器件主要有MOS(金属-氧化物-半导体)器件、双极器件及最基本的二极管，无源器件主要有电阻、电容及电感。利用这些基本器件，可以组合构成高压驱动电路、存储器、传感器、模拟/数字转换电路、射频电路等等各种功能电路。现在工业界有一个非常明显的趋势要将多个由不同器件构成的不同功能电路集成在同一芯片上，SOC架构就是该技术的集中体现。
目前，SOC主要是在同一半导体衬底表面制造各种不同功能、不同尺寸的器件，以实现多功能系统的二维集成。但是，不同的器件对于制程的精度、成本要求不同。以MOS器件为例：随着半导体技术的不断进步，高速数字逻辑器件的栅极尺寸不断缩小(0.5μm、0.35μm、0.25μm、0.18μm、0.13μm、90nm、65nm、45nm、32nm、28mm……)，但是基于可靠性和功耗的考虑，器件的工作电压也在不断地减小，经历了5V、3.3V、1.8V、1.2V的改变。但是外围接口电路及高压驱动电路中的器件必须能够承受高压以便于与外界交换信息。在电压确定的情况下，器件的栅极尺寸不能随着产品的升级换代不断减少。这就导致了在SOC同一平面上必须采用两种尺寸相差很大的结构。众所周知，在半导体制程当中，高精度光刻的设备及工艺成本一直在全部成本中占最大的比例。如果将高压器件和高速逻辑器件的栅极制造在同一平面、在同一步骤中完成，高精度光刻设备就不能得到有效的应用，而且现有先进的CMOS工艺平台由于受到芯片面积的限制，难于依据实际需要采用合适的电压驱动值，因为高的电压驱动值往往需要较大的芯片面积，因此往往在需要电压与芯片面积之间进行折衷考虑，然而，采用折衷值的电压驱动值往往不是最优值，这样无法优化芯片性能。
将不同功能的器件集成在同一芯片上会带来另一个问题，那就是芯片面积过大，为了缩小芯片面积，目前出现了S IP(system in package)和3D(dimension)IC(Integrated Circuit)技术。前者是利用系统级封装技术将多个单一不同功能的芯片封装在同一管壳当中，这一技术的难点在于封装技术的复杂性及由于寄生效应带来的性能衰减；后者是利用TSV(ThroughSilicon Via，硅贯通过孔)将多片减薄(1-100μm)后的I C叠加，互连起来以实现更加强大的功能和更高的密度。然而，在TSV(Through Silicon Via)实现多片集成电路三维堆叠的现有技术当中必须引入Deep RIE(Reactive IonEtch)制程，这种制程与标准CMOS工艺不相兼容。所谓多片IC既可以是相同的芯片，也可以是不同的芯片。与SIP相比，3D IC的性能有所提高，但是对衬底减薄存在很大的挑战，主要由于实际工艺难以减薄至10μm以下的尺寸，这就限制了系统性能的进一步提高。
由以上的介绍可以得知，集成电路或者集成电路系统一直追求降低成本，减少功耗、增强功能、提高密度。
发明内容
本发明解决的问题是提供一种应用于三维片上集成系统的薄膜晶体管及其制造方法，从而可以降低SOC的成本，增强SOC的功能。
本发明提供了一种应用于三维片上集成系统的薄膜晶体管，所述薄膜晶体管位于半导体结构上，所述半导体结构包括：半导体衬底，基于所述半导体衬底形成的半导体器件层，位于所述半导体器件层上的至少一层局部/全局互连金属层，所述薄膜晶体管包括基于半导体材料在所述互连金属层上形成的栅极、源电极和漏电极。
可选的，所述薄膜晶体管为顶栅薄膜晶体管或底栅薄膜晶体管。
可选的，所述底栅薄膜晶体管的栅极包括：位于所述互连金属层上的栅导电层和位于栅导电层表面的栅介质层；
所述底栅薄膜晶体管还包括位于栅介质层表面对应于栅导电层位置的沟道区；
所述底栅薄膜晶体管的源电极和漏电极位于所述沟道区两侧。
可选的，所述底栅薄膜晶体管还包括位于沟道区上的保护层。
可选的，所述顶栅薄膜晶体管还包括：位于所述互连金属层上的沟道区；
所述顶栅薄膜晶体管的源电极和漏电极位于沟道区两侧；
所述顶栅薄膜晶体管的栅极包括位于所述沟道区表面的栅介质层和位于所述栅介质层表面的栅导电层。
可选的，所述互连金属层和所述顶栅薄膜晶体管之间具有介电层，所述介电层和所述顶栅薄膜晶体管之间具有缓冲层，所述缓冲层的材料为非晶硅或多晶硅材料。
可选的，所述半导体材料为非晶硅、多晶硅、硅锗化合物、锗和其组合中的任意一种。
一种应用于三维片上集成系统的薄膜晶体管制造方法，包括：
提供半导体结构，包括半导体衬底，基于所述半导体衬底形成的半导体器件层，位于所述半导体器件层上的至少一层局部/全局互连金属层，
还包括步骤：
基于半导体材料在所述互连金属层上层形成薄膜晶体管。
可选的，所述薄膜晶体管的形成步骤包括：
在互连金属层表面形成介电层；
在所述介电层内形成栅导电层；
在栅导电层表面及介电层表面形成栅介质层；
在栅介质层表面形成第一锗硅化合物层，栅导电层对应的第一锗硅化合物层即为沟道区；
在沟道区表面形成保护层；
在除沟道区外的第一锗硅化合物层表面形成第二锗硅化合物层，第二锗硅化合物层的掺杂离子类型和第一锗硅化合物层的掺杂离子类型相反；
对具有第二锗硅化合物层的半导体结构进行退火，使得第二锗硅化合物层和其覆盖的第一锗硅化合物层的离子浓度趋于一致，即第二锗硅化合物层和其覆盖的第一锗硅化合物层构成源电极和漏电极。
可选的，所述薄膜晶体管的形成步骤包括：
在互连金属层表面形成介电层；
在所述介电层内形成栅导电层；
在栅导电层表面及介电层表面形成栅介质层；
在栅介质层表面形成第一锗硅化合物层，栅导电层对应的第一锗硅化合物层即为沟道区；
在除沟道区外的第一锗硅化合物层表面形成第二锗硅化合物层，第二锗硅化合物层的掺杂离子类型和第一锗硅化合物层的掺杂离子类型相反；
对具有第二锗硅化合物层的半导体结构进行退火，使得第二锗硅化合物层和其覆盖的第一锗硅化合物层的离子浓度接近，即第二锗硅化合物层和其覆盖的第一锗硅化合物层构成源电极和漏电极。
可选的，所述薄膜晶体管的形成步骤包括：
在互连金属层表面形成介电层；
在所述介电层内形成栅导电层；
在栅导电层表面及介电层表面形成栅介质层；
在栅介质层表面形成第一锗硅化合物层，栅导电层对应的第一锗硅化合物层即为沟道区；
对除沟道区外的第一锗硅化合物进行离子注入，形成源电极和漏电极。
可选的，所述薄膜晶体管的形成步骤包括：
在互连金属层表面形成介电层；
在所述介电层表面形成第一锗硅化合物层，其包括沟道区；
在第一锗硅化合物层表面形成栅介质层，在沟道区对应的栅介质层表面形成栅导电层；
在栅导电层两侧的第一锗硅化合物层表面形成第二锗硅化合物层；
对具有第二锗硅化合物层的半导体结构进行退火，使得第二锗硅化合物层和其覆盖的第一锗硅化合物层的离子浓度趋于一致，即第二锗硅化合物层和其覆盖的第一锗硅化合物层构成源电极和漏电极。
可选的，所述薄膜晶体管的形成步骤包括：
在互连金属层表面形成介电层；
在所述介电层表面形成第一锗硅化合物层，其包括沟道区；
对沟道区两侧的第一锗硅化合物层进行离子注入，形成源电极和漏电极；
在沟道区表面形成栅介质层；
在栅介质层表面形成栅导电层。
可选的，在形成第一锗硅化合物层之前还包括利用化学气相沉积方法在所述介电层表面形成缓冲层，所述缓冲层的材料为非晶硅或多晶硅材料，所述化学气相沉积的温度小于450摄氏度。
可选的，所述退火的温度小于450摄氏度，用于激活掺杂离子。
可选的，所述半导体材料的形成工艺为化学气相沉积、物理气相沉积或原子层淀积，温度小于450摄氏度。
与现有技术相比，本发明主要具有以下优点：
本发明克服了现有技术中在单一半导体衬底上构建单层半导体器件的技术缺陷，通过在基于半导体衬底形成的半导体器件层和互连金属层上再基于所述半导体材料形成TFT，这样使得所述半导体器件层和TFT不是分布在同一半导体衬底层，而是形成了多层的三维结构，从而降低了SOC的成本，增强了其功能。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1是本发明的具有TFT的三维SOC制造方法的流程图；
图2至图9是本发明一实施例的具有有沟道保护的扩散方式形成源漏电极的底栅TFT的三维SOC的示意图；
图10是本发明一实施例的注入方式形成源漏电极的底栅TFT的示意图；
图11是本发明一实施例的无沟道保护的扩散形成源漏电极的底栅TFT的示意图；
图12是本发明一实施例的非平面工艺制作的TFT的结构示意图；
图13是本发明一实施例的具有注入形成源漏的顶栅TFT的三维SOC的示意图；
图14是本发明一实施例的注入形成顶栅源漏电极的顶栅TFT的示意图。具体实施方式
由背景技术可知，集成电路或者集成电路系统一直追求降低成本，减少功耗，增强功能，提高密度。目前，低温非晶/多晶锗、锗硅材料在半导体、介质、金属上的低温淀积技术应用于与CMOS完全兼容的MEMS技术。同时锗、锗硅材料掺杂的低温激活也能够完全与CMOS技术完全兼容。同时，低温锗硅材料的淀积及激活的实现使得适用于三维SOC系统的锗硅TFT技术成为可能。因此，基于锗、锗硅非晶/多晶的低温淀积及低温激活的特性，本发明提出了一种适用于三维SOC的锗、锗硅TFT。使得在单一衬底上实现三维SOC系统成为可能，同时也可以与CMOS完全兼容的MEMS器件集成。极大地降低了系统的成本，增强了系统的功能。
本发明的发明人经过大量的实验研究，发明了一种应用于三维SOC的TFT及其制造方法，从而克服了现有技术中基于单一半导体衬底形成半导体器件的技术缺陷，通过在基于半导体衬底形成的半导体器件层和互连金属层上再形成至少一层半导体材料，从而基于所述半导体材料再形成TFT，这样使得所述半导体器件层和TFT不是分布在同一半导体衬底层，而是形成了多层的三维结构，从而降低了SOC的成本，增强了其功能。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实现方式做详细的说明。本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1是本发明的具有TFT的SOC制造方法的流程图，如图1所示，本发明的应用于SOC的TFT的制造方法包括下列步骤：
S10，提供半导体结构，包括半导体衬底，基于所述半导体衬底形成的半导体器件层，位于所述半导体器件层上的至少一层局部/全局互连金属层；
S20，基于半导体材料在所述互连金属层上形成TFT。
图2至图9是本发明一实施例的具有有沟道保护的扩散方式形成源漏电极的底栅TFT的三维SOC的示意图；
下面结合图1至图8对本实施例的应用于SOC的TFT的制造方法和结构进行说明。
首先，执行步骤S10，参考图2，提供半导体结构，所述半导体结构包括半导体衬底101、基于所述半导体衬底101形成的半导体器件层103，覆盖半导体器件层103的第一介电层105a，位于第一介电层105a表面的至少一层局部/全局互连金属层106，在本实施例中，包括两层所述互连金属层106。
在本实施例中，所述半导体衬底101可以是单晶硅、锗或硅锗化合物或其组合中的任意一种。所述半导体器件层103由单晶硅衬底、构造在单晶硅衬底上的高速逻辑集成电路或者高密度存储阵列、及叠加于单晶硅衬底表面以上的多层局部/全局互连金属线构成的高速，高性能，高密度硅集成电路功能层构成。
在本实施例中，具体的，所述半导体器件层103是基于半导体衬底101形成的，其具体可以包括NMOS晶体管、PMOS晶体管或者CMOS元件、二极管、SRAM、DRAM、可编程存储器件等。例如在本实施例中所述半导体器件层103包括NMOS晶体管和PMOS晶体管，则PMOS晶体管和NMOS晶体管的栅极103G包括在半导体衬底101表面形成的氧化硅层(栅介质层)和多晶硅层(栅导电层)，源电极103S和漏电极103D为在栅极103G两侧的半导体衬底101进行掺杂形成的，其中PMOS晶体管的源电极103S、漏电极103D和沟道区所在的半导体衬底101中还可以具有N阱104，所述N阱用于PMOS和NMOS晶体管之间的隔离。所述第一介电层105a覆盖所述半导体器件层103。所述局部/全局互连金属层106位于第一介电层105a上，用于器件的导电互连。所述半导体结构可以利用本领域技术人员熟知的方法形成，因此不在赘述。
接着，执行步骤S20，参考图3，在互连金属层106(和/或第一介电层105a)上基于半导体材料形成TFT108，所述互连金属层106和TFT108之间可以用第二介电层105b进行绝缘隔离。
在本实施例中，所述TFT108可以包括但不限于Si/SiGe/Ge TFT(ThinFilm Transistor，包括顶栅及底栅)，高压Si/SiGe/Ge TFT，基于Si/SiGe/Ge TFT的存储器阵列，基于Si/SiGe/Ge TFT的闪存阵列，基于Si/SiGe/GeTFT的可编程存储器阵列，基于Si/SiGe/Ge TFT的无源器件(包括但不限于电阻、电容、电感)……。所述TFT上还可以具有其它器件层，例如MEMS层与TFT之间根据需要通过金属插塞/互连金属线电学相连，以实现预设的功能。在TFT108之上还可以具有全局互连金属线、Pad(衬垫)和第三介电层105c。
在本实施例中，在形成TFT108的步骤之前还可以包括：先在互连金属层106上形成第二介电层105b，然后再根据需要在第二介电层105b中形成金属插塞106a，例如在连接半导体器件层103的MOS晶体管的漏极的互连金属层106上形成金属插塞106a。具体的，可以利用CVD(化学气相淀积)或PVD(物理气相淀积)的方法在金属插塞106a以及第二介电层105b上形成所述半导体材料，所述半导体材料可以为非晶硅层、多晶硅层、硅锗化合物层、锗层或其组合中的任意一种。所述锗硅化合物可以为S iGe。
继续参考图3，在一个优选的实施中，还可以进一步的在TFT108上形成MEMS(微机电系统)器件层221。所述MEMS器件层221由金属层221a，介电层221b，以及非晶/多晶硅(或锗硅、锗)在介电层221b表面通过牺牲层(光刻胶、Si Ge/Ge、非晶碳)技术在介电层221b形成的空腔内形成的各种MEMS结构221c(包括各种传感器、执行器及无源电学器件)构成。MEMS器件层221构成MEMS功能层，该MEMS功能层与所述TFT108之间通过介电层绝缘，并且通过穿透介电层的金属插塞221d与金属连线223与介电层下方的TFT108导通，以实现集成电路系统与外界环境之间的相互交流。将集成电路当中的电学信号转化为外界环境当中的声、光、电或机械信号；反之亦然。该MEMS功能层可以由一个或多个单一功能的MEMS结构组成，也可以是多个不同功能的MEMS结构组成的多个探测器或者执行器系统。MEMS器件层221可以为本领域技术人员所熟知的结构，可以利用本领域技术人员所熟知的方法形成。上述半导体器件层103、TFT108、MEMS器件层221通过导电插塞或者互连金属线进行互连构成SOC。
下面结合图5至图9对形成有沟道保护的扩散方式形成源漏电极的底栅TFT108的步骤进行详细说明：
第一步：参考图5，刻蚀覆盖金属插塞106a的第二介电层105b，例如可以利用大马士革(双镶嵌)工艺进行刻蚀，在第二介电层105b中的金属插塞106a上形成暴露所述金属插塞106a的开口，然后向所述开口内淀积导电材料，例如淀积金属材料或者多晶硅材料，然后利用化学机械研磨(CMP)的方法使得淀积的材料和所述开口齐平(完成栅导电层/介电层的平坦化)，形成栅导电层211。具体的，栅导电层211的淀积工艺可以采用化学气相淀积或者物理淀积形成，包括常压化学气相淀积(APCVD)、低压化学气相淀积(LPCVD)、等离子体辅助化学气相淀积、金属氧化物气相淀积(MOCVD)、溅射、蒸发等。本领域技术人员可以根据制造工艺，器件应用需要来确定栅导电层211所需的的厚度，典型的物理厚度为2000埃。
第二步：参考图6，在栅导电层211和第二介电层105b上形成栅介质层213，栅介质层213可以为二氧化硅、氮氧化硅、氮化硅、铪基氧化物介质、三氧化二铝，或者其他高k介质材料，厚度为20埃至1500埃。其形成方法可以是CVD、PVD或者ALD(Atom Layer Deposition，原子层淀积)。本实施例当中的栅介质层213可以采用与PECVD淀积氮氧化硅制作MIM(Metal-Insulator-Meta1)电容(业界的常用方法)相同的方法形成。所述栅导电层211及其上的栅介质层213构成栅极。栅介质层213也可以采用射频等离子体反应溅射的方法淀积三氧化二铝的方法形成。具体的，可以采用射频反应离子溅射设备，利用以下制程参数实现：射频功率450瓦，射频频率18.7kHz，一氧化二氮流量400sccm，压强200mTorr，衬底温度380摄氏度，85min淀积500埃。
第三步：参考图7，在栅介质层213表面形成第一锗硅化合物层212，栅导电层211对应的第一锗硅化合物层212即为沟道区215。所述第一锗硅化合物层212为本征或轻掺杂硅化合物层。所述第一锗硅化合物层212的形成方法为：首先，在栅介质层213表面利用CVD的方法形成锗硅化合物，例如CVD的温度小于450摄氏度，因此与CMOS制作工艺完全兼容，例如可以采用350摄氏度，CVD的材料为硅锗化合物，所述锗硅化合物可以为N型或者P型，例如为P型，可以在CVD的同时掺杂P型离子，例如硼离子，也可以在形成CVD之后采用离子注入的方式掺杂P离子，在本实施例中形成的沟道区215中硼离子的浓度为le17/cm3-le19/cm3，沟道区215的厚度为10nm-1μm。
第四步：参考图8，在淀积第一锗硅化合物层212之后，在沟道区215表面形成保护层216，保护层216可以是氧化硅、氮化硅或者氮氧化硅，例如可以先利用CVD方法在第一锗硅化合物层212表面淀积氧化硅或者氮化硅层，然后刻蚀去除沟道区表面以外的氧化硅或者氮化硅层，形成仅覆盖沟道区215的保护层216。所述保护层21用于在形成源电极215S和漏电极215D时对沟道区215进行保护，以减小器件特性的容差，例如淀积用于形成源电极和漏电极的锗硅化合物之后，在刻蚀去除沟道区215表面的锗硅化合物时充当刻蚀停止层。
第五步：参考图9，在第一锗硅化合物层212和保护层216表面形成掺杂高浓度的N型离子或者P型离子的第二锗硅化合物层，第二锗硅化合物层与第一锗硅化合物层的掺杂类型相反。然后利用掩膜图形定义出第二锗硅化合物层表面源电极和漏电极的区域，先刻蚀第二锗硅化合物层，去除保护层216表面(沟道区对应的)的第二锗硅化合物层和未定义源电极和漏电极区域的第二锗硅化合物层(换言之完成源漏区的刻蚀之后，再进行TFT器件有源区的光刻/刻蚀)，在刻蚀过程中，所述保护层216用作刻蚀停止层，接着再刻蚀所述第一锗硅化合物层212，去除未被刻蚀后的第二锗硅化合物层或保护层216覆盖的第一锗硅化合物层。剩余的第二锗硅化合物层及其覆盖的第一锗硅化合物层即构成源电极215S和漏电极215D。形成第二锗硅化合物层具体的，可以利用CVD的方法形成，例如为可以在350摄氏度以下CVD的方法淀积，在淀积的同时原位掺杂N型离子，例如磷离子，其中，磷离子浓度为5e19/cm3-5e22/cm3。
参考图3，进一步的还可以在源电极215S和漏电极215D形成金属插塞221d。然后可以在TFT上继续制作MEMS结构，在完成MEMS结构制作后，最后在450摄氏度以下低温退火，与CMOS制作工艺完全兼容激活源电极215S和漏电极215D内掺杂离子使第二锗硅化合物层内的掺杂离子向第一锗硅化合物层内扩散，也就是推进源漏/沟道结至栅两端并与栅重合，激活掺杂离子，这样就完成TFT器件及三维SOC系统的制作。图4为图3中TFT的俯视示意图。
除此之外，所述锗硅化合物还可以为非晶硅、多晶硅、硅锗化合物或者锗或其组合等半导体材料。
在另一实施例中，如图10所示的，也可以在淀积用于形成沟道区215的第一锗硅化合物层212之后，对栅导电层211两侧的第一锗硅化合物层212进行离子注入，掺杂P离子，形成源电极315S和漏电极315D，然后在450摄氏度以下低温退火，激活掺杂离子。从而得到注入方式形成源漏电极的底栅TFT。进一步的还可以在源电极315S和漏电极315D表面形成金属插塞。
在另一实施例中，如图11所示的，也可以在淀积用于形成沟道区215的第一锗硅化合物层212之后，不在沟道区215表面利用CVD方法形成保护层，直接淀积第二锗硅化合物层，然后刻蚀去除栅极表面的第二锗硅化合物层，形成源电极215S和漏电极215D，然后在450摄氏度以下低温退火，激活掺杂离子。从而形成无沟道保护的扩散形成源漏电极的底栅TFT。进一步的还可以在源电极215S和漏电极215D表面形成金属插塞。这种方法的优点是工艺过程比较简单，省略了淀积保护层和刻蚀保护层的步骤，但是由于没有保护层的保护，在刻蚀形成源电极和漏电极的过程必须两步执行，先刻蚀第二锗硅化合物层，然后制作掩膜层后再刻蚀第一锗硅化合物层，尽管这样，在刻蚀第二锗硅化合物层的过程中可能会造成沟道区的损伤。
在另一实施例中，也可以利用非平面工艺制作TFT，参考图12，先在第二介电层上淀积多晶硅层或者金属层，然后刻蚀多晶硅层或者金属层形成栅导电层211；接着在栅导电层211上淀积栅介质层213，所述栅介质层213覆盖栅导电层211和第二介电层；接着刻蚀去除第二介电层上的栅介质层213(栅导电层211和栅介质层213构成栅极)；淀积锗硅化合物层，形成沟道区215、以及和栅极边缘重叠的源电极215S和漏电极215D。这样在栅极的侧壁上也会形成栅介质层213和源电极215S、漏电极215D，从而使得源电极215S和漏电极215D与栅极的交叠电容增加。
半导体材料层的低温淀积技术及其掺杂后的低温激活技术在本发明当中至关重要。目前，锗、锗硅的低温淀积技术主要应用在MEMS技术领域，能够利用业界熟知的CVD(化学气象淀积)技术在半导体、介质或者金属上实现锗、锗硅非晶或者多晶的淀积。其淀积温度小于450摄氏度，能够实现与CMOS工艺的完全兼容。锗、锗硅的掺杂激活，包括硼、磷、砷等也可以通过小于450摄氏度低温退火实现。
本领域技术人员熟知的，由于器件之间绝缘隔离的需要，在相邻层的器件层之间都需要利用介电层进行隔离，因此对于介电层的形成以及结构都不做过多说明。例如半导体器件层和互连金属层之间利用第一介电层隔离，互连金属层和TFT之间利用第二介电层隔离，所述介电层通常选自SiO2或者掺杂的SiO2，例如USG(Undoped siliconglass，没有掺杂的硅玻璃)、BPSG(Borophosphosilicateglass，掺杂硼磷的硅玻璃)、BSG(boros il icateglass，掺杂硼的硅玻璃)、PSG(Phosphosi litcate Glass，掺杂磷的硅玻璃)或FSG等介电材料，所述介电材料用于实现器件、金属连线间的绝缘隔离，进一步采用低介电常数(K)材料能够减少寄生电容，提高系统性能。所述介电层可以采用化学气相淀积(CVD)形成，包括常压化学气相淀积(APCVD)、低压化学气相淀积(LPCVD)、等离子体辅助化学气相淀积等。
本领域技术人员熟知的，为了器件之间导通的需要在相邻层的器件层之间都需要利用金属插塞和金属线进行导通，因此对于金属插塞和金属线的形成以及结构也都不做过多说明。
所述半导体器件层、互连金属层以及多层的TFT通过金属插塞/金属线构成SOC。
本发明克服了现有CMOS集成电路技术当中只能在单晶硅衬底表面构造有源电学器件以及不能在CMOS后端互连金属制程中构造有源器件的限制。利用现有成熟的Si/GeSi/Ge低温(例如小于450摄氏度，低于集成电路后端温度的最高限制)沉积技术，及Si/GeSi/Ge低温掺杂激活的特性，实现了Si/GeSi/Ge TFT与CMOS工艺，特别是与CMOS后端互连金属工艺的完全兼容。
本发明克服了现有二维SOC技术当中必须利用先进的光刻制程同时实现最小尺寸及大尺寸的缺点。可以将最小尺寸器件与大尺寸器件分别制作在硅功能层和非/多晶Si/SiGe/Ge TFT功能层(即TFT)。这样先进的光刻制程只需要实现最小尺寸结构的制作，提高了先进光刻制程的利用率，同时能够有效地降低成本，提高良率。
在一个实施例中参考图3，经过上述实施例的制造方法形成的应用于SOC的TFT，如图3所示，其位于半导体结构上，所述半导体结构包括：半导体衬底101，基于所述半导体衬底101形成的半导体器件层103，所述半导体器件层103上具有第一介电层105a，位于第一介电层105a上的互连金属层106。所述TFT通过所述互连金属层106与所述半导体器件层108导电相连。
基于所述半导体材料形成的底栅TFT108具体包括：位于所述互连金属层上的第一介电层105a内的栅导电层211，位于栅导电层211表面的栅介质层213，栅介质层213和栅导电层211构成栅极，还包括位于栅介质层213表面对应于栅导电层211的位置的沟道区215，位于沟道区215两侧的栅介质层213表面，并且覆盖部分沟道区215的源电极215S和漏电极215D，其中所述沟道区215源电极215S和漏电极215D为半导体材料。优选的，在所述TFT上还包括MEMS器件层。
在另一个实施例中，参考图13以顶栅TFT208为注入形成源漏的顶栅TFT为例进行说明。
首先，执行步骤S10，和前一实施例相同，不再赘述。
接着，执行步骤S20，参考图13，具体针对与前述实施例不同点进行说明。
在本实施例中，形成TFT208的步骤包括：
第一步：在第二介电层105b上形成第一锗硅化合物层412，其包括沟道区415。
在本实施例中，由于锗难于在衬底表面成核，因此优选的，在淀积锗非晶/多晶之前，先在第二介电层105b表面淀积5-100埃的非晶/多晶硅材料的缓冲层414，该缓冲层414的淀积温度小于450摄氏度。然后在缓冲层414上利用CVD的方法形成第一锗硅化合物层412，例如CVD的温度小于450摄氏度，可以采用350摄氏度，所述第一锗硅化合物层412可以为N型或者P型，例如为P型，可以在CVD的同时掺杂P型离子，例如硼离子，也可以在形成CVD之后采用离子注入的方式掺杂P离子，其中第一锗硅化合物层412的中间位置即为沟道区415，在本实施例中形成的沟道区415中硼离子的浓度为le17/cm3-le19/cm3，第一锗硅化合物层的厚度为10nmm-1μm。
第二步：在沟道区415表面形成栅介质层413，栅介质层413可以为二氧化硅、氮氧化硅、氮化硅、铪基氧化物介质、三氧化二铝、或者其他高k介质材料。其实施方法可以是CVD、PVD或者ALD、PECVD(Atom Layer Deposition，原子层淀积)。本实施例中，采用PECVD的方法形成一层20埃至1500埃的栅介质层413。然后淀积、刻蚀金属或非晶、多晶锗硅、硅，形成栅极411。
第三步：在栅极两侧位置的栅介质层413表面，形成掺杂高浓度的N型离子或者P型离子的第二锗硅化合物层。
在本实施例中，优选的，在形成第二锗硅化合物层之前先在栅极及栅介质层413表面形成一层保护层416，然后再刻蚀去除所述栅介质层412上的保护层416，所述保护层416覆盖栅极的上表面和侧壁，其可以用于在后续刻蚀的过程中保护栅极，以及保护栅极不受两侧的高掺杂锗硅化合物中离子扩散的影响。
具体的，可以利用CVD的方法在第一锗硅化合物层412和保护层416表面形成第二锗硅化合物层，例如可以在350摄氏度以下CVD的方法淀积第二硅锗化合物，同时原位掺杂N型离子，例如磷离子，磷离子浓度可以为5e19/cm3-5e22/cm3。也可以在CVD第二硅锗化合物之后采用离子注入的方式掺杂N离子，之后采用刻蚀的方法去除栅极顶部的第二锗硅化合物层(其中保护层416可以保护栅极)，从而第二锗硅化合物层和其覆盖的第一锗硅化合物层构成源电极415S和漏电极415D。然后在450摄氏度以下低温退火，激活掺杂离子使第二锗硅化合物层内的掺杂离子向第一锗硅化合物层内扩散，且掺杂离子在源电极415S和漏电极415D内分布更均匀。进一步的还可以在源电极415S和漏电极415D上形成金属插塞221d。
在另一实施例中，参考图14也可以在淀积用于形成沟道区415的第一锗硅化合物层412之后，对沟道区415两侧的第一锗硅化合物层412进行离子注入，掺杂P离子，形成源电极515S和漏电极515D，然后形成覆盖第一锗硅化合物层412的栅介质层，在沟道区415对应的栅介质层413表面形成栅导电层411，从而得到注入方式形成源漏电极的顶栅TFT。
本领域技术人员熟知的，由于器件之间绝缘隔离的需要，在相邻层的器件层之间都需要利用介电层进行隔离，因此对于介电层的形成以及结构都不做过多说明。本领域技术人员熟知的，为了器件之间导通的需要在相邻层的器件层之间都需要利用金属插塞和金属线进行导通，因此对于金属插塞和金属线的形成以及结构也都不做过多说明。
继续参考图13，在一个优选的实施中，还可以进一步的在TFT208上，形成MEMS器件层221。所述MEMS器件层221由金属层221a，介电层221b，以及非晶/多晶硅(或锗硅、锗)在介电层221b表面通过牺牲层(光刻胶、SiGe/Ge、非晶碳)技术在介电层221b形成的空腔内形成的各种MEMS结构221c(包括各种传感器，执行器及无源电学器件)构成。MEMS器件层221构成MEMS功能层，该MEMS功能层与所述TFT208之间通过介电层绝缘，并且通过穿透介电层的金属插塞221d与金属连线223与介电层下方的TFT208导通，以实现集成电路系统与外界环境之间的相互交流。将集成电路当中的电学信号转化为外界环境当中的声、光、电或机械信号；反之亦然。该MEMS功能层可以由一个或多个单一功能的MEMS结构组成，也可以是多个不同功能的MEMS结构组成的多个探测器或者执行器系统。MEMS器件层221可以为本领域技术人员所熟知的结构，可以利用本领域技术人员所熟知的方法形成。
上述半导体器件层103、TFT208、MEMS器件层221通过导电插塞或者互连金属线进行互连构成SOC。
在一个实施例中参考图13，经过上述实施例的应用于SOC的TFT的制造方法形成的TFT如图10所示，包括：位于半导体结构上的基于半导体材料形成的TFT208，所述半导体结构包括：半导体衬底101，基于所述半导体衬底101形成的半导体器件层103，所述半导体器件层103上具有第一介电层105a，位于第一介电层105上的互连金属层106。所述TFT位于所述互连金属层106上，通过所述互连金属层106与所述半导体器件层103导电相连。
基于所述半导体材料形成的TFT308具体包括：位于第一介电层105a上的沟道区415，位于沟道区415两侧的第一介电层105a上且覆盖部分沟道区415的源电极415S和漏电极415D，位于沟道区415表面的栅介质层413，位于栅介质层413表面的栅导电层411，栅介质层413和栅导电层411构成栅极，其中所述沟道区415源电极415S和漏电极415D为半导体材料。
优选的，在所述TFT上还包括MEMS器件层。
本发明通过在基于半导体衬底形成的半导体器件层上再基于所述半导体材料再形成TFT，这样使得所述半导体器件层和TFT不是分布在同一半导体衬底层，而是形成了多层的三维结构，克服了现有二维技术当中必须将各种器件构建于单一半导体表面的限制，而且利用低温的S i/GeS i/Ge TFT制造技术，例如采用350摄氏度及以下形成硅锗化合物，实现了多层集成电路，多种器件的三维堆叠，极大地提高了集成电路系统的功能，减小了芯片的面积，降低了单位功能的功耗及成本。
进一步的，本发明克服了通过TSV(Through S ilicon Via)实现多片集成电路三维堆叠现有技术当中必须引入Deep RIE(React ive Ion Etch)这种CMOS非标准设备与TSV这种非标准制程的限制。与TSV制程相比，本发明不需要引入任何非CMOS标准设备与制程，实现了多层，多功能有源器件的三维堆叠。极大地提高了系统的性能。
另外，本发明还克服了现有与CMOS完全兼容的MEMS器件、制程技术中MEMS驱动电压难于提高的缺点。可以根据需要选取最优的电压驱动值。现有先进的CMOS工艺平台由于受到芯片面积的限制，难于依据实际需要采用合适的电压驱动值，往往在需要电压与芯片面积之间折衷，采用折衷值的电压驱动值而不是最优值。本发明可以将不同电压，不同用途的器件构建在不同功能层上，在选取MEMS驱动电压时，避免了芯片面积的限制，能够依据实际需要选用驱动电压的最优值。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (3)

1.一种应用于三维片上集成系统的薄膜晶体管制造方法，包括：
提供半导体结构，包括半导体衬底，基于所述半导体衬底形成的半导体器件层，位于所述半导体器件层上的至少一层局部/全局互连金属层，
其特征在于，还包括步骤：
基于半导体材料在所述互连金属层上层形成薄膜晶体管;
所述半导体材料包括：第一锗硅化合物层；
所述半导体材料的形成工艺为化学气相沉积、物理气相沉积或原子层淀积，温度小于450摄氏度； 
所述薄膜晶体管的形成步骤包括：
在互连金属层表面形成介电层；
在所述介电层内形成栅导电层；
在栅导电层表面及介电层表面形成栅介质层；
在栅介质层表面形成第一锗硅化合物层，栅导电层对应的第一锗硅化合物层即为沟道区；
在沟道区表面形成保护层；
在除沟道区外的第一锗硅化合物层表面形成第二锗硅化合物层，第二锗硅化合物层的掺杂离子类型和第一锗硅化合物层的掺杂离子类型相反；
对具有第二锗硅化合物层的半导体结构进行退火，使得第二锗硅化合物层和其覆盖的第一锗硅化合物层的离子浓度趋于一致，即第二锗硅化合物层和其覆盖的第一锗硅化合物层构成源电极和漏电极；所述退火的温度小于450摄氏度，用于激活掺杂离子。
2.一种应用于三维片上集成系统的薄膜晶体管制造方法，包括：
提供半导体结构，包括半导体衬底，基于所述半导体衬底形成的半导体器件层，位于所述半导体器件层上的至少一层局部/全局互连金属层，
其特征在于，还包括步骤：
基于半导体材料在所述互连金属层上层形成薄膜晶体管;
所述半导体材料包括：第一锗硅化合物层；
所述半导体材料的形成工艺为化学气相沉积、物理气相沉积或原子层淀积，温度小于450摄氏度；所述薄膜晶体管的形成步骤包括：
在互连金属层表面形成介电层；
在所述介电层内形成栅导电层；
在栅导电层表面及介电层表面形成栅介质层；
在栅介质层表面形成第一锗硅化合物层，栅导电层对应的第一锗硅化合物层即为沟道区；
在除沟道区外的第一锗硅化合物层表面形成第二锗硅化合物层，第二锗硅化合物层的掺杂离子类型和第一锗硅化合物层的掺杂离子类型相反；
对具有第二锗硅化合物层的半导体结构进行退火，使得第二锗硅化合物层和其覆盖的第一锗硅化合物层的离子浓度接近，即第二锗硅化合物层和其覆盖的第一锗硅化合物层构成源电极和漏电极。
3.一种应用于三维片上集成系统的薄膜晶体管制造方法，包括：
提供半导体结构，包括半导体衬底，基于所述半导体衬底形成的半导体器件层，位于所述半导体器件层上的至少一层局部/全局互连金属层，
其特征在于，还包括步骤：
基于半导体材料在所述互连金属层上层形成薄膜晶体管;
所述半导体材料包括：第一锗硅化合物层；
所述半导体材料的形成工艺为化学气相沉积、物理气相沉积或原子层淀积，温度小于450摄氏度；所述薄膜晶体管的形成步骤包括：
在互连金属层表面形成介电层；
在所述介电层内形成栅导电层；
在栅导电层表面及介电层表面形成栅介质层；
在栅介质层表面形成第一锗硅化合物层，栅导电层对应的第一锗硅化合物层即为沟道区；
对除沟道区外的第一锗硅化合物进行离子注入，形成源电极和漏电极。
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