JP2003347430A - 王冠構造のキャパシタを有する半導体集積回路装置およびその製造方法 - Google Patents

王冠構造のキャパシタを有する半導体集積回路装置およびその製造方法

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Abstract

(57)【要約】 【課題】 ルテニウム膜を最表面層として有する王冠構
造のキャパシタを有する高集積度の半導体集積回路装置
とその製造方法を提供することである。 【解決手段】 半導体集積回路装置は、複数の容量素子
を有し、複数の容量素子は、平面上で第1絶縁膜（２１
３）で分離されている。複数の容量素子の各々は、下部
電極（１２４）、誘電体膜（１２５）、及び上部電極
（１２６）を有し、下部電極は王冠型構造を有する。下
部電極と上部電極の少なくとも一方が、複数の導電膜
（２２１，２２２，２３１）の積層構造を有し、誘電体
膜側の積層構造の最表面膜はルテニウム膜（２２２）で
あり、積層構造の最表面膜以外の部分は、ルテニウム膜
（２２２）に対して第１絶縁膜より高い選択成長性を有
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に王冠構造のキャパシタを有する半導体集
積回路装置およびその製造方法に関する。
【０００２】
【従来の技術】現在、製品化されているＤＲＡＭのキャ
パシタにおいては、ＭＩＳ（金属上部電極／誘電体／シ
リコン下部電極）構造が用いられている。製品世代ごと
に高集積化のためにメモリセルの面積は縮小され、キャ
パシタを構成するために許容される平面面積あるいは空
間容積も小さくなる一方である。しかしながら、ＤＲＡ
Ｍの性能確保のためにはキャパシタの容量を一定に保つ
ことが要求される。
【０００３】周知のように、キャパシタの容量は、面積
と誘電体の誘電率に基づいて決定される。面積確保の工
夫については、シリコン下部電極表面に凹凸を設けて実
効的面積を確保する方法が実用化され、また、誘電率向
上については酸化タンタルなどの高誘電率材料を適用す
る方法が実用化されている。しかしながら、さらなる高
集積化の要求に対して、下部電極表面に凹凸を形成する
ための空間確保が困難になりつつあり、また下部電極が
シリコンでは酸化タンタルを用いても誘電率向上に限界
がみえつつある。
【０００４】下部電極をシリコン、誘電体を酸化タンタ
ルとするＭＩＳ構造ではシリコンと酸化タンタルの界面
に低誘電率の酸化シリコンが必然的に形成されてしま
う。この問題に対処するため下部電極材料として金属を
用いるＭＩＭ構造の検討がなされている。しかし、ＭＩ
Ｍ構造ではリーク電流が増大する問題が新たに発生す
る。特に、窒化チタンやタングステンなど、既に半導体
製造に用いられている金属及び金属化合物では、それ自
身極めて酸化されやすいので、その上に形成される酸化
タンタルのリーク電流を低減することは困難である。
【０００５】この問題を回避するためには、白金、ルテ
ニウム、イリジウムなどそれ自身が酸化物を比較的生成
し難い材料を下部電極として用いることが有効である。
また、実際の立体構造キャパシタの製造に用いるために
は、カバレージ確保の観点からＣＶＤ法で形成可能であ
ること、および加工が可能であることが必須要件とな
る。これらの要件を満たす材料としてルテニウムが最も
有望な材料である。
【０００６】図１４に模式的に示されるように、ルテニ
ウムのみからなる王冠を実際に形成してみると、ｗｅｔ
エッチングにおいて支えを失ったルテニウムに折損が生
じ、もしくはルテニウム自身が倒壊し、著しく歩留まり
を低下させる。これは、薬液中で振動が加わった場合、
特に顕著に発生する。また、この上に絶縁膜を形成する
際に負荷される熱処理によって発生する場合もある。
【０００７】また、ルテニウム膜をＣＶＤ法で実際に形
成してみると、膜の凹凸が大きく、局所的に薄い部分が
存在することや膜中にはボイドが多数存在しており、機
械的強度に乏しく、この状態で王冠型の下部電極を形成
しようとすると折損や倒壊の問題が発生し、歩留の確保
が困難となる。
【０００８】図１５（ａ）は、ルテニウム膜をＣＶＤ法
で形成した直後の透過型電子顕微鏡による膜の断面観察
結果を模式的に示している。観察試料では、シリコン基
板５０１表面にシリコン酸化膜５０２を形成した後、ス
パッタ法で種結晶となるルテニウム膜を５ｎｍ形成し
（図に表記していない）、その上にＣＶＤ法により厚さ
３０ｎｍの設定でルテニウム膜５０３を形成した。
【０００９】形成されたルテニウム膜５０３を２０万倍
程度の倍率を有する走査型電子顕微鏡で観察すると平坦
に見える。しかしながら、透過型電子顕微鏡で４００万
倍程度に拡大すると、図１５（a）に示されるように、
ルテニウム膜５０３は、柱状に選択的に成長しており、
連続膜にはなっていないことが観察された。個々の柱の
周りには空隙が多数存在している。この時、個々の柱が
全て垂直ではなく、ほとんどが傾いて成長し、隣接する
柱どうしが上部で接触している部分が多々存在する。
【００１０】このような状態のルテニウム膜を熱処理す
ると、流動化して、図１５（ｂ）に示されるように連続
膜となる。４００℃程度で充分連続膜とすることができ
る。この時、熱処理を通して、柱の間の空隙が熱処理に
よって連続膜中に取り込まれ、ボイド５０５となって残
存する。また、熱処理後でも膜は一様に同じ膜厚にはな
らず、薄い部分が多数存在し、極端な場所ではルテニウ
ムのない欠損５０６のような部分も発生する。これらの
膜中のボイドや相対的に薄膜化している部分の存在によ
って機械的強度が乏しくなっており、ルテニウム自身に
折損や倒壊が発生する原因となる。
【００１１】上記説明に関連して、王冠構造を有する半
導体記憶装置が特開２０００−１５０８２７号公報に記
載されている。この引例では、下部電極は、非晶質シリ
コンあるいは多結晶シリコンを使用し、誘電膜として酸
化膜、あるいは窒化膜−酸化膜を使用している。ルテニ
ウム膜の使用については述べてはいない。
【００１２】また、王冠構造を有する半導体記憶装置が
特開平１１−２７４４３１号公報に記載されている。こ
の引例では、電極は、窒化チタン膜で形成され、誘電体
膜は、酸化タンタルで形成されている。また、ある例で
は、ルテニウム膜が窒化チタン膜上に形成されている。
この例は、下部電極の表面積拡大と耐酸化性構造とを図
るために、母材金属電極に凹凸を設け、その表面にルテ
ニウム膜が設けられている。その構造を実現するため
に、（１）母材金属電極に湿式エッチング処理を施して
凹凸を形成し、（２）ＣＶＤ法によりルテニウム膜が成
長させられる。
【００１３】しかしながら、凹凸を設ける方法として電
極自身を湿式エッチングで蝕刻することにより形成する
ために制御性に乏しく、極端な場合には電極の内外両側
面から進行する蝕刻部分が貫通してしまい、機械的な強
度は著しく低下する。このような問題を回避しつつ、効
果を具現するために十分な大きさの凹凸を形成するため
には、蝕刻前の電極自身の厚さを十分に厚く（１００ｎ
ｍ以上）する必要がある。しかしながら、その場合には
深孔が埋没してしまう。そのために、高集積度を必要と
する半導体集積回路には不向きである。
【００１４】
【発明が解決しようとする課題】従って、本発明の目的
は、ルテニウム膜を最表面層として有する王冠構造のキ
ャパシタを有する高集積度の半導体集積回路装置とその
製造方法を提供することである。
【００１５】本発明の他の目的は、ボイドの無い、でき
るだけ一様なルテニウム膜を電極膜として使用するキャ
パシタを有する半導体集積回路装置とその製造方法を提
供することである。
【００１６】本発明の他の目的は、リーク電流を防止あ
るいは減少させることができる王冠構造のキャパシタを
有する半導体集積回路装置とその製造方法を提供するこ
とである。
【００１７】本発明の他の目的は、下部電極として導電
膜の積層構造へのリーク電流を防止するための絶縁膜を
有するキャパシタを有する半導体集積回路装置とその製
造方法を提供することである。
【００１８】本発明の他の目的は、より少ない面積ある
いは容積で容量を維持することができる半導体集積回路
装置とその製造方法を提供することである。
【００１９】本発明の他の目的は、異方性ドライエッチ
ングを使用して不要な膜を除去できる半導体集積回路装
置とその製造方法を提供することである。
【００２０】本発明の他の目的は、導電膜上にだけ選択
的に金属膜を形成することができる半導体集積回路装置
とその製造方法を提供することである。
【００２１】
【課題を解決するための手段】以下に、［発明の実施の
形態］で使用する番号・符号を用いて、課題を解決する
ための手段を説明する。これらの番号・符号は、[特許
請求の範囲]の記載と発明の実施の形態の記載との対応
関係を明らかにするために付加されたものであるが、
［特許請求の範囲］に記載されている発明の技術的範囲
の解釈に用いてはならない。
【００２２】本発明の第１の観点では、半導体集積回路
装置は、複数の容量素子を有し、複数の容量素子は、平
面上で第1絶縁膜（２１３）で分離されている。複数の
容量素子の各々は、下部電極（１２４）、誘電体膜（１
２５）、及び上部電極（１２６）を有し、下部電極は王
冠型構造を有する。下部電極と上部電極の少なくとも一
方が、複数の導電膜（２２１，２２２，２３１）の積層
構造を有し、誘電体膜側の積層構造の最表面膜はルテニ
ウム膜（２２２）であり、積層構造の最表面膜以外の部
分は、ルテニウム膜（２２２）に対して第１絶縁膜より
高い選択成長性を有する。
【００２３】ここで、第１絶縁膜（２１３）は、酸化タ
ンタル膜であることが好ましい。また、複数の容量素子
の各々の王冠構造は、第２絶縁膜（１２１、２０９，３
０２）の上に形成され、第２絶縁膜（１２１、２０９，
３０２）の上の王冠構造の間には第１絶縁膜（２１３）
が形成されている。
【００２４】本発明の第２の観点では、半導体集積回路
装置は、複数の容量素子を有する。複数の容量素子の各
々は、下部電極（１２４）、誘電体膜（１２５）、及び
上部電極（１２６）を有し、下部電極は王冠型構造を有
する。下部電極と上部電極の少なくとも一方が、複数の
導電膜（２２１，２２２，２３１）の積層構造を有し、
王冠型構造の頂部は、誘電体膜側の最表面導電膜に挟ま
れた絶縁膜（２３３）を有する。
【００２５】最表面導電膜はルテニウム膜（２２２）で
ある。複数の容量素子は、平面上で第1絶縁膜（２１
３、３０５、３０９）で分離されており、王冠構造は、
第２絶縁膜（１２１、２０９，３０２）の上に形成さ
れ、第２絶縁膜（１２１、２０９，３０２）の上の王冠
構造の間には第１絶縁膜（２１３、３０５、３０９）が
形成されている。
【００２６】上記において、王冠構造の下方側部は、第
１絶縁膜（２１３、３０５、３０９）と第２絶縁膜（１
２１、２０９，３０２）により覆われている。
【００２７】下部電極は、導電性多結晶シリコン膜を含
み、導電性多結晶シリコン膜（２２１）と、多結晶シリ
コン膜を覆う金属シリサイド膜を含んでもよい。あるい
は、下部電極は、金属膜または金属化合物膜（２３１）
を含んでもよい。王冠構造の開口面積は、０．０３μｍ
２以下であることが望ましい。
【００２８】本発明の第３の観点では、半導体集積回路
装置の製造方法は、（ａ）第１絶縁膜（１２１、２０
９，３０２）上に第２絶縁膜（２１３）を形成するステ
ップと、（ｂ）第２絶縁膜（２１３）を部分的に除去す
るステップと、（ｃ）第２絶縁膜が部分的に除去された
第１絶縁膜（１２１、２０９，３０２）上に王冠構造を
有する、複数の導電性膜からなる下部電極（１２４）を
形成するステップと、下部電極の最表面層はルテニウム
（ＲＵ）膜（２２２，５０３）であり、最表面膜以外は
中心膜であり、中心膜は、ルテニウム膜（２２２）に対
して第２絶縁膜より高い選択成長性を有し、（ｄ）王冠
構造の表面と、王冠構造間の第２絶縁膜（２１３）上に
誘電体膜（１２５）を形成するステップと、（ｅ）誘電
体膜（１２５）上に上部電極（１２６）を形成するステ
ップとを具備する。
【００２９】本発明の第４の観点では、半導体集積回路
装置の製造方法は、（ａ）第１絶縁膜（１２１、２０
９，３０２）上に第２絶縁膜（２１３、３０５、３０
９）を形成するステップと、（ｂ）第２絶縁膜（２１
３、３０５、３０９）を部分的に除去するステップと、
（ｃ）第２絶縁膜が部分的に除去された第１絶縁膜（１
２１、２０９，３０２）上に王冠構造を有する、複数の
導電性膜からなる下部電極（１２４）を形成するステッ
プと、王冠構造の頂上部は酸化物膜を最表面層の導電膜
が挟む構造を有し、最表面膜以外は中心膜であり、
（ｄ）王冠構造の表面と、王冠構造間の第２絶縁膜（２
１３、３０５、３０９）上に誘電体膜（１２５）を形成
するステップと、（ｅ）誘電体膜（１２５）上に上部電
極（１２６）を形成するステップとを具備する。ここ
で、下部電極の表面層はルテニウム（ＲＵ）膜（２２
２，５０３）であることが好ましい。
【００３０】除去する前記ステップ（ｂ）は、（ｆ）第
２絶縁膜（２１３、３０５、３０９）上に第３絶縁膜
（１２３、２１４）を形成するステップと、（ｇ）第３
絶縁膜（１２３、２１４）と第２絶縁膜（２１３、３０
５、３０９）中に複数の孔を形成するステップとを具備
する。このとき、下部電極（１２４）を形成するステッ
プ（ｃ）は、（ｈ）複数の孔内の第１絶縁膜（１２３）
上、第２絶縁膜（２１３、３０５、３０９）の側面上、
及び第３絶縁膜（１２３、２１４）の上面と側面上に中
心膜を形成するステップと、（ｉ）第３絶縁膜（１２
３、２１４）の上面上の中心膜を除去するステップと、
（ｊ）第３絶縁膜（１２３、２１４）を除去するステッ
プと（ｋ）中心膜の上にルテニウム膜を形成するステッ
プとを具備する。
【００３１】ここで、中心膜を形成するステップ（ｈ）
は、複数の孔内の第１絶縁膜（１２３）上、第２絶縁膜
（２１３、３０５、３０９）の側面上、及び第３絶縁膜
（１２３、２１４）の上面と側面上に非晶質シリコン膜
を形成するステップと、非晶質シリコン膜を熱処理し
て、導電性多結晶シリコン膜（２２１）を生成するステ
ップとを具備する。この場合、下部電極（１２４）を形
成するステップ（ｃ）は、導電性多結晶シリコン膜（２
２１）の表面にシリサイドを形成するステップを更に具
備してもよい。
【００３２】また、第２絶縁膜（２１３）は酸化タンタ
ル膜であるとき、ルテニウム膜を形成する前記ステップ
（ｋ）は、膜成長時間に基づいて、第２絶縁膜（２１
３）上にルテニウム膜を成長することなく、中心膜上に
ルテニウム膜を形成することが好ましい。
【００３３】また、ルテニウム膜を形成する前記ステッ
プ（ｋ）は、ルテニウム膜を堆積するステップと、
（ｌ）第２絶縁膜（２１３）上から堆積したルテニウム
膜を除去するステップとを具備することが好ましい。こ
の場合、ルテニウム膜を除去する前記ステップ（ｌ）
は、王冠構造の開口部の面積と第２絶縁膜上の王冠構造
間の面積との差に基づいてドライエッチングにより、第
１絶縁膜上の王冠構造間の堆積したルテニウム膜を選択
的に除去するステップを具備することが好ましい。
【００３４】また、下部電極（１２４）を形成する前記
ステップ（ｃ）は、酸化雰囲気中で加熱して中心膜の王
冠構造の頂部部分を酸化するステップを更に具備しても
よい。また、ルテニウム膜（２２２）を形成する前記ス
テップ（ｋ）は、スパッタ法により種結晶としての第１
ルテニウム膜を形成するステップと、ＣＶＤ法により第
１ルテニウム膜上に第２ルテニウム膜を形成するステッ
プとを具備してもよい。
【００３５】また、ルテニウム膜（２２２）を形成する
前記ステップ（ｋ）は、第１ルテニウム膜と第２ルテニ
ウム膜に熱処理を行い、ルテニウム膜を形成するステッ
プを具備してもよい。また、複数の孔を形成するステッ
プ（ｇ）は、第１絶縁膜（１２１、２０９，３０２）中
に達するように複数の孔を形成するステップを更に具備
してもよい。
【００３６】
【発明の実施の形態】はじめに図１を参照して、従来の
半導体集積回路装置の全体構成の概略について説明す
る。
【００３７】ｐ型シリコン基板１０１にｎウエル１０２
が形成され、その内部に第１ｐウエル１０３が形成され
ている。また、ｎウエル１０２以外の領域に第２ｐウエ
ル１０４が形成されている。ｎウエル１０２の表面には
素子分離領域１０５が形成されている。第１ｐウエルは
複数のメモリセルが配置されるメモリアレイ領域を、第
２ｐウエルは周辺回路領域を示している。
【００３８】第１ｐウエルにはワード線用のスイッチン
グトランジスタ１０６および１０７が形成されている。
トランジスタ１０６は、ドレイン１０８、ソース１０
９、ゲート絶縁膜１１０を介して形成されたゲート電極
１１１を有している。トランジスタ１０７は、ソース１
０９、ドレイン１１２、ゲート絶縁膜１１０を介して形
成されたゲート電極１１１を有している。ソース１０９
は、トランジスタ１０６とトランジスタ１０７で共用さ
れている。トランジスタは層間絶縁膜１１３により被覆
されている。
【００３９】ソース１０９に接続されるように層間絶縁
膜１１３の所定の領域にコンタクト孔１１４が設けら
れ、ビット線コンタクト部が形成されている。ビット線
コンタクト部は、孔１１４を充填する導電性多結晶シリ
コン膜からなる第１シリコンプラグ１１５、及びビット
線コンタクト２０６を有する。ビット線コンタクト２０
６は、チタンシリサイド膜１１６、窒化チタン膜１１
７、タングステン膜１１８により形成されている。ビッ
ト線コンタクトに接続されるように窒化タングステン膜
１１９およびタングステン膜１２０からなるビット線２
０７が形成されている。ビット線は層間絶縁膜１２１で
被覆されている。
【００４０】トランジスタ１０６と１０７のドレイン１
０８および１１２に接続されるように、層間絶縁膜１１
３と層間絶縁膜１２１の所定の領域にコンタクト孔が設
けられ、その孔は導電性多結晶シリコン膜で充填されシ
リコンプラグ１２２が形成されている。シリコンプラグ
１２２の上部にはプラグコンタクト２１２が形成されて
いる。これにより、第２プラグコンタクト部が形成され
ている。第２プラグコンタクト部に接続されるようにキ
ャパシタが形成される。
【００４１】層間絶縁膜１２３が周辺回路領域で層間絶
縁膜１２１上に形成されている。層間絶縁膜１２３は、
メモリアレイ領域では下部電極を形成するために使用さ
れるが、キャパシタの形成時に除去されている。メモリ
アレイ領域に王冠型の下部電極１２４を形成した後、誘
電体絶縁膜１２５が下部電極１２４を覆うように形成さ
れる。さらに上部電極１２６がメモリアレイ全体を覆う
ように形成され、キャパシタが構成されている。キャパ
シタは層間絶縁膜１２７で被覆されている。
【００４２】一方、第２ｐウエル１０４には周辺回路の
トランジスタが形成される。トランジスタは、ソース１
０９、ドレイン１１２、ゲート絶縁膜１１０、ゲート電
極１１１を有する。ドレイン１１２に接続されるよう
に、層間絶縁膜１１３の所定の領域にコンタクト孔１２
８が形成される。チタンシリサイド膜１１６が形成され
た後、窒化チタン膜１１７、タングステン膜１１８が充
填される。コンタクト孔が充填された後、窒化タングス
テン膜１１９、タングステン膜１２０が形成され、第１
配線層を構成している。第１配線層の一部は、コンタク
トを介して第２配線層に接続されている。コンタクト孔
１２９は、層間絶縁膜１２１、層間絶縁膜１２３および
層間絶縁膜１２７を貫通するように形成され、窒化チタ
ン膜１３０が形成された後、タングステン膜１３１が充
填される。第２配線層は、窒化チタン膜１３２、アルミ
ニウム膜１３３、窒化チタン膜１３４を有する。
【００４３】また、メモリアレイ領域に設けられたキャ
パシタの上部電極１２６は、引き出し配線１３５として
周辺回路領域に延びている。層間絶縁膜１２７の所定の
領域に形成されたコンタクトは、引き出し配線１３５に
接続されている。コンタクトのための孔は、窒化チタン
膜１３６により充填された後、タングステン膜１３７が
充填される。そのコンタクトは、第２配線層に接続され
ている。以下、層間絶縁膜の形成、コンタクトの形成、
配線層の形成を必要に応じて繰り返し、ＤＲＡＭが構成
される。
【００４４】次に、図２（ａ）から図２（ｃ）、図３
（ｄ）、（ｅ）、図４（ｆ）、（ｇ）、図５（ｈ）、
（ｉ）、図６（ｊ）を参照して、本発明の半導体集積回
路装置の一例としてのＤＲＡＭのキャパシタの構造およ
び製造方法についてさらに詳しく説明する。上記の説明
では、層間絶縁膜１２１の上に層間絶縁膜１２３が形成
されており、キャパシタ間で誘電体膜が層間絶縁膜１２
１の上に形成されている。しかしながら、以下に説明す
る製造方法では、層間絶縁膜１２１と層間絶縁膜１２３
の間に追加的な層間絶縁膜が形成されている。この場
合、追加的な層間絶縁膜は、第２プラグコンタクト部が
形成される領域では除去されている。
【００４５】図２（ａ）に示されるように、シリコン基
板１０１上、あるいはｐウエル１０３上に絶縁膜を介し
てワード線１１１が形成される。このワード線は、図１
のトランジスタのゲートに対応する。第１層間絶縁膜２
０３がワード線を被覆するように形成された後、トラン
ジスタの共通ソース１０９まで届くようにコンタクト孔
１１４が第１層間絶縁膜２０３に形成される。コンタク
ト孔１１４には、導電性多結晶シリコンが充填され、第
１シリコンプラグ１１５を形成する。その後、第２層間
絶縁膜２０５が第１層間絶縁膜２０３上に形成された
後、第１シリコンプラグ１１５に接続されるように、ビ
ット線コンタクト２０６が第２層間絶縁膜２０５内に形
成され、ビット線コンタクト２０６に接続されるように
ビット線２０７が第２層間絶縁膜２０５上に形成され
る。
【００４６】続いて、酸化シリコンからなる第３層間絶
縁膜２０８が、ビット線２０７を覆うように第２層間絶
縁膜２０５上に形成され、その上に窒化シリコンからな
る第４層間絶縁膜２０９が形成される。第１、第２、第
３、第４層間絶縁膜２０３、２０５、２０８、２０９を
貫通してトランジスタ１０６と１０７のドレイン１０８
および１１２に接続されるように、コンタクト孔が設け
られ、導電性多結晶シリコンで充填されてシリコンプラ
グ１２２を形成する。
【００４７】次に、図２（ｂ）に示されるように、シリ
コンプラグ１２２の表面が窒化シリコンからなる第４層
間絶縁膜２０９の膜厚の半分程度に位置するようにエッ
チングを加えてリセス２１１が形成される。
【００４８】次に、図２（ｃ）に示されるように、リセ
ス２１１が充分に埋まるように窒化チタン膜が全面に形
成し、リセス以外の表面に露出している窒化チタン膜は
除去され、リセス部分にバリヤメタル層２１２を設け
る。バリヤメタル層２１２は、後で形成されるルテニウ
ム膜とプラグシリコンの反応を防止することを目的とし
ている。バリヤメタル層２１２は、カバレージが良好な
ＣＶＤ法で形成することが望ましい。
【００４９】次に、図３（ｄ）に示されるように、窒化
シリコンからなる第５層間絶縁膜２１２３、および厚さ
１．５μｍ程度の酸化シリコンからなる第６層間絶縁膜
２１４が形成される。絶縁膜２１３と２１４が、図１の
層間絶縁膜１２３に対応する。その後、バリヤメタルに
達するように、第５と第６層間絶縁膜１２３の所定の領
域にシリンダ２１５が形成される。
【００５０】その後、図３（ｅ）に示されるように、シ
リンダを形成した後、導電性多結晶シリコン膜２２１が
形成され、シリンダ内部はレジスト２２５で充填され
る。シリンダの高さは、１．６μｍ、シリコン形成後の
シリンダ内直径は０．２μｍ２である。
【００５１】図３（ｅ）に示されるように、シリコン膜
２２１は、非晶質状態で堆積された後、熱処理を加えて
多結晶化させられて、形成される。非晶質シリコンは、
５３０℃でホスフイン（ＰＨ３）を導入しながらモノシ
ラン（ＳｉＨ４）を原料ガスとして、厚さ３０ｎｍに堆
積される。その後、７００℃で２分間熱処理が行われ、
多結晶シリコンに変換される。
【００５２】図７は、シリコン膜をＣＶＤ法により非晶
質状態で形成し、熱処理して結晶化した後の断面観察結
果を模式的に示す。シリコン基板４０１上にシリコン酸
化膜４０２が形成され、その上に非晶質シリコン膜が３
０ｎｍ堆積された。堆積温度は５３０℃である。その
後、７００℃で２分間程度の熱処理が施されて非晶質シ
リコンが多結晶シリコン膜４０３に変換される。図７か
ら明らかなように、非晶質シリコンから変換された多結
晶シリコン膜は、局所的に薄くなる、あるいは膜中にボ
イドが存在するということがない。これを母材として、
予め王冠型の電極が形成される。その上にルテニウム膜
が形成されても結果的に下部電極の機械的強度を向上で
きる。
【００５３】次に、図４（ｆ）に示されるように、多結
晶シリコン膜２２１に対する異方性ドライエッチング法
を用い、シリンダ以外の領域で露出しているシリコン膜
が除去され、孔内を充填していたレジスト２２５も除去
される。ホトレジストの除去には、例えばフエノールア
ルキルベンゼンスルフオン酸などの有機酸を主成分とす
る液を用いることができる。さらにシリンダ周辺の厚い
酸化シリコン膜２１４は、フッ酸を主成分とするｗｅｔ
エッチング液で除去される。酸化シリコン膜２１４の下
にはフッ酸にエッチングされにくい窒化シリコンからな
る第５層間絶縁膜２１３が設けられているので、ここで
エッチングを止めることができる。こうして、多結晶シ
リコンからなる王冠が形成される。レジスト除去には一
般的に用いられている酸素アッシング法を用いることも
できる。
【００５４】次に、図４（ｇ）に示されるように、スパ
ッタ法により厚さ５ｎｍ程度のルテニウム膜が全面に形
成された後、ＣＶＤ法により厚さ３０ｎｍ程度のルテニ
ウム膜２２２が形成される。スパッタ法で形成されるル
テニウム膜は、ＣＶＤ法で形成されるルテニウム膜の種
結晶として用いられる。スパッタ・ルテニウム膜は基本
的にカバレージに乏しく、孔底部分では極めて薄くなっ
ているが、種結晶としての役割は充分果たすことができ
る。
【００５５】ルテニウム膜のＣＶＤは、原料にエチルシ
クロペンタジエニルルテニウム（Ｒｕ〔Ｃ２Ｈ５Ｃ５Ｈ
４〕２ ：以下Ｒｕ（ＥｔＣｐ）２と略記する）をテト
ラヒドロフラン（ＴＨＦ）などの溶媒で（これに限るも
のではない）任意に希釈された状態で気化させたガスを
用い、３００℃程度の温度で酸素と反応させて行なうこ
とができる。スパッタ法で形成されるルテニウム膜は、
ＣＶＤルテニウム膜の種結晶としての役割を果たす。
【００５６】堆積直後では非連続膜であるＣＶＤルテニ
ウム膜の平坦連続性を向上させるために非酸化性雰囲
気、もしくは還元性雰囲気において、６００℃で１分程
度の熱処理が行なわれる。
【００５７】その後、図５（ｈ）に示されるように、前
述の異方性ドライエッチングを用いて王冠周囲のルテニ
ウム膜がエッチング除去されて、表面がルテニウムから
なる王冠型下部電極１２４が形成される。
【００５８】図８（ａ）と８（ｂ）および図９を参照し
て、ドライエッチングにより電極間のルテニウム膜を選
択的に除去できる理由について説明する。図８（a）
は、多結晶シリコンで王冠を形成した後、全面にルテニ
ウムを形成した状態を示す斜視図である。シリコン酸化
膜５０１上の所定の領域に多結晶シリコン（図に示して
いない）の王冠が形成されている。王冠型下部電極の１
２４の間のシリコン酸化膜５０１上にシリコン窒化膜５
０２が形成されている。ルテニウム膜５０３が全面を覆
っている。
【００５９】図９は、ルテニウム膜形成後の王冠の高さ
Ｈを１．６μｍとし、王冠の内直径Ｌ（開口面積）が種
々異なる試料をドライエッチングした時の孔底のルテニ
ウムのエッチング速度の開口面積依存性の一例を示して
いる。ドライエッチングは、ガスに酸素を用い、圧力
１．０Ｐａ、高周波パワー８００Ｗの条件とした。開口
面積０．３１μｍ２（Ｌ＝２．０μｍ）では、約０.０
８μｍ/ｍｉｎ．の速度でエッチングされるが、開口面
積が０.０７μｍ２（Ｌ：０.３μｍ）まで小さくなると
速度は極めて遅くなり、実質的にエッチングされなくな
る。
【００６０】エッチング条件の変更でこの結果は変化し
うるが、相対的な結果として、開口面積の小さい領域で
の孔底のルテニウムを残存させた状態で、面積の大きい
領域でのルテニウムのエッチング除去を完結できること
を示している。したがって、開口面積：０.０７μｍ２
程度までに小さければ、孔底のルテニウムは充分残存さ
せることができる。図８（ｂ）は、王冠の周囲が極めて
面積の大きい領域に相当し、王冠内部孔底のルテニウム
を残したまま、周辺のルテニウムを除去した後の状態を
示している。
【００６１】上述の下部電極間の分離に異方性選択ドラ
イエッチング法を用いる代わりに、後述するルテニウム
の選択成長を用いることもできる。予め形成された多結
晶シリコンの王冠上にのみルテニウム膜が成長し、他の
領域には成長しない条件でルテニウム膜の成長を行なっ
てもよい。
【００６２】次に、図５（ｉ）に示されるように、誘電
体となる厚さ1２ｎｍの酸化タンタル膜１２５が形成さ
れる。酸化タンタル膜は形成されただけではリーク電流
が大きいので、その低減のため熱処理が行われる。４０
０℃程度の活性酸素を含む雰囲気（オゾンを含む雰囲気
もしくは酸素を含有するプラズマ雰囲気など）中で一旦
熱処理された後、酸化タンタルが結晶化するように非酸
化性雰囲気中で２段目の熱処理が行われる。条件は７０
０℃、1分間である。酸化タンタルの成膜および熱処理
を複数回繰り返すことは、リーク電流の低減により効果
的である。
【００６３】次に図６（ｊ）に示されるように、下部電
極の形成と同様に、スパッタ法による種結晶形成とＣＶ
Ｄ法によるルテニウムを形成し、平坦化のために４５０
℃で熱処理し、スパッタ法により厚さ１００ｎｍ程度の
タングステン（Ｗ）を積層して上部電極１２６が形成さ
れる。続いて、従来技術と同様に、配線が形成される。
【００６４】第１実施の形態においては、誘電体として
形成される酸化タンタルとの組み合わせに比較的利点を
有するルテニウムが、王冠型電極の中心膜としての導電
性多結晶シリコン膜上に形成される例について述べた。
しかしながら、王冠型電極の中心膜は多結晶シリコンに
かぎるものではない。中心膜は、金属、金属化合物、チ
タンシリサイド等のルテニウム以外の金属シリサイドも
用いることができる。また、中心膜として多結晶シリコ
ンの表面に金属シリサイドを設けた後、ルテニウムを形
成することもできる。多結晶シリコンで王冠が形成され
た後、その表面に厚さ４ｎｍ程度のチタンが形成され、
６００℃で１分間の熱処理が行われることにより、多結
晶シリコンの表面に厚さ８ｎｍ程度のチタンシリサイド
を形成することができる。
【００６５】また、特開平１１−２７４４３１号公報に
開示の技術では、下部電極の表面積の拡大と耐酸化性の
向上を図るために、母材金属電極に凹凸を設け、その表
面にルテニウムを設ける構造を採用している。その構造
を実現するために、（１）母材金属電極に湿式エッチン
グ処理を施して凹凸を形成し、（２）ＣＶＤ法によりル
テニウム膜を成長させる方法を採用している。
【００６６】しかしながら、電極自身に湿式エッチング
を行うため制御性に乏しく、極端な場合には電極の内外
両側面から進行する蝕刻部分が貫通してしまい、機械的
強度は著しく低下する。このような問題を回避しつつ、
効果を具現するために十分な大きさの応答を形成するた
めには、蝕刻前の電極自身の厚さを十分に厚くする必要
があり（１００ｎｍ以上）、深孔が埋没してしまう。そ
の膜厚を３０ｎｍ程度にする必要がある高集積回路には
不向きである。一方、本願は凹凸を形成しないので薄い
膜厚で形成することができる。
【００６７】本発明の第２実施の形態について、図１０
（ａ）と図１０（ｂ）を参照して説明する。第１実施の
形態では、ルテニウム膜の下に多結晶シリコン膜、又は
／及び金属シリサイド膜が設けられる例について述べ
た。しかしながら、第２実施の形態では、多結晶シリコ
ン膜の代わりに金属膜あるいは金属化合物膜を用いる例
について述べる。
【００６８】金属膜あるいは金属化合物膜をルテニウム
膜の下に設け、選択性異方性ドライエッチングが行なわ
れる場合、王冠周囲のルテニウム膜がエッチング除去さ
れている間に、王冠頂上部のルテニウム膜も同時に除去
される。こうして、下地金属膜あるいは金属化合物膜が
露出し、誘電体膜となる酸化タンタル膜と直接接する状
況が生じる。下地層が多結晶シリコンやシリサイドの場
合は問題とならないが、下地が金属層、あるいは金属化
合物層の場合、この部分でのリーク電流の増大を回避で
きなくなる。このため、下地金属層が露出することは、
酸化タンタル膜にとって極めて不都合である。
【００６９】図１０（ａ）を参照して、多結晶シリコン
膜に代えて窒化チタン膜２３１で王冠が形成された後、
第１実施の形態と同様にルテニウム膜２２２が全面に形
成される。続いて、選択性異方性ドライエッチングによ
り王冠周囲のルテニウム膜２２２が除去される。この
時、王冠頂上部のルテニウム膜もエッチングされてい
る。
【００７０】図１０（ｂ）を参照して、露出している窒
化チタン膜は酸化チタン膜に変換される。酸化チタンへ
の変換は、４５０℃の酸素雰囲気中で１分間熱処理を行
うことにより達成される。この後、第１実施の形態と同
様に、酸化タンタルの形成、上部電極の形成を経てキャ
パシタを構成することができる。この時、ルテニウム膜
２２２も酸素雰囲気中に曝されるが、ルテニウムが酸化
物を形成するのは、５００℃以上の温度を必要とするの
で、ルテニウムは酸化物に変換されることがない。
【００７１】酸化タンタルが金属に接した時リーク電流
が増大するのは、酸化タンタルの改質のために行なう酸
化性雰囲気中の熱処理において、酸化剤が、酸化タンタ
ルより酸化されやすい下地金属の酸化に消費されてしま
い、酸化タンタルの酸化改質が達成不充分となることに
起因している。したがって、金属を予め酸化しておき、
酸化剤を消費しないようにしておけばよい。
【００７２】第２実施の形態によれば、選択性異方性ド
ライエッチングにより王冠の頂上もエッチングされ、下
地が露出しても、その部分が予め酸化物に変換される。
その後誘電体膜となる酸化タンタル膜が形成される。こ
の方法を用いることにより、ルテニウム膜の下地に金属
を設けた王冠型の下部電極であっても、機械的強度を確
保しながらリーク電流の低減を図ることができる。
【００７３】次に、本発明の第３実施の形態による半導
体集積回路装置について説明する。第３実施の形態で
は、ＣＶＤルテニウム膜が選択的に成長させられる。こ
うして、多結晶シリコン膜表面にルテニウム膜が形成さ
れる。
【００７４】まず、図１２は、ルテニウム膜がＣＶＤ法
で形成される場合の下地材料依存性を示す。従来から知
られているように、原料にはＴＨＦで希釈されたＲＵ
（ＥｔＣｐ）２の気化ガスを用い、流量は５ｓｃｃｍと
した。反応ガスとして酸素５０ｓｃｃｍを同時に供給し
た。温度は２９５℃、圧力は６０Ｐａとした。下地材料
として、シリコン基板、酸化シリコン、窒化チタン、チ
タンシリサイド、酸化タンタル、窒化タンタル、スパッ
タ法で形成したルテニウムを用意した。各々の材料に同
一条件でルテニウム膜の堆積を試み、成膜膜厚の、ガス
を流し始めてからの経過時間（成膜時間）依存性を調べ
た。膜厚は、Ｘ線測定法により求めた。
【００７５】図１２に示されているように、同じ材料で
あるスパッタ法で形成したルテニウム上には時間遅れな
く、ガスの導入とほぼ同時に成膜が開始された（図中
Ａ）。一方、酸化シリコン膜の上には１０分後から（図
中Ｂ）、また、シリコン膜の上には約２０分後から（図
中Ｃ）成膜が開始され、その他の材料上では３０分経過
しても実質的に成膜は生じなかった。この結果は、下地
材料と成膜時間の設定を選択することにより、任意の材
料上にのみルテニウムを選択的に形成できることを示し
ている。
【００７６】第３実施の形態では、下地王冠は導電性多
結晶シリコン膜２２１で形成しており、この場合、多結
晶シリコン膜表面にのみルテニウム膜２２２が形成さ
れ、王冠周囲にはルテニウム膜２２２が形成されないよ
うにする必要がある。したがって、王冠周囲に表面を露
出する材料は、多結晶シリコン膜２２１よりも成膜が遅
れる特性を有し、且つ絶縁膜である必要がある。上述の
結果から酸化タンタル膜を選択することができる。
【００７７】図１１（ａ）と１１（ｂ）は、第３実施の
形態を説明するための模式図である。従来技術や上記実
施の形態では、シリンダを形成するための厚い酸化シリ
コンの下に窒化シリコンが設けられている。第３実施の
形態では、この窒化シリコン膜に代えて酸化タンタル膜
３０５が形成される。あるいは、窒化シリコン膜の上に
酸化タンタル膜３０５が積層される。膜厚は任意に設定
可能であるが、ここでは２０ｎｍとした。ＣＶＤ法を用
い、誘電体として用いる酸化タンタルと同じ条件で形成
される。窒化シリコン膜と同様に、酸化タンタル膜もフ
ッ酸にはエッチングされにくい材料であり、厚い酸化シ
リコン膜をｗｅｔエッチングで除去することが可能であ
る。
【００７８】図１１（ａ）に示されるように、王冠周囲
に酸化タンタル膜３０５を露出させた状態で多結晶シリ
コン膜２２１からなる王冠が形成される。続いて、図１
１（ｂ）に示されるように、前述の方法でルテニウム膜
２２２が形成される。成膜時間は２３分である。王冠構
造の中心膜としての多結晶シリコン膜表面には約４ｎｍ
のルテニウム膜２２２が形成されており、王冠周囲の酸
化タンタル膜３０５表面にはルテニウムの成膜は認めら
れなかった（図１１（ｂ））。以下、前記実施例同様、
誘電体形成、上部電極形成を経て、キャパシタを構成す
ることができる。
【００７９】本実施の形態によれば、下地材料依存性を
利用したルテニウム膜の選択成長法を用いることにより
王冠を構成する多結晶シリコン膜表面のみにルテニウム
膜を形成することが可能となる。王冠の頂上がエッチン
グで削れる現象を回避して、機械的強度を確保して倒壊
防止を図ったルテニウム膜を最表面に有する王冠型下部
電極を構成することができる。
【００８０】次に第４実施の形態について説明する。図
１３は、王冠周囲の絶縁膜を任意の位置まで残し、多結
晶シリコンもしくはシリサイドからなる半形状の王冠を
形成した後、前記実施例によるルテニウムの形成を行っ
た例を示している。
【００８１】シリンダを形成する厚い酸化シリコン膜３
０８を所定の厚さの半分だけ形成し、その上に厚さ５０
ｎｍの窒化シリコン膜３０９が積層される。さらに残り
の膜厚分の酸化シリコンが形成された後、シリンダが形
成される。その内壁に厚さ３０ｎｍの多結晶シリコン膜
２２１が形成される。その後、王冠形成のため酸化シリ
コンがｗｅｔエッチングされる。
【００８２】第４実施の形態では厚い酸化シリコン膜の
途中に窒化シリコン膜が形成されているので、エッチン
グは窒化シリコン膜で停止し、半形状の王冠となる。こ
の後、上記のように、ルテニウム膜２２２が下部電極と
して形成される。続いて、誘電体膜となる酸化タンタル
膜１２５および上部電極１２６が形成され、キャパシタ
を形成する。
【００８３】第４実施の形態によれば、製品性能の確保
に要求される容量にもよるが、王冠周囲に絶縁膜を残存
させることができ、倒壊に対してより強固な下部電極を
構成できる。
【００８４】
【発明の効果】上記のように、本発明の半導体集積回路
装置では、ルテニウムで王冠型のキャパシタ用下部電極
を形成するにあたり、予めシリコン、金属シリサイドで
王冠を形成した後、その表面にルテニウムを設ける。
【００８５】また、セル間の分離に、ドライエッチング
のレートが深孔の開口サイス゛依存性を有することを利
用して周辺部のみ選択的に除去する方法、もしくはＣＶ
Ｄ―Ｒｕの成膜レートの下地材料依存性があることを利
用して母材電極上にのみ選択的に成長させる方法を用い
る。
【００８６】また、王冠型の下部電極形成において、単
体では倒壊しやすいルテニウム膜の下に緻密で機械的強
度に優れたシリコン、もしくは金属シリサイドを予め設
けておき、その表面にルテニウムを形成しているので、
電極の倒壊を防止することができる。また、深孔の底部
のルテニウムのドライエッチング速度が開口サイス゛依
存性を有することを利用して、王冠周囲のルテニウムを
選択的に除去して電極間の分離を実現することができ
る。
【００８７】更に、表面モホロジーが平滑で機械的強度
の強いシリコン、シリサイドもしくはその複合材を母材
電極として予め形成してあるのでＣＶＤルテニウムのモ
ホロジーの悪さ、膜中ボイドの存在による機械的強度の
低下に起因する電極破損、倒壊の問題を回避して歩留ま
りを向上させることができる。
【００８８】本発明においては、多結晶シリコンによる
王冠型下部電極を形成した後に、ルテニウムを形成する
手順をとるために、ルテニウムは多結晶シリコン以外の
部分にも形成される。個々のセルを電気的に独立して制
御するためには、多結晶シリコン以外の部分に形成され
たルテニウムを除去して分離する必要がある。本発明で
は、異方性選択ドライエッチング法を用いているので、
シリンダ内底部のルテニウムをエッチングすることな
く、下部電極間のルテニウムのみを除去して分離するこ
とができる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施の形態による半導体
集積回路装置を示す断面図である。
【図２】図２（ａ）、（ｂ）、（ｃ）は、本発明の第１
実施の形態による半導体集積回路装置を製造するプロセ
スを示す断面図である。
【図３】図３（ｄ）、（ｅ）は、本発明の第１実施の形
態による半導体集積回路装置を製造するプロセスを示す
断面図である。
【図４】図４（ｆ）、（ｇ）は、本発明の第１実施の形
態による半導体集積回路装置を製造するプロセスを示す
断面図である。
【図５】図５（ｈ）、（ｉ）は、本発明の第１実施の形
態による半導体集積回路装置を製造するプロセスを示す
断面図である。
【図６】図６（ｊ）は、本発明の第１実施の形態による
半導体集積回路装置を製造するプロセスを示す断面図で
ある。
【図７】図７は、本発明の第１実施の形態による半導体
集積回路装置を製造するプロセスにおいて、非晶質シリ
コン膜の多結晶シリコン膜への変換を説明する断面図で
ある。
【図８】図８（ａ）、（ｂ）は、本発明の第１実施の形
態による半導体集積回路装置を製造するプロセスにおい
て、ルテニウム膜をプラズマエッチングする前後の構造
を示す断面図である。
【図９】図９は、本発明の第１実施の形態による半導体
集積回路装置を製造するプロセスにおいて、ルテニウム
膜をプラズマエッチングすることができることを示すグ
ラフである。
【図１０】図１０（ａ），（ｂ）は、本発明の第２実施
の形態による半導体集積回路装置を製造するプロセスを
示す断面図である。
【図１１】図１１（ａ），（ｂ）は、本発明の第３実施
の形態による半導体集積回路装置を製造するプロセスを
示す断面図である。
【図１２】図１２は、本発明の第３実施の形態による半
導体集積回路装置を製造するプロセスにおいて、ルテニ
ウム膜の選択的成膜を示す図である。
【図１３】図１３は、本発明の第４実施の形態による半
導体集積回路装置を製造するプロセスを示す断面図であ
る。
【図１４】図１４は、従来の半導体集積回路装置を製造
するプロセスで、ルテニウム膜が折損することを示す断
面図である。
【図１５】図１５（ａ），（ｂ）は、ルテニウム膜を熱
処理してもボイドを含み、不均一であることを示す断面
図である。
【符号の説明】
１０１：ｐ型シリコン基板 １０２：ｎウエル １０３：第１ｐウエル １０４：第２ｐウエル １０５：素子分離領域 １０６、１０７：スイッチングトランジスタ １０８：ドレイン １０９：ソース １１０：ゲート絶縁膜 １１１：ゲート電極（ワード線） １１２：ドレイン １１３：層間絶縁膜 １１４：コンタクト孔 １１５：第１シリコンプラグ １１６：チタンシリサイド膜 １１７：窒化チタン膜 １１８：タングステン膜 １１９：窒化タングステン膜 １２０：タングステン膜 １２１：層間絶縁膜 １２２：シリコンプラグ １２３：層間絶縁膜 １２４：下部電極 １２５：誘電体絶縁膜（酸化タンタル膜） １２６：上部電極 １２７：層間絶縁膜 １２８：コンタクト孔 １２９：コンタクト孔 １３０：窒化チタン膜 １３１：タングステン膜 １３２：窒化チタン膜 １３３：アルミニウム膜 １３４：窒化チタン膜 １３５：引き出し配線 １３６：窒化チタン膜 １３７：タングステン膜 ２０３：第１層間絶縁膜 ２０５：第２層間絶縁膜 ２０６：ビット線コンタクト ２０７：ビット線 ２０８：第３層間絶縁膜 ２０９：第４層間絶縁膜 ２１１：リセス ２１２：プラグコンタクト（バリヤメタル層） ２１３、２１４：絶縁膜 ２１５：シリンダ ２２１：多結晶シリコン膜 ２２２：ルテニウム膜 ２２５：レジスト ２３１：窒化チタン膜 ３０１：シリコン基板 ３０２：シリコン酸化膜 ３０５：酸化タンタル膜 ３０８：酸化シリコン膜 ３０９：窒化シリコン膜 ４０１：シリコン基板 ４０２：シリコン酸化膜 ４０３：多結晶シリコン膜 ５０１：シリコン酸化膜 ５０２：シリコン窒化膜 ５０３：ルテニウム（ＲＵ）膜 ５０４：ルテニウム ５０５：ボイド ５０６：欠損
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD24 AD48 AD49 AD56 GA27 JA06 JA32 JA35 JA38 JA39 JA40 MA05 MA06 MA17 MA20 PR03 PR05 PR21 PR33

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】複数の容量素子を有し、前記複数の容量素
    子は、平面上で第1絶縁膜で分離されており、 前記複数の容量素子の各々は、下部電極、誘電体膜、及
    び上部電極を有し、前記下部電極は王冠構造を有し、 前記下部電極と前記上部電極の少なくとも一方が、複数
    の導電膜の積層構造を有し、前記誘電体膜側の前記積層
    構造の最表面膜はルテニウム膜であり、前記積層構造の
    前記最表面膜以外の部分は、前記ルテニウム膜に対して
    前記第１絶縁膜より高い選択成長性を有する半導体集積
    回路装置。
  2. 【請求項２】 請求項１において、 前記第１絶縁膜は、酸化タンタル膜である半導体集積回
    路装置。
  3. 【請求項３】 請求項１又は２において、 前記複数の容量素子の各々の前記王冠構造は、第２絶縁
    膜の上に形成され、前記第２絶縁膜の上の前記王冠構造
    の間には前記第１絶縁膜が形成されている半導体集積回
    路装置。
  4. 【請求項４】複数の容量素子を有し、 前記複数の容量素子の各々は、下部電極、誘電体膜、及
    び上部電極を有し、前記下部電極は王冠構造を有し、 前記下部電極と前記上部電極の少なくとも一方が、複数
    の導電膜の積層構造を有し、 前記王冠構造の頂部は、前記誘電体膜側の最表面導電膜
    に挟まれた絶縁膜を有する半導体集積回路装置。
  5. 【請求項５】 請求項４において、 前記最表面導電膜はルテニウム膜である半導体集積回路
    装置。
  6. 【請求項６】 請求項４又は５において、 前記複数の容量素子は、平面上で第1絶縁膜で分離され
    ており、 前記王冠構造は、第２絶縁膜の上に形成され、前記第２
    絶縁膜の上の前記王冠構造の間には前記第１絶縁膜が形
    成されている半導体集積回路装置。
  7. 【請求項７】 請求項３又は６において、 前記前記王冠構造の下方側部は、前記第１絶縁膜と前記
    第２絶縁膜により覆われている半導体集積回路装置。
  8. 【請求項８】 請求項１乃至７のいずれかにおいて、 前記下部電極は、導電性多結晶シリコン膜を含む半導体
    集積回路装置。
  9. 【請求項９】 請求項１乃至７のいずれかにおいて、 前記下部電極は、導電性多結晶シリコン膜と、前記多結
    晶シリコン膜を覆う金属シリサイド膜を含む半導体集積
    回路装置。
  10. 【請求項１０】 請求項４乃至６のいずれかにおいて、 前記下部電極は、金属膜または金属化合物膜を含む半導
    体集積回路装置。
  11. 【請求項１１】 請求項１乃至１０において、 前記王冠構造の開口面積は、０．０７μｍ２以下である
    半導体集積回路装置。
  12. 【請求項１２】（ａ）第１絶縁膜上に第２絶縁膜を形成
    するステップと、 （ｂ）前記第２絶縁膜を部分的に除去するステップと、 （ｃ）前記第２絶縁膜が部分的に除去された前記第１絶
    縁膜上に王冠構造を有する、複数の導電性膜からなる下
    部電極を形成するステップと、前記下部電極の最表面層
    はルテニウム（ＲＵ）膜であり、前記最表面膜以外は中
    心膜であり、前記中心膜は、前記ルテニウム膜に対して
    前記第２絶縁膜より高い選択成長性を有し、 （ｄ）前記王冠構造の表面と、前記王冠構造間の前記第
    ２絶縁膜上に誘電体膜を形成するステップと、 （ｅ）前記誘電体膜上に上部電極を形成するステップと
    を具備する半導体集積回路装置の製造方法。
  13. 【請求項１３】（ａ）第１絶縁膜上に第２絶縁膜を形成
    するステップと、 （ｂ）前記第２絶縁膜を部分的に除去するステップと、 （ｃ）前記第２絶縁膜が部分的に除去された前記第１絶
    縁膜上に王冠構造を有する、複数の導電性膜からなる下
    部電極を形成するステップと、前記王冠構造の頂上部は
    酸化物膜を最表面層の前記導電膜が挟む構造を有し、前
    記最表面膜以外は中心膜であり、 （ｄ）前記王冠構造の表面と、前記王冠構造間の前記第
    ２絶縁膜上に誘電体膜を形成するステップと、 （ｅ）前記誘電体膜上に上部電極を形成するステップと
    を具備する半導体集積回路装置の製造方法。
  14. 【請求項１４】 請求項１３において、 前記下部電極の表面層はルテニウム（ＲＵ）膜である半
    導体集積回路装置の製造方法。
  15. 【請求項１５】 請求項１２又は１４のいずれかにおい
    て、除去する前記ステップ（ｂ）は、 （ｆ）前記第２絶縁膜上に第３絶縁膜を形成するステッ
    プと、 （ｇ）前記第３絶縁膜と前記第２絶縁膜中に複数の孔を
    形成するステップとを具備し、 下部電極を形成する前記ステップ（ｃ）は、 （ｈ）前記複数の孔内の前記第１絶縁膜上、前記第２絶
    縁膜の側面上、及び前記第３絶縁膜の上面と側面上に前
    記中心膜を形成するステップと、 （ｉ）前記第３絶縁膜の上面上の前記中心膜を除去する
    ステップと、 （ｊ）前記第３絶縁膜を除去するステップと （ｋ）前記中心膜の上に前記ルテニウム膜を形成するス
    テップとを具備する半導体集積回路装置の製造方法。
  16. 【請求項１６】 請求項１５において、 中心膜を形成する前記ステップ（ｈ）は、 前記複数の孔内の前記第１絶縁膜上、前記第２絶縁膜の
    側面上、及び前記第３絶縁膜の上面と側面上に非晶質シ
    リコン膜を形成するステップと、前記非晶質シリコン膜
    を熱処理して、導電性多結晶シリコン膜を生成するステ
    ップとを具備する半導体集積回路装置の製造方法。
  17. 【請求項１７】 請求項１６において、 前記下部電極を形成する前記ステップ（ｃ）は、 前記導電性多結晶シリコン膜の表面にシリサイドを形成
    するステップを更に具備する半導体集積回路装置の製造
    方法。
  18. 【請求項１８】 請求項１５乃至１７のいずれかにおい
    て、 前記第２絶縁膜は酸化タンタル膜であり、 前記ルテニウム膜を形成する前記ステップ（ｋ）は、 膜成長時間に基づいて、前記第２絶縁膜上に前記ルテニ
    ウム膜を成長することなく、前記中心膜上に前記ルテニ
    ウム膜を形成する半導体集積回路装置の製造方法。
  19. 【請求項１９】 請求項１５乃至１７のいずれかにおい
    て、 前記ルテニウム膜を形成する前記ステップ（ｋ）は、 前記ルテニウム膜を堆積するステップと、 （ｌ）前記第２絶縁膜上から前記堆積したルテニウム膜
    を除去するステップとを具備する半導体集積回路装置の
    製造方法。
  20. 【請求項２０】 請求項１５において、 前記ルテニウム膜を除去するステップ（ｌ）は、 前記王冠構造の開口部の面積と前記第２絶縁膜上の前記
    王冠構造間の面積との差に基づいてドライエッチングに
    より、前記第１絶縁膜上の前記王冠構造間の前記堆積し
    たルテニウム膜を選択的に除去するステップを具備する
    半導体集積回路装置の製造方法。
  21. 【請求項２１】 請求項２０において、 下部電極を形成する前記ステップ（ｃ）は、 酸化雰囲気中で加熱して前記中心膜の前記王冠構造の頂
    部部分を酸化するステップを更に具備する半導体集積回
    路装置の製造方法。
  22. 【請求項２２】 請求項１５乃至２１のいずれかにおい
    て、 前記ルテニウム膜を形成するステップ（ｋ）は、 スパッタ法により種結晶としての第１ルテニウム膜を形
    成するステップと、 ＣＶＤ法により前記第１ルテニウム膜上に第２ルテニウ
    ム膜を形成するステップとを具備する半導体集積回路装
    置の製造方法。
  23. 【請求項２３】 請求項２２において、 前記ルテニウム膜を形成するステップ（ｋ）は、 前記第１ルテニウム膜と前記第２ルテニウム膜に熱処理
    を行い、前記ルテニウム膜を形成するステップを具備す
    る半導体集積回路装置の製造方法。
  24. 【請求項２４】 請求項１５乃至２３のいずれかにおい
    て、 複数の孔を形成する前記ステップ（ｇ）は、 前記第１絶縁膜中に達するように前記複数の孔を形成す
    るステップを更に具備する半導体集積回路装置の製造方
    法。
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