JP2008130819A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】積層ゲート電極の加工を容易にするＮＡＮＤ型フラッシュメモリ等の半導体装置およびその製造方法を提供する。
【解決手段】第１のゲート絶縁膜５上に浮遊ゲート電極ＦＧとして機能し、素子分離領域Ｓｂに対して自己整合的に構成されている第１の導電膜６、ＯＮＯ膜等の第２のゲート絶縁膜７、制御ゲート電極として機能する第２の導電膜８を形成後、第１および第２の導電膜と第２のゲート絶縁膜７をゲート電極分離領域ＧＶに沿って分離する。その後、第２の導電膜８の上に対してＴｉ／ＴｉＮ等によるバリアメタル膜９ａにより下面および側面が覆われたタングステン等の金属層９ｂが積層されてなる第３の導電膜９が構成される。
【選択図】図３

Description

本発明は、積層ゲート電極構造を備えた半導体装置およびその製造方法に関する。

例えばフラッシュメモリ装置などの半導体装置は、浮遊ゲート電極および制御ゲート電極を積層した積層ゲート電極構造を備えており、浮遊ゲート電極に電荷を蓄えることで情報を記憶保持するように構成されている。

このような積層ゲート電極構造を備えた半導体装置の一例が特許文献１に開示されている。この特許文献１に開示されている構造によれば、半導体基板上に第１のゲート絶縁膜、第１および第２の多結晶シリコン膜（浮遊ゲート電極）、第２のゲート絶縁膜、制御ゲート電極（第３の多結晶シリコン膜およびタングステンシリサイド膜（低抵抗化金属シリサイド膜））を積層して記憶素子として構成されている。そして記憶素子の上層に例えばアルミナ膜を用いることで水素を捕獲する層または水素の拡散を抑制する層として用いている。

近年の素子の微細化および設計パターンの縮小化に伴い、低抵抗化金属シリサイド膜の平面的な構成面積が縮小化傾向にある。したがって、例えば特許文献１に開示されているように低抵抗化金属シリサイド膜として例えばタングステンシリサイド膜を適用すると、従来どおりの膜厚では高抵抗化の要因となってしまう。

制御ゲート電極として所望の抵抗値を得るためにはタングステンシリサイド膜等の低抵抗化金属シリサイド膜を従来に比して厚膜化する必要を生じる。しかしながら、低抵抗化金属シリサイド膜が厚膜化すると必然的に制御ゲート電極の膜厚が厚膜化し、加工時に、例えば制御ゲート電極、第２のゲート絶縁膜、浮遊ゲート電極をある所定方向に沿って溝部を形成することで複数に分離するとき（例えば特許文献１では図２または図１９に示す構造を形成するとき）には、加工時のアスペクト比が大きくなり加工が困難となり歩留まりを悪化させる要因となっている。
特開２００３−２９７９５６号公報

本発明は、積層ゲート電極の加工を容易にした半導体装置およびその製造方法を提供することを目的とする。

本発明の一態様は、半導体基板と、半導体基板の上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜の上に形成された浮遊ゲート電極と、浮遊ゲート電極の上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜の上に形成された制御ゲート電極とを備え、制御ゲート電極は、その基層と、基層の上に形成された保護膜と、保護膜によって覆われた金属層とを備えた半導体装置を提供する。

本発明の一態様は、半導体基板の上に第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜の上に第１の導電膜を形成する工程と、第１の導電膜の上に第２のゲート絶縁膜を形成する工程と、第２のゲート絶縁膜の上に第２の導電膜を形成する工程と、第２の導電膜、第２のゲート絶縁膜、第１の導電膜に対して所定方向に沿って第１のゲート絶縁膜まで達する溝部を形成し、この溝部を介して第２の導電膜、第２のゲート絶縁膜、第１の導電膜を複数に分離する工程と、溝部に層間絶縁膜を形成する工程と、第２の導電膜の上にバリアメタル膜を形成する工程と、バリアメタル膜上に金属層を形成する工程とを備えた半導体装置の製造方法を提供する。

本発明の一態様は、半導体基板の上に第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜の上に第１の導電膜を形成する工程と、第１の導電膜、第１のゲート絶縁膜、半導体基板に対して所定方向に沿って溝部を形成する工程と、溝部内に素子分離絶縁膜を形成する工程と、素子分離絶縁膜および第１の導電膜を覆うように第２のゲート絶縁膜を形成する工程と、第２のゲート絶縁膜の上に第２の導電膜を形成する工程と、第２の導電膜の上にダミー膜を形成する工程と、半導体基板の表面内の所定方向に交差する交差方向に沿ってダミー膜、第２の導電膜、第２のゲート絶縁膜、第１の導電膜を除去することにより複数に分離する工程と、ダミー膜、第２の導電膜、第２のゲート絶縁膜、第１の導電膜を分離した領域に対して層間絶縁膜を形成する工程と、第２の導電膜の上に形成されたダミー膜を除去する工程と、ダミー膜を除去した領域で且つ第２の導電膜の上にバリアメタル膜を等方的に形成する工程と、バリアメタル膜の内側に金属層を形成する工程とを備えた半導体装置の製造方法を提供する。

本発明によれば、積層ゲート電極の加工を容易にすることができる。

以下、本発明の半導体装置を、ＮＡＮＤ型フラッシュメモリ装置に適用した一実施形態について図１ないし図２３（ａ）〜図２３（ｃ）を参照しながら説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に構成されるメモリセルアレイの一部の等価回路を示しており、図２は、メモリセル領域の構造を模式的な平面図によって示している。図３（ａ）〜図３（ｃ）は、図２に示すメモリセル領域Ｍの一部構造（図２の領域Ａ）を模式的な斜視図により示している。このうち、図３（ａ）は、メモリセル領域Ｍの一部構造を模式的に示す斜視図（図２のＡ領域）を示しており、図３（ｂ）は、図２のＢ−Ｂ線に沿う模式的な縦断面図を示しており、図３（ｃ）は、図２のＣ−Ｃ線に沿う模式的な縦断面図を示している。

半導体装置としてのＮＡＮＤ型のフラッシュメモリ装置１は、メモリセル領域Ｍおよび周辺回路領域（図示せず）の両領域に区画されている。図１に示すように、メモリセル領域Ｍには、メモリセルアレイＡｒが構成されており、周辺回路領域には、メモリセルアレイＡｒを駆動するための周辺回路（図示せず）が構成されている。

図１に示すフラッシュメモリ装置１において、そのメモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓと、当該選択ゲートトランジスタＴｒｓ間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｎとからなるＮＡＮＤセルユニットＳｕが行列状に配設されることにより構成されている。

１つのＮＡＮＤセルユニットＳｕにおいて、２個の選択ゲートトランジスタＴｒｓおよび複数個のメモリセルトランジスタＴｒｎは、隣り合うもの同士でソース／ドレイン領域２ａ（図３（ａ）および図３（ｂ）参照）を共用して構成されている。

図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｎは、ワード線（コントロールゲート線）ＷＬにより接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓは、選択ゲート線ＳＬで接続されている。さらに、選択ゲートトランジスタＴｒｓは、ビット線コンタクトＣＢを介して図１中Ｘ方向に直交するＹ方向（ゲート幅方向の交差方向、ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。尚、Ｘ方向とＹ方向とが直交した実施形態を示すが交差していればどのような角度でも良い。

複数のＮＡＮＤセルユニットＳＵは、図２に示すように、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂによって互いに分離されている。図３に示すように、この素子分離領域Ｓｂは、Ｙ方向に延びる素子形成領域（活性領域：アクティブエリア）Ｓａを区画する。この素子形成領域Ｓａは、メモリセルトランジスタＴｒｎおよび選択ゲートトランジスタＴｒｓのソース／ドレイン領域およびチャネル領域を含む領域である。メモリセルトランジスタＴｒｎは、Ｙ方向に延びる素子形成領域Ｓａと、Ｘ方向に所定間隔をもって形成されるＹ方向に延びるワード線ＷＬとの交差部に位置して形成されている。

＜フラッシュメモリ装置１のメモリセル領域Ｍのゲート電極構造の説明＞
以下、本実施形態に係る構造の特徴部分を中心に図２および図３を参照しながら説明する。
図２に示すように、メモリセル領域Ｍには、Ｙ方向に対してゲート電極形成領域ＧＣが複数並設されている。また、このＹ方向に隣り合う複数のゲート電極形成領域ＧＣ間にはゲート電極分離領域ＧＶが設けられている。

ゲート電極形成領域ＧＣは、シリコン基板２上において浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧが積層構造によって積層ゲート電極として構成されている領域を示している。ゲート電極分離領域ＧＶは、Ｙ方向に隣り合う浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧを構造的および電気的に分離するための領域であり、シリコン酸化膜が層間絶縁膜として埋込まれている。

以下、メモリセル領域Ｍのゲート電極形成領域ＧＣ内の積層ゲート電極構造を中心に説明する。図３（ａ）〜図３（ｃ）に示すように、半導体基板としてのシリコン基板２の表面（主表面）側には、複数の素子分離領域Ｓｂに対して素子分離溝３がＹ方向に沿って形成されている。この素子分離溝３内には素子分離絶縁膜４が埋込まれている。

この素子分離絶縁膜４は、隣り合う浮遊ゲート電極ＦＧや素子形成領域Ｓａを電気的に絶縁分離すると共に構造的に分離するように設けられている。
素子分離絶縁膜４は、素子分離領域Ｓｂの素子分離溝３内に埋込まれると共に当該シリコン基板２の表面から上方に突出して構成されており、所謂ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂを構成している。素子分離絶縁膜４は、素子形成領域Ｓａ（活性領域：アクティブエリア）をＸ方向に対して複数に分離するように構成されている。

素子分離絶縁膜４は、素子分離溝３の内側に層４ａ〜４ｂの複数層構造で形成されている。具体的には、素子分離絶縁膜４は、素子分離溝３の内面に沿って熱酸化膜によるシリコン酸化膜４ａが形成され、そのシリコン酸化膜４ａの内側に対して埋込膜としてシリコン酸化膜４ｂが形成されている。

素子形成領域Ｓａのシリコン基板２上には第１の絶縁膜５が形成されている。この第１の絶縁膜５は、例えば熱酸化処理によるシリコン酸化膜により構成され、トンネル絶縁膜、第１のゲート絶縁膜として機能する。

この第１の絶縁膜５の上には第１の導電膜６が形成されている。この第１の導電膜６は、例えばリン等の不純物がドープされた多結晶シリコンにより構成されている。この多結晶シリコン膜は、アモルファスシリコン(非晶質シリコン）を形成した後に熱処理されることにより変成された膜である。第１の導電膜６は、Ｘ方向に隣り合う素子分離絶縁膜４および４間において第１の絶縁膜５上に形成されている。第１の導電膜６は、第１のゲート電極、浮遊ゲート電極ＦＧとして機能し、素子分離領域Ｓｂに対して自己整合的に構成されている。

素子分離絶縁膜４は、その上面位置が当該素子分離絶縁膜４の脇に形成された第１の絶縁膜５の上面よりも高く構成されていると共に第１の導電膜６の上面よりも低く構成されている。

第２のゲート絶縁膜７は、第１の導電膜６および素子分離絶縁膜４を覆うように形成されている。この第２のゲート絶縁膜７は、例えばＯＮＯ膜（Oxide（シリコン酸化膜層）−Nitride（シリコン窒化膜層）−Oxide（シリコン酸化膜層）により形成されている。

第２のゲート絶縁膜７は、第１の導電膜６と後述する第２の導電膜８との間に対して導電膜間絶縁膜として構成されている。また第２のゲート絶縁膜７は、ゲート間絶縁膜、インターポリ絶縁膜として機能する。

第２の導電膜８は、第２のゲート絶縁膜７上を覆うようにゲート電極形成領域ＧＣに形成されている。この第２の導電膜８は、下側に構成された下導電膜８ａと、この下側導電膜８ａの上に構成された上導電膜８ｂとを具備してなる。下導電膜８ａは、例えばリン等の不純物がドープされた多結晶シリコン等のシリコン層により構成されている。上導電膜８ｂもまた、例えばリン等の不純物がドープされた多結晶シリコン等のシリコン層により構成されている。第２の導電膜８（下側導電膜８ａおよび上側導電膜８ｂ）は、制御ゲート電極ＣＧの基層、下地層として設けられている。

第３の導電膜９は、第２の導電膜８の上に形成されたバリアメタル膜９ａと、当該バリアメタル膜９ａによって少なくとも下側が覆われた金属層９ｂとにより構成される。バリアメタル膜９ａは、例えばＴｉ／ＴｉＮによる積層膜構造により構成されており、金属層９ｂをシリコン層（制御ゲート電極ＣＧの基層、下地層）から保護する保護膜として設けられている。このバリアメタル膜９ａは、側壁部９ａａと底面部９ａｂとから構成されている。

バリアメタル膜９ａの側壁部９ａａは、金属層９ｂの側壁面を覆うように形成されており、後述するゲート電極分離領域ＧＶに構成されるシリコン酸化膜１６および１７と金属層９ｂとの間に介在して構成されている。また、バリアメタル膜９ａの底面部９ａｂは、金属層９ｂの下側を覆うように形成されており、金属層９ｂと第２の導電膜８との間を介在して構成されている。

金属層９ｂは、例えばタングステン（Ｗ）材料で構成されており、制御ゲート電極ＣＧの低抵抗化金属層として構成されている。なお、この金属層９ｂを銅（Ｃｕ）による材料で構成しても良い。これらの第２および第３の導電膜９が、第２のゲート電極、制御ゲート電極ＣＧとして機能するように構成されている。

制御ゲート電極ＣＧは、第２のゲート絶縁膜７および浮遊ゲート電極ＦＧを覆うように構成されており、複数の素子形成領域Ｓａおよび素子分離領域Ｓｂの上方を渡って形成されている。この場合、金属層９ｂの抵抗率は、金属シリサイド構造の抵抗率に比較して低いため、例えば低抵抗化金属シリサイド構造を採用した構成に比較して制御ゲート電極ＣＧの抵抗率を低く保持することができる。

制御ゲート電極ＣＧの上には、シリコン窒化膜１１が形成されている。詳細説明を省略するが、このシリコン窒化膜１１の上には層間絶縁膜やビット線ＢＬ（図２参照）等の構造が形成されており、フラッシュメモリ装置１のメモリセル領域Ｍを構成している。

以上説明したように、本実施形態に係る構造によれば、第２の導電膜８が制御ゲート電極ＣＧの基層として構成されると共に、この第２の導電膜８の上にバリアメタル膜９ａにより下面側および側面側が覆われた金属層９ｂが積層されてなる第３の導電膜９が構成されており、これらの第２および第３の導電膜８および９により制御ゲート電極ＣＧが構成されているため、制御ゲート電極ＣＧとして低抵抗化金属シリサイド構造を適用した従来技術に比較して同一膜厚であれば制御ゲート電極ＣＧの抵抗率を低下させることができる。したがって、同一抵抗率特性を備えた制御ゲート電極ＣＧを構成する場合には、制御ゲート電極ＣＧの全膜厚（厚み）を従来に比較して薄く構成することができる。

また金属層９ｂは、そのＹ方向の側面がバリアメタル膜９ａの側壁部９ａａによって保護されており、そのＺ方向の底面がバリアメタル膜９ａの底面部９ａｂによって保護されている。したがって、金属層９ｂのＹ方向の側面を保護することができる。

＜製造方法について＞
以下、上記構造の製造方法について、図３ないし図２３を参照しながら説明する。尚、本実施形態の特徴部分を中心に説明するが、本発明が、発明が解決しようとする課題欄に記載された課題を解決して目的を達成でき発明の効果の欄に記載された効果を奏すれば、後述説明する工程のいずれかは必要に応じて省いても良いし、以下の説明工程途中に一般的な工程が必要であれば付加しても良い。また、各機能膜の材料に代えて他材料を適用可能であれば変更してもよいし膜厚も適宜変更して適用しても良い。

尚、説明の便宜上、前述説明した各膜や各層の構成要素（構造要素と称す）に対応した製造上の構成要素（製造要素と称す）については、構造要素に付した符号に１００を加えた符号を付して製造要素の符号として記す。したがって、以下に示す製造要素は、当該製造要素に付された符号から１００を減じた符号を付した構造要素が対応している。

図４（ａ）〜図４（ｃ）に示すように、シリコン基板１０２の上にシリコン酸化膜１０５を約１０［ｎｍ］の膜厚で熱酸化法により形成する。
次に、このシリコン酸化膜１０５の上に減圧ＣＶＤ(Chemical Vapor Deposition)法によりリンまたは砒素等の不純物がドープされたアモルファスシリコンを堆積することによって非晶質シリコン膜１０６を約１２０［ｎｍ］の膜厚で形成する。この非晶質シリコン膜１０６は、後に熱処理することにより多結晶シリコンに変質される。

次に、非晶質シリコン膜１０６の上に減圧ＣＶＤ法によりシリコン窒化膜１１２を約７０［ｎｍ］の膜厚で形成する。次に、シリコン窒化膜１１２上にハードマスク用としてシリコン酸化膜１１３を形成する。

次に図５（ａ）〜図５（ｃ）に示すように、シリコン酸化膜１１３の上にレジスト１１４を塗布し、レジスト１１４についてＸ方向に互いに離間してＹ方向に沿った複数の平行な領域Ｇに対してパターンニングしてマスクパターンを形成する。

次に、図６（ａ）〜図６（ｃ）に示すように、パターンニングされたレジスト１１４をマスクとしてシリコン酸化膜１１３およびシリコン窒化膜１１２を除去する。この除去領域は、Ｘ方向に隣り合う２（複数）の浮遊ゲート電極ＦＧおよびＦＧの形成領域間の領域（図３（ａ）〜図３（ｃ）参照）であり、浮遊ゲート電極ＦＧをＸ方向に対して複数に分離（分断）するための領域である。

次に、Ｏ_２プラズマ中にシリコン基板１０２をさらすことでレジスト１１４を除去し、シリコン酸化膜１１３およびシリコン窒化膜１１２をマスクとして非晶質シリコン膜１０６とシリコン酸化膜１０５およびシリコン基板１０２を同一領域について加工し、非晶質シリコン膜１０６と、シリコン酸化膜１０５と、シリコン基板１０２の上部とに素子分離溝１０３を形成する。

このときの処理条件は、シリコン酸化膜１１３に対して高選択性を有する条件下で非晶質シリコン膜１０６、シリコン基板１０２を除去処理可能な条件である。尚、シリコン酸化膜１０５は、シリコン酸化膜１１３やシリコン窒化膜１１２に比較して薄いため容易に除去処理可能となる。次にシリコン酸化膜１１３を除去する。

次に、図７（ａ）〜図７（ｃ）に示すように、例えば酸素雰囲気中で９００℃に加熱することでシリコン酸化膜１０４ａ（ＨＴＯ（High Temperature Oxide）膜）を素子分離溝１０３の内面に沿って約２ｎｍ〜６ｎｍ程度形成する。

次に、図８（ａ）〜図８（ｃ）に示すように、シリコン酸化膜１０４ａの内側に対してＨＤＰ−ＣＶＤ(High Density Plasma Chemical Vapor Deposition)法によりシリコン酸化膜１０４ｂを形成し、シリコン窒化膜１１２をストッパとしてＣＭＰ(Chemical Mechanical Polishing)法によりシリコン酸化膜１０４ａおよび１０４ｂを平坦化処理して除去する。その後、９００℃の窒素雰囲気中で加熱する。

次に、図９（ａ）〜図９（ｃ）に示すように、シリコン酸化膜１０４ａおよび１０４ｂの上部をＲＩＥ法により除去処理する。このとき、シリコン酸化膜１０４ａおよび１０４ｂの上面位置を非晶質シリコン膜１０６の上面から下方例えば８０ｎｍ程度の位置で且つシリコン酸化膜１０５の上方位置までシリコン酸化膜１０４ａおよび１０４ｂをエッチバックすることで素子分離絶縁膜１０４を構成する。次に、１５０℃のリン酸処理（ウェットエッチング処理）によってシリコン窒化膜１１２を除去し、ＮＨ_４Ｆ溶液に浸す。

次に、図１０（ａ）〜図１０（ｃ）に示すように、減圧ＣＶＤ法によりＯＮＯ膜１０７を等方的に形成する。このＯＮＯ膜１０７は、非晶質シリコン膜１０６の上面および側壁並びにシリコン酸化膜１０４ａおよび１０５ａ上に同一膜厚で形成される。

次に、図１１（ａ）〜図１１（ｃ）に示すように、ＯＮＯ膜１０７の上に減圧ＣＶＤ法により非晶質シリコン膜１０８ａを堆積すると共に、減圧ＣＶＤ法により非晶質シリコン膜１０８ｂを堆積する。これらの非晶質シリコン膜１０８ａおよび１０８ｂは、後の熱処理工程によって多結晶シリコンに変質する。

次に、図１２（ａ）〜図１２（ｃ）に示すように、減圧ＣＶＤ法により非晶質シリコン膜１０８ｂの上にダミー膜としてシリコン窒化膜１１５を堆積する。次に、図１３（ａ）〜図１３（ｃ）に示すように、シリコン窒化膜１１５の上にフォトレジスト１１６を塗布する。次に、図１４（ａ）〜図１４（ｃ）に示すように、通常の光蝕刻法によりフォトレジスト１１６を所望のパターンに加工する。このとき、フォトレジスト１１６をパターンニングして残留させる領域はゲート電極ＦＧおよびＣＧの形成予定領域となるゲート電極形成領域ＧＣ上である。

次に、図１５（ａ）〜図１５（ｃ）に示すように、フォトレジスト１１６をマスクとして、隣り合うゲート電極形成領域ＧＣおよびＧＣ間の領域となるゲート電極分離領域ＧＶのシリコン窒化膜１１５をＲＩＥ法により加工する。次に、図１６（ａ）〜図１６（ｃ）に示すように、フォトレジスト１１６を除去する。次に、図１７（ａ）〜図１７（ｃ）に示すように、シリコン窒化膜１１５をマスクとして非晶質シリコン膜１０８ｂおよび１０８ａ、ＯＮＯ膜１０７、非晶質シリコン膜１０６を同時に異方性エッチング処理等を用いた除去処理によって溝部Ｔを形成する。このとき、シリコン窒化膜１１５に対して高選択性を有する条件で各膜１０８ａ、１０８ｂ、１０７および１０６を加工して溝部Ｔを形成する。

これにより、非晶質シリコン膜１０８（非晶質シリコン膜１０８ａおよび１０８ｂ）を、制御ゲート電極ＣＧの基層として構成することができる。次に、インプランテーション技術によりシリコン基板２の表層にイオン注入することによりソース／ドレイン領域１０２ａを形成する。

次に、図１８（ａ）〜図１８（ｃ）に示すように、酸素雰囲気下で加熱処理することによってシリコン窒化膜１１５の上面および側面、非晶質シリコン膜１０８、ＯＮＯ膜１０７、非晶質シリコン膜１０６の側面に対して５ｎｍの同一膜厚で等方的にシリコン酸化膜１１６を形成する。

次に、図１９（ａ）〜図１９（ｃ）に示すように、シリコン酸化膜１１６の内側に対してＴＥＯＳ膜等のシリコン酸化膜１１７を埋込み、シリコン窒化膜１１５をストッパとしてＣＭＰ法により当該シリコン窒化膜１１５の上面が露出するまで平坦化処理する。

次に、図２０（ａ）〜図２０（ｃ）に示すように、１６０℃程度のリン酸溶液によって隣り合う複数のシリコン酸化膜１１６および１１７間に挟まれたシリコン窒化膜１１５を除去する。図２１（ａ）〜図２１（ｃ）に示すように、水で希釈したフッ酸溶液によってウェハ（シリコン基板１０２）を全面処理した後、ＰＶＤ法によりＴｉＮ／Ｔｉ膜１０９ａを保護膜として等方的（内面に沿って同一膜厚）に形成する。

図２２（ａ）〜図２２（ｃ）に示すように、ＣＶＤ法によりタングステン材１０９ｂを堆積する。次に、図２３（ａ）〜図２３（ｃ）に示すように、ＣＭＰ法によりシリコン酸化膜１１６および１１７をストッパとしてＴｉＮ／Ｔｉ膜１０９ａおよびタングステン材１０９ｂを平坦化処理することで低抵抗化金属層１０９を形成する。

次に、図３（ａ）〜図３（ｃ）に示すように、処理後の膜上に対してシリコン窒化膜１１をキャップ膜として形成する。その後、アモルファスシリコンの多結晶シリコン膜化処理、ビット線ＢＬ等の製造工程を経て不揮発性半導体記憶装置１のメモリセル領域Ｍの構造を構成することができる。

これまでの技術では制御ゲート電極ＣＧの配線抵抗値を下げるためにタングステンシリサイド膜の膜厚を厚くし、その後、タングステンシリサイド膜を含む制御ゲート電極、ＯＮＯ膜、浮遊ゲート電極を加工していたため、ゲート電極分離領域のアスペクト比が大きくなり、ゲート電極分離領域ＧＶに対して細い溝を形成するための加工処理が困難となっていた。

本実施形態に係る製造方法によれば、非晶質シリコン膜１０８、ＯＮＯ膜１０７、非晶質シリコン膜１０６を先に加工して溝部Ｔを形成することにより当該層および膜を複数に分離し、その後、分離された非晶質シリコン膜１０８の上にＴｉ／ＴｉＮ膜１０９ａと、タングステン材１０９ｂを形成している。

したがって、非晶質シリコン膜１０８、ＯＮＯ膜１０７、非晶質シリコン膜１０６を加工して分離する際のアスペクト比を従来に比して低下させることができ、分離が容易になる。

また、これまではタングステンシリサイド膜を制御ゲート電極用の多結晶シリコン膜上に形成し、制御ゲート電極、ＯＮＯ膜、浮遊ゲート電極を分離したうえで、タングステンシリサイド膜の低抵抗化のための１０００℃以上の高温処理工程を行う必要があり、浮遊ゲート電極とシリコン基板との間に介在するトンネル酸化膜に対するダメージが大きく、トンネル酸化膜の信頼性低下による信頼性不良を引き起こしていた。

本実施形態によれば、低抵抗化金属層１０９をＴｉ／ＴｉＮ膜１０９ａにより覆われたタングステン材９ｂにより構成しているため、タングステンシリサイド膜の低抵抗化のための高温の熱工程を必要とすることなく構成でき、トンネル酸化膜としてのシリコン酸化膜１０５にダメージを与えることがなく、トンネル酸化膜の信頼性低下を防ぐことができる。

（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、その他の記憶素子を備えたフラッシュメモリ装置（例えばＮＯＲ型のフラッシュメモリ装置）に適用できるのはいうまでもなく、フラッシュメモリ装置に限らず、２層またはそれ以上の積層ゲート電極構造を備えた半導体装置にも適用可能である。
半導体基板としてシリコン基板２に適用したが、その他の材料の半導体基板に適用しても良い。
第１のゲート絶縁膜５をシリコン酸化膜１０５で形成したが、その他の材料の絶縁膜で形成しても良い。

浮遊ゲート電極ＦＧを非晶質シリコン膜１０６で形成したが、その他の材料の導電膜で形成しても良い。
シリコン酸化膜１１３は必要に応じて設ければよい。

第２のゲート絶縁膜７としてＯＮＯ膜１０７に適用したが、ＮＯＮＯＮ膜（Oxide（シリコン酸化膜層）−Nitride（シリコン窒化膜層）−Oxide（シリコン酸化膜層）−Nitride（シリコン窒化膜層）−Oxide（シリコン酸化膜層））などの酸化膜層と窒化膜層の積層膜構造や、その他の高誘電率材料を適用しても良い。

制御ゲート電極ＣＧの基層を非晶質シリコン膜１０８、１０８ａ、１０８ｂで形成したが、その他の材料の導電膜で形成しても良い。
ダミー膜としてシリコン窒化膜１１５に適用したがその他の材料膜でも適用可能である。

保護膜としてバリアメタル膜９ａをＴｉＮ／Ｔｉ膜１０９ａで形成したが、その他の材料のバリアメタル膜を適用しても良い。
金属層９ｂをタングステン材１０９ｂで形成したが、その他の金属材で形成しても良い。

シリコン酸化膜１０４ａおよび１０４ｂを形成して素子分離絶縁膜１０４を形成する方法としては、熱酸化法やＨＤＰ−ＣＶＤ法によるシリコン酸化膜の形成法に加えて、ＳＯＧ(Spin On Glass)法により例えば塗布型絶縁膜（例えば、ＰＳＺ（ポリシラザン）膜：ＳＯＧによる塗布型絶縁膜、塗布型低誘電率(Low-k)層間絶縁膜）を併用して構成するようにしても良い。

上記実施形態には、種々の実施形態が含まれており、上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた課題を解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。

本発明の一実施形態を示すメモリセル領域の一部の電気的構成図 メモリセル領域の概略的な平面図 （ａ）はメモリセル領域の一部構造を模式的に示す斜視図（図２のＡ領域を示す図）、（ｂ）は図２のＢ−Ｂ線に沿う模式的な断面図、（ｃ）は図２のＣ−Ｃ線に沿う模式的な断面図 （ａ）は製造途中におけるメモリセル領域の一部構造を模式的に示す斜視図（その１）、（ｂ）は製造途中におけるメモリセル領域の一部構造を模式的に示す断面図（図２のＢ−Ｂ線に沿う断面図：その１）、（ｃ）は製造途中におけるメモリセル領域の一部構造を模式的に示す断面図（図２のＣ−Ｃ線に沿う断面図：その１） （ａ）〜（ｃ）は図４（ａ）〜図４（ｃ）相当図（その２） （ａ）〜（ｃ）は図４（ａ）〜図４（ｃ）相当図（その３） （ａ）〜（ｃ）は図４（ａ）〜図４（ｃ）相当図（その４） （ａ）〜（ｃ）は図４（ａ）〜図４（ｃ）相当図（その５） （ａ）〜（ｃ）は図４（ａ）〜図４（ｃ）相当図（その６） （ａ）〜（ｃ）は図４（ａ）〜図４（ｃ）相当図（その７） （ａ）〜（ｃ）は図４（ａ）〜図４（ｃ）相当図（その８） （ａ）〜（ｃ）は図４（ａ）〜図４（ｃ）相当図（その９） （ａ）〜（ｃ）は図４（ａ）〜図４（ｃ）相当図（その１０） （ａ）〜（ｃ）は図４（ａ）〜図４（ｃ）相当図（その１１） （ａ）〜（ｃ）は図４（ａ）〜図４（ｃ）相当図（その１２） （ａ）〜（ｃ）は図４（ａ）〜図４（ｃ）相当図（その１３） （ａ）〜（ｃ）は図４（ａ）〜図４（ｃ）相当図（その１４） （ａ）〜（ｃ）は図４（ａ）〜図４（ｃ）相当図（その１５） （ａ）〜（ｃ）は図４（ａ）〜図４（ｃ）相当図（その１６） （ａ）〜（ｃ）は図４（ａ）〜図４（ｃ）相当図（その１７） （ａ）〜（ｃ）は図４（ａ）〜図４（ｃ）相当図（その１８） （ａ）〜（ｃ）は図４（ａ）〜図４（ｃ）相当図（その１９） （ａ）〜（ｃ）は図４（ａ）〜図４（ｃ）相当図（その２０）

符号の説明

図面中、５は第１の絶縁膜（第１のゲート絶縁膜）、１０５はシリコン酸化膜、６は第１の導電膜（浮遊ゲート電極）、７は第２のゲート絶縁膜、８は第２の導電膜（制御ゲート電極の基層）、９は第３の導電膜、９ａはバリアメタル膜、９ｂは金属層、１５はシリコン窒化膜（ダミー膜）、１６および１７はシリコン酸化膜（層間絶縁膜）、ＦＧは浮遊ゲート電極、ＣＧは制御ゲート電極を示す。

Claims (5)

1. 半導体基板と、
   前記半導体基板の上に形成された第１のゲート絶縁膜と、
   前記第１のゲート絶縁膜の上に形成された浮遊ゲート電極と、
   前記浮遊ゲート電極の上に形成された第２のゲート絶縁膜と、
   前記第２のゲート絶縁膜の上に形成された制御ゲート電極とを備え、
   前記制御ゲート電極は、その基層と、前記基層の上に形成された保護膜と、前記保護膜によって覆われた金属層とを備えていることを特徴とする半導体装置。
2. 前記金属層は、その側壁部および下側が前記保護膜によって覆われていることを特徴とする請求項１記載の半導体装置。
3. 前記金属層は、タングステン（Ｗ）または銅（Ｃｕ）材料により構成されていることを特徴とする請求項１または２記載の半導体装置。
4. 半導体基板の上に第１のゲート絶縁膜を形成する工程と、
   前記第１のゲート絶縁膜の上に第１の導電膜を形成する工程と、
   前記第１の導電膜の上に第２のゲート絶縁膜を形成する工程と、
   前記第２のゲート絶縁膜の上に第２の導電膜を形成する工程と、
   前記第２の導電膜、前記第２のゲート絶縁膜、前記第１の導電膜に対して所定方向に沿って前記第１のゲート絶縁膜まで達する溝部を形成し、この溝部を介して前記第２の導電膜、前記第２のゲート絶縁膜、前記第１の導電膜を複数に分離する工程と、
   前記溝部に層間絶縁膜を形成する工程と、
   前記第２の導電膜の上にバリアメタル膜を形成する工程と、
   前記バリアメタル膜上に金属層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
5. 半導体基板の上に第１のゲート絶縁膜を形成する工程と、
   前記第１のゲート絶縁膜の上に第１の導電膜を形成する工程と、
   前記第１の導電膜、第１のゲート絶縁膜、半導体基板に対して所定方向に沿って溝部を形成する工程と、
   前記溝部内に素子分離絶縁膜を形成する工程と、
   前記素子分離絶縁膜および第１の導電膜を覆うように第２のゲート絶縁膜を形成する工程と、
   前記第２のゲート絶縁膜の上に第２の導電膜を形成する工程と、
   前記第２の導電膜の上にダミー膜を形成する工程と、
   前記半導体基板の表面内の所定方向に交差する交差方向に沿って前記ダミー膜、第２の導電膜、第２のゲート絶縁膜、第１の導電膜を除去することにより複数に分離する工程と、
   前記ダミー膜、第２の導電膜、第２のゲート絶縁膜、第１の導電膜を分離した領域に対して層間絶縁膜を形成する工程と、
   前記第２の導電膜の上に形成されたダミー膜を除去する工程と、
   前記ダミー膜を除去した領域で且つ第２の導電膜の上にバリアメタル膜を等方的に形成する工程と、
   前記バリアメタル膜の内側に金属層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。

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