KR20180085807A - 세정 방법 - Google Patents

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피터 스톤
크리스토퍼 에스. 올센
텡-팡 쿠오
핑 한 셰
젠웬 딩
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

본 개시내용의 구현예들은 일반적으로 기판 표면들 상의 에피택셜 퇴적을 위한 방법들 및 장치들에 관한 것이다. 더 구체적으로, 본 개시내용의 구현예들은 일반적으로 에피택셜 퇴적 전의 표면 준비를 위한 방법들 및 장치들에 관한 것이다. 일 구현예에서, 기판을 처리하는 방법이 제공된다. 방법은 실리콘 함유 기판의 식각된 표면을 형성하기 위해 플라즈마 식각 프로세스를 사용하여 실리콘 함유 기판의 표면을 식각하는 단계, 및 실리콘 함유 기판의 식각된 표면 상에 에피택셜 층을 형성하는 단계를 포함한다. 플라즈마 식각 프로세스는 불소 함유 프리커서 및 수소 함유 프리커서를 포함하는 에천트 가스 혼합물을 제1 처리 챔버의 기판 처리 영역 내로 유동시키는 단계, 및 기판 처리 영역 내로 유동된 에천트 가스 혼합물로부터 플라즈마를 형성하는 단계를 포함한다.

Description

세정 방법
본 개시내용의 구현예들은 일반적으로 기판 표면들 상의 에피택셜 퇴적을 위한 방법들 및 장치들에 관한 것이다. 더 구체적으로, 본 개시내용의 구현예들은 일반적으로 에피택셜 퇴적 전의 표면 준비를 위한 방법들 및 장치들에 관한 것이다.
집적 회로들은 실리콘 및 다른 반도체 기판들 내에 또는 그 위에 형성된다. 단결정 실리콘의 경우, 기판들은 용융 실리콘의 배쓰로부터 잉곳을 성장시킨 다음, 고체화된 잉곳을 복수의 웨이퍼로 소잉(sawing)하는 것에 의해 만들어진다. 다음으로, 에피택셜 실리콘 층이 단결정질 실리콘 웨이퍼 상에 형성되어, 도핑되거나 도핑되지 않을 수 있는 무결함 실리콘 층을 형성할 수 있다. 트랜지스터와 같은 반도체 디바이스들은 에피택셜 실리콘 층으로부터 제조된다. 형성되는 에피택셜 실리콘 층의 전기적 속성들은 일반적으로 단결정질 실리콘 기판의 성질들보다 양호할 것이다.
차세대 디바이스들에 대하여 회로 밀도들이 증가함에 따라, 상호접속부들, 예컨대 비아들, 트렌치들, 컨택트들, 게이트 구조물들, 및 다른 피처들은 물론, 그들 사이의 유전체 재료들의 폭은 45nm 내지 32nm 치수들로 감소하는 반면, 유전체 층들의 두께는 실질적으로 일정하게 유지되어, 피처들의 종횡비를 증가시키는 결과를 낳았다. 차세대 디바이스들 및 구조물들의 제작을 가능하게 하기 위해, 트랜지스터들의 성능을 개선하도록 반도체 칩들의 3차원(3D) 적층이 종종 이용된다. 트랜지스터들을 종래의 2차원 대신에 3차원으로 배열함으로써, 복수의 트랜지스터가 집적 회로(IC) 내에서 서로에 매우 가깝게 배치될 수 있다. 반도체 칩들의 3차원 적층은 배선 길이를 감소시키고, 배선 지연을 낮게 유지한다. 반도체 칩들의 3차원 적층의 제조에 있어서, 계단형 구조물들은 복수의 상호접속 구조물이 그 위에 퇴적되는 것을 허용하여, 고밀도의 수직 트랜지스터 디바이스들을 형성하기 위해 종종 이용된다.
이러한 3차원 스택들은 실리콘 및 다른 반도체 기판들 내에, 그리고 그 위에 형성된다. 단결정 실리콘(즉, 미정질 실리콘)의 경우, 기판들은 용융 실리콘의 배쓰로부터 잉곳을 성장시킨 다음, 고체화된 잉곳을 복수의 웨이퍼로 소잉하는 것에 의해 만들어진다. 다음으로, 에피택셜 실리콘 층이 단결정질 실리콘 웨이퍼 상에 형성되어, 도핑되거나 도핑되지 않을 수 있는 무결함 실리콘 층을 형성할 수 있다. 트랜지스터들과 같은 반도체 디바이스들은 에피택셜 실리콘 층으로부터 제조된다. 형성된 에피택셜 실리콘 층의 전기적 속성들은 일반적으로 단결정질 실리콘 기판의 속성들보다 더 양호할 것이다.
단결정질 실리콘 및 에피택셜 실리콘 층의 표면들은 전형적인 웨이퍼 제조 설비 주변 조건들에 노출될 때 오염되기 쉽다. 예를 들어, 에피택셜 층의 퇴적 이전에, 고유 산화물 층(native oxide layer)이 단결정질 실리콘 표면 상에 형성될 수 있다. 추가로, 주변 환경에 존재하는 오염물질들이 단결정질 표면 상에 퇴적될 수 있다. 단결정질 실리콘 표면 상의 고유 산화물 층 또는 오염물질들의 존재는 단결정질 표면 상에 후속하여 형성되는 에피택셜 층의 품질에 부정적인 영향을 준다.
현재의 세정 방법들이 단결정질 실리콘 표면으로부터 고유 산화물들 및 오염물질들 중 일부를 제거하긴 하지만, 일부 오염물질들은 남아있는다. 또한, 피처들의 종횡비들이 증가함에 따라, 고 종횡비(high aspect ratio)("HAR") 피처들의 저부에 위치된 실리콘 표면들을 세정하는 것이 더 어려워진다. 예를 들어, 종횡비들이 30:1 내지 50:1 범위에 접근함에 따라, 현재 이용가능한 세정 방법들을 이용하여 생성되는 이온들은 종종 고 종횡비 피처의 측벽들에 점착되고, 고 종횡비 피처의 저부에 있는 실리콘 표면에 도달되지 못한다.
그러므로, 기판 표면을 세정하기 위한, 특히 에피택셜 퇴적 프로세스를 수행하기 전에 기판 표면을 세정하기 위한 방법 및 장치가 필요하다.
본 개시내용의 구현예들은 일반적으로 기판 표면들 상의 에피택셜 퇴적을 위한 방법들 및 장치들에 관한 것이다. 더 구체적으로, 본 개시내용의 구현예들은 일반적으로 에피택셜 퇴적 전의 표면 준비를 위한 방법들 및 장치들에 관한 것이다. 일 구현예에서, 기판을 처리하는 방법이 제공된다. 방법은 실리콘 함유 기판의 식각된 표면을 형성하기 위해 플라즈마 식각 프로세스를 이용하여 실리콘 함유 기판의 표면을 식각하는 단계, 및 실리콘 함유 기판의 식각된 표면 상에 에피택셜 층을 형성하는 단계를 포함한다. 플라즈마 식각 프로세스는 불소 함유 프리커서 및 수소 함유 프리커서를 포함하는 에천트 가스 혼합물을 제1 처리 챔버의 기판 처리 영역 내로 유동시키는 단계, 및 기판 처리 영역 내로 유동된 에천트 가스 혼합물로부터 플라즈마를 형성하는 단계를 포함한다.
다른 구현예에서, 기판을 처리하는 방법이 제공된다. 방법은 환원 프로세스에 의해 실리콘 함유 기판의 표면으로부터 산화물들을 제거하는 단계, 실리콘 함유 기판의 식각된 표면을 형성하기 위해, 유도 결합 플라즈마 식각 프로세스를 이용하여 실리콘 함유 기판의 표면을 식각하는 단계, 및 실리콘 함유 기판의 식각된 표면 상에 에피택셜 층을 형성하는 단계를 포함한다. 플라즈마 식각 프로세스는 불소 함유 프리커서 및 수소 함유 프리커서를 포함하는 에천트 가스 혼합물을 제1 처리 챔버의 기판 처리 영역 내로 유동시키는 단계, 및 기판 처리 영역 내로 유동되는 에천트 가스 혼합물로부터 플라즈마를 형성하는 단계를 포함한다.
또 다른 구현예에서, 기판을 처리하는 방법이 제공된다. 방법은 환원 프로세스에 의해 실리콘 함유 기판의 표면으로부터 산화물들을 제거하는 단계, 실리콘 함유 기판의 식각된 표면을 형성하기 위해, 유도 결합 플라즈마 식각 프로세스를 이용하여 실리콘 함유 기판의 표면을 식각하는 단계, 및 실리콘 함유 기판의 식각된 표면 상에 에피택셜 층을 형성하는 단계를 포함한다. 플라즈마 식각 프로세스는 3불화 질소(NF3) 프리커서 및 암모니아 프리커서를 포함하는 에천트 가스 혼합물을 제1 처리 챔버의 기판 처리 영역 내로 유동시키는 단계, 및 기판 처리 영역 내로 유동된 에천트 가스 혼합물로부터 유도 결합 플라즈마를 형성하는 단계를 포함한다.
또 다른 구현예에서, 기판을 처리하는 방법이 제공된다. 방법은 패터닝된 기판을 기판 처리 영역 내로 이송하는 단계를 포함한다. 패터닝된 기판은 고 종횡비 피처의 저부에 위치된 노출된 실리콘 함유 표면을 갖고, 고 종횡비 피처는 고 종횡비 피처의 폭의 10배가 넘는 깊이를 갖는다. 방법은 제1 플라즈마 식각 프로세스를 이용하여, 노출된 실리콘 함유 표면으로부터 산화물들을 제거하는 단계를 포함한다. 제1 플라즈마 식각 프로세스는 불소 이온들 및 불활성 가스 이온들을 형성하기 위해, 플라즈마 전력을 인가하면서 불소 함유 프리커서 및 불활성 가스를 기판 처리 영역 내로 유동시키는 단계를 더 포함한다. 제1 플라즈마 식각 프로세스는 산화물들을 제거하고, 식각된 실리콘 함유 표면을 형성하기 위해, 기판에 바이어스를 인가하면서 불소 이온들 및 수소 함유 이온들로 실리콘 함유 표면을 식각하는 단계를 더 포함한다. 방법은 식각된 실리콘 함유 표면 상에 에피택셜 층을 형성하는 단계를 더 포함하고, 플라즈마 식각 프로세스, 및 패터닝된 기판의 식각된 표면 상에 에피택셜 층을 형성하는 단계는 패터닝된 기판을 대기에 노출시키지 않고서 수행된다.
또 다른 구현예에서, 기판을 처리하는 방법이 제공된다. 방법은 패터닝된 기판을 기판 처리 영역 내로 이송하는 단계를 포함한다. 패터닝된 기판은 고 종횡비 피처의 저부에 위치된 노출된 실리콘 함유 표면을 갖고, 고 종횡비 피처는 고 종횡비 피처의 폭의 10배가 넘는 깊이를 갖는다. 방법은 제1 플라즈마 식각 프로세스를 이용하여, 노출된 실리콘 함유 표면으로부터 산화물들을 제거하는 단계를 포함한다. 제1 플라즈마 식각 프로세스는 불소 함유 이온들 및 아르곤 이온들을 형성하기 위해, 플라즈마 전력을 인가하면서, 3불화 질소(NF3) 및 아르곤 가스를 기판 처리 영역 내로 유동시키는 단계를 포함하고, NF3 및 아르곤 가스의 유량은 80:1 내지 150:1의 아르곤 가스 대 NF3 원자 유량 비를 야기한다. 제1 플라즈마 식각 프로세스는 식각된 실리콘 함유 표면을 형성하기 위해, 기판에 바이어스를 인가하면서 불소 이온들 및 아르곤 이온들로 실리콘 함유 표면을 식각하는 단계를 더 포함한다. 방법은 식각된 실리콘 함유 표면 상에 에피택셜 층을 형성하는 단계를 더 포함하고, 플라즈마 식각 프로세스, 및 패터닝된 기판의 표면 상에 에피택셜 층을 형성하는 단계는 패터닝된 기판을 대기에 노출시키지 않고서 수행된다.
또 다른 구현예에서, 기판을 처리하는 방법은 기판을 처리하는 것이다. 방법은 패터닝된 기판을 기판 처리 영역 내로 이송하는 단계를 포함한다. 패터닝된 기판은 고 종횡비 피처의 저부에 위치된 노출된 실리콘 함유 표면을 갖고, 고 종횡비 피처는 고 종횡비 피처의 폭의 10배가 넘는 깊이를 갖는다. 방법은 제1 플라즈마 식각 프로세스를 이용하여, 노출된 실리콘 함유 표면으로부터 산화물들을 제거하는 단계를 더 포함한다. 제1 플라즈마 식각 프로세스는 기판에 바이어스를 인가하면서 노출된 실리콘 함유 표면에 불소 함유 이온들로 충격을 주기 위해, 플라즈마 전력을 인가하면서 불소 함유 프리커서 및 무거운 불활성 프리커서(heavy inert precursor)를 기판 처리 영역 내로 유동시키는 단계, 및 제2 플라즈마 식각 프로세스를 이용하여, 노출된 실리콘 함유 표면을 식각하는 단계를 포함한다. 제2 플라즈마 식각 프로세스는 불소 함유 이온들 및 수소 함유 이온들을 형성하기 위해, 플라즈마 전력을 인가하면서 불소 함유 프리커서 및 수소 함유 프리커서를 포함하는 식각 가스 혼합물을 기판 처리 영역 내로 유동시키는 단계; 및 실리콘 함유 표면을 염소 함유 이온들 및 수소 함유 이온들로 식각하는 단계를 포함한다. 방법은 제3 플라즈마 식각 프로세스를 이용하여, 패터닝된 기판의 실리콘 함유 표면으로부터 에천트 잔류물을 제거하는 단계를 더 포함한다. 제3 플라즈마 식각 프로세스는 염소 함유 이온들 및 수소 함유 이온들을 형성하기 위해, 기판에 바이어스를 인가하고 플라즈마 전력을 인가하면서, 염소 함유 프리커서 및 수소 함유 프리커서를 기판 처리 영역 내로 유동시키는 단계; 및 기판에 바이어스를 인가하면서 실리콘 함유 표면을 염소 함유 이온들 및 수소 함유 이온들로 식각하는 단계를 포함한다. 방법은 패터닝된 기판의 식각된 실리콘 함유 표면 상에 에피택셜 층을 형성하는 단계를 더 포함하고, 제3 플라즈마 식각 프로세스, 및 패터닝된 기판의 표면 상에 에피택셜 층을 형성하는 단계는 패터닝된 기판을 대기에 노출시키지 않고서 수행된다.
위에서 언급된 본 개시내용의 특징들이 상세하게 이해될 수 있도록, 위에 간략하게 요약된 구현예들의 더 구체적인 설명은 구현예들을 참조할 수 있으며, 그들 중 일부는 첨부 도면들에 도시되어 있다. 그러나, 본 개시내용은 동등한 효과의 다른 구현예들을 허용할 수 있으므로, 첨부 도면들은 본 개시내용의 전형적인 구현예들만을 도시하며, 따라서 그것의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 한다.
도 1은 본 개시내용의 구현예들에 따라 처리될 수 있는 고 종횡비 피처를 갖는 필름 구조물의 단면도를 도시한다.
도 2는 본 개시내용의 구현예들에 따른 처리 시퀀스를 도시하는 흐름도이다.
도 3은 본 개시내용의 구현예들에 따른 다른 처리 시퀀스를 도시하는 흐름도이다.
도 4는 본 명세서에 설명된 구현예들에 따라 본 명세서에 설명된 처리 시퀀스들을 수행하기 위해 이용될 수 있는 세정 챔버의 단면도이다.
도 5는 본 명세서에 설명된 구현예들에 따라 본 명세서에 설명된 처리 시퀀스들을 수행하기 위해 이용될 수 있는 처리 챔버의 단면도이다.
도 6은 본 명세서에 설명된 구현예들에 따라 도 2 및 도 3에 도시된 처리 시퀀스들을 수행하기 위해 이용될 수 있는 처리 시스템의 개략적 상면도이다.
이해를 용이하게 하기 위해서, 가능한 경우에, 도면들에 공통인 동일한 요소들을 지시하는 데에 동일한 참조 번호들이 이용되었다. 일 구현예의 구성요소들 및 특징들은 더 이상의 언급 없이도 다른 구현예들에 유리하게 포함될 수 있을 것으로 생각된다. 그러나, 본 개시내용은 동등한 효과의 다른 구현예들을 허용할 수 있으므로, 첨부 도면들은 본 개시내용의 예시적인 구현예들만을 도시하며, 따라서 그것의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 한다.
이하의 개시내용은 기판 표면들 상의 에피택셜 퇴적을 위한 방법들 및 장치들을 일반적으로 설명한다. 본 개시내용의 다양한 구현예들의 완전한 이해를 제공하기 위해, 특정 세부사항들이 이하의 설명 및 도 1 - 도 6에 제시된다. 기판들의 에피택셜 퇴적 및 표면 준비에 종종 연관되는 공지의 구조물들 및 시스템들을 설명하는 다른 세부사항들은 다양한 구현예들의 설명을 불필요하게 모호하게 하는 것을 피하도록 아래의 개시내용에는 제시되지 않는다.
도면들에 도시된 세부사항들, 치수들, 각도들 및 다른 특징들 중 다수는 특정한 구현예들을 예시할 뿐이다. 따라서, 다른 구현예들은 본 개시내용의 취지 또는 범위를 벗어나지 않고서 다른 세부사항들, 컴포넌트들, 치수들, 각도들 및 특징들을 가질 수 있다. 추가로, 본 개시내용의 다른 구현예들은 아래에 설명된 세부사항들 중 몇몇을 갖지 않고서 실시될 수 있다.
집적 회로 내의 디바이스들의 크기를 감소시키는 것에서의 지속적인 진전은 반도체 제조 프로세스들에 대해 많은 변화를 추진하고 있다. 이러한 변화들 중에는 채널들 및 컨택트들과 같은 컴포넌트들의 크기 감소가 있다. 크기가 감소함에 따라, 고품질 재료들, 및 일부 경우들에서는 상이한 재료들의 필요성이 증가한다. 예를 들어, 트랜지스터 채널 응용들에서, 채널을 형성하기 위해, 실리콘과 함께 게르마늄이 점점 더 많이 사용된다. 전형적으로, 고품질 재료는 에피택셜 퇴적 프로세스들을 통해 달성된다. 차세대 노드들은 유전체 재료들에 비해 높은 반도체 재료들의 선택성과 함께, 성공적인 에피택시를 위한 점점 더 깨끗한(pristine) 표면들을 수반한다. 현재의 세정 프로세스들은 차세대 재료들을 세정하는 능력 및 품질에 있어서 점점 더 부적합해지고 있다.
본 개시내용의 일부 구현예들에서, 반도체 기판들을 세정하는 방법이 제공된다. 방법은 예를 들어 Ar/NF3의 유도 결합 플라즈마에 기판을 노출시키는 단계를 포함하고, H2/Cl2의 유도 결합 플라즈마가 그에 후속한다. 기판은 하나 이상의 동작 동안, 바이어싱되는 정전 척 상에 위치된다. 제1 동작은 대부분 산화물을 제거하기 위해 이용된다. 제2 동작은 매립된 불순물들 및 표면 불규칙성들을 제거하기 위해, 노출된 반도체 재료의 경미한 식각(slight etch)을 수행하기 위해 이용된다. 프로세스는 실리콘 질화물과 같은 유전체 재료들에 비해, 실리콘 산화물, 및 실리콘 및 게르마늄과 같은 반도체 재료들에 대해 더 높은 선택성을 갖는다.
처리 이전에 실리콘 함유 표면들 상에 존재하는 고유 산화물들, 및 처리 동안 실리콘 함유 표면을 오염시키는 산소 오염물질들은 후속하여 퇴적되는 에피택셜 층들 및 최종 형성되는 디바이스의 품질에 영향을 준다. 본 개시내용의 구현예들은 디바이스 형성 동안 존재하는 고유 산화물들 및 산소 오염물질들을 감소시키기 위해 시스템들 및 방법들을 제공한다. 본 개시내용의 일 구현예에서, 개선된 에피택셜 재료의 퇴적을 야기하는, 에피택셜 퇴적 이전에 실리콘 함유 기판을 예비 세정하는 방법들이 제공된다. 본 발명자들은 진공 이송을 통해 처리 챔버들을 밀집(clustering)시키면, 대기에의 노출이 감소되고, 그에 대응하여 산소 오염물질들에 대한 노출이 감소된다는 것을 발견하였다. 예를 들어, 식각과 퇴적 사이에서 기판을 대기에 노출시키지 않고서(예를 들어, 진공을 파괴하지 않고서), 에피택셜 퇴적 전에 실리콘의 유도 결합 플라즈마 염소 식각을 수행하면, 산소 오염물질들에 대한 노출이 감소된다. 일부 구현예들에서, 고유 산화물 제거 프로세스[예를 들어, NH3/NF3를 이용하는 용량 결합 플라즈마; NH3/NF3를 이용하는 유도 결합 플라즈마; Ar/NF3를 이용하는 유도 결합 플라즈마; 무수 HF + NH3의 화학적 산화물 제거 - 열 조합(chemical oxide removal - thermal combination); 또는 수성 HF에의 노출]이 수행되고, 실리콘 식각 프로세스(예를 들어, H2/NF3를 이용하는 용량 결합 플라즈마; H2/NF3를 이용하는 유도 결합 플라즈마; 유도 결합 플라즈마 H2/Cl2 실리콘 식각)이 그에 후속하고; 선택적(optional) 잔류물 제거 프로세스, 및 에피택셜 퇴적 프로세스가 그에 후속된다. 대부분의 고유 산화물 제거 프로세스들은 불안정하기 때문에, 대기에의 노출 시에 고유 산화물들이 실리콘 함유 표면 상에 재성장되기 시작한다. 고유 산화물 제거 챔버를 실리콘의 식각 및 에피택셜 퇴적과 함께 밀집시키는 것은 또한 산소 오염물질들의 감소로 이어진다.
이하에서, 본 명세서에 설명된 구현예들은 캘리포니아주 산타클라라의 Applied Materials, Inc.로부터 입수가능한 시스템들을 이용하여 수행될 수 있는 세정, 식각, 및 퇴적 프로세스를 참조하여 설명될 것이다. 이러한 세정, 식각, 및 퇴적 프로세스들을 수행할 수 있는 다른 툴들도 본 명세서에 설명된 구현예들로부터 혜택을 받도록 적응될 수 있다. 추가로, 본 명세서에 설명된 세정, 식각, 및 퇴적 프로세스들을 가능하게 하는 임의의 시스템이 유리하도록 사용될 수 있다. 본 명세서에 설명된 장치 설명은 예시적이며, 본 명세서에 설명된 구현예들의 범위를 제한하는 것으로서 해석되거나 이해되어서는 안 된다.
도 1은 도 2 및 도 3에 도시된 방법들을 이용하여 처리될 수 있는 기판(102) 상의, 내부에 형성된 고 종횡비 피처(140)를 갖는 필름 구조물(100)의 단면도를 도시한다. 도 1에는 단 하나의 고 종횡비 피처(140)만이 도시되어 있지만, 복수의 고 종횡비 피처가 필름 구조물(100) 내에 형성될 수 있음을 이해해야 한다. 일 구현예에서, 필름 구조물(100)은 3차원 NAND 반도체 응용들을 위한 게이트 구조물들을 형성하기 위해 이용될 수 있다. 3차원 NAND 반도체를 제조하는 응용들에서, 회로 밀도를 증가시키도록 고 종횡비 게이트 스택 NAND 셀들을 형성하기 위해, 구조물들의 계단형 산화물-질화물 쌍들(stair-like oxide-nitride pairs)이 종종 이용된다.
선택적으로, 필름 구조물(100)은 기판(102)의 베이스 층(104) 상에 형성될 수 있다. 베이스 층(104)은 제1 재료 및 제2 재료를 포함하는 패터닝된 층일 수 있다. 필름 구조물(100)은 베이스 층(104) 상에 순차적으로 형성된 복수의 재료 층 스택(1061, 1062, 1063, 1064 ... 106n)(총괄하여 106)을 갖는다. 복수의 재료 층 스택(106) 중의 각각의 재료 층 스택은 제1 필름 층(1081, 1082, 1083, 1084 ... 108n)(총괄하여 108), 및 그 위에 형성된 제2 필름 층(1101, 1102, 1103, 1104 ... 110n)(총괄하여 110)을 포함할 수 있고, 그에 의해 필름 구조물(100)은 교대로 형성된 복수의 제1 필름 층(108) 및 제2 필름 층(110)을 포함하게 된다. 일 구현예에서, 복수의 제1 필름 층(108)은 실리콘 산화물 층들이고, 복수의 제2 필름 층(110)은 실리콘 질화물 층들이다. 복수의 재료 층 스택(106)은 플라즈마 처리 챔버 내에서 PECVD 퇴적 기술들에 의해 형성될 수 있다.
다른 구현예들에서, 제1 재료 층/제2 재료 층 스택들은 산화물/실리콘, 실리콘/도핑된 실리콘, 또는 실리콘/질화물일 수 있다. 재료들의 이러한 조합들 전부는 비트-코스트 스케일러블(Bit-Cost Scalable)(BiCS), 테라비트 셀 어레이 트랜지스터(Terabit Cell Array Transistor)(TCAT) 및 다른 3D 메모리 구조물들에서 이용될 수 있다. 다른 구현예들에서, 제1 재료 층 및 제2 재료 층 스택들은 재료들의 다른 조합들일 수 있다. 기판(102) 상에서의 제1 필름 층들(108) 및 제2 필름 층들(110)의 퇴적 순서는 또한 반대로 될 수 있다.
층들의 개수는 제조되는 메모리 디바이스에 의존할 수 있다. 일 구현예에서, 스택 번호들은 8x 또는 16x 또는 24x, 또는 그보다 더 높을 수도 있고, 여기서 8, 16, 24, 32, 64, 128, 또는 그 이상의 층들의 각각의 스택은 하나의 메모리 디바이스에 대응한다. 상이한 재료들의 2개의 층이 각각의 스택을 형성하고, 따라서 8x 스택 번호에 대한 대응하는 층 개수는 16일 수 있고, 16x 스택 번호는 32개의 층을 가질 수 있고, 24x 스택 번호는 48개의 층을 가질 수 있고, 더 높은 스택 번호는 각자의 더 많은 개수의 층을 가질 수 있다.
도 1에 도시된 기판(102)은 기판(102) 상에 형성된 베이스 층(104)을 포함한다. 베이스 층(104)이 존재하지 않는 일부 구현예들에서, 필름 구조물(100)은 기판(102)의 표면 바로 위에 형성될 수 있다. 일 구현예에서, 기판(102)은 실질적으로 평면인 표면, 불균일한 표면, 또는 그 위에 형성된 구조물을 갖는 실질적으로 평면인 표면을 가질 수 있다. 기판(102)은 결정질 실리콘(예를 들어, Si<100> 또는 Si<111>), 실리콘 산화물, 응력가해진 실리콘(strained silicon), 실리콘 게르마늄, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼 및 패터닝된 또는 패터닝되지 않은 웨이퍼 SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물, 실리콘 질화물, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어 등과 같은 재료일 수 있다. 기판(102)은 200mm 또는 300mm 직경의 웨이퍼는 물론, 직사각형 또는 정사각형 패널들과 같은 다양한 치수를 가질 수 있다. 다르게 언급되지 않는 한, 본 명세서에 설명된 구현예들 및 예들은 300mm 직경을 갖는 기판들 상에 수행된다. 일 구현예에서, 기판(102)은 결정질 실리콘 기판(예를 들어, 단결정질 실리콘 또는 다결정질 실리콘)일 수 있다.
고 종횡비 피처(140)는 반응성 이온 식각 기술들 또는 다른 이방성 식각 기술들을 이용하여 형성될 수 있다. 일 구현예에서, 식각 가스의 플라즈마 또는 이온 빔이 기판(102)으로 지향되어, 고 종횡비 피처(140)를 형성할 수 있다. 식각 가스는 SF6, C3F8 CF4, BF3, BI3, N2, Ar, PH3, AsH3, B2H6, H2, Xe, Kr, Ne, He, SiH4, SiF4, GeH4, GeF4, CH4, AsF5, PF3, PF5 또는 이들의 조합들을 포함할 수 있다. 고 종횡비 피처(140)는 개구(150)를 갖는다. 고 종횡비는 저부면(160) 및 측벽(170)에 의해 정의된다. 일부 구현예들에서, 저부면(160)은 노출된 실리콘 또는 실리콘 함유 표면(예를 들어, 단결정질 실리콘 표면)이다. 일부 구현예들에서, 저부면(160)은 노출된 게르마늄 또는 게르마늄 함유 표면이다. 일부 구현예들에서, 저부면(160)은 기판(102)의 노출된 표면에 의해 정의된다. 고 종횡비 피처(140)가 기판(102)의 표면까지 연장되지 않는 일부 구현예들에서, 저부면(160)은 재료 층 스택들(106), 또는 베이스 층이 존재한다면 베이스 층(104)에 의해 정의될 수 있다. 측벽(170)은 복수의 재료 층 스택(106)에 의해 정의된다.
고 종횡비 피처(140)는 적어도 약 5:1 이상의 높은 높이 대 폭 종횡비(속이 빈 홀(bare hole)의 높이를 홀의 폭으로 나눈 비)(예를 들어, 6:1 이상, 7:1 이상, 8:1 이상, 9:1 이상, 10:1 이상, 11:1 이상, 12:1, 16:7 이상, 또는 약 10:1 내지 약 20:1, 또는 약 30:1 내지 약 50:1 범위 내, 또는 약 70:1 내지 약 100:1 범위 내의 종횡비)를 갖는 피처들을 포함할 수 있다. 예시적인 피처 정의들은 비아들, 트렌치들, 갭들, 라인들, 컨택트 홀들, 관통홀들, 또는 반도체, 태양에너지, 또는 다른 전자 디바이스들에서 이용되는 다른 피처 정의들, 예컨대 고 종횡비 컨택트 플러그들을 포함한다.
고 종횡비 피처(140)의 저부면(160)은 전형적인 웨이퍼 제조 설비 주변 조건들에 노출될 때 오염되기 쉽다. 예를 들어, 에피택셜 층의 퇴적 이전에, 고유 산화물 층이 저부면(160) 상에 형성될 수 있다. 추가로, 주변 환경에 존재하는 오염물질들이 저부면(160) 상에 퇴적될 수 있다. 저부면(160) 상의 고유 산화물 층 또는 오염물질들의 존재는 저부면(160) 상에 후속하여 형성되는 에피택셜 층의 품질에 부정적인 영향을 준다. 앞에서 논의된 바와 같이, 현재 이용가능한 세정 기술들로부터의 이온들은 측벽(170)과 종종 충돌하고, 고 종횡비 피처(140)의 저부면(160)에 도달하지 못한다. 따라서, 현재 이용가능한 세정 기술들은 저부면(160) 상에 형성된 고유 산화물들 및 오염물질들을 제거하지 못한다.
도 2는 본 개시내용의 일 구현예에 따른 처리 시퀀스(200)를 도시한다. 처리 시퀀스(200)는 동작(210)에서, 기판(102)과 같은 기판을 처리 챔버의 처리 영역, 예컨대 도 4에 도시된 처리 챔버(400)의 기판 처리 영역(401) 또는 도 5에 도시된 플라즈마 처리 챔버(500)의 기판 처리 영역(501) 내로 위치시키는 것에 의해 시작된다. 기판은 처리 영역[예를 들어, 기판 처리 영역(401) 또는 기판 처리 영역(501)] 내에 위치된 기판 지지체[예를 들어, 기판 지지체(432) 또는 기판 지지체(515)] 상에 위치될 수 있다.
기판은 그 위에 형성된 디바이스들을 갖는 반도체 기판일 수 있다. 일 구현예에서, 기판은 실질적으로 평면인 표면, 불균일한 표면, 또는 그 위에 형성된 구조물을 갖는 실질적으로 평면인 표면을 가질 수 있다. 기판은 결정질 실리콘(예를 들어, Si<100> 또는 Si<111>), 실리콘 산화물, 응력가해진 실리콘, 실리콘 게르마늄(SiGe), 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼 및 패터닝된 또는 패터닝되지 않은 웨이퍼 SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물, 실리콘 질화물, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어 등과 같은 재료일 수 있다. 기판은 200mm 또는 300mm 직경의 웨이퍼는 물론, 직사각형 또는 정사각형 패널들과 같은 다양한 치수를 가질 수 있다. 다르게 언급되지 않는 한, 본 명세서에 설명된 구현예들 및 예들은 300mm 직경을 갖는 기판들 상에 수행된다. 일 구현예에서, 기판은 결정질 실리콘 기판(예를 들어, 단결정질 실리콘 또는 다결정질 실리콘)일 수 있다. 기판은 실리콘 함유 재료를 포함할 수 있고, 표면은 실리콘(Si), 게르마늄(Ge), 또는 실리콘 게르마늄 합금(SiGe)과 같은 재료를 포함할 수 있다. 일부 구현예들에서, Si, Ge, 또는 SiGe 표면은 그 위에 배치된 산화물 층, 예컨대 고유 산화물 층을 가질 수 있다. 일 구현예에서, 기판은 도 1에 도시된 기판(102)이다. 기판의 표면은 필름 구조물(100)의 고 종횡비 피처(140)의 저부면(160)일 수 있다.
선택적으로, 동작(220)에서, 기판의 표면 상의 고유 산화물들은 세정 프로세스에 의해 제거된다. 기판을 상당히 손상시키지 않고서 기판으로부터 산화물들을 제거하는 임의의 적합한 세정 프로세스가 이용될 수 있다. 적합한 세정 프로세스들은 스퍼터링 식각 프로세스들, 플라즈마 기반 산화물 식각 프로세스들, 습식 식각 프로세스들, 또는 이들의 조합들을 포함한다. 예시적인 습식 식각 프로세스들은 불화수소산(HF)을 이용하는 습식 식각 프로세스들[예를 들어, 고온 불화수소("HF")/NH3 기반 프로세스들, 습식 HF 프로세스들]을 포함한다. 예시적인 플라즈마 기반 산화물 식각 프로세스들은 NF3/NH3 유도 결합 플라즈마 프로세스들, 또는 NF3/NH3 용량 결합 플라즈마 프로세스들을 포함한다. 일부 구현예들에서, 동작(220)은 바이어스 프리 프로세스(bias-free process)이다(즉, 기판에 RF 바이어스가 인가되지 않음).
일 구현예에서, 플라즈마 기반 산화물 식각 프로세스는 NF3 및 NH3 플라즈마 부산물에 대한 기판의 동시적인 노출을 수반한다. 플라즈마 기반 산화물 식각 프로세스는 용량 결합 플라즈마 프로세스 또는 유도 결합 플라즈마 프로세스일 수 있다. 일 구현예에서, 플라즈마 기반 산화물 식각 프로세스는 NF3 및 NH3 플라즈마 부산물에 대한 기판의 동시적인 노출을 수반하는 원격 플라즈마 보조 건식 식각 프로세스(remote plasma assisted dry etch process)이다. 일례에서, 플라즈마 기반 산화물 식각 프로세스는 캘리포니아주 산타클라라의 Applied Materials, Inc.로부터 입수가능한 SiCoNiTM 식각 프로세스와 유사하거나 그것을 포함할 수 있다. 원격 플라즈마를 이용하는 일부 구현예들에서, 가스 종들(gas species)의 여기는 플라즈마 손상 없는(plasma-damage-free) 기판 처리를 허용한다. 원격 플라즈마 식각은 실리콘 산화물 층들에 대체적으로 형상추종적이고 그에 대한 선택성을 가질 수 있으며, 따라서 실리콘이 비정질인지, 결정질인지, 또는 다결정질인지에 무관하게 실리콘을 쉽게 식각하지 않는다. 원격 플라즈마 프로세스는 기판 재료가 제거될 때 기판의 표면 상에 성장되는 고체 부산물을 일반적으로 생성할 것이다. 고체 부산물들은 기판의 온도가 상승될 때 승화를 통해 후속하여 제거될 수 있다. 플라즈마 식각 프로세스는 그 위에 실리콘-수소(Si-H) 결합을 갖는 기판 표면을 야기한다.
일 구현예에서, 플라즈마 기반 산화물 식각 프로세스는 3불화 질소(NF3)의 유동을 플라즈마 형성 영역 및/또는 기판 처리 영역 내로 도입하는 것을 포함한다. 불소의 다른 소스들은 3불화 질소를 증강시키거나 대체할 수 있다. 일반적으로, 불소 함유 프리커서가 처리 영역 내로 유동될 수 있고, 불소 함유 프리커서는 원자 불소(atomic fluorine), 2원자 불소(diatomic fluorine)(F2), 3불화 브롬(bromine trifluoride)(BrF3), 3불화 염소(ClF3), 3불화 질소(nitrogen trifluoride)(NF3), 불화 수소(hydrogen fluoride)(HF), 6불화 황(sulfur hexafluoride)(SF6), 및 2불화 크세논(xenon difluoride)(XeF2)으로 이루어진 그룹으로부터 선택되는 적어도 하나의 프리커서를 포함한다. 플라즈마 기반 산화물 식각 프로세스는 암모니아(NH3)의 유동을 처리 영역 내에 도입하는 단계를 더 포함하고, 처리 영역에서, 암모니아의 유동은 3불화 질소와 함께 플라즈마 내에서 동시에 여기된다.
플라즈마 기반 산화물 식각 프로세스는 산화물의 요구되는 식각 선택성을 달성하기 위해, 가스 유동비(NH3:NF3)의 유지를 수반할 수 있다. 일 구현예에서, 1:1 내지 50:1(예를 들어, 1:1 내지 20:1, 5:1 내지 10:1)의 가스 유동비(NH3: NF3)가 이용된다.
NH3 및 NF3의 유동들은 아르곤(Ar), 헬륨(He), 네온(Ne), 크세논(Xe), 질소(N2), 및 그와 유사한 것과 같은 하나 이상의 비교적 불활성인 가스를 더 포함할 수 있다. 불활성 가스는 플라즈마 안정성, 프로세스 균일성, 및 그와 유사한 것을 개선하기 위해 이용될 수 있다. 이론에 얽매이는 것은 아니지만, 불활성 가스는 안정적인 플라즈마의 형성을 촉진하기 위해 첨가제로서 도움이 되는 것으로 여겨진다. 불활성 가스가 포함되면, 일반적으로 프로세스 균일성이 증가된다. 이러한 첨가제들은 본 명세서 전반의 구현예들에서 존재한다. 상이한 가스들의 유량들 및 유동비들은 식각 속도들 및 식각 선택성을 제어하기 위해 이용될 수 있다.
특정한 개시된 구현예들에서, 수소 함유 프리커서(예를 들어, NH3)는 약 25 sccm(standard cubic centimeters per minute) 내지 400 sccm의 유량으로 공급되고, 불소 함유 프리커서(예를 들어, NF3)는 약 1 sccm 내지 25 sccm의 유량으로 공급되고, He는 약 0 slm(standard liters per minute) 내지 3 slm의 유량으로 공급되고, Ar은 약 0 slm 내지 3 slm의 유량으로 공급된다. 본 기술분야의 통상의 기술자는 처리 챔버 구성, 기판 크기, 피처들의 기하형상 및 레이아웃, 및 그와 유사한 것을 포함하는 다수의 인자에 의존하여, 다른 가스들 및/또는 유동들이 이용될 수 있음을 알 것이다. 본 개시내용의 구현예들에서, 수소 함유 프리커서는 약 25 sccm 내지 약 400 sccm, 약 50 sccm 내지 약 300 sccm, 약 75 sccm 내지 약 200 sccm, 또는 약 90 sccm 내지 약 150 sccm의 유량으로 공급될 수 있다. 개시된 구현예들에서, 불소 함유 프리커서(예를 들어, NF3)는 약 1 sccm 내지 약 25 sccm, 약 2 sccm 내지 약 20 sccm, 약 4 sccm 내지 약 15 sccm, 또는 약 5 sccm 내지 약 12 sccm의 유량으로 공급될 수 있다.
기판의 온도는 약 섭씨 0도 내지 약 섭씨 200도일 수 있다. 일부 구현예들에서, 산화물 제거 프로세스 동안의 기판의 온도는 약 섭씨 20도 이상, 약 섭씨 30도 이상, 약 섭씨 40도 이상, 약 섭씨 60도 이상, 약 섭씨 80도 이상, 또는 약 섭씨 100도 이상일 수 있다. 기판 온도들은 약 섭씨 120도 이하, 약 섭씨 100도 이하, 약 섭씨 80도 이하, 약 섭씨 50도 이하일 수 있고, 개시된 구현예들에서, 약 섭씨 30도 내지 약 섭씨 50도일 수 있다.
일부 구현예들에서, 수소 함유 프리커서 및 불소 함유 프리커서가 원격 플라즈마 영역 또는 처리 영역 내에 있는 동안 그러한 프리커서들에 에너지가 인가되어, 플라즈마 배출물들(plasma effluents)을 생성한다. 본 기술분야의 통상의 기술자가 아는 바와 같이, 플라즈마는 라디칼들 및 이온들을 포함하는 다수의 하전된(charged) 또는 중성의(neutral) 종들을 포함할 수 있다. 플라즈마는 알려진 기술들(예를 들어, 무선 주파수 여기, 용량 결합 전력, 유도 결합 전력, 및 그와 유사한 것)을 이용하여 생성될 수 있다. 본 개시내용의 구현예들에서, 플라즈마 소스 전력은 약 10 와트 내지 약 3000 와트(예를 들어, 약 10 와트 내지 약 1,000 와트; 약 200 와트 내지 약 2500 와트; 약 300 와트 내지 약 2000 와트; 또는 약 500 와트 내지 약 1500 와트)일 수 있다.
처리 영역 내의 압력은 약 50 Torr 이하, 약 30 Torr 이하, 약 20 Torr 이하, 약 10 Torr 이하, 약 5 Torr 이하, 또는 약 1 Torr 이하일 수 있다. 본 개시내용의 구현예들에서, 압력은 약 0.1 Torr 이상, 약 0.2 Torr 이상, 약 0.5 Torr 이상, 또는 약 1 Torr 이상일 수 있다. 일 구현예에서, 산화물 제거 동안의 압력은 약 0.1 Torr 내지 약 0.7 Torr일 수 있다. 그러나, 온도 또는 압력에 대한 상한들 중 임의의 것이 하한들과 조합되어 추가의 구현예들을 형성할 수 있다.
일 구현예에서, 플라즈마 기반 산화물 식각 프로세스는 약 1 sccm 내지 약 20 sccm 범위 내의, 예컨대 약 5 sccm의 NF3 유량, 및 약 50 sccm 내지 약 200 sccm 범위 내의, 예컨대 약 100 sccm의 NH3 유량을 포함할 수 있다. 플라즈마 기반 산화물 식각 프로세스는 약 5 Torr의 압력에서 수행될 수 있고, NF3 및 NH3를 이온화하기 위해 약 30W의 RF 전력 세팅이 이용될 수 있다. 다음으로, 부산물들은 약 5초 내지 약 100초 동안, 예컨대 약 60초 동안, 약 섭씨 120도 이상의 온도에서 기판을 어닐링함으로써 기판의 표면으로부터 승화될 수 있다. 불소 기반 세정의 다른 구현예들은 SiO2 고유 산화물들을 식각하기 위해 플라즈마 또는 열(thermal heat)에서 NH3 가스 및 F2 또는 무수 HF 가스를 반응시키는 것을 수반한다. 가스 유동비들의 예들은 섭씨 15도 내지 섭씨 130도의 온도에서 불소 함유 가스 대 NH3 가스의 가스 유동비가 1:1 내지 1:10인 것이다.
다른 구현예에서, 기판은 습식 세정 프로세스에 노출된다. 기판은 HF-라스트 타입 세정 용액(HF-last type cleaning solution), 오존화된 물 세정 용액(ozonated water cleaning solution), 불화수소산(HF) 및 과산화수소(H2O2) 용액, 또는 다른 적합한 세정 용액과 같은 세정 용액 내에서의 습식 세정 프로세스를 이용하여 세정될 수 있다. 세정 용액은 가열될 수 있다.
다른 구현예에서, 기판 표면을 세정하기 위해, 다른 세정 프로세스가 이용될 수 있다. 일 구현예에서, Ar 및 NF3를 함유하는 플라즈마가 처리 챔버 내에 도입된다. 다른 구현예에서, He 및 NF3를 함유하는 원격 플라즈마는 샤워헤드와 같은 가스 분배 플레이트를 통해 처리 영역 내에 도입된다. NH3는 별개의 가스 유입부를 통해 챔버 내에 직접 주입될 수 있다.
동작(230)에서, 실리콘 함유 기판으로부터 실리콘이 제거된다. 실리콘 함유 기판으로부터 실리콘을 제거하여 매립된 불순물들 및 표면 불규칙성들을 제거하기 위해, 임의의 적합한 프로세스가 이용될 수 있다. 일 구현예에서, 실리콘은 실리콘 함유 기판의 식각된 표면을 형성하기 위해 실리콘 식각 프로세스를 이용하여 실리콘 함유 기판으로부터 제거된다. 실리콘 식각 프로세스는 플라즈마 기반 실리콘 식각 프로세스일 수 있다. 플라즈마 기반 실리콘 식각 프로세스는 용량 결합 플라즈마 프로세스 또는 유도 결합 플라즈마 프로세스일 수 있다. 일부 구현예들에서, 동작(230)은 바이어스 프로세스이다(즉, 기판에 RF 바이어스가 인가됨). 일부 구현예들에서, 동작(230)은 바이어스 프리 프로세스이다. 플라즈마 기반 실리콘 식각 프로세스는 도 4에 도시된 처리 챔버(400)의 기판 처리 영역(401) 또는 도 5에 도시된 플라즈마-처리 처리 챔버(500)의 기판 처리 영역(501)과 같은 처리 챔버의 처리 영역 내에서 수행될 수 있다. 일 구현예에서, 실리콘 식각 프로세스는 기판의 표면을 증강시키기 위한 과잉 식각 프로세스(over-etching process)일 수 있다.
플라즈마 기반 실리콘 식각 프로세스 동안, 식각 프로세스 가스는 챔버 내로 도입된다. 식각 프로세스 가스는 하나 이상의 식각 프리커서를 포함할 수 있다. 식각 프리커서들은 프리커서/가스 유입부들을 통해 기판 처리 영역 내로 전달된다. 일부 구현예들에서, 식각 프리커서들은 기판 처리 영역 내로의 도입 전에 혼합될 수 있다. 일부 구현예들에서, 식각 프리커서들은 기판 처리 영역 내에 따로따로 도입될 수 있다. 식각 프리커서들은 교류(AC) 전력을 하나 이상의 유도 코일에 인가함으로써 생성되는 유도 결합 플라즈마에 의해 여기될 수 있다. 식각 프리커서는 불소 함유 프리커서, 선택적으로 수소 함유 가스, 및 선택적으로 불활성 가스를 포함한다. 불소 함유 프리커서는 3불화 질소(NF3), 5불화 질소(NF5), 6불화 황(SF6), 2불화 크세논(XeF2), 4불화 탄소(CF4), 옥타플루오로시클로부탄(C4F8), 트리플루오로메탄(CHF3), 불화 수소(HF), 2원자 불소(F2), 단원자 불소(F), 3불화 브롬(BrF3), 3불화 염소(ClF3), 및 불소 치환된 탄화수소들, 이들의 조합들, 또는 그와 유사한 것으로 이루어진 그룹으로부터 선택된다.
플라즈마 기반 실리콘 식각 프로세스는 수소 함유 프리커서의 유동을 처리 영역 내에 도입하는 단계를 더 포함하고, 처리 영역에서, 수소 함유 프리커서는 불소 함유 프리커서와 함께 플라즈마 내에서 동시에 여기된다. 일부 구현예들에서, 수소 함유 프리커서들은 단원자 수소(H), 2원자 수소(H2), 암모니아(NH3), 탄화수소, 불완전 할로겐 치환 탄화수소들(incompletely halogen-substituted hydrocarbons), 이들의 조합들, 또는 그와 유사한 것을 포함할 수 있다.
일 구현예에서, 플라즈마 기반 실리콘 식각 프로세스는 실리콘의 요구되는 식각 선택성을 달성하기 위해 가스 유동비(수소 함유 프리커서:불소 함유 프리커서)의 유지를 수반할 수 있다. 일 구현예에서, 1:1 내지 10:1(예를 들어, 1:1 내지 5:1; 5:1 내지 10:1)의 가스 유동비(예를 들어, H2:NF3)가 이용된다.
불소 함유 프리커서 및 수소 함유 프리커서의 유동들은 하나 이상의 비교적 불활성인 가스를 더 포함할 수 있다. 불활성 가스는 아르곤(Ar), 헬륨(He), 네온(Ne), 크세논(Xe), 질소(N2), 및 그와 유사한 것 중 적어도 하나를 포함할 수 있다. 일부 구현예들에서, 기판 처리 영역은 본질적으로 NF3, 수소 및 불활성 가스, NF3 및 수소, NF3 및 불활성 가스, 또는 NF3, 수소 및 아르곤으로 구성될 수 있다. "본질적으로"라는 용어의 포함은 전형적인 처리 시스템 내에 불가피하게 존재할 수 있는 다른 원소 농도들은 물론, 실리콘 식각 프로세스에 부정적인 영향을 주지 않는 낮은 농도들을 허용한다.
불소 함유 프리커서 및 수소 함유 프리커서의 유동들은 하나 이상의 추가의 할로겐 함유 프리커서를 더 포함할 수 있다. 예시적인 할로겐 함유 프리커서들은 염소(Cl2), 브롬(Br2), 브롬화 수소(HBr), 및 이들의 조합들을 포함한다. 추가 할로겐 프리커서의 포함은 실리콘 식각 프로세스로부터 야기되는 식각 잔류물의 형성을 감소시키거나 방지하는 것으로 여겨진다.
특정한 개시된 구현예들에서, 불소 함유 가스(예를 들어, NF3)는 약 1 sccm(standard cubic centimeters per minute) 내지 25 sccm의 유량으로 공급되고, H2는 약 25 sccm 내지 400 sccm의 유량으로 공급되고, He는 약 0 slm(standard liters per minute) 내지 3 slm의 유량으로 공급되고, Ar은 약 0 slm 내지 3 slm의 유량으로 공급된다. 본 기술분야의 통상의 기술자는 처리 챔버 구성, 기판 크기, 피처들의 기하형상 및 레이아웃, 및 그와 유사한 것을 포함하는 다수의 인자에 의존하여, 다른 가스들 및/또는 유동들이 이용될 수 있음을 알 것이다. 일반적으로 말하면, 본 명세서에서 설명된 구현예들에서, 수소 함유 프리커서는 약 25 sccm 내지 약 400 sccm, 약 50 sccm 내지 약 300 sccm, 약 75 sccm 내지 약 200 sccm, 또는 약 90 sccm 내지 약 150 sccm의 유량으로 공급될 수 있다. 개시된 구현예들에서, 불소 함유 프리커서는 약 1 sccm 내지 약 25 sccm, 약 2 sccm 내지 약 20 sccm, 약 4 sccm 내지 약 15 sccm, 또는 약 5 sccm 내지 약 12 sccm의 유량으로 공급될 수 있다.
기판의 온도는 약 섭씨 0도 내지 약 섭씨 200도일 수 있다. 일부 구현예들에서, 산화물 제거 프로세스 동안의 기판의 온도는 약 섭씨 20도 이상, 약 섭씨 30도 이상, 약 섭씨 40도 이상, 약 섭씨 60도 이상, 약 섭씨 80도 이상, 또는 약 섭씨 100도 이상일 수 있다. 기판 온도들은 약 섭씨 120도 이하, 약 섭씨 100도 이하, 약 섭씨 80도 이하, 약 섭씨 50도 이하일 수 있고, 개시된 구현예들에서, 약 섭씨 30도 내지 약 섭씨 50도일 수 있다.
동작(230)은 기판의 표면들을 트리트먼트하고 식각하기 위해 이용되는 라디칼들을 생성하기 위해, 불소 함유 프리커서에, 그리고 선택적 수소 함유 프리커서 및 선택적 불활성 가스가 존재하는 경우 이들에게 에너지를 인가하는 것을 포함한다. 본 기술분야의 통상의 기술자가 알고 있는 바와 같이, 플라즈마는 라디칼 및 이온을 포함하는 다수의 하전된 또는 중성의 종들을 포함할 수 있다. 플라즈마는 알려진 기술들(예를 들어, 무선 주파수 여기, 용량 결합 전력, 유도 결합 전력, 및 그와 유사한 것)을 이용하여 생성될 수 있다. 일 구현예에서, 에너지는 유도 결합 플라즈마 전력 공급 유닛[예를 들어, 도 5에 도시된 것과 같은 내부 코일 안테나(540), 중간 코일 안테나(550), 및 측면 코일 안테나(560)]을 이용하여 인가된다. 다른 구현예에서, 에너지는 용량 결합 플라즈마 전력 유닛[예를 들어, 도 4에 도시된 제1 전극(420) 및 제2 전극(422)]을 이용하여 인가된다. 플라즈마 소스 전력은 약 10와트 내지 약 2,500와트(예를 들어, 약 50와트 내지 약 1,000와트, 약 50와트 내지 약 500와트; 약 100와트 내지 약 400와트, 또는 약 200와트 내지 약 300와트)일 수 있다.
본 명세서에서 설명되는 로컬 또는 원격 플라즈마에 대해 적용되는 RF 주파수는 약 200kHz 미만의 낮은 RF 주파수들, 약 10MHz 내지 약 15MHz의 높은 RF 주파수들(예를 들어, 13.56MHz), 또는 약 1GHz 이상의 마이크로웨이브 주파수들일 수 있다.
일부 구현예들에서, 동작(230) 동안, RF 바이어스는 RF 전력 공급부를 이용하여 기판 지지체를 통해 기판에 인가된다. 기판 지지체에 인가되는 전력은 기판의 상부 표면 상에 네거티브 전압 형태의 기판 바이어스를 생성한다. 이러한 네거티브 전압은 기판 처리 영역 내에 형성된 플라즈마로부터 기판의 상부 표면으로 이온들을 끌어당기기 위해 이용된다. RF 바이어스는 약 50W 내지 약 800W 범위 내의 전력 레벨을 가질 수 있다. 일 구현예에서, RF 바이어스는 약 200W 내지 400W 범위 내의 전력 레벨을 가질 수 있다. 예를 들어, RF 바이어스는 100W, 200W, 300W, 또는 400W의 전력 레벨을 가질 수 있다. 일부 구현예들에서, RF 바이어스의 주파수는 챔버의 코일들에 결합된 RF 전력 소스의 주파수보다 작을 것이다. 예를 들어, 일부 구현예들에서, RF 바이어스 주파수는 2MHz일 수 있는 한편, RF 전력 소스 주파수는 13.56MHz일 수 있다. 다른 구현예에서, RF 바이어스 주파수는 약 13.56MHz일 수 있고, RF 전력 소스 주파수는 약 60MHz일 수 있다. 예를 들어, 기판은 기판 지지체 표면(521) 상에 위치되고, 바이어스는 절연된 내부 전극(524)에 의해 기판에 인가된다. 이론에 얽매이는 것은 아니지만, 기판에 바이어스를 인가하는 것은 이온들을 기판 표면을 향해 가속하고, 기판 표면으로부터의 개선된 산화물 제거를 달성하는 것으로 여겨진다.
일부 구현예들에서, 동작(230) 동안, RF 바이어스를 생성하기 위해 이용되는 전력은 펄스화될 수 있다. 전력은 요구되는 시간 동안 전력 소스에 인가될 수 있고, 다음으로 요구되는 시간 동안 중단될 수 있다. 전력 사이클링은 요구되는 사이클 횟수 동안, 요구되는 주파수 및 듀티 사이클로 반복될 수 있다. 일부 구현들에서, RF 바이어스는 약 1Hz 내지 약 50,000Hz, 예컨대 약 5,000Hz 내지 약 10,000Hz의 주파수로 펄스화될 수 있다. 다른 구현예들에서, RF 바이어스 펄싱은 약 5% 내지 약 40%, 예컨대 약 15% 내지 약 20%의 듀티 사이클(사이클 당 전력이 공급된 시간(powered time) 대 전력이 공급되지 않은 시간(unpowered time)의 비율)로 진행할 수 있다.
기판 처리 영역 내의 압력은 약 10 Torr 이하, 약 5 Torr 이하, 약 1 Torr 이하, 약 0.7 Torr 이하, 약 0.5 Torr 이하, 또는 약 0.1 Torr 이하일 수 있다. 본 개시내용의 구현예들에서, 압력은 약 0.5 mTorr 이상, 약 0.01 Torr 이상, 약 0.1 Torr, 약 0.5 Torr 이상, 약 0.7 Torr 이상, 또는 약 1 Torr 이상일 수 있다. 일부 구현예들에서, 기판 처리 영역 내의 압력은 약 0.5 mTorr 내지 약 700 mTorr(예를 들어, 약 2 mTorr 내지 약 200 mTorr, 또는 약 5mTorr 내지 약 100mTorr; 또는 약 10 mTorr 내지 약 50 mTorr)일 수 있다.
일 구현예에서, 식각 가스 내의 불소 함유 가스(예를 들어, NF3)의 체적 농도(volumetric concentration)는 약 10% 미만, 또는 더 구체적으로는 약 5% 미만, 또는 심지어는 약 1% 미만일 수 있다. 특정 구현예들에서, 불소 함유 가스의 체적 농도는 약 1% 내지 약 10%이다.
일 구현예에서, 식각 가스 내의 수소 함유 가스(예를 들어, H2)의 체적 농도는 약 10% 미만, 또는 더 구체적으로는 약 5% 미만, 또는 심지어는 약 1% 미만일 수 있다. 특정 구현예들에서, 염소의 체적 농도는 약 1% 내지 약 10%이다.
일 구현예에서, 불소 함유 프리커서는 NF3이고, 수소 함유 가스는 수소이고, 선택적 불활성 가스는 아르곤, 헬륨, 또는 둘 다이다.
선택적으로, 동작(240)에서, 식각된 실리콘 함유 기판은 표면 트리트먼트 프로세스에 노출된다. 이론에 얽매이는 것은 아니지만, 트리트먼트 프로세스는 동작(230)의 실리콘 식각 프로세스 동안 손상된 결합들을 복구 및/또는 제거할 것으로 여겨진다. 일 구현예에서, 동작(240)은 바이어스 프리 프로세스이다(즉, 기판에 RF 바이어스가 인가되지 않음). 동작(240)의 표면 트리트먼트 프로세스 동안 복구되는 손상은 동작(230) 동안의 식각에 의해 생성되는 손상 및/또는 잔류물을 포함할 수 있다. 식각된 실리콘 함유 기판으로부터 손상된 결합들을 복구 및/또는 제거하기 위해, 임의의 적합한 프로세스가 이용될 수 있다. 동작(240)의 표면 트리트먼트 프로세스는 동작(220)의 산화물 제거 프로세스와 유사할 수 있다. 동작(220)의 프로세스 조건들은 요구되는 식각 목표를 달성하도록 조절될 수 있고, 동작(240)을 위해 이용될 수 있다. 일 구현예에서, 잔류물은 잔류물 제거 프로세스를 이용하여 실리콘 함유 기판으로부터 제거된다. 잔류물 제거 프로세스는 플라즈마 기반 식각 프로세스일 수 있다. 플라즈마 기반 식각 프로세스는 용량 결합 플라즈마 프로세스 또는 유도 결합 플라즈마 프로세스일 수 있다.
적합한 복구 및/또는 잔류물 제거 프로세스들은 스퍼터링 식각 프로세스들, 플라즈마 식각 프로세스들, 습식 식각 프로세스들, 또는 이들의 조합들을 포함한다. 예시적인 습식 식각 프로세스들은 불화수소산(HF)을 이용하는 습식 식각 프로세스들을 포함한다. 예시적인 세정 프로세스들은 NF3/NH3 플라즈마 기반 프로세스들, 고온 불화수소("HF")/NH3 기반 프로세스들, 습식 HF 프로세스들, 또는 NF3/NH3 유도 결합 플라즈마 프로세스들을 포함한다.
일 구현예에서, 복구 및/또는 잔류물 제거 프로세스는 NF3 및 NH3 플라즈마 부산물에 대한 기판의 동시적인 노출을 수반한다. 플라즈마 식각 프로세스는 용량 결합 플라즈마 프로세스 또는 유도 결합 플라즈마 프로세스일 수 있다. 일 구현예에서, 복구 및/또는 잔류물 제거 프로세스는 NF3 및 NH3 플라즈마 부산물에 대한 기판의 동시적인 노출을 수반하는 원격 플라즈마 보조 건식 식각 프로세스이다. 일례에서, 복구 및/또는 잔류물 제거 프로세스는 캘리포니아주 산타클라라의 Applied Materials, Inc.로부터 입수가능한 SiCoNiTM 식각 프로세스와 유사하거나 그것을 포함할 수 있다. 원격 플라즈마를 이용하는 일부 구성들에서, 가스 종들의 여기는 플라즈마 손상 없는 기판 처리를 허용한다. 원격 플라즈마 식각은 실리콘 산화물 층들에 대체적으로 형상추종적이고 그에 대한 선택성을 가질 수 있으며, 따라서 실리콘이 비정질인지, 결정질인지, 또는 다결정질인지에 무관하게 실리콘을 쉽게 식각하지 않는다. 원격 플라즈마 프로세스는 기판 재료가 제거될 때 기판의 표면 상에 성장되는 고체 부산물들을 일반적으로 생성할 것이다. 고체 부산물들은 기판의 온도가 상승될 때 승화를 통해 후속하여 제거될 수 있다. 플라즈마 식각 프로세스는 그 위에 실리콘-수소(Si--H) 결합을 갖는 기판 표면을 야기한다.
일 구현예에서, 복구 및/또는 잔류물 제거 프로세스는 약 1 sccm 내지 약 20 sccm 범위 내의, 예컨대 약 5 sccm의 NF3 유량, 및 약 50 sccm 내지 약 200 sccm 범위 내의, 예컨대 약 100 sccm의 NH3 유량을 포함할 수 있다. 잔류물 제거 프로세스는 약 5 Torr의 압력에서 수행될 수 있고, NF3 및 NH3를 이온화하기 위해 약 30W의 RF 전력 세팅이 이용될 수 있다. 다음으로, 부산물들은 약 5초 내지 약 100초 동안, 예컨대 약 60초 동안, 약 섭씨 120도 이상의 온도에서 기판을 어닐링함으로써 기판의 표면으로부터 승화될 수 있다. 불소 기반 세정의 다른 구현예들은 SiO2 고유 산화물들을 식각하기 위해 플라즈마 또는 열(thermal heat)에서 NH3 가스 및 F2 또는 무수 HF 가스를 반응시키는 것을 수반한다. 가스 유동비들의 예들은 섭씨 15도 내지 섭씨 130도의 온도에서 불소 가스 대 NH3 가스의 가스 유동비가 1:1 내지 1:10인 것이다.
다음으로, 동작(250)에서, 에피택셜 층은 실리콘 함유 기판의 표면 상에 퇴적된다. 기판의 표면은 식각된 표면일 수 있다. 기판의 표면에는 오염물질이 없고, 이는 기판의 표면 상에 후속하여 형성되는 에피택셜 층의 품질을 개선한다. 일례에서, 에피택셜 퇴적은 섭씨 800도 미만의 온도에서 수행되는 선택적 에피택셜 퇴적 프로세스일 수 있다. 이러한 예에서, 과열되는 경우에 왜곡 또는 확산될 수 있는 섬세한 피처들을 위한 웨이퍼 열 예산을 제한하기 위해, 온도는 섭씨 800도를 초과하지 않도록 설정된다. 일 구현예에서, 에피택셜 층은 고온 화학적 기상 증착(CVD) 프로세스를 이용하여 퇴적된다. 이러한 열 CVD 프로세스에서, 에피택셜 층을 퇴적하기 위해, 디클로로실란, 실란, 디실란, 게르만, 염화수소, 또는 이들의 조합들과 같은 처리 가스들이 이용된다. 처리 온도는 섭씨 800도 미만이고, 처리 압력은 5 내지 600 Torr이다. 일부 구현예들에서, 동작들(220, 230, 240 및 250)은 기판을 대기에 노출시키지 않고서(예를 들어, 진공을 파괴하지 않고서) 수행된다. 동작들(220, 230, 240, 및 250)이 수행될 때, 계면들에서의 오염물질들이 감소되었고, 형성되는 에피택셜 층은 비교적 결함이 없다.
처리 시퀀스(200)의 일례에서, 세정 프로세스[동작(220)]는 용량 결합 플라즈마 처리 챔버[예를 들어, 처리 챔버(400); 또는 캘리포니아주 산타클라라의 Applied Materials, Inc.로부터 입수가능한 SiCoNiTM 세정 챔버]에서 수행된다. 실리콘 식각 프로세스[동작(230)]는 용량 결합 플라즈마 처리 챔버[예를 들어, 처리 챔버(400)] 또는 유도 결합 플라즈마 처리 챔버[예를 들어, 플라즈마 처리 챔버(500)] 중 어느 하나에서 수행된다. 잔류물 제거 프로세스는 용량 결합 플라즈마 처리 챔버[예를 들어, 처리 챔버(400)] 또는 유도 결합 플라즈마 처리 챔버[예를 들어, 플라즈마 처리 챔버(500)] 중 어느 하나에서 수행된다. 일 구현예에서, 동작들(220 및 230) 둘 다는 도 3 - 도 4에 도시된 챔버들 중 하나와 같은 단일 처리 챔버 내에서 수행된다. 일 구현예에서, 동작들(220 및 230) 둘 다가 SiCoNiTM 세정 챔버 내에서 수행된다. 다른 제조사들로부터 입수가능한 챔버들도 본 명세서에 설명되는 구현예들을 실시하기 위해 이용될 수 있다.
도 3은 본 개시내용의 일 구현예에 따른 처리 시퀀스(300)를 도시한다. 처리 시퀀스(300)는 동작(310)에서, 기판(102)과 같은 기판을 처리 챔버의 처리 영역, 예컨대 도 4에 도시된 처리 챔버(400)의 기판 처리 영역(401) 또는 도 5에 도시된 플라즈마 처리 챔버(500)의 기판 처리 영역(501) 내로 위치시키는 것에 의해 시작된다. 기판은 처리 영역[예를 들어, 기판 처리 영역(401) 또는 기판 처리 영역(501)] 내에 위치된 기판 지지체[예를 들어, 기판 지지체(432) 또는 기판 지지체(515)] 상에 위치될 수 있다.
선택적으로, 동작(320)에서, 산화물 제거 또는 "산화물 브레이크스루(oxide breakthrough)" 프로세스가 수행된다. 동작(320)에서, 기판의 표면 상의 고유 산화물들은 세정 프로세스에 의해 제거된다. 기판을 상당히 손상시키지 않고서 기판으로부터 산화물들을 제거하는 임의의 적합한 세정 프로세스가 이용될 수 있다. 적합한 세정 프로세스들은 스퍼터링 식각 프로세스들, 플라즈마 기반 산화물 식각 프로세스들, 또는 이들의 조합들을 포함한다. 예시적인 플라즈마 기반 산화물 식각 프로세스들은 유도 결합 플라즈마 프로세스들을 포함한다. 일 구현예에서, 세정 프로세스는 플라즈마 기반 산화물 식각 프로세스이다. 일 구현예에서, 플라즈마 기반 산화물 식각 프로세스는 유도 결합 플라즈마 프로세스이다.
일 구현예에서, 플라즈마 기반 산화물 식각 프로세스는 기판에 바이어스를 인가하면서, 불활성 가스 및 불소 함유 프리커서의 플라즈마 배출물들에 기판을 동시 노출시키는 것을 수반한다. 불활성 가스는 무거운 불활성 가스(heavy inert gas)일 수 있다. 플라즈마 기반 산화물 식각 프로세스는 용량 결합 플라즈마 프로세스 또는 유도 결합 플라즈마 프로세스일 수 있다. 플라즈마는 인-시튜로 형성될 수 있거나 원격으로 형성될 수 있다.
일 구현예에서, 플라즈마 기반 산화물 식각 프로세스는 3불화 질소(NF3)의 유동을 기판 처리 영역 내로 도입하는 것을 포함한다. 불소의 다른 소스들은 3불화 질소를 증강시키거나 대체할 수 있다. 일반적으로, 불소 함유 프리커서는 기판 처리 영역 내로 유동될 수 있고, 불소 함유 프리커서는 2원자 불소(F2), 단원자 불소(F), 3불화 질소(NF3), 5불화 질소(NF5), 6불화 황(SF6), 2불화 크세논(XeF2), 4불화 탄소(CF4), 옥타플루오로시클로부탄(octafluorocyclobutane)(C4F8), 트리플루오로메탄(trifluoromethane)(CHF3), 불화 수소(hydrogen fluoride)(HF), 및 이들의 조합들로 이루어진 그룹으로부터 선택된 적어도 하나의 프리커서를 포함한다.
플라즈마 기반 산화물 식각 프로세스는 불활성 가스의 유동을 기판 처리 영역 내에 도입하는 단계를 더 포함하고, 처리 영역에서, 불활성 가스의 유동은 3불화 질소와 함께 플라즈마 내에서 동시에 여기된다. 불활성 가스는 헬륨(He), 아르곤(Ar), 크립톤(Kr), 크세논(Xe), 및 이들의 조합들을 포함하는 불활성 가스들의 그룹으로부터 선택될 수 있다. 불활성 가스는 무거운 불활성 가스일 수 있다. 본 명세서에서 설명되는 바와 같이, 무거운 불활성 가스들은 아르곤(Ar), 크립톤(Kr), 크세논(Xe), 및 이들의 조합들을 포함한다. 이론에 얽매이는 것은 아니지만, 무거운 불활성 가스를 사용하는 것은 불소 이온들을 고 종횡비 피처(140)의 저부면(160)을 향해 끌어당기는 더 높은 이온 밀도를 제공하는 것으로 여겨진다. 이러한 더 높은 이온 밀도는 더 효율적인 산화물 제거를 야기하는 것으로 여겨진다.
전형적으로, 프리커서들은 프리커서/가스 유입부들을 통해 기판 처리 영역 내로 전달된다. 일부 구현예들에서, 가스들은 기판 처리 영역 내로의 도입 전에 혼합될 수 있다. 일부 구현예들에서, 가스들은 기판 처리 영역 내에 따로따로 도입될 수 있다.
플라즈마 기반 산화물 식각 프로세스는 산화물의 요구되는 식각 선택성을 달성하기 위해, 가스 유동비(불활성 가스:불소 함유 프리커서)의 유지를 수반할 수 있다. 일 구현예에서, 80:1 내지 150:1(예를 들어, 80:1 내지 100:1, 110:1 내지 130:1; 120:1)의 가스 유동비(Ar:NF3)가 이용된다. 상이한 가스들의 유량들 및 유동비들은 식각 속도들 및 식각 선택성을 제어하기 위해 조절될 수 있다.
특정한 개시된 구현예들에서, 불소 함유 프리커서(예를 들어, NF3)는 약 1 sccm 내지 25 sccm의 유량으로 공급되고, 불활성 가스(예를 들어, Ar)는 약 0 slm(standard liter per minute) 내지 4 slm의 유량으로 공급된다. 본 기술분야의 통상의 기술자는 처리 챔버 구성, 기판 크기, 피처들의 기하형상 및 레이아웃, 및 그와 유사한 것을 포함하는 다수의 인자에 의존하여, 다른 가스들 및/또는 유동들이 이용될 수 있음을 알 것이다. 개시된 구현예들에서, 불소 함유 프리커서(예를 들어, NF3)는 약 1 sccm 내지 약 25 sccm, 약 2 sccm 내지 약 20 sccm, 약 4 sccm 내지 약 15 sccm, 또는 약 5 sccm 내지 약 12 sccm의 유량으로 공급될 수 있다. 불활성 가스(예를 들어, Ar)는 약 1 slm 내지 약 3 slm; 약 1 slm 내지 약 2 slm; 또는 약 2 slm 내지 3 slm의 유량으로 공급될 수 있다.
일 구현예에서, 불활성 가스/불소 함유 프리커서 혼합물 내의 불소 함유 프리커서(예를 들어, NF3)의 체적 농도는 약 10% 미만, 또는 더 구체적으로는 약 5% 미만, 또는 심지어는 약 1% 미만일 수 있다. 특정 구현예들에서, 불소 함유 프리커서의 체적 농도는 약 0.1% 내지 약 10%(예를 들어, 약 0.1% 내지 약 1%; 또는 약 1% 내지 약 5%)이다.
일 구현예에서, 불활성 가스/불소 함유 프리커서 혼합물 내의 불활성 가스(예를 들어, Ar)의 체적 농도는 약 90% 초과, 또는 더 구체적으로는 약 95% 초과, 또는 심지어는 약 99% 초과일 수 있다. 특정 구현예들에서, 불활성 가스의 체적 농도는 약 90% 내지 약 99.9%(예를 들어 약 90% 내지 약 95%; 또는 약 95% 내지 약 99.9%)이다.
동작(320) 동안, 기판의 온도는 약 섭씨 0도 내지 약 섭씨 200도일 수 있다. 일부 구현예들에서, 산화물 제거 프로세스 동안의 기판의 온도는 약 섭씨 20도 이상, 약 섭씨 30도 이상, 약 섭씨 40도 이상, 약 섭씨 60도 이상, 약 섭씨 80도 이상, 또는 약 섭씨 100도 이상일 수 있다. 기판 온도들은 약 섭씨 120도 이하, 약 섭씨 100도 이하, 약 섭씨 80도 이하, 약 섭씨 50도 이하일 수 있고, 개시된 구현예들에서, 약 섭씨 30도 내지 약 섭씨 50도일 수 있다.
동작(320)은 또한 불활성 가스 및 불소 함유 프리커서가 원격 플라즈마 영역 또는 기판 처리 영역 내에 있는 동안 이들에게 에너지를 인가하여 플라즈마 배출물들을 생성하는 것을 포함한다. 본 기술분야의 통상의 기술자가 아는 바와 같이, 플라즈마는 라디칼들 및 이온들을 포함하는 다수의 하전된 및 중성의 종들을 포함할 수 있다. 플라즈마는 알려진 기술들(예를 들어, 무선 주파수 여기, 용량 결합 전력, 유도 결합 전력, 및 그와 유사한 것)을 이용하여 생성될 수 있다. 본 개시내용의 구현예들에서, 플라즈마 소스 전력은 약 10 와트 내지 약 3,000 와트(예를 들어, 약 10 와트 내지 약 1,000 와트; 약 200 와트 내지 약 2,500 와트; 약 300 와트 내지 약 2,000 와트; 또는 약 500 와트 내지 약 1,500 와트)일 수 있다.
동작(320) 동안, 기판 처리 영역 내의 압력은 약 10 Torr 이하, 약 5 Torr 이하, 약 1 Torr 이하, 약 0.7 Torr 이하, 약 0.5 Torr 이하, 또는 약 0.1 Torr 이하일 수 있다. 본 개시내용의 구현예들에서, 압력은 약 0.5 mTorr 이상, 약 0.01 Torr 이상, 약 0.1 Torr 이상, 약 0.5 Torr 이상, 약 0.7 Torr 이상, 또는 약 1 Torr 이상일 수 있다. 일부 구현예들에서, 기판 처리 영역 내의 압력은 약 0.5 mTorr 내지 약 700 mTorr(예를 들어, 약 2 mTorr 내지 약 200 mTorr, 또는 약 5mTorr 내지 약 100mTorr; 또는 약 10 mTorr 내지 약 50 mTorr; 또는 약 5 mTorr 내지 약 80 mTorr)일 수 있다.
동작(320) 동안, RF 바이어스는 RF 전력 공급부를 이용하여 기판 지지체를 통해 기판에 인가된다. 기판 지지체에 인가되는 전력은 기판의 상부 표면 상에 네거티브 전압 형태의 기판 바이어스를 생성한다. 이러한 네거티브 전압은 기판 처리 영역 내에 형성된 플라즈마로부터 기판의 상부 표면으로 이온들을 끌어당기기 위해 이용된다. RF 바이어스는 약 50W 내지 약 800W 범위 내의 전력 레벨을 가질 수 있다. 일 구현예에서, RF 바이어스는 약 200W 내지 400W 범위 내의 전력 레벨을 가질 수 있다. 예를 들어, RF 바이어스는 100W, 200W, 300W, 또는 400W의 전력 레벨을 가질 수 있다. 일부 구현예들에서, RF 바이어스의 주파수는 챔버의 코일들에 결합된 RF 전력 소스의 주파수보다 작을 것이다. 예를 들어, 일부 구현예들에서, RF 바이어스 주파수는 2MHz일 수 있는 한편, RF 전력 소스 주파수는 13.56MHz일 수 있다. 다른 구현예에서, RF 바이어스 주파수는 약 13.56MHz일 수 있고, RF 전력 소스 주파수는 약 60MHz일 수 있다. 예를 들어, 기판은 기판 지지체 표면(521) 상에 위치되고, 바이어스는 절연된 내부 전극(524)에 의해 기판에 인가된다. 이론에 얽매이는 것은 아니지만, 기판에 바이어스를 인가하는 것은 이온들을 기판 표면을 향해 가속하고, 기판 표면으로부터의 개선된 산화물 제거를 달성하는 것으로 여겨진다.
일부 구현예들에서, RF 바이어스를 생성하기 위해 이용되는 전력은 펄스화될 수 있다. 전력은 요구되는 시간 동안 전력 소스에 인가될 수 있고, 다음으로 요구되는 시간 동안 중단될 수 있다. 전력 사이클링은 요구되는 사이클 횟수 동안, 요구되는 주파수 및 듀티 사이클로 반복될 수 있다. 일부 구현들에서, RF 바이어스는 약 1Hz 내지 약 50,000Hz, 예컨대 약 5,000Hz 내지 약 10,000Hz의 주파수로 펄스화될 수 있다. 다른 구현예들에서, RF 바이어스 펄싱은 약 5% 내지 약 40%, 예컨대 약 15% 내지 약 20%의 듀티 사이클(사이클 당 전력이 공급된 시간 대 전력이 공급되지 않은 시간의 비율)로 진행할 수 있다.
동작(330)에서, 매립된 불순물들 및 표면 불규칙성들을 제거하기 위해, 노출된 실리콘 함유 재료가 실리콘 함유 기판으로부터 제거된다. 일 구현예에서, 약 15 나노미터 내지 약 25 나노미터의 실리콘 재료가 실리콘 함유 기판의 표면으로부터 제거된다. 전형적으로, 동작(330)은 바이어스 프로세스이다(즉, 기판에 RF 바이어스가 인가됨). 실리콘 함유 기판으로부터 실리콘을 제거하기 위해, 임의의 적합한 프로세스가 이용될 수 있다. 일 구현예에서, 실리콘은 실리콘 식각 프로세스를 이용하여 실리콘 함유 기판으로부터 제거된다. 실리콘 식각 프로세스는 플라즈마 기반 실리콘 식각 프로세스일 수 있다. 플라즈마 기반 실리콘 식각 프로세스는 용량 결합 플라즈마 프로세스 또는 유도 결합 플라즈마 프로세스일 수 있다. 일 구현예에서, 플라즈마 기반 실리콘 식각 프로세스는 기판에 바이어스를 인가하는 단계를 더 포함한다. 이론에 얽매이는 것은 아니지만, 플라즈마 기반 실리콘 식각 프로세스는 동작(320)의 산화물 제거 프로세스에 의해 야기되는 격자 손상으로 인한 어려움을 겪는 실리콘 함유 재료를 제거하는 것으로 여겨진다.
일 구현예에서, 플라즈마 기반 실리콘 식각 프로세스는 기판에 바이어스를 인가하면서, 기판을 염소 함유 프리커서 및 수소 함유 프리커서의 플라즈마 배출물들에 동시 노출시키는 것을 수반한다.
플라즈마 기반 실리콘 식각 프로세스 동안, 식각 프로세스 가스는 처리 챔버의 기판 처리 영역 내로 도입된다. 식각 프로세스 가스는 하나 이상의 식각 프리커서를 포함할 수 있다. 식각 프리커서들은 프리커서/가스 유입부들을 통해 기판 처리 영역 내로 전달된다. 일부 구현예들에서, 식각 프리커서들은 기판 처리 영역 내로의 도입 전에 혼합될 수 있다. 일부 구현예들에서, 식각 프리커서들은 기판 처리 영역 내에 따로따로 도입될 수 있다. 식각 프리커서들은 교류(AC) 전력을 하나 이상의 유도 코일[예를 들어, 도 5에 도시된 바와 같은 내부 코일 안테나(540), 중간 코일 안테나(550), 및 측면 코일 안테나(560)]에 인가함으로써 생성되는 유도 결합 플라즈마에 의해 여기될 수 있다. 식각 프리커서는 염소 함유 프리커서, 수소 함유 프리커서, 및 선택적으로 불활성 프리커서를 포함한다. 염소 함유 프리커서는 전형적으로 염소 가스(Cl2)이다.
플라즈마 기반 실리콘 식각 프로세스는 수소 함유 프리커서의 유동을 기판 처리 영역 내에 도입하는 단계를 더 포함하고, 기판 처리 영역에서, 수소 함유 프리커서는 염소 함유 프리커서와 함께 플라즈마 내에서 동시에 여기된다. 일부 구현예들에서, 수소 함유 프리커서들은 원자 수소(H), 2원자 수소(H2), 암모니아(NH3), 탄화수소, 불완전 할로겐 치환 탄화수소들(incompletely halogen-substituted hydrocarbons), 이들의 조합들, 또는 그와 유사한 것을 포함할 수 있다.
일 구현예에서, 플라즈마 기반 실리콘 식각 프로세스는 실리콘의 요구되는 식각 선택성을 달성하기 위해 가스 유동비(수소 함유 프리커서:염소 함유 프리커서)의 유지를 수반할 수 있다. 일 구현예에서, 1:1 내지 10:1(예를 들어, 1:1 내지 5:1; 5:1 내지 10:1)의 가스 유동비(예를 들어, H2:Cl2)가 이용된다.
염소 함유 프리커서 및 수소 함유 프리커서의 유동들은 하나 이상의 비교적 불활성인 가스를 더 포함할 수 있다. 불활성 프리커서는 아르곤(Ar), 헬륨(He), 네온(Ne), 크세논(Xe), 질소(N2), 및 그와 유사한 것 중 적어도 하나를 포함할 수 있다. 일부 구현예들에서, 기판 처리 영역은 본질적으로 Cl2, 수소 및 불활성 가스, Cl2 및 수소, Cl2 및 불활성 가스, 또는 Cl2, 수소 및 아르곤으로 구성될 수 있다. "본질적으로"라는 용어의 포함은 전형적인 처리 시스템 내에 불가피하게 존재할 수 있는 다른 원소 농도들은 물론, 실리콘 식각 프로세스에 부정적인 영향을 주지 않는 낮은 농도들을 허용한다.
특정한 개시된 구현예들에서, 염소 함유 프리커서(예를 들어, Cl2)는 약 1 sccm(standard cubic centimeters per minute) 내지 25 sccm의 유량으로 공급되고, 수소 함유 프리커서(H2)는 약 25 sccm 내지 400 sccm의 유량으로 공급되고, Ar은 약 0 slm(standard liters per minute) 내지 3 slm의 유량으로 공급된다. 본 기술분야의 통상의 기술자는 처리 챔버 구성, 기판 크기, 피처들의 기하형상 및 레이아웃, 및 그와 유사한 것을 포함하는 다수의 인자에 의존하여, 다른 가스들 및/또는 유동들이 이용될 수 있음을 알 것이다. 본 개시내용에서 설명된 구현예들에서, 수소 함유 프리커서는 약 25 sccm 내지 약 400 sccm, 약 50 sccm 내지 약 300 sccm, 약 75 sccm 내지 약 200 sccm, 또는 약 90 sccm 내지 약 150 sccm의 유량으로 공급될 수 있다. 개시된 구현예들에서, 염소 함유 프리커서는 약 1 sccm 내지 약 25 sccm, 약 2 sccm 내지 약 20 sccm, 약 4 sccm 내지 약 15 sccm, 또는 약 5 sccm 내지 약 12 sccm의 유량으로 공급될 수 있다.
동작(330) 동안, 기판의 온도는 약 섭씨 0도 내지 약 섭씨 200도일 수 있다. 일부 구현예들에서, 실리콘 제거 프로세스 동안의 기판의 온도는 약 섭씨 20도 이상, 약 섭씨 30도 이상, 약 섭씨 40도 이상, 약 섭씨 60도 이상, 약 섭씨 80도 이상, 또는 약 섭씨 100도 이상일 수 있다. 기판 온도들은 약 섭씨 120도 이하, 약 섭씨 100도 이하, 약 섭씨 80도 이하, 약 섭씨 50도 이하일 수 있고, 개시된 구현예들에서, 약 섭씨 30도 내지 약 섭씨 50도일 수 있다.
동작(330)은 기판의 표면들을 트리트먼트하고 식각하기 위해 이용되는 라디칼들을 생성하기 위해, 염소 함유 프리커서, 수소 함유 프리커서, 및 선택적 불활성 가스가 존재한다면 불활성 가스에 에너지를 인가하는 것을 포함한다. 본 기술분야의 통상의 기술자가 아는 바와 같이, 플라즈마는 라디칼들 및 이온들을 포함하는 다수의 하전된 및 중성의 종들을 포함할 수 있다. 플라즈마는 알려진 기술들(예를 들어, 무선 주파수 여기, 용량 결합 전력, 유도 결합 전력, 및 그와 유사한 것)을 이용하여 생성될 수 있다. 일 구현예에서, 에너지는 유도 결합 플라즈마 전력 공급 유닛을 이용하여 인가된다. 일 구현예에서, 전력은 도 3에 단면이 도시된 유도 코일들에 공급된다. 플라즈마 소스 전력은 약 10 와트 내지 약 2,500 와트(예를 들어, 약 50 와트 내지 약 1,000 와트, 약 50 와트 내지 약 500 와트; 약 100 와트 내지 약 400 와트, 또는 약 200 와트 내지 약 300 와트)일 수 있다.
구현예들에서, 본 명세서에서 설명되는 로컬 또는 원격 플라즈마에 대해 인가되는 RF 주파수는 약 200kHz 미만의 낮은 RF 주파수들, 약 10MHz 내지 약 15MHz의 높은 RF 주파수들, 또는 약 1GHz 이상의 마이크로웨이브 주파수들일 수 있다.
동작(330)에서, RF 바이어스는 RF 전력 공급부를 이용하여 기판 지지체를 통해 기판에 인가된다. 기판 지지체에 인가되는 전력은 기판의 상부 표면 상에 네거티브 전압 형태의 기판 바이어스를 생성한다. 이러한 네거티브 전압은 기판 처리 영역 내에 형성된 플라즈마로부터 기판의 상부 표면으로 이온들을 끌어당기기 위해 이용된다. RF 바이어스는 약 50W 내지 약 800W 범위 내의 전력 레벨을 가질 수 있다. 일 구현예에서, RF 바이어스는 약 200W 내지 400W 범위 내의 전력 레벨을 가질 수 있다. 예를 들어, RF 바이어스는 100W, 200W, 300W, 또는 400W의 전력 레벨을 가질 수 있다. 일부 구현예들에서, RF 바이어스의 주파수는 챔버의 코일들에 결합된 RF 전력 소스의 주파수보다 작을 것이다. 예를 들어, 일부 구현예들에서, RF 바이어스 주파수는 2MHz일 수 있는 한편, RF 전력 소스 주파수는 13.56MHz일 수 있다. 다른 구현예에서, RF 바이어스 주파수는 약 13.56MHz일 수 있고, RF 전력 소스 주파수는 약 60MHz일 수 있다. 예를 들어, 기판은 기판 지지체 표면(521) 상에 위치되고, 바이어스는 절연된 내부 전극(524)에 의해 기판에 인가된다. 이론에 얽매이는 것은 아니지만, 기판에 바이어스를 인가하는 것은 이온들을 기판 표면을 향해 가속하고, 기판 표면으로부터의 개선된 산화물 제거를 달성하는 것으로 여겨진다.
일부 구현예들에서, RF 바이어스를 생성하기 위해 이용되는 전력은 펄스화될 수 있다. 전력은 요구되는 시간 동안 전력 소스에 인가될 수 있고, 다음으로 요구되는 시간 동안 중단될 수 있다. 전력 사이클링은 요구되는 사이클 횟수 동안, 요구되는 주파수 및 듀티 사이클로 반복될 수 있다. 일부 구현들에서, RF 바이어스는 약 1Hz 내지 약 50,000Hz, 예컨대 약 5,000Hz 내지 약 10,000Hz의 주파수로 펄스화될 수 있다. 다른 구현예들에서, RF 바이어스 펄싱은 약 5% 내지 약 40%, 예컨대 약 15% 내지 약 20%의 듀티 사이클(사이클 당 전력이 공급된 시간 대 전력이 공급되지 않은 시간의 비율)로 진행할 수 있다.
동작(330) 동안, 기판 처리 영역 내의 압력은 약 10 Torr 이하, 약 5 Torr 이하, 약 1 Torr 이하, 약 0.7 Torr 이하, 약 0.5 Torr 이하, 또는 약 0.1 Torr 이하일 수 있다. 본 개시내용의 구현예들에서, 압력은 약 0.5 mTorr 이상, 약 0.01 Torr 이상, 약 0.1 Torr, 약 0.5 Torr 이상, 약 0.7 Torr 이상, 또는 약 1 Torr 이상일 수 있다. 일부 구현예들에서, 기판 처리 영역 내의 압력은 약 0.5 mTorr 내지 약 700 mTorr(예를 들어, 약 2 mTorr 내지 약 200 mTorr, 또는 약 5mTorr 내지 약 100mTorr; 또는 약 10 mTorr 내지 약 50 mTorr; 또는 약 5 mTorr 내지 약 80 mTorr)일 수 있다.
일 구현예에서, 식각 가스 내의 염소 함유 프리커서(예를 들어, Cl2)의 체적 농도는 약 10% 미만, 또는 더 구체적으로는 약 5% 미만, 또는 심지어는 약 1% 미만일 수 있다. 특정 구현예들에서, 불소 함유 프리커서의 체적 농도는 약 1% 내지 약 10%이다.
일 구현예에서, 식각 가스 내의 수소 함유 프리커서(예를 들어, H2)의 체적 농도는 약 90% 초과, 또는 더 구체적으로는 약 95% 초과, 또는 심지어는 약 99% 초과일 수 있다. 특정 구현예들에서, 염소의 체적 농도는 약 90% 내지 약 99%이다.
일 구현예에서, 염소 함유 프리커서는 Cl2이고, 수소 함유 프리커서는 수소이고, 선택적 불활성 프리커서는 아르곤, 헬륨, 또는 둘 다이다.
선택적으로, 동작(340)에서, 식각된 실리콘 함유 기판은 트리트먼트 프로세스에 노출된다. 이론에 얽매이는 것은 아니지만, 트리트먼트 프로세스는 동작(330)의 실리콘 식각 프로세스 동안 손상된 결합들을 복구 및/또는 제거하는 것으로 여겨진다. 동작(340)은 전형적으로 바이어스 프리 프로세스이다(즉, 기판에 RF 바이어스가 인가되지 않음). 동작(340)의 트리트먼트 프로세스 동안 복구되는 손상은 동작(330) 동안의 식각, 동작(320)의 산화물 제거 프로세스, 또는 둘 다에 의해 생성되는 손상을 포함할 수 있다. 식각된 실리콘 함유 기판으로부터 손상된 결합들을 복구 및/또는 제거하기 위해, 임의의 적합한 프로세스가 이용될 수 있다. 동작(340) 동안 바이어스가 기판에 인가되지 않는다는 점을 제외하면, 동작(340)의 표면 트리트먼트 프로세스는 동작(330)의 식각 프로세스와 유사할 수 있다. 동작(340)의 표면 트리트먼트 프로세스는 동작(340)에서 설명된 가스들 및 프로세스 조건들을 이용하여 수행될 수 있다. 일 구현예에서, 동작(330)으로부터의 염소 함유 프리커서 및 수소 함유 프리커서의 유동들은 계속되고, 동작(330) 동안 기판에 인가되는 RF 바이어스가 동작(340) 동안에는 턴오프된다.
동작(340) 동안 수행될 수 있는 다른 적합한 표면 트리트먼트 프로세스들은 스퍼터링 식각 프로세스들, 플라즈마 식각 프로세스들, 습식 식각 프로세스들, 또는 이들의 조합들을 포함한다. 예시적인 습식 식각 프로세스들은 불화수소산(HF)을 이용하는 습식 식각 프로세스들을 포함한다. 예시적인 세정 프로세스들은 NF3/NH3 플라즈마 기반 프로세스들, 고온 불화수소("HF")/NH3 기반 프로세스들, 습식 HF 프로세스들, 또는 NF3/NH3 유도 결합 플라즈마 프로세스들을 포함한다.
동작들(320, 330, 또는 340) 중 임의의 것은 에피택셜 퇴적 이전의 요구되는 표면 준비가 달성될 때까지 반복될 수 있다.
다음으로, 동작(350)에서, 에피택셜 층이 기판의 표면 상에 퇴적된다. 임의의 적합한 에피택셜 퇴적 프로세스가 이용될 수 있다. 기판의 표면에는 오염물질이 없고, 이는 기판의 표면 상에 후속하여 형성되는 에피택셜 층의 품질을 개선한다. 일례에서, 에피택셜 퇴적은 섭씨 800도 미만의 온도에서 수행되는 선택적 에피택셜 퇴적 프로세스일 수 있다. 이러한 예에서, 과열되는 경우에 왜곡 또는 확산될 수 있는 섬세한 피처들을 위한 웨이퍼 열 예산을 제한하기 위해, 온도는 섭씨 800도를 초과하지 않도록 설정된다. 일 구현예에서, 에피택셜 층은 고온 화학적 기상 증착(CVD) 프로세스를 이용하여 퇴적된다. 이러한 열 CVD 프로세스에서, 에피택셜 층을 퇴적하기 위해, 디클로로실란, 실란, 디실란, 게르만, 염화수소, 또는 그들의 조합들과 같은 처리 가스들이 이용된다. 처리 온도는 섭씨 800도 미만이고, 처리 압력은 5 내지 600 Torr이다. 동작들(320, 330, 340 및 350)이 기판을 대기에 노출시키지 않고서 수행될 때, 계면들에서의 오염물질들이 감소되었고, 형성되는 에피택셜 층은 비교적 결함이 없다.
처리 시퀀스(300)의 일례에서, 세정 프로세스[동작(320)]는 유도 결합 플라즈마 처리 챔버[예를 들어, 플라즈마 처리 챔버(500)] 내에서 수행된다. 실리콘 식각 프로세스[동작(330)]는 용량 결합 플라즈마 처리 챔버[예를 들어, 처리 챔버(400)] 또는 유도 결합 플라즈마 처리 챔버[예를 들어, 플라즈마 처리 챔버(500)] 중 어느 하나에서 수행된다. 표면 트리트먼트 프로세스[동작(340)]는 용량 결합 플라즈마 처리 챔버[예를 들어, 처리 챔버(400)] 또는 유도 결합 플라즈마 처리 챔버[예를 들어, 플라즈마 처리 챔버(500)] 중 어느 하나에서 수행된다. 일 구현예에서, 동작들(320, 330 및 340)은 도 4 - 도 5에 보여진 챔버들 중 하나와 같은 단일 처리 챔버 내에서 수행될 수 있다.
도 4는 앞에서 언급된 용량 결합 플라즈마 프로세스들 중 임의의 것을 수행하도록 적응될 수 있는 처리 챔버(400)의 개략적 단면도이다. 처리 챔버(400)는 세정 챔버일 수 있다. 일 구현예에서, 처리 챔버(400)는 용량 결합 플라즈마를 생성하도록 구성된다. 처리 챔버(400)는 열 또는 플라즈마 기반 산화 프로세스 및/또는 플라즈마 보조 건식 식각 프로세스를 수행하는 데에 특히 유용할 수 있다. 처리 챔버(400)는 챔버 바디(412), 리드 어셈블리(414), 및 지지 어셈블리(416)를 포함한다. 처리 챔버(400)의 기판 처리 영역(401)은 리드 어셈블리(414), 지지 어셈블리(416), 및 챔버 바디(412)에 의해 정의된다. 리드 어셈블리(414)는 챔버 바디(412)의 상측 단부에 배치되고, 지지 어셈블리(416)는 적어도 부분적으로 챔버 바디(412) 내부에 배치된다. 진공 시스템은 처리 챔버(400)로부터 가스들을 제거하기 위해 이용될 수 있다. 진공 시스템은 챔버 바디(412) 내에 배치된 진공 포트(421)에 결합된 진공 펌프(418)를 포함한다.
리드 어셈블리(414)는 공동(cavity) 또는 플라즈마 용적(423)을 그 사이에 형성하도록 구성된 적어도 2개의 적층된 컴포넌트를 포함한다. 제1 전극(420)은 수직으로 제2 전극(422) 위에 배치되어, 플라즈마 용적(423)을 국한시킨다. 제1 전극(420)은 무선 주파수(RF) 전력 공급부와 같은 전력 소스(424)에 연결되고, 제2 전극(422)은 그라운드 또는 소스 리턴에 연결되어, 제1 전극(420)과 제2 전극(422) 사이에 정전용량을 형성한다. 리드 어셈블리(414)는 또한 차단 플레이트(blocker plate)(428) 및 가스 분배 플레이트(430)를 통해 세정 가스를 기판 표면에 제공하기 위한 하나 이상의 가스 유입부(426)를 포함한다. 세정 가스는 이온화된 불소, 염소 또는 암모니아와 같은 에천트 또는 이온화된 활성 라디칼, 또는 오존과 같은 산화제일 수 있다. 추가로, 처리 챔버(400)는 처리 챔버(400) 내부의 프로세스들을 제어하기 위한 제어기(402)를 포함한다.
지지 어셈블리(416)는 처리 동안 그 위에서 기판(410)을 지지하기 위한 기판 지지체(432)를 포함할 수 있다. 기판 지지체(432)는 챔버 바디(412)의 저부면 내에 형성된 중심 위치의 개구를 통해 연장되는 샤프트(436)에 의해 액추에이터(434)에 결합될 수 있다. 액추에이터(434)는 샤프트(436) 주위로부터의 진공 누설을 방지하는 벨로우즈(도시되지 않음)에 의해 챔버 바디(412)에 가요성 밀봉될 수 있다. 액추에이터(434)는 기판 지지체(432)가 챔버 바디(412) 내에서 프로세스 위치와 하부의 이송 위치 사이에서 수직 이동되는 것을 허용한다. 이송 위치는 챔버 바디(412)의 측벽 내에 형성된 슬릿 밸브의 개구보다 약간 아래에 있다.
기판 지지체(432)는 처리될 기판을 그 위에 지지하기 위해 평평한, 또는 실질적으로 평평한 표면을 갖는다. 기판 지지체(432)는 샤프트(436)에 의해 그에 결합되는 액추에이터(434)에 의해 챔버 바디(412) 내에서 수직 이동될 수 있다. 동작 시에, 기판 지지체(432)는 처리되고 있는 기판(410)의 온도를 제어하기 위해 리드 어셈블리(414)에 매우 가까운 위치까지 상승될 수 있다. 그러한 것으로서, 기판(410)은 가스 분배 플레이트(430)로부터의 대류 또는 복사 방출을 통해 가열될 수 있다.
기판 표면을 세정하기 위해, 다른 세정 프로세스가 이용될 수 있다. 일 구현예에서, He 및 NF3를 함유하는 원격 플라즈마는 샤워헤드와 같은 가스 분배 플레이트를 통해 처리 챔버 내에 도입된다. NH3는 별개의 가스 유입부를 통해 챔버 내에 직접 주입된다.
도 5는 본 명세서에 설명된 구현예들에 따른 플라즈마 처리 챔버(500)의 단면도이다. 도 5에 도시된 플라즈마 처리 챔버(500)는 상측 부분(528) 및 하측 부분(530)을 포함한다. 플라즈마 처리 챔버(500)는 측벽(505) 및 리드 어셈블리(510)를 갖는다. 측벽(505)은 실린더와 같이 축 대칭 형상을 갖는다. 측벽(505)은 축 대칭(예를 들어, 원통형) 유전체 측면 윈도우(506), 및 금속으로 형성될 수 있는 챔버 라이너(507)를 포함한다. 플라즈마 처리 챔버(500) 내부의 기판 지지체(515)는 기판(522)을 유지하기 위해 리드 어셈블리(510)를 향하는 기판 지지 표면(521)을 갖는 페디스털(520), 및 페디스털(520)을 지지하는 포스트(525)를 포함한다. 플라즈마 처리 챔버(500)의 기판 처리 영역(501)은 리드 어셈블리(510), 페디스털(520), 및 측벽(505)에 의해 국한된다. 페디스털(520)은 절연된 내부 전극(524)을 포함할 수 있다. 선택적으로, 정전 척(ESC) 전압 및/또는 RF 플라즈마 바이어스 전력은 포스트(525)를 통해 연장되는 케이블(532)을 경유하여 절연된 내부 전극(524)에 공급될 수 있다. 케이블(532)은 절연된 내부 전극(524)에 대한 RF 바이어스 피드로서의 RF 바이어스 전력 소스(예컨대, RF 임피던스 정합 네트워크 및/또는 RF 전력 발생기)에 결합될 수 있다. 케이블(532)은 강성(또는 가요성)일 수 있는 동축 전송 라인으로서, 또는 가요성 동축 케이블로서 제공될 수 있다.
플라즈마 소스 전력은 모두 측벽(505)의 대칭 축과 동축을 이루며 서로에 대해 동심으로 배치되는 내부 코일 안테나(540), 중간 코일 안테나(550), 및 선택적으로 외부 또는 측면 코일 안테나(560)를 포함하는 코일 안테나들의 세트에 의해 기판 처리 영역(501) 내에 유도 결합된다. 리드 어셈블리(510)는 디스크 형상 유전체 윈도우를 포함하고, 그러한 윈도우를 통해, 내부 코일 안테나(540) 및 중간 코일 안테나(550)는 RF 플라즈마 소스 전력을 기판 처리 영역(501) 내로 유도 결합한다. 디스크 형상 유전체 윈도우(512)는 측벽(505)과 동축을 이루고, 기판 지지 표면(521)의 평면과 평행한 디스크 평면을 갖는다. 측면 코일 안테나(560)는 RF 플라즈마 소스 전력을 유전체 측면 윈도우(506)를 통해 기판 처리 영역(501) 내로 유도 결합한다. 유전체 윈도우들(506 및 512)은 총괄하여 윈도우 어셈블리라고 지칭될 수 있다.
챔버 라이너(507)는 원통형 하부 챔버 바디 측벽(575) 및 하부 챔버 바디 플로어(580)를 포함하는 하부 챔버 바디(570) 내에 둘러싸인다. 원통형 하부 챔버 바디 측벽(575) 및 하부 챔버 바디 플로어(580)는 배기 영역(581)을 둘러싼다. 진공 펌프(590)는 하부 챔버 바디 플로어(580) 내의 진공 펌프 개구(595) 내에 배치되고, 원통형 하부 챔버 바디 측벽(575)의 대칭 축에 대해 중심이 맞춰진다. 기판 지지체(515)와 동축을 이루는 격벽(596), 및 페디스털(520)과 격벽(596) 사이에서 연장되는 가요성 벨로우즈(597)는 내부 중심 공간(598) 내에서 기판 지지체(515)를 둘러싼다. 내부 중심 공간(598)은 배기 영역(581) 및 기판 처리 영역(501)을 포함하는 진공 펌프(590)에 의해 배기되는 용적으로부터 격리된다.
전력은 RF 정합부들(RF 임피던스 정합 네트워크들)(542 및 544)과 같은 상이한 RF 소스들, 또는 공통의 RF 소스로부터 공급될 수 있다. 제1 RF 발생기로 코일 안테나들 중 2개를 구동하기 위해 이중 출력들을 갖는 RF 임피던스 정합 네트워크가 이용될 수 있는 한편, 제2 RF 발생기 및 제2 RF 임피던스 정합 네트워크는 제3 코일 안테나를 구동한다. 대안적으로, 3개의 RF 발생기가 3개의 각자의 RF 임피던스 정합 네트워크를 통해 3개의 코일 안테나를 따로따로 구동할 수 있다. 또 다른 구현예에서, 단일의 RF 전력 발생기가 3개의 출력을 갖는 RF 임피던스 정합 네트워크를 통해 3-코일 안테나들 전부를 구동할 수 있다. 상술한 구현예들 중 일부 구현예들에서, 상이한 코일 안테나들에 인가되는 RF 전력 레벨들은 플라즈마 이온 밀도의 방사상 분포를 제어하기 위해 따로따로 조절될 수 있다. 설명된 구현예들은 3개의 코일 안테나(540, 550, 및 560)를 포함하지만, 다른 구현예들은 3개의 설명된 코일 안테나(540, 550, 및 560) 중 단 1개 또는 2개를 포함할 수 있다.
도 6은 본 명세서에 설명된 구현예들에 따라 도 2 및 도 3에 도시된 처리 시퀀스들을 완료하기 위해 이용될 수 있는 처리 시스템의 개략적 상면도이다. 처리 시스템(600)의 일례는 캘리포니아주 산타클라라의 Applied Materials, Inc.로부터 입수가능한 Centura® 시스템이다. 임의의 편리한 타입의 이송 로봇(604)이 처리 시스템(600)의 이송 챔버(602) 내에 배치된다. 2개의 진공 호환가능한 로드 락 챔버(606A, 606B)를 갖는 로드 락(606)이 이송 챔버(602)에 결합된다. 또한, 복수의 처리 챔버(608, 610, 612, 614, 및 616)는 이송 챔버(602)에 결합된다. 복수의 처리 챔버(608, 610, 612, 614, 및 616)는 세정 챔버, 식각 챔버, 및 에피택셜 퇴적 챔버와 같은 퇴적 챔버들 중 적어도 하나를 포함할 수 있다.
처리 챔버(608)는 퇴적 전에 기판을 세정[예를 들어, 동작(220); 동작(320)]하도록 구성되는 세정 챔버일 수 있다. 일부 구현예들에서, 처리 챔버(608)는 또한 퇴적 전에 기판으로부터 잔류물을 제거[예를 들어, 동작(240), 동작(340)]하도록 구성된다. 처리 챔버(608)는 Applied Materials SICONI™ 예비세정 프로세스를 수행하도록 구성될 수 있다. 처리 챔버(608)는 도 4에 도시된 처리 챔버(400)와 유사한 용량 결합 처리 챔버일 수 있다.
처리 챔버(616)는 기판을 식각[예를 들어, 동작(230); 동작(330)]하기 위한 식각 챔버일 수 있다. 처리 챔버(616)는 도 5에 도시된 플라즈마 처리 챔버(500)와 유사한 유도 결합 플라즈마 처리 챔버일 수 있다. 일부 구현예들에서, 처리 챔버(616)는 또한 퇴적 전에 기판으로부터 잔류물을 제거하기 위해, 산화물 제거[예를 들어, 동작(320)] 및 잔류물 제거[예를 들어, 동작(340)] 중 적어도 하나를 수행하도록 구성된다. 일부 구현예들에서, 산화물 제거[예를 들어, 동작(320)], 실리콘 식각[예를 들어, 동작(330)], 및 잔류물 제거[예를 들어, 동작(340)]는 모두 처리 챔버(616)와 같은 유도 결합 플라즈마 처리 챔버 내에서 수행된다. 처리 챔버들(610, 612, 및 614)은 에피택셜 성장 프로세스[예를 들어, 동작(250); 동작(350)]을 수행할 수 있는 에피택셜 퇴적 챔버와 같은 재료 퇴적 챔버일 수 있다.
처리 시스템(600)은 위에서 설명된 처리 시퀀스(200) 또는 처리 시퀀스(300)를 수행하기 위해 이용될 수 있다. 처리 동안, 처리될 기판은 포드(pod)(도시되지 않음) 내에서 처리 시스템(600)에 도달할 수 있다. 기판은 팩토리 인터페이스 로봇(도시되지 않음)에 의해 포드로부터 진공 호환가능한 로드 락 챔버들(606A, 606B)에 이송된다. 다음으로, 기판은 일반적으로 진공 상태로 유지되는 이송 챔버(602) 내에서 이송 로봇(604)에 의해 핸들링된다. 다음으로, 이송 로봇(604)은 동작(220) 및 동작(320)에 설명된 바와 같은 세정을 위해, 기판을 처리 챔버(608) 또는 처리 챔버(616) 내로 로딩한다. 동작(220)이 처리 챔버(608) 내에서 수행되는 구현예들에서, 이송 로봇(604)은 다음으로 기판을 처리 챔버(608)로부터 집어올리고, 동작(230)에서 설명된 바와 같은 식각을 위해, 기판을 처리 챔버(616) 내로 로딩한다. 기판은 처리 챔버(616) 내에 남아있을 수 있고, 또는 이송 로봇(604)이 다음으로 기판을 처리 챔버(616)로부터 집어올리고, 동작(240) 및 동작(340)에 설명된 바와 같은 잔류물 제거를 위해, 기판을 처리 챔버(608) 내로 로딩한다. 다음으로, 이송 로봇(604)은 기판을 처리 챔버(608) 또는 처리 챔버(616)로부터 집어올리고, 재료 퇴적을 위해, 기판을 처리 챔버(610, 612, 또는 614) 중 어느 것이든 이용가능한 것에 로딩한다. 동작(250) 및 동작(350)에 설명된 바와 같이, 에피택셜 층은 처리 챔버(610, 612 또는 614) 내에서 세정된 기판 상에 성장될 수 있다. 모든 동작들(210, 220, 230, 240, 및 250; 310, 320, 330, 340, 및 350)이 동일한 처리 시스템 내에서 수행되므로, 기판이 다양한 챔버들에 이송될 때 기판이 대기에 노출되지 않으며(예를 들어, 진공이 파괴되지 않음), 이는 오염의 기회를 감소시키고 퇴적되는 에피택셜 필름의 품질을 개선한다.
이송 챔버(602)는 프로세스 동안 진공 하에 및/또는 대기압 미만의 압력으로 유지될 수 있다. 이송 챔버의 진공 레벨은 대응하는 처리 챔버들의 진공 레벨에 일치하도록 조절될 수 있다. 예를 들어, 기판을 이송 챔버로부터 처리 챔버로(또는 그 반대로) 이송할 때, 이송 챔버 및 처리 챔버는 동일한 진공 레벨로 유지될 수 있다. 다음으로, 기판을 이송 챔버로부터 로드 락 챔버 또는 배치(batch) 로드 락 챔버로(또는 그 반대로) 이송할 때, 로드 락 챔버 또는 배치 로드 락 챔버 및 처리 챔버의 진공 레벨은 상이할 수 있지만, 이송 챔버 진공 레벨은 로드 락 챔버 또는 배치 로드 락 챔버의 진공 레벨에 일치할 수 있다. 따라서, 이송 챔버의 진공 레벨은 조절될 수 있다. 특정 구현예들에서는, 이송 챔버를 질소와 같은 불활성 가스로 백필(backfill)하는 것이 바람직할 수 있다. 일 구현예에서, 기판은 90% 초과의 질소를 갖는 환경 내에서 이송된다. 특정 구현예들에서, 기판은 고순도 NH3 환경 내에서 이송된다. 일 구현예에서, 기판은 90% 초과의 NH3를 갖는 환경 내에서 이송된다. 특정 구현예들에서, 기판은 고순도 H2 환경 내에서 이송된다. 일 구현예에서, 기판은 90% 초과의 H2를 갖는 환경 내에서 이송된다.
요약하면, 본 개시내용의 혜택들 중 일부는 기판의 표면 상의 에피택셜 퇴적 수행 전의 기판의 표면들의 개선된 세정을 포함한다. 기판 표면의 이러한 개선된 세정은 후속하여 형성되는 에피택셜 퇴적 층의 품질 개선을 야기한다. 본 발명자들은 진공 이송을 통해 처리 챔버들을 밀집시키면, 대기에의 노출이 감소되고, 그에 대응하여 산소 오염물질들에 대한 노출이 감소된다는 것을 발견하였다. 예를 들어, 식각과 퇴적 사이에서 기판을 대기에 노출시키지 않고서(예를 들어, 진공을 파괴하지 않고서), 에피택셜 퇴적 전에 실리콘의 유도 결합 플라즈마 염소 식각을 수행하면, 산소 오염물질들에 대한 노출이 감소된다. 일부 구현예들에서, 고유 산화물 제거 프로세스가 수행되고, 실리콘 식각 프로세스 및 에피택셜 퇴적 프로세스가 그에 후속된다. 대부분의 고유 산화물 제거 프로세스들은 불안정하기 때문에, 대기에의 노출 시에 고유 산화물들이 실리콘 함유 표면 상에 재성장되기 시작한다. 고유 산화물 제거 챔버를 실리콘의 식각 및 에피택셜 퇴적과 함께 밀집시키는 것은 또한 산소 오염물질들의 감소로 이어진다. 또한, 고유 산화물 제거, 실리콘 식각, 및 실리콘 식각 프로세스 후의 잔류물 제거의 프로세스들은 동일한 플라즈마 처리 챔버 내에서 수행될 수 있고, 이는 챔버 풋프린트 및 관련 비용을 감소시킨다.
본 명세서에서 이용될 때, "기판"은 그 위에 층들이 형성되거나 형성되지 않은 지지 기판일 수 있다. 패터닝된 기판은 다양한 도핑 농도 및 프로파일의 절연체 또는 반도체일 수 있고, 예를 들어 집적 회로들의 제조에서 이용되는 타입의 반도체 기판일 수 있다. 패터닝된 기판의 노출된 "실리콘"은 대부분 Si이지만, 질소, 산소, 수소, 탄소, 및 그와 유사한 것과 같은 다른 원소 구성요소들의 작은 농도들을 포함할 수 있다. 패터닝된 기판의 노출된 "실리콘 질화물"은 주로 Si3N4이지만, 산소, 수소, 탄소, 및 그와 유사한 것과 같은 다른 원소 구성요소들의 작은 농도들을 포함할 수 있다. 패터닝된 기판의 노출된 "실리콘 산화물"은 대부분 SiO2이지만, 질소, 수소, 탄소, 및 그와 유사한 것과 같은 다른 원소 구성요소들의 작은 농도들을 포함할 수 있다.
"프리커서"라는 용어는 표면으로부터 재료를 제거하거나 표면 상에 재료를 퇴적하기 위해 반응에 참여하는 임의의 프로세스 가스를 지칭하기 위해 이용된다. "플라즈마 배출물들"은 "여기된 상태"에 있고, 여기서 가스 분자의 적어도 일부가 진동 여기(vibrationally-excited), 분해 및/또는 이온화된 상태에 있다.
전반적으로, "갭" 및 "트렌치"라는 용어는 식각된 기하형상이 큰 수평 종횡비를 갖는다는 암시없이 이용된다. 표면 위로부터 볼 때, 트렌치들은 원형, 타원형, 다각형, 직사각형, 또는 다양한 다른 형상을 보일 수 있다. 트렌치는 재료의 섬 주위의 해자의 형상으로 되어 있을 수 있다. "비아"라는 용어는 수직 전기 연결부를 형성하기 위해 금속으로 채워지거나 채워지지 않을 수 있는 (위로부터 볼 때) 저 종횡비 트렌치를 지칭하기 위해 이용된다. 본 명세서에서 이용될 때, 형상추종 식각 프로세스는 표면 상의 재료를 표면과 동일한 형상으로 대체로 균일하게 제거하는 것, 즉 식각된 층의 표면과 사전 식각된 표면이 대체로 평행한 것을 언급한다. 본 기술분야의 통상의 기술자는 식각된 계면이 100% 형상추종일 수는 없을 가능성이 높음을 인식할 것이고, 따라서 "대체로(generally)"라는 용어는 허용가능한 오차들(acceptable tolerances)을 허용한다.
수 개의 구현예가 개시되었지만, 본 기술분야의 통상의 기술자라면, 개시된 구현예들의 사상으로부터 벗어나지 않고서 다양한 수정들, 대안적인 구성들 및 등가물들이 이용될 수 있음을 인식할 것이다. 부가적으로, 본 개시내용을 불필요하게 모호하게 하는 것을 회피하기 위해, 다수의 잘 알려진 프로세스 및 구성요소는 설명되지 않았다. 따라서, 상술한 설명은 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다.
본 개시내용, 또는 그것들의 예시적인 양태들 또는 구현예(들)의 구성요소들을 소개할 때, 단수 표현들(관사 "a", "an"), "그(the)", 및 "상기(said)"는 구성요소들이 하나 이상 존재함을 의미하도록 의도된다.
"포함하는(comprising, including)" 및 "갖는(having)"이라는 용어는 포괄적이며, 나열된 구성요소들 외의 추가 구성요소들이 존재할 수 있음을 의미하도록 의도된다.
다르게 언급되지 않는 한, 모든 양, 비, 비율, 및 다른 척도들은 중량에 의한 것이다. 다르게 언급되지 않는 한, 모든 백분율은 본 개시내용의 실시에 따른 전체 조성에 기초한 중량 퍼센트를 지칭하는 것이다.
상술한 것은 본 개시내용의 구현예들에 관한 것이지만, 본 개시내용의 다른 구현예들 및 추가의 구현예들은 그것의 기본 범위로부터 벗어나지 않고서 만들어질 수 있으며, 그것의 범위는 이하의 청구항들에 의해 결정된다.

Claims (15)

  1. 기판을 처리하는 방법으로서,
    패터닝된 기판을 기판 처리 영역 내로 이송하는 단계 - 상기 패터닝된 기판은 고 종횡비 피처의 저부에 위치된 노출된 실리콘 함유 표면을 갖고, 상기 고 종횡비 피처는 상기 고 종횡비 피처의 폭의 10배가 넘는 깊이를 가짐 - ;
    플라즈마 식각 프로세스를 이용하여, 상기 노출된 실리콘 함유 표면으로부터 산화물들을 제거하는 단계 - 상기 산화물들을 제거하는 단계는,
    불소 이온들 및 불활성 가스 이온들을 형성하기 위해, 플라즈마 전력을 인가하면서, 불소 함유 프리커서 및 불활성 가스를 상기 기판 처리 영역 내로 유동시키는 단계; 및
    산화물들을 제거하고, 식각된 실리콘 함유 표면을 형성하기 위해, 상기 기판에 바이어스를 인가하면서 상기 불소 이온들 및 수소 함유 이온들로 상기 실리콘 함유 표면을 식각하는 단계를 포함함 - ; 및
    상기 식각된 실리콘 함유 표면 상에 에피택셜 층을 형성하는 단계 - 상기 플라즈마 식각 프로세스, 및 상기 에피택셜 층을 형성하는 단계는 상기 패터닝된 기판을 대기에 노출시키지 않고서 수행됨 -
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 불활성 가스는 아르곤(Ar), 크립톤(Kr), 크세논(Xe), 또는 이들의 조합들로 이루어진 그룹으로부터 선택되는, 방법.
  3. 제2항에 있어서, 상기 불소 함유 프리커서는 2원자 불소(diatomic fluorine)(F2), 단원자 불소(monatomic fluorine)(F), 3불화 질소(nitrogen trifluoride)(NF3), 5불화 질소(nitrogen pentafluoride)(NF5), 6불화 황(sulfur hexafluoride)(SF6), 2불화 크세논(xenon difluoride)(XeF2), 4불화 탄소(carbon tetrafluoride)(CF4), 옥타플루오로시클로부탄(octafluorocyclobutane)(C4F8), 트리플루오로메탄(trifluoromethane)(CHF3), 불화 수소(hydrogen fluoride)(HF), 및 이들의 조합들로 이루어진 그룹으로부터 선택되는, 방법.
  4. 제3항에 있어서, 상기 플라즈마는 유도 결합 플라즈마인, 방법.
  5. 제1항에 있어서, 상기 불소 함유 프리커서 및 상기 불활성 가스의 유량은 80:1 내지 150:1의 불활성 가스 대 불소 원자 유동비를 야기하는, 방법.
  6. 제1항에 있어서, 상기 패터닝된 기판은 약 섭씨 20도 내지 약 섭씨 50도의 온도로 유지되는, 방법.
  7. 제1항에 있어서, 상기 플라즈마 식각 프로세스는 약 5 mTorr 내지 약 80 mTorr의 압력에서 수행되는, 방법.
  8. 기판을 처리하는 방법으로서,
    패터닝된 기판을 기판 처리 영역 내로 이송하는 단계 - 상기 패터닝된 기판은 고 종횡비 피처의 저부에 위치된 노출된 실리콘 함유 표면을 갖고, 상기 고 종횡비 피처는 상기 고 종횡비 피처의 폭의 10배가 넘는 깊이를 가짐 - ;
    제1 플라즈마 식각 프로세스를 이용하여, 상기 노출된 실리콘 함유 표면으로부터 산화물들을 제거하는 단계 - 상기 산화물들을 제거하는 단계는,
    불소 함유 이온들 및 아르곤 이온들을 형성하기 위해, 플라즈마 전력을 인가하면서, 3불화 질소(NF3) 및 아르곤 가스를 상기 기판 처리 영역 내로 유동시키는 단계 - NF3 및 아르곤 가스의 유량은 80:1 내지 150:1의 아르곤 가스 대 NF3 원자 유동비를 야기함 - ; 및
    식각된 실리콘 함유 표면을 형성하기 위해, 상기 기판에 바이어스를 인가하면서 상기 불소 이온들 및 상기 아르곤 이온들로 상기 실리콘 함유 표면을 식각하는 단계를 포함함 - ; 및
    상기 식각된 실리콘 함유 표면 상에 에피택셜 층을 형성하는 단계 - 상기 플라즈마 식각 프로세스, 및 상기 패터닝된 기판의 표면 상에 에피택셜 층을 형성하는 단계는 상기 패터닝된 기판을 대기에 노출시키지 않고서 수행됨 -
    를 포함하는 방법.
  9. 제8항에 있어서, 상기 바이어스는 약 200W 내지 400W 범위 내의 전력 레벨을 갖는, 방법.
  10. 제9항에 있어서, 상기 패터닝된 기판은 약 섭씨 20도 내지 약 섭씨 50도의 온도로 유지되는, 방법.
  11. 제10항에 있어서, 상기 플라즈마 식각 프로세스는 약 5 mTorr 내지 약 80 mTorr의 압력에서 수행되는, 방법.
  12. 기판을 처리하는 방법으로서,
    패터닝된 기판을 기판 처리 영역 내로 이송하는 단계 - 상기 패터닝된 기판은 고 종횡비 피처의 저부에 위치된 노출된 실리콘 함유 표면을 갖고, 상기 고 종횡비 피처는 상기 고 종횡비 피처의 폭의 10배가 넘는 깊이를 가짐 - ;
    제1 플라즈마 식각 프로세스를 이용하여, 상기 노출된 실리콘 함유 표면으로부터 산화물들을 제거하는 단계 - 상기 산화물들을 제거하는 단계는,
    상기 기판에 바이어스를 인가하면서 상기 노출된 실리콘 함유 표면에 불소 함유 이온들로 충격을 주기 위해, 플라즈마 전력을 인가하면서 불소 함유 프리커서 및 무거운 불활성 프리커서(heavy inert precursor)를 상기 기판 처리 영역 내로 유동시키는 단계를 포함함 - ;
    제2 플라즈마 식각 프로세스를 이용하여, 상기 노출된 실리콘 함유 표면을 식각하는 단계 - 상기 식각하는 단계는,
    염소 함유 이온들 및 수소 함유 이온들을 형성하기 위해, 플라즈마 전력을 인가하면서 염소 함유 프리커서 및 수소 함유 프리커서를 포함하는 식각 가스 혼합물을 상기 기판 처리 영역 내로 유동시키는 단계; 및
    상기 실리콘 함유 표면을 상기 염소 함유 이온들 및 상기 수소 함유 이온들로 식각하는 단계를 포함함 - ;
    제3 플라즈마 식각 프로세스에 의해, 상기 패터닝된 기판의 상기 실리콘 함유 표면으로부터 에천트 잔류물을 제거하는 단계 - 상기 에천트 잔류물을 제거하는 단계는,
    염소 함유 이온들 및 수소 함유 이온들을 형성하기 위해, 상기 기판에 바이어스를 인가하고 상기 플라즈마 전력을 인가하면서, 상기 염소 함유 프리커서 및 상기 수소 함유 프리커서를 상기 기판 처리 영역 내로 유동시키는 단계; 및
    상기 기판에 상기 바이어스를 인가하면서 상기 실리콘 함유 표면을 상기 염소 함유 이온들 및 상기 수소 함유 이온들로 식각하는 단계를 포함함 - ; 및
    상기 패터닝된 기판의 식각된 실리콘 함유 표면 상에 에피택셜 층을 형성하는 단계 - 상기 제3 플라즈마 식각 프로세스, 및 상기 패터닝된 기판의 표면 상에 에피택셜 층을 형성하는 단계는 상기 패터닝된 기판을 대기에 노출시키지 않고서 수행됨 -
    를 포함하는 방법.
  13. 제12항에 있어서, 상기 무거운 불활성 프리커서는 아르곤(Ar), 크립톤(Kr), 크세논(Xe), 또는 이들의 조합들로 이루어진 그룹으로부터 선택되는, 방법.
  14. 제12항에 있어서, 상기 불소 함유 프리커서는 2원자 불소(F2), 단원자 불소(F), 3불화 질소(NF3), 5불화 질소(NF5), 6불화 황(SF6), 2불화 크세논(XeF2), 4불화 탄소(CF4), 옥타플루오로시클로부탄(C4F8), 트리플루오로메탄(CHF3), 불화 수소(HF), 및 이들의 조합들로 이루어진 그룹으로부터 선택되는, 방법.
  15. 제12항에 있어서, 상기 수소 함유 프리커서는 원자 수소, 분자 수소, 암모니아, 및 이들의 조합들로 이루어진 그룹으로부터 선택되는, 방법.
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Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
WO2017106089A1 (en) * 2015-12-18 2017-06-22 Applied Materials, Inc. Cleaning method
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10424487B2 (en) 2017-10-24 2019-09-24 Applied Materials, Inc. Atomic layer etching processes
US10128086B1 (en) * 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10283324B1 (en) * 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
TWI641117B (zh) * 2017-11-22 2018-11-11 旺宏電子股份有限公司 用於三維記憶體元件的半導體結構及其製造方法
US10217761B1 (en) 2017-11-22 2019-02-26 Macronix International Co., Ltd. Semiconductor structure and manufacturing method thereof
SG11202004796PA (en) * 2017-11-30 2020-06-29 Lam Res Corp Silicon oxide silicon nitride stack stair step etch
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
KR20220143158A (ko) * 2018-01-15 2022-10-24 어플라이드 머티어리얼스, 인코포레이티드 원격 플라즈마 산화에 대한 아르곤 추가
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US11393661B2 (en) * 2018-04-20 2022-07-19 Applied Materials, Inc. Remote modular high-frequency source
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US11069511B2 (en) 2018-06-22 2021-07-20 Varian Semiconductor Equipment Associates, Inc. System and methods using an inline surface engineering source
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US20220037132A1 (en) * 2018-10-05 2022-02-03 Lam Research Corporation Removing metal contamination from surfaces of a processing chamber
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
EP3938818A4 (en) * 2019-03-12 2022-11-30 Magic Leap, Inc. METHOD OF MAKING A DISPLAY DEVICE HAVING A PATTERNED LITHIUM-BASED TRANSITION METAL OXIDE
CN111696863B (zh) * 2019-03-15 2024-04-12 北京北方华创微电子装备有限公司 硅介质材料刻蚀方法
US11456180B2 (en) * 2019-11-08 2022-09-27 Tokyo Electron Limited Etching method
CN112786441A (zh) 2019-11-08 2021-05-11 东京毅力科创株式会社 蚀刻方法及等离子体处理装置
SG10202010798QA (en) 2019-11-08 2021-06-29 Tokyo Electron Ltd Etching method and plasma processing apparatus
KR20220082068A (ko) 2019-11-08 2022-06-16 도쿄엘렉트론가부시키가이샤 에칭 방법
US11756793B2 (en) 2019-12-27 2023-09-12 Hitachi High-Tech Corporation Semiconductor device manufacturing method
US11655146B2 (en) 2020-11-13 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Extended acid etch for oxide removal
CN115491655A (zh) * 2022-10-05 2022-12-20 江苏筑磊电子科技有限公司 一种半导体技术中用于低温清洁和沉积的微波等离子辅助方法

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164330A (en) * 1991-04-17 1992-11-17 Intel Corporation Etchback process for tungsten utilizing a NF3/AR chemistry
US6171974B1 (en) * 1991-06-27 2001-01-09 Applied Materials, Inc. High selectivity oxide etch process for integrated circuit structures
US5413670A (en) * 1993-07-08 1995-05-09 Air Products And Chemicals, Inc. Method for plasma etching or cleaning with diluted NF3
US5888906A (en) * 1996-09-16 1999-03-30 Micron Technology, Inc. Plasmaless dry contact cleaning method using interhalogen compounds
US5981398A (en) * 1998-04-10 1999-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Hard mask method for forming chlorine containing plasma etched layer
US6686292B1 (en) * 1998-12-28 2004-02-03 Taiwan Semiconductor Manufacturing Company Plasma etch method for forming uniform linewidth residue free patterned composite silicon containing dielectric layer/silicon stack layer
US6110836A (en) * 1999-04-22 2000-08-29 Applied Materials, Inc. Reactive plasma etch cleaning of high aspect ratio openings
US6255179B1 (en) * 1999-08-04 2001-07-03 International Business Machines Corporation Plasma etch pre-silicide clean
US20020124867A1 (en) * 2001-01-08 2002-09-12 Apl Co., Ltd. Apparatus and method for surface cleaning using plasma
US7111629B2 (en) * 2001-01-08 2006-09-26 Apl Co., Ltd. Method for cleaning substrate surface
US6584987B1 (en) * 2001-03-16 2003-07-01 Taiwan Semiconductor Manufacturing Company Method for improved cleaning in HDP-CVD process with reduced NF3 usage
US6902629B2 (en) * 2002-04-12 2005-06-07 Applied Materials, Inc. Method for cleaning a process chamber
US7521000B2 (en) 2003-08-28 2009-04-21 Applied Materials, Inc. Process for etching photomasks
US7078312B1 (en) * 2003-09-02 2006-07-18 Novellus Systems, Inc. Method for controlling etch process repeatability
US20050258137A1 (en) * 2004-03-24 2005-11-24 Sawin Herbert H Remote chamber methods for removing surface deposits
US20060016459A1 (en) * 2004-05-12 2006-01-26 Mcfarlane Graham High rate etching using high pressure F2 plasma with argon dilution
US7488689B2 (en) * 2004-12-07 2009-02-10 Tokyo Electron Limited Plasma etching method
KR100659579B1 (ko) * 2004-12-08 2006-12-20 한국전자통신연구원 발광 소자 및 발광 소자의 제조방법
JP4145925B2 (ja) * 2006-01-31 2008-09-03 シャープ株式会社 プラズマエッチング方法
WO2007148569A1 (ja) * 2006-06-23 2007-12-27 Sharp Kabushiki Kaisha プラズマ処理装置、プラズマ処理方法、および光電変換素子
US7651948B2 (en) 2006-06-30 2010-01-26 Applied Materials, Inc. Pre-cleaning of substrates in epitaxy chambers
US7517804B2 (en) 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
US7951683B1 (en) * 2007-04-06 2011-05-31 Novellus Systems, Inc In-situ process layer using silicon-rich-oxide for etch selectivity in high AR gapfill
US8008166B2 (en) 2007-07-26 2011-08-30 Applied Materials, Inc. Method and apparatus for cleaning a substrate surface
JP5558480B2 (ja) * 2008-10-31 2014-07-23 アプライド マテリアルズ インコーポレイテッド Ｐ３ｉチャンバにおける共形ドープの改善
US20100273291A1 (en) 2009-04-28 2010-10-28 Applied Materials, Inc. Decontamination of mocvd chamber using nh3 purge after in-situ cleaning
US8501629B2 (en) 2009-12-23 2013-08-06 Applied Materials, Inc. Smooth SiConi etch for silicon-containing films
US8741778B2 (en) 2010-12-14 2014-06-03 Applied Materials, Inc. Uniform dry etch in two stages
US20130045605A1 (en) * 2011-08-18 2013-02-21 Applied Materials, Inc. Dry-etch for silicon-and-nitrogen-containing films
US8679982B2 (en) * 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US8679983B2 (en) * 2011-09-01 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and nitrogen
US9034773B2 (en) * 2012-07-02 2015-05-19 Novellus Systems, Inc. Removal of native oxide with high selectivity
US9449794B2 (en) 2012-07-20 2016-09-20 Applied Materials, Inc. Symmetrical inductively coupled plasma source with side RF feeds and spiral coil antenna
US20140069459A1 (en) * 2012-09-09 2014-03-13 Novellus Systems, Inc. Methods and apparatus for cleaning deposition chambers
US8969212B2 (en) * 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US9064816B2 (en) * 2012-11-30 2015-06-23 Applied Materials, Inc. Dry-etch for selective oxidation removal
WO2014092856A1 (en) * 2012-12-14 2014-06-19 The Penn State Research Foundation Ultra-high speed anisotropic reactive ion etching
US20140213016A1 (en) * 2013-01-30 2014-07-31 Applied Materials, Inc. In situ silicon surface pre-clean for high performance passivation of silicon solar cells
US8801952B1 (en) 2013-03-07 2014-08-12 Applied Materials, Inc. Conformal oxide dry etch
CN110735181A (zh) 2013-08-09 2020-01-31 应用材料公司 于外延生长之前预清洁基板表面的方法和设备
US9443728B2 (en) 2013-08-16 2016-09-13 Applied Materials, Inc. Accelerated relaxation of strain-relaxed epitaxial buffers by use of integrated or stand-alone thermal processing
US9236265B2 (en) * 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9576809B2 (en) * 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9190293B2 (en) * 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
US9558928B2 (en) * 2014-08-29 2017-01-31 Lam Research Corporation Contact clean in high-aspect ratio structures
JP6362488B2 (ja) * 2014-09-09 2018-07-25 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
JP6320282B2 (ja) * 2014-12-05 2018-05-09 東京エレクトロン株式会社 エッチング方法
US9881805B2 (en) * 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
WO2017106089A1 (en) * 2015-12-18 2017-06-22 Applied Materials, Inc. Cleaning method
WO2018052477A2 (en) * 2016-09-15 2018-03-22 Applied Materials, Inc. An integrated method for wafer outgassing reduction
US10319613B2 (en) * 2016-12-13 2019-06-11 Tokyo Electron Limited Method of selectively etching first region made of silicon nitride against second region made of silicon oxide
US10483118B2 (en) * 2017-05-11 2019-11-19 Tokyo Electron Limited Etching method

Also Published As

Publication number Publication date
TW201732872A (zh) 2017-09-16
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