WO2007148569A1 - プラズマ処理装置、プラズマ処理方法、および光電変換素子 - Google Patents

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Takanori Nakano
Hitoshi Sannomiya
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Sharp Kabushiki Kaisha
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Definitions

  • Plasma processing apparatus plasma processing method, and photoelectric conversion element
  • the present invention relates to a plasma processing apparatus, a plasma processing method, and a photoelectric conversion element.
  • the present invention uses a plasma processing apparatus having a supply unit that supplies CW (continuous waveform) AC power and pulse-modulated AC power to the same plasma reaction chamber, and the plasma processing apparatus.
  • the present invention relates to a plasma processing method for performing at least two plasma processing steps, and a photoelectric conversion element manufactured using the method. More specifically, the present invention forms at least an i-type amorphous silicon-based photoelectric conversion layer and an i-type crystalline silicon-based photoelectric conversion layer using a plasma CVD (Chemical Vapor Deposition) method in the same plasma reaction chamber.
  • the present invention relates to a plasma processing apparatus and method, and a silicon-based thin film photoelectric conversion element manufactured using the apparatus and method.
  • a characteristic of silicon-based thin film photoelectric conversion elements is that a semiconductor film or a metal electrode film is laminated on a large-area and inexpensive substrate using a film-forming apparatus such as a plasma CDV apparatus or a sputtering apparatus, and then It is possible to achieve both cost reduction and high performance of photoelectric conversion elements by separating and connecting photoelectric conversion cells manufactured on the same substrate using a method such as laser patterning. .
  • the photoelectric conversion element As an example of the photoelectric conversion element, a photoelectric conversion element layer using an amorphous silicon thin film as a photoelectric conversion layer, a photoelectric conversion element layer using a crystalline silicon thin film having a different band gap as a photoelectric conversion layer, and There is a stacked silicon-based thin film photoelectric conversion element having a structure of stacking layers. This stacked silicon thin film photoelectric conversion element is attracting attention as a photoelectric conversion element having high conversion efficiency.
  • JP-A-59-139682 in the formation of the crystalline silicon-based semiconductor layer, among the formation conditions of the amorphous silicon-based semiconductor layer, the substrate temperature, the input power, and the gas flow rate are increased, respectively, and the hydrogen of the source gas is further increased. There is a description that it is preferable to increase the concentration. That is, the formation conditions differ in the process of forming these silicon-based semiconductor films. In order to form a crystalline silicon-based semiconductor layer, a larger input power is required than when an amorphous silicon-based semiconductor layer is formed.
  • a plasma CVD apparatus for a thin film solar cell an in-line method in which a plurality of reaction chambers (also referred to as chambers, hereinafter the same) are connected in a straight line, or an intermediate chamber is provided in the center, and a plurality of chambers are provided around the reaction chamber.
  • a multi-chamber system in which reaction chambers are arranged is adopted.
  • a thin film solar cell plasma CVD apparatus employing the in-line method includes a plurality of reaction chambers in which an i-type silicon photoelectric conversion layer is formed. These reaction chambers require the most maintenance among the various parts of the equipment. For this reason, even if maintenance is required for one reaction chamber for forming the i-type silicon photoelectric conversion layer, the entire production line is stopped.
  • the multi-chamber method is a method in which a substrate to be deposited is moved to each reaction chamber via an intermediate chamber.
  • a movable partition capable of maintaining airtightness is provided between each reaction chamber and the intermediate chamber. For this reason, even if a problem occurs in one reaction chamber, the other reaction chambers can be used, and production cannot be stopped as a whole.
  • this multi-chamber type production apparatus since there are multiple flow lines of the substrate through the intermediate chamber, it is inevitable that the mechanical structure of the intermediate chamber is complicated. For example, The mechanism for moving the substrate while maintaining the airtightness between the intermediate chamber and each reaction chamber becomes complicated. This makes the device expensive. There is also a problem that the number of reaction chambers arranged around the intermediate chamber is spatially limited.
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2000-252495 (Patent Document 2) describes a plasma in which a p-type semiconductor layer, an i-type crystalline silicon-based photoelectric conversion layer, and an n-type semiconductor layer are the same.
  • a silicon-based thin film photoelectric conversion device characterized in that the film is successively formed in a C VD reaction chamber, and the p-type semiconductor layer is formed under the condition that the pressure in the plasma reaction chamber is 5 Torr (667 Pa) or more.
  • Manufacturing methods have been proposed. According to this method, it is said that a photoelectric conversion device having good performance and quality can be manufactured with a simple device at low cost and high efficiency.
  • Patent Document 1 JP 59-139682 A
  • Patent Document 2 JP 2000-252495 A
  • the conventional plasma processing apparatus only includes power supply means for outputting one type of AC waveform. If at least two plasma processing steps are performed in the same plasma reaction chamber, the equipment configuration cannot be designed to be suitable for all steps. In at least one process, there is a problem that the plasma processing conditions are limited by the apparatus configuration.
  • discharge start voltage the voltage at which glow discharge occurs between parallel plates
  • d the distance between parallel plate electrodes and the gas pressure p (Torr) according to Noschen's law. It is expressed. Relationship of the discharge start voltage and the product pd is the discharge start voltage when the different forces product pd is 10 2 to 10-one according to the type of gas becomes a minimum value. Spark discharge occurs when electrons accelerated by an electric field collide with gas molecules and ionize the gas.
  • the discharge start voltage has a minimum value with respect to the gas pressure.
  • the discharge start voltage is minimized in one condition. If the distance d is set, the discharge start voltage becomes large under the other processing condition, so that a larger voltage must be applied to generate plasma. If the magnitude of the applied voltage is insufficient, plasma will not be generated, or even if it is generated, a uniform plasma cannot be maintained! /.
  • the discharge start voltage is minimized for each plasma processing step, or It is not always possible to make the discharge start voltage substantially the same for each plasma processing step. There are cases where the discharge start voltage differs for each plasma processing step.
  • a stacked silicon thin film photoelectric conversion element including a crystalline silicon photoelectric conversion layer and an amorphous silicon photoelectric conversion layer is formed by plasma CVD in the same plasma reaction chamber (deposition chamber).
  • the formation conditions and apparatus configuration of a high-quality crystalline silicon thin film layer are limited to a narrower setting range than the case of an amorphous silicon thin film layer. For this reason, when both thin film layers are formed in the same plasma CVD film forming chamber, the apparatus configuration is designed to suit the conditions of the crystalline silicon thin film layer.
  • the formation conditions are different from the formation conditions of the crystalline silicon-based semiconductor layer as follows.
  • the hydrogen concentration of the source gas is low (the dilution rate of the material gas is small). Becomes faster and difficult to control.
  • the present invention has been made in view of the above points, and an object of the present invention is to provide plasma processing conditions depending on the apparatus configuration when at least two plasma processing steps are performed in the same plasma reaction chamber. It is an object of the present invention to provide a plasma processing apparatus capable of performing more various plasma processing even in a limited process.
  • Another object of the present invention is that when at least two plasma processing steps with different plasma generation voltages (discharge start voltages) are performed in the same plasma reaction chamber, uniform plasma is generated between the electrodes in both steps.
  • Still another object of the present invention is to provide a semiconductor layer of a silicon-based thin film photoelectric conversion element including an i amorphous silicon photoelectric conversion layer and an i-type crystalline silicon photoelectric conversion layer in the same plasma reaction chamber.
  • the film formation rate of the amorphous silicon-based photoelectric conversion layer is reduced and the gap between the anode electrode and the force sword electrode is reduced. It is possible to generate a uniform plasma.
  • the present invention is a plasma processing apparatus, which is a plasma reaction chamber, a first force sword anode electrode that is installed in the plasma reaction chamber and includes a first force sword electrode.
  • a first power supply unit that switches the first output power between the pole pair and the CW AC power and the pulse-modulated AC power and supplies the first output power to the first force sword electrode; Equipped with.
  • CW AC power or pulse-modulated AC power is appropriately selected as the plasma processing power. can do. This makes it possible to perform a wider variety of plasma treatments even in a process where the plasma treatment conditions are limited by the apparatus configuration.
  • the plasma processing apparatus can change the gas pressure inside the plasma reaction chamber.
  • a gas pressure variable part is further provided.
  • the first power supply unit includes a power output unit that outputs CW AC power and a modulation unit.
  • the modulation unit pulse-modulates the CW AC power from the power output unit.
  • the modulation unit passes the CW AC power by stopping the pulse modulation.
  • the first power supply unit includes a CW power output unit that outputs CW AC power, a pulse power output unit that outputs pulse-modulated AC power, an output of the CW power output unit, and a pulse And a switching unit that switches the first output voltage with the output of the power output unit.
  • the plasma processing apparatus further includes a second force sword 'anode electrode pair provided inside the plasma reaction chamber and including the second force sword electrode.
  • the plasma processing apparatus further includes an impedance matching circuit.
  • the impedance matching circuit performs impedance matching between the i-th power sword / anode electrode pair and the i-th power supply unit, and at the same time the impedance between the second sword-anode electrode pair and the 1st power supply unit. Perform alignment.
  • the plasma processing apparatus includes a first impedance matching circuit that performs impedance matching between the first force sword 'anode electrode pair and the first power supply unit, and CW AC power and pulse modulation.
  • a second power supply for switching the second output power between the AC power and supplying the second output power to the second cathode electrode; a second force sword 'anode electrode pair; And a second impedance matching circuit that performs impedance matching with the second power supply unit.
  • the plasma processing apparatus is an apparatus for manufacturing a silicon-based thin film photoelectric conversion element including at least an i-type amorphous silicon-based photoelectric conversion layer and an i-type crystalline silicon-based photoelectric conversion layer.
  • the modulation unit outputs pulse-modulated AC power when the i-type amorphous silicon-based photoelectric conversion layer is formed.
  • the modulation unit outputs CW AC power when the i-type crystalline silicon-based photoelectric conversion layer is formed.
  • a plasma processing method for performing at least two plasma processings in the same plasma reaction chamber, wherein CW is used as power for plasma processing.
  • CW AC power or pulse-modulated AC power is appropriately selected as the plasma processing power. can do. This makes it possible to perform a wider variety of plasma treatments even in a process where the plasma treatment conditions are limited by the apparatus configuration.
  • the discharge start voltage in the second plasma treatment is set higher than the discharge start voltage in the first plasma treatment.
  • the discharge start voltage is low!
  • CW AC power is used as the power for plasma treatment.
  • the discharge start voltage is high, and the plasma treatment process is pulse-modulated AC power. Is used as power for plasma processing. Therefore, even during a plasma treatment process with a high discharge start voltage, uniform plasma can be generated and maintained between the electrodes. Furthermore, the plasma processing speed can be reduced by reducing the amount of power input between the electrodes. Thereby, the control of the processing amount can be facilitated.
  • a force sword 'anode electrode pair is installed inside the plasma reaction chamber.
  • the distance between the electrodes in the force sword / anode electrode pair is the same in the first and second plasma treatments.
  • the gas pressure inside the plasma reaction chamber is set to be different between the first and second plasma treatments.
  • the gas introduced into the plasma reaction chamber and decomposed in the first plasma treatment is introduced into the plasma reaction chamber in the second plasma treatment and decomposed. Rather, it is a gas that is easily ionized with respect to a voltage of the same magnitude.
  • the first plasma treatment is a film formation treatment by a plasma CVD method.
  • the second plasma process is a plasma etching process.
  • the plasma etching process is performed on the inner wall of the plasma reaction chamber by a film forming process. This is a process of etching the deposited film.
  • the plasma processing method is a method of forming a photoelectric conversion element including a plurality of semiconductor layers.
  • the film forming process is a process for forming at least one of a plurality of semiconductor layers.
  • the first and second plasma treatments are steps of forming a semiconductor film by a plasma CVD method.
  • the plasma processing method is a method of forming a photoelectric conversion element including a crystalline silicon-based photoelectric conversion layer and an amorphous silicon-based photoelectric conversion layer.
  • the first plasma treatment is a treatment for forming a crystalline silicon-based photoelectric conversion layer by a plasma CVD method.
  • the second plasma treatment is a treatment for forming an amorphous silicon photoelectric conversion layer by a plasma CVD method.
  • the plasma treatment method is attached to the inner wall of the plasma reaction chamber using pulse-modulated AC power.
  • the method further includes a step of etching the film.
  • the crystalline silicon-based photoelectric conversion layer is an i-type crystalline silicon-based photoelectric conversion layer.
  • the amorphous silicon-based photoelectric conversion layer is an i-type amorphous silicon-based photoelectric conversion layer.
  • a high-quality i-type amorphous silicon-based photoelectric conversion layer can be uniformly formed in the surface direction at a desired film formation rate.
  • a force sword 'anode electrode pair is installed inside the plasma reaction chamber.
  • the distance between the electrodes in the force sword / anode electrode pair is the same for the first and second plasma treatments. And the same.
  • the photoelectric conversion element includes a p-type semiconductor layer made of an amorphous silicon-based semiconductor provided on a light incident side of the i-type amorphous silicon-based photoelectric conversion layer, and an i-type amorphous silicon-based semiconductor. It further includes a buffer layer having an amorphous silicon semiconductor power provided between the photoelectric conversion layer and the P-type semiconductor layer.
  • the plasma processing method further includes a step of forming a p-type semiconductor layer and a step of forming a buffer layer using pulse-modulated AC power.
  • a photoelectric conversion element manufactured by a plasma processing method for performing at least two plasma processes inside the same plasma reaction chamber, wherein CW AC power is used.
  • plasma processing can be performed using CW AC power in one step, and other steps can be performed. Then, plasma treatment can be performed using pulse-modulated AC power. As a result, it is possible to perform more various plasma treatments even in a process in which the plasma treatment conditions are limited by the apparatus configuration.
  • the CW AC power is used in the first plasma processing step with a low discharge start voltage. Is used as the plasma processing power, and the discharge start voltage is high!
  • pulse-modulated AC power is used as the plasma processing power.
  • i-type amorphous silicon photoelectric conversion layers with different deposition conditions
  • the device configuration is generally designed to be suitable for forming an i-type crystalline silicon-based photoelectric conversion layer. is there. This is because the setting conditions and the device configuration of a high-quality crystalline silicon-based photoelectric conversion layer are limited to be narrower than the case of an amorphous silicon-based thin film layer.
  • the step of forming the i-type crystalline silicon-based photoelectric conversion layer it is preferable to increase the input power to the plasma while increasing the deposition speed and the crystallinity.
  • the process of forming a silicon-based photoelectric conversion layer it is generally known that reducing the film formation rate is preferable for improving the film quality! /
  • high power can be applied by generating plasma using CW AC power in the step of forming the i-type crystalline silicon-based photoelectric conversion layer, so that high-quality i-type crystalline silicon can be supplied.
  • the system photoelectric conversion layer can be formed at a higher deposition rate.
  • pulse modulation was performed in the step of forming the i-type amorphous silicon photoelectric conversion layer in the same plasma reaction chamber as the plasma reaction chamber in which the step of forming the i-type crystalline silicon photoelectric conversion layer is performed.
  • Use AC power Use AC power.
  • the momentary applied voltage is increased to generate a uniform plasma between the electrodes, and the time average value of the amount of power is reduced by applying power in pulses, so that the film formation rate can be reduced. It becomes possible.
  • a high-quality i-type amorphous silicon-based photoelectric conversion layer can be uniformly formed in the substrate surface direction at a desired film formation rate.
  • FIG. 1 is a schematic cross-sectional view of a plasma processing apparatus according to an embodiment of the present invention.
  • FIG. 2 is a schematic diagram equivalently showing a power supply unit of the plasma processing apparatus of FIG.
  • FIG. 3 is a schematic diagram equivalently showing a power supply unit of the plasma processing apparatus of FIG. 1.
  • FIG. 4 is a schematic cross-sectional view of a silicon-based thin film photoelectric conversion element according to Embodiments 3, 4, and 5.
  • FIG. 5 is a schematic cross-sectional view of a silicon-based thin film photoelectric conversion element according to Embodiment 6.
  • FIG. 6 is a schematic view of a plasma processing apparatus according to Embodiment 9.
  • FIG. 7 is a schematic view of a plasma processing apparatus according to a tenth embodiment.
  • FIG. 1 is a schematic cross-sectional view of the plasma processing apparatus according to the present embodiment.
  • the plasma processing apparatus in FIG. 1 is an apparatus for forming a semiconductor layer by a plasma CVD method.
  • This plasma processing apparatus has a sealable plasma reaction chamber 101 and a pair of a force sword electrode 102 and an anode electrode 103 which are parallel plate electrodes installed in the plasma reaction chamber 101.
  • the interelectrode distance between the force sword electrode 102 and the anode electrode 103 is determined according to desired processing conditions, and is generally about several millimeters and several tens of millimeters.
  • the force sword electrode 102 and the anode electrode 103 are generally fixed. However, the distance between the electrodes may be adjusted by moving at least one of the force sword electrode 102 and the anode electrode 103. In the case of the movable type, it becomes possible to adjust the distance between the electrodes in accordance with the formation conditions for each process. This is not suitable for mass production equipment because of its complexity and maintenance. Moreover, since the movable range is also limited, it is not practical.
  • an electric power supply unit 108 for supplying electric power to the force sword electrode 102, and impedance matching for performing impedance matching between the electric power supply unit 108 and the force sword electrode 102 / anode electrode 103 pair.
  • Circuit 105 is installed.
  • the power supply unit 108 is connected to one end of the power introduction line 106a.
  • the other end of the power introduction line 106 a is connected to the impedance matching circuit 105.
  • One end of a power introduction line 106b is connected to the impedance matching circuit 105.
  • the other end of the power introduction line 106b is connected to the force sword electrode 102.
  • the power supply unit 108 only needs to be capable of CW (continuous waveform) AC output and pulse-modulated (on / off control) AC output.
  • FIGS. 2 and 3 are diagrams equivalently showing a configuration example of the power supply unit 108.
  • the power supply unit 108 includes a power output unit 108a and a modulation unit 108b.
  • the CW AC power output from the power output unit 108a is modulated by the modulation unit 108b and output to the outside of the power supply unit 108.
  • the output is switched by outputting the CW AC power as it is without modulation by the modulation unit 108b, and by outputting the AC power pulse-modulated by the modulation unit 108b.
  • the power output unit 108a that outputs AC power can be shared when CW AC power is output and when pulse-modulated AC power is output, so that the configuration of the power supply unit 108 can be simplified.
  • the power supply unit 108 may include a CW power output unit 108c, a pulse power output unit 108d, and a switching unit 108e for switching these outputs.
  • the switching unit 108e appropriately selects the CW power output from the CW power output unit 108c and the pulse power output from the pulse power output unit 108d, and outputs the selected AC power to the outside of the power supply unit 108.
  • the frequency of AC power output from the power supply unit 108 is generally 13.56 MHz.
  • the frequency of the AC power is not limited to this, and a frequency of several kHz to VHF band, and further a microwave band may be used.
  • the ON time and OFF time during pulse modulation can be set arbitrarily, and are set in the range of several seconds to several milliseconds.
  • the anode electrode 103 is electrically grounded, and the work 107 is placed on the anode electrode 103.
  • the workpiece 107 may be placed on the force sword electrode 102, but is generally placed on the anode electrode 103 in order to reduce film quality deterioration due to ion damage in the plasma.
  • a gas inlet 110 is provided in the plasma reaction chamber 101. From gas inlet 110 A gas 118 such as a dilution gas, a material gas, or a doping gas is introduced.
  • gas 118 such as a dilution gas, a material gas, or a doping gas is introduced.
  • a vacuum pump 116 and a pressure adjusting valve 117 are connected in series to the plasma reaction chamber 101, and the gas pressure in the plasma reaction chamber 101 is kept substantially constant.
  • the gas pressure in the plasma reaction chamber 101 can be changed by the pressure adjusting valve 117.
  • a semiconductor layer of a thin-film amorphous silicon photoelectric conversion element having a pin structure is formed on a work 107 in the same plasma reaction chamber 101 by a plasma CVD method. .
  • the p-type amorphous silicon layer and the i-type amorphous silicon layer are formed by using pulse-modulated AC power as a power source for plasma processing (second plasma processing step).
  • N-type amorphous silicon layer is formed by using CW AC power as a power source for plasma processing (first plasma processing step).
  • the p-type amorphous silicon layer can be deposited under the following deposition conditions. It is desirable that the pressure in the plasma reaction chamber 101 at the time of film formation is 200 Pa or more and 3000 Pa or less. In this embodiment, the pressure is 400 Pa. In this embodiment, the substrate 201 is preferably set to 180 ° C. under the substrate temperature of 250 ° C. or less. In addition, pulsed-modulated AC power with a frequency of 13.56 MHz was used as the plasma processing power input to the force sword electrode 102. The power density per force cathode electrode 102 unit area 0. OlWZcm 2 or 0. The 3WZcm 2 below that it is desirable instrument embodiment was 0. lWZcm 2.
  • the on-time and off-time during pulse modulation can be set according to the desired deposition rate, and is usually set in the range of several seconds to several milliseconds. In this embodiment, the on time is 50 s and the off time is 100 ⁇ s.
  • a gas containing silane gas, hydrogen gas, and diborane gas is used as the mixed gas introduced into the plasma reaction chamber 101.
  • the flow rate of the hydrogen gas relative to the silane gas is 10 times in this embodiment, which is desired to be several times to several tens of times.
  • the thickness of the ⁇ -type amorphous silicon layer is preferably 2 nm or more in order to give a sufficient internal electric field to the i-type amorphous silicon layer.
  • the p-type amorphous silicon layer increases the light reaching the i-type amorphous silicon layer by suppressing the light absorption of the p-type amorphous silicon layer, which is an inactive layer.
  • the thickness of the con layer is preferably as thin as possible. Therefore, the thickness of the p-type amorphous silicon layer is usually 50 nm or less. In this embodiment, the thickness of the p-type amorphous silicon layer is 20 nm.
  • the thickness of the p-type amorphous silicon layer is very thin, 50 nm or less. In order to reduce the amount of light absorption, control of the thickness is important. In this embodiment, the deposition rate is reduced by using pulse-modulated AC power for plasma processing. Thereby, the thickness of the p-type amorphous silicon layer can be easily controlled.
  • the i-type amorphous silicon layer can be deposited under the following deposition conditions.
  • the pressure in the plasma reaction chamber 101 during film formation is 200 Pa or more and 3000 Pa or less.
  • the substrate 201 is set to a substrate temperature of 180 ° C. in this embodiment, which is desirably 250 ° C. or less.
  • pulse-modulated AC power with a frequency of 13.56 MHz was used as the plasma processing power input to the force sword electrode 102.
  • the on-time and off-time during pulse modulation can be set according to the desired deposition rate, and is usually set in the range of several seconds to several milliseconds. In this embodiment, the on time is 50 s and the off time is 100 ⁇ s.
  • a gas containing silane gas and hydrogen gas is used as the mixed gas introduced into the plasma reaction chamber 101.
  • the flow rate of hydrogen gas relative to silane gas is preferably 5 times or more and 20 times or less.
  • An i-type amorphous silicon layer having good film quality can be formed. In this embodiment, it is 10 times.
  • the thickness of the i-type amorphous silicon layer is set to a value from 0.1 ⁇ m to 0.5 ⁇ m in consideration of light absorption and characteristic deterioration due to light degradation. In this embodiment, the thickness of the i-type amorphous silicon layer is set to 0.
  • the deposition rate of the i-type amorphous silicon layer is too high, film quality degradation such as an increase in defect density in the film occurs. Therefore, it is important to control the deposition rate.
  • AC power pulse-modulated for plasma processing is used to reduce the film formation rate.
  • the n-type amorphous silicon layer can be formed under the following film formation conditions.
  • the pressure in the plasma reaction chamber 101 during film formation is 200 Pa or more and 3000 Pa or less.
  • the substrate 201 is set to a substrate temperature of 180 ° C. in this embodiment, which is desirably 250 ° C. or less.
  • CW AC power with a frequency of 13.56 MHz was used as the plasma processing power input to the force sword electrode 102.
  • a gas containing silane gas, hydrogen gas, and phosphine gas is used as the mixed gas introduced into the plasma reaction chamber 101.
  • the flow rate of hydrogen gas relative to silane gas is 10 times in this embodiment, which is preferably 5 times or more and 20 times or less.
  • the thickness of the n-type amorphous silicon layer is preferably 2 nm or more in order to give a sufficient internal electric field to the i-type amorphous silicon layer.
  • the thickness of the n-type amorphous silicon layer is preferably as thin as possible in order to suppress the light absorption amount of the n-type amorphous silicon layer which is an inactive layer. Therefore, the thickness of the n-type amorphous silicon layer is usually 50 nm or less. In this embodiment, the thickness of the n-type amorphous silicon layer is 40 nm.
  • the semiconductor layer of the thin film amorphous silicon photoelectric conversion element is formed.
  • the processing conditions may be limited depending on the apparatus configuration since the apparatus configuration is the same in each process. Therefore, various plasma treatments can be performed by performing plasma treatment using pulse-modulated AC power and plasma treatment using CW AC power as in this embodiment.
  • a plasma CVD process (a process including a first plasma processing process) for forming a thin film on a work 107 by a plasma CVD method and another work 107 are etched.
  • the plasma etching step (second plasma treatment step) is performed in the same plasma reaction chamber 101.
  • the plasma CVD process may be any plasma CVD process that uses pulse-modulated AC power as long as it includes at least one first plasma processing process that uses CW AC power. It may contain more.
  • the plasma CVD process may be a process for forming a single-layer film or a process for forming a multi-layer film. In this embodiment, a plurality of layers of films are formed by the plasma CVD process.
  • the plasma etching step is a step of performing plasma etching using pulse-modulated AC power whose discharge start voltage is higher than that of the first plasma processing step.
  • Examples of the plasma CVD process include a process for forming a semiconductor layer of a silicon-based thin film photoelectric conversion element having a pin structure using SiH4 gas diluted with H2 gas as a material gas and B2H6 and PH3 as doping gases. It is done.
  • the pressure in the plasma reaction chamber 101 is adjusted to a constant value (for example, about 500 Pa) by the pressure adjusting valve 117, and power is supplied to the force sword electrode 102.
  • CW AC power output from unit 108 is input.
  • the distance between the force sword electrode 102 and the anode electrode 103 is about several millimeters to several tens of millimeters. This distance between electrodes is determined by desired film forming conditions.
  • a silicon-based thin film is formed on the workpiece 107.
  • a partially masked silicon substrate is set as the work 107, and NF3 gas diluted with, for example, several times as much Ar gas as the etching gas is used.
  • the pressure in the plasma reaction chamber 101 is adjusted to a constant value (for example, about 500 Pa), and pulse-modulated AC power output from the power supply unit 108 is input to the force sword electrode 102.
  • a fluorine-based etching gas such as CF4 gas diluted with an inert gas such as Ar gas can be used.
  • the plasma CVD process and the plasma etching process are performed in the same plasma reaction chamber 101. In both steps, the distance between the force sword electrode 102 and the anode electrode 103 was constant, and the set gas pressure was also substantially the same. In this case, the aforementioned pd product is substantially constant in each process. However, the mixed gas of NF3 gas and Ar gas used in the plasma etching process is different from the mixed gas of SiH4 gas and H2 gas used in the plasma CVD process. Therefore, the discharge start voltage in the plasma etching process is plasma c.
  • the AC power pulse-modulated is applied to the force sword electrode 102 in the plasma etching process, a large voltage is generated between the force sword electrode 102 and the anode electrode 103. And uniform plasma can be easily generated. Furthermore, the input power can be kept small by adjusting the duty ratio of the node. As a result, the etching rate can be reduced, so that the etching rate can be easily controlled. In addition, damage to the apparatus can be prevented.
  • the embodiment of the present invention only needs to include a plasma etching step that is not limited to this and a plasma CVD step that includes a first plasma processing step that has a discharge start voltage lower than that of this step.
  • the gas used in the plasma CVD process is different from the gas used in the plasma etching process, and a difference occurs in the discharge start voltage in both processes. Therefore, the plasma processing method of the present invention can be applied. Further, even when the set pressure conditions in the plasma reaction chamber 101 in each process are different, it is considered that the difference in the discharge start voltage becomes large, so that the plasma processing apparatus of the present invention is effective.
  • At least two plasma CVD processes having different discharge start voltages are performed in the same plasma reaction chamber 101.
  • a plasma processing apparatus and method for forming a semiconductor layer of a silicon-based thin film photoelectric conversion element are described below.
  • the present invention is not limited to the embodiment described below, and the step of forming the i-type amorphous silicon-based photoelectric conversion layer with pulse-modulated AC power; and the i-type crystalline silicon-based photoelectric conversion layer with CW AC power
  • the plasma processing apparatus in which this embodiment is performed is the same as the apparatus shown in FIG.
  • FIG. 4 is a schematic cross-sectional view of a silicon-based thin film photoelectric conversion element manufactured by the plasma processing apparatus according to this embodiment.
  • first electrode 202 is formed on substrate 201.
  • an lp-type semiconductor layer 211, an i-type amorphous silicon-based photoelectric conversion layer 212, and an In-type semiconductor layer 213 are sequentially stacked.
  • the lpin structure multilayer body 214 is formed on the first electrode 202.
  • the second p-type semiconductor layer 221, the i-type crystalline silicon-based photoelectric conversion layer 222, and the second n-type semiconductor layer 223 are sequentially laminated, so that the second pin-structure laminated body 224 is formed on the lpin-structure laminated body 214. Is deposited.
  • the lpin structure laminate 214 and the second pin structure laminate 224 constitute a double pin structure laminate 230.
  • the second electrode 203 is formed on the double pin structure laminate 230, whereby the silicon-based thin film photoelectric conversion element 206 is completed.
  • the semiconductor layer includes all the layers in the double pin structure laminate 230.
  • a transparent substrate 201 on which a transparent conductive film (first electrode 202) is formed as a work 107 is mounted on the anode electrode 103. Is placed.
  • the transparent substrate 201 may be placed on the force sword electrode 102, but is generally placed on the anode electrode 103 in order to reduce film quality degradation due to ion damage in the plasma.
  • Dilution gas, material gas, and doping gas are introduced from the gas introduction port 110.
  • Gases containing hydrogen gas are used as the dilution gas
  • silane-based gas, methane gas, germane gas, etc. are used as material gases
  • diborane gas is used as p-type impurity doping gas
  • phosphine gas is used as n-type impurity doping gas.
  • the substrate 201 a glass substrate or a resin substrate such as polyimide having heat resistance and translucency in the plasma CVD film forming process is generally used.
  • a glass substrate is used as the substrate 201.
  • the first electrode 202 a transparent conductive film such as SnO, ITO, or ⁇ is used.
  • Is generally formed by a method such as CVD, sputtering, or vapor deposition.
  • SnO is used as the first electrode 202.
  • the double-pin structure laminate 230 is formed in the same plasma reaction chamber 101 by the plasma CVD method.
  • a double pin structure in which p-type, i-type, and n- type semiconductors are stacked in order from the substrate 201 is employed.
  • the lp-type semiconductor layer 211 is a boron-doped p-type amorphous silicon carbide semiconductor layer
  • the i-type amorphous silicon-based photoelectric conversion layer 212 is an i-type amorphous silicon semiconductor.
  • the In-type semiconductor layer 213 was a phosphorus-doped n-type crystalline silicon semiconductor layer.
  • silicon-based semiconductor layer silicon, silicon carbide, silicon germanium, or the like is generally used.
  • the doping material for the conductive semiconductor layer boron or aluminum is generally used for the p-type doping material, and phosphorus or the like is generally used for the n-type doping material.
  • the second electrode 203 may be a metal such as silver or aluminum, or a transparent material such as SnO, ITO, or ⁇ .
  • a conductive film or a laminate of these is used. These are generally formed by a method such as CVD, sputtering, or vapor deposition. In the present embodiment, ZnO and silver are laminated in this order as the second electrode 203.
  • the double pin structure laminate 230 is formed by plasma CVD in the same plasma reaction chamber 101.
  • the p-type amorphous silicon carbide semiconductor layer that is the first lp-type semiconductor layer 211 can be formed under the following film-forming conditions.
  • the pressure in the plasma reaction chamber 101 during film formation is preferably 400 Pa in this embodiment, which is desirably 2 OOPa or more and 3000 Pa or less.
  • the base temperature of the substrate 201 is 250 ° C. or less.
  • pulse-modulated AC power with a frequency of 13.56 MHz was used as the plasma processing power input to the force sword electrode 102.
  • the power density per unit area of the force sword electrode 102 is preferably 0.1 OlWZcm 2 or more and 0.3 WZcm 2 or less, and is 0.1 lWZcm 2 .
  • the on time and off time at the time of pulse modulation can be set according to the desired film forming speed, and are usually set in the range of several seconds, several milliseconds. In this embodiment, the on time is 50 ⁇ s and the off time is 100 ⁇ s.
  • the mixed gas introduced into the plasma reaction chamber 101 is silane gas, hydrogen gas, methane gas. And those containing diborane gas.
  • the raw material gas introduced into the plasma reaction chamber 101 preferably contains a silane-based gas and a dilute gas containing hydrogen gas, and if there is methane or trimethyldiborane, Good.
  • the flow rate of hydrogen gas relative to silane gas is desired to be several times to several tens of times.
  • the thickness of the lp-type semiconductor layer 211 is preferably 2 nm or more in order to give a sufficient internal electric field to the i-type amorphous silicon-based photoelectric conversion layer 212.
  • the thickness of the lp-type semiconductor layer 211 is increased in order to increase the light reaching the i-type amorphous silicon-based photoelectric conversion layer 212 by suppressing the light absorption amount of the lp-type semiconductor layer 211 that is an inactive layer. It is desirable that the thickness be as thin as possible. Therefore, the thickness of the p-type amorphous silicon layer is usually 50 nm or less. In the present embodiment, the thickness of the lp-type semiconductor layer 211 is 20 nm.
  • the i-type amorphous silicon semiconductor layer 212 which is the i-type amorphous silicon-based photoelectric conversion layer 212 can be formed under the following film formation conditions.
  • the pressure in the plasma reaction chamber 101 during film formation is preferably 200 Pa or more and 3000 Pa or less.
  • the substrate 201 has a base temperature of 180 ° C. in this embodiment, which is desirably 250 ° C. or less.
  • CW AC power having a frequency of 13.56 MHz was used as the plasma processing power input to the force sword electrode 102.
  • the power density per force cathode electrode 102 unit area in the desirable tool exemplary type condition be 0. OlWZcm 2 or 0. 3WZcm 2 below was 0. lW / cm 2.
  • a gas containing silane gas and hydrogen gas is used as the mixed gas introduced into the plasma reaction chamber 101.
  • the flow rate of hydrogen gas relative to silane gas is preferably 5 times or more and 20 times or less.
  • An amorphous i-type photoelectric conversion layer having a good film quality can be formed. In this embodiment, it is 10 times.
  • the thickness of the i-type amorphous silicon photoelectric conversion layer 212 is set to a value from 0.1 m to 0.5 ⁇ m in consideration of light absorption and characteristic deterioration due to light degradation. . In this embodiment, the thickness of the i-type amorphous silicon-based photoelectric conversion layer 212 is set to 0.
  • the film formation rate of the i-type amorphous silicon-based photoelectric conversion layer 212 is too high, film quality deterioration such as defect density increase in the film occurs. Therefore, it is important to control the deposition rate. In this embodiment, it is necessary to improve the film quality because of the thickness setting. If necessary, AC power pulse-modulated for plasma processing may be used to reduce the deposition rate.
  • the n-type crystalline silicon semiconductor layer as the first In-type semiconductor layer 213 can be formed under the following film-forming conditions.
  • the pressure in the plasma reaction chamber 101 during film formation is preferably 240 Pa or more and 3 600 Pa or less.
  • the substrate 201 has a base temperature of 180 ° C. in this embodiment, which is desirably 250 ° C. or less.
  • CW AC power having a frequency of 13.56 MHz was used as the plasma processing power input to the force sword electrode 102.
  • the power density per 102 unit area of the force sword electrode is set to 0.3 W / cm 2 in the present embodiment, which is desirably 0.02 WZcm 2 or more and 0.5 WZcm 2 or less.
  • a gas containing silane gas, hydrogen gas, and phosphine gas is used as the mixed gas introduced into the plasma reaction chamber 101.
  • the flow rate of the hydrogen gas relative to the silane gas is set to 100 times in this embodiment, which is desired to be several hundred times, such as 30 times the power.
  • the thickness of the In-type semiconductor layer 213 is preferably 2 nm or more in order to give a sufficient internal electric field to the i-type amorphous silicon-based photoelectric conversion layer 212.
  • the thickness of the In type semiconductor layer 213 is preferably as thin as possible. Therefore, the thickness of the In type semiconductor layer 213 is usually 50 nm or less. In the present embodiment, the thickness of the In type semiconductor layer 213 is 40 nm.
  • the lpin structure multilayer body 214 is formed.
  • the p-type crystalline silicon semiconductor layer which is the second p-type semiconductor layer 221 can be formed under the following film formation conditions.
  • the pressure in the plasma reaction chamber 101 during film formation is preferably 240 Pa or more and 3 600 Pa or less.
  • the substrate 201 has a base temperature of 180 ° C. in this embodiment, which is desirably 250 ° C. or less.
  • CW AC power having a frequency of 13.56 MHz was used as the plasma processing power input to the force sword electrode 102.
  • the power density per 102 unit area of the force sword electrode is set to 0.3 W / cm 2 in the present embodiment, which is desirably 0.02 WZcm 2 or more and 0.5 WZcm 2 or less.
  • a gas containing silane gas, hydrogen gas, and diborane gas is used as the mixed gas introduced into the plasma reaction chamber 101.
  • the flow rate of hydrogen gas relative to silane gas is set to 100 times in this embodiment, which is desired to be about 30 times to several hundred times.
  • the thickness of the second p-type semiconductor layer 221 is preferably 2 nm or more in order to give a sufficient internal electric field to the i-type crystalline silicon-based photoelectric conversion layer 222.
  • the thickness of the second p-type semiconductor layer 221 is increased in order to increase the light reaching the i-type crystalline silicon-based photoelectric conversion layer 222 by suppressing the light absorption amount of the second p-type semiconductor layer 222 that is an inactive layer. It is desirable to be as thin as possible. Therefore, the thickness of the second p-type semiconductor layer 221 is usually 50 nm or less. In the present embodiment, the thickness of the second p-type semiconductor layer 221 is 40 nm.
  • the second p-type semiconductor layer 221 may be formed of a layer made of an alloy material such as amorphous and crystalline silicon carbide or amorphous silicon germanium.
  • the second p-type semiconductor layer 221 may be a stack of a plurality of different thin films.
  • the i-type crystalline silicon-based photoelectric conversion layer 222 can be formed under the following film formation conditions.
  • the pressure in the plasma reaction chamber 101 during film formation is preferably 240 Pa or more and 3600 Pa or less in this embodiment.
  • the substrate 201 is set to a temperature of 180 ° C. in the present embodiment, which is desirably set to a temperature of 250 ° C. or less.
  • CW AC power with a frequency of 13.56 MHz was used as the plasma processing power input to the power sword electrode 102.
  • a gas containing silane gas and hydrogen gas is used as the mixed gas introduced into the plasma reaction chamber 101.
  • the flow rate of the hydrogen gas with respect to the silane gas is preferably about 30 to 100 times, and in this embodiment, it is set to 100 times.
  • the thickness of the i-type crystalline silicon-based photoelectric conversion layer 222 is preferably 0.5 m or more in order to secure a sufficient amount of light absorption as the photoelectric conversion layer: more preferably Lm or more. Further, the thickness of the i-type crystalline silicon-based photoelectric conversion layer 222 is preferably 20 ⁇ m or less and more preferably 15 m or less because it is necessary to ensure the productivity of the apparatus. In this embodiment, the thickness of the i-type crystalline silicon photoelectric conversion layer 222 is 2 m.
  • the i-type crystalline silicon-based photoelectric conversion layer 222 is a high-quality film.
  • the configuration of the plasma processing apparatus was set to be most suitable for the film forming conditions in this step. Specifically, the distance between the force sword electrode 102 and the anode electrode 103 was set to 15 mm, and the same configuration was used in all other processes.
  • an i-type crystalline silicon-based photoelectric conversion layer 222 having a ratio is obtained.
  • the i-type crystalline silicon photoelectric conversion layer 222 is an i-type crystalline silicon thin film or a weak P-type (or weak n-type) containing a small amount of impurities, and has sufficient photoelectric conversion shelf capability! A crystalline silicon thin film may be used.
  • the i-type crystalline silicon-based photoelectric conversion layer 222 is not limited to the crystalline silicon thin film, and a thin film such as an alloy material such as silicon carbide or silicon germanium may be used.
  • the n-type crystalline silicon semiconductor layer which is the second n-type semiconductor layer 223, can be formed under the following film formation conditions.
  • the pressure in the plasma reaction chamber 101 during film formation is preferably 240 Pa or more and 3 600 Pa or less.
  • the substrate 201 has a base temperature of 180 ° C. in this embodiment, which is desirably 250 ° C. or less.
  • CW AC power having a frequency of 13.56 MHz was used as the plasma processing power input to the force sword electrode 102.
  • the power density per unit area of the force sword electrode 102 is set to 0.3 W / cm in the present embodiment, which is desirably 0.02 WZcm 2 or more and 0.5 WZcm 2 or less.
  • a gas containing silane gas, hydrogen gas, and phosphine gas is used as the mixed gas introduced into the plasma reaction chamber 101.
  • the flow rate of the hydrogen gas relative to the silane gas is set to 100 times in this embodiment, which is desired to be several hundred times, such as 30 times the power.
  • the thickness of the second n-type semiconductor layer 223 is preferably 2 nm or more in order to give a sufficient internal electric field to the i-type crystalline silicon-based photoelectric conversion layer 222.
  • the thickness of the second n-type semiconductor layer 223 is preferably as thin as possible in order to suppress the light absorption of the second n-type semiconductor layer 223, which is an inactive layer. Therefore, the thickness of the second n-type semiconductor layer 223 is usually 50 nm or less. In the present embodiment, the thickness of the second n-type semiconductor layer 223 is 40 nm.
  • the second n-type semiconductor layer 223 may be formed of an alloy material such as crystalline silicon carbide or silicon germanium.
  • the lpin structure multilayer body 214 and the second pin structure multilayer body 224 are continuously formed in the same plasma reaction chamber 101.
  • the second electrode 203 is formed by forming a conductive film such as ZnO and a metal film such as aluminum or silver by sputtering or vapor deposition.
  • a conductive film such as ZnO
  • a metal film such as aluminum or silver
  • pulse-modulated AC power is used as a power source for plasma processing (second plasma CW AC power was used in the film forming process (first plasma processing process) of the i-type crystalline silicon-based photoelectric conversion layer 222.
  • the cathode electrode is formed more than when an amorphous silicon-based half-layer layer (for example, an amorphous silicon carbide semiconductor layer) is formed.
  • the distance between 102 and the anode electrode 103 is narrowed and the pressure in the plasma reaction chamber 101 is set high.
  • the p-type semiconductor layer 211 is the p-type semiconductor layer 211.
  • discharge starts from the deposition process of the i-type crystalline silicon-based photoelectric conversion layer 222 because the deposition conditions (especially the set pressure in the plasma reaction chamber 101) are different. The voltage increases.
  • a uniform plasma can be used in the process of forming the lp-type semiconductor layer 211 (that is, the P-type amorphous silicon carbide semiconductor layer), which is a process having a relatively high discharge start voltage.
  • the p-type amorphous silicon carbide semiconductor layer which is the lp-type semiconductor layer 211, has a thickness of 50. Since it is very thin, less than nm, it is necessary to reduce the deposition rate in order to control the thickness.
  • the plasma processing apparatus according to this embodiment is the same as the apparatus shown in FIG.
  • the cross section of the silicon-based thin film photoelectric conversion element according to this embodiment is the same as the cross section of the photoelectric conversion element shown in FIG. Therefore, hereinafter, the silicon-based thin film photoelectric conversion element and the manufacturing method thereof according to the present embodiment will be described with reference to FIG.
  • a resin substrate such as a glass substrate or polyimide having heat resistance and translucency in the plasma CVD film forming process is generally used.
  • a glass substrate is used as the substrate 201.
  • the first electrode 202 a transparent conductive film such as tin oxide, indium tin oxide, or zinc oxide is used. These are generally formed by methods such as CVD, sputtering, and vapor deposition. In the present embodiment, tin oxide is used as the first electrode 202.
  • the double-pin structure laminate 230 is formed by plasma CVD in the same plasma reaction chamber 101 (deposition chamber).
  • the silicon-based thin film photoelectric conversion element of this embodiment has a pin structure in which p-type, i-type, and n-type semiconductors are sequentially stacked from the substrate 201.
  • the lp-type semiconductor layer 211 is a boron-doped p-type amorphous silicon carbide semiconductor layer
  • the i-type amorphous silicon-based photoelectric conversion layer 212 is an i-type amorphous silicon semiconductor.
  • the In-type semiconductor layer 213 was a phosphorus-doped n-type crystalline silicon semiconductor layer.
  • silicon-based semiconductor layer silicon, silicon carbide, silicon germanium, or the like is generally used.
  • the second electrode 203 a metal such as silver or aluminum, a transparent conductive film such as tin oxide, indium tin oxide or zinc oxide, or a laminate thereof is used. These are generally formed by methods such as CVD, sputtering, and vapor deposition. In the present embodiment, zinc oxide and silver are laminated in this order as the second electrode 203.
  • the double pin structure laminate 230 is formed by plasma CVD in the same plasma reaction chamber 101 as described above.
  • the p-type amorphous silicon carbide semiconductor layer which is the first lp-type semiconductor layer 211 is a cathode electrode under the conditions that the deposition pressure is 200 Pa or more and 3000 Pa or less and the substrate 201 is under a substrate temperature of 250 ° C or less.
  • the power density per unit area is 0. OlWZcm 2 or more and 0.3 WZcm 2 or less.
  • CW output frequency 13 It is formed by applying AC power of 56 MHz to the force sword electrode 102.
  • a gas containing silane gas, hydrogen gas, methane gas and diborane gas is used as the mixed gas introduced into the plasma reaction chamber 101.
  • the raw material gas introduced into the plasma reaction chamber 101 may be any material containing silane gas and methane or trimethylboron, which preferably contains a diluting gas containing hydrogen gas.
  • the flow rate of hydrogen gas relative to silane gas should be several to several tens of times.
  • the thickness of the lp-type semiconductor layer 211 is preferably 2 nm or more in order to give a sufficient internal electric field to the i-type amorphous silicon-based photoelectric conversion layer 212.
  • the thickness of the lp-type semiconductor layer 211 is increased in order to increase the light reaching the i-type amorphous silicon-based photoelectric conversion layer 212 by suppressing the light absorption amount of the lp-type semiconductor layer 211 that is an inactive layer. It is desirable that the thickness be as thin as possible. Therefore, the thickness of the lp-type semiconductor layer 211 is usually 50 nm or less.
  • the i-type amorphous silicon semiconductor layer 212 that is the i-type amorphous silicon-based photoelectric conversion layer 212 has a film forming pressure of 200 Pa to 3000 Pa, and the substrate 201 has a substrate temperature of 250 ° C or lower.
  • the power density per unit area of the force sword electrode is 0. OlWZcm 2 or more and 0.3 WZcm 2 or less.
  • Pulse-modulated frequency 13. 56 MHz AC power is applied to the force sword electrode 102. It is formed by.
  • the on-time and off-time during pulse modulation can be set according to the desired deposition rate, and are usually set in the range of several seconds, several milliseconds.
  • a gas containing silane gas and hydrogen gas is used as the mixed gas introduced into the plasma reaction chamber 101.
  • the flow rate of hydrogen gas relative to silane gas is preferably 5 times or more and 20 times or less.
  • An amorphous i-type photoelectric conversion layer having a good film quality can be formed.
  • the film thickness of the i-type amorphous silicon-based photoelectric conversion layer 212 is set to a value from 0.1 m force to 0.5 ⁇ m in consideration of light absorption and deterioration of characteristics due to light degradation.
  • the n-type crystalline silicon semiconductor layer which is the In type semiconductor layer 213, has a force sword electrode unit area under conditions where the deposition pressure is 240 Pa or more and 3600 Pa or less and the substrate temperature of the substrate 201 is 250 ° C or less. Power density per unit is 0.02 WZcm 2 or more and 0.5 WZcm 2 or less frequency 13. 56M
  • a gas containing silane gas, hydrogen gas, and phosphine gas is used as the mixed gas introduced into the plasma reaction chamber 101.
  • the flow rate of hydrogen gas relative to silane gas should be several tens of times.
  • the thickness of the In type semiconductor layer 213 is preferably 2 nm or more in order to give a sufficient internal electric field to the i-type amorphous silicon-based photoelectric conversion layer 212.
  • the thickness of the In type semiconductor layer 213 is preferably as thin as possible. Therefore, the thickness of the In type semiconductor layer 213 is usually 50 nm or less.
  • the lpin structure multilayer body 214 is formed.
  • the p-type crystalline silicon semiconductor layer which is the second p-type semiconductor layer 221 has a force sword electrode unit area under the conditions that the deposition pressure is 240 Pa or higher and 3600 Pa or lower and the substrate 201 is under 250 ° C.
  • a power density of 0.02 WZcm 2 or more and a frequency of 0.5 WZcm 2 or less is formed by applying a CW AC power of 56 MHz to the force sword electrode 102.
  • a gas containing silane gas, hydrogen gas, and diborane gas is used as the mixed gas introduced into the plasma reaction chamber 101.
  • the flow rate of hydrogen gas relative to silane gas should be several tens of times
  • the thickness of the second p-type semiconductor layer 221 is sufficient for the i-type crystalline silicon-based photoelectric conversion layer 222. In order to provide a partial electric field, 2 nm or more is preferable. On the other hand, the thickness of the second p-type semiconductor layer 221 is increased in order to increase the light reaching the i-type crystalline silicon-based photoelectric conversion layer 222 by suppressing the light absorption amount of the second p-type semiconductor layer 222 that is an inactive layer. It is desirable to be as thin as possible. Therefore, the thickness of the second p-type semiconductor layer 221 is usually 50 nm or less.
  • the second p-type semiconductor layer 221 may be formed of a layer made of an alloy material such as amorphous and crystalline silicon carbide or amorphous silicon germanium.
  • the second p-type semiconductor layer 221 may be a stack of a plurality of different thin films.
  • the i-type crystalline silicon-based photoelectric conversion layer 222 has a power density of 0 per unit area of the force sword electrode under the conditions that the deposition pressure is 240 Pa or more and 3600 Pa or less and the base temperature of the substrate 201 is 250 ° C or less. . is formed by injecting a CW AC power 02WZcm 2 or 0. 5WZcm 2 frequencies below 13. 56 MHz to force cathode electrode 102.
  • a gas containing silane gas and hydrogen gas is used as the mixed gas introduced into the plasma reaction chamber 101.
  • the flow rate of hydrogen gas relative to silane gas is preferably 30 times or more and 100 times or less, and more preferably 80 times or less.
  • the thickness of the i-type crystalline silicon-based photoelectric conversion layer 222 is preferably 0.5 m or more in order to secure a sufficient amount of light absorption as the photoelectric conversion layer: more preferably Lm or more. Further, the thickness of the i-type crystalline silicon-based photoelectric conversion layer 222 is preferably 20 ⁇ m or less, and more preferably 15 ⁇ m or less, because it is necessary to ensure the productivity of the apparatus.
  • an i-type crystalline silicon-based photoelectric conversion layer 222 having a ratio is obtained.
  • the i-type crystalline silicon photoelectric conversion layer 222 is an i-type crystalline silicon thin film or a weak P-type (or weak n-type) containing a small amount of impurities, and has sufficient photoelectric conversion shelf capability! A crystalline silicon thin film may be used.
  • the i-type crystalline silicon-based photoelectric conversion layer 222 is not limited to the crystalline silicon thin film, and a thin film such as an alloy material such as silicon carbide or silicon germanium may be used.
  • the n-type crystalline silicon semiconductor layer which is the second n-type semiconductor layer 223, is a force sword electrode unit under the conditions that the deposition pressure is 240 Pa or more and 3600 Pa or less and the substrate 201 has a substrate temperature of 250 ° C or less.
  • a gas containing silane gas, hydrogen gas, and phosphine gas is used as the mixed gas introduced into the plasma reaction chamber 101.
  • the flow rate of hydrogen gas relative to silane gas should be several tens of times.
  • the thickness of the second n-type semiconductor layer 223 is preferably 2 nm or more in order to provide a sufficient internal electric field to the i-type crystalline silicon-based photoelectric conversion layer 222.
  • the thickness of the second n-type semiconductor layer 223 is preferably as thin as possible in order to suppress the light absorption of the second n-type semiconductor layer 223, which is an inactive layer. Therefore, the thickness of the second n-type semiconductor layer 223 is usually 50 nm or less.
  • the second n-type semiconductor layer 223 may be formed of an alloy material such as crystalline silicon carbide or silicon germanium.
  • the lpin structure multilayer body 214 and the second pin structure multilayer body 224 are continuously formed in the same plasma reaction chamber 101.
  • a second electrode 203 is formed by forming a conductive film such as zinc oxide zinc and a metal film such as aluminum or silver by sputtering or vapor deposition. Through the above steps, a silicon-based thin film photoelectric conversion element can be manufactured.
  • CW AC power is used in the step of forming the i-type crystalline silicon-based photoelectric conversion layer 222, and pulse modulation is performed in the step of forming the i-type amorphous silicon-based photoelectric conversion layer 212.
  • the AC power was used.
  • the silicon-based film is crystallized to increase the input power and the hydrogen concentration of the source gas compared to the formation of the amorphous silicon-based thin film. Therefore, it is desirable to use CW AC power that can input higher power.
  • the thickness of the i-type crystalline silicon-based photoelectric conversion layer 222 is as thick as about 0.5 m to 20 m, the point of shortening the film formation time is that an improvement in film formation speed is desired, and It is desirable to use CW AC power that can input high power.
  • the configuration of the silicon-based photoelectric conversion element manufacturing apparatus is designed to suit the formation conditions.
  • a pulse-modulated AC power supply is used in the step of forming the i-type amorphous silicon-based photoelectric conversion layer 212.
  • a pulse-modulated AC power supply is used in the step of forming the i-type amorphous silicon-based photoelectric conversion layer 212.
  • the structure of the silicon-based thin film photoelectric conversion element of the present embodiment is the same as that of the fourth embodiment.
  • the formation method of the lp-type semiconductor layer 211 (see FIG. 4) is different from that of the fourth embodiment.
  • the lp-type semiconductor layer 211 is formed by applying pulse-modulated AC power to the force sword electrode 102 2, and the other semiconductor layers are formed by the same formation method as in the fourth embodiment.
  • a method for forming the lp-type semiconductor layer 211 will be described.
  • the p-type amorphous silicon carbide semiconductor layer which is the first lp-type semiconductor layer 211, is a cathode electrode under conditions where the deposition pressure is 200 Pa or more and 3000 Pa or less and the substrate 201 is under a substrate temperature of 250 ° C or less.
  • the power density per unit area is 0. OlWZcm 2 or more and 0.3 WZcm 2 or less.
  • the pulse-modulated frequency is 13.56 MHz.
  • the on-time and off-time during pulse modulation can be set according to the desired deposition rate, and are usually set in the range of several seconds, several milliseconds.
  • a gas containing silane gas, hydrogen gas, methane gas and diborane gas is used as the mixed gas introduced into the plasma reaction chamber 101 .
  • the raw material gas introduced into the plasma reaction chamber 101 preferably contains a silane-based gas and a diluent gas containing hydrogen gas. Any material containing tantalum or trimethylboron may be used.
  • the flow rate of hydrogen gas relative to silane gas should be several to several tens of times.
  • the thickness of the first lp-type semiconductor layer 211 is preferably 2 nm or more in order to give a sufficient internal electric field to the i-type amorphous silicon-based photoelectric conversion layer 212.
  • the thickness of the lp-type semiconductor layer 211 is increased in order to increase the light reaching the i-type amorphous silicon-based photoelectric conversion layer 212 by suppressing the light absorption amount of the lp-type semiconductor layer 211 that is an inactive layer. It is desirable that the thickness be as thin as possible. Therefore, the thickness of the lp-type semiconductor layer 211 is usually 50 nm or less.
  • the film thickness control is easy. In such a film forming process, it is effective to facilitate film thickness control by outputting pulse-modulated AC voltage from the power supply unit 108 (see FIG. 1) to reduce the film forming speed. .
  • the instantaneous input power and voltage can be increased, so that uniform plasma is generated. Can be generated.
  • FIG. 5 is a schematic cross-sectional view of the silicon-based thin film photoelectric conversion element according to this embodiment.
  • the structure of the silicon-based thin film photoelectric conversion element 206A is the same as that of the silicon-based thin film photoelectric conversion element 206 in the lp-type semiconductor layer 211 and the i-type amorphous silicon-based photoelectric conversion layer 212. This is equivalent to a structure in which a nuffer layer 301 having an i-type amorphous silicon semiconductor power is inserted between them.
  • the buffer layer 301 has a power density per force sword electrode unit area of 0.01 when the deposition pressure is between 200 Pa and 3000 Pa and the substrate temperature is 250 ° C or lower. WZcm 2 or more and 0.3 WZcm 2 or less, pulse-modulated frequency 13. Formed by applying 56 MHz AC power to force sword electrode 102.
  • the on-time and off-time at the time of pulse modulation can be set according to the desired film formation rate, and is usually set in the range of several seconds to several milliseconds.
  • a gas containing silane gas, hydrogen gas, and methane gas is used as the mixed gas introduced into the plasma reaction chamber 101.
  • the source gas introduced into the plasma reaction chamber 101 preferably contains a silane-based gas and a diluent gas containing hydrogen gas, and may further contain methane.
  • the flow rate of the hydrogen gas relative to the silane gas is about several to several tens of times.
  • the noffer layer 301 can reduce diffusion of boron impurities in the lp-type semiconductor layer 211 into the i-type amorphous silicon-based photoelectric conversion layer 212. As a result, deterioration of the film quality of the i-type amorphous silicon-based photoelectric conversion layer 212 and band profile change in the i-type amorphous silicon-based photoelectric conversion layer 212 can be suppressed, so that the silicon-based thin film according to the present embodiment When the photoelectric conversion element is used for a solar cell, it is possible to suppress the deterioration of the characteristics of the solar cell.
  • the film thickness of the noffer layer 301 is preferably 2 nm or more from the viewpoint of reducing the diffusion of boron impurities into the i-type amorphous silicon-based photoelectric conversion layer 212. Is preferably 50 nm or less.
  • the band profile of the buffer layer 301 is such that the side gap of the lp-type semiconductor layer 211 is continuous or It is preferable to gradually reduce the band gap to the i-type amorphous silicon-based photoelectric conversion layer 212 side.
  • the discontinuity of the band profile at the film interface can be reduced, the recombination of electrons and holes can be suppressed, and the solar cell characteristics can be improved.
  • the band gap is controlled by gradually reducing the flow rate of methane gas, which is one of the material gases, and changing the composition of the formed film. In this step, it is easy to adjust the flow rate of methane gas by reducing the film formation rate, and it becomes easy to form the buffer layer 301 of a desired band profile.
  • a silicon-based thin film photoelectric conversion element having a higher photoelectric conversion efficiency and light degradation characteristics than the case of Embodiment 5 can be manufactured.
  • the plasma processing apparatus and method according to the present embodiment includes an anode in the plasma reaction chamber 101.
  • the process of setting the substrate 201 on the electrode 103, the plasma CVD process of forming the double pin structure laminate 230 on the substrate 201, and the substrate 201 on which the double pin structure laminate 230 has been formed into the plasma reaction chamber 101 The plasma etching step is performed in this order for the step of removing from the power source electrode 102, the node electrode 103 in the plasma reaction chamber 101, and the residual film on the inner wall of the plasma reaction chamber 101.
  • the plasma CVD step includes a first plasma processing step of forming a crystalline silicon-based photoelectric conversion layer using CW AC power.
  • the plasma etching step is a step of performing plasma etching using pulse-modulated AC power whose discharge start voltage is higher than that of the first plasma processing step.
  • the silicon semiconductor film adhering to the inner walls of the force sword electrode 102, the anode electrode 103 and the plasma reaction chamber 101 in the plasma reaction chamber 101 is etched in the plasma CVD process.
  • the plasma CVD process further includes a film forming process using pulse-modulated AC power, as long as it includes at least the first plasma processing process using CW AC power. It doesn't matter.
  • the plasma etching process may be any process that performs plasma etching using pulse-modulated AC power having a higher discharge starting voltage than the first plasma processing process.
  • the configuration of the plasma processing apparatus of this embodiment is the same as that of the apparatus shown in FIG. Further, the structure of the double pin structure laminate formed by the plasma processing apparatus of the present embodiment is the same as the structure of the double pin structure laminate 230 shown in FIG.
  • double pin structure multilayer body 230 is formed on substrate 201 under the same conditions as in the third embodiment.
  • the force sword electrode 102, the anode electrode 103 and the plasma in the plasma reaction chamber 101 are performed.
  • a plasma etching process is performed to etch the residual film on the inner wall of the reaction chamber 101.
  • the conditions for the plasma etching process can be the same as those for the plasma etching process of the second embodiment.
  • the apparatus configuration is designed to suit the conditions.
  • the apparatus configuration is set so as to be suitable for the process.
  • the plasma etching process which is the second plasma processing process
  • the discharge start voltage increases because the gas used is difficult to ionize.
  • pulse-modulated AC power is applied to the force sword electrode 102. Therefore, a uniform voltage is generated between the electrodes by applying a large voltage between the electrodes. It can be maintained and the amount of input power can be kept small.
  • this method can reduce the possibility of damaging the insulating portion of the device even when plasma is generated in a portion other than between the electrodes.
  • the plasma processing apparatus of this embodiment has the same configuration as that shown in FIG.
  • the plasma processing method of the present embodiment includes a plasma etching process of the second embodiment, a process of setting the substrate 201 on the anode electrode 103 in the plasma reaction chamber 101, and a plasma CVD process (double process) of the seventh embodiment.
  • the plasma CVD process for forming the pin structure laminate 230) and the process of removing the substrate 201 are repeated in this order.
  • the plasma etching step is performed before forming the lpin structure laminate 214, and the cathode electrode 102, the anode electrode 103, and the semiconductor film attached to the inner wall of the plasma reaction chamber 101 are etched from the outermost layer.
  • the environment in the plasma reaction chamber 101 is substantially the same at the start of the film formation.
  • it is desirable that a film having a certain film surface is formed on the cathode electrode 102, the anode electrode 103, and the inner wall of the plasma reaction chamber 101. It is even more desirable that the i-type semiconductor layer be exposed on the outermost surface of the residual film! /.
  • the double pin structure laminate 230 having good quality can be repeatedly formed in the same plasma reaction chamber 101.
  • the i-type semiconductor layer is exposed to the surface by etching the residual film formed on the inner walls of the force sword electrode 102, the anode electrode 103 and the plasma reaction chamber 101 before that.
  • control of the etching thickness is important, and it is necessary to reduce the etching rate.
  • the distance between the force sword electrode 102 and the anode electrode 103 of the plasma processing apparatus of this embodiment is designed to be suitable for a plasma CVD process for forming an i-type crystalline silicon-based photoelectric conversion layer. For this reason, in the plasma etching process using a mixed gas of an inert gas and a fluorine-based etching gas, the etching gas is difficult to ionize with respect to the same applied voltage as when plasma is generated, which is higher than the generation of plasma! ⁇ Requires applied voltage.
  • AC power pulse-modulated for plasma generation is used as in the second embodiment.
  • the amount of electric power applied can be reduced, so that the etching rate can be reduced.
  • the amount of input power can be adjusted by adjusting the duty ratio of the nozzle, the etching thickness can be easily controlled.
  • FIG. 6 is a schematic view of the plasma processing apparatus according to the present embodiment.
  • the plasma processing apparatus has a plurality of anode electrode 103 and force sword electrode 102 pairs in plasma reaction chamber 101.
  • the plurality of anode electrodes 103 and the pair of force sword electrodes 102 are connected to the power supply unit 108 through one impedance matching circuit 105.
  • This problem is particularly problematic in a process in which the power and voltage applied to the force sword electrode 102 are small, and it is necessary to apply a larger voltage between the electrodes. Applied between each electrode The higher the applied voltage, the higher the probability that a glow discharge plasma will be generated simultaneously between the electrodes, and a uniform plasma can be generated.
  • AC power pulse-modulated from the power supply unit 108 to the force sword electrode 102 can be supplied.
  • uniform plasma can be generated and maintained between the electrodes without increasing the plasma processing speed.
  • FIG. 7 is a schematic view of the plasma processing apparatus according to the present embodiment.
  • the plasma processing apparatus has a plurality of anode electrodes 103 and force sword electrodes 102 in a plasma reaction chamber 101.
  • a plurality of impedance matching circuits 105 are provided corresponding to each of the plurality of anode electrodes 103 and the pair of force sword electrodes 102.
  • Each anode electrode 103 and force sword electrode 102 pair is connected to a power supply unit 108 via a corresponding impedance matching circuit 105.
  • the anode electrode 103 and the force sword electrode 102 pair and the power supply unit 108 are connected to each other. It is possible to perform the individual dance matching individually. Thereby, even when the anode electrode 103 and the force sword electrode 102 have a large area, it is easy to generate and maintain uniform plasma between the electrodes.
  • a stacked silicon thin film photoelectric conversion element is formed by continuously forming the double pin structure laminate 230 shown in FIG. 4 in the same plasma reaction chamber 101 of the plasma processing apparatus shown in FIG. Was made.
  • the configuration of the device was designed to suit the conditions for forming the crystalline silicon-based semiconductor layer. Specifically, the pressure p and force in the plasma reaction chamber 101 during film formation are set so that plasma is easily generated between the force sword electrode 102 and the anode electrode 103 under the conditions for forming the crystalline silicon-based semiconductor layer. The pd product of the distance d between the sword electrode 102 and the anode electrode 103 was adjusted.
  • the substrate 201 a glass substrate having a thickness of 4 mm was used as the substrate 201.
  • the first electrode 202 has a thickness of Lm oxide tin film
  • the lp-type semiconductor layer 211 has a thickness of lOnm
  • an amorphous silicon carbide layer an amorphous silicon carbide layer
  • the i-type amorphous silicon-based photoelectric layer the first electrode 202 has a thickness of Lm oxide tin film
  • the lp-type semiconductor layer 211 has a thickness of lOnm
  • an amorphous silicon carbide layer an amorphous silicon carbide layer
  • the i-type amorphous silicon-based photoelectric layer the i-type amorphous silicon-based photoelectric layer.
  • amorphous silicon layer as the conversion layer 212 30 nm thick microcrystalline silicon layer as the In type semiconductor layer 213, 30 nm thick microcrystalline silicon layer as the second p-type semiconductor layer 221
  • a m-acid zinc film and a 0.1- ⁇ m Ag film are stacked.
  • the output of the power supply unit 108 As a pulse-modulated AC power with a frequency of 13.56 MHz was used.
  • the pulse modulation ON time was 100 ⁇ s
  • the OFF time was 400 ⁇ s
  • the duty ratio was 20%.
  • Time average value of the power density to be introduced to the force cathode electrodes 102 was 0. 04WZcm 2.
  • the In type semiconductor layer 213 (microcrystalline silicon layer), the second p type semiconductor layer 221 (microcrystalline silicon layer), the i type crystalline silicon-based photoelectric conversion layer 222 (microcrystalline silicon layer), and the first 2n type half
  • CW AC power having a frequency of 13.56 MHz was used as the output of the power supply unit 108.
  • the power density applied to the force sword electrode 102 was set to 0.2 WZcm 2 .
  • a crystalline silicon-based semiconductor layer and an amorphous silicon-based semiconductor layer were formed in the same plasma reaction chamber 101 by using a plasma CVD method.
  • the film formation rate can be easily controlled in the process of forming the amorphous silicon-based semiconductor layer, and a uniform plasma can be generated.
  • a silicon-based thin film photoelectric conversion element having good characteristics could be manufactured.

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Abstract

　少なくとも２のプラズマ処理工程を同一のプラズマ反応室（１０１）内で行なう場合に、各工程においてプラズマ処理用の電力としてＣＷ交流電力またはパルス変調された交流電力が適宜選択される。これにより、装置構成によりプラズマ処理の条件が制限される工程においてもより多様なプラズマ処理を行なうことができる。またパルス変調された交流電力を用いることにより、均一なプラズマを電極間に発生させ、かつ、電極間に投入される電力量を低減することが可能となる。これにより、プラズマ処理速度を低下させることができるので、その処理量の制御が容易となる。

Description

明 細 書
プラズマ処理装置、プラズマ処理方法、および光電変換素子
技術分野
[0001] 本発明は、プラズマ処理装置、プラズマ処理方法、光電変換素子に関する。特に、 本発明は、同一のプラズマ反応室に対して CW (連続波形)交流電力とパルス変調さ れた交流電力とを供給する供給部を備えたプラズマ処理装置、そのプラズマ処理装 置を用いて少なくとも 2つのプラズマ処理工程を行なうプラズマ処理方法、およびそ の方法を用いて製造された光電変換素子に関する。より詳細には、本発明は、同一 のプラズマ反応室内で、少なくとも i型非晶質シリコン系光電変換層および i型結晶質 シリコン系光電変換層をプラズマ CVD (Chemical Vapor Deposition)法を用い て形成するプラズマ処理装置および方法、ならびに、その装置および方法を用いて 製造されたシリコン系薄膜光電変換素子に関する。
背景技術
[0002] 近年、多結晶シリコンまたは微結晶シリコンのような結晶質シリコンを含む薄膜を利 用したシリコン系薄膜光電変換素子の開発および生産量の拡大が進められている。
[0003] シリコン系薄膜光電変換素子の特徴は、大面積かつ安価な基板上に、プラズマ CV D装置またはスパッタ装置のような成膜装置を用いて半導体膜または金属電極膜を 積層させ、その後、レーザパターユングなどの手法を用いて同一基板上に作製した 光電変換セルを分離接続させることにより、光電変換素子の低コスト化と高性能化を 両立できる可能性を有して 、る点である。
[0004] この光電変換素子の例として、非晶質シリコン系薄膜を光電変換層とする光電変換 素子層と、バンドギャップの異なる結晶質シリコン系薄膜を光電変換層とする光電変 換素子層と、を積層した構造の積層型シリコン系薄膜光電変換素子がある。この積 層型シリコン系薄膜光電変換素子は高変換効率を有する光電変換素子として注目 を集めている。
[0005] し力しながら、このようなシリコン系薄膜光電変換素子の製造にぉ 、ては、デバイス 作製の基幹装置である CVD装置に代表される製造装置の更なる低コスト化が、光電 変換素子の大規模な普及に対する課題のひとつとなっている。特にプラズマ CVD装 置においては、複数の半導体層を形成する必要がある。成膜条件あるいは使用ガス の異なる各半導体層の形成工程を別々のプラズマ CVD反応室 (成膜室）内で行なう 方法が一般的であり、多数の反応室が必要となる。
[0006] 前述した非晶質シリコン系光電変換層と結晶質シリコン系光電変換層とを積層した 積層型シリコン系薄膜光電変換素子のプラズマ CVD成膜工程について、特開昭 59 — 139682号公報 (特許文献 1)には、結晶質シリコン系半導体層の形成においては 、非晶質シリコン系半導体層の形成条件のうち、基板温度、投入電力、ガス流量を各 々増加させ、さらに原料ガスの水素濃度を高めることが好ましい旨の記載がある。す なわち、これらのシリコン系半導体膜を形成する工程においては、その形成条件が異 なる。結晶質シリコン系半導体層を形成するためには、非晶質シリコン系半導体層を 形成する場合より大きな投入電力が必要となる。
[0007] 従来より、薄膜太陽電池のプラズマ CVD装置としては、複数の反応室 (チャンバと も呼ばれる、以下同じ)を直線状に連結したインライン方式、または中央に中間室を 設け、その周りに複数の反応室を配置するマルチチャンバ方式が採用されて 、る。
[0008] インライン方式では基板搬送の動線が直線状であるため、部分的にメンテナンスの 必要が生じた場合でも装置全体を停止させなければならない。たとえば、インライン 方式を採用した薄膜太陽電池のプラズマ CVD装置は、 i型シリコン光電変換層の形 成が行なわれる反応室を複数含む。これらの反応室は装置の様々な部分の中でも 最もメンテナンスが必要とされる。このため、 i型シリコン光電変換層の形成を行なう 1 つの反応室にメンテナンスが必要となった場合でも、生産ライン全体が停止させられ るという難点がある。
[0009] 一方、マルチチャンバ方式は、成膜されるべき基板が中間室を経由して各反応室 に移動させられる方式である。それぞれの反応室と中間室との間に気密を維持し得 る可動仕切りが設けられている。このため、ある 1つの反応室に不都合が生じた場合 でも、他の反応室は使用可能であり、生産が全体的に停止させられるということはな い。しかし、このマルチチャンバ方式の生産装置では、中間室を介した基板の動線が 複数あるので、中間室の機械的な構造が複雑になることは避けられない。たとえば、 中間室と各反応室との間の気密性を維持しつつ基板を移動させる機構が複雑になる 。これにより装置が高価になる。また、中間室の周りに配置される反応室の数が空間 的に制限されるという問題もある。
[0010] このような問題点に鑑みて、特開 2000— 252495号公報 (特許文献 2)には、 p型 半導体層、 i型結晶質シリコン系光電変換層および n型半導体層が同一のプラズマ C VD反応室内で順に続けて成膜され、かつ p型半導体層は、プラズマ反応室内の圧 力が 5Torr (667Pa)以上の条件で成膜されることを特徴とするシリコン系薄膜光電 変換装置の製造方法が提案されている。この方法によれば、良好な性能および品質 を有する光電変換装置を簡易な装置により低コストかつ高効率で製造できるとされて いる。
[0011] このように、プラズマ CVD装置の効率的利用による装置コスト低減のため、同一プ ラズマ反応室内において異なった成膜工程を実施する試みがなされている。たとえ ば、シリコン系薄膜光電変換素子の半導体層を同一のプラズマ CVD反応室内にお いて形成することにより、装置の簡略化および利用効率向上が試みられている。前述 した積層型シリコン系薄膜光電変換素子の半導体膜形成工程においても同様の検 討がなされている。
特許文献 1：特開昭 59— 139682号公報
特許文献 2：特開 2000— 252495号公報
発明の開示
発明が解決しょうとする課題
[0012] しかしながら、同一のプラズマ反応室内において、少なくとも 2のプラズマ処理工程 を行なう場合には以下のような問題が生じる。すなわち、従来のプラズマ処理装置は 一種類の交流波形を出力する電力供給手段を備えるだけである。同一のプラズマ反 応室内において少なくとも 2のプラズマ処理工程を行なう場合、その装置構成を全て の工程に適したように設計することはできない。少なくとも一つの工程においては、そ の装置構成によりプラズマ処理の条件が制限されるといった問題がある。
[0013] 少なくとも 2のプラズマ処理工程を行なう場合として、たとえば、同一のプラズマ反応 室内において異なる処理条件のプラズマ CVD工程を 2工程以上行なう場合、または 、プラズマ CVD工程およびプラズマエッチング工程を行なう場合等の異なった処理 条件のプラズマ処理工程を 2工程以上行なう場合などがある。これらの場合にぉ 、て は、以下のような問題が生じる。
[0014] 薄膜の成膜、および Zまたはエッチングにお 、ては、平行平板電極を用いたプラズ マ CVD装置、又はエッチング装置が一般的に使用されている。この装置において、 平行平板間にグロ一放電が起こるときの電圧 (放電開始電圧）は、ノ ッシェンの法則 に従い、平行平板電極間距離 d(m)とガス圧力 p (Torr)との積の関数であらわされる 。放電開始電圧と pd積の関係は気体の種類により異なる力 pd積が 10— 2〜10— 1の時 に放電開始電圧が最低値となる。火花放電は、電界によって加速された電子が気体 分子と衝突し、気体を電離させることによって起こる。このため、気体分子が少なくな ると衝突が起こり難くなり、逆に気体分子が多くなると、電子が充分加速されないうち に電子が気体分子と衝突する。よって放電開始電圧は、ガス圧に対して最低値を有 することとなる。
[0015] ここで、電極間距離 dがほぼ一定である同一のプラズマ反応室内において、ガス圧 力およびガス種類が異なる工程を行なう場合、一方の条件において放電開始電圧が 最小となるように電極間距離 dを設定すると、他方の処理条件においては放電開始 電圧が大きくなつてしまうため、プラズマ発生のためにより大きな電圧印加が必要とな る。印加電圧の大きさが不足している場合には、プラズマが発生しないか、発生して も均一なプラズマを維持できな!/、。
[0016] また、プラズマ反応室が電極間距離 dを調整できる構造を有するとしても、その可動 範囲が制限された場合には、各プラズマ処理工程毎の放電開始電圧の最小化、ま たは、各プラズマ処理工程毎に放電開始電圧を略同一にすることが可能であるとは 限らない。各プラズマ処理工程毎に放電開始電圧が異なるといった場合がある。
[0017] すなわち、異なった処理条件のプラズマ処理工程を同一のプラズマ反応室で行な う場合、それぞれの工程の使用ガス又はガス圧力が異なるため、一方の工程におい て放電開始電圧が大きくなる。当該工程にぉ 、ては均一なプラズマの発生および維 持のために大きな電圧を印加することが必要となる。
[0018] そこで、電極間に大きな電圧を印加すると均一なプラズマを電極間に発生および 維持させることはできる。し力し電極間に過大な電力量を投入することとなるので、ガ ス分解に使用される電力量が増大する。このため、プラズマ処理速度が上昇し、その 処理量の制御が難しくなるといった問題が生じる。
[0019] 特に、結晶質シリコン系光電変換層と非晶質シリコン系光電変換層とを含む積層型 シリコン系薄膜光電変換素子を同一のプラズマ反応室 (成膜室）内でプラズマ CVD 法により形成する場合には、以下のような問題が生じる。
[0020] 一般的に、良質な結晶質シリコン系薄膜層の形成条件および装置構成は、非晶質 シリコン系薄膜層の場合よりもその設定範囲が狭く制限される。このため、同一のブラ ズマ CVD成膜室内において両薄膜層を形成する場合には、結晶質シリコン系薄膜 層の条件に適したように装置構成が設計される。
[0021] 上述したように、結晶質シリコン系半導体層を形成するためには、非晶質シリコン系 半導体層を形成する場合より大きな投入電力が必要である。また、結晶質シリコン系 半導体層を光電変換層として使用する場合には、その吸収係数が小さいため、膜厚 を厚くする必要がある。よって、結晶質シリコン系半導体層を形成する際には、より速 い成膜速度が要求される。これらの理由から、通常は、そのプラズマ CVD装置の構 成は、結晶質シリコン系半導体層形成条件において大きな電力をプラズマに投入で きるように設計される。
[0022] この装置を用いて、同一の成膜室内において非晶質シリコン系半導体層を形成す る場合には、その形成条件が結晶質シリコン系半導体層の形成条件と異なるため以 下のような問題がある。非晶質シリコン系半導体層を形成する場合、原料ガスの水素 濃度が少ない (材料ガスの希釈率が小さい)ため、結晶質シリコン系半導体層の形成 時と同程度の電力を投入すると成膜速度が速くなり、その制御が難しくなる。また、 i 型非晶質シリコン系半導体層の形成において、その成膜速度を低下させることが膜 質向上に好ま 、ことは一般的に知られて 、る。成膜速度を低下させるために投入 電力を小さくすることが考えられるが、所望の成膜速度とするために投入電力を小さ くすると、アノード電極と力ソード電極との電極間に印加される電圧が小さくなる。よつ て、結晶質シリコン系半導体層の形成条件に適した装置構成においては、その電極 間に均一なプラズマを発生させておくことが難しくなる。 [0023] 本発明は、上記の点に鑑みてなされたものであり、その目的は、少なくとも 2工程の プラズマ処理工程を同一のプラズマ反応室内で行なう場合に、装置構成によりプラズ マ処理の条件が制限される工程においてもより多様なプラズマ処理を行なうことがで きるプラズマ処理装置を提供することである。
[0024] 本発明の他の目的は、プラズマ発生電圧 (放電開始電圧）が異なる少なくとも 2ェ 程のプラズマ処理工程を同一のプラズマ反応室内で行なう場合に、両工程において 均一なプラズマを電極間に発生および維持し、かつ、電極間に投入される電力量を 低減してプラズマ処理速度を低下させることにより処理量の制御を容易にするプラズ マ処理装置および方法、ならびにその方法を用いて製造された光電変換素子を提 供することである。
[0025] 本発明のさらに他の目的は、 i非晶質シリコン系光電変換層と i型結晶質シリコン系 光電変換層とを含むシリコン系薄膜光電変換素子の半導体層を同一のプラズマ反 応室内でプラズマ CVD法により形成するシリコン系薄膜光電変換素子の製造方法 および製造装置において、 i非晶質シリコン系光電変換層の成膜速度を低下させ、か つ、アノード電極と力ソード電極の電極間に均一なプラズマを発生させることを可能 にすることである。
課題を解決するための手段
[0026] 本発明は要約すれば、プラズマ処理装置であって、プラズマ反応室と、プラズマ反 応室の内部に設置され、かつ、第 1の力ソード電極を含む第 1の力ソード'アノード電 極対と、 CW交流電力およびパルス変調された交流電力の間で第 1の出力電力を切 換え、かつ、第 1の力ソード電極に第 1の出力電力を供給する第 1の電力供給部とを 備える。
[0027] 本発明のプラズマ処理装置によれば、少なくとも 2のプラズマ処理工程を同一のプ ラズマ反応室内において行なう場合に、プラズマ処理用の電力として CW交流電力 またはパルス変調された交流電力を適宜選択することができる。これにより、装置構 成によりプラズマ処理の条件が制限される工程においてもより多様なプラズマ処理を 行なうことができる。
[0028] 好ましくは、プラズマ処理装置は、プラズマ反応室の内部のガス圧力を変更可能な ガス圧力可変部をさらに備える。
[0029] 好ましくは、第 1の電力供給部は、 CW交流電力を出力する電力出力部と、変調部 とを含む。変調部は、パルス変調された交流電力を第 1の出力電力として出力する場 合には、電力出力部からの CW交流電力をパルス変調する。変調部は、 CW交流電 力を第 1の出力電力として出力する場合には、パルス変調を停止することにより CW 交流電力を通過させる。
[0030] 好ましくは、第 1の電力供給部は、 CW交流電力を出力する CW電力出力部と、パ ルス変調された交流電力を出力するパルス電力出力部と、 CW電力出力部の出力と パルス電力出力部の出力との間で第 1の出力電圧を切換える切換部とを含む。
[0031] 好ましくは、プラズマ処理装置は、プラズマ反応室の内部に設けられ、かつ、第 2の 力ソード電極を含む第 2の力ソード'アノード電極対をさらに備える。
[0032] 好ましくは、プラズマ処理装置は、インピーダンス整合回路をさらに備える。インピー ダンス整合回路は、第 iの力ソード ·アノード電極対と第 iの電力供給部とのインピー ダンス整合を行なうとともに、第 2の力ソード ·アノード電極対と第 1の電力供給部との インピーダンス整合を行なう。
[0033] 好ましくは、プラズマ処理装置は、第 1の力ソード'アノード電極対と第 1の電力供給 部とのインピーダンス整合を行なう第 1のインピーダンス整合回路と、 CW交流電力お よびパルス変調された交流電力の間で第 2の出力電力を切換え、かつ、第 2のカソー ド電極に第 2の出力電力を供給する第 2の電力供給部と、第 2の力ソード'アノード電 極対と第 2の電力供給部との間のインピーダンス整合を行なう第 2のインピーダンス 整合回路とをさらに備える。
[0034] 好ましくは、プラズマ処理装置は、少なくとも i型非晶質シリコン系光電変換層およ び i型結晶質シリコン系光電変換層を含むシリコン系薄膜光電変換素子の製造装置 である。変調部は、 i型非晶質シリコン系光電変換層が形成されるときにパルス変調さ れた交流電力を出力する。変調部は、 i型結晶質シリコン系光電変換層が形成される ときに CW交流電力を出力する。
[0035] 本発明の他の局面に従うと、同一のプラズマ反応室の内部において少なくとも 2の プラズマ処理を行なうプラズマ処理方法であって、プラズマ処理用の電力として CW 交流電力を用いることにより第 1のプラズマ処理を行なう工程と、プラズマ処理用の電 力としてノ ルス変調された交流電力を用 V、ることにより第 2のプラズマ処理を行なうェ 程と、 CW交流電力とパルス変調された交流電力との間でプラズマ処理用の電力を 切換える工程とを備える。
[0036] 本発明のプラズマ処理方法によれば、少なくとも 2のプラズマ処理工程を同一のプ ラズマ反応室内において行なう場合に、プラズマ処理用の電力として CW交流電力 またはパルス変調された交流電力を適宜選択することができる。これにより、装置構 成によりプラズマ処理の条件が制限される工程においてもより多様なプラズマ処理を 行なうことができる。
[0037] 好ましくは、第 2のプラズマ処理における放電開始電圧は、第 1のプラズマ処理に おける放電開始電圧よりも高く設定される。
[0038] 放電開始電圧が低!、プラズマ処理工程にぉ 、ては CW交流電力をプラズマ処理 用の電力として用い、放電開始電圧が高 、プラズマ処理工程にぉ 、てはパルス変調 された交流電力をプラズマ処理用の電力として用いる。よって、放電開始電圧が高い プラズマ処理工程にぉ 、ても、電極間に均一なプラズマを発生および維持させること ができる。さら〖こ、電極間に投入される電力量を低減させることにより、プラズマ処理 速度を低下させることができる。これにより処理量の制御を容易にすることができる。
[0039] 好ましくは、プラズマ反応室の内部には、力ソード'アノード電極対が設置される。力 ソード ·アノード電極対における電極間距離は、第 1および第 2のプラズマ処理にお いて同一である。
[0040] 好ましくは、プラズマ反応室の内部のガス圧力は、第 1および第 2のプラズマ処理間 で互いに異なるよう設定される。
[0041] 好ましくは、第 1のプラズマ処理においてプラズマ反応室の内部に導入され、かつ、 分解されるガスは、第 2のプラズマ処理においてプラズマ反応室の内部に導入され、 かつ、分解されるガスよりも、同一の大きさの電圧に対して電離され易いガスである。
[0042] 好ましくは、第 1のプラズマ処理は、プラズマ CVD法による成膜処理である。第 2の プラズマ処理は、プラズマエッチング処理である。
[0043] 好ましくは、プラズマエッチング処理は、成膜処理によりプラズマ反応室の内壁に付 着した膜をエッチングする処理である。
[0044] 好ましくは、プラズマ処理方法は、複数の半導体層を含む光電変換素子を形成す る方法である。成膜処理は、複数の半導体層の少なくとも 1層を形成する処理である
[0045] 好ましくは、第 1および第 2のプラズマ処理は、プラズマ CVD法により半導体膜を形 成する工程である。
[0046] 好ましくは、プラズマ処理方法は、結晶質シリコン系光電変換層および非晶質シリ コン系光電変換層を含む光電変換素子を形成する方法である。第 1のプラズマ処理 は、プラズマ CVD法により結晶質シリコン系光電変換層を形成する処理である。第 2 のプラズマ処理は、プラズマ CVD法により非晶質シリコン系光電変換層を形成する 処理である。
[0047] 好ましくは、プラズマ処理方法は、結晶質シリコン系光電変換層および非晶質シリ コン系光電変換層が形成された後に、パルス変調された交流電力を用いてプラズマ 反応室の内壁に付着した膜をエッチングする工程をさらに備える。
[0048] 好ましくは、結晶質シリコン系光電変換層は、 i型結晶質シリコン系光電変換層であ る。非晶質シリコン系光電変換層は、 i型非晶質シリコン系光電変換層である。
[0049] i型結晶質シリコン系光電変換層の形成工程で CW交流電力を用いてプラズマを発 生させることにより、大きな電力を投入できるので、良質な i型結晶質シリコン系光電 変換層をより速い成膜速度で形成することができる。また、 i型結晶質シリコン系光電 変換層の形成工程が行われるプラズマ反応室と同一のプラズマ反応室で i型非晶質 シリコン系光電変換層を形成する工程では、パルス変調された交流電力を用いる。 瞬間的な印加電圧を大きくして電極間に均一なプラズマを発生させることができる。 さらに、パルス状に電力を投入することにより電力量の時間平均値を低減できるので 成膜速度を低下させることが可能となる。これにより、 i型非晶質シリコン系光電変換 層の形成工程においても、所望の成膜速度で高品質な i型非晶質シリコン系光電変 換層を面方向に均一に形成することができる。
[0050] 好ましくは、プラズマ反応室の内部には、力ソード'アノード電極対が設置される。力 ソード ·アノード電極対における電極間距離は、第 1および第 2のプラズマ処理にお いて同一である。
[0051] 好ましくは、光電変換素子は、 i型非晶質シリコン系光電変換層の光入射側に設け られる、非晶質シリコン系半導体からなる p型半導体層と、 i型非晶質シリコン系光電 変換層と P型半導体層との間に設けられる、非晶質シリコン系半導体力もなるバッファ 層とをさら〖こ含む。プラズマ処理方法は、 p型半導体層を形成する工程と、パルス変 調された交流電力を用いてバッファ層を形成する工程とをさらに備える。
[0052] 本発明のさらに他の局面に従うと、同一のプラズマ反応室の内部において少なくと も 2のプラズマ処理を行なうプラズマ処理方法により製造される光電変換素子であつ て、 CW交流電力を用いたプラズマ CVD処理により形成される結晶質シリコン系光 電変換層と、パルス変調された交流電力を用いたプラズマ CVD処理により形成され る非晶質シリコン系光電変換層とを備える。
発明の効果
[0053] 本発明によれば、同一のプラズマ反応室内で少なくとも 2のプラズマ処理工程が行 なわれる場合に、 1の工程では CW交流電力を用いてプラズマ処理を行なうことがで き、他の工程ではパルス変調された交流電力を用いてプラズマ処理を行なうことがで きる。これにより、装置構成によりプラズマ処理の条件が制限される工程においてもよ り多様なプラズマ処理を行なうことができる。
[0054] また、本発明によれば、放電開始電圧の異なる少なくとも 2のプラズマ処理工程を 同一のプラズマ反応室内において行なう場合に、放電開始電圧が低い第 1のプラズ マ処理工程においては CW交流電力をプラズマ処理用の電力として用い、放電開始 電圧が高!、第 2のプラズマ処理工程にぉ 、てはパルス変調された交流電力をプラズ マ処理用の電力として用いる。これにより、放電開始電圧が高い第 2のプラズマ処理 工程にお 、ても、力ソード ·アノード電極間に大きな電圧を印加できるとともに投入電 力の時間平均を低減することができる。よって本発明によれば、電極間に均一なブラ ズマを発生および維持させ、かつ、プラズマ処理速度を低減することにより、その処 理量の制御を容易とすることができる。
[0055] さらに本発明によれば、以下の効果を得ることができる。
同一のプラズマ反応室で、異なった成膜条件の i型非晶質シリコン系光電変換層お よび i型結晶質シリコン系光電変換層をプラズマ CVD法により形成する場合、その装 置構成は、 i型結晶質シリコン系光電変換層の形成に適したように設計されることが一 般的である。これは、良質な結晶質シリコン系光電変換層の形成条件および装置構 成が、非晶質シリコン系薄膜層の場合よりもその設定範囲が狭く制限されるためであ る。
[0056] i型結晶質シリコン系光電変換層を形成する工程では、成膜速度および結晶性の 向上等の観点力 プラズマへの投入電力を大きくすることが好ましぐ一方、 i型非晶 質シリコン系光電変換層を形成する工程では、その成膜速度を低下させることが膜 質向上に好ま 、ことが一般的に知られて！/、る。
[0057] この装置において、良質な i型非晶質シリコン系光電変換層を形成するため成膜速 度を低下させていくと、アノード電極力ソード電極間に均一なプラズマを発生させて おくことができなくなり、良質な i型非晶質シリコン系光電変換層を基板面方向に均一 に形成できない。
[0058] 本発明によれば、 i型結晶質シリコン系光電変換層の形成工程で CW交流電力を 用いてプラズマを発生させることにより、大きな電力を投入できるので、良質な i型結 晶質シリコン系光電変換層をより速い成膜速度で形成することができる。また、前記 i 型結晶質シリコン系光電変換層の形成工程が行なわれるプラズマ反応室と同一のプ ラズマ反応室で i型非晶質シリコン系光電変換層を形成する工程では、パルス変調さ れた交流電力を用いる。瞬間的な印加電圧を大きくして電極間に均一なプラズマを 発生させ、かつ、パルス状に電力を投入することにより電力量の時間平均値を低減さ せるので、成膜速度を低下させることが可能となる。これにより、 i型非晶質シリコン系 光電変換層の形成工程においても、所望の成膜速度で高品質な i型非晶質シリコン 系光電変換層を基板面方向に均一に形成することができる。
図面の簡単な説明
[0059] [図 1]本発明の実施形態に係るプラズマ処理装置の概略断面図である。
[図 2]図 1のプラズマ処理装置の電力供給部を等価的に示した概略図である。
[図 3]図 1のプラズマ処理装置の電力供給部を等価的に示した概略図である。
[図 4]実施形態 3, 4, 5に係るシリコン系薄膜光電変換素子の概略断面図である。 [図 5]実施形態 6に係るシリコン系薄膜光電変換素子の概略断面図である。
[図 6]実施形態 9に係るプラズマ処理装置の概略図である。
[図 7]実施形態 10に係るプラズマ処理装置の概略図である。
符号の説明
[0060] 101 プラズマ反応室、 102 力ソード電極、 103 アノード電極、 105 インピーダ ンス整合回路、 107 ワーク、 108 電力供給部、 108a 電力出力部、 108b 変調 部、 108c CW電力出力部、 108d パルス電力出力部、 108e 切換部、 201 基板 、 206 シリコン系薄膜光電変換素子、 211 第 lp型半導体層、 212 i型非晶質シリ コン系光電変換層、 213 第 In型半導体層、 214 第 lpin構造積層体、 221 第 2p 型半導体層、 222 i型結晶質シリコン系光電変換層、 223 第 2n型半導体層、 224 第 2pin構造積層体、 301 バッファ層。
発明を実施するための最良の形態
[0061] 本発明の実施形態を図面を参照して説明する。なお、以下において図中の同一ま たは相当部分には同一符号を付してその説明は原則的に繰返さないものとする。
[0062] 図 1は、本実施形態に係るプラズマ処理装置の概略断面図である。
図 1のプラズマ処理装置は、プラズマ CVD法により半導体層を成膜する装置である 。このプラズマ処理装置は、密閉可能なプラズマ反応室 101と、プラズマ反応室 101 内に設置された平行平板型の電極である、力ソード電極 102·アノード電極 103の対 を有する。力ソード電極 102とアノード電極 103との電極間距離は、所望の処理条件 に従って決定され、一般的に数 mm力 数十 mm程度とされる。
[0063] 力ソード電極 102とアノード電極 103とは一般的に固定される。ただし力ソード電極 102とアノード電極 103との少なくとも一方が可動であることにより電極間距離を調整 できても良い。可動式の場合は、各工程毎に形成条件に合わせて電極間距離を調 整することが可能になる。し力 装置の複雑化、およびメンテナンスの点から量産装 置には適さない。また、その可動範囲にも制限があるため実用的ではない。
[0064] プラズマ反応室 101外には、力ソード電極 102に電力を供給する電力供給部 108 と、電力供給部 108と力ソード電極 102·アノード電極 103対の間のインピーダンス整 合を行なうインピーダンス整合回路 105が設置されている。 [0065] 電力供給部 108は、電力導入線 106aの一端に接続される。電力導入線 106aの 他端は、インピーダンス整合回路 105に接続されている。インピーダンス整合回路 10 5には電力導入線 106bの一端が接続される。電力導入線 106bの他端は、力ソード 電極 102に接続されて 、る。
[0066] 電力供給部 108は、 CW (連続波形)交流出力とパルス変調 (オンオフ制御）された 交流出力が可能であれば良い。例えば、図 2および図 3は、電力供給部 108の構成 例を等価的に表した図である。
[0067] 図 2において、電力供給部 108は、電力出力部 108aと変調部 108bとを含む。電 力出力部 108aから出力された CW交流電力は変調部 108bにより変調されて電力供 給部 108の外部に出力される。ここで、出力の切換えは、変調部 108bで変調をかけ ないことにより CW交流電力をそのまま出力すること、および、変調部 108bによりパル ス変調された交流電力を出力することにより行なわれる。この構成により、交流電力を 出力する電力出力部 108aを CW交流電力の出力時及びパルス変調された交流電 力の出力時に共用できるので、電力供給部 108の構成を簡単にできる利点がある。
[0068] また、図 3のように、電力供給部 108は、 CW電力出力部 108c、パルス電力出力部 108dおよびこれらの出力を切換える切換部 108eを含んでいてもよい。切換部 108e は CW電力出力部 108cから出力される CW電力とパルス電力出力部 108dから出力 されるパルス電力とを適宜選択して、電力供給部 108の外部に選択した交流電力を 出力する。
[0069] 電力供給部 108から出力される交流電力の周波数は、 13. 56MHzが一般的であ る。ただし、交流電力の周波数は、これに限られるものではなぐ数 kHzから VHF帯 、さらにマイクロ波帯の周波数を使用しても良い。また、パルス変調時のオン時間'ォ フ時間は任意に設定可能であり、数 秒から数 m秒程度の範囲で設定される。
[0070] 一方、アノード電極 103は電気的に接地されており、アノード電極 103上には、ヮー ク 107が載置される。
[0071] ワーク 107は、力ソード電極 102上に載置されても良いが、プラズマ中のイオンダメ ージによる膜質低下を低減するため、一般的にはアノード電極 103上に設置される。
[0072] プラズマ反応室 101には、ガス導入口 110が設けられている。ガス導入口 110から は、希釈ガス、材料ガス、ドーピングガス等のガス 118が導入される。
[0073] また、プラズマ反応室 101には、真空ポンプ 116と圧力調整用バルブ 117が直列 に接続され、プラズマ反応室 101内のガス圧力が略一定に保たれる。圧力調整用バ ルブ 117により、プラズマ反応室 101内のガス圧力を変更することができる。
[0074] (実施形態 1)
本実施形態に係るプラズマ処理装置および方法は、 pin構造を有する薄膜非晶質 シリコン光電変換素子の半導体層を同一プラズマ反応室 101内においてプラズマ C VD法によりワーク 107上に成膜するものである。
[0075] ここで、 p型非晶質シリコン層および i型非晶質シリコン層は、パルス変調された交流 電力をプラズマ処理用の電源として用いることにより成膜され (第 2のプラズマ処理工 程）、 n型非晶質シリコン層は、 CW交流電力をプラズマ処理用の電源として用いるこ とにより成膜される（第 1のプラズマ処理工程)。
[0076] p型非晶質シリコン層は、以下の成膜条件において成膜することができる。成膜時 のプラズマ反応室 101内の圧力は、 200Pa以上 3000Pa以下であることが望ましぐ 本実施形態では 400Paとした。また、基板 201の下地温度は、 250°C以下の条件と することが望ましぐ本実施形態では 180°Cとした。また、力ソード電極 102に投入さ れるプラズマ処理用の電力として、パルス変調された周波数 13. 56MHzの交流電 力を使用した。力ソード電極 102単位面積あたりの電力密度は 0. OlWZcm2以上 0 . 3WZcm2以下とすることが望ましぐ本実施形態では 0. lWZcm2とした。パルス 変調時のオン時間'オフ時間は所望の成膜速度に応じて設定可能であり、通常数 秒から数 m秒程度の範囲で設定される。本実施形態では、オン時間を 50 s、オフ 時間を 100 μ sとした。
[0077] プラズマ反応室 101内に導入される混合ガスは、シランガス、水素ガス、ジボランガ スを含むものを使用する。シランガスに対する水素ガスの流量は、数倍から数十倍程 度が望ましぐ本実施形態では 10倍とした。
[0078] ρ型非晶質シリコン層の厚さは、 i型非晶質シリコン層に十分な内部電界を与えるた め 2nm以上が望ましい。一方、非活性層である p型非晶質シリコン層の光吸収量を 抑えることにより i型非晶質シリコン層へ到達する光を増大させるため、 p型非晶質シリ コン層の厚さは、できる限り薄いことが望ましい。よって、 p型非晶質シリコン層の厚さ は、通常 50nm以下とされる。本実施形態では、 p型非晶質シリコン層の厚さを 20nm とした。
[0079] p型非晶質シリコン層の厚さは 50nm以下と非常に薄い。光吸収量を低減するため にその厚みの制御は重要である。本実施形態においては、パルス変調された交流電 力をプラズマ処理に使用することにより成膜速度を低下させる。これにより、 p型非晶 質シリコン層の厚みを容易に制御することができる。
[0080] また、 i型非晶質シリコン層は、以下の成膜条件において成膜することができる。成 膜時のプラズマ反応室 101内の圧力は、 200Pa以上 3000Pa以下であることが望ま しぐ本実施形態では 400Paとした。また、基板 201の下地温度は、 250°C以下の条 件とすることが望ましぐ本実施形態では 180°Cとした。また、力ソード電極 102に投 入されるプラズマ処理用の電力として、パルス変調された周波数 13. 56MHzの交流 電力を使用した。力ソード電極 102単位面積あたりの電力密度は 0. OlWZcm2以上 0. 3WZcm2以下とすることが望ましぐ本実施形態では 0. lWZcm2とした。パルス 変調時のオン時間'オフ時間は所望の成膜速度に応じて設定可能であり、通常数 秒から数 m秒程度の範囲で設定される。本実施形態では、オン時間を 50 s、オフ 時間を 100 μ sとした。
[0081] プラズマ反応室 101内に導入される混合ガスは、シランガス、水素ガスを含むもの を使用する。シランガスに対する水素ガスの流量は、 5倍以上 20倍以下が好ましぐ 良好な膜質の i型非晶質シリコン層を成膜することができる。本実施形態では 10倍と した。
[0082] i型非晶質シリコン層の厚さは、光吸収量、光劣化による特性低下を考慮して、 0. 1 μ mから 0. 5 μ mまでの値に設定される。本実施形態では、 i型非晶質シリコン層の 厚さを 0. とした。
[0083] ここで、 i型非晶質シリコン層の成膜速度が速すぎると、膜中の欠陥密度の増大等 の膜質低下が起こることが一般的に知られている。よって、成膜速度の制御が重要で ある。本実施形態においては、成膜速度低下のため、プラズマ処理用にパルス変調 された交流電力を使用した。 [0084] また、 n型非晶質シリコン層は、以下の成膜条件において成膜することができる。成 膜時のプラズマ反応室 101内の圧力は、 200Pa以上 3000Pa以下であることが望ま しぐ本実施形態では 400Paとした。また、基板 201の下地温度は、 250°C以下の条 件とすることが望ましぐ本実施形態では 180°Cとした。また、力ソード電極 102に投 入されるプラズマ処理用の電力として、周波数 13. 56MHzの CW交流電力を使用し た。力ソード電極 102単位面積あたりの電力密度は 0. 02WZcm2以上 0. 5W/cm2 以下とすることが望ましぐ本実施形態では 0. 3WZcm2とした。
[0085] プラズマ反応室 101内に導入される混合ガスは、シランガス、水素ガス、ホスフィン ガスを含むものを使用する。シランガスに対する水素ガスの流量は、 5倍以上 20倍以 下が好ましぐ本実施形態では 10倍とした。
[0086] n型非晶質シリコン層の厚さは、 i型非晶質シリコン層に十分な内部電界を与えるた め 2nm以上が好ましい。一方、非活性層である n型非晶質シリコン層の光吸収量を 抑えるため、 n型非晶質シリコン層の厚さは、できる限り薄いことが好ましい。よって、 n 型非晶質シリコン層の厚さは、通常 50nm以下とされる。本実施形態では、 n型非晶 質シリコン層の厚さを 40nmとした。
[0087] 以上により、薄膜非晶質シリコン光電変換素子の半導体層が成膜される。
同一のプラズマ反応室 101内において少なくとも 2のプラズマ処理工程を実施する 場合、各工程において装置構成が同一であることから、その処理条件が装置構成に より制限される場合がある。そこで、本実施形態のように、パルス変調された交流電力 を使用したプラズマ処理と CW交流電力を使用したプラズマ処理とを行なうことにより 、多様なプラズマ処理が可能となる。
[0088] (実施形態 2)
本実施形態に係るプラズマ処理装置および方法は、プラズマ CVD法によりワーク 1 07上に薄膜を成膜するプラズマ CVD工程 (第 1のプラズマ処理工程を含む工程）と 、別のワーク 107をエッチング処理するプラズマエッチング工程 (第 2のプラズマ処理 工程）とを同一プラズマ反応室 101内において行なうものである。
[0089] プラズマ CVD工程は、 CW交流電力を用いる第 1のプラズマ処理工程を少なくとも 1工程含むものであれば良ぐパルス変調された交流電力を用いるプラズマ CVDェ 程をさらに含んでいても良い。プラズマ CVD工程は、単層の膜を成膜する工程でも 良ぐ複数層の膜を成膜する工程であっても良い。本実施形態においては、プラズマ CVD工程により複数層の膜を成膜した。
[0090] 一方、プラズマエッチング工程は、第 1のプラズマ処理工程より放電開始電圧が高 ぐパルス変調された交流電力を用いてプラズマエッチングを行なう工程である。
[0091] 以下に本実施形態について詳述する。
プラズマ CVD工程としては、例えば、材料ガスとして H2ガスで希釈された SiH4ガ ス、ドーピングガスとして B2H6、 PH3を用いた、 pin構造を有するシリコン系薄膜光 電変換素子の半導体層成膜工程が挙げられる。本プラズマ CVD工程に含まれる第 1のプラズマ処理工程においては、プラズマ反応室 101内の圧力は圧力調整用バル ブ 117により一定値 (例えば約 500Pa)に調節され、力ソード電極 102には電力供給 部 108から出力された CW交流電力が投入される。ここで、力ソード電極 102、ァノー ド電極 103の間の距離は数 mmカゝら数十 mm程度とされる。この電極間距離は、所望 の成膜条件により決定される。この工程によって、ワーク 107にシリコン系薄膜が成膜 される。
[0092] 一方、プラズマエッチング工程においては、ワーク 107として部分的にマスキングさ れたシリコン基板をセットし、エッチングガスとして例えば数倍の流量の Arガスで希釈 された NF3ガスを使用する。本工程において、プラズマ反応室 101内の圧力は一定 値 (例えば約 500Pa)に調節され、力ソード電極 102には電力供給部 108から出力さ れたパルス変調された交流電力が投入される。エッチングガスとしては、 NF3ガス以 外に、 CF4ガス等のフッ素系エッチングガスを Arガス等の不活性ガスにより希釈した ものを用いることができる。この工程により、マスキングされていない部分のシリコン基 板表面に所望のエッチング処理を施すことができる。
[0093] 上記プラズマ CVD工程およびプラズマエッチング工程は同一プラズマ反応室 101 において実施される。両工程において、力ソード電極 102·アノード電極 103の電極 間距離は一定とし、設定ガス圧力も略同一とした。この場合、前述した pd積は各工程 において略一定である。ただし、プラズマエッチング工程で使用する NF3ガス、 Arガ スの混合ガスは、プラズマ CVD工程で使用する SiH4ガス、 H2ガスの混合ガスと比 較して電離し難 、ため、プラズマエッチング工程における放電開始電圧がプラズマ c
VD工程の場合の放電開始電圧より大きくなる。したがって、プラズマエッチング工程 において電極間に均一なプラズマを発生および維持させるためには、より大きな電圧 を印加する必要がある。この工程において CW交流電力を使用した場合には、プラズ マを発生および維持させる際に投入される電力量が過大となり、力ソード電極 102· アノード電極 103の電極間以外の絶縁部分にプラズマが発生し、その部分に損傷を 与える可能性がある。
[0094] 本実施形態では、プラズマエッチング工程にお!、て、力ソード電極 102にパルス変 調された交流電力を投入しているため、力ソード電極 102 ·アノード電極 103間に大 きな電圧を印加し均一なプラズマを容易に発生させることができる。さらに、ノ レスの デューティー比を調整することにより、投入電力量を小さく抑えることができる。これに より、エッチング速度を低減することができるのでエッチング速度の制御を容易にする ことができる。また、装置損傷を防止することが可能となる。
[0095] 本発明の実施形態は、これに限られるものではなぐプラズマエッチング工程とこの 工程より放電開始電圧が小さな第 1のプラズマ処理工程を有するプラズマ CVD工程 とを含んでいれば良い。通常、プラズマ CVD工程で使用されるガスはプラズマエッチ ング工程で使用されるガスと異なるものであり、両工程における放電開始電圧に差異 が生じるため、本発明のプラズマ処理方法が適用できる。また、各工程におけるブラ ズマ反応室 101内の設定圧力条件が異なる場合にも、放電開始電圧の差が大きくな ることが考えられるので、本発明のプラズマ処理装置が有効である。
[0096] (実施形態 3)
本実施形態に係るプラズマ処理装置および方法は、放電開始電圧の異なる少なく とも 2のプラズマ CVD工程が同一のプラズマ反応室 101内で実施されるものである。 その一例として、シリコン系薄膜光電変換素子の半導体層を成膜するプラズマ処理 装置および方法を以下に記載する。
[0097] なお、以下に示す実施形態に限られず、 i型非晶質シリコン系光電変換層をパルス 変調された交流電力により形成する工程と、 i型結晶質シリコン系光電変換層を CW 交流電力により形成する工程と、を有するシリコン系薄膜光電変換素子の半導体層 形成工程であれば本発明の効果を得ることができる。
[0098] 本実施形態が行われるプラズマ処理装置は、図 1に示す装置と同様である。
図 4は、本実施形態に係るプラズマ処理装置により製造されるシリコン系薄膜光電 変換素子の概略断面図である。図 4を参照して、基板 201上に第 1電極 202が成膜 される。第 1電極 202上に、第 lp型半導体層 211、 i型非晶質シリコン系光電変換層 212、第 In型半導体層 213が順次積層される。これにより第 1電極 202上に第 lpin 構造積層体 214が成膜される。続いて、第 2p型半導体層 221、 i型結晶質シリコン系 光電変換層 222および第 2n型半導体層 223が順次積層されることにより、第 lpin構 造積層体 214上に第 2pin構造積層体 224が成膜される。第 lpin構造積層体 214お よび第 2pin構造積層体 224により二重 pin構造積層体 230が構成される。二重 pin 構造積層体 230上に第 2電極 203が成膜されることでシリコン系薄膜光電変換素子 2 06が完成する。本発明において、半導体層とは、二重 pin構造積層体 230中の全て の層を含むものとする。
[0099] 図 1および図 4を参照して、図 1のプラズマ処理装置において、アノード電極 103上 には、ワーク 107として透明導電膜 (第 1電極 202)が成膜された透明基板 201が載 置されている。透明基板 201は、力ソード電極 102上に設置されていても良いが、プ ラズマ中のイオンダメージによる膜質低下を低減するためアノード電極 103上に設置 されることが一般的である。
[0100] ガス導入口 110からは、希釈ガス、材料ガス、ドーピングガスが導入される。希釈ガ スとしては水素ガスを含むガス、材料ガスとしてはシラン系ガス、メタンガス、ゲルマン ガス等、 p型不純物ドーピングガスとしてはジボランガス等、 n型不純物ドーピングガス としてはホスフィンガス等が使用される。
[0101] 基板 201としては、プラズマ CVD成膜プロセスにおける耐熱性、および透光性を有 するガラス基板、ポリイミド等の樹脂基板が一般的に使用される。本実施形態におい ては、基板 201としてガラス基板を使用した。
[0102] 第 1電極 202としては、 SnO、 ITO、 ΖηΟなどの透明導電膜が使用される。これら
2
は、一般的には CVD、スパッタ、蒸着等の方法により成膜される。本実施形態におい ては、第 1電極 202として、 SnOを使用した。 [0103] 二重 pin構造積層体 230は、同一のプラズマ反応室 101内においてプラズマ CVD 法により成膜される。本実施形態においては、基板 201から p型、 i型、 n型の半導体 を順に二重に積層した二重 pin構造とした。
[0104] 本実施形態においては、第 lp型半導体層 211を、ボロンドーピングした p型非晶質 シリコンカーバイド半導体層とし、 i型非晶質シリコン系光電変換層 212を i型非晶質 シリコン半導体層とし、第 In型半導体層 213を、リンドーピングした n型結晶質シリコ ン半導体層とした。シリコン系半導体層としては、シリコン、シリコンカーバイド、シリコ ンゲルマニウム等が一般的に用いられる。導電型半導体層のドーピング材料としては 、 p型のドーピング材料にはボロン、アルミニウム等、 n型のドーピング材料にはリン等 が一般的に用いられる。
[0105] 第 2電極 203としては、銀，アルミニウム等の金属や SnO、 ITO、 ΖηΟなどの透明
2
導電膜あるいはこれらを積層したものが使用される。これらは、一般的には CVD、ス パッタ、蒸着等の方法により成膜される。本実施形態においては、第 2電極 203とし て、 ZnOと銀とをこの順に積層した。
[0106] 以下に二重 pin構造積層体 230の成膜方法について詳述する。
二重 pin構造積層体 230は、同一のプラズマ反応室 101内においてプラズマ CVD 法により成膜される。
[0107] 第 lp型半導体層 211である p型非晶質シリコンカーバイド半導体層は、以下の成 膜条件において成膜することができる。成膜時のプラズマ反応室 101内の圧力は、 2 OOPa以上 3000Pa以下であることが望ましぐ本実施形態では 400Paとした。また、 基板 201の下地温度は、 250°C以下の条件とすることが望ましぐ本実施形態では 1 80°Cとした。また、力ソード電極 102に投入されるプラズマ処理用の電力として、パル ス変調された周波数 13. 56MHzの交流電力を使用した。力ソード電極 102単位面 積あたりの電力密度は 0. OlWZcm2以上 0. 3WZcm2以下とすることが望ましぐ本 実施形態では 0. lWZcm2とした。パルス変調時のオン時間'オフ時間は所望の成 膜速度に応じて設定可能であり、通常数 秒力 数 m秒程度の範囲で設定される。 本実施形態では、オン時間を 50 μ s、オフ時間を 100 μ sとした。
[0108] プラズマ反応室 101内に導入される混合ガスは、シランガス、水素ガス、メタンガス およびジボランガスを含むものを使用する。プラズマ反応室 101内に導入する原料ガ スは、シラン系ガスと、水素ガスを含有する希釈ガスとを含むことが好ましぐさら〖こ、メ タンある ヽはトリメチルジボランを含むものであれば良 、。シランガスに対する水素ガ スの流量は、数倍から数十倍程度が望ましぐ本実施形態では 10倍とした。
[0109] 第 lp型半導体層 211の厚さは、 i型非晶質シリコン系光電変換層 212に十分な内 部電界を与えるため 2nm以上が望ましい。一方、非活性層である第 lp型半導体層 2 11の光吸収量を抑えることにより i型非晶質シリコン系光電変換層 212へ到達する光 を増大させるため、第 lp型半導体層 211の厚さはできる限り薄いことが望ましい。よ つて、 p型非晶質シリコン層の厚さは、通常 50nm以下とされる。本実施形態では、第 lp型半導体層 211の厚さを 20nmとした。
[0110] i型非晶質シリコン系光電変換層 212である i型非晶質シリコン半導体層は、以下の 成膜条件において成膜することができる。成膜時のプラズマ反応室 101内の圧力は 、 200Pa以上 3000Pa以下であることが望ましぐ本実施形態では 400Paとした。ま た、基板 201の下地温度は、 250°C以下の条件とすることが望ましぐ本実施形態で は 180°Cとした。また、力ソード電極 102に投入されるプラズマ処理用の電力として、 周波数 13. 56MHzの CW交流電力を使用した。力ソード電極 102単位面積あたり の電力密度は 0. OlWZcm2以上 0. 3WZcm2以下とすることが望ましぐ本実施形 態では 0. lW/cm2とした。
[0111] プラズマ反応室 101内に導入される混合ガスは、シランガス、水素ガスを含むもの を使用する。シランガスに対する水素ガスの流量は、 5倍以上 20倍以下が好ましぐ 良好な膜質の非晶質 i型光電変換層を成膜することができる。本実施形態では 10倍 とした。
[0112] i型非晶質シリコン系光電変換層 212の厚さは、光吸収量、光劣化による特性低下 を考慮して、 0. 1 mから 0. 5 μ mまでの値に設定される。本実施形態では、 i型非 晶質シリコン系光電変換層 212の厚さを 0. とした。
[0113] ここで、 i型非晶質シリコン系光電変換層 212の成膜速度が速すぎると、膜中の欠 陥密度増大等の膜質低下が起こることが一般的に知られている。よって、成膜速度 の制御が重要である。本実施形態においては、厚さ設定の関係から膜質向上が必 要な場合には、成膜速度低下のため、プラズマ処理用にパルス変調された交流電力 を使用しても良い。
[0114] 第 In型半導体層 213である n型結晶質シリコン半導体層は、以下の成膜条件にお いて成膜することができる。成膜時のプラズマ反応室 101内の圧力は、 240Pa以上 3 600Pa以下であることが望ましぐ本実施形態では 2000Paとした。また、基板 201の 下地温度は、 250°C以下の条件とすることが望ましぐ本実施形態では 180°Cとした 。また、力ソード電極 102に投入されるプラズマ処理用の電力として、周波数 13. 56 MHzの CW交流電力を使用した。力ソード電極 102単位面積あたりの電力密度は 0 . 02WZcm2以上 0. 5WZcm2以下とすることが望ましぐ本実施形態では 0. 3W/ cm 'とした。
[0115] プラズマ反応室 101内に導入される混合ガスは、シランガス、水素ガス、ホスフィン ガスを含むものを使用する。シランガスに対する水素ガスの流量は、 30倍力ゝら数 100 倍程度が望ましぐ本実施形態では 100倍とした。
[0116] 第 In型半導体層 213の厚さは、 i型非晶質シリコン系光電変換層 212に十分な内 部電界を与えるため 2nm以上が好ましい。一方、非活性層である第 In型半導体層 2 13の光吸収量を抑えるため、第 In型半導体層 213の厚さは、できる限り薄いことが 好ましい。よって、第 In型半導体層 213の厚さは通常 50nm以下とされる。本実施形 態では、第 In型半導体層 213の厚さを 40nmとした。
[0117] 以上により、第 lpin構造積層体 214が成膜される。
次に、第 2pin構造積層体 224の成膜方法について説明する。
[0118] 第 2p型半導体層 221である p型結晶質シリコン半導体層は、以下の成膜条件にお いて成膜することができる。成膜時のプラズマ反応室 101内の圧力は、 240Pa以上 3 600Pa以下であることが望ましぐ本実施形態では 2000Paとした。また、基板 201の 下地温度は、 250°C以下の条件とすることが望ましぐ本実施形態では 180°Cとした 。また、力ソード電極 102に投入されるプラズマ処理用の電力として、周波数 13. 56 MHzの CW交流電力を使用した。力ソード電極 102単位面積あたりの電力密度は 0 . 02WZcm2以上 0. 5WZcm2以下とすることが望ましぐ本実施形態では 0. 3W/ cm 'とした。 [0119] プラズマ反応室 101内に導入される混合ガスは、シランガス、水素ガス、ジボランガ スを含むものを使用する。シランガスに対する水素ガスの流量は、 30倍から数 100倍 程度が望ましぐ本実施形態では 100倍とした。
[0120] 第 2p型半導体層 221の厚さは、 i型結晶質シリコン系光電変換層 222に十分な内 部電界を与えるため 2nm以上が好ましい。一方、非活性層である第 2p型半導体層 2 21の光吸収量を抑えることにより i型結晶質シリコン系光電変換層 222へ到達する光 を増大させるため、第 2p型半導体層 221の厚さは、できる限り薄いことが望ましい。よ つて、第 2p型半導体層 221の厚さは、通常 50nm以下とされる。本実施形態では、 第 2p型半導体層 221の厚さを 40nmとした。
[0121] 第 2p型半導体層 221は、非晶質および結晶質のシリコンカーバイドまたは非晶質 のシリコンゲルマニウムなどの合金材料カゝらなる層で成膜されていてもよい。また、第 2p型半導体層 221は、異なる複数の薄膜を積層したものでも良い。
[0122] i型結晶質シリコン系光電変換層 222は、以下の成膜条件において成膜することが できる。成膜時のプラズマ反応室 101内の圧力は、 240Pa以上 3600Pa以下である ことが望ましぐ本実施形態では 2000Paとした。また、基板 201の下地温度は、 250 °C以下の条件とすることが望ましぐ本実施形態では 180°Cとした。また、力ソード電 極 102に投入されるプラズマ処理用の電力として、周波数 13. 56MHzの CW交流 電力を使用した。力ソード電極 102単位面積あたりの電力密度は 0. 02WZcm2以上 0. 5WZcm2以下とすることが望ましぐ本実施形態では 0. 3WZcm2とした。
[0123] プラズマ反応室 101内に導入される混合ガスは、シランガス、水素ガスを含むもの を使用する。シランガスに対する水素ガスの流量は、 30倍から 100倍程度が望ましく 、本実施形態では 100倍とした。
[0124] i型結晶質シリコン系光電変換層 222の厚さは、光電変換層として十分な光吸収量 を確保するため 0. 5 m以上が好ましぐ： L m以上がより好ましい。また、 i型結晶質 シリコン系光電変換層 222の厚さは、装置の生産性を確保することが必要であるため 20 μ m以下が好ましく 15 m以下がより好ましい。本実施形態では、 i型結晶質シリ コン系光電変換層 222の厚さを 2 mとした。
[0125] なお、本実施形態において、 i型結晶質シリコン系光電変換層 222は、良質な膜で あり、かつ、より高い成膜速度で形成されることが必要となる。このため、プラズマ処理 装置の構成を本工程の成膜条件に最も適したように設定した。具体的には、力ソード 電極 102·アノード電極 103の電極間距離を 15mmとし、他の全ての工程において 同一の構成とした。
[0126] このようにして、ラマン分光法により測定される ΑδΟηπ 1におけるピークに対する 52 Onm 1におけるピークのピーク強度比 I ZI 力 以上 10以下である、十分な結晶化
520 480
率を有する i型結晶質シリコン系光電変換層 222が得られる。また、 i型結晶質シリコ ン系光電変換層 222として、 i型結晶質シリコン薄膜、または、微量の不純物を含む 弱 P型 (もしくは弱 n型)で、光電変棚能を十分に備えて!/、る結晶質シリコン薄膜が 用いられてもよい。さらに、 i型結晶質シリコン系光電変換層 222は、上記結晶質シリ コン薄膜に限定されず、合金材料であるシリコンカーバイドまたはシリコンゲルマニウ ムなどの薄膜が用いられてもよ 、。
[0127] 第 2n型半導体層 223である n型結晶質シリコン半導体層は、以下の成膜条件にお いて成膜することができる。成膜時のプラズマ反応室 101内の圧力は、 240Pa以上 3 600Pa以下であることが望ましぐ本実施形態では 2000Paとした。また、基板 201の 下地温度は、 250°C以下の条件とすることが望ましぐ本実施形態では 180°Cとした 。また、力ソード電極 102に投入されるプラズマ処理用の電力として、周波数 13. 56 MHzの CW交流電力を使用した。力ソード電極 102単位面積あたりの電力密度は 0 . 02WZcm2以上 0. 5WZcm2以下とすることが望ましぐ本実施形態では 0. 3W/ cmとした。
[0128] プラズマ反応室 101内に導入される混合ガスは、シランガス、水素ガス、ホスフィン ガスを含むものを使用する。シランガスに対する水素ガスの流量は、 30倍力ゝら数 100 倍程度が望ましぐ本実施形態では 100倍とした。
[0129] 第 2n型半導体層 223の厚さは、 i型結晶質シリコン系光電変換層 222に十分な内 部電界を与えるため 2nm以上が好ましい。一方、非活性層である第 2n型半導体層 2 23の光吸収量を抑えるため、第 2n型半導体層 223の厚さはできる限り薄いことが好 ましい。よって、第 2n型半導体層 223の厚さは通常 50nm以下とされる。本実施形態 では、第 2n型半導体層 223の厚さを 40nmとした。 [0130] 第 2の n型半導体層 223は、結晶質のシリコンカーバイドまたはシリコンゲルマニウ ムなどの合金材料で成膜されて 、てもよ 、。
[0131] 以上のようにして、第 lpin構造積層体 214および第 2pin構造積層体 224を同一の プラズマ反応室 101内にお ヽて連続して成膜する。
[0132] この後、 ZnOなどの導電膜とアルミニウム、銀などの金属膜をスパッタ法ゃ蒸着法 などにより成膜することで第 2電極 203を成膜する。以上の工程により、シリコン系薄 膜光電変換素子 206を製造することができる。
[0133] 本実施形態において、第 lp型半導体層 211である p型非晶質シリコンカーバイド半 導体層の成膜工程ではプラズマ処理用の電源としてパルス変調された交流電力を 用い (第 2のプラズマ処理工程)、 i型結晶質シリコン系光電変換層 222の成膜工程（ 第 1のプラズマ処理工程）においては、 CW交流電力を用いた。
[0134] この i型結晶質シリコン系光電変換層 222の成膜工程において、成膜される膜の結 晶化率、結晶粒径等の膜質を所望のものに維持するためには、力ソード電極 102·ァ ノード電極 103間距離等の装置構成を本工程に適したように設定する必要がある。 例えば、 i型結晶質シリコン系光電変換層 222の成膜工程においては、非晶質シリコ ン系半層体層 (例えば非晶質シリコンカーバイド半導体層）を成膜する場合より、カソ ード電極 102·アノード電極 103間距離を狭くし、プラズマ反応室 101内の圧力を高 く設定することが一般的である。
[0135] このように、 i型結晶質シリコン系光電変換層 222の成膜工程に適したように設定さ れた装置の同一プラズマ反応室 101内において、第 lp型半導体層 211である p型非 晶質シリコンカーバイド半導体層を成膜する場合、成膜条件 (特にプラズマ反応室 1 01内の設定圧力）が異なるため i型結晶質シリコン系光電変換層 222の成膜工程の 場合より放電開始電圧が高くなる。
[0136] したがって、放電開始電圧が相対的に高い工程である、第 lp型半導体層 211 (す なわち P型非晶質シリコンカーバイド半導体層）の成膜工程にぉ 、て、均一なプラズ マを発生および維持させるためには、より大きな投入電力を投入する必要がある。投 入電力を大きくすると、プラズマ処理速度が大きくなるので、成膜速度が速くなる。第 lp型半導体層 211である p型非晶質シリコンカーバイド半導体層は、その厚みが 50 nm以下と非常に薄いため、その厚みの制御を行なうためには成膜速度を低下させ る必要がある。
[0137] そこで、本実施形態では、第 lp型半導体層 211である p型非晶質シリコンカーバイ ド半導体層を成膜する工程において、プラズマ処理用の電源としてパルス変調され た交流電力を使用した。これより、成膜速度の低下と、均一なプラズマの発生および 維持とを両立することができる。すなわち、パルス変調された交流電力を用いることに より、投入電力量が抑えられるので成膜速度を低減させることが可能となる。また、瞬 時の投入電力および電圧を大きくできるので、電極間に均一なプラズマを発生およ び維持させることが可能となる。
[0138] (実施形態 4)
本実施形態に係るプラズマ処理装置は図 1に示す装置と同様である。また、本実施 形態に係るシリコン系薄膜光電変換素子の断面は図 4に示す光電変換素子の断面 と同様である。よって、以下では図 4を参照しながら本実施の形態に係るシリコン系薄 膜光電変換素子およびその製造方法を説明する。
[0139] 基板 201としては、プラズマ CVD成膜プロセスにおける耐熱性、および透光性を有 するガラス基板、ポリイミド等の樹脂基板が一般的に使用される。本実施形態におい ては、基板 201としてガラス基板を使用した。
[0140] 第 1電極 202としては、酸化スズ、酸化インジウムスズ、酸化亜鉛などの透明導電膜 が使用される。これらは、一般的には、 CVD、スパッタ、蒸着等の方法により形成され る。本実施形態においては、第 1電極 202として、酸化スズを使用した。
[0141] 二重 pin構造積層体 230は、同一のプラズマ反応室 101 (成膜室）内においてプラ ズマ CVD法により形成される。本実施形態のシリコン系薄膜光電変換素子において は、基板 201から p型、 i型、 n型の半導体を順に積層した pin構造とした。
[0142] 本実施形態においては、第 lp型半導体層 211を、ボロンドーピングした p型非晶質 シリコンカーバイド半導体層とし、 i型非晶質シリコン系光電変換層 212を i型非晶質 シリコン半導体層とし、第 In型半導体層 213を、リンドーピングした n型結晶質シリコ ン半導体層とした。シリコン系半導体層としては、シリコン、シリコンカーバイド、シリコ ンゲルマニウム等が一般的に用いられる。導電型半導体層のドーピング材料としては 、 p型のドーピング材料にはボロン、アルミニウム等、 n型のドーピング材料にはリン等 が一般的に用いられる。
[0143] 第 2電極 203としては、銀，アルミニウム等の金属や酸化スズ、酸化インジウムスズ、 酸ィ匕亜鉛などの透明導電膜あるいはこれらを積層したものが使用される。これらは、 一般的には CVD、スパッタ、蒸着等の方法により形成される。本実施形態において は、第 2電極 203として、酸ィ匕亜鉛と銀とをこの順に積層した。
[0144] 以下に二重 pin構造積層体 230の形成方法について詳述する。
二重 pin構造積層体 230は、上述したように同一のプラズマ反応室 101内において プラズマ CVD法により形成される。
[0145] 第 lp型半導体層 211である p型非晶質シリコンカーバイド半導体層は、成膜圧力 が 200Pa以上 3000Pa以下、基板 201の下地温度が 250°C以下の条件下で、カソ ード電極単位面積あたりの電力密度が 0. OlWZcm2以上 0. 3WZcm2以下の CW 出力の周波数 13. 56MHzの交流電力を力ソード電極 102に投入することにより形 成される。
[0146] プラズマ反応室 101内に導入される混合ガスは、シランガス、水素ガス、メタンガス およびジボランガスを含むものを使用する。プラズマ反応室 101内に導入する原料ガ スは、シラン系ガスと、水素ガスを含有する希釈ガスとを含むことが好ましぐさら〖こ、メ タンあるいはトリメチルボロンを含むものであれば良い。シランガスに対する水素ガス の流量は、数倍から数十倍程度とする。
[0147] 第 lp型半導体層 211の厚さは、 i型非晶質シリコン系光電変換層 212に十分な内 部電界を与えるため 2nm以上が好ましい。一方、非活性層である第 lp型半導体層 2 11の光吸収量を抑えることにより i型非晶質シリコン系光電変換層 212へ到達する光 を増大させるため、第 lp型半導体層 211の厚さはできる限り薄いことが望ましい。よ つて、第 lp型半導体層 211の厚さは、通常 50nm以下とされる。
[0148] i型非晶質シリコン系光電変換層 212である i型非晶質シリコン半導体層は、成膜圧 力が 200Pa以上 3000Pa以下、基板 201の下地温度が 250°C以下の条件下で、力 ソード電極単位面積あたりの電力密度が 0. OlWZcm2以上 0. 3WZcm2以下のパ ルス変調された周波数 13. 56MHzの交流電力を力ソード電極 102に投入すること により形成される。パルス変調時のオン時間 ·オフ時間は所望の成膜速度に応じて設 定可能であり、通常数 秒力 数 m秒程度の範囲で設定される。
[0149] プラズマ反応室 101内に導入される混合ガスは、シランガス、水素ガスを含むもの を使用する。シランガスに対する水素ガスの流量は、 5倍以上 20倍以下が好ましぐ 良好な膜質の非晶質 i型光電変換層を形成することができる。
[0150] i型非晶質シリコン系光電変換層 212の膜厚は、光吸収量、光劣化による特性低下 を考慮して、 0. 1 m力ら 0. 5 μ mまでの値に設定される。
[0151] 第 In型半導体層 213である n型結晶質シリコン半導体層は、成膜圧力が 240Pa以 上 3600Pa以下、基板 201の下地温度が 250°C以下の条件下で、力ソード電極単位 面積あたりの電力密度が 0. 02WZcm2以上 0. 5WZcm2以下の周波数 13. 56M
Hzの CW交流電力を力ソード電極 102に投入することにより形成される。
[0152] プラズマ反応室 101内に導入される混合ガスは、シランガス、水素ガス、ホスフィン ガスを含むものを使用する。シランガスに対する水素ガスの流量は、数十倍程度とす る。
[0153] 第 In型半導体層 213の厚さは、 i型非晶質シリコン系光電変換層 212に十分な内 部電界を与えるため 2nm以上が好ましい。一方、非活性層である第 In型半導体層 2 13の光吸収量を抑えるため、第 In型半導体層 213の厚さは、できる限り薄いことが 好ましい。よって、第 In型半導体層 213の厚さは通常 50nm以下とされる。
[0154] 以上により、第 lpin構造積層体 214が形成される。
次に、第 2pin構造積層体 224の形成方法について説明する。
[0155] 第 2p型半導体層 221である p型結晶質シリコン半導体層は、成膜圧力が 240Pa以 上 3600Pa以下、基板 201の下地温度が 250°C以下の条件下で、力ソード電極単位 面積あたりの電力密度が 0. 02WZcm2以上 0. 5WZcm2以下の周波数 13. 56M Hzの CW交流電力を力ソード電極 102に投入することにより形成される。
[0156] プラズマ反応室 101内に導入される混合ガスは、シランガス、水素ガス、ジボランガ スを含むものを使用する。シランガスに対する水素ガスの流量は、数十倍程度とする
[0157] 第 2p型半導体層 221の厚さは、 i型結晶質シリコン系光電変換層 222に十分な内 部電界を与えるため 2nm以上が好ましい。一方、非活性層である第 2p型半導体層 2 21の光吸収量を抑えることにより i型結晶質シリコン系光電変換層 222へ到達する光 を増大させるため、第 2p型半導体層 221の厚さは、できる限り薄いことが望ましい。よ つて第 2p型半導体層 221の厚さは、通常 50nm以下とされる。
[0158] 第 2p型半導体層 221は、非晶質および結晶質のシリコンカーバイドまたは非晶質 のシリコンゲルマニウムなどの合金材料カゝらなる層で形成されていてもよい。また、第 2p型半導体層 221は、異なる複数の薄膜を積層したものでも良い。
[0159] i型結晶質シリコン系光電変換層 222は、成膜圧力が 240Pa以上 3600Pa以下、 基板 201の下地温度が 250°C以下の条件下で、力ソード電極単位面積あたりの電力 密度が 0. 02WZcm2以上 0. 5WZcm2以下の周波数 13. 56MHzの CW交流電力 を力ソード電極 102に投入することにより形成される。
[0160] プラズマ反応室 101内に導入される混合ガスは、シランガス、水素ガスを含むもの を使用する。シランガスに対する水素ガスの流量は、 30倍以上、 100倍以下が好ま しぐ 80倍以下がより好ましい。
[0161] i型結晶質シリコン系光電変換層 222の厚さは、光電変換層として十分な光吸収量 を確保するため 0. 5 m以上が好ましぐ： L m以上がより好ましい。また、 i型結晶質 シリコン系光電変換層 222の厚さは、装置の生産性を確保することが必要であるため 20 μ m以下が好ましく 15 μ m以下がより好ましい。
[0162] このようにして、ラマン分光法により測定される 48011m 1におけるピークに対する 52 Onm 1におけるピークのピーク強度比 I ZI 力 以上 10以下である、十分な結晶化
520 480
率を有する i型結晶質シリコン系光電変換層 222が得られる。また、 i型結晶質シリコ ン系光電変換層 222として、 i型結晶質シリコン薄膜、または、微量の不純物を含む 弱 P型 (もしくは弱 n型)で、光電変棚能を十分に備えて!/、る結晶質シリコン薄膜が 用いられてもよい。さらに、 i型結晶質シリコン系光電変換層 222は、上記結晶質シリ コン薄膜に限定されず、合金材料であるシリコンカーバイドまたはシリコンゲルマニウ ムなどの薄膜が用いられてもよ 、。
[0163] 第 2n型半導体層 223である n型結晶質シリコン半導体層は、成膜圧力が 240Pa以 上 3600Pa以下、基板 201の下地温度が 250°C以下の条件下で、力ソード電極単位 面積あたりの電力密度が 0. 02WZcm2以上 0. 5WZcm2以下の周波数 13. 56M Hzの CW交流電力を力ソード電極 102に投入することにより形成される。
[0164] プラズマ反応室 101内に導入される混合ガスは、シランガス、水素ガス、ホスフィン ガスを含むものを使用する。シランガスに対する水素ガスの流量は、数十倍程度とす る。
[0165] 第 2n型半導体層 223の厚さは、 i型結晶質シリコン系光電変換層 222に十分な内 部電界を与えるため 2nm以上が好ましい。一方、非活性層である第 2n型半導体層 2 23の光吸収量を抑えるため、第 2n型半導体層 223の厚さはできる限り薄いことが好 ましい。よって、第 2n型半導体層 223の厚さは通常 50nm以下とされる。
[0166] 第 2の n型半導体層 223は、結晶質のシリコンカーバイドまたはシリコンゲルマニウ ムなどの合金材料で形成されて 、てもよ 、。
[0167] 以上のようにして、第 lpin構造積層体 214および第 2pin構造積層体 224を同一の プラズマ反応室 101内にお ヽて連続して形成する。
[0168] この後、酸ィ匕亜鉛などの導電膜とアルミニウム、銀などの金属膜をスパッタ法ゃ蒸 着法などにより成膜することで第 2電極 203を形成する。以上の工程により、シリコン 系薄膜光電変換素子を製造することができる。
[0169] 上述したように本実施形態において、 i型結晶質シリコン系光電変換層 222の形成 工程では CW交流電力を用い、 i型非晶質シリコン系光電変換層 212の形成工程で はパルス変調された交流電力を用 、た。
[0170] i型結晶質シリコン系光電変換層 222の形成工程においては、シリコン系膜を結晶 ィ匕させるため非晶質シリコン系薄膜の形成の場合より投入電力および原料ガスの水 素濃度を大きくする必要があり、より高電力を投入できる CW交流電力を使用すること が望ましい。
[0171] また、 i型結晶質シリコン系光電変換層 222の厚みは 0. 5 mから 20 m程度と厚 いため、膜形成時間短縮の点力 は、成膜速度の向上が望まれ、かつ、高電力を投 入できる CW交流電力を使用することが望ましい。ここで、 i型結晶質シリコン系光電 変換層 222の結晶性等の膜質を維持するために、上記シリコン系光電変換素子製 造装置の構成はその形成条件に適したように設計される。 [0172] 一方、 i型非晶質シリコン系光電変換層 212の形成速度が速すぎると膜中の欠陥密 度増大等の膜質低下が起こることが一般的に知られている。よって成膜速度の制御 が重要である。上記装置で i型非晶質シリコン系光電変換層 212を形成する工程に おいて、所望の成膜速度とするため投入電力を小さくすると、電極間に均一なプラズ マを発生させることができなくなり、形成される半導体膜の膜質および膜厚が面内方 向にお 、て不均一になると 、つた問題がある。
[0173] そこで、本実施形態では、 i型非晶質シリコン系光電変換層 212を形成する工程に おいて、パルス変調された交流電源を用いることとした。これより、成膜速度の低下と 均一なプラズマの発生とを両立することができる。すなわち、パルス変調された交流 電力を用いることにより、投入電力量の時間平均値が抑えられるので成膜速度を低 減させることが可能となる。また、瞬時の投入電力および電圧を大きくできるので、均 一なプラズマを発生させることが可能となる。
[0174] (実施形態 5)
本実施形態に係るシリコン系薄膜光電変換素子の製造方法を以下に説明する。
[0175] 本実施形態のシリコン系薄膜光電変換素子の構造は実施形態 4と同様である。た だし、第 lp型半導体層 211 (図 4参照)の形成方法が実施形態 4と異なる。実施形態 5においては、第 lp型半導体層 211はパルス変調された交流電力を力ソード電極 10 2に投入することにより形成され、他の半導体層は実施形態 4と同じ形成方法により 形成される。以下、第 lp型半導体層 211の形成方法について説明する。
[0176] 第 lp型半導体層 211である p型非晶質シリコンカーバイド半導体層は、成膜圧力 が 200Pa以上 3000Pa以下、基板 201の下地温度が 250°C以下の条件下で、カソ ード電極単位面積あたりの電力密度が 0. OlWZcm2以上 0. 3WZcm2以下のパル ス変調された周波数 13. 56MHzの交流電力を力ソード電極 102に投入することによ り形成される。パルス変調時のオン時間 ·オフ時間は所望の成膜速度に応じて設定 可能であり、通常数 秒力 数 m秒程度の範囲で設定される。
[0177] プラズマ反応室 101内に導入される混合ガスは、シランガス、水素ガス、メタンガス およびジボランガスを含むものを使用する。プラズマ反応室 101内に導入する原料ガ スは、シラン系ガスと、水素ガスを含有する希釈ガスとを含むことが好ましぐさら〖こ、メ タンあるいはトリメチルボロンを含むものであれば良い。シランガスに対する水素ガス の流量は、数倍から数十倍程度とする。
[0178] 第 lp型半導体層 211の厚さは、 i型非晶質シリコン系光電変換層 212に十分な内 部電界を与えるため 2nm以上が好ましい。一方、非活性層である第 lp型半導体層 2 11の光吸収量を抑えることにより i型非晶質シリコン系光電変換層 212へ到達する光 を増大させるため、第 lp型半導体層 211の厚さはできる限り薄いことが望ましい。よ つて、第 lp型半導体層 211の厚さは、通常 50nm以下とされる。ここで、第 lp型半導 体層 211の膜厚をできる限り薄くするために膜厚の調整が必要である場合には、そ の膜厚制御が容易であることが好ましい。このような成膜工程においては、電力供給 部 108 (図 1参照)からパルス変調された交流電圧を出力して成膜速度を低下させる ことにより、膜厚制御を容易にすることが有効である。
[0179] また、実施形態 4の場合と同様に、パルス変調された交流電力を用いることにより、 成膜速度を低下させた場合でも、瞬時の投入電力および電圧を大きくできるので均 一なプラズマを発生させることが可能となる。
[0180] (実施形態 6)
本実施形態に係るシリコン系薄膜光電変換素子の製造方法を図を基にして以下に 説明する。
[0181] 図 5は、本実施形態に係るシリコン系薄膜光電変換素子の概略断面図である。図 5 および図 4を参照して、シリコン系薄膜光電変換素子 206Aの構造は、シリコン系薄 膜光電変換素子 206において、第 lp型半導体層 211と i型非晶質シリコン系光電変 換層 212との間に i型非晶質シリコン系半導体力もなるノ ッファ層 301が挿入された 構造に等しい。
[0182] バッファ層 301は、成膜圧力が 200Paから 3000Paまでの間、かつ、基板 201の下 地温度が 250°C以下の条件下で、力ソード電極単位面積あたりの電力密度が 0. 01 WZcm2以上 0. 3WZcm2以下のパルス変調された周波数 13. 56MHzの交流電 力を力ソード電極 102に投入することにより形成される。パルス変調時のオン時間'ォ フ時間は所望の成膜速度に応じて設定可能であり、通常数 秒から数 m秒程度の 範囲で設定される。 [0183] プラズマ反応室 101内に導入される混合ガスは、シランガス、水素ガス、メタンガス を含むものを使用する。プラズマ反応室 101内に導入する原料ガスは、シラン系ガス と、水素ガスを含有する希釈ガスとを含むことが好ましぐさらに、メタンを含むもので も良い。シランガスに対する水素ガスの流量は、数倍から数十倍程度とする。
[0184] ノ ッファ層 301により、 i型非晶質シリコン系光電変換層 212への第 lp型半導体層 2 11のボロン不純物の拡散を低減することができる。これにより、 i型非晶質シリコン系 光電変換層 212の膜質低下および i型非晶質シリコン系光電変換層 212中のバンド プロファイルの変化を抑えることができるので、本実施形態に係るシリコン系薄膜光 電変換素子を太陽電池に用いた場合に、その太陽電池の特性低下を抑えることが できる。
[0185] ノ ッファ層 301の膜厚は、 i型非晶質シリコン系光電変換層 212へのボロン不純物 の拡散低減の点から 2nm以上が好ましぐノ ッファ層 301の光吸収量を抑えることが 必要である点で、 50nm以下が好ましい。
[0186] 第 lp型半導体層 211とバッファ層 301とを非晶質シリコンカーバイド半導体膜とし た場合には、バッファ層 301のバンドプロファイルは、バンドギャップを第 lp型半導体 層 211側力も連続的または段階的に小さくし、 i型非晶質シリコン系光電変換層 212 側までそのバンドギャップを変化させることが好まし 、。バッファ層 301のバンドギヤッ プを連続的または段階的に小さくすることにより、膜界面におけるバンドプロファイル の不連続を低減し、電子と正孔の再結合を抑え、太陽電池特性を向上させることが できる。
[0187] このバンドギャップの制御は、材料ガスの一つであるメタンガスの流量を徐々に減じ 、形成される膜の組成を変化させることにより行われる。この工程において、成膜速度 を低減することによりメタンガスの流量調整を行ない易くなり、所望のバンドプロフアイ ルのバッファ層 301を形成することが容易となる。
[0188] 本実施形態の製造方法により、実施形態 5の場合より光電変換効率、光劣化特性 の優れたシリコン系薄膜光電変換素子を製造することができる。
[0189] (実施形態 7)
本実施形態のプラズマ処理装置および方法は、プラズマ反応室 101内のアノード 電極 103に基板 201をセットする工程、基板 201上に二重 pin構造積層体 230を成 膜するプラズマ CVD工程、この二重 pin構造積層体 230が成膜された基板 201をプ ラズマ反応室 101から取り出す工程、プラズマ反応室 101内の力ソード電極 102·ァ ノード電極 103およびプラズマ反応室 101内面壁の残留膜をエッチングするプラズ マエッチング工程をこの順に行なうものである。
[0190] プラズマ CVD工程は、 CW交流電力を用いて結晶質シリコン系光電変換層を成膜 する第 1のプラズマ処理工程を含む。また、プラズマエッチング工程は、第 1のプラズ マ処理工程より放電開始電圧が高ぐパルス変調された交流電力を用いてプラズマ エッチングを行なう工程である。プラズマエッチング工程は、プラズマ CVD工程にお いてプラズマ反応室 101内の力ソード電極 102·アノード電極 103およびプラズマ反 応室 101内面壁に付着したシリコン系半導体膜をエッチングするものである。
[0191] 本実施形態のように、プラズマ CVD工程は、 CW交流電力を用いる第 1のプラズマ 処理工程を少なくとも含んでいれば良ぐパルス変調された交流電力を用いる成膜 工程をさらに含んでいても構わない。また、プラズマエッチング工程は、第 1のプラズ マ処理工程より放電開始電圧が高ぐパルス変調された交流電力を用いてプラズマ エッチングを実施する工程であれば良 、。
[0192] 本実施形態について以下に詳述する。
本実施形態のプラズマ処理装置の構成は、図 1に示す装置の構成と同様である。 また、本実施の形態のプラズマ処理装置により形成される二重 pin構造積層体の構 成は、たとえば図 4に示す二重 pin構造積層体 230の構成と同様である。
[0193] 図 4を参照して、基板 201上には、実施形態 3と同様の条件により二重 pin構造積 層体 230が形成される。
[0194] 図 1および図 4を参照して、二重 pin構造積層体 230を成膜するプラズマ CVD工程 を複数回実施した後、プラズマ反応室 101内の力ソード電極 102 ·アノード電極 103 およびプラズマ反応室 101内面壁の残留膜をエッチングするプラズマエッチングェ 程が行なわれる。これにより、装置のクリーニングを行なうことができる。プラズマエツ チング工程の条件は、実施形態 2のプラズマエッチング工程と同条件とすることがで きる。 [0195] 一般的に、良質な結晶質シリコン系薄膜層の成膜条件および装置構成は、その設 定範囲が狭く制限されるため、その条件に適したように装置構成が設計される。
[0196] 本実施形態のように、結晶質シリコン系薄膜層を CW交流電力を用いて成膜する第 1のプラズマ処理工程がプラズマ CVD工程に含まれて ヽる場合には、電極間距離等 の装置構成がその工程に適したように設定されている。この装置において、第 2のプ ラズマ処理工程であるプラズマエッチング工程を行なう場合、使用ガスが電離し難 ヽ ため放電開始電圧が大きくなる。本実施形態においては、プラズマエッチング工程に おいて、力ソード電極 102にパルス変調された交流電力を投入しているため、電極間 に大きな電圧を印加することにより電極間に均一なプラズマを発生および維持させる ことができるとともに投入電力量を小さく抑えることができる。また、この方法により、電 極間以外の部分にプラズマが発生した場合であっても、装置の絶縁部分に損傷を与 える可能性を低減することができる。
[0197] (実施形態 8)
本実施形態のプラズマ処理装置は、図 1に示した構成と同様である。
[0198] 本実施形態のプラズマ処理方法は、実施形態 2のプラズマエッチング工程と、ブラ ズマ反応室 101内のアノード電極 103に基板 201をセットする工程と、実施形態 7の プラズマ CVD工程（二重 pin構造積層体 230を成膜するプラズマ CVD工程）と、基 板 201を取出す工程とをこの順に繰り返し行なうものである。
[0199] プラズマエッチング工程は、第 lpin構造積層体 214を成膜する前に実施され、カソ ード電極 102·アノード電極 103およびプラズマ反応室 101内壁に付着した半導体 膜が最表面層からエッチングされる。二重 pin構造積層体 230を再現性良く成膜する ためには、その成膜開始の時点においてプラズマ反応室 101内の環境が略同一で あることが好ましい。また、プラズマの安定および不純物の混入防止のためには、カソ ード電極 102·アノード電極 103およびプラズマ反応室 101内壁に一定の膜表面を 有する膜が成膜されていることが望ましい。その残留膜最表面には、 i型半導体層が 露出して!/、ることがさらに望まし!/、。
[0200] この工程により、良好な品質を有する二重 pin構造積層体 230を同一プラズマ反応 室 101内で繰返し成膜することができる。 [0201] 当該プラズマエッチング工程において、それ以前に力ソード電極 102·アノード電極 103およびプラズマ反応室 101内壁に成膜された残留膜をエッチングすることにより i 型半導体層を表面に露出させる。このためには、エッチング厚さの制御が重要であり 、エッチング速度を低下させる必要がある。
[0202] 本実施形態のプラズマ処理装置の力ソード電極 102·アノード電極 103間距離は、 i 型結晶性シリコン系光電変換層を成膜するプラズマ CVD工程に適するように設計さ れている。このため、不活性ガスとフッ素系エッチングガスとの混合ガスを用いるプラ ズマエッチング工程においては、プラズマ発生時と同一の印加電圧に対してエッチ ングガスが電離し難 、ため、プラズマの発生より高!ヽ印加電圧を必要とする。
[0203] プラズマエッチング工程においては、実施形態 2と同様にプラズマ発生用にパルス 変調された交流電力を使用する。これにより、電極間に均一なプラズマを発生および 維持する目的で高電圧を印加した場合においても、投入される電力量を低減できる ので、エッチング速度を低減することができる。また、ノ ルスのデューティー比を調整 することにより、投入電力量を調節することができるため、エッチング厚さの制御が容 易となる。
[0204] (実施形態 9)
本実施形態に係るプラズマ処理装置を図面を参照して説明する。図 6は、本実施 形態に係るプラズマ処理装置の概略図である。図 6を参照して、プラズマ処理装置は 、プラズマ反応室 101内に複数のアノード電極 103 ·力ソード電極 102の対を有して いる。複数のアノード電極 103 ·力ソード電極 102対は一つのインピーダンス整合回 路 105を介して電力供給部 108に接続されている。
[0205] この構造の場合、複数のアノード電極 103 ·力ソード電極 102対にグロ一放電プラ ズマを同時に発生させることが難しくなる。すなわち、複数の電極対のうちの一部に グロ一放電プラズマが発生してしまうと、その電極間のインピーダンスが小さくなる。こ れにより他の電極間に供給される電力が小さくなるため、それらの電極間にプラズマ が発生しな 、と!/、つた問題が生じる。
[0206] この問題は、力ソード電極 102に投入する電力および電圧が小さい工程において 特に問題となり、より大きな電圧を各電極間に印加する必要がある。各電極間に印加 される電圧が大きいほど、グロ一放電プラズマが各電極間に同時に発生する確率が 高くなり、均一なプラズマを発生させることができる。
[0207] ただし、各電極対間に大きな電圧を印加すると、そのプラズマ処理速度が大きくな つてしまう。すなわち、プラズマ処理速度を低下させることが必要な工程において上 記事項が問題となる。
[0208] 本実施形態では、電力供給部 108から力ソード電極 102にパルス変調された交流 電力を供給することができる。これにより各電極対間に大きな電圧を印加した場合で も、プラズマ処理速度を大きくすることなく電極間に均一なプラズマを発生および維 持させることができる。
[0209] 本実施形態のプラズマ処理装置を用いて実施形態 4から 6の製造方法を実施する 場合、第 lp型半導体層 211、 i型非晶質シリコン系光電変換層 212およびバッファ層 301の形成工程においてパルス変調された交流電力を使用する。これにより成膜速 度を抑えることができる。さらに、各電極間に大きな電圧を印加することができるので 均一なプラズマを発生させることができる。均一なプラズマを発生させることにより、シ リコン系半導体層の膜質および膜厚の基板 201面方向の均一性を向上することがで きる。
[0210] また、本実施形態の構成を有するプラズマ処理装置にぉ 、て放電開始電圧の大き なプラズマエッチング工程を行なう場合、全ての電極間にグロ一放電プラズマを同時 に発生および維持させることはさらに困難であり、より高い印加電圧が必要になる。こ のような場合にもパルス変調された交流電力を用いることが有効である。
[0211] (実施形態 10)
本実施形態に係るプラズマ処理装置を図面を参照して説明する。図 7は、本実施 形態に係るプラズマ処理装置の概略図である。図 7を参照して、プラズマ処理装置は 、プラズマ反応室 101内に複数のアノード電極 103 ·力ソード電極 102対を有して!/ヽ る。複数のアノード電極 103 ·力ソード電極 102対にそれぞれ対応して複数のインピ 一ダンス整合回路 105が設けられる。各アノード電極 103 ·力ソード電極 102対は、 対応するインピーダンス整合回路 105を介して電力供給部 108に接続されている。
[0212] この構造の場合、アノード電極 103 ·力ソード電極 102対と電力供給部 108とのイン ピーダンス整合をそれぞれ個別に行なうことができる。これにより、アノード電極 103 · 力ソード電極 102が大面積である場合でも、各電極間に、均一なプラズマを発生およ び維持させることが容易となる。
実施例
[0213] 本発明のシリコン系薄膜光電変換素子の 1実施例を以下に説明する。
本実施例においては、図 1に示すプラズマ処理装置の同一のプラズマ反応室 101 内で図 4に示す二重 pin構造積層体 230を連続して形成することにより積層型シリコ ン系薄膜光電変換素子を作製した。装置の構成は、結晶質シリコン系半導体層を形 成する条件に適したように設計した。具体的には、結晶質シリコン系半導体層を形成 する条件において、力ソード電極 102·アノード電極 103間にプラズマが容易に発生 するように、膜形成時のプラズマ反応室 101内の圧力 pと力ソード電極 102 'アノード 電極 103間距離 dの pd積を調整した。
[0214] 本実施例における積層型シリコン系薄膜光電変換素子では、基板 201として厚さ 4 mmのガラス基板を用いた。基板 201上に、順次、第 1電極 202として厚さ： L mの酸 ィ匕スズ膜、第 lp型半導体層 211として厚さ lOnmの非晶質シリコンカーバイド層、 i型 非晶質シリコン系光電変換層 212として厚さ 0. 5 mの非晶質シリコン層、第 In型半 導体層 213として厚さ 30nmの微結晶シリコン層、第 2p型半導体層 221として厚さ 30 nmの微結晶シリコン層、 i型結晶質シリコン系光電変換層 222として厚さ 3 mの微 結晶シリコン層、第 2n型半導体層 223として厚さ 30nmの微結晶シリコン層、第 2電 極 203として厚さ 0. 05 μ mの酸ィ匕亜鉛膜および厚さ 0. 1 μ mの Ag膜が積層されて いる。
[0215] ここで、第 lp型半導体層 211 (非晶質シリコン層）および i型非晶質シリコン系光電 変換層 212 (非晶質シリコン層）の成膜においては、電力供給部 108の出力として、 パルス変調された周波数 13. 56MHzの交流電力を使用した。パルス変調の ON時 間は 100 μ秒、 OFF時間は 400 μ秒とし、デューティー比は 20%とした。力ソード電 極 102に投入される電力密度の時間平均値は 0. 04WZcm2とした。
[0216] また、第 In型半導体層 213 (微結晶シリコン層）、第 2p型半導体層 221 (微結晶シ リコン層）、 i型結晶質シリコン系光電変換層 222 (微結晶シリコン層）および第 2n型半 導体層 223 (微結晶シリコン層）の成膜においては、電力供給部 108の出力として、 周波数 13. 56MHzの CW交流電力を使用した。力ソード電極 102に投入される電 力密度は 0. 2WZcm2とした。
[0217] 上記形成方法により、同一のプラズマ反応室 101内において、プラズマ CVD法を 用いて結晶質シリコン系半導体層と非晶質シリコン系半導体層とを形成した。かつ、 非晶質シリコン系半導体層の形成工程において成膜速度を制御容易とし、均一なプ ラズマを発生することができた。上記形成方法により、良好な特性を有するシリコン系 薄膜光電変換素子を製造することができた。
[0218] 今回開示された実施の形態および実施例はすべての点で例示であって、制限的な ものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求 の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更 が含まれることが意図される。

Claims

請求の範囲
[1] プラズマ反応室と、
前記プラズマ反応室の内部に設置され、かつ、第 1の力ソード電極を含む第 1の力 ソード'アノード電極対と、
CW交流電力およびパルス変調された交流電力の間で第 1の出力電力を切換え、 かつ、前記第 1の力ソード電極に前記第 1の出力電力を供給する第 1の電力供給部と を備える、プラズマ処理装置。
[2] 前記プラズマ処理装置は、
前記プラズマ反応室の内部のガス圧力を変更可能なガス圧力可変部をさらに備え る、請求の範囲第 1項に記載のプラズマ処理装置。
[3] 前記第 1の電力供給部は、
前記 CW交流電力を出力する電力出力部と、
前記パルス変調された交流電力を前記第 1の出力電力として出力する場合には、 前記電力出力部からの前記 CW交流電力をパルス変調し、前記 CW交流電力を前 記第 1の出力電力として出力する場合には、前記パルス変調を停止することにより前 記 CW交流電力を通過させる変調部とを含む、請求の範囲第 1項に記載のプラズマ 処理装置。
[4] 前記第 1の電力供給部は、
前記 CW交流電力を出力する CW電力出力部と、
前記パルス変調された交流電力を出力するパルス電力出力部と、
前記 CW電力出力部の出力と前記パルス電力出力部の出力との間で前記第 1の出 力電圧を切換える切換部とを含む、請求の範囲第 1項に記載のプラズマ処理装置。
[5] 前記プラズマ処理装置は、
前記プラズマ反応室の内部に設けられ、かつ、第 2の力ソード電極を含む第 2の力 ソード'アノード電極対をさらに備える、請求の範囲第 1項に記載のプラズマ処理装置
[6] 前記プラズマ処理装置は、
前記第 1の力ソード'アノード電極対と前記第 1の電力供給部とのインピーダンス整 合を行なうとともに、前記第 2の力ソード'アノード電極対と前記第 1の電力供給部との インピーダンス整合を行なうインピーダンス整合回路をさらに備える、請求の範囲第 5 項に記載のプラズマ処理装置。
[7] 前記プラズマ処理装置は、
第 1の力ソード'アノード電極対と前記第 1の電力供給部とのインピーダンス整合を 行なう第 1のインピーダンス整合回路と、
CW交流電力およびパルス変調された交流電力の間で第 2の出力電力を切換え、 かつ、前記第 2の力ソード電極に前記第 2の出力電力を供給する第 2の電力供給部と 前記第 2の力ソード'アノード電極対と前記第 2の電力供給部との間のインピーダン ス整合を行なう第 2のインピーダンス整合回路とをさらに備える、請求の範囲第 5項に 記載のプラズマ処理装置。
[8] 前記プラズマ処理装置は、少なくとも i型非晶質シリコン系光電変換層および i型結 晶質シリコン系光電変換層を含むシリコン系薄膜光電変換素子の製造装置であり、 前記変調部は、前記 i型非晶質シリコン系光電変換層が形成されるときに前記パル ス変調された交流電力を出力し、前記 i型結晶質シリコン系光電変換層が形成される ときに前記 CW交流電力を出力する、請求の範囲第 1項に記載のプラズマ処理装置
[9] 同一のプラズマ反応室の内部において少なくとも 2のプラズマ処理を行なうプラズマ 処理方法であって、
プラズマ処理用の電力として CW交流電力を用いることにより第 1のプラズマ処理を 行なう工程と、
前記プラズマ処理用の電力としてパルス変調された交流電力を用いることにより第 2のプラズマ処理を行なう工程と、
前記 CW交流電力と前記パルス変調された交流電力との間で前記プラズマ処理用 の電力を切換える工程とを備える、プラズマ処理方法。
[10] 前記第 2のプラズマ処理における放電開始電圧は、前記第 1のプラズマ処理にお ける放電開始電圧よりも高く設定される、請求の範囲第 9項に記載のプラズマ処理方 法。
[11] 前記プラズマ反応室の内部には、力ソード ·アノード電極対が設置され、
前記力ソード ·アノード電極対における電極間距離は、前記第 1および前記第 2の プラズマ処理にお 、て同一である、請求の範囲第 9項に記載のプラズマ処理方法。
[12] 前記プラズマ反応室の内部のガス圧力は、前記第 1および第 2のプラズマ処理間で 互いに異なるよう設定される、請求の範囲第 9項に記載のプラズマ処理方法。
[13] 前記第 1のプラズマ処理において前記プラズマ反応室の内部に導入され、かつ、 分解されるガスは、前記第 2のプラズマ処理にぉ 、て前記プラズマ反応室の内部に 導入され、かつ、分解されるガスよりも、同一の大きさの電圧に対して電離され易いガ スである、請求の範囲第 9項に記載のプラズマ処理方法。
[14] 前記第 1のプラズマ処理は、プラズマ CVD法による成膜処理であり、
前記第 2のプラズマ処理は、プラズマエッチング処理である、請求の範囲第 9項に 記載のプラズマ処理方法。
[15] 前記プラズマエッチング処理は、前記成膜処理により前記プラズマ反応室の内壁 に付着した膜をエッチングする処理である、請求の範囲第 14項に記載のプラズマ処 理方法。
[16] 前記プラズマ処理方法は、複数の半導体層を含む光電変換素子を形成する方法 であって、
前記成膜処理は、前記複数の半導体層の少なくとも 1層を形成する処理である、請 求の範囲第 15項に記載のプラズマ処理方法。
[17] 前記第 1および第 2のプラズマ処理は、プラズマ CVD法により半導体膜を形成する 工程である、請求の範囲第 9項に記載のプラズマ処理方法。
[18] 前記プラズマ処理方法は、結晶質シリコン系光電変換層および非晶質シリコン系光 電変換層を含む光電変換素子を形成する方法であり、
前記第 1のプラズマ処理は、プラズマ CVD法により前記結晶質シリコン系光電変換 層を形成する処理であり、
前記第 2のプラズマ処理は、プラズマ CVD法により前記非晶質シリコン系光電変換 層を形成する処理である、請求の範囲第 9項に記載のプラズマ処理方法。
[19] 前記プラズマ処理方法は、
前記結晶質シリコン系光電変換層および前記非晶質シリコン系光電変換層が形成 された後に、パルス変調された交流電力を用いて前記プラズマ反応室の内壁に付着 した膜をエッチングする工程をさらに備える、請求の範囲第 18項に記載のプラズマ 処理方法。
[20] 前記結晶質シリコン系光電変換層は、 i型結晶質シリコン系光電変換層であり、 前記非晶質シリコン系光電変換層は、 i型非晶質シリコン系光電変換層である、請 求の範囲第 18項に記載のプラズマ処理方法。
[21] 前記プラズマ反応室の内部には、力ソード ·アノード電極対が設置され、
前記力ソード ·アノード電極対における電極間距離は、前記第 1および前記第 2の プラズマ処理にぉ 、て同一である、請求の範囲第 20項に記載のプラズマ処理方法。
[22] 前記光電変換素子は、
前記 i型非晶質シリコン系光電変換層の光入射側に設けられる、非晶質シリコン系 半導体からなる p型半導体層と、
前記 i型非晶質シリコン系光電変換層と前記 P型半導体層との間に設けられる、非 晶質シリコン系半導体力もなるバッファ層とをさらに含み、
前記プラズマ処理方法は、
前記 P型半導体層を形成する工程と、
パルス変調された交流電力を用 、て前記バッファ層を形成する工程とをさらに備え る、請求の範囲第 20項に記載のプラズマ処理方法。
[23] 同一のプラズマ反応室の内部において少なくとも 2のプラズマ処理を行なうプラズマ 処理方法により製造される光電変換素子であって、
CW交流電力を用いたプラズマ CVD処理により形成される結晶質シリコン系光電 変換層と、
ノ ルス変調された交流電力を用いたプラズマ CVD処理により形成される非晶質シ リコン系光電変換層とを備える、光電変換素子。
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