JP2008004813A

JP2008004813A - シリコン系薄膜光電変換素子の製造方法、製造装置およびシリコン系薄膜光電変換素子

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Publication number: JP2008004813A
Application number: JP2006173847A
Authority: JP
Inventors: Hitoshi Sannomiya; 仁三宮
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2006-06-23
Filing date: 2006-06-23
Publication date: 2008-01-10
Also published as: CN101480111A

Abstract

【課題】ｉ型非晶質シリコン系光電変換層とｉ型結晶質シリコン系光電変換層を同一の成膜室内でプラズマＣＶＤ法により形成しても、ｉ型非晶質シリコン系光電変換層にも良質な膜を得ることができる、シリコン系薄膜光電変換素子の製造方法、製造装置および光電変換素子を提供する。
【解決手段】プラズマ発生用の電力供給手段１０８にＣＷ交流電源とパルス変調された交流電源の両方を備え、ＣＷ交流電源を用いてｉ型結晶質シリコン系光電変換層を成膜し、パルス変調された交流電源を用いてｉ型非晶質シリコン系光電変換層を成膜する。パルス変調された交流電源では、瞬間的な印加電圧を大きくすることができ、均一なプラズマを発生させ、かつ、投入される電力量の時間平均値を低減し成膜速度を低下させることができるので、良質なｉ型非晶質シリコン系光電変換層が成膜できる。
【選択図】図１

Description

本発明は、シリコン系薄膜光電変換素子の製造方法、製造装置およびシリコン系薄膜光電変換素子に関するものであり、より詳しくは、同一の成膜室において少なくともｉ型非晶質シリコン系光電変換層およびｉ型結晶質シリコン系光電変換層をプラズマＣＶＤ法により形成するシリコン系薄膜光電変換素子の製造方法、製造装置およびそれらを用いて製造されたシリコン系薄膜光電変換素子に関するものである。

近年、多結晶シリコンまたは微結晶シリコンのような結晶質シリコンを含む薄膜を利用したシリコン系薄膜光電変換素子の開発および生産量の拡大が進められている。

シリコン系薄膜光電変換素子の特徴は、大面積の安価な基板上に、プラズマＣＶＤ装置またはスパッタ装置のような成膜装置を用いて、半導体膜または金属電極膜を積層させ、その後、レーザパターニングなどの手法を用いて、同一基板上に作製した光電変換セルを分離接続させることにより、光電変換素子の低コスト化と高性能化を両立できる可能性を有している点である。

この光電変換素子の例として、非晶質シリコン系薄膜を光電変換層とする光電変換素子層と、バンドギャップの異なる結晶質シリコン系薄膜を光電変換層とする光電変換素子層と、を積層した構造の積層型シリコン系薄膜光電変換素子が高変換効率を有する光電変換素子として注目を集めている。

しかしながら、このようなシリコン系薄膜光電変換素子の製造工程においては、デバイス作製の基幹装置であるＣＶＤ装置に代表される製造装置の更なる低コスト化が、大規模な普及に対する課題のひとつとなっている。特にプラズマＣＶＤ装置においては、複数の半導体層を形成する必要がある。成膜条件あるいは使用ガスの異なる各半導体層の形成工程を別々のプラズマＣＶＤ成膜室内で行う方法が一般的であり、多数の成膜室が必要となる。

前述した非晶質シリコン系光電変換層と結晶質シリコン系光電変換層を積層した積層型シリコン系薄膜光電変換素子のプラズマＣＶＤ成膜工程について、特許文献１には、結晶質シリコン系半導体層の形成条件が非晶質シリコン系半導体層の形成条件のうち、基板温度、投入電力、ガス流量を各々増加させ、さらに原料ガスの水素濃度を高めることが好ましい旨の記載がある。すなわち、これらのシリコン系半導体膜を形成する工程においては、その形成条件が異なり、結晶質シリコン系半導体層を形成するためには、非晶質シリコン系半導体層を形成する場合より大きな投入電力が必要となる。

従来より、薄膜太陽電池のプラズマＣＶＤ装置としては、複数の成膜室（チャンバとも呼ばれる、以下同じ）を直線状に連結したインライン方式、または中央に中間室を設け、その周りに複数の成膜室を配置するマルチチャンバ方式が採用されている。

インライン方式では、基板搬送の動線が直線状であるため、部分的にメンテナンスの必要が生じた場合でも、装置全体を停止させなければならない。たとえば、最もメンテナンスが必要とされるｉ型シリコン光電変換層の形成を行なう成膜室を複数含んでいるため、ｉ型シリコン光電変換層の形成を行なう１つの成膜室にメンテナンスが必要となった場合でも、生産ライン全体が停止させられるという難点がある。

一方、マルチチャンバ方式は、成膜されるべき基板が中間室を経由して各成膜室に移動させられる方式であり、それぞれの成膜室と中間室との間に気密を維持し得る可動仕切りが設けられているため、ある１つの成膜室に不都合が生じた場合でも、他の成膜室は使用可能であり、生産が全体的に停止させられるということはない。しかし、このマルチチャンバ方式の生産装置では、中間室を介した基板の動線が複数あり、中間室の機械的な構造が複雑になることは避けられない。たとえば、中間室と各成膜室との間の気密性を維持しつつ基板を移動させる機構が複雑であって高価になる。また、中間室の周りに配置される成膜室の数が空間的に制限されるという問題もある。

このような問題点に鑑みて、特許文献２には、ｐ型半導体層、ｉ型結晶質シリコン系光電変換層およびｎ型半導体層を、同一のプラズマＣＶＤ成膜室内で形成するシリコン系薄膜光電変換素子の製造方法が提案されている。

このように、シリコン系薄膜光電変換素子の半導体層を同一のプラズマＣＶＤ成膜室内において形成することにより、装置の簡略化および利用効率向上が試みられており、前述した積層型シリコン系薄膜光電変換素子の半導体膜形成工程においても同様の検討がなされている。
特開昭５９−１３９６８２号公報特開２０００−２５２４９５号公報

しかしながら、結晶質シリコン系光電変換層と非晶質シリコン系光電変換層を含む積層型シリコン系薄膜光電変換素子を同一の成膜室内でプラズマＣＶＤ法により形成する場合には、以下のような問題が生じる。

一般的に、良質な結晶質シリコン系薄膜層の形成条件および装置構成は、非晶質シリコン系薄膜層の場合よりもその設定範囲が狭く制限されるため、同一のプラズマＣＶＤ成膜室内において両薄膜層を形成するときは、結晶質シリコン系薄膜層の条件に適したように装置構成が設計される。

上述したように、結晶質シリコン系半導体層を形成するためには、非晶質シリコン系半導体層を形成する場合より大きな投入電力が必要である。また、結晶質シリコン系半導体層を光電変換層として使用する場合には、その吸収係数が小さいため膜厚を厚くする必要があり、より速い成膜速度が要求される。これらの理由から、そのプラズマＣＶＤ装置の構成は、結晶質シリコン系半導体層形成条件において大きな電力をプラズマに投入できるように設計されることが通常である。

この装置を用いて、同一の成膜室内において非晶質シリコン系半導体層を形成する場合には、結晶質シリコン系半導体層の形成条件と異なるため以下のような問題がある。非晶質シリコン系半導体層を形成する場合、原料ガスの水素濃度が少ない（材料ガスの希釈率が小さい）ため、結晶質シリコン系半導体層の形成時と同程度の電力を投入すると成膜速度が速くなり、その制御が難しくなる。また、ｉ型非晶質シリコン系半導体層の形成において、その成膜速度を低下させることが膜質向上に好ましいことは一般的に知られている。成膜速度を低下させるために投入電力を小さくすることが考えられるが、所望の成膜速度とするために投入電力を小さくすると、アノード電極とカソード電極の電極間に印加される電圧が小さくなり、結晶質シリコン系半導体層の形成条件に適した装置構成においては、その電極間に均一なプラズマを発生させておくことが難しくなる。

本発明は、上記の点に鑑みてなされたものであり、ｉ非晶質シリコン系光電変換層とｉ型結晶質シリコン系光電変換層を含むシリコン系薄膜光電変換素子の半導体層を同一の成膜室内でプラズマＣＶＤ法により形成するシリコン系薄膜光電変換素子の製造方法および製造装置であって、ｉ非晶質シリコン系光電変換層の成膜速度を低下させ、かつ、アノード電極とカソード電極の電極間に均一なプラズマを発生させることが可能なシリコン系薄膜光電変換素子の製造方法および製造装置を提供することを目的とする。

本発明のプラズマＣＶＤ法により同一の成膜室で、少なくともｉ型非晶質シリコン系光電変換層およびｉ型結晶質シリコン系光電変換層を形成するシリコン系薄膜光電変換素子の製造方法であって、前記ｉ型非晶質シリコン系光電変換層をパルス変調された交流電力を用いて形成する工程と、前記ｉ型結晶質シリコン系光電変換層をＣＷ交流電力を用いて形成する工程と、前記パルス変調された交流電力と前記ＣＷ交流電力を切換える工程と、を有するシリコン系薄膜光電変換素子の製造方法である。

本発明のシリコン系薄膜光電変換素子の製造方法によると、ｉ型結晶質シリコン系光電変換層の形成工程でＣＷ交流電力を用いてプラズマを発生させることにより、大きな電力を投入でき、良質なｉ型結晶質シリコン系光電変換層をより速い成膜速度で形成することができる。また、前記ｉ型結晶質シリコン系光電変換層の形成工程が行われる成膜室と同一の成膜室でｉ型非晶質シリコン系光電変換層を形成する工程では、パルス変調された交流電力を用いて、瞬間的な印加電圧を大きくして電極間に均一なプラズマを発生させ、かつ、パルス状に電力を投入することにより電力量の時間平均値を低減し成膜速度を低下させることが可能となる。これにより、ｉ型非晶質シリコン系光電変換層の形成工程においても、所望の成膜速度で高品質なｉ型非晶質シリコン系光電変換層を面方向に均一に形成することができる。

また、本発明では、前記ｉ型非晶質シリコン系光電変換層を形成する工程と前記ｉ型結晶質シリコン系光電変換層を形成する工程は、前記成膜室に設けられたアノード電極とカソード電極の電極間距離が同一の構成で行われるシリコン系薄膜光電変換素子の製造方法とすることができる。

また、本発明では、前記ｉ型非晶質シリコン系光電変換層の光入射側に非晶質シリコン系半導体からなるｐ層を前記成膜室で形成する工程と、前記ｉ型非晶質シリコン系光電変換層と前記ｐ層の間に非晶質シリコン系半導体からなるバッファ層をパルス変調された交流電力を用いて前記成膜室で形成する工程と、をさらに有するシリコン系薄膜光電変換素子の製造方法とすることができる。

また、プラズマＣＶＤ法により同一の成膜室で、少なくともｉ型非晶質シリコン系光電変換層およびｉ型結晶質シリコン系光電変換層を形成するシリコン系薄膜光電変換素子の製造方法であって、
前記ｉ型非晶質シリコン系光電変換層をパルス変調された交流電力を用いて形成する手段と、前記ｉ型結晶質シリコン系光電変換層をＣＷ交流電力を用いて形成する手段と、前記パルス変調された交流電力と前記ＣＷ交流電力を切換える手段と、を有するシリコン系薄膜光電変換素子の製造装置である。

また、プラズマＣＶＤ法により同一の成膜室においてｉ型非晶質シリコン系光電変換層とｉ型結晶質シリコン系光電変換層を形成するシリコン系薄膜光電変換素子の製造装置であって、前記成膜室内に設置されたカソード電極とアノード電極の電極対と、前記ｉ型非晶質シリコン系光電変換層形成用のパルス変調された交流電力と前記ｉ型結晶質シリコン系光電変換層形成用のＣＷ交流電力を切換えて前記カソード電極に供給する電力供給手段と、を備えているシリコン系薄膜光電変換素子の製造装置である。

また、本発明では、前記成膜室内にはカソード電極とアノード電極対が複数対設けられており、それらのうちの２以上のカソード電極は、１つのインピーダンス整合回路を介して１つの前記電力供給手段に接続されているシリコン系薄膜光電変換素子の製造装置とすることができる。

また、本発明によれば、上記シリコン系薄膜光電変換素子の製造方法または製造装置を用いて製造されたシリコン系薄膜光電変換素子が提供される。

これらの製造方法および製造装置とすることにより、以下の効果を得ることができる。
同一の成膜室で、異なった成膜条件のｉ型非晶質シリコン系光電変換層およびｉ型結晶質シリコン系光電変換層をプラズマＣＶＤ法により形成する場合、その装置構成は、ｉ型結晶質シリコン系光電変換層の形成に適したように設計されることが一般的である。これは、良質な結晶質シリコン系光電変換層の形成条件および装置構成が、非晶質シリコン系薄膜層の場合よりもその設定範囲が狭く制限されるためである。

ｉ型結晶質シリコン系光電変換層を形成する工程では、成膜速度および結晶性の向上等の観点からプラズマへの投入電力を大きくすることが好ましく、一方、ｉ型非晶質シリコン系光電変換層を形成する工程では、その成膜速度を低下させることが膜質向上に好ましいことが一般的に知られている。

この装置において、良質なｉ型非晶質シリコン系光電変換層を形成するため成膜速度を低下させていくと、アノード電極カソード電極間に均一なプラズマを発生させておくことができなくなり、良質なｉ型非晶質シリコン系光電変換層を基板面方向に均一に形成できない。

本発明のシリコン系薄膜光電変換素子の製造方法によると、ｉ型結晶質シリコン系光電変換層の形成工程でＣＷ交流電力を用いてプラズマを発生させることにより、大きな電力を投入でき、良質なｉ型結晶質シリコン系光電変換層をより速い成膜速度で形成することができる。また、前記ｉ型結晶質シリコン系光電変換層の形成工程が行われる成膜室と同一の成膜室でｉ型非晶質シリコン系光電変換層を形成する工程では、パルス変調された交流電力を用いて瞬間的な印加電圧を大きくして電極間に均一なプラズマを発生させ、かつ、パルス状に電力を投入することにより電力量の時間平均値を低減し成膜速度を低下させることが可能となる。これにより、ｉ型非晶質シリコン系光電変換層の形成工程においても、所望の成膜速度で高品質なｉ型非晶質シリコン系光電変換層を基板面方向に均一に形成することができる。

本発明の実施形態を図を基にして以下に説明する。
図１は、本発明の実施形態に係るシリコン系薄膜光電変換素子の製造装置の概略断面図である。

密閉可能な成膜室１０１内に、カソード電極１０２・アノード電極１０３対が設置された平行平板型の電極構造を有するプラズマＣＶＤ法によるシリコン系薄膜光電変換素子の製造装置である。カソード電極１０２とアノード電極１０３の電極間距離は、所望の成膜条件に従って決定され、数ｍｍから数十ｍｍ程度とした。カソード電極１０２とアノード電極１０３は固定されていることが一般的であるが、可動可能であり電極間距離を調整できる構成であっても良い。可動式の場合は、各工程毎に形成条件に合わせて電極間距離を調整することも可能であるが、装置の複雑化、メンテナンスの点から量産装置には適さず、その可動範囲にも制限があるため実用的ではない。

成膜室１０１外には、カソード電極１０２に電力を供給する電力供給手段１０８と、電力供給手段１０８とカソード電極１０２・アノード電極１０３対の間のインピーダンス整合を行うインピーダンス整合回路１０５が設置されている。

電力供給手段１０８は、電力導入線１０６ａの一端に接続され、他端は、インピーダンス整合回路１０５に接続されている。インピーダンス整合回路１０５には電力導入線１０６ｂの一端が接続され、他端は、カソード電極１０２に接続されている。

電力供給手段１０８は、ＣＷ（連続波形）交流出力とパルス変調（オンオフ制御）された交流出力が可能であれば良く、通常、交流電源と変調回路により構成される。出力される交流電力の周波数は、１３、５６ＭＨｚが一般的であるが、これに限られるものではなく、数ｋＨｚからＶＨＦ帯、さらにマイクロ波帯の周波数を使用しても良い。また、パルス変調時のオン時間・オフ時間は任意に設定可能であり、数μ秒から数ｍ秒程度の範囲で設定される。

一方、アノード電極１０３は電気的に接地されており、アノード電極１０３上には、ワーク１０７が載置される。

ワーク１０７は、カソード電極１０２上に載置されても良いが、プラズマ中のイオンダメージによる膜質低下を低減するためアノード電極１０３上に設置されることが一般的である。

成膜室１０１には、ガス導入口１１０が設けられている。ガス導入口１１０からは、希釈ガス、材料ガス、ドーピングガス等のガス１１８が導入される。

また、成膜室１０１には、真空ポンプ１１６と圧力調整用バルブ１１７が直列に接続され、成膜室１０１内のガス圧力が略一定に保たれる。

上記の構成を有するシリコン系薄膜光電変換素子の製造装置において、本発明のシリコン系薄膜光電変換素子の製造方法が実施される。

本発明は、以下に示す実施形態に限られず、ｉ型非晶質シリコン系光電変換層をパルス変調された交流電力により形成する工程と、ｉ型結晶質シリコン系光電変換層をＣＷ交流電力により形成する工程と、を有するシリコン系薄膜光電変換素子の半導体層形成工程であればその効果を得ることができる。

（実施形態１）
本実施形態に係るシリコン系薄膜光電変換素子の製造方法を図を基にして以下に説明する。

本実施形態が実施される装置は、図１と同様である。
アノード電極１０３上には、ワーク１０７として第１電極２０２が形成された基板２０１が載置されている。基板２０１は、カソード電極１０２上に載置されていても良いが、プラズマ中のイオンダメージによる膜質低下を低減するためアノード電極１０３上に載置されることが一般的である。

ガス導入口１１０からは、希釈ガス、材料ガス、ドーピングガスが導入される。希釈ガスとしては水素ガスを含むガス、材料ガスとしてはシラン系ガス、メタンガス、ゲルマンガス等、ｐ型不純物ドーピングガスとしてはジボランガス等、ｎ型不純物ドーピングガスとしてはホスフィンガス等が使用される。

図２は、本実施形態に係るシリコン系薄膜光電変換素子の概略断面図である。基板２０１上に第１電極２０２が形成され、第１電極２０２上に、第１ｐ型半導体層２１１、ｉ型非晶質シリコン系光電変換層２１２、第１ｎ型半導体層２１３が順次積層され、第１ｐｉｎ構造積層体２１４が形成される。続いて、第２ｐ型半導体層２２１、ｉ型結晶質シリコン系光電変換層２２２および第２ｎ型半導体層２２３が順次積層され、第２ｐｉｎ構造積層体２２４が形成される。第１ｐｉｎ構造積層体２１４および第２ｐｉｎ構造積層体２２４により二重ｐｉｎ構造積層体２３０が構成され、二重ｐｉｎ構造積層体２３０上には第２電極２０３が形成され、シリコン系薄膜光電変換素子が完成する。本発明において、半導体層とは、二重ｐｉｎ構造積層体２３０中の全ての層を含むものとする。

基板２０１としては、プラズマＣＶＤ成膜プロセスにおける耐熱性および透光性を有するガラス基板、ポリイミド等の樹脂基板が一般的に使用される。本実施形態においては、基板２０１としてガラス基板を使用した。

第１電極２０２としては、酸化スズ、酸化インジウムスズ、酸化亜鉛などの透明導電膜が使用される。これらは、ＣＶＤ、スパッタ、蒸着等の方法により形成することが一般的である。本実施形態においては、第１電極２０２として、酸化スズを使用した。

二重ｐｉｎ構造積層体２３０は、同一の成膜室１０１内においてプラズマＣＶＤ法により形成される。本実施形態においては、基板２０１からｐ型、ｉ型、ｎ型の半導体を順に積層したｐｉｎ構造とした。

本実施形態においては、第１ｐ型半導体層２１１をボロンドーピングしたｐ型非晶質シリコンカーバイド半導体層とし、ｉ型シリコン系光電変換層２１２をｉ型非晶質シリコン半導体層とし、第１ｎ型半導体層２１３をリンドーピングしたｎ型結晶質シリコン半導体層とした。シリコン系半導体層としては、シリコン、シリコンカーバイド、シリコンゲルマニウム等が一般的に用いられ、導電型半導体層のドーピング材料としては、ｐ型にはボロン、アルミニウム等、ｎ型にはリン等が用いられることが一般的である。

第２電極２０３としては、銀，アルミニウム等の金属や酸化スズ、酸化インジウムスズ、酸化亜鉛などの透明導電膜あるいはこれらを積層したものが使用される。これらは、ＣＶＤ、スパッタ、蒸着等の方法により形成することが一般的である。本実施形態においては、第２電極２０３として、酸化亜鉛と銀をこの順に積層した。

以下に二重ｐｉｎ構造積層体２３０の形成方法について詳述する。
二重ｐｉｎ構造積層体２３０は、上述したように同一の成膜室１０１内においてプラズマＣＶＤ法により形成される。

第１ｐ型半導体層２１１であるｐ型非晶質シリコンカーバイド半導体層は、成膜圧力が２００Ｐａ以上３０００Ｐａ以下、基板２０１の下地温度が２５０℃以下の条件下で、カソード電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ²以上０．３Ｗ／ｃｍ²以下のＣＷ出力の周波数１３．５６ＭＨｚの交流電力をカソード電極１０２に投入することにより形成される。

成膜室１０１内に導入される混合ガスは、シランガス、水素ガス、メタンガスおよびジボランガスを含むものを使用する。成膜室１０１内に導入する原料ガスは、シラン系ガスと、水素ガスを含有する希釈ガスとを含むことが好ましく、さらに、メタンあるいはトリメチルボロンを含むものであれば良い。シランガスに対する水素ガスの流量は、数倍から数十倍程度とする。

第１ｐ型半導体層２１１の膜厚は、ｉ型非晶質シリコン系光電変換層２１２に十分な内部電界を与えるため２ｎｍ以上が好ましく、非活性層である第１ｐ型半導体層２１１の光吸収量を抑えｉ型非晶質シリコン系光電変換層２１２へ到達する光を増大するため、できる限り薄いことが望ましく、通常５０ｎｍ以下とされる。

ｉ型非晶質シリコン系光電変換層２１２であるｉ型非晶質シリコン半導体層は、成膜圧力が２００Ｐａ以上３０００Ｐａ以下、基板２０１の下地温度が２５０℃以下の条件下で、カソード電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ²以上０．３Ｗ／ｃｍ²以下のパルス変調された周波数１３．５６ＭＨｚの交流電力をカソード電極１０２に投入することにより形成される。パルス変調時のオン時間・オフ時間は所望の成膜速度に応じて設定可能であり、通常数μ秒から数ｍ秒程度の範囲で設定される。

成膜室１０１内に導入される混合ガスは、シランガス、水素ガスを含むものを使用する。シランガスに対する水素ガスの流量は、５倍以上２０倍以下が好ましく、良好な膜質の非晶質ｉ型光電変換層を形成することができる。

ｉ型非晶質シリコン系光電変換層２１２の膜厚は、光吸収量、光劣化による特性低下を考慮して、０．１μｍから０．５μｍの値に設定される。

第１ｎ型半導体層２１３であるｎ型結晶質シリコン半導体層は、成膜圧力が２４０Ｐａ以上３６００Ｐａ以下、基板２０１の下地温度が２５０℃以下の条件下で、カソード電極単位面積あたりの電力密度が０．０２Ｗ／ｃｍ²以上０．５Ｗ／ｃｍ²以下の周波数１３．５６ＭＨｚのＣＷ交流電力をカソード電極１０２に投入することにより形成される。

成膜室１０１内に導入される混合ガスは、シランガス、水素ガス、ホスフィンガスを含むものを使用する。シランガスに対する水素ガスの流量は、数十倍程度とする。

第１ｎ型半導体層２１３の膜厚は、ｉ型非晶質シリコン系光電変換層２１２に十分な内部電界を与えるため２ｎｍ以上が好ましく、非活性層である第１ｎ型半導体層２１３の光吸収量を抑えるためできる限り薄いことが好ましく、通常５０ｎｍ以下とされる。

以上により、第１ｐｉｎ構造積層体２１４が形成される。
次に、第２ｐｉｎ構造積層体２２４の形成方法について説明する。

第２ｐ型半導体層２２１であるｐ型結晶質シリコン半導体層は、成膜圧力が２４０Ｐａ以上３６００Ｐａ以下、基板２０１の下地温度が２５０℃以下の条件下で、カソード電極単位面積あたりの電力密度が０．０２Ｗ／ｃｍ²以上０．５Ｗ／ｃｍ²以下の周波数１３．５６ＭＨｚのＣＷ交流電力をカソード電極１０２に投入することにより形成される。

成膜室１０１内に導入される混合ガスは、シランガス、水素ガス、ジボランガスを含むものを使用する。シランガスに対する水素ガスの流量は、数十倍程度とする。

第２ｐ型半導体層２２１の膜厚は、ｉ型結晶質シリコン系光電変換層２２２に十分な内部電界を与えるため２ｎｍ以上が好ましく、非活性層である第２ｐ型半導体層２２１の光吸収量を抑えｉ型結晶質シリコン系光電変換層２２２へ到達する光を増大するため、できる限り薄いことが望ましく、通常５０ｎｍ以下とされる。

第２ｐ型半導体層２２１は、非晶質および結晶質のシリコンカーバイドまたは非晶質のシリコンゲルマニウムなどの合金材料からなる層で形成されていてもよい。また、第２のｐ型半導体層２２１は、異なる複数の薄膜を積層したものでも良い。

ｉ型結晶質シリコン系光電変換層２２２は、成膜圧力が２４０Ｐａ以上３６００Ｐａ以下、基板２０１の下地温度が２５０℃以下の条件下で、カソード電極単位面積あたりの電力密度が０．０２Ｗ／ｃｍ²以上０．５Ｗ／ｃｍ²以下の周波数１３．５６ＭＨｚのＣＷ交流電力をカソード電極１０２に投入することにより形成される。

成膜室１０１内に導入される混合ガスは、シランガス、水素ガスを含むものを使用する。シランガスに対する水素ガスの流量は、３０倍以上が好ましく、また、１００倍以下が好ましく、８０倍以下がより好ましい。

ｉ型結晶質シリコン系光電変換層２２２の厚さは、光電変換層として十分な光吸収量を確保するため０．５μｍ以上が好ましく、１μｍ以上がより好ましい。また、ｉ型結晶質シリコン系光電変換層２２２の厚さは、装置の生産性を確保することが必要であるため２０μｍ以下が好ましく１５μｍ以下がより好ましい。

このようにして、ラマン分光法により測定される４８０ｎｍ^-1におけるピークに対する５２０ｎｍ^-1におけるピークのピーク強度比Ｉ₅₂₀／Ｉ₄₈₀が５以上１０以下である十分な結晶化率を有するｉ型結晶質シリコン系光電変換層２２２が得られる。また、ｉ型結晶質シリコン系光電変換層２２２として、ｉ型結晶質シリコン薄膜または微量の不純物を含む弱ｐ型もしくは弱ｎ型で、光電変換機能を十分に備えている結晶質シリコン薄膜が用いられてもよい。さらに、ｉ型結晶質シリコン系光電変換層２２２は、上記結晶質シリコン薄膜に限定されず、合金材料であるシリコンカーバイドまたはシリコンゲルマニウムなどの薄膜が用いられてもよい。

第２ｎ型半導体層２２３であるｎ型結晶質シリコン半導体層は、成膜圧力が２４０Ｐａ以上３６００Ｐａ以下、基板２０１の下地温度が２５０℃以下の条件下で、カソード電極単位面積あたりの電力密度が０．０２Ｗ／ｃｍ²以上０．５Ｗ／ｃｍ²以下の周波数１３．５６ＭＨｚのＣＷ交流電力をカソード電極１０２に投入することにより形成される。

第２ｎ型半導体層２２３の膜厚は、ｉ型結晶質シリコン系光電変換層２２２に十分な内部電界を与えるため２ｎｍ以上が好ましく、非活性層である第２ｎ型半導体層２２３の光吸収量を抑えるためできる限り薄いことが好ましく、通常５０ｎｍ以下とされる。

第２のｎ型半導体層２２３は、結晶質のシリコンカーバイドまたはシリコンゲルマニウムなどの合金材料で形成されていてもよい。

以上のようにして、第１ｐｉｎ構造積層体２１４および第２ｐｉｎ構造積層体２２４を同一の成膜室１０１内において連続して形成する。

この後、酸化亜鉛などの導電膜とアルミニウム、銀などの金属膜をスパッタ法や蒸着法などにより成膜し第２電極２０３を形成することにより、シリコン系薄膜光電変換素子を製造することができる。

上述したように本実施形態において、ｉ型結晶質シリコン系光電変換層２２２の形成工程ではＣＷ交流電力を用い、ｉ型非晶質シリコン系光電変換層２１２の形成工程ではパルス変調された交流電力を用いた。

ｉ型結晶質シリコン系光電変換層２２２の形成工程においては、シリコン系膜を結晶化させるため非晶質シリコン系薄膜の形成の場合より投入電力および原料ガスの水素濃度を大きくする必要があり、より高電力を投入できるＣＷ交流電力を使用することが望ましい。

また、ｉ型結晶質シリコン系光電変換層２２２の厚みは０．５μｍから２０μｍ程度と厚く、膜形成時間短縮の点から成膜速度の向上が望まれ、高電力を投入できるＣＷ交流電力を使用することが望ましい。ここで、ｉ型結晶質シリコン系光電変換層２２２の結晶性等の膜質を維持するために、上記シリコン系光電変換素子製造装置の構成はその形成条件に適したように設計される。

一方、ｉ型非晶質シリコン系光電変換層２１２は、その形成速度が速すぎると膜中の欠陥密度増大等の膜質低下が起こることが一般的に知られており、成膜速度の制御が重要である。上記装置でｉ型非晶質シリコン系光電変換層２１２を形成する工程において、所望の成膜速度とするため投入電力を小さくすると、電極間に均一なプラズマを発生させることができなくなり、形成される半導体膜の膜質および膜厚が面内方向において不均一になるといった問題がある。

そこで、本実施形態では、ｉ型非晶質シリコン系光電変換層２１２を形成する工程において、パルス変調された交流電源を用いることとした。これより、成膜速度の低下と均一なプラズマの発生を両立することができる。すなわち、パルス変調された交流電力を用いることにより、投入電力量の時間平均値を抑えて成膜速度を低減させ、かつ瞬時の投入電力および電圧を大きく均一なプラズマを発生させることが可能となる。

（実施形態２）
本実施形態に係るシリコン系薄膜光電変換素子の製造方法を以下に説明する。

本実施形態のシリコン系薄膜光電変換素子の構造は実施形態１と同様であり、実施形態１の第１ｐ型半導体層２１１の形成方法が異なる。実施形態１においては、第１ｐ型半導体層２１１はパルス変調された交流電力をカソード電極１０２に投入することにより形成され、他の半導体層は実施形態１と同じ形成方法により形成される。以下、第１ｐ型半導体層２１１の形成方法について説明する。

第１ｐ型半導体層２１１であるｐ型非晶質シリコンカーバイド半導体層は、成膜圧力が２００Ｐａ以上３０００Ｐａ、基板２０１の下地温度が２５０℃以下の条件下で、カソード電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ²以上０．３Ｗ／ｃｍ²以下のパルス変調された１３．５６ＭＨｚ交流電力をカソード電極１０２に投入することにより形成される。パルス変調時のオン時間・オフ時間は所望の成膜速度に応じて設定可能であり、通常数μ秒から数ｍ秒程度の範囲で設定される。

第１ｐ型半導体層２１１の膜厚は、ｉ型非晶質シリコン系光電変換層２１２に十分な内部電界を与えるため２ｎｍ以上が好ましく、非活性層である第１ｐ型半導体層２１１の光吸収量を抑えｉ型非晶質シリコン系光電変換層２１２へ到達する光を増大するため、できる限り薄いことが望ましく、通常５０ｎｍ以下とされる。ここで、第１ｐ型半導体層２１１の膜厚をできる限り薄くするために膜厚の調整が必要である場合には、その膜厚制御が容易であることが好ましい。このような形成工程においては、電力供給手段１０８の出力をパルス変調出力とし、成膜速度を低下させることにより、膜厚制御を容易にすることが有効である。

また、実施形態１の場合と同様に、パルス変調された交流電力を用いることにより、成膜速度を低下させた場合でも、瞬時の投入電力および電圧を大きくでき均一なプラズマを発生させることが可能となる。

（実施形態３）
本実施形態に係るシリコン系薄膜光電変換素子の製造方法を図を基にして以下に説明する。

図３は、本実施形態に係るシリコン系薄膜光電変換素子の概略断面図である。実施形態２の第１ｐ型半導体層２１１とｉ型非晶質シリコン系光電変換層２１２の間にｉ型非晶質シリコン系半導体からなるバッファ層３０１が挿入された構造である。

バッファ層３０１は、成膜圧力が２００Ｐａから３０００Ｐａ、基板２０１の下地温度が２５０℃以下の条件下で、カソード電極単位面積あたりの電力密度が０．０１Ｗ／ｃｍ²以上０．３Ｗ／ｃｍ²以下のパルス変調された１３．５６ＭＨｚの交流電力をカソード電極１０２に投入することにより形成される。パルス変調時のオン時間・オフ時間は所望の成膜速度に応じて設定可能であり、通常数μ秒から数ｍ秒程度の範囲で設定される。

成膜室１０１内に導入される混合ガスは、シランガス、水素ガス、メタンガスを含むものを使用する。成膜室１０１内に導入する原料ガスは、シラン系ガスと、水素ガスを含有する希釈ガスとを含むことが好ましく、さらに、メタンを含むものでも良い。シランガスに対する水素ガスの流量は、数倍から数十倍程度とする。

バッファ層３０１により、第１ｐ型半導体層２１１のボロン不純物のｉ型非晶質シリコン系光電変換層２１２への拡散を低減することができ、ｉ型非晶質シリコン系光電変換層２１２の膜質低下およびｉ型非晶質シリコン系光電変換層２１２中のバンドプロファイルの変化を抑え、太陽電池の特性低下を抑えることができる。

バッファ層３０１の膜厚は、ｉ型非晶質シリコン系光電変換層２１２へのボロン不純物の拡散低減の点から２ｎｍ以上が好ましく、バッファ層３０１の光吸収量を抑えることが必要である点で、５０ｎｍ以下が好ましい。

第１ｐ型半導体層２１１とバッファ層３０１を非晶質シリコンカーバイド半導体膜とした場合には、バッファ層３０１のバンドプロファイルは、バンドギャップを第１ｐ型半導体層２１１側から連続的または段階的に小さくし、ｉ型非晶質シリコン系光電変換層２１２側までそのバンドギャップを変化させることが好ましい。バッファ層３０１のバンドギャップを連続的または段階的に小さくすることにより、膜界面におけるバンドプロファイルの不連続を低減し、電子と正孔の再結合を抑え、太陽電池特性を向上させることができる。

このバンドギャップの制御は、材料ガスの一つであるメタンガスの流量を徐々に減じ、形成される膜の組成を変化させることにより行われる。この工程において、成膜速度を低減することによりメタンガスの流量調整が行い易く、所望のバンドプロファイルのバッファ層３０１を形成することが容易となる。

本実施形態の製造方法により、実施形態２の場合より光電変換効率、光劣化特性の優れたシリコン系薄膜光電変換素子を製造することができる。

（実施形態４）
本実施形態に係るシリコン系薄膜光電変換素子の製造装置を図を基にして以下に説明する。

図４は、本実施形態に係るシリコン系薄膜光電変換素子の製造装置の概略図である。電力供給手段１０８からインピーダンス整合回路１０５一つに対して複数のアノード電極１０３・カソード電極１０２対を接続した構造である。

この構造の場合、複数のアノード電極１０３・カソード電極１０２対にグロー放電プラズマを同時に発生させることが難しくなる。すなわち、複数の電極対のうちの一部にグロー放電プラズマが発生してしまうと、その電極間のインピーダンスが小さくなり、他の電極間に供給される電力が小さくなり、それらの電極間にプラズマが発生しないといった問題が発生する。

この問題は、カソード電極１０２に投入する電力および電圧が小さい工程において特に問題となり、より大きな電圧を各電極間に印加する必要がある。各電極間に印加される電圧が大きいほど、グロー放電プラズマが各電極間に同時に発生する確率が高くなり、均一なプラズマを発生させることができる。

本実施形態のシリコン系薄膜光電変換素子の製造装置において、実施形態１から３の形成方法を実施する場合、第１ｐ型半導体層２１１、ｉ型非晶質シリコン系光電変換層２１２およびバッファ層３０１の形成工程でパルス変調された交流電力を使用することにより、成膜速度を抑えると共に各電極間に大きな電圧を印加することができ均一なプラズマを発生させることができる。均一なプラズマを発生させることにより、シリコン系半導体層の膜質および膜厚の基板２０１面方向の均一性を向上することができる。

本発明の１実施例を以下に説明する。
本実施例においては、図１に示すシリコン系薄膜光電変換素子の製造装置の同一の成膜室１０１内で、図２に示す二重ｐｉｎ構造積層体２３０を連続して形成して積層型シリコン系薄膜光電変換素子を作製した。製造装置の構成は、結晶質シリコン系半導体層を形成する条件に適したように設計した。具体的には、結晶質シリコン系半導体層を形成する条件において、カソード電極１０２・アノード電極１０３間にプラズマが容易に発生するように、膜形成時の成膜室１０１内の圧力ｐとカソード電極１０２・アノード電極１０３間距離ｄのｐｄ積を調整した。

本実施例における積層型シリコン系薄膜光電変換素子は、基板２０１としては厚さ４ｍｍのガラス基板を用い、基板２０１上に、順次、第１電極２０２として厚さ１μｍの酸化スズ膜、第１ｐ型半導体層２１１としての厚さ１０ｎｍの非晶質シリコンカーバイド層、ｉ型非晶質シリコン系光電変換層２１２として厚さ０．５μｍの非晶質シリコン層、第１ｎ型半導体層２１３として厚さ３０ｎｍの微結晶シリコン層、第２ｐ型半導体層２２１として厚さ３０ｎｍの微結晶シリコン層、ｉ型結晶質シリコン系光電変換層２２２として厚さ３μｍの微結晶シリコン層、第２ｎ型半導体層２２３として厚さ３０ｎｍの微結晶シリコン層、第２電極２０３として厚さ０．０５μｍの酸化亜鉛膜および厚さ０．１μｍのＡｇ膜が積層されている。

ここで、第１ｐ型半導体層２１１（非晶質シリコン層）およびｉ型非晶質シリコン系光電変換層２１２（非晶質シリコン層）の成膜においては、電力供給手段１０８出力として、パルス変調された１３．５６ＭＨｚの交流電力を使用した。パルス変調のＯＮ時間は１００μ秒、ＯＦＦ時間は４００μ秒とし、デューティー比は２０％とした。カソード電極１０２に投入される電力密度の時間平均値は０．０４Ｗ／ｃｍ２とした。

また、第１ｎ型半導体層２１３（微結晶シリコン層）、第２ｐ型半導体層２２１（微結晶シリコン層）、ｉ型結晶質シリコン系光電変換層２２２（微結晶シリコン層）および第２ｎ型半導体層２２３（微結晶シリコン層）の成膜においては、電力供給手段１０８出力として、ＣＷ出力の１３．５６ＭＨｚ交流電力を使用した。カソード電極１０２に投入される電力密度は０．２Ｗ／ｃｍ２とした。

上記形成方法により、同一の成膜質１０１内においてプラズマＣＶＤ法を用いて、結晶質シリコン系半導体層を形成し、かつ、非晶質シリコン系半導体層の形成工程において成膜速度を制御容易とし、均一なプラズマを発生することができた。上記形成方法により、良好な特性を有するシリコン系薄膜光電変換素子を製造することができた。

本発明の実施形態１から実施形態３に係るシリコン系薄膜光電変換素子の製造装置の概略断面図である。本発明の実施形態１および実施形態２に係るシリコン系薄膜光電変換素子の概略断面図である。本発明の実施形態３に係るシリコン系薄膜光電変換素子の概略断面図である。本発明の実施形態４に係るシリコン系薄膜光電変換素子の製造装置の概略断面図である。

符号の説明

１０１成膜室
１０２カソード電極
１０３アノード電極
１０５インピーダンス整合回路
１０８電力供給手段
２１１第１ｐ型半導体層
２１２ｉ型非晶質シリコン系光電変換層
２１３第１ｎ型半導体層
２１４第１シリコン系光電変換積層体
２２１第２ｐ型半導体層
２２２ｉ型結晶質シリコン系光電変換層
２２３第２ｎ型半導体層
２２４第２シリコン系光電変換積層体
３０１バッファ層

Claims

プラズマＣＶＤ法により同一の成膜室で、少なくともｉ型非晶質シリコン系光電変換層およびｉ型結晶質シリコン系光電変換層を形成するシリコン系薄膜光電変換素子の製造方法であって、
前記ｉ型非晶質シリコン系光電変換層をパルス変調された交流電力を用いて形成する工程と、
前記ｉ型結晶質シリコン系光電変換層をＣＷ交流電力を用いて形成する工程と、
前記パルス変調された交流電力と前記ＣＷ交流電力を切換える工程と、
を有することを特徴とするシリコン系薄膜光電変換素子の製造方法。
前記ｉ型非晶質シリコン系光電変換層を形成する工程と前記ｉ型結晶質シリコン系光電変換層を形成する工程は、前記成膜室に設けられたアノード電極とカソード電極の電極間距離が同一の構成で行われることを特徴とする請求項１に記載のシリコン系薄膜光電変換素子の製造方法。
前記ｉ型非晶質シリコン系光電変換層の光入射側に非晶質シリコン系半導体からなるｐ層を前記成膜室で形成する工程と、
前記ｉ型非晶質シリコン系光電変換層と前記ｐ層の間に非晶質シリコン系半導体からなるバッファ層をパルス変調された交流電力を用いて前記成膜室で形成する工程と、
をさらに有することを特徴とする請求項１または請求項２の何れか１項に記載のシリコン系薄膜光電変換素子の製造方法。
プラズマＣＶＤ法により同一の成膜室で、少なくともｉ型非晶質シリコン系光電変換層およびｉ型結晶質シリコン系光電変換層を形成するシリコン系薄膜光電変換素子の製造方法であって、
前記ｉ型非晶質シリコン系光電変換層をパルス変調された交流電力を用いて形成する手段と、
前記ｉ型結晶質シリコン系光電変換層をＣＷ交流電力を用いて形成する手段と、
前記パルス変調された交流電力と前記ＣＷ交流電力を切換える手段と、
を有することを特徴とするシリコン系薄膜光電変換素子の製造装置。
プラズマＣＶＤ法により同一の成膜室においてｉ型非晶質シリコン系光電変換層とｉ型結晶質シリコン系光電変換層を形成するシリコン系薄膜光電変換素子の製造装置であって、
前記成膜室内に設置されたカソード電極とアノード電極の電極対と、
前記ｉ型非晶質シリコン系光電変換層形成用のパルス変調された交流電力と前記ｉ型結晶質シリコン系光電変換層形成用のＣＷ交流電力を切換えて前記カソード電極に供給する電力供給手段と、
を備えていることを特徴とするシリコン系薄膜光電変換素子の製造装置。
前記成膜室内にはカソード電極とアノード電極対が複数対設けられており、それらのうちの２以上のカソード電極は、１つのインピーダンス整合回路を介して１つの前記電力供給手段に接続されていることを特徴とする請求項４または請求項５の何れか１項に記載のシリコン系薄膜光電変換素子の製造装置。
請求項１から請求項３の何れか１項に記載のシリコン系薄膜光電変換素子の製造方法または請求項４から請求項６の何れか１項に記載のシリコン系薄膜光電変換素子の製造装置を用いて製造されたシリコン系薄膜光電変換素子。