CN102347402A - 等离子体处理装置、等离子体处理方法及光电转换元件 - Google Patents

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Abstract

在相同的等离子体反应腔室(101)中进行至少两个等离子体处理步骤的情况下，按照每个步骤中等离子体处理所需的电源选择CW交流电源或脉冲调制交流电源。因此，即使在等离子体处理条件由于装置构造而受到限制的步骤中，也可以进行更多种的等离子体处理。而且，通过使用脉冲调制的交流电源，均匀的等离子体可以在电极之间产生，并且提供在电极之间的功率可以减小。由于可以减小等离子体处理速率，所以处理的质量控制变得容易。

Description

等离子体处理装置、等离子体处理方法及光电转换元件
本申请是申请号为200780023692.X(国际申请号：PCT/JP2007/061855)、发明名称为“等离子体处理装置、等离子体处理方法及光电转换元件”的发明专利申请的分案申请。
技术领域
本发明涉及等离子体处理装置、等离子体处理方法及光电转换元件。具体地，本发明涉及设置有将CW(连续波形)交流电源和脉冲调制交流电源提供至公共等离子体反应腔室的供应单元的等离子体处理装置、采用该等离子体处理装置进行至少两个等离子体处理步骤的等离子体处理方法以及通过上述方法制造的光电转换元件。更具体地，本发明涉及通过等离子体化学气相沉积(CVD)方法至少形成i型非晶硅基光电转换层和i型晶体硅基光电转换层的等离子体处理装置和方法，还涉及硅基薄膜光电转换元件。
背景技术
近年来，已经发展了采用含有晶体硅(例如多晶硅或微晶硅)的薄膜的硅基薄膜光电转换元件，并且其制造数量在一直增大。
硅基薄膜光电转换元件具有如下特征：利用沉积装置例如等离子体CVD装置或溅射装置，将半导体膜或金属电极膜层叠在大面积的廉价衬底上，然后形成在同一衬底上的光电转换单元通过例如激光图案化的方法隔离或连接，从而元件具有实现光电转换元件的低成本和高性能的可能性。
作为该光电转换元件的示例，存在具有如下结构的多层硅基薄膜光电转换元件，其中具有非晶硅基薄膜作为光电转换层的光电转换元件层和具有不同带隙的晶体硅基薄膜作为光电转换层的光电转换元件层为层叠的方式。作为具有高转换效率的光电转换元件，此多层硅基薄膜光电转换元件已经受到关注。
然而，为了制造这样的硅基薄膜光电转换元件，需要进一步减少制造装置例如CVD装置的成本，CVD装置是器件制造的主要装置，这是为了大规模扩展光电转换元件将要解决的问题。具体地，等离子体CVD装置需要形成多个半导体层。在通常的方法中，形成需要不同的沉积条件或不同的沉积气体的半导体层的步骤分别在不同的等离子体CVD反应室(沉积室)中进行，从而需要许多反应室。
与上述用于由非晶硅基光电转换层和晶体硅基光电转换层形成的多层硅基薄膜光电转换元件的等离子体CVD沉积步骤相关，日本专利申请公开No.S59-139682(专利文件1)已经如下描述。为了形成晶体硅基半导体层，优选地，在非晶硅基半导体层的形成条件中增大衬底温度、提供的电功率和气体流速并进一步增大原料气体的氢浓度。更具体地，形成这些硅基半导体膜的步骤分别在不同的条件下进行。为了形成晶体硅基半导体层，需要提供比用于形成非晶硅基半导体层的更大的电功率。
用于薄膜太阳能电池的等离子体CVD装置已经采用串列系统(inlinesystem)或多室系统(multi-chamber system)，该串列系统具有线性形式的多个反应室(其还可以在下文中被简称为“室”)，该多室系统具有处于中心的中间腔室和布置在它的周围的多个反应室。
在串列系统中，衬底沿线性的路径转移，从而即使只需要进行局部维护时整个装置必须停止。例如，采用串列系统的用于薄膜太阳能电池的等离子体CVD装置包括用于形成i型硅光电转换层的多个反应室。这些反应室需要比装置中其它的部分更多地维护。这导致了这样的问题：即使当只需要维护形成i型硅光电转换层的一个反应室时，整个生产线被停止。
相反地，多室系统构造为将沉积靶的衬底通过中间腔室转移到每个反应室。能够保持气密性的可移动部分布置在每个反应室与中间腔室之间。因此，即使当某个反应室出问题时，其它的反应室是可用的，从而不会发生整个制造的停止。然而，在多室系统的制造装置中，存在通过中间腔室转移衬底的多个路径。因此，中间腔室不可避免地具有复杂的机械结构。例如，需要复杂的机械装置用于转移衬底同时保持中间腔室与每个反应室之间的气密性。这增大了装置成本。此外，产生如下问题：布置在中间腔室周围的反应室的数目由于空间条件而受到限制。
考虑到上述问题，日本专利申请公开No.2000-252495(专利文件2)已经提出了硅基薄膜光电转换装置的制造方法，其特征在于，p型半导体层、i型晶体硅基光电转换层和n型半导体层在公共的等离子体CVD反应室中依此沉积，p型半导体层在等离子体反应室中维持5Torr(667Pa)或更高的压力沉积。应该指出，上述方法可以通过简单装置以低成本和高效率制造具有良好性能和质量的光电转换装置。
为了通过有效利用如上所述的等离子体CVD装置来减少装置成本，已经尝试在同一等离子体反应室中进行不同的沉积步骤。例如，已经尝试通过在同一等离子体CVD反应室中形成硅基薄膜光电转换元件的半导体层来简化装置并提高使用效率。在已描述的多层硅基薄膜光电转换元件的半导体膜形成步骤中已经进行了类似的尝试。
专利文件1：日本专利申请公开No.S59-139682
专利文件2：日本专利申请公开No.2000-252495
发明内容
本发明要解决的问题
然而，当至少两个等离子体处理步骤在同一等离子体反应室中进行时，产生以下问题。常规的等离子体处理装置只包括用于提供一种交流(AC)波形的电源供应装置。当至少两个等离子体处理步骤将在同一等离子体反应室中进行时，可以设计装置构造使其适于所有的步骤。存在这样的问题，装置的构造限制了在至少一个步骤中等离子体处理的条件。
至少两个等离子体处理步骤例如在以下情况下具体地进行。例如，两个或多个等离子体CVD步骤分别在同一等离子体反应室中在不同条件下进行。此外，存在这样的情况，例如等离子体CVD步骤和等离子体蚀刻步骤在同一等离子体反应室中进行。在这些和其它的情况下，两个或多个等离子体处理步骤分别在同一等离子体反应室中在不同条件下进行。在这些情况下产生下列问题。
为了沉积和/或蚀刻薄膜，通常使用包括平行板电极的等离子体CVD装置或蚀刻装置。在此装置中，引起平行板之间辉光放电的电压(放电起始电压)根据Paschen法则(Paschen’s law)由平行板电极之间的距离d(m)与气体压力p(Torr)的乘积表示。放电起始电压与pd乘积的关系依赖于气体的种类，当pd的乘积在从10-2到10-1的范围内时放电起始电压获得最小值。当被电场加速的电子与气体分子碰撞并使气体离子化时，发生火花放电。因此，当气体分子减少时，碰撞被抑制。相反地，当气体分子增多时，在电子没有被充分加速之前电子碰撞气体分子。因此，放电起始电压相对于气体压力具有最小值。
现在假设步骤在具有基本恒定数值的电极间距离d的同一等离子体反应室中以不同的气体压力和不同种类的气体进行。在此情况下，当电极间距离d设置为在一种处理条件下使放电起始电压最小化时，在另一种处理条件下的放电起始电压不可避免地增大，从而必须施加更高的电压以产生等离子体。当施加的电压的大小不够时，等离子体没有产生或者产生的等离子体不能保持均匀的状态。
即使当等离子体反应室具有允许调整电极间距离d的结构，因此变化范围可以被限制，在此情况下，不必在各个等离子体处理步骤中使放电起始电压最小化或在各个等离子体处理步骤中得到基本相同的放电起始电压。这种各个等离子体处理步骤中的放电起始电压互不相同的情况可以发生。
因此，当等离子体处理步骤分别在同一等离子体反应室中在不同处理条件下进行时，每个步骤中的气体或气体压力不同于另一步骤的，从而放电起始电压在步骤之一中增大。在此步骤中，需要施加高电压以产生并保持均匀的等离子体。
当高电压施加在电极之间时，均匀的等离子体可以在电极之间产生并保持。然而，这导致过量的功率施加在电极之间，从而增大了用于气体分解的功率量。因此，等离子体处理速率增大，导致产量不能容易地控制的问题。
具体地，当包括晶体硅基光电转换层和非晶硅基光电转换层的多层硅基薄膜光电转换元件通过CVD方法在同一等离子体反应室(沉积室)中形成时，产生下列问题。
通常，与非晶硅基薄膜层的形成条件和装置构造的范围相比，用于形成具有良好质量的晶体硅基薄膜层的形成条件和装置构造的范围受到限制。因此，当两种薄膜层将在同一等离子体CVD腔室中形成时，装置构造设计成与晶体硅基薄膜层的条件匹配。
如上所述，为了形成晶体硅基半导体层，需要施加比用于形成非晶硅及半导体层更大的功率。当晶体硅基半导体层用作光电转换层时，膜厚度必须增大因为它的吸收系数小。因此，为了形成晶体硅基半导体层，需要较高的沉积速率。由于这些原因，CVD装置通常设计为具有能够在形成晶体硅基半导体层的条件下向等离子体提供较大的功率的构造。
当由此设计的装置用于在同一沉积室中形成非晶硅基半导体层时，因为其形成条件不同于晶体硅基半导体层的形成条件而产生下列问题。当非晶硅基半导体层将形成时，原料气体的氢浓度小(原料气体的稀释比例小)。因此，如果提供的功率在大小上基本等于用于形成晶体硅基半导体层的功率，则沉积速率增大，其控制变得困难。此外，在形成i型非晶硅基半导体层的工艺中，优选地，降低沉积速率以提高膜质量，这是众所周知的。可以设想，减小施加的功率以降低沉积速率。然而，当减小施加的功率以获得所需的沉积速率时，施加在电极也就是阳极与阴极之间的电压减小。在匹配晶体硅基半导体层的形成条件的装置构造中，因此难以在电极之间产生均匀的等离子体。
本发明已经考虑到上述问题，本发明的一个目的是提供一种等离子体处理装置，在至少两个等离子体处理步骤在公共的等离子体反应室中进行的情况下，该等离子体处理装置能够进行多种不同的等离子体处理，即使在等离子体处理条件受到装置构造限制的步骤中。
本发明的另一个目的是提供了一种等离子体处理装置和方法，其允许在采用不同的等离子体产生电压(放电起始电压)的至少两个等离子体处理步骤分别在公共的等离子体反应室中进行的情况下易于控制产量，具体地，通过在两个步骤中在电极之间产生并维持均匀的等离子体以及通过减小电极之间施加的电功率量以降低等离子体处理速率而允许易于控制产量。本发明还提供了通过此方法制造的光电转换元件。
本发明的另一个目的涉及硅基薄膜光电转换元件的制造方法和装置，具体地涉及通过等离子体CVD方法在公共等离子体反应室中形成包括i型非晶硅基光电转换层和i型晶体硅基光电转换层的硅基薄膜光电转换元件的半导体层的方法和装置，该目的允许减小i型非晶硅基光电转换层的沉积速率并允许在电极也就是阳极和阴极之间产生均匀的等离子体。
解决问题的手段
总之，本发明提供了一种等离子体处理装置，该等离子体处理装置包括：等离子体反应室；第一阴极-阳极对，布置在等离子体反应室内部，并包括第一阴极；以及第一电源供应单元，将第一输出电源在CW AC电源与脉冲调制AC电源之间切换并向第一阴极提供第一输出电源。
根据本发明的等离子体处理装置，当至少两个等离子体处理步骤在同一等离子体反应室中进行时，CW AC电源和脉冲调制AC电源可以适当地选择以作为等离子体处理的电源。从而，等离子体处理可以以多种不同的方式进行，即使在等离子体处理条件受到装置构造限制的步骤中。
优选地，等离子体处理装置还包括能够改变等离子体反应室中气体压力的气体压力改变单元。
优选地，第一电源供应单元包括提供CW AC电源的电源输出单元以及调制单元。当脉冲调制AC电源将被提供作为第一输出电源时，调制单元对由电源输出单元供应的CW AC电源进行脉冲调制。当CW AC电源将被提供作为第一输出电源时，调制单元停止脉冲调制并使CW AC电源通过。
优选地，第一电源供应单元包括：CW电源输出单元，提供CW AC电源；脉冲功率输出单元，提供脉冲调制AC电源；以及切换单元，将第一输出电压在CW电源输出单元的输出与脉冲电源输出单元的输出之间切换。
优选地，等离子体处理装置还包括第二阴极-阳极对，该第二阴极-阳极对布置在等离子体反应室中并包括第二阴极。
优选地，等离子体处理装置还包括阻抗匹配电路。阻抗匹配电路在第一阴极-阳极对与第一电源供应单元之间进行阻抗匹配，并在第二阴极-阳极对与第一电源供应单元之间进行阻抗匹配。
优选地，等离子体处理装置还包括：第一阻抗匹配电路，在第一阴极-阳极对与第一电源供应单元之间进行阻抗匹配；第二电源供应单元，将第二输出电源在CW AC电源与脉冲调制AC电源之间切换，并向第二阴极提供第二输出电源；以及第二阻抗匹配电路，在第二阴极-阳极对与第二电源供应单元之间进行阻抗匹配。
优选地，等离子体处理装置是制造硅基薄膜光电转换元件的装置，该硅基薄膜光电转换元件至少包括i型非晶硅基光电转换层和i型晶体硅基光电转换层。当形成i型非晶硅基光电转换层时，调制单元输出脉冲调制AC电源。当形成i型晶体硅基光电转换层时，调制单元输出CW AC电源。
根据本发明的另一方面，在公共的等离子体反应室中进行至少两种等离子体处理的等离子体处理方法包括如下步骤：通过采用CW AC电源作为用于等离子体处理的电源进行第一等离子体处理；通过采用脉冲调制AC电源作为用于等离子体处理的电源进行第二等离子体处理；以及将用于等离子体处理的电源在CW AC电源与脉冲调制AC电源之间切换。
根据本发明的等离子体处理方法，当至少两个等离子体处理步骤在同一等离子体反应室中进行时，CW AC电源和脉冲调制AC电源可以适当地选择以作为用于等离子体处理的电源。因此，等离子体处理可以以多种不同的方式进行，即使在等离子体处理条件受到装置构造限制的步骤中。
优选地，第二等离子体处理中的放电起始电压设置得比第一等离子体处理中的放电起始电压更高。
放电起始电压低的等离子体处理步骤使用CW AC电源作为用于等离子体处理的电源，放电起始电压高的等离子体处理步骤使用脉冲调制AC电源作为用于等离子体处理的电源。因此，即使在使用高的放电起始电压的等离子体处理步骤中，均匀的等离子体也可以在电极之间产生并保持。此外，等离子体处理速率可以通过使提供在电极之间的功率的量的减小而减小。从而，产量可以容易地控制。
优选地，阴极-阳极对布置在等离子体反应室中。阴极-阳极对中的电极间距离在第一等离子体处理和第二等离子体处理中是相同的。
优选地，第一等离子体处理中的等离子体反应室中的气体压力不同于第二等离子体处理中的等离子体反应室中的气体压力。
优选地，当电压的大小恒定时，提供到等离子体反应室中并在第一等离子体处理中分解的气体比提供到等离子体反应室中并在第二等离子体处理中分解的气体更容易离子化。
优选地，第一等离子体处理是通过等离子体CVD方法进行的膜沉积处理，第二等离子体处理是等离子体蚀刻处理。
优选地，等离子体蚀刻处理蚀刻由于沉积处理附着到等离子体反应室的内壁的膜。
优选地，等离子体处理方法是形成包括多个半导体层的光电转换元件的方法。沉积处理是形成多个半导体层的至少一个的处理。
优选地，第一等离子体处理和第二等离子体处理是通过等离子体CVD方法形成半导体膜的步骤。
优选地，等离子体处理方法是形成光电转换元件的方法，该光电转换元件包括晶体硅基光电转换层和非晶硅基光电转换层。第一等离子体处理是通过等离子体CVD方法形成晶体硅基光电转换层的处理。第二等离子体处理是通过等离子体CVD方法形成非晶硅基光电转换层的处理。
优选地，等离子体处理方法还包括在晶体硅基光电转换层和非晶硅基光电转换层形成后通过使用脉冲调制AC电源蚀刻附着到等离子体反应室的内壁的膜的步骤。
优选地，晶体硅基光电转换层是i型晶体硅基光电转换层。非晶硅基光电转换层是i型非晶硅基光电转换层。
通过采用CW AC电源在形成i型晶体硅基光电转换层的步骤中产生等离子体，大的功率可以被提供从而具有良好质量的i型晶体硅基光电转换层可以以较快的沉积速率形成。此外，在与形成i型晶体硅基光电转换层的步骤相同的等离子体反应室中形成i型非晶硅基光电转换层的步骤中，使用脉冲调制AC电源。瞬时施加的电压可以被增大以在电极之间产生均匀的等离子体。此外，功率量(power quantity)的时间平均值可以通过以脉冲状方式提供电源而减小，从而沉积速率可以减小。因而，即使在形成i型非晶硅基光电转换层的步骤中，i型非晶硅基光电转换层也可以以所需的沉积速率在平面内(inplane)方向均匀地形成。
优选地，阴极-阳极对布置在等离子体反应室中。阴极-阳极对中的电极间距离在第一等离子体处理和第二等离子体处理中是相同的。
优选地，光电转换元件还包括：p型半导体层，由非晶硅基半导体形成，布置在i型非晶硅基光电转换层的光入射侧；以及缓冲层，由非晶硅基半导体形成，布置在i型非晶硅基光电转换层与p型半导体层之间。等离子体处理方法还包括：形成p型半导体层的步骤；以及通过使用脉冲调制AC电源形成缓冲层的步骤。
根据本发明的另一个方面，通过在等离子体反应室中进行至少两种等离子体处理的等离子体处理方法制造的光电转换元件包括：通过采用CW AC电源的等离子体CVD处理形成的晶体硅基光电转换层；以及通过采用脉冲调制AC电源的等离子体CVD处理形成的非晶硅基光电转换层。
本发明的效果
根据本发明，当至少两个等离子体处理步骤在同一等离子体反应室中进行时，步骤之一可以进行采用CW AC电源的等离子体处理，而其它的步骤可以进行采用脉冲调制AC电源的等离子体处理。从而，等离子体处理可以以各种方式进行，即使在等离子体处理条件由于装置的构造而受到限制的步骤中。
此外，根据本发明，当放电起始电压彼此不同的至少两个等离子体处理步骤分别在同一等离子体反应室中进行时，以低的放电起始电压进行的第一等离子体处理步骤使用CW AC电源作为等离子体处理电源，也就是用于等离子体处理的电源，以高的放电起始电压进行的第二等离子体处理步骤使用脉冲调制AC电源作为等离子体处理电源。从而，即使在以高的放电起始电压进行的第二等离子体处理步骤中，高的电压可以施加在阴极与阳极之间，所施加功率的时间平均值可以被减小。根据本发明，因而，均匀的等离子体可以在电极之间产生并保持，等离子体处理速率可以减小从而产量可以容易地控制。
此外，本发明可以实现以下效果。
在i型非晶硅基光电转换层和i型晶体硅基光电转换层通过等离子体CVD方法在同一等离子体反应室中在不同的沉积条件下形成时，装置构造通常设计成适于i型晶体硅基光电转换层的形成。这是因为，用于形成具有良好质量的晶体硅基光电转换层的条件和装置构造可以被设定的范围比用于非晶硅基薄膜层的更窄。
众所周知的，在形成i型晶体硅基光电转换层的步骤中，考虑到在沉积速率和结晶度的改善等，增大施加到等离子体的功率是优选的；在形成i型非晶硅基光电转换层的步骤中为了改善膜质量，降低沉积速率是优选的。
在装置中，如果降低沉积速率以形成具有良好质量的i型非晶硅基光电转换层，将不可能在阳极与阴极之间产生均匀的等离子体，并且具有良好质量的i型非晶硅基光电转换层不能在衬底表面的方向上均匀地形成。
根据本发明，CWAC电源用于在形成i型晶体硅基光电转换层的步骤中产生等离子体，因而可以提供大的功率，从而具有良好质量的i型晶体硅基光电转换层可以以较高的沉积速率形成。此外，在与形成上述i型晶体硅基光电转换层的步骤相同的等离子体反应室中形成i型非晶硅基光电转换层的步骤中，使用脉冲调制AC电源。通过增大瞬时施加的电压，均匀的等离子体在电极之间产生。此外，功率量的时间平均值可以通过以脉冲形式提供电源而减小。从而，可以减小沉积速率。因此，即使在形成i型非晶硅基光电转换层的步骤中，具有良好质量的i型非晶硅基光电转换层可以以所需的沉积速率在衬底表面方向均匀地形成。
附图说明
图1是根据本发明实施例的等离子体处理装置的示意性横截面图。
图2示意地和等价地示出图1的等离子体处理装置的电源供应单元。
图3示意地和等价地示出图1的等离子体处理装置的电源供应单元。
图4是根据本发明第三、第四和第五实施例的硅基薄膜光电转换元件的示意性横截面图。
图5是根据第六实施例的硅基薄膜光电转换元件的示意性横截面图。
图6示意地示出根据第九实施例的等离子体处理装置。
图7示意地示出根据第十实施例的等离子体处理装置。
附图标记的描述
101等离子体反应室，102阴极，103阳极，105阻抗匹配电路，107工件(work)，108电源供应单元，108a电源输出单元，108b调制单元，108c CW电源输出单元，108d脉冲电源输出单元，108e切换单元，201衬底，206硅基薄膜光电转换元件，211第一p型半导体层，212i型非晶硅基光电转换层，213第一n型半导体层，214第一pin结构多层单元，221第二p型半导体层，222i型晶体硅基光电转换层，223第二n型半导体层，224第二pin结构多层单元，301缓冲层
具体实施方式
现在将参照附图描述本发明的实施例。在下面的描述中，相同或相应的部分具有相同的附图标记，原则上不再对其重复描述。
图1是根据实施例的等离子体处理装置的示意横截面图。
图1的等离子体处理装置是通过等离子体CVD方法沉积半导体层的装置。该等离子体处理装置具有可密封的等离子体反应室101以及成对的阴极102和阳极103，成对的阴极102和阳极103是平行板类型的电极并布置在等离子体反应室101中。阴极102与阳极103之间的电极间距离根据预定的处理条件决定，并且通常在从几毫米到几十毫米的范围内。
阴极102和阳极103通常被固定。然而，阴极102和阳极103的至少一个可以移动以允许对电极间距离的调整。在该可移动结构中，电极间距离可以根据每个步骤中形成条件而调整。然而，考虑到装置和维护的复杂性，可移动结构并不适于批量制造的装置。此外，其可移动范围受到限制从而此结构不实用。
在等离子体反应室101外面，布置有电源供应单元108和阻抗匹配电路105，电源供应单元108向阴极102提供电源，阻抗匹配电路105在电源供应单元108与成对的阴极102和阳极103之间进行阻抗匹配。
电源供应单元108连接到电源输入线106a的一端。电源输入线106a连接到阻抗匹配电路105。电源输入线106b的一端连接到阻抗匹配电路105。电源输入线106b的另一端连接到阴极102。
电源供应单元108只需要提供连续波(CW)交流(AC)输出和脉冲调制(也就是开/关控制)AC输出。例如，图2和3等价地示出电源供应单元108的构造示例。
在图2中，电源供应单元108包括电源输出单元108a和调制单元108b。调制单元108b调制从电源输出单元108a提供的CW AC电源并将它向外输出。输出的切换在输出没有受到调制单元108b调制的CW AC电源与输出受调制单元108b脉冲调制的AC电源之间进行。由于此构造，输出AC电源的电源输出单元108a可以通常用于输出CW AC电源的操作和输出脉冲调制AC电源的操作。这提供了电源供应单元108可以具有简单的结构的优点。
如图3所示，电源供应单元108可以包括CW电源输出单元108c、脉冲电源输出单元108d和选择其输出的切换单元108e。切换单元108e合适地选择从CW电源输出单元108c提供的CW电源和从脉冲电源输出单元108d提供的脉冲电源，并将选择的AC电源从电源供应单元108向外提供。
从电源供应单元108提供的AC电源通常具有13.56MHz的频率。然而，AC电源的频率并不限于上述，可以使用几千赫兹或VHF波段中的频率以及微波波段的频率。脉冲调制的开启时间和关闭时间可以任意地设定，并可以设定在几微秒到几毫秒的范围内。
阳极103电接地(electrically grounded)，并且工件107布置在阳极103上。
工件107可以布置在阴极102上，但它通常布置在阳极103上以抑制由于等离子体中离子损伤引起膜质量的降低。
等离子体反应室101设置有气体输入口110。由于气体输入口110被提供有气体118例如稀释气体、原料气体和掺杂气体等。
真空泵116和压力调节阀117串联连接到等离子体反应室101，基本恒定的气体压力保持在等离子体反应室101中。压力调节阀117可以改变等离子体反应室101中的气体压力。
(第一实施例)
根据该实施例的等离子体处理装置和方法构造为在同一等离子体反应室101中通过等离子体CVD方法在工件107上沉积具有pin结构的薄膜非晶硅光电转换元件的半导体层。
p型非晶硅层和i型非晶硅层采用脉冲调制AC电源作为用于等离子体处理的电源来沉积(第二等离子体处理步骤)，n型非晶硅层采用CW AC电源作为用于等离子体处理的电源来沉积(第一等离子体处理步骤)。
p型非晶硅层可以在下列沉积条件下沉积。在沉积期间等离子体反应室101中的压力期望在从200Pa到3000Pa的范围内，在该实施例中为400Pa。衬底201的基底温度(base temperature)期望为250℃或更低，在该实施例中为180℃。具有13.56MHz的频率的脉冲调制AC电源用作提供到阴极102用于等离子体处理的电源。阴极102的每单位面积的功率密度期望在从0.01W/cm2到0.3W/cm2的范围内，在该实施例中为0.1W/cm2。脉冲调制的开启时间和关闭时间可以根据期望的沉积速率设定，通常设定为在从几微秒到几毫秒的范围内。在该实施例中，开启时间是50微秒，关闭时间是100微秒。
提供到等离子体反应室101中的气体混合物含有硅烷气体、氢气和乙硼烷气体。氢气的流速期望是硅烷气体的流速的约几倍到几十倍，在该实施例中是硅烷气体的10倍。
p型非晶硅层期望具有2nm或更大的厚度以向i型非晶硅层施加足够的内电场。然而，为了抑制非活性层也就是p型非晶硅层的光吸收量从而增加到达i型非晶硅层的光，期望尽可能减小p型非晶硅层。因此，p型非晶硅层的厚度通常等于50nm或更小。在该实施例，p型非晶硅层的厚度为20nm。
p型非晶硅层具有很小的厚度50nm或更小。此厚度的控制对减小光吸收量是重要的。在该实施例中，沉积速率通过在等离子体处理中采用脉冲调制AC电源来减小。从而，p型非晶硅层的厚度可以容易地控制。
i型非晶硅层可以在下列沉积条件沉积。在沉积期间等离子体反应室101中的压力期望在从200Pa到3000Pa的范围内，在该实施例中为400Pa。衬底201的基底温度期望等于或小于250℃，在该实施例中为180℃。具有13.56MHz的频率的脉冲调制AC电源用作提供到阴极102用于等离子体处理的电源。阴极102的每单位面积的功率密度期望在从0.01W/cm2到0.3W/cm2的范围内变化，在该实施例中等于0.1W/cm2。脉冲调制的开启时间和关闭时间可以根据期望的沉积速率设定，通常设定为在从几微秒到几毫秒的范围内。在该实施例中，开启时间是50微秒，关闭时间是100微秒。
提供到等离子体反应室101中的气体混合物含有硅烷气体和氢气。优选地，氢气的流速是硅烷气体的5到20倍，可以沉积良好质量的i型非晶硅层。在该实施例中该流速是硅烷气体的10倍。
考虑到光吸收量并降低由于光退化引起的特性的降低，i型非晶硅层的厚度设定为在从0.1μm到0.5μm的范围内。在该实施例中，i型非晶硅层具有0.3μm的厚度。
如果i型非晶硅层的沉积速率过高，发生膜质量的降低例如膜的缺陷密度的增大，这是众所周知的。因此，沉积速率的控制是重要的。为了降低沉积速率，该实施例采用脉冲调制AC电源用于等离子体处理。
n型非晶硅层可以在下列沉积条件下沉积。在沉积期间等离子体反应室101中的压力期望在从200Pa到3000Pa的范围内，在该实施例中为400Pa。衬底201的基底温度期望等于或小于250℃，在该实施例中等于180℃。具有13.56MHz频率的CW AC电源用作提供到阴极102用于等离子体处理的电源。阴极102的每单位面积的功率密度期望在从0.02W/cm2到0.5W/cm2的范围内，在该实施例中等于0.3W/cm2。
提供到等离子体反应室101中的气体混合物含有硅烷气体、氢气和磷化氢气体。优选地，氢气的流速是硅烷气体的5到20倍，在该实施例中是硅烷气体的10倍。
优选地，n型非晶硅层的厚度为2nm或更大以向i型非晶硅层施加足够的内电场。然而，为了抑制非活性层也就是n型非晶硅层的光吸收量，优选地尽可能减小n型非晶硅层的厚度。因此，n型非晶硅层的厚度通常为50nm或更小。在该实施例中，n型非晶硅层的厚度是40nm。
在上述条件下，沉积薄膜非晶硅光电转换元件的半导体层。
当至少两个等离子体处理步骤在同一等离子体反应室101中进行时，因为同一装置构造在各个步骤中使用，所以装置的构造可以限制处理条件。根据该实施例，通过进行采用脉冲调制AC电源的等离子体处理和采用CW AC电源的等离子体处理，等离子体处理可以以多种方式进行。
(第二实施例)
根据该实施例的等离子体处理装置和方法在同一等离子体反应室101中进行通过等离子体CVD方法在工件107上沉积薄膜的等离子体CVD步骤(也就是包括第一等离子体处理步骤的步骤)以及蚀刻另一个工件107的等离子体蚀刻步骤(第二等离子体处理步骤)。
等离子体CVD步骤只要求具有采用CW AC电源的至少一个第一等离子体处理步骤，还可以包括采用脉冲调制AC电源的等离子体CVD步骤。等离子体CVD步骤可以是沉积单层的膜的步骤，还可以是沉积多层的膜的步骤。在该实施例中，多层的膜通过等离子体CVD步骤沉积。
相反地，等离子体蚀刻步骤进行采用脉冲调制AC电源的等离子体蚀刻，其放电起始电压高于第一等离子体处理步骤中的放电起始电压。
现在将在下面描述该实施例。
等离子体CVD方法是例如半导体层沉积步骤，该半导体层沉积步骤采用由H2气体稀释的SiH4气体作为原料气体以及B2H6和PH3作为掺杂气体沉积具有pin结构的硅基薄膜光电转换元件。在包括于该等离子体CVD步骤中的第一等离子体处理步骤中，压力调节阀117调节等离子体反应室101中的压力以保持恒定的值(例如大约500Pa)，阴极102提供有来自电源供应单元108的CW AC电源。阴极102与阳极103之间的距离在从几毫米到几十毫米的范围内。该电极间距离依赖于所需的沉积条件。该步骤在工件107上沉积硅基薄膜。
在等离子体蚀刻步骤中，部分掩模的硅衬底设定为工件107，NF3气体用作蚀刻气体，该NF3气体用例如具有是NF3的流速的几倍的流速的Ar气稀释。在该步骤中，等离子体反应室101中的压力被调节以获得恒定的值例如大约500Pa，阴极102提供有从电源供应单元108提供的脉冲调制AC电源。代替NF3气体，氟基蚀刻气体例如由惰性气体例如Ar气稀释的CF4气体可以用作蚀刻气体。该步骤可以在硅衬底表面的未掩模部分上进行所需的蚀刻。
上述等离子体CVD步骤和等离子体蚀刻步骤在同一等离子体反应室101中进行。在两个步骤中，阴极102与阳极103之间的电极间距离是恒定的，设定的气体压力基本上是相同的。在此情况下，上述pd乘积基本上是恒定的。然而，与等离子体CVD步骤中使用的SiH4气体和H2气的气体混合物相比，在等离子体蚀刻步骤中使用的NF3气体和Ar气的气体混合物的离子化可能发生，从而等离子体蚀刻步骤中的放电起始电压比等离子体CVD步骤中的更高。因此，必须提供更高的电压以产生并维持等离子体蚀刻步骤中电极之间均匀的等离子体。当CW AC电源在该步骤中使用时，过量的功率被提供以产生并维持等离子体，等离子体在阴极102与阳极103之间的电极间部分之外的绝缘部分中发生，从而此部分可以被损坏。
在该实施例中，由于在等离子体蚀刻步骤中脉冲调制AC电源被提供到阴极102，高电压可以施加在阴极102与阳极103之间从而容易地产生均匀的等离子体。此外，通过调整脉冲的占空比，提供的功率的量可以保持为小的。从而，蚀刻速率可以减小，因此可以容易地控制。此外，可以防止装置的损伤。
本发明的实施例并不限于上述，它只要求包括等离子体蚀刻步骤和等离子体CVD步骤，等离子体CVD步骤具有采用比等离子体蚀刻步骤更小的放电起始电压的第一等离子体处理步骤。通常，在等离子体CVD步骤中使用的气体不同于在等离子体蚀刻步骤中使用的气体，在这些步骤之间的放电起始电压存在差异，从而可以采用本发明的等离子体处理方法。此外，即使当每个步骤中在等离子体反应室101中设定的压力的条件与另一个步骤中的那些不同，放电起始电压可以存在大的差异，从而本发明的等离子体处理装置可以有效地使用。
(第三实施例)
在根据该实施例的等离子体处理装置和方法中，放电起始电压彼此不同的至少两个等离子体CVD步骤在同一等离子体反应室101中进行。作为其示例，现在将描述沉积硅基薄膜光电转换元件的半导体层的等离子体处理装置和方法。
应该指出，由下列实施例实现的本发明的效果可以同样地通过硅基薄膜光电转换元件的此半导体层形成步骤实现，该硅基薄膜光电转换元件的半导体层形成步骤包括通过脉冲调制AC电源形成i型非晶硅基光电转换层的步骤和通过CWAC电源形成i型晶体硅基光电转换层的步骤。
实现该实施例的等离子体处理装置类似于图1中示出的。
图4是通过根据该实施例的等离子体处理装置制造的硅基薄膜光电转换元件的示意横截面图。参照图4，第一电极202沉积在衬底201上。第一p型半导体层211、i型非晶硅基光电转换层212和第一n型半导体层213依次在第一电极202上层叠。从而，第一pin结构多层体214沉积在第一电极202上。接着，第二p型半导体层221、i型晶体硅基光电转换层222和第二n型半导体层223依次层叠，从而第二pin结构多层体224沉积在第一pin多层体214上。第一pin结构多层体214和第二pin结构多层体形成双pin结构多层体230。第二电极203沉积在双pin结构多层体230上，从而完成硅基薄膜光电转换元件206。在本发明中，假设半导体层包括双pin结构多层体230中的所有的层。
参照图1和4，透明衬底201设置为阳极103上的工件107，透明导电膜(第一电极202)沉积在透明衬底201上。透明衬底201可以置于阴极102上，但通常置于阳极103上以抑制由于等离子体中离子损伤引起的膜质量的降低。
稀释气体、原料气体和掺杂气体从气体输入口110提供。稀释气体可以是含有氢气的气体，原料气体可以是硅烷基气体、甲烷气体、锗烷(germane)气体或类似物。p型杂质掺杂气体可以是乙硼烷气体或类似物，n型杂质掺杂气体可以是磷化氢气体或类似物。
玻璃衬底或例如具有半透明性和耐热性的聚酰亚胺的树脂衬底在等离子体CVD沉积工艺中通常用作衬底201。在该实施例中，玻璃衬底用作衬底201。
第一电极202由透明导电膜例如SnO2、ITO或ZnO形成。这些材料通常通过CVD、溅射、气相沉积等沉积。在此实施例中，第一电极202由SnO2制成。
双pin结构多层体230通过等离子体CVD方法在同一等离子体反应室101中沉积。在该实施例中，p型、i型和n型的半导体层依次在衬底201上层叠两次从而形成双pin结构。
在该实施例中，第一p型半导体层211是掺有硼的p型非晶碳化硅半导体层，i型非晶硅基光电转换层212是i型非晶硅半导体层，第一n型半导体层213是掺有磷的晶体硅半导体层。硅基半导体层通常由硅、碳化硅、硅锗或类似物制成。硼、铝或类似物通常用作导电半导体层的p型掺杂剂，磷或类似物通常用作导电半导体层的n型掺杂剂。
第二电极203由金属例如银或铝制成，或者由SnO2、ITO或ZnO的透明导电膜或其多层结构形成。这些通常通过例如CVD、溅射或气相沉积的方法来沉积。在该实施例中，ZnO和银依次层叠作为第二电极203。
下面将描述双pin结构多层体230的沉积方法。
双pin结构多层体230通过等离子体CVD方法在同一等离子体反应室101中沉积。
作为第一p型半导体层211的p型非晶碳化硅半导体层可以在下列沉积条件下沉积。在沉积期间等离子体反应室101中的压力期望在从200Pa到3000Pa的范围内，在该实施例中为400Pa。此外，衬底201的基底温度期望为250℃或更小，在此实施例中为180℃。具有13.56MHz频率的脉冲调制AC电源用作提供到阴极102用于等离子体处理的电源。阴极102的每单位面积的功率密度期望在从0.01W/cm2到0.3W/cm2的范围内，在该实施例中为0.1W/cm2。脉冲调制的开启时间和关闭时间可以根据期望的沉积速率设定，通常设定为在从几微秒到几毫秒的范围内。在该实施例中，开启时间是50微秒，关闭时间是100微秒。
提供到等离子体反应室101中的气体混合物含有硅烷气体、氢气、甲烷气体和乙硼烷气体。优选地，提供到等离子体反应室101的原料气体包括硅烷基气体和含有氢气的稀释气体，更优选地包括甲烷或三甲基乙硼烷(trimethyldiborane)。优选地，氢气的流速是硅烷气体的几倍到几十倍，在该实施例中是硅烷气体的流速的10倍。
第一p型半导体层211期望具有2nm或更大的厚度以向i型非晶硅基光电转换层212施加足够的内电场。然而，期望尽可能减小第一p型半导体层211的厚度以抑制非活性层也就是第一p型半导体层211的光吸收量，从而增加到达i型非晶硅基光电转换层212的光。因此，p型非晶硅层通常具有50nm或更小的厚度。在该实施例中，第一p型半导体层211具有20nm的厚度。
作为i型非晶硅基光电转换层212的i型非晶硅半导体层可以在下列沉积条件下沉积。期望在沉积期间等离子体反应室101中的压力期望在从200Pa到3000Pa的范围内，在该实施例中为400Pa。衬底201的基底温度期望等于或小于250℃，在此实施例中为180℃。具有13.56MHz频率的CWAC电源用作提供到阴极102用于等离子体处理的电源。阴极102的每单位面积的功率密度期望在从0.01W/cm2到0.3W/cm2的范围内，在此实施例中为0.1W/cm2。
提供到等离子体反应室101中的气体混合物含有硅烷气体和氢气。优选地，氢气的流速是硅烷气体的5倍到20倍，可以沉积良好质量的i型非晶光电转换层。在此实施例中此流速是硅烷气体的10倍。
考虑到光吸收量和由于光退化引起的特性的降低，i型非晶硅基光电转换层212的厚度设定在从0.1μm到0.5μm的范围内。在此实施例中，i型非晶硅基光电转换层212具有0.3μm的厚度。
如果i型非晶硅基光电转换层212的沉积速率过高，则发生膜质量的降低例如膜的缺陷密度的增大，这是众所周知的。因此，沉积速率的控制是重要的。在此实施例中，当有必要考虑到设定厚度以提高膜质量时，为了降低沉积速率，脉冲调制AC电源可以用于该等离子体处理。
作为第一n型半导体层213的n型晶体硅半导体层可以在下列沉积条件下沉积。在沉积期间等离子体反应室101中的压力期望在从240Pa到3600Pa的范围内，在此实施例中为2000Pa。衬底201的基底温度期望等于或小于250℃，在此实施例中等于180℃。具有13.56MHz频率的CW AC电源用作提供到阴极102用于等离子体处理的电源。阴极102的每单位面积的功率密度期望在从0.02W/cm2到0.5W/cm2的范围内，在此实施例中等于0.3W/cm2。
提供到等离子体反应室101中的气体混合物含有硅烷气体、氢气和磷化氢气体。氢气的流速期望是硅烷气体的流速的大约三十倍到几百倍，在此实施例中是硅烷气体的100倍。
优选地，第一n型半导体层213的厚度为2nm或更大以向i型非晶硅基光电转换层212施加足够的内电场。然而，为了抑制非活性层也就是第一n型半导体层213的光吸收量，优选地尽可能减小第一n型半导体层213的厚度。因此，第一n型半导体层213的厚度通常为50nm或更小。在此实施例中，第一n型半导体层213的厚度通常为40nm。
在上述条件下，沉积第一pin结构多层体214。
然后，下面将描述第二pin结构多层体224的沉积方法。
作为第二p型半导体层221的p型晶体硅半导体层可以在下列沉积条件下沉积。在沉积期间等离子体反应室101中的压力期望在从240Pa到3600Pa的范围内，在此实施例中为2000Pa。此外，衬底201的基底温度期望为250℃或更小，在此实施例中为180℃。具有13.56MHz频率的CW AC电源用作提供到阴极102用于等离子体处理的电源。阴极102的每单位面积的功率密度期望在从0.02W/cm2到0.5W/cm2的范围内，在此实施例中为0.3W/cm2。
提供到等离子体反应室101中的气体混合物含有硅烷气体、氢气和乙硼烷气体。优选地，氢气的流速是硅烷气体的流速的大约三十倍到几百倍，在此实施例中是硅烷气体的100倍。
优选地，第二p型半导体层221具有2nm或更大的厚度以向i型晶体硅基光电转换层222施加足够的内电场。然而，为了抑制非活性层也就是第二p型半导体层221的光吸收量，期望尽可能减小第二p型半导体层221的厚度，从而增加到达i型晶体硅基光电转换层222的光。因此，第二p型半导体层221通常具有50nm或更小的厚度。在此实施例中，第二p型半导体层221具有40nm的厚度。
第二p型半导体层221可以由合金材料例如非晶和晶体碳化硅、非晶硅锗或类似物形成。第二p型半导体层221可以由层叠在一起的多个不同的薄膜形成。
i型晶体硅基光电转换层222可以在下列沉积条件下沉积。期望地，在沉积期间等离子体反应室101中的压力期望在从240Pa到3600Pa的范围内，在此实施例中为2000Pa。衬底201的基底温度期望等于或小于250℃，在此实施例中为180℃。具有13.56MHz频率的CW AC电源用作提供到阴极102用于等离子体处理的电源。阴极102的每单位面积的功率密度期望在从0.02W/cm2到0.5W/cm2的范围内，在此实施例中为0.3W/cm2。
提供到等离子体反应室101中的气体混合物含有硅烷气体和氢气。优选地，氢气的流速是硅烷气体的流速的大约三十倍到一百倍，在此实施例中此流速是硅烷气体的大100倍。
优选地，i型晶体硅基光电转换层222的厚度为0.5μm或更大，更优选地为1μm或更大以作为光电转换层保证足够的光吸收量。此外，优选地，i型晶体硅基光电转换层222的厚度为20μm或更小，更优选地为15μm或更小，因为必须保证装置的产率。在此实施例中，i型晶体硅基光电转换层222具有2μm的厚度。
在此实施例中，i型晶体硅基光电转换层222必须具有良好的质量，并必须以较高的沉积速率沉积。因此，等离子体处理装置的构造设置为最适于此步骤的沉积条件。更具体地，阴极102与阳极103之间的电极间距离设置为15mm，在所有其它的步骤中使用同一构造。
前述处理可以提供i型晶体硅基光电转换层222，该i型晶体硅基光电转换层222具有足够的结晶比率并特别展现出由拉曼(Raman)光谱在520nm-1测得的峰强度和在480nm-1处的峰强度之间的峰强度比值I520/I480在从5到10的范围内。此外，作为i型晶体硅基光电转换层222，可以使用i型晶体硅薄膜，也可以使用弱p型(weak p type)(或弱n型)的含有微量的杂质并具有足够的光电转换功能的这样的晶体硅薄膜。此外，i型晶体硅基光电转换层222并不限于上述晶体硅薄膜，可以由合金材料的薄膜例如碳化硅或硅锗的薄膜形成。
作为第二n型半导体层223的n型晶体硅半导体层可以在下列沉积条件下沉积。在沉积期间等离子体反应室101中的压力期望在从240Pa到3600Pa的范围内，在此实施例中为2000Pa。此外，衬底201的基底温度期望等于为250℃或更小，在此实施例中为180℃。具有13.56MHz频率的CW AC电源用作提供到阴极102用于等离子体处理的电源。阴极102的每单位面积的功率密度期望在从0.02W/cm2到0.5W/cm2的范围内，在此实施例中为0.3W/cm2。
提供到等离子体反应室101中的气体混合物含有硅烷气体、氢气和磷化氢气体。优选地，氢气的流速是硅烷气体的流速的大约三十倍到几百倍，在此实施例中是硅烷气体的100倍。
优选地，第二n型半导体层223具有2nm或更大的厚度以向i型晶体硅基光电转换层222施加足够的内电场。然而，为了抑制非活性层也就是第二n型半导体层223的光吸收量，优选地尽可能减小第二n型半导体层223的厚度。因此，第二n型半导体层223具有50nm或更小的厚度。在此实施例中，第二n型半导体层223具有40nm的厚度。
第二n型半导体层223可以由合金材料例如晶体碳化硅或硅锗制成。
根据上述条件，第一pin结构多层结构214和第二pin结构多层结构224在同一等离子体反应室101中连续地沉积。
其后，第二电极203通过溅射方法或气相沉积方法沉积ZnO或类似物的导电膜以及铝、银或类似物的金属膜来沉积。通过上述步骤，可以制造硅基薄膜光电转换元件206。
在此实施例中，用于第一p型半导体层211(也就是p型非晶碳化硅半导体层)的沉积步骤(第二等离子体处理步骤)采用脉冲调制AC电源作为用于等离子体处理的电源，用于i型晶体硅基光电转换层222的沉积步骤(第一等离子体处理步骤)采用CW AC电源。
为了在沉积i型晶体硅基光电转换层222的此步骤中将所沉积的膜的膜质量(例如结晶率和晶粒尺寸)保持在期望的水平，需要设定装置构造例如阴极102与阳极103之间的距离以适于此步骤。例如，与沉积非晶硅基半导体层(例如非晶碳化硅半导体层)的步骤相比，在沉积i型晶体硅基光电转换层222的步骤中，阴极102与阳极103之间的距离通常设定为窄的，等离子体反应室101中的压力通常设定为高的。
如上所述，当第一p型半导体层211也就是p型非晶碳化硅半导体层将要在装置的同一等离子体反应室101(其被设置为适于沉积i型晶体硅基光电转换层222的步骤)中沉积时，放电起始电压比在沉积i型晶体硅基光电转换层222的步骤中的更高，这是因为用于层222和211的沉积条件(具体地，等离子体反应室101中的设定压力)互不相同。
因此，为了在沉积第一p型半导体层211(也就是p型非晶碳化硅半导体层)的步骤(也就是，其中放电起始电压较高的步骤)中产生并维持均匀的等离子体，需要提供较大的功率。当提供的功率增大时，等离子体处理速率增大从而沉积速率增大。由于p型非晶碳化硅半导体层也就是第一p型半导体层211具有50nm或更小的很小的厚度，为了控制厚度必须降低沉积速率。
在此实施例中，因此，沉积第一p型半导体层211也就是p型非晶碳化硅半导体层的步骤采用脉冲调制AC电源作为用于等离子体处理的电源。这可以实现沉积速率的降低，还可以实现产生并维持均匀的等离子体。由此，脉冲调制AC电源的使用抑制了提供的功率的量，从而可以降低沉积速率。此外，瞬时提供的功率和电压可以增大从而均匀的等离子体可以在电极之间产生并维持。
(第四实施例)
根据此实施例的等离子体处理装置类似于图1中示出的。根据此实施例的硅基薄膜光电转换元件的横截面类似于图4中示出的光电转换元件的横截面。因此，硅基薄膜光电转换元件及其制造方法将在下面参照图4描述。
玻璃衬底或例如具有半透明性和耐热性的聚酰亚胺的树脂衬底在等离子体CVD沉积工艺中通常用作衬底201。在此实施例中，玻璃衬底用作衬底201。
第一电极202由透明导电膜例如氧化锡、氧化铟锡或氧化锌形成。这些材料通常通过CVD、溅射、气相沉积等沉积。在此实施例中，第一电极202由氧化锡制成。
双pin结构多层体230通过等离子体CVD方法在同一等离子体反应室101(沉积室)中沉积。在此实施例的硅基薄膜光电转换元件中，p型、i型和n型半导体层依次层叠在衬底201上以形成pin结构。
在此实施例中，第一p型半导体层211是掺有硼的p型非晶碳化硅半导体层，i型非晶硅基光电转换层212是i型非晶硅半导体层，第一n型半导体层213是掺有磷的n型晶体硅半导体层。硅基半导体层通常由硅、碳化硅、硅锗或类似物制成。硼、铝或类似物通常用作导电半导体层的p型掺杂剂，磷或类似物通常用作导电半导体层的n型掺杂剂。
第二电极203由金属例如银或铝制成，或者由氧化锡、氧化铟锡或氧化锌的透明导电膜或其多层结构形成。这些通常通过例如CVD、溅射或气相沉积的方法来沉积。在此实施例中，氧化锌和银依次层叠作为第二电极203。
下面将描述双pin结构多层体230的形成方法。
如前所述，双pin结构多层体230通过等离子体CVD方法在同一等离子体反应室101中形成。
作为第一p型半导体层211的p型非晶碳化硅半导体层通过在下列条件下向阴极102提供CW AC电源来形成。沉积压力在从200Pa到3000Pa的范围内，衬底201的基底温度为250℃或更小。提供的CW AC电源具有13.56MHz的频率，阴极的每单位面积的功率密度在从0.01W/cm2到0.3W/cm2的范围内。
提供到等离子体反应室101中的气体混合物含有硅烷气体、氢气、甲烷气体和乙硼烷气体。优选地，提供到等离子体反应室101的原料气体包括硅烷基气体和含有氢气的稀释气体，更优选地包括甲烷或三甲基乙硼烷。优选地，氢气的流速是硅烷气体的流速的几倍到几十倍。
第一p型半导体层211期望具有2nm或更大的厚度以向i型非晶硅基光电转换层212施加足够的内电场。然而，期望尽可能减小第一p型半导体层211的厚度以抑制非活性层也就是第一p型半导体层211的光吸收量，从而增加到达i型非晶硅基光电转换层212的光。因此，第一p型半导体层211通常具有50nm或更小的厚度。
作为i型非晶硅基光电转换层212的i型非晶硅半导体层通过在下列条件下向阴极102提供脉冲调制AC电源来形成。沉积压力在从200Pa到3000Pa的范围内，衬底201的基底温度等于或小于250℃。提供的脉冲调制AC电源具有13.56MHz的频率，阴极的每单位面积的功率密度在从0.01W/cm2到0.3W/cm2的范围内。脉冲调制的开启时间和关闭时间可以根据期望的沉积速率设定，通常设定在从几微秒到几毫秒的范围内。
提供到等离子体反应室101中的气体混合物含有硅烷气体和氢气。优选地，氢气的流速是硅烷气体的流速的5到20倍，从而可以形成具有良好膜质量的非晶i型光电转换层。
考虑到光吸收量和由于光退化引起的特性的降低，i型非晶硅基光电转换层212的厚度设定在从0.1μm到0.5μm的范围内。
作为第一n型半导体层213的n型晶体硅半导体层通过在下列条件下向阴极102提供CW AC电源来形成。沉积压力在从240Pa到3600Pa的范围内，衬底201的基底温度为250℃或更小。提供的CW AC电源具有13.56MHz的频率，其阴极的每单位面积的功率密度在从0.02W/cm2到0.5W/cm2的范围内。
提供到等离子体反应室101中的气体混合物含有硅烷气体、氢气和磷化氢气体。氢气的流速是硅烷气体的流速的大约几十倍。
优选地，第一n型半导体层213具有2nm或更大的厚度以向i型非晶硅基光电转换层212施加足够的内电场。然而，为了抑制非活性层也就是第一n型半导体层213的光吸收量，优选地尽可能减小第一n型半导体层213的厚度。因此，第一n型半导体层213通常具有50nm或更小的厚度。
在上述条件下，形成第一pin结构多层体214。
然后，下面将描述第二pin结构多层体224的沉积方法。
作为第二p型半导体层211的p型晶体硅半导体层通过在下列条件下向阴极102提供CW AC电源来形成。沉积压力在从240Pa到3600Pa的范围内，衬底201的基底温度为250℃或更小。提供的CW AC电源具有13.56MHz的频率，其阴极的每单位面积的功率密度在从0.02W/cm2到0.5W/cm2的范围内。
提供到等离子体反应室101中的气体混合物含有硅烷气体、氢气和乙硼烷气体。氢气的流速是硅烷气体的流速的大约几十倍。
优选地，第二p型半导体层221具有2nm或更大的厚度以向i型晶体硅基光电转换层222施加足够的内电场。然而，为了抑制非活性层也就是第二p型半导体层221的光吸收量，期望尽可能减小第二p型半导体层221的厚度，从而增加到达i型晶体硅基光电转换层222的光。因此，第二p型半导体层221通常具有50nm或更小的厚度。
第二p型半导体层221可以由一层合金材料例如非晶和晶体碳化硅、非晶硅锗或类似物形成。第二p型半导体层221可以由层叠在一起的多个不同的薄膜形成。
i型晶体硅基光电转换层222通过在下列条件下向阴极102施加CWAC电源来形成。沉积压力在从240Pa到3600Pa的范围内，衬底201的基底温度等于或小于250℃。提供的CW AC电源具有13.56MHz的频率，其阴极的每单位面积的功率密度在从0.02W/cm2到0.5W/cm2的范围内。
提供到等离子体反应室101中的气体混合物含有硅烷气体和氢气。优选地，氢气的流速是硅烷气体的流速的30到100倍，更优选地前者是后者的80倍或更小。
优选地，i型晶体硅基光电转换层222的厚度设定为0.5μm或更大，更优选地为1μm或更大以保证作为光电转换层的足够光吸收量。此外，优选地，i型晶体硅基光电转换层222的厚度为20μm或更小，更优选地为15μm或更小，以保证装置的产率。
前述处理可以提供i型晶体硅基光电转换层222，该i型晶体硅基光电转换层222具有足够的结晶比率并特别展现出由拉曼光谱在520nm-1测得的峰强度与在480nm-1处的峰强度之间的峰强度比值I520/I480在从5到10的范围内。此外，作为i型晶体硅基光电转换层222，可以使用i型晶体硅薄膜，也可以使用含有微量的杂质并具有足够的光电转换功能的弱p型(或弱n型)的晶体硅薄膜。此外，i型晶体硅基光电转换层222并不限于上述晶体硅薄膜，可以由合金材料例如碳化硅或硅锗的薄膜形成。
作为第二n型半导体层223的n型晶体硅半导体层通过在下列沉积条件下向阴极102提供CW AC电源来沉积。沉积压力期望在从240Pa到3600Pa的范围内，衬底201的基底温度期望为250℃或更小。提供的CW AC电源具有13.56MHz的频率，它的阴极102的每单位面积的功率密度在从0.02W/cm2到0.5W/cm2的范围内。
提供到等离子体反应室101中的气体混合物含有硅烷气体、氢气和磷化氢气体。氢气的流速是硅烷气体的流速的大约几十倍。
优选地，第二n型半导体层223具有2nm或更大的厚度以向i型晶体硅基光电转换层222施加足够的内电场。然而，为了抑制非活性层也就是第二n型半导体层223的光吸收量，优选地尽可能减小第二n型半导体层223的厚度。因此，第二n型半导体层223具有50nm或更小的厚度。
第二n型半导体层223可以由合金材料例如晶体碳化硅或硅锗制成。
根据上述条件，第一pin结构多层结构214和第二pin结构多层结构224在同一等离子体反应室101中连续地形成。
其后，第二电极203通过溅射方法或气相沉积方法沉积氧化锌或类似物的导电膜以及铝、银或类似物的金属膜来沉积。通过上述步骤，可以制造硅基薄膜光电转换元件。
在此实施例中，如上所述，用于i型晶体硅基光电转换层222的形成步骤采用CW AC电源，用于i型非晶硅基光电转换层212的形成步骤采用脉冲调制AC电源。
在i型晶体硅基光电转换层222的形成步骤中，硅基膜结晶，因此，与形成非晶硅基薄膜的情况相比，需要增大提供的功率和原料气体的氢气含量，从而期望使用允许提供较高功率的CWAC电源。
由于i型晶体硅基光电转换层222具有从0.5μm到20μm的大的厚度，考虑到减小膜形成时间，期望提高沉积速率，还期望使用允许提供高的功率的CW AC电源。为了维持膜质量例如i型晶体硅基光电转换层222的结晶度，上述的硅基光电转换元件的制造装置的构造设计成匹配其形成条件。
如果i型非晶硅基光电转换层212的形成速率过高，则发生膜质量的降低例如膜的缺陷密度的增大，这是众所周知的。因此，沉积速率的控制是重要的。在通过上述装置形成i型非晶硅基光电转换层212的步骤中，当提供的功率减小以获得所需的沉积速率时，难于在电极之间产生均匀的等离子体，导致沉积的半导体膜的膜质量和膜厚度在平面内方向变得不规则的问题。
因此，此实施例在形成i型非晶硅基光电转换层212的步骤中采用脉冲调制AC电源。因而，可以实现降低沉积速率并产生均匀的等离子体。由此，脉冲调制AC电源的使用抑制了提供功率数量的时间平均值，因此可以降低沉积速率。此外，瞬时提供的功率和电压可以增大从而可以产生均匀的等离子体。
(第五实施例)
下面将描述根据此实施例的硅基薄膜光电转换元件的制造方法。
此实施例的硅基光电转换元件具有与第四实施例的基本相同的结构。然而，第一p型半导体层211(见图4)的形成方法不同于第四实施例的。在第五实施例中，第一p型半导体层211通过向阴极102提供脉冲调制AC电源来形成，其它的半导体层通过与第四实施例中的相同的形成方法来形成。下面将描述第一p型半导体层211的形成方法。
作为第一p型半导体层211的p型非晶碳化硅半导体层通过在下列沉积条件下向阴极102提供脉冲调制AC电源来形成。沉积压力在从200Pa到3000Pa的范围内，衬底201的基底温度等于或小于250℃。提供的脉冲调制AC电源具有13.56MHz的频率，它的阴极的每单位面积的功率密度在从0.01W/cm2到0.3W/cm2的范围内。脉冲调制的开启时间和关闭时间可以根据所需的沉积速率设定，通常设定在从几微秒到几毫秒的范围内。
提供到等离子体反应室101中的气体混合物含有硅烷气体、氢气、甲烷气体和乙硼烷气体。优选地，提供到等离子体反应室101的原料气体包括硅烷基气体和含有氢气的稀释气体，且可以包括甲烷或三甲基乙硼烷。优选地，氢气的流速是硅烷气体的流速的几倍到几十倍。
第一p型半导体层211期望具有2nm或更大的厚度以向i型非晶硅基光电转换层212施加足够的内电场。然而，期望尽可能减小第一p型半导体层211的厚度以抑制非活性层也就是第一p型半导体层211的光吸收量，从而增加到达i型非晶硅基光电转换层212的光。因此，第一p型半导体层211通常具有50nm或更小的厚度。当需要调整或调节第一p型半导体层211的膜厚度使其尽可能减小时，优选地，膜厚度的控制是容易的。在此沉积步骤中，电源供应单元108(见图1)提供脉冲调制AC电源以降低沉积速率，这在促进膜厚度的控制上是有效的。
类似于第四实施例，即使当沉积速率低时，脉冲调制AC电源的使用也可以增大瞬时提供的功率和电压，因此可以产生均匀的等离子体。
(第六实施例)
下面将参照附图描述根据此实施例的硅基薄膜光电转换元件的制造方法。
图5是根据实施例的硅基薄膜光电转换元件的示意性横截面图。参照图5和4，硅基薄膜光电转换元件206A的结构基本与硅基薄膜光电转换元件206的结构相同，除了由i型非晶硅基半导体制成的缓冲层301插入在第一p型半导体层211与i型非晶硅基光电转换层212之间。
缓冲层301通过在下列条件下向阴极102提供脉冲调制AC电源来形成。沉积压力在从200Pa到3000Pa的范围内，衬底201的基底温度等于或小于250℃。提供的脉冲调制AC电源具有13.56MHz的频率，阴极的每单位面积的功率密度在从0.01W/cm2到0.3W/cm2的范围内。脉冲调制的开启时间和关闭时间可以根据所需的沉积速率设定，通常设定在从几微秒到几毫秒的范围内。
提供到等离子体反应室101中的气体混合物含有硅烷气体、氢气和甲烷气体。优选地，提供到等离子体反应室101的原料气体包括硅烷基气体和含有氢气的稀释气体，并可以包括甲烷。优选地，氢气的流速是硅烷气体的流速的几倍到几十倍。
缓冲层301可以减小硼杂质从第一p型半导体层211向i型非晶硅基光电转换层212的扩散。从而，可以抑制i型非晶硅基光电转换层212的质量降低以及i型非晶硅基光电转换层212中能带轮廓(band profile)的变化。因此，当根据实施例的硅基薄膜光电转换元件在太阳能电池中使用时，可以抑制太阳能电池的特性的降低。
考虑到减小硼杂质向i型非晶硅基光电转换层212的扩散，缓冲层301优选地具有2nm或更大的厚度；考虑到需要抑制缓冲层301的光吸收量的情况，优选地为50nm或更小。
当第一p型半导体层211和缓冲层301由非晶碳化硅半导体膜形成时，缓冲层301优选地具有此能带轮廓，即带隙从第一p型半导体层211的一侧连续地或阶梯地减小，这个变化持续到它与i型非晶硅基光电转换层212的边界。通过连续地或阶梯地减小缓冲层301的带隙，膜界面处能带轮廓的不连续性(discontinuity)可以被减小以抑制电子和空穴的复合，从而可以改善太阳能电池的特性。
此带隙的控制通过逐渐减小甲烷气体(其是原料气体之一)的流速来进行，从而改变沉积的膜的成分。在此步骤中，沉积速率的减小促进了对甲烷气体的流速的调整，从而具有所需能带轮廓的缓冲层301可以容易地形成。
此实施例的制造方法可以制造具有比第五实施例的更高的光电转换效率和更好的光退化特性的硅基薄膜光电转换元件。
(第七实施例)
此实施例的等离子体处理装置和方法以下列顺序进行：将衬底201设置在等离子体反应室中阳极103上的步骤；在衬底201上沉积双pin结构多层体230的等离子体CVD步骤；将衬底201和沉积在其上的双pin结构多层体230从等离子体反应室101取出的步骤；以及蚀刻等离子体反应室101中的阴极102和阳极103上以及等离子体反应室101的内壁上的残留膜的步骤。
等离子体CVD步骤包括采用CW AC电源沉积晶体硅基光电转换层的第一等离子体处理步骤。等离子体蚀刻步骤采用比第一等离子体处理步骤更高的放电起始电压，采用脉冲调制AC电源进行等离子体蚀刻。等离子体蚀刻步骤对在等离子体CVD步骤中附着到等离子体反应室101的阴极102和阳极103以及等离子体反应室101的内壁的硅基半导体膜进行蚀刻。
如在此实施例中进行的，等离子体CVD步骤只需要包括采用CW AC电源的至少第一等离子体处理步骤，它还可以包括采用脉冲调制AC电源的沉积步骤。等离子体蚀刻步骤只需要以比第一等离子体处理步骤中的更高的放电起始电压开始，并采用脉冲调制AC电源进行等离子体蚀刻。
此实施例将在下面详细地描述。
此实施例的等离子体处理装置具有与图1中示出的装置相同的构造。通过此实施例的等离子体处理装置形成的双pin结构多层体具有例如与图4中示出的双pin结构多层体230相同的构造。
参照图4，双pin结构多层体230在与第三实施例相同的条件下形成在衬底201上。
参照图1和4，沉积双pin结构多层体230的等离子体CVD步骤多次地进行，然后进行等离子体蚀刻步骤以蚀刻在等离子体反应室101中阴极102和阳极103上以及等离子体反应室101的内壁上的残留膜。从而清洗装置。等离子体蚀刻步骤的条件与第二实施例中等离子体蚀刻步骤的相同。
通常，用于沉积良好的晶体硅基薄膜的条件和装置的构造设置在限制的范围内，从而装置的构造设计成匹配这些条件。
在此实施例中，等离子体CVD步骤包括采用CW AC电源沉积晶体硅基薄膜层的第一等离子体处理步骤。在此情况下，装置的构造例如电极间距离设定为适于此步骤。当此装置进行等离子体蚀刻步骤(也就是第二等离子体处理步骤)时，其中使用的气体的离子化不太可能发生，从而放电起始电压增大。在此实施例中，等离子体蚀刻步骤通过向阴极102提供脉冲调制AC电源而进行，从而通过在电极之间施加高电压，均匀的等离子体可以在电极之间产生并保持，提供的功率的量可以保持为小的。此外，此方法可以减小装置的绝缘部分损伤的可能性，即使当等离子体在除了电极之间的部分以外的部分中发生时。
(第八实施例)
此实施例的等离子体处理装置具有与图1中示出的基本相同的构造。
此实施例的等离子体处理方法依此重复下列步骤：第二实施例中的等离子体蚀刻步骤；将衬底201设置在等离子体反应室中阳极103上的步骤；第七实施例中等离子体CVD步骤(也就是沉积双pin结构多层体230的等离子体CVD步骤)；以及取出衬底201的步骤。
等离子体蚀刻步骤在沉积第一pin结构多层体214之前进行以蚀刻附着到阳极102和阴极103以及等离子体反应室101的内壁的半导体膜的最外面的和下面的层。为了沉积具有良好重复性的双pin结构多层体230，优选地，等离子体反应室101中的环境在开始沉积时保持基本不变。为了稳定等离子体并防止杂质的混合，期望具有均匀的膜表面的膜沉积在阴极102和阳极103以及等离子体反应室101的内壁上。还期望，i型半导体层暴露在残留膜的最外面的表面上。
此步骤可以在同一等离子体反应室101中重复沉积良好质量的双pin结构多层体230。
在此等离子体蚀刻步骤中，i型半导体层的表面通过蚀刻残留膜而暴露，该残留膜在此等离子体蚀刻步骤之前沉积在阴极102和阳极103以及等离子体反应室101的内壁上。因此，蚀刻厚度的控制是重要的，蚀刻速率必须降低。
此实施例的等离子体处理装置的阴极102与阳极103之间的距离设计为适于沉积i型晶体硅基光电转换层的等离子体CVD步骤。因此，在采用惰性气体和氟基蚀刻气体的气体混合物的等离子体蚀刻步骤中，当施加的电压与用于产生等离子体的电压相同时难以离子化蚀刻气体，因此所施加的电压必须大于用于产生等离子体的电压。
类似于第二实施例，等离子体蚀刻步骤采用脉冲调制AC电源用于产生等离子体。因而，即使为了在电极之间产生并维持均匀的等离子体而施加高电压时，也可以减小提供的功率的量从而可以减小蚀刻速率。此外，提供的功率的量可以通过调整脉冲的占空比(duty ratio)来调整，从而蚀刻厚度可以容易地控制。
(第九实施例)
现在将参照附图描述根据此实施例的等离子体处理装置。图6是根据此实施例的等离子体处理装置的示意图。参照图6，等离子体处理装置具有布置在等离子体反应室101中的多个成对的阳极103和阴极102。多个成对的阳极103和阴极102经由一个阻抗匹配电路105连接到电源供应单元108。
在此结构中，难以在多个成对的阳极103与阴极102中同时产生辉光放电等离子体。更具体地，当辉光放电等离子体在一个或一些电极对中产生时，这些电极对的每个的电极之间的阻抗变小。从而，提供在其它电极对之间的功率减小，导致等离子体不在这些电极之间产生的问题。
此问题在施加到阴极102的功率和电压小的步骤中变得显著，从而高的电压必须施加在每个电极对中。施加在每个电极对中的高电压增大了辉光放电等离子体在所有电极对的电极之间同时发生的可能性，从而可以产生均匀的等离子体。
然而，施加在每个电极对中的高电压增大了等离子体处理速率。因此，在等离子体处理速率必须降低的步骤中上述情况成为问题。
在此实施例，电源供应单元108可以向阴极102提供脉冲调制AC电源。从而，即使当高电压施加在每个电极对中，均匀的等离子体可以在电极之间产生并维持而不增大等离子体处理速率。
当此实施例的等离子体处理装置进行第四实施例到第六实施例的制造方法时，脉冲调制AC电源在形成第一p型半导体层211、i型非晶硅基光电转换层212和缓冲层301的步骤中使用。从而，可以抑制沉积速率。此外，高电压可以施加在每个电极对中从而可以产生均匀的等离子体。通过产生均匀的等离子体，可以改善在衬底201的表面方向上的硅基半导体层的膜质量和膜厚度的均匀性。
当具有此实施例的构造的等离子体处理装置采用高放电起始电压进行等离子体蚀刻步骤时，在所有的电极对中同时地产生并维持辉光放电等离子体是更困难的，需要更高的施加电压。脉冲调制AC电源可以同样地在此情况下有效地使用。
(第十实施例)
现在将参照附图描述根据此实施例的等离子体处理装置。图7示意地示出了根据此实施例的等离子体处理装置。参照图7，等离子体处理装置在等离子体反应室101中具有多个成对的阳极103和阴极102。多个阻抗匹配电路105分别对应于多个成对的阳极103和阴极102布置。每对阳极103和阴极102经由相应的阻抗匹配电路105连接到电源供应单元108。
在此结构中，各个成对的阳极103和阴极102相对于电源供应单元108的阻抗匹配可以单独地进行。从而，即使当阳极103和阴极102具有大的面积，均匀的等离子体可以在每对电极之间产生并维持。
实际示例
下面将描述本发明的硅基薄膜光电转换元件的实际示例。
在此实际示例中，多层硅基薄膜光电转换元件通过在图1中示出的等离子体处理装置的同一等离子体反应室101中连续地形成图4中示出的双pin结构多层体230来制造。装置的构造设计成匹配用于形成晶体硅基半导体层的条件。更具体地，关于形成晶体硅基半导体层的条件，在膜沉积期间等离子体反应室101中的压力p和阴极102与阳极103之间的距离d的pd乘积调整为允许在阴极102与阳极103之间容易地产生等离子体。
此实际示例的多层硅基薄膜光电转换元件采用厚度为4mm的玻璃衬底作为衬底201。在衬底201上，连续地层叠有：作为第一电极202的厚度为1μm的氧化锡膜；作为第一p型半导体层211的厚度为10nm的非晶碳化硅层；作为i型非晶硅基光电转换层212的厚度为0.5μm的非晶硅层；作为第一n型半导体层213的厚度为30nm的微晶硅层；作为第二p型半导体层221的厚度为30nm的微晶硅层；作为i型晶体硅基光电转换层222的厚度为3μm的微晶硅层；作为第二n型半导体层223的厚度为30nm的微晶硅层；以及作为第二电极203的厚度为0.05μm的氧化锌膜与0.1μm的Ag膜的组合。
作为电源输出单元108的输出，频率为13.56MHz的脉冲调制AC电源用于沉积第一p型半导体层211(非晶硅层)和i型非晶硅基光电转换层212(非晶硅层)。脉冲调制的开启时间是100微秒，关闭时间是400微秒，占空比是20％。提供到阴极102的功率密度的时间平均值为0.04W/cm2。
此外，频率为13.56MHz的CW AC电源用作电源供应单元108的输出以沉积第一n型半导体层213(微晶硅层)、第二p型半导体层221(微晶硅层)、i型晶体硅基光电转换层222(微晶硅层)以及第二n型半导体层223(微晶硅层)。提供到阴极102的功率密度为0.2W/cm2。
通过上述形成方法，晶体硅基半导体层和非晶硅基半导体层通过等离子体CVD方法在同一等离子体反应室101中形成。此外，沉积速率可以容易地控制，均匀的等离子体可以在形成非晶硅基半导体层的步骤中产生。具有良好特性的硅基薄膜光电转换元件可以通过上述形成方法制造。
尽管已经详细地描述并示出了本发明，可以清楚地理解，本发明只是通过说明和示例的方式并不是通过限制的方式，本发明的范围由权利要求的条款说明。

Claims (11)

1.一种光电转换元件的制造方法，该光电转换元件包括多个pin结构多层体，该光电转换元件在相同的等离子体反应室中通过等离子体化学气相沉积方法层叠在衬底上，
所述多个pin结构多层体的第一pin结构多层体包括p型硅基半导体层、i型非晶硅基半导体层、以及n型硅基半导体层，
所述多个pin结构多层体的第二pin结构多层体包括p型硅基半导体层、i型晶体硅基半导体层、以及n型硅基半导体层，
采用脉冲调制交流电源作为等离子体处理的电源形成所述第一pin结构多层体的所述i型非晶硅基半导体层，以及
采用连续波形交流电源作为等离子体处理的电源形成所述第二pin结构多层体的所述i型晶体硅基半导体层。
2.根据权利要求1所述的光电转换元件的制造方法，其中
所述第一pin结构多层体的所述i型非晶硅基半导体层在以下条件下形成：
沉积期间的气压在从200Pa到3000Pa的范围内，
衬底的基底温度为250℃或更低，以及
阴极的每单位面积的功率密度在从0.01W/cm2到0.3W/cm2的范围内。
3.根据权利要求1或2所述的光电转换元件的制造方法，其中
所述第一pin结构多层体的p型硅基半导体层为p型非晶硅基半导体层，并且
采用脉冲调制交流电源作为等离子体处理的电源形成所述p型非晶硅基半导体层。
4.根据权利要求3所述的光电转换元件的制造方法，其中
所述第一pin结构多层体的所述p型非晶硅基半导体层在以下条件下形成：
沉积期间的气压在从200Pa到3000Pa的范围内，
衬底的基底温度为250℃或更低，以及
阴极的每单位面积的功率密度在从0.01W/cm2到0.3W/cm2的范围内。
5.根据权利要求4所述的光电转换元件的制造方法，其中
由i型非晶硅基半导体制成的缓冲层插入在所述第一pin结构多层体的所述p型硅基半导体层与所述第一pin结构多层体的所述i型非晶硅基半导体层之间；
采用脉冲调制交流电源作为等离子体处理的电源形成所述缓冲层。
6.根据权利要求5所述的光电转换元件的制造方法，其中
所述缓冲层在以下条件下形成：
沉积期间的气压在从200Pa到3000Pa的范围内，
衬底的基底温度为250℃或更低，以及
阴极的每单位面积的功率密度在从0.01W/cm2到0.3W/cm2的范围内。
7.根据权利要求4所述的光电转换元件的制造方法，其中
所述第一pin结构多层体的n型硅基半导体层为n型晶体硅基半导体层，并且
采用连续波形交流电源作为等离子体处理的电源形成所述n型晶体硅基半导体层。
8.根据权利要求4所述的光电转换元件的制造方法，还包括步骤：
在层叠所述pin结构多层体之前，采用脉冲调制交流电源作为等离子体处理的电源在所述等离子体反应室中进行等离子体蚀刻。
9.根据权利要求8所述的光电转换元件的制造方法，其中
重复执行所述层叠所述pin结构多层体的步骤以及所述进行等离子体蚀刻的步骤。
10.根据权利要求4所述的光电转换元件的制造方法，其中
在设置在所述等离子体反应室中的阴极和阳极的电极间距离为相同的情况下，形成所述第一pin结构多层体的所述i型非晶硅基半导体层以及所述第二pin结构多层体的所述i型晶体硅基半导体层。
11.根据权利要求4所述的光电转换元件的制造方法，其中
采用经由一个阻抗匹配电路连接到一个电源的多个阴极-阳极对，形成所述第一pin结构多层体的所述i型非晶硅基半导体层以及所述第二pin结构多层体的所述i型晶体硅基半导体层。
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