KR20030030292A - 반도체 소자의 홈 형성방법 및 이를 이용한 유효 채널길이 및/또는 폭이 연장된 반도체 소자 - Google Patents

반도체 소자의 홈 형성방법 및 이를 이용한 유효 채널길이 및/또는 폭이 연장된 반도체 소자 Download PDF

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Abstract

본 발명은 반도체 소자의 홈 형성방법 및 이를 이용한 유효 채널 길이 및/또는 폭이 연장된 반도체 소자를 개시한다. 개시된 본 발명은, 먼저, 모스 트랜지스터 영역이 한정된 반도체 기판의 적소에 포토레지스트 패턴을 형성한다. 그후, 상기 포토레지스트 패턴을 마스크로 하여, 노출된 반도체 기판에 소정의 이온을 주입한다음, 상기 포토레지스트 패턴을 제거한다. 이어서, 반도체 기판 결과물을 열산화시킨후, 상기 열산화로 발생된 열산화막을 제거하여, 선택적으로 홈을 형성한다.

Description

반도체 소자의 홈 형성방법 및 이를 이용한 유효 채널 길이 및/또는 폭이 연장된 반도체 소자{Method for forming grooves and Semiconductor device elongated effective channel length and/or width using the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 기판에 스트레스 없이 유효 채널 길이 및/또는 폭을 증대시키기 위한 반도체 소자의 홈 형성방법 및 이를 이용한 유효 채널 길이 및/또는 폭이 연장된 반도체 소자에 관한 것이다.
종래의 모스 트랜지스터는, 반도체 소자들이 고집적화되어 감에 따라, 게이트 전극의 폭도 0.1㎛ 급으로 줄어들게 되고, 이에 따라 모스 트랜지스터의 채널의 길이 또한 현저하게 감소되었다. 이로 인하여, 모스 트랜지스터의 소오스와 드레인 사이에는 채널에 강한 수평 전계가 걸리게 됨으로써, Electricfield= Voltage/ Length의식에 의해 강한 전계내의 전자들은 높은 에너지를 갖게 된다. 이렇게 높은 에너지를 갖는 전자(이하, 핫 캐리어)들은 모스 트랜지스터의 동작시, 게이트 절연막을 관통하게 되고, 채널 거리가 짧아짐에 따라 드레인에서의 공핍 영역이 소오스 영역을 관통하게 되는 펀치 스루(punch through)현상까지 발생시킨다. 이렇게 모스 트랜지스터의 채널 길이가 감소함에 따라 발생되는 모든 현상을 단채널 효과(short channel effect)라 하며, 이러한 단채널 효과는 모스 트랜지스터 특성에 심각한 영향을 미친다.
종래에는 단채널 효과를 감소시키기 위하여, 대한민국 특허공개공보 2000-0015244호에 개시된 바와 같이, 게이트 전극의 디자인룰은 그대로 유지한채로 유효 채널 길이를 증대시키는 기술이 제안되었다.
이에 대하여 설명하면, 도 1a에 도시된 바와 같이, 소자 분리막(도시되지 않음)이 형성된 반도체 기판(10) 상부에 모스 트랜지스터의 채널 예정 영역을 노출시키는 질화막 패턴(12)을 형성한다, 그후, 질화막 패턴(12) 양측벽에 절연막 스페이서(14)를 형성한다. 노출된 반도체 기판(10)을 열산화하여, 열산화막(16)을 형성한다.
다음, 도 1b에 도시된 바와 같이, 열산화막(16) 및 절연막 스페이서(14)를 습식 식각 방식으로 제거하여, 반도체 기판(10)내에 요홈(18)이 형성된다. 다음, 요홈(18) 부위에 문턱 전압 조절용 이온(20)을 주입한다. 이어서, 반도체 기판(10) 결과물 상부에 게이트 절연막(22)을 소정 두께로 증착한다음, 게이트 절연막(22) 상부에 요홈(18) 부위가 충분히 매립되도록 폴리실리콘막을 증착한다. 폴리실리콘막(24)을 화학적 기계적 연마방식(chemical mechanical polishing: 이하 CMP)으로 질화막 패턴(12)이 노출되도록 제거하여, 게이트 전극(24)을 형성한다
도 1c를 참조하여, 게이트 전극(24) 양측의 질화막 패턴(12)을 제거한다음, 게이트 전극(24) 양측벽에 측벽 스페이서(28)를 공지의 방법으로 형성한다. 또한, 측벽 스페이서(28) 하부 및 측벽 스페이서(28) 양측 하부의 기판(10)에 LDD 타입으로 접합 영역(26,30)을 형성한다.
그러면, 게이트 전극(24)의 하부 면에 볼록한 형태로 형성되므로, 채널 길이가 보상된다.
그러나, 종래의 모스 트랜지스터는 다음과 같은 문제점이 있다.
먼저, 게이트 전극(24) 하부의 요홈(18)은 질화막 패턴(12)을 이용한 국부 열산화 방식으로 진행된다. 이때, 게이트 전극의 디자인 룰이 0.1㎛ 정도이므로, 채널길이 만큼을 노출시키는 질화막 패턴(12) 사이의 간격 역시 디자인 룰 정도가 된다. 이러한 상태에서 국부 열산화 공정을 진행하면, 비록 질화막 패턴(12) 측벽에 스페이서(14)가 형성되어 있다고 하더라도, 질화막 패턴(12)에 의하여 반도체 기판(10)은 일정 두께의 열산화막(16)을 형성하는데 심한 스트레스를 받게된다. 더불어, 국부 열산화 공정시 버즈 빅(bird's beak)이 발생되어, 원하는 형태의 요홈을 제작하기 매우 어렵다.
또한, 종래의 모스 트랜지스터는 요홈의 형성으로 유효 채널 길이는 증대되더라도, 유효 채널폭은 변함이 없다. 그러므로, 모스 트랜지스터의 전류 특성을 증대시키기 위하여는 유효 채널 폭의 확장 역시 필요하다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 기판에 스트레스 없이 유효 채널 길이를 증대시킬 수 있는 반도체 소자 홈 형성방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 기판에 스트레스 없이 유효 채널 폭을 증대시킬 수 있는 반도체 소자의 홈 형성방법을 제공하는 것이다.
또한, 본 발명의 이루고자 하는 또 다른 기술적 과제는 상기한 반도체 소자의 홈 형성방법을 이용하여, 채널 길이 및/또는 채널 폭이 연장된 반도체 소자를 제공하는 것이다.
도 1a 내지 도 1c는 종래의 홈을 이용하여 유효 채널 길이를 연장시키는 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예 1에 따른 포토레지스트 패턴을 나타낸 평면도이다.
도 3a 내지 도 3f는 본 발명의 실시예 1에 따른 각 공정별 단면도이다.
도 4는 본 발명의 실시예 2에 따른 포토레지스트 패턴을 나타낸 평면도이다.
도 5a 내지 도 5d는 본 발명의 실시예 2에 따른 각 공정별 단면도이다.
도 6a 및 도 6b는 본 발명의 실시예 3에 따른 포토레지스트 패턴의 평면도이다.
도 7a 내지 도 7e는 본 발명의 실시예 3에 따른 각 공정별 단면도이다.
도 8a 및 도 8b는 본 발명의 실시예 3에 대한 변형예를 설명하기 위한 각 공정별 단면도이다.
도 9는 본 발명의 실시예 4에 따른 포토레지스트 패턴의 평면도이다.
도 10a 및 도 10b는 본 발명의 실시예 4에 따른 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100,200,300,400 - 반도체 기판 104,304,405 - 산소 이온
204,305 - 질소 이온 106,206,306 - 열산화막
H,h - 홈
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
먼저, 본 발명의 일견지에 따른 반도체 소자의 홈 형성방법은, 먼저, 모스 트랜지스터 영역이 한정된 반도체 기판의 적소에 포토레지스트 패턴을 형성한다. 그후, 상기 포토레지스트 패턴을 마스크로 하여, 노출된 반도체 기판에 소정의 이온을 주입한다음, 상기 포토레지스트 패턴을 제거한다. 이어서, 반도체 기판 결과물을 열산화시킨후, 상기 열산화로 발생된 열산화막을 제거하여, 선택적으로 홈을 형성한다.
여기서, 포토레지스트 패턴은 모스 트랜지스터의 채널 예정 영역이 노출되면서, 상기 모스 트랜지스터의 채널 길이만큼 이격되도록 배치할 수 있으며, 이러한 경우 산소 이온을 주입한다.
또한, 포토레지스트 패턴은 모스 트랜지스터의 채널 예정 영역 상부에 형성할 수 있으며, 이러한 경우 질소 이온을 주입한다.
또한, 포토레지스트 패턴은 상기 모스 트랜지스터의 채널 길이와 평행하도록 다수개 형성되거나, 상기 모스 트랜지스터의 채널 예정 영역에, 상기 채널 길이와평행하도록 다수개 형성될 수 있다. 이러한 경우 이온으로는 산소 이온 또는 질소 이온을 선택적으로 주입할 수 있다.
상기 포토레지스트 패턴은, 상기 채널 예정 영역이 노출되도록 채널 길이만큼 이격된 다수개의 제 1 포토레지스트 패턴과, 상기 제 1 포토레지스트 패턴 사이에 상기 제 1 포토레지스트 패턴과 직교하도록 제 2 포토레지스트 패턴으로 형성할 수 있다. 이러한 경우, 이온으로 산소 이온을 주입한다.
본 발명의 다른 견지의 일실시예에 따른 반도체 소자는, 반도체 기판과, 상기 반도체 기판 상부에, 소정 방향으로 연장된 다수의 게이트 전극, 및 상기 게이트 전극 양측의 반도체 기판에 형성된 접합 영역을 포함하며, 상기 게이트 전극의 길이 방향 하부에는 다수의 홈이 형성되어 있다.
또한, 본 발명의 다른 견지의 다른 실시예에 따른 반도체 소자는, 반도체 기판과, 상기 반도체 기판 상부에, 소정 방향으로 연장된 다수의 게이트 전극, 및 상기 게이트 전극 양측의 반도체 기판에 형성된 접합 영역을 포함하며, 상기 게이트 전극의 폭 방향 하부에는 제 1 홈이 형성되어 있고, 상기 게이트 전극의 길이 방향 하부에는 다수의 제 2 홈이 형성되어 있다.
여기서, 상기 제 1 홈의 폭은 상기 게이트 전극의 폭과 같거나 작을 수 있고, 상기 제 2 홈의 폭은 상기 제 1 홈의 폭보다 작다.
본 발명에 의하면, 모스 트랜지스터의 채널 영역에 길이 및/또는 폭 방향으로 홈을 형성한다. 이때, 홈은, 채널 영역에 산소 또는 질소 이온을 포토레지스트 패턴을 이용하여 선택적으로 주입하고, 그 결과물을 열산화시킨다음, 열산화막을제거함으로써 얻어진다. 이에따라, 미세한 간격을 갖는 질화막 패턴을 사용하지 않고도, 다수의 홈을 얻을 수 있으므로, 반도체 기판에 스트레스가 감소된다.
또한, 홈이 형성된 반도체 기판 상부에 게이트 전극을 형성하므로써, 모스 트랜지스터의 유효 채널 길이 및 폭이 홈들의 측벽 길이만큼 연장된다. 이에따라, 단채널 효과를 치유함은 물론 모스 트랜지스터의 전류 특성을 개선할 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
<실시예 1>
첨부한 도면 도 2는 본 발명의 실시예 1에 따른 포토레지스트 패턴을 나타낸 평면도이고, 도 3a 내지 도 3f는 본 발명의 실시예 1에 따른 각 공정별 단면도로서, 특히, 도 3a는 도 2의 Ⅲ-Ⅲ'선으로 절단하여 나타낸 단면도이다.
먼저, 도 2 및 도 3a를 참조하여, 반도체 기판(100) 상부에 포토레지스트 패턴(102)을 공지의 방식으로 형성한다. 포토레지스트 패턴(102)은 스트라이프 형태로 형성되며, 모스 트랜지스터의 채널 예정 영역(A)이 노출되도록 형성된다. 이때, 포토레지스트 패턴(102) 사이의 간격은 모스 트랜지스터의 채널 예정 영역(A)의 길이와 같거나 짧음이 바람직하다. 여기서, 미설명 도면 부호 G는 모스 트랜지스터의 게이트 전극 예정 영역을 나타내며, 상기 포토레지스트 패턴(102)은 게이트 전극 예정 영역(G)과 평행하게 배치된다.
도 3b에 도시된 바와 같이, 반도체 기판(100) 전면에 산소 이온(104)을 주입한다. 산소 이온(104)은 포토레지스트 패턴(102) 사이의 채널 예정 영역(A)에만 주입된다.
그리고나서, 도 3c에 나타낸 바와 같이, 포토레지스트 패턴(102)을 공지의 방식으로 제거한다. 그후, 반도체 기판(100) 결과물을 열산화시켜서, 반도체 기판(100) 표면에 열산화막(106)이 형성된다. 이때, 산소 이온(104)이 주입된 부분은 상대적으로 두꺼운 열산화막(106a)이 형성되고, 산소 이온(104)이 주입되지 않은 부분, 즉 포토레지스트 패턴(102, 도 3b 참조)이 형성된 부분은 상대적으로 얇은 열산화막(106b)이 형성된다. 즉, 산소 이온(104)이 주입된 부분은 상대적으로 산화반응이 더 빠르게 진행되어, 후막의 열산화막(106a)이 형성되는 것이다.
도 3d를 참조하여, 열산화막(106)을 예를들어, 습식 식각 방식으로 제거한다. 이에따라, 반도체 기판(100)의 채널 예정 영역(A)에는 소정의 홈(H)이 형성되고, 반도체 기판(100) 표면은 요철을 갖게 된다. 즉, 상기 열산화막(106)은 형성공정시 실리콘으로 된 반도체 기판(100)이 산화 반응에 참여하므로써,열산화막(106a)을 제거하면, 소정의 홈(H)이 형성되는 것이다. 이때, 홈(H)의 폭은 모스 트랜지스터의 채널 예정 영역에 위치하게 되며, 채널 길이와 같거나 작은 폭을 갖는다. 다음, 반도체 기판(100) 표면을 세정 처리한다음, 게이트 절연막(108)을 공지의 방법으로 형성한다.
그후, 도 3e에 도시된 바와 같이, 게이트 절연막(108) 상부에 게이트 전극용 도전층(110)과 저저항층(112)을 형성한다. 이때, 게이트 전극용 도전층(110)을 증착하기전에, 도면에서는 설명되지 않았지만, 문턱 전압 조절 이온을 주입한다. 다음, 저저항층(112) 표면을 에치백(etch back) 또는 CMP 방식으로 평탄화한다. 평탄화된 저저항층(112) 상부에 하드 마스크막(114)을 순차적으로 증착한다. 여기서, 게이트 전극용 도전층(110)은 예를들어, 도핑된 폴리실리콘막, 도핑된 비정질 폴리실리콘막이 이용될 수 있고, 저저항층(112)은 전이 금속막 또는 전이 금속 실리사이드막이 이용될 수 있다. 또한, 하드 마스크막(112)으로는 예를들어, 실리콘 질화막, 실리콘 질산화막등이 이용될 수 있다.
다음, 도 3f에 도시된 바와 같이, 하드 마스크막(114), 저저항층(112) 및 게이트 전극용 도전층(110)을 소정 부분 패터닝하여, 게이트 전극 구조물(116)을 형성한다. 이때, 게이트 전극 구조물(116)은 저부에 홈(H)이 형성되어 있다. 다음으로, 게이트 전극 구조물(116) 양측 반도체 기판(110)에 저농도 불순물을 주입하여, 저농도 불순물 영역(118)을 형성한다. 다음, 게이트 전극 구조물(116) 양측벽에 절연 물질로 측벽 스페이서(120)를 형성한다. 측벽 스페이서(120) 양측의 반도체 기판(110)에 고농도 불순물을 이온 주입하여 고농도 불순물 영역(122)을 형성한다.이에따라, LDD 형태의 접합 영역(124)이 형성된다. 이때, 접합 영역(124)은 LDD 방식에 국한되지 않고, 다양한 방식으로 형성될 수 있다.
본 실시예에 의하면, 채널 예정 영역에만 선택적으로 산소 이온을 주입한다. 이어서, 열산화를 실시하여, 산소 이온이 주입된 영역에 상대적으로 두꺼운 열산화막을 형성한다음, 이를 제거하여 홈(H)을 형성한다. 그후, 홈(H) 영역 상부에 게이트 전극 구조물을 형성하여, 모스 트랜지스터의 유효 채널 길이를 연장시킨다.
본 실시예는 질화막 패턴을 사용하지 않고도, 게이트 전극 구조물(116) 하부에 홈(H)을 형성할 수 있다. 이에따라, 반도체 기판 및 모스 트랜지스터에 스트레스 없이 유효 채널 길이를 증대시킬 수 있다.
<실시예 2>
첨부한 도면 도 4는 본 발명의 실시예 2에 따른 포토레지스트 패턴을 나타낸 평면도이고, 도 5a 내지 도 5d는 본 발명의 실시예 2에 따른 각 공정별 단면도로서, 특히, 도 5a는 도 4의 Ⅴ-Ⅴ'선으로 절단하여 나타낸 단면도이다.
도 4 및 도 5a에 도시된 바와 같이, 반도체 기판(200) 상부에 포토레지스트 패턴(202)을 스트라이프 형태로 형성한다. 여기서, 실시예 2의 포토레지스트 패턴(202)은 채널 예정 영역(A) 상부에 형성된다. 도면 부호 "G"는 게이트 전극 예정 영역을 나타내고, 포토레지스트 패턴(202)은 상기 게이트 전극 예정 영역(G)과 평행하게 배치된다.
그 다음, 도 5b에 도시된 바와 같이, 포토레지스트 패턴(202)을 마스크로 하여, 노출된 반도체 기판(200)에 질소 이온(204)을 주입한다. 본 실시예에서의 포토레지스트 패턴(202)은 게이트 전극 예정 영역에 형성되므로, 질소 이온(204)이 주입된 영역은 접합 영역 예정 부분이 된다.
다음, 도 5c에서와 같이, 포토레지스트 패턴(202)을 공지의 방식으로 제거한다. 그후, 반도체 기판(200) 결과물을 열산화시킨다. 그러면, 질소 이온(204)이 이온 주입된 부분은 산화가 거의 되지 않고, 질소 이온(204)이 주입되지 않은 부분 즉, 포토레지스트 패턴(202, 도 5b참조)이 형성되었던 부분만이 열산화되어, 열산화막(206)이 형성된다.
도 5d를 참조하여, 열산화막(206)을 공지의 방식으로 제거하면, 반도체 기판(200) 상부에 홈(H)이 형성된다. 그후, 상기 실시예 1에서 기술된 방식과 동일하게, 홈(H) 영역 상부에 게이트 전극 구조물을 형성한다.
본 실시예에 의하면, 질소 이온이 산화를 억제하는 특성을 이용하여, 채널 예정 영역 이외의 영역에 질소 이온을 주입한다음, 열산화를 실시하여, 질소 이온이 주입되지 않은 영역에 국부적인 열산화막을 형성한다. 그후, 상기 열산화막을 제거하여, 홈을 형성한다음, 홈 영역상부에 게이트 전극 구조물을 형성한다.
본 실시예 역시 질화막 패턴을 사용하지 않고도 국부적으로 산화막을 형성한 후, 홈을 형성할 수 있으므로, 스트레스의 인가없이 모스 트랜지스터의 유효 채널 길이를 증대시킬 수 있다.
<실시예 3>
첨부한 도면 도 6a 및 도 6b는 본 발명의 실시예 3에 따른 포토레지스트 패턴의 평면도이고, 도 7a 내지 도 7e는 본 발명의 실시예 3에 따른 각 공정별 단면도이다. 또한, 도 8a 및 도 8b는 본 발명의 실시예 3에 대한 변형예를 설명하기 위한 각 공정별 단면도이다. 여기서, 도 7a는 도 6a의 Ⅶ-Ⅶ'으로 절단하여 나타낸 단면도이다.
도 6a 및 도 7a를 참조하여, 소자 분리 영역(도시되지 않음)이 형성된 반도체 기판(300) 상부에 게이트 전극 예정 영역(G)과 직교를 이루도록 다수의 포토레지스트 패턴(302)을 다수개 형성한다. 다수개의 포토레지스트 패턴(302)은 등간격을 가지며 서로 평행하게 배치된다. 또한, 포토레지스트 패턴(302)은 도 6a에 도시된 바와 같이 반도체 기판(100) 전면에 스트라이프 형태로 형성되거나, 또는 도 6b에 도시된 바와 같이, 게이트 전극 구조물이 형성될 반도체 기판(300a) 상부에 포토레지스트 패턴(302a)을 선택적으로 형성될 수 있다.
도 7b에 도시된 바와 같이, 포토레지스트 패턴(302)을 마스크로 이용하여 노출된 반도체 기판(300)에 산소 이온(304)을 주입한다.
그리고나서, 도 7c에 나타낸 바와 같이, 포토레지스트 패턴(302)을 제거한다음, 반도체 기판(100) 결과물을 산화시켜서, 반도체 기판(100) 표면에 열산화막(306)을 형성한다. 산소 이온(304)이 주입된 부분은 상대적으로 두꺼운 열산화막(306a)이 형성되고, 산소 이온(304)이 주입되지 않은 부분, 즉 포토레지스트 패턴(302, 도 3b 참조)이 형성된 부분은 상대적으로 얇은 열산화막(306b)이 형성된다.
도 7d를 참조하여, 상기 열산화막(306)들을 습식 식각 방식으로 제거한다. 그러면, 반도체 기판(300) 표면에 다수의 홈(h)이 형성되어, 반도체 기판(300)은요철을 갖게 된다. 이때, 모스 트랜지스터의 채널의 폭 방향으로는 다수개의 홈(h)이 구비된다.
다음, 반도체 기판(100) 표면을 세정 처리한다음, 게이트 절연막(308)과, 게이트 전극용 도전층(310) 및 저저항층(312)을 순차적으로 증착한다. 다음, 저저항층(312) 표면을 에치백 또는 CMP 방식으로 평탄화한다. 평탄화된 저저항층(312) 상부에 하드 마스크막(314)을 순차적으로 증착한다. 여기서, 게이트 전극용 도전층(310), 저저항층(312) 및 하드 마스크막(314)은 상기한 실시예들의 게이트 전극용 도전층 및 저저항층과 동일한 물질이다. 다음, 하드 마스크막(314), 저저항층(312) 및 게이트 전극용 도전층(310)을 소정 부분 패터닝하여, 게이트 전극 구조물(316)을 형성한다. 그후, 후속 공정은 상술한 실시예들과 동일하다.
이때, 도 8a에 도시된 바와 같이, 산소 이온(304) 대신 질소 이온(305)을 주입할 수 있다. 질소 이온(305)을 주입한 후, 포토레지스트 패턴(302)을 제거한다. 다음으로, 열산화 공정을 진행하면, 도 8b에 도시된 바와 같이, 질소 이온(305)이 주입되지 않은 반도체 기판(300)이 산화되어, 부분적으로 열산화막(307)이 형성된다. 그후, 상술한 실시예와 같이 열산화막(307)을 제거하여 반도체 기판(300)에 홈(h)을 형성한다.
이때, 도 8b의 열산화막(307)이 형성되는 위치는 상술한 도 7c의 열산화막(306)이 형성되는 위치와 그 위상이 반대이다. 하지만, 본 실시예는 채널의 폭 방향으로 다수의 홈을 형성하는 것이므로, 홈의 위치에는 구애받지 않는다. 따라서, 산소 이온 대신 질소 이온을 주입하여도, 반도체 기판의 채널폭 방향에 다수의 홈을 형성할 수 있다.
본 실시예에 의하면, 반도체 기판, 바람직하게는 반도체 기판의 채널폭 방향에, 다수의 홈을 형성하여, 채널폭을 연장시킨다. 이에따라, 모스 트랜지스터의 채널폭이 연장됨에 따라, 모스 트랜지스터의 전류 특성이 크게 개선된다. 이때, 홈은 반도체 기판에 산소 또는 질소 이온을 주입한 후, 반도체 기판을 열산화시키고, 열산화에 의하여 발생된 산화막을 제거하여 얻어진다. 이에따라, 홈을 형성할 때, 질화막 패턴이 이용되지 않으므로, 스트레스가 발생되지 않는다.
<실시예 4>
첨부한 도면 도 9는 본 발명의 실시예 4에 따른 포토레지스트 패턴의 평면도이고, 도 10a 및 도 10b는 본 발명의 실시예 4에 따른 각 공정별 단면도이다. 여기서, 도 10a 및 도 10b의 x 방향은 도 9의 x-x'선으로 절단하여 나타낸 것이고, y 방향은 y-y'선으로 절단하여 나타낸 것이다.
도 9 및 도 10a를 참조하여, 반도체 기판(400) 상부에 채널 예정 영역이 노출되도록 다수의 제 1 포토레지스트 패턴(402)을 형성한다. 동시에 노출된 채널 예정 영역 중 소정 부분이 선택적으로 노출되도록 다수의 제 2 포토레지스트 패턴(403)을 형성한다. 즉, 제 1 포토레지스트 패턴(402)은 채널 길이만큼 이격되도록 게이트 예정 영역(G)과 평행하게 형성된다. 한편, 제 2 포토레지스트 패턴(403)은 제 1 포토레지스트 패턴(402) 사이의 공간에 제 1 포토레지스트 패턴(402)과 직교를 이루도록 배치된다. 여기서, 제 2 포토레지스트 패턴(403)의 선폭은 제 1 포토레지스트 패턴(402)의 폭에 비하여 매우 미세하다.
이와같이 제 1 및 제 2 포토레지스트 패턴(402,403)을 공지의 포토리소그라피 공정에 의하여 형성한다음, 노출된 반도체 기판(400)에 산소 이온(405)을 주입한다.
그후, 상기한 실시예들에서 기술된 바와 같이, 열산화 공정을 실시하고, 이에 의하여 발생된 열산화막을 제거하여 홈(H,h)을 형성한다. 홈(H,h)이 형성된 반도체 기판(400) 상부에 상술한 바와 같이, 게이트 절연막(408), 게이트 전극용 도전층(410), 저저항층(412) 및 하드 마스크막(414)을 순차적으로 적층한다음 패터닝하여, 게이트 전극 구조물(416)을 형성한다. 그후, 게이트 전극 구조물(416) 양측벽에 공지의 방식으로 측벽 스페이서(420)를 형성한다.
이와같이, 모스 트랜지스터의 채널 길이 및 폭 방향으로 다수의 홈을 형성하여, 채널 길이 및 폭을 동시에 연장시킬 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 모스 트랜지스터의 채널 영역에 길이 및/또는 폭 방향으로 홈을 형성한다. 이때, 홈은, 채널 영역에 산소 또는 질소 이온을 포토레지스트 패턴을 이용하여 선택적으로 주입하고, 그 결과물을 열산화시킨다음, 열산화막을 제거함으로써 얻어진다. 이에따라, 미세한 간격을 갖는 질화막 패턴을 사용하지 않고도, 다수의 홈을 얻을 수 있으므로, 반도체 기판에 스트레스가 감소된다.
또한, 홈이 형성된 반도체 기판 상부에 게이트 전극을 형성하므로써, 모스 트랜지스터의 유효 채널 길이 및 폭이 홈들의 측벽 길이만큼 연장된다. 이에따라,단채널 효과를 치유함은 물론 모스 트랜지스터의 전류 특성을 개선할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (15)

  1. 모스 트랜지스터 영역이 한정된 반도체 기판의 적소에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 하여, 노출된 반도체 기판에 소정의 이온을 주입하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 반도체 기판 결과물을 열산화시키는 단계; 및
    상기 열산화로 발생된 열산화막을 제거하여, 선택적으로 홈을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 홈 형성방법.
  2. 제 1 항에 있어서,
    상기 포토레지스트 패턴을 형성하는 단계에서,
    상기 포토레지스트 패턴은 모스 트랜지스터의 채널 예정 영역이 노출되면서, 상기 모스 트랜지스터의 채널 길이만큼 이격되도록 배치하는 것을 특징으로 반도체 소자의 홈 형성방법.
  3. 제 2 항에 있어서,
    상기 이온은 산소 이온이고, 상기 산소 이온을 주입하였을 때, 상기 산소 이온이 주입된 부분에 열산화막이 상대적으로 두껍게 형성되는 것을 특징으로 하는 반도체 소자의 홈 형성방법.
  4. 제 1 항에 있어서,
    상기 포토레지스트 패턴을 형성하는 단계에서,
    상기 포토레지스트 패턴은 모스 트랜지스터의 채널 예정 영역 상부에 형성하는 것을 특징으로 하는 반도체 소자의 홈 형성방법.
  5. 제 4 항에 있어서,
    상기 이온은 질소 이온이고, 상기 질소 이온을 주입하였을 때, 상기 질소 이온이 주입되지 않은 부분에 열산화막이 형성되는 것을 특징으로 하는 반도체 소자의 홈 형성방법.
  6. 제 1 항에 있어서,
    상기 포토레지스트 패턴을 형성하는 단계에서,
    상기 포토레지스트 패턴은 상기 모스 트랜지스터의 채널 길이와 평행하도록 다수개 형성하는 것을 특징으로 하는 반도체 소자의 홈 형성방법.
  7. 제 1 항에 있어서,
    상기 포토레지스트 패턴을 형성하는 단계에서,
    상기 포토레지스트 패턴은 상기 모스 트랜지스터의 채널 예정 영역에, 상기 채널 길이와 평행하도록 다수개 형성하는 것을 특징으로 하는 반도체 소자의 홈 형성방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 이온은 산소 이온이고, 상기 산소 이온을 주입하였을 때, 상기 산소 이온이 주입된 부분에 열산화막이 두껍게 형성되는 것을 특징으로 하는 반도체 소자의 홈 형성방법.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 이온은 질소 이온이고, 상기 질소 이온을 주입하였을 때, 상기 질소 이온이 주입되지 않은 부분에 열산화막이 형성되는 것을 특징으로 하는 반도체 소자의 홈 형성방법.
  10. 제 1 항에 있어서,
    상기 포토레지스트 패턴을 형성하는 단계는,
    상기 채널 예정 영역이 노출되도록 채널 길이만큼 이격된 다수개의 제 1 포토레지스트 패턴과, 상기 제 1 포토레지스트 패턴 사이에 상기 제 1 포토레지스트 패턴과 직교하도록 제 2 포토레지스트 패턴을 형성하는 단계인 것을 특징으로 하는 반도체 소자의 홈 형성방법.
  11. 제 10 항에 있어서,
    상기 이온은 산소 이온이고, 상기 산소 이온을 주입하였을 때, 상기 산소 이온이 주입된 부분에 열산화막이 상대적으로 두껍게 형성되는 것을 특징으로 하는 반도체 소자의 홈 형성방법.
  12. 반도체 기판;
    상기 반도체 기판 상부에, 소정 방향으로 연장된 다수의 게이트 전극;
    상기 게이트 전극 양측의 반도체 기판에 형성된 접합 영역을 포함하며,
    상기 게이트 전극의 길이 방향 하부에는 다수의 홈이 형성되어 있는 것을 특징으로 하는 반도체 소자.
  13. 반도체 기판;
    상기 반도체 기판 상부에, 소정 방향으로 연장된 다수의 게이트 전극;
    상기 게이트 전극 양측의 반도체 기판에 형성된 접합 영역을 포함하며,
    상기 게이트 전극의 폭 방향 하부에는 제 1 홈이 형성되어 있고,
    상기 게이트 전극의 길이 방향 하부에는 다수의 제 2 홈이 형성되어 있는 것을 특징으로 하는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 제 1 홈의 폭은 상기 게이트 전극의 폭과 같거나 작은 것을 특징으로 하는 반도체 소자.
  15. 제 14 항에 있어서,
    상기 제 2 홈의 폭은 상기 제 1 홈의 폭보다 작은 것을 특징으로 하는 반도체 소자.
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