JP4417975B2

JP4417975B2 - 半導体集積回路の設計方法、設計装置並びに設計用プログラム

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Publication number: JP4417975B2
Application number: JP2007111541A
Authority: JP
Inventors: 上英明村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-04-20
Filing date: 2007-04-20
Publication date: 2010-02-17
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Description

本発明は、半導体集積回路の設計方法、設計装置並びに設計用プログラムに係わり、特に半導体集積回路を製造するためのマスク作成中におけるデータの修正の際のリソグラフィルールチェック（lithography rule check、以下、ＬＲＣという）の検証を行うための方法、装置並びにプログラムに好適なものである。

最先端プロセスにより莫大なトランジスタを内包するようになった半導体集積回路では、機能実現・チップ面積削減等の理由の為、多種多様なレイアウトパターンが存在している。

リソグラフィに関し、生産現場での歩留まりを確保するため、広い範囲でフォーカス、露光量等を変化させるリソグラフィシミュレーションにより、多種多様なレイアウトパターンの可能性の確認作業を行っている。

ところで、従来のＭＤＰ（Mask Data Processing）・ＯＰＣ（Optical Proximity Correction）処理では、設計者が作成したレイアウトパターンの実現を最終目標として、その設計値に最大限近づけるように微小パターンの付加、削減等が実行される。

通常、半導体設計においてレイアウトパターン作成の前に、電気的特性、タイミングの最適化を行うために、概略配線図に相当するスキマテックの作成作業が行われる。

しかし、従来のＬＲＣ検証においては、このスキマテック作成作業により生じた情報を利用することなく、その後に作成されたレイアウト図からＬＲＣの作業を開始していた。即ち、設計者が作成したレイアウトパターンを実現すべく作業フローが構築されており、作業フロー内の各々のツールの設定条件・エラーフィルター等が調整されていた。

この作業フローでは、デザインルールチェック（以下、ＤＲＣという）に基づいてエラーが存在しないことが確認された設計データの出力を行うステップと、ＭＤＰ／ＯＰＣ処理を施すステップと、ＬＲＣを行うステップと、エラー判定を行うステップとが設けられている。

ここで、従来のフローは、電気的特性を考慮することなく構成されていた。即ち、電気特性に関する情報を用いることなくＭＤＰ／ＯＰＣ処理が実行され、ＬＲＣにてリソグラフィ後のレイアウトパターンのエラーの有無がチェックされており、エラー判定の検証負荷が増加していた。

即ち、従来のフローにおいてエラーが検出された場合、リソグラフィエンジニア側のみで修正内容を決定できないことも多く、設計者へエラー情報がフィードバックされて設計の修正を招き、ターンアラウンドタイム（Turn Around Time、以下、ＴＡＴという）の悪化がもたらされていた。あるいはＬＲＣによりエラーと判定された場合であっても、電気的特性に関する情報を考慮することでレイアウトパターンを修正する必要がない部分も存在するが、リソグラフィエンジニア側のみで対処する際にはこのような部分まで修正することとなり、修正負荷が増加していた。

以下、従来のＬＲＣ検証技術を開示した文献名を記載する。
特開２００５−３０８９４４号公報

本発明は上記事情に鑑み、ＬＲＣにおけるエラーの判定、修正に要する時間を削減することが可能な半導体集積回路の設計方法、設計装置並びに設計用プログラムを提供することを目的とする。

本発明の一態様による半導体集積回路の設計方法は、演算部、記憶部及び出力部を有する設計装置を用いて半導体集積回路を設計する方法であって、前記演算部により、回路図データと、回路動作のタイミングを検証して得られたスタティックタイミング解析結果と、回路シミュレーションを行った結果とを用いて、電気的な特性を考慮してレイアウトパターンの寸法値のうち設計値からのずれが許容される候補箇所を示した電気的フィルタ用グラフィックデータと、電気的特性を考慮して前記レイアウトパターンの前記候補箇所における寸法許容値を示した電気的フィルタデータベースとを生成し前記記憶部に記憶する工程と、前記演算部により、設計データに、前記電気的フィルタ用グラフィックデータを付加したレイアウトパターンとしての設計データを生成する工程と、前記演算部により、前記レイアウトパターンとしての設計データに対してリソグラフィシミュレーションを行い、リソグラフィ上のエラーを検出する工程と、前記演算部により、前記電気的フィルタデータベースが用いられて、前記エラーに対し電気的特性を考慮した上で修正を要するエラーであるか否かを判定する工程と、前記修正を要するエラーであると判定された場合に、前記演算部によりレイアウトの修正を行う工程と、前記出力部により、前記レイアウトの修正を行った結果を出力する工程とを備えることを特徴とする。

本発明の一態様による半導体集積回路の設計方法は、入力部、演算部、記憶部及び出力部を有する設計装置を用いて半導体集積回路を設計する方法であって、前記入力部により、回路図データと、回路動作のタイミングを検証して得られたスタティックタイミング解析結果とを入力する工程と、前記演算部により、前記回路データを用いて、電気的特性を考慮してレイアウトパターンの寸法値のうち設計値からのずれが許容される候補箇所を示した電気的フィルタ用グラフィックデータを生成し、前記記憶部に記憶する工程と、前記演算部により、前記スタティックタイミング解析結果を用いて、前記電気的フィルタ用グラフィックデータと、電気的特性を考慮して前記レイアウトパターンの前記候補箇所における寸法許容値を示した電気的フィルタデータとを生成し、それぞれ前記記憶部に記憶する工程と、前記演算部により、回路シミュレーションが行われて、前記電気的フィルタデータを生成し、前記記憶部に記憶する工程と、前記演算部により、前記電気的フィルタ用グラフィックデータが用いられて設計データを生成し、前記記憶部に記憶する工程と、前記演算部により、前記設計データに対してレイアウトパターンを作成する工程と、前記演算部により、前記レイアウトパターンに対してリソグラフィシミュレーションを行い、リソグラフィ上のエラーを検出する工程と、前記演算部により、前記電気的フィルタデータベースが用いられて、前記エラーに対し電気的特性を考慮した上で修正を要するエラーであるか否かを判定する工程と、前記修正を要するエラーであると判定された場合に、前記演算部によりレイアウトの修正を行い、その結果を前記出力部により出力する工程とを備えることを特徴とする。

本発明の一態様による半導体集積回路の設計装置は、回路図データと、回路動作のタイミングを検証して得られたスタティックタイミング解析結果と、回路シミュレーションを行った結果とを用いて、電気的特性を考慮してレイアウトパターンの寸法値のうち設計値からのずれが許容される候補箇所を示した電気的フィルタ用グラフィックデータと、電気的特性を考慮して前記レイアウトパターンの前記候補箇所における寸法許容値を示した電気的フィルタデータとを生成し、前記電気的フィルタ用グラフィックデータを用いて設計データを生成し、この設計データを用いてレイアウトパターンを作成し、前記レイアウトパターンに対してリソグラフィシミュレーションを行って、リソグラフィ上のエラーを検出し、前記電気的フィルタデータベースを用いて、前記エラーに対し電気的特性を考慮した上で修正を要するエラーであるか否かを判定し、前記修正を要するエラーであると判定した場合に、レイアウトの修正を行う演算部と、前記レイアウトの修正を行った結果を出力する出力部と、前記電気的フィルタ用グラフィックデータと前記電気的フィルタデータベースとを記憶する記憶部とを備えることを特徴とする。

本発明の一態様による半導体集積回路の設計用プログラムは、半導体集積回路を設計する方法を、演算部、記憶部及び出力部を有するコンピュータに実行させるためのプログラムであって、前記演算部に、回路図データと、回路動作のタイミングを検証して得られたスタティックタイミング解析結果とを用いて、電気的特性を考慮してレイアウトパターンの寸法値のうち設計値からのずれが許容される候補箇所を示した電気的フィルタ用グラフィックデータと、電気的特性を考慮して前記レイアウトパターンの前記候補箇所における寸法許容値を示した電気的フィルタデータとを生成させ、前記記憶部に、前記電気的フィルタ用グラフィックデータと前記電気的フィルタデータベースとを記憶させ、前記演算部に、前記電気的フィルタ用グラフィックデータを用いて設計データを生成させ、この設計データを用いてレイアウトパターンを作成させ、前記演算部に、前記レイアウトパターンに対してリソグラフィシミュレーションを行わせてリソグラフィ上のエラーを検出させ、前記演算部に、前記電気的フィルタデータベースを用いて、前記エラーに対し電気的特性を考慮した上で修正を要するエラーであるか否かを判定させ、前記演算部に、前記修正を要するエラーであると判定した場合に、レイアウトの修正を行わせ、前記出力部に、前記レイアウトの修正結果を出力させることを特徴とする。

本発明の半導体集積回路の設計方法、設計装置並びに設計用プログラムによれば、ＬＲＣにおけるエラーの判定並びにレイアウトパターンの修正に要する時間を削減することが可能である。

上述したように、従来のＬＲＣ検証フローでは、ＬＲＣによりエラーと判定されるレイアウトパターンが発見された場合、リソグラフィエンジニア側のみで対処できずに、回路設計者にフィードバックしていた。この際に、例えば電気的に同電位となる二本のメタル配線間では、ショートのおそれがある形状であっても回路設計者によれば修正の必要がないという場合がある。

即ち従来は、ＭＤＰ・ＯＰＣ処理時、またＬＲＣ処理時に電気的特性を考慮せずに処理を行っているために、回路設計への後戻り工程を招いていたことになる。

全ての多種多様なレイアウトパターンに対して、最適なリソグラフィ条件を求めることは、９０ｎｍノード以降は非常に困難であり、現実解が存在しないような事態も起こり得る。

これに対し、ＭＤＰ・ＯＰＣ処理時、またＬＲＣ処理時において、回路設計者によって設定された検証基準、例えば上述のような同電位の配線間のような場合には、ショートに近い状況でもエラーと判定しないように検証基準を予め設定することにより、修正すべきエラーの数を減少させることができる。

そこで本発明では、電気的な特性を考慮することにより、ＬＲＣにおけるエラーの判定、修正時間を短縮してＴＡＴの削減を図るものである。

以下、本発明の実施の形態について図面を参照して説明する。

本発明の実施の形態による半導体集積回路の設計方法は、図２に示された設計装置を用いて実行される。

この設計装置の概略構成は図２に示されるとおりであり、各種データを入力する入力部１、入力されたデータや記憶部４に記憶されたデータを用いて各種演算を行う演算部２、演算結果や入力されたデータ等を表示する表示部５、演算結果等の出力を行う出力部３を備えている。

本発明の実施の形態による半導体集積回路の設計方法における処理の手順を図１に示す。

集積回路を設計する際のソフトウェアによる自動化処理に用いられるデータとして、回路図データファイル３１とスタティックタイミング解析結果３０とがある。回路図データファイル３１は、概略的な配線図に相当する回路図データであって、後述する考慮すべき電気的特性における項目（ａ）〜（ｄ）のうち、（ｂ）、（ｃ）、（ｄ）に関する情報が、回路設計者によって回路図に埋め込まれた状態で保持されている。

スタティックタイミング解析結果３０は、レイアウトパターンデータに対し、
例えば回路動作のタイミングを検証するタイミング解析（Static Timing Analysis、以下、ＳＴＡという）ツール等の各種ＥＤＡ（Electrical Design Analysis）ツールが用いられて作成されたデータファイルであって、後述する考慮すべき電気的特性における項目（ａ）に関する情報が含まれている。

このような回路図データファイル３１、スタティックタイミング解析結果３０が演算部２に与えられ、電気的フィルタデータベース作成ツール３２を用いて、以下のようなデータベースが生成される。

先ず、回路図データファイル３１が用いられて、電気的フィルタデータベース作成ツール３２によって、電気的な特性を検証し考慮するための情報が付加された電気的フィルタ用グラフィックデータシステム（Graphic Data System、以下ＧＤＳという）３４というＧＤＳフォーマット化された図形情報に関するデータベースが生成される。具体的には、図４を用いて後述するように特定のパターン寸法に着目し設計値からある程度ずれても許容可能な候補箇所を図面上示したデータである。

また、スタティックタイミング解析結果３０が用いられて、電気的フィルタデータベース作成ツール３２により、電気的フィルタ用ＧＤＳ３４が生成される。

さらに、回路シミュレーション３３が行われると共に、スタティックタイミング解析結果３０が与えられた電気的フィルタデータベース作成ツール３２によって、電気的フィルタデータベース３５が生成される。

電気的フィルタ用ＧＤＳ３４は、上述したように、設計値からずれてもよい候補箇所が図形上に示されたものであり、電気的フィルタデータベース３５は、設計値からのずれを示す複数の具体的な数値と、それぞれの数値に対応してそのずれが生じたときの回路動作、例えばリーク電流値、誤動作の有無等を示したデータであり、エラー判定に用いられるものである。この電気的フィルタデータベース３５の具体的な設計値からのずれを示す数値については後述する。

この電気的フィルタデータベース３５が後述するステップ１６において演算部２において用いられ、リソグラフィ上でエラーと判定された箇所が電気的特性に関するカテゴリのうちいずれに属するか分類され、さらにステップ１７において電気的特性が考慮されたエラー判定が行われる。

ステップ１１として、ＤＲＣにおいてエラーのないことが確認されたテープアウト後の設計データが入力部１に入力される。この設計データに、上述した電気的フィルタ用グラフィックデータシステムＧＤＳ３４というデータファイルが有する情報が付加されて、設計データ１１として生成され記憶部４に記憶される。即ち、回路上設計値からある程度ずれが生じても許容される箇所が図形上示された情報が加えられた設計データ１１となっている。

ステップ１２として、演算部２において、設計データ１１に対してＭＤＰ処理及びＯＰＣ処理が行われる。

ステップ１３として、演算部２において、ＭＤＰ及びＯＰＣ処理後の設計データ１１に対し、リソグラフィシミュレーションが行われてＬＲＣ処理が行われる。

ステップ１４として、演算部２において、リソグラフィ上エラーか否かを判定するためのリソグラフィエラーフィルタ処理が行われ、リソグラフィ上のエラーの有無が検出される。

ステップ１５として、演算部２において、リソグラフィ上のエラーの有無に応じて、ステップ１６又は２１に分岐される。エラーが無い場合は、ステップ２１へ移行して、電子ビーム露光用のマスクを作成するためのエレクトリカルビーム（Electrical Beam、以下ＥＢという）データ変換が行われる。

リソグラフィ上のエラーが存在する場合は、ステップ１６へ移行する。演算部２において、リソグラフィ上のエラー箇所に対し、電気的フィルタデータベース３５が用いられて、いずれの電気的特性に関するエラーであるか分類される。

ステップ１７において、演算部２において、リソグラフィ上でエラーと判定され、電気的特性に基づいて分類された箇所に対し、それぞれ電気的特性を考慮した上で修正を要するエラーであるか、修正を要しないものであるかを判定する。判定結果は、ステップ１８において表示部５に表示される。

ここで、表示部５における表示内容であるが、通常エラーを表示するものとして用いられている用語「オープン」、「ショート」、「ホールカバレッジ」に加えて、さらに、電気的特性上許容できない各種エラーの表示を施す。例えば、後述するセンスアンプやカレントミラー回路等における対称性を保持すべき部分に、許容し得ない非対称性が生じた場合に、エラーカテゴリとして「非対称性エラー」を設けて操作者に通知することとする。

ステップ１９において、修正が必要なエラー箇所に対してはステップ２０へ、不要なエラー箇所に対してはステップ２１へ分岐する。修正が必要なエラー箇所は、ステップ２０においてレイアウトエンジニアにフィードバックし、レイアウトパターンの修正を行う。修正が不要なエラー箇所については、ステップ２１において、マスク作成用の電気的ビームデータに変換される。

ここで、電気的フィルタデータベース３５においてテーブルの形態で格納されており、ステップ１６において考慮すべき電気的特性に関する情報の一例を以下に示す。このような情報をエラー検証フィルタにおいて考慮することにより、ステップ１９からステップ２０に至るフィードバックループの負荷が減少する。
ａ）セットアップ、即ち回路上の所定ノードに信号が到達すべきタイミングに余裕のあるパス内に存在する組み合わせ回路における各素子の寸法の臨界値（Critical Dimension、以下、ＣＤ値という）の制御
ｂ）カレントミラー回路等、レイアウトパターンにおいて対称性を保持することが要求される箇所におけるＣＤ値の制御
ｃ）ショートし易いレイアウトパターンにおいて、同電位であるためショートした場合にも回路動作上支障がない箇所のレイアウトパターン上の実際の仕上がり値の制御
ｄ）抵抗値等、アナログ量に高精度が要求される素子、レイアウトパターンに対する仕上がり値の制御
ｅ）ダイナミックドミノ回路におけるフットデバイスにおいて、誤動作を防ぐためにリーク電流を減らす方向に作用するＣＤ値の制御

これらの電気的特性を考慮することで、本実施の形態によればＬＲＣにおけるエラーの判定、修正に要する時間を削減することができ全体のＴＡＴの縮小に寄与することができる。

（第１の例）
上記実施の形態におけるステップ１６、１７において、リソグラフィ上のエラー箇所に対し、電気的フィルタデータベース３５に格納された電気的特性に関する情報に基づいてレイアウトの修正の必要性の有無の判定をする具体的な第１の例について説明する。

処理の手順としては、先ず静的タイミング解析（ＳＴＡ）が実行されて図１におけるスタティックタイミング解析結果３０が生成される。得られた解析結果３０において、セットアップタイムに余裕、即ちタイミングマージンのあるパスの抽出が行われる。

このタイミングマージンを、ステップ１６、１７において、電気的特性に関する情報を考慮したエラーの判定基準に反映させる。

図３に、回路の一例として、二つのフリップフロップＦ／Ｆ１、Ｆ／Ｆ２の間に、５段直列に組み合わせ回路Ｃ１〜Ｃ５が接続された構成を示す。

静的タイミング解析（ＳＴＡ）を行って得られた結果として、フリップフロップＦ／Ｆ１とフリップフロップＦ／Ｆ２との間に、５００ｐｓのセットアップタイミングマージンが存在すると仮定する。この場合には、組み合わせ回路一段あたり、１００ｐｓのマージンが存在することになる。

そこで、ステップ１２においてＭＤＰ／ＯＰＣ処理を行う際に、このマージンを考慮することで、タイミングマージン１００ｐｓに相当するＣＤ値、ここではトランジスタのゲート幅（チャネル長）Ｗの増加が許容される。

図４（ａ）に、組み合わせ回路Ｃ１〜Ｃ５の一例として、それぞれＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタから成るインバータＣ１〜Ｃ５が５段直列に接続された構成を示す。１段目のインバータＣ１のＰチャネル型ＭＯＳトランジスタのゲートＰＧ１及びＮチャネル型ＭＯＳトランジスタのゲートＮＧ１に、前段のフリップフロップＦ／Ｆ１からの出力信号ＦＦ１ＯＵＴが入力され、５段目のインバータにおけるＰチャネル型ＭＯＳトランジスタのドレイン及びＮチャネル型ＭＯＳトランジスタのドレインに接続された出力端子ＯＵＴから、出力信号ＦＦ２ＩＮが出力されて、後段のフリップフロップＦ／Ｆ２に入力される。

ここで、上記マージンを考慮すると、図４（ｂ）に示されるように、各インバータにおけるＰチャネル型ＭＯＳトランジスタ、Ｎチャネル型ＭＯＳトランジスタが交互に、より詳細には、１段目のインバータＣ１におけるＰチャネル型ＭＯＳトランジスタのゲートＰＧ１ａ、２段目のインバータＣ２におけるＮチャネル型ＭＯＳトランジスタのゲートＮＧ２ａ、３段目のインバータＣ３におけるＰチャネル型ＭＯＳトランジスタのゲートＰＧ３ａ、４段目のインバータＣ４におけるＮチャネル型ＭＯＳトランジスタのゲートＮＧ４ａ、５段目のインバータＣ５におけるＮチャネル型ＭＯＳトランジスタのゲートＮＧ５ａのゲート幅Ｗを図示されたように太くすることが許容される。

若しくは、各インバータＣ１〜Ｃ５におけるＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ共にゲート幅Ｗを太く変化させることも考えられる。この場合は、パルスの立ち上がりエッジが伝搬する経路、立ち下がりエッジが伝搬する経路の双方において、セットアップタイミングマージンが小さい方に、全体のゲート幅Ｗを統一する必要がある。

このような処理を実現するため、図５に示されたような情報を作成する。ここで、点線で囲まれ、ドレイン、ソース領域にハッチングが施されたトランジスタにおけるゲート幅Ｗが、太くすることが許容されるものであることを示す。このような図形情報が、電気的フィルタ用グラフィックデータシステム３４に相当する。

図６に、電気的フィルタデータベース３５の第１の例としての具体的なテーブル状のエラー判定基準を示す。レイヤ番号として「１」が付されており、電気的特性として「セットアップマージン」というカテゴリに分類される。データの種類として６個のタイプが用意されている。設計値からのずれ（ここではゲート長Ｌが太くなる数値）がそれぞれ、データタイプ「１」〜「６」毎に、１、２、３、５、１０、２０（ｎｍ）が設定されている。そして、ＳＴＡ３０により得られた、それぞれのデータタイプ毎に、設計値からのずれがもたらす遅延時間が１、２、３、４、６、１０（ｐｓｅｃ）というように設定されている。

即ち、１（ｐｓｅｃ）の遅延時間まで許容可能な場合は、ゲート幅Ｗが１（ｎｍ）まで太くなることが許容され、３（ｐｓｅｃ）の遅延時間まで許容可能な場合は、ゲート幅Ｗが３（ｎｍ）まで太くなることが許容されることが明らかとなる。

このようなセットアップマージンに関する電気的特性が考慮された基準に基づいて、図１におけるステップ１７においてエラー判定が行われる。

（第２の例）
上記実施例において考慮する電気的特性に関する情報の具体的な第２の例について説明する。本例では、図７に示されるようなカレントミラー回路を対象とする。

本カレントミラー回路は、１対のＰチャネル型ＭＯＳトランジスタＰＴ１及びＰＴ２、１対のＮチャネル型ＭＯＳトランジスタＮＴ１及びＮＴ２、及びＮチャネル型ＭＯＳトランジスタＮＴ３を備えている。Ｐチャネル型ＭＯＳトランジスタＰＴ１とＰＴ２、Ｎチャネル型ＭＯＳトランジスタＮＴ１とＮＴ２とはそれぞれ対称性を有する必要があるので、トランジスタの特性が同一となるようにレイアウトパターンを作成する必要がある。

従来のテープアウト直後の設計データには、このような回路特性に関する情報は含まれていない。このため、このような設計データを用いてＭＤＰ、ＯＰＣ処理を行うと、それぞれの左右のトランジスタの対称性が損なわれるおそれがある。

そこで本実施の形態では、トランジスタ対称性に関する許容可能なずれを考慮し、得られた電気的フィルタデータベース３５の具体例を図８に示す。レイヤ番号として「２」が付され、電気的特性に関するカテゴリとして「カレントミラー対称性」に分類され、データタイプとして６個が用意されている。左右トランジスタ、例えばＰチャネル型ＭＯＳトランジスタＰＴ１とＰＴ２におけるそれぞれのゲート長Ｌのずれが１、２、３、４、５、６（ｎｍ）である場合において、それぞれ誤動作が発生するか否かで判断する。それぞれのずれにおいて誤動作するか否かの判断は、回路シミュレーション３３により行われる。

さらに、左右のトランジスタのゲート長Ｌのずれが小さい場合であっても、ゲート長自体の値が設計値から大きくずれていた場合にはエラーとして判定すべきである。そこで、正常に回路動作が行われるために、各トランジスタのゲート長Ｌが図９に示されたような上限値及び下限値の範囲内に入っているか否かが判定される。このような図８及び図９に示された電気的フィルタデータベース３５が、図１におけるステップ１７においてエラー判定基準として用いられる。

（第３の例）
上記実施の形態において考慮すべき電気的特性に関する情報について、具体的な第３の例を用いて説明する。本例では、拡散層あるいは多結晶シリコン膜からなる抵抗素子を対象とする。

半導体集積回路では、抵抗素子の絶対値については設計データにおいて設定されない場合が多い。しかしその反面、複数の抵抗素子間における相対的な値については高い精度が求められる。

図１０（ａ）、（ｂ）に、例えば多結晶シリコンから成る配線層を用いて形成したそれぞれ抵抗値１００ＫΩ、５０ＫΩを有する抵抗素子のレイアウトパターンを示す。抵抗値１００ＫΩの抵抗素子は、５０ＫΩの抵抗素子の倍の長さを有する。

図１１（ａ）、（ｂ）にそれぞれ、抵抗値１００ＫΩ、５０ＫΩの抵抗素子の記号を示す。抵抗値に相違はあるが、回路図上の記号は同一であり、区別することはできない。

図１２に、この抵抗値の相違する二つの抵抗の抵抗比について、許容可能な設計値からのずれを示す。レイヤ番号として「４」が付され、電気的特性に関するカテゴリとして「抵抗比」に分類され、６個のデータが設定されている。それぞれ２本の配線の幅の相対的な差が１、２、３、４、５、６（ｎｍ）に設定されている。回路シミュレーション３３を行うことにより、各数値において誤動作するか否かが判定され、いずれの数値を許容値としてエラー判定に用いるかが決定される。

相対的な差が図１２の許容値に収まっていた場合であっても、配線幅の絶対値が設定値から大きくずれていた場合にはエラーとしなければならない。このようなエラー基準として、図１３に示されたような配線幅の上限値及び下限値が用いられる。ここでは２個のデータが設定されている。正常に回路動作が行われるために、各配線層の幅が上限値及び下限値の範囲内に入っているか否かが判定される。このような図１２及び図１３に示された電気的フィルタデータベース３５が、図１におけるステップ１７においてエラー判定基準として用いられる。

（第４の例）
上記実施の形態において考慮すべき電気的特性に関する情報について、具体的な第４の例を用いて説明する。本例では、図１４に示されるようなフットデバイスを有するダイナミックドミノ回路を対象とする。

本回路は、電源電圧端子と接地端子との間に、Ｐチャネル型ＭＯＳトランジスタＰＴ１１のソース及びドレイン、Ｎチャネル型ＭＯＳトランジスタＮＴ１１、ＮＴ１２、ＮＴ１３のドレイン及びソースが直列に接続されている。Ｐチャネル型ＭＯＳトランジスタＰＴ１１のゲートとＮチャネル型ＭＯＳトランジスタＮＴ１３のゲートとが共通に、クロック回路に接続された入力端子ＩＮに接続され、クロックＣＬＫが入力される。Ｎチャネル型ＭＯＳトランジスタＮＴ１１、ＮＴ１２のゲートに、図示されていない前段の回路から出力された入力信号ＤＩＮ１、ＤＩＮ２がそれぞれ入力される。

さらに、Ｐチャネル型ＭＯＳトランジスタＰＴ１１のドレイン及びＮチャネル型ＭＯＳトランジスタのドレインに共通に、図示されていない後段の回路に接続され、ダイナミックノードに相当する出力端子ＯＵＴが接続されている。出力端子ＯＵＴと、Ｎチャネル型ＭＯＳトランジスタＮＴ１２のドレインとＮチャネル型ＭＯＳトランジスタＮＴ１３のドレインとが接続されたノードとの間に、Ｎチャネル型ＭＯＳトランジスタＮＴ２１のソース及びドレイン、並列接続されたＮチャネル型ＭＯＳトランジスタＮＴ２２及びＮＴ２３のドレイン及びソースが直列に接続されている。

Ｎチャネル型ＭＯＳトランジスタＮＴ２１、ＮＴ２２、ＮＴ２３のそれぞれのゲートに、図示されていない前段の回路から出力された入力信号ＤＩＮ３、ＤＩＮ４、ＤＩＮ５が入力される。

このようなダイナミックドミノ回路において、Ｐチャネル型ＭＯＳトランジスタＰＴ１１がプリチャージデバイス、Ｎチャネル型ＭＯＳトランジスタＮＴ１３がフットデバイスに相当する。クロックＣＬＫに従ってプリチャージ動作と入力信号に応じた出力を行う状態とに切り替わり、出力状態において、図示されていない前段の回路から与えられた入力信号ＤＩＮ１〜ＤＩＮ５に応じて出力端子ＯＵＴのレベルがダイナミックに変化し、図示されていない後段の回路へドミノ現象の如く伝搬していく。

クロックＣＬＫがローレベルになると、Ｐチャネル型ＭＯＳトランジスタＰＴ１１がオンし、フットデバイスのＮチャネル型ＭＯＳトランジスタＮＴ１３がオフして、出力端子ＯＵＴはハイレベルにプリチャージされる。この後、クロックＣＬＫがハイレベルになりプリチャージ動作が終了し、入力信号ＤＩＮ１〜ＤＩＮ５のレベルに応じて、ダイナミックノードの出力端子ＯＵＴがハイレベル又はローレベルになり、後段に接続された回路に伝搬する。

具体的には、Ｎチャネル型ＭＯＳトランジスタＮＴ１１及びＮチャネル型ＭＯＳトランジスタＮＴ１２が共にオンの場合に、出力端子ＯＵＴがローレベルになる。あるいは、Ｎチャネル型ＭＯＳトランジスタＮＴ２１及びＮチャネル型ＭＯＳトランジスタＮＴ２２が共にオンの場合、あるいはＮチャネル型ＭＯＳトランジスタＮＴ２１及びＮチャネル型ＭＯＳトランジスタＮＴ２３が共にオンの場合に、出力端子ＯＵＴがローレベルになる。

このようなダイナミックドミノ回路において、考慮すべき電気的特性として、フットデバイスとしてのＰチャネル型ＭＯＳトランジスタＮＴ１３におけるゲート長Ｌがある。Ｎチャネル型ＭＯＳトランジスタＮＴ１３のパターン上のゲート長Ｌが設計値より短く仕上がっているとリーク電流が大きくなる。その結果、Ｎチャネル型ＭＯＳトランジスタＮＴ１３がオフ時であっても完全にオフできずにリークし、入力信号ＤＩＮ１〜ＤＩＮ５に応じた出力を行う上で特性上望ましくない。

そこで、このＮチャネル型ＭＯＳトランジスタＮＴ１３のゲート長Ｌは、回路動作に支障を与えないように、設計値より短くなった場合の許容値を明らかにする必要がある。この場合の許容可能なゲート長Ｌが設計値より短く仕上がった場合のずれを、回路シミュレーション３３を行って作成したエラー判定基準として図１５に示す。

レイヤ番号として「６」が付され、電気的特性に関するカテゴリとして「ダイナミックフットパス」に分類され、６個のデータが設定されている。それぞれ設計値よりゲート長Ｌが短い値として１、２、３、４、５、６（ｎｍ）が設定されており、それぞれの場合のリーク電流値として２、４、６、８、１１（μＡ）が算出された。このリーク電流値のうち、回路仕様上許容可能な値が明らかとなり、さらにゲート長Ｌの許容可能な設計値とのずれが求まる。このようにして得られた電気的フィルタデータベース３５が、図１におけるステップ１７においてエラー判定基準として用いられる。

（第５の例）
上記実施の形態において考慮すべき電気的特性に関する情報について、具体的な第５の例を用いて説明する。本例では、２本のメタル配線の間でショートの可能性がある回路を対象とする。

図１６に示されたように、４個のセルＣＬ１〜ＣＬ４が存在し、セルＣＬ１とセルＣＬ２とが、同一配線層のメタル配線ＭＬ１、ＭＬ２、ＭＬ３によって接続されている。セルＣＬ３とセルＣＬ４とがメタル配線ＭＬ４により接続されている。さらに、メタル配線ＭＬ２及びＭＬ３と、メタル配線ＭＬ４とが、異なる配線層のメタル配線ＭＬ１１により接続されている。

この状態で、メタル配線ＭＬ３とメタル配線ＭＬ４との間で、点線で囲まれた領域４０において、ＬＲＣにおいてショートの可能性があるということでエラーが検出されたとする。配線についてのＬＲＣは、通常検査対象となる配線層のみに対してエラーの有無を判断する。よって、配線層ＭＬ３、ＭＬ４のショートについてチェックしていたとしても、他層の配線層ＭＬ１１を介して接続されているという情報が用いられることがない。このため、ショートした場合にも支障がないという判断ができず、設計へのフィードバックが発生してＴＡＴ悪化を招く。

これに対し上記実施の形態によれば、このような第５の例においても、この２本のメタル配線ＭＬ３、ＭＬ４は電気的に同電位であるため、ショートが仮に発生した場合であっても回路動作上は支障がないという電気的特性に関す情報がエラーフィルタに用いられ、補正された基準によりエラー修正の有無を判断し、ＴＡＴを短縮することができる。

上述した実施の形態、及び第１〜第５の例はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することが可能である。

また、図２に示された構成と同等の機能を有するコンピュータを用いて、図１に示された上記実施の形態による処理をコンピュータに実行させるためのプログラムを用いることにより、本発明の半導体集積回路の設計方法を実施することもできる。

本発明の実施の形態による半導体集積回路の設計方法における処理の手順を示したフローチャート。同実施の形態による半導体集積回路の設計装置の構成を示したブロック図。上記実施の形態において電気的特性について考慮する第１の例を示した回路図。同第１の例において電気的特性を考慮する前段階及び後段階におけるレイアウトパターンを示した説明図。同第１の例において電気的特性に関する情報を加えたレイアウトパターンを示した説明図。同第１の例における電気的特性を考慮した場合に許容可能なエラー判定基準値を示した説明図。上記実施の形態において電気的特性について考慮する第２の例を示した回路図。同第２の例における電気的特性を考慮した場合に許容可能なエラー判定基準値を示した説明図。同第２の例における電気的特性を考慮した場合の設計値からのずれに関する上限値及び下限値を示した説明図。上記実施の形態において電気的特性について考慮する第３の例としての抵抗素子のレイアウトパターンを示した説明図。同第３の例としての抵抗素子の記号を示した説明図。同第３の例における電気的特性を考慮した場合に許容可能なエラー判定基準値を示した説明図。同第３の例における電気的特性を考慮した場合の設計値からのずれに関する上限値及び下限値を示した説明図。上記実施の形態において電気的特性について考慮する第４の例としてのフットデバイスを有するダイナミックドミノ回路のレイアウトパターンを示した説明図。同第４の例における電気的特性を考慮した場合に許容可能なエラー判定基準値を示した説明図。上記実施の形態において電気的特性について考慮する第５の例として、２本の配線間でショートの可能性がある回路のレイアウトパターンを示した説明図。

符号の説明

１入力部
２演算部
３出力部
４記憶部
５表示部
３０スタティックタイミング解析結果
３１回路図データファイル
３２電気的フィルタデータベース作成ツール
３３回路シミュレーション
３４電気的フィルタ用グラフィックデータシステム
３５電気的フィルタデータベース

Claims

演算部、記憶部及び出力部を有する設計装置を用いて半導体集積回路を設計する方法であって、
前記演算部により、回路図データと、回路動作のタイミングを検証して得られたスタティックタイミング解析結果と、回路シミュレーションを行った結果とを用いて、電気的な特性を考慮してレイアウトパターンの寸法値のうち設計値からのずれが許容される候補箇所を示した電気的フィルタ用グラフィックデータと、電気的特性を考慮して前記レイアウトパターンの前記候補箇所における寸法許容値を示した電気的フィルタデータベースとを生成し前記記憶部に記憶する工程と、
前記演算部により、設計データに、前記電気的フィルタ用グラフィックデータを付加したレイアウトパターンとしての設計データを生成する工程と、
前記演算部により、前記レイアウトパターンとしての設計データに対してリソグラフィシミュレーションを行い、リソグラフィ上のエラーを検出する工程と、
前記演算部により、前記電気的フィルタデータベースが用いられて、前記エラーに対し電気的特性を考慮した上で修正を要するエラーであるか否かを判定する工程と、
前記修正を要するエラーであると判定された場合に、前記演算部によりレイアウトの修正を行う工程と、
前記出力部により、前記レイアウトの修正を行った結果を出力する工程と、
を備えることを特徴とする半導体集積回路の設計方法。
入力部、演算部、記憶部及び出力部を有する設計装置を用いて半導体集積回路を設計する方法であって、
前記入力部により、回路図データと、回路動作のタイミングを検証して得られたスタティックタイミング解析結果とを入力する工程と、
前記演算部により、前記回路データを用いて、電気的特性を考慮してレイアウトパターンの寸法値のうち設計値からのずれが許容される候補箇所を示した電気的フィルタ用グラフィックデータを生成し、前記記憶部に記憶する工程と、
前記演算部により、前記スタティックタイミング解析結果を用いて、前記電気的フィルタ用グラフィックデータと、電気的特性を考慮して前記レイアウトパターンの前記候補箇所における寸法許容値を示した電気的フィルタデータとを生成し、それぞれ前記記憶部に記憶する工程と、
前記演算部により、回路シミュレーションが行われて、前記電気的フィルタデータを生成し、前記記憶部に記憶する工程と、
前記演算部により、前記電気的フィルタ用グラフィックデータが用いられて設計データを生成し、前記記憶部に記憶する工程と、
前記演算部により、前記設計データに対してレイアウトパターンを作成する工程と、
前記演算部により、前記レイアウトパターンに対してリソグラフィシミュレーションを行い、リソグラフィ上のエラーを検出する工程と、
前記演算部により、前記電気的フィルタデータベースが用いられて、前記エラーに対し電気的特性を考慮した上で修正を要するエラーであるか否かを判定する工程と、
前記修正を要するエラーであると判定された場合に、前記演算部によりレイアウトの修正を行い、その結果を前記出力部により出力する工程と、
を備えることを特徴とする半導体集積回路の設計方法。
前記スタティックタイミング解析結果には、前記電気的特性として、回路上の所定箇所に信号が到達するタイミングの余裕に関するセットアップマージンの制御が含まれ、
前記回路図データには、前記電気的特性として、前記レイアウトパターンにおいて対称性が要求される所定箇所における臨界値の制御、前記レイアウトパターンにおいて、ショートが許容される所定箇所におけるパターン仕上がり値の制御、ダイナミックドミノ回路のフットデバイスとしてのトランジスタのゲート長Ｌの制御が含まれることを特徴とする請求項１又は２記載の半導体集積回路の設計方法。
回路図データと、回路動作のタイミングを検証して得られたスタティックタイミング解析結果と、回路シミュレーションを行った結果とを用いて、電気的特性を考慮してレイアウトパターンの寸法値のうち設計値からのずれが許容される候補箇所を示した電気的フィルタ用グラフィックデータと、電気的特性を考慮して前記レイアウトパターンの前記候補箇所における寸法許容値を示した電気的フィルタデータとを生成し、
前記電気的フィルタ用グラフィックデータを用いて設計データを生成し、この設計データを用いてレイアウトパターンを作成し、
前記レイアウトパターンに対してリソグラフィシミュレーションを行って、リソグラフィ上のエラーを検出し、
前記電気的フィルタデータベースを用いて、前記エラーに対し電気的特性を考慮した上で修正を要するエラーであるか否かを判定し、
前記修正を要するエラーであると判定した場合に、レイアウトの修正を行う演算部と、
前記レイアウトの修正を行った結果を出力する出力部と、
前記電気的フィルタ用グラフィックデータと前記電気的フィルタデータベースとを記憶する記憶部とを備えることを特徴とする半導体集積回路の設計装置。
半導体集積回路を設計する方法を、演算部、記憶部及び出力部を有するコンピュータに実行させるためのプログラムであって、
前記演算部に、回路図データと、回路動作のタイミングを検証して得られたスタティックタイミング解析結果とを用いて、電気的特性を考慮してレイアウトパターンの寸法値のうち設計値からのずれが許容される候補箇所を示した電気的フィルタ用グラフィックデータと、電気的特性を考慮して前記レイアウトパターンの前記候補箇所における寸法許容値を示した電気的フィルタデータとを生成させ、
前記記憶部に、前記電気的フィルタ用グラフィックデータと前記電気的フィルタデータベースとを記憶させ、
前記演算部に、前記電気的フィルタ用グラフィックデータを用いて設計データを生成させ、この設計データを用いてレイアウトパターンを作成させ、
前記演算部に、前記レイアウトパターンに対してリソグラフィシミュレーションを行わせてリソグラフィ上のエラーを検出させ、
前記演算部に、前記電気的フィルタデータベースを用いて、前記エラーに対し電気的特性を考慮した上で修正を要するエラーであるか否かを判定させ、
前記演算部に、前記修正を要するエラーであると判定した場合に、レイアウトの修正を行わせ、
前記出力部に、前記レイアウトの修正結果を出力させることを特徴とする半導体集積回路の設計用プログラム。