KR20120128261A - 반도체 소자의 설계 방법 - Google Patents

Abstract

반도체 소자의 설계를 위하여, 레이아웃 상의 트랜지스터를 선택한다. 선택한 트랜지스터의 특성 변경을 위한 바이어싱 데이터를 설정한다. 설정된 바이어싱 데이터를 무시하고 설계 규칙 검사를 수행한다. 설정된 바이어싱 데이터를 적용하여 광 근접 보정을 수행한다.

Description

반도체 소자의 설계 방법{METHOD FOR DESIGNING SEMICONDUCTOR ELEMENT}

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 반도체 소자의 설계 방법에 관한 것이다.

일반적으로 반도체 장치를 설계하는 경우에 있어서, 반도체 소자를 웨이퍼(wafer) 상에 구현하기 위해 여러 종류의 패턴(pattern) 들이 웨이퍼 상에 전사되도록 복수의 마스크들을 이용하여 포토리소그래피(Photo lithography) 과정을 거치게 된다. 상기와 같은 반도체 소자의 제조 공정에 필요한 마스크 생성 등을 위한 레이아웃 설계가 필요하다. 레이아웃을 설계함에 있어서, 설계 규칙 검사(Design Rule Check; DRC)를 수행하고 광 근접 보정(Optical Proximity Correction; OPC)을 수행한다.

설계 도중 또는 설계가 대부분 완료된 상태에서, 반도체 장치의 특성 변경을 위하여 레이아웃을 수정할 필요가 발생할 수 있다. 레이아웃의 수정에 따라, 설계 규칙 검사 단계에서 수정 이전에는 존재하지 않았던 설계 규칙 위반 결과가 발생할 수 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 설계 규칙 위반 없이 신속하게 레이아웃을 수정할 수 있는 반도체 소자의 설계 방법을 제공하는 것이다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 소자의 설계 방법에 의해, 레이아웃 상의 트랜지스터를 선택하고, 상기 선택한 트랜지스터의 특성 변경을 위한 바이어싱 데이터(biasing data)를 설정하며, 상기 설정된 바이어싱 데이터를 무시하고 설계 규칙 검사(Design Rule Check; DRC)를 수행한다.

일 실시예에서, 상기 바이어싱 데이터를 설정하는 단계는 상기 선택한 트랜지스터의 폴리곤의 데이터 타입을 변경하는 단계를 포함할 수 있다.

상기 설정된 바이어싱 데이터를 무시하고 설계 규칙 검사를 수행하는 단계는 상기 폴리곤의 변경되기 이전의 데이터 타입에 기초하여 상기 레이아웃의 설계 규칙 검사를 수행하는 단계를 포함할 수 있다.

상기 설정된 바이어싱 데이터를 적용하여 광 근접 보정을 수행하는 단계는 상기 폴리곤의 변경된 이후의 데이터 타입에 기초하여 광 근접 보정을 수행하는 단계를 포함할 수 있다.

일 실시예에서, 상기 폴리곤의 변경된 이후의 데이터 타입에 기초하여 상기 데이터 타입의 변경에 대한 설계 규칙 검사를 수행하는 단계를 더 포함할 수 있다.

상기 변경된 데이터 타입에 의해, 상기 선택한 트랜지스터의 게이트 길이(gate length)가 수정될 수 있다.

상기 변경된 데이터 타입에 의해, 상기 선택한 트랜지스터의 너비(width)가 수정될 수 있다.

상기 바이어싱 데이터는 설계 마진 또는 공정 마진 범위 이내일 수 있다.

일 실시예에서, 상기 바이어싱 데이터를 설정하는 단계는, 상기 선택한 트랜지스터의 변경할 제1 폴리곤과 관계된 제2 폴리곤을 추가하는 단계를 포함할 수 있다.

상기 바이어싱 데이터를 설정하는 단계는, 상기 추가된 제2 폴리곤의 데이터 타입을 설정하는 단계를 더 포함할 수 있다.

일 실시예에서, 상기 설정된 바이어싱 데이터를 무시하고 설계 규칙 검사를 수행하는 단계는, 상기 제1 폴리곤에 기초하여 제1 설계 규칙 검사를 수행하는 단계를 포함할 수 있다.

일 실시예에서, 상기 제2 폴리곤에 기초하여 제2 설계 규칙 검사를 수행하는 단계를 더 포함할 수 있다.

상기 제2 설계 규칙 검사는 상기 제2 폴리곤의 레이어 데이터 및 데이터 타입과 관련된 검사일 수 있다.

일 실시예에서, 상기 설정된 바이어싱 데이터를 적용하여 광 근접 보정을 수행하는 단계는, 상기 제1 폴리곤 및 상기 제2 폴리곤을 병합하여 제3 폴리곤을 생성하는 단계 및 상기 제3 폴리곤에 기초하여 광 근접 보정을 수행하는 단계를 포함할 수 있다.

상기 제2 폴리곤 데이터는 상기 선택한 트랜지스터의 너비(width) 또는 게이트 길이(gate length)를 수정하기 위한 데이터일 수 있다.

상기와 같은 본 발명의 실시예들에 따른 반도체 소자의 설계 방법에 의하여, 설계 규칙 위반을 회피하면서 레이아웃을 신속하게 수정하여 설계에 반영할 수 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 설계 방법을 나타내는 순서도이다.
도 2 및 도 3은 트랜지스터의 게이트 길이의 수정을 설명하기 위한 도면들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 설계 방법을 나타내는 순서도이다.
도 5 내지 도 8은 도 4의 방법에 따라 트랜지스터의 게이트 길이를 수정하는 방법을 설명하기 위한 도면들이다.
도 9 내지 도 12는 도 4의 방법에 따라 트랜지스터 너비를 수정하는 방법을 설명하기 위한 도면들이다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자의 설계 방법을 나타내는 순서도이다.
도 14은 본 발명의 일 실시예에 따른 반도체 소자의 설계 방법을 나타내는 순서도이다.
도 15 내지 도 18은 도 14의 방법에 따라 트랜지스터의 게이트 길이를 수정하는 방법을 설명하기 위한 도면들이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 설계 방법을 나타내는 순서도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 설계 방법에 의해, 레이아웃 상의 트랜지스터를 선택하고(단계 S110), 상기 선택한 트랜지스터의 특성 변경을 위한 바이어싱 데이터(biasing data)를 설정한다(단계 S130). 상기 설정된 바이어싱 데이터를 무시하고 설계 규칙 검사(Design Rule Check; DRC)를 수행하고(단계 S150), 상기 설정된 바이어싱 데이터를 적용하여 광 근접 보정(Optical Proximity Correction; OPC)을 수행한다(단계 S170). 본 발명의 일 실시예에 따른 반도체 소자의 설계 방법은 설계 규칙 검사 단계에서 레이아웃 수정을 위해 설정된 상기 바이어싱 데이터를 배제함으로써 레이아웃의 바이어싱에 따른 추가적인 설계 규칙 위반(Design Rule Violation)이 발생하는 것을 방지할 수 있다.

본 명세서에서 바이어싱은 레이아웃 상에서 특성 변경을 위해 소자의 형태를 미세하게 변경하는 것을 의미하는 용어로 사용되었다. 이에 따라, 바이어싱 데이터는 레이아웃 상에서 특정 폴리곤의 형태를 변경하기 위한 목적으로 입력하는 데이터를 의미할 수 있다.폴리곤은 일정한 형태를 갖고 반도체 소자를 구성하는 요소를 의미하는 용어로 사용되었다. 예를 들어, 도 2에 도시된 바와 같이, 트랜지스터는 폴리실리콘 영역을 나타내는 폴리곤들, 액티브 영역을 나타내는 폴리곤들 및 엔웰(Nwell) 영역을 나타내는 폴리곤들로 구성될 수 있다. 컴퓨터 툴에 의하여 반도체 소자를 설계하는 경우, 상기 폴리곤들 각각은 프로그램 내에서 데이터를 이루는 하나의 객체(object)로서 구현될 수 있다. 이 경우 폴리곤은 형태(shape), 위치(position), 폴리곤이 포함되는 레이어(layer) 및 폴리곤의 데이터 타입(data type) 등을 포함할 수 있다. 상기 폴리곤에 포함되어 있는 데이터들에 기초하여 설계 규칙 검사를 수행할 수 있다.

후술하는 바와 같이, 일 실시예에서, 상기 바이어싱 데이터의 설정은 상기 선택한 트랜지스터의 폴리곤의 데이터 타입을 변경하는 방식에 의해 수행될 수 있다. 이 경우, 변경되기 이전의 데이터 타입에 기초하여 설계 규칙 검사를 수행할 수 있다. 다른 실시예에서, 상기 바이어싱 데이터의 설정은 상기 선택한 트랜지스터의 변경할 제1 폴리곤과 관계된 제2 폴리곤을 추가하는 방식에 의해 수행될 수 있다. 이 경우, 제1 폴리곤에 기초하여 설계 규칙 검사를 수행할 수 있다.

메모리(memory) 소자와 같은 반도체 소자를 웨이퍼(wafer) 상에 집적시키기 위해서, 웨이퍼 상에 집적할 회로패턴의 레이아웃(layout)을 설계하고 설계된 레이아웃을 포토마스크(photomask)에 차광 패턴이나 위상 반전 패턴과 같은 마스크 패턴(mask pattern)으로 형성하는 과정을 수행하게 된다. 이후에 이러한 포토마스크를 이용한 노광 과정을 웨이퍼 상에 수행하여 설계된 레이아웃을 따르는 웨이퍼 패턴을 형성하는 방식으로 포토 리소그래피(photolithography) 과정을 수행하게 된다.

반도체 소자의 회로 패턴을 설계할 때, 회로 패턴의 레이아웃(layout)은 다양한 형태 및 크기의 폴리곤(polygon) 패턴들로 구성될 수 있다. 상기 폴리곤 패턴들을 반도체 소자의 회로를 구성하는 데 요구되는 위치 및 형태로 배치시켜 레이아웃을 설계하게 된다. 예컨대, 다양한 폴리곤 패턴들을 필요한 위치에 배치시키고 루트로 연계시킴으로써(Placement & Routing; P&R), 요구되는 회로 패턴의 레이아웃이 설계될 수 있다. 상기 패턴들을 배치하고 연결하는 (P&R) 과정은 컴퓨터 프로그램 툴에 의해 이루어질 수 있다.

반도체 소자의 설계에 있어서, 컴퓨터 시뮬레이션 툴이 이용될 수 있다. 이때, 반도체 기판 내에 고집적 회로를 정확하게 구현하기 위하여, 설계 회로 그 자체가 실리콘 상으로 옮겨질 수 있도록 하는 물리적인 표시 또는 레이아웃이 사용될 수 있다. 또한, 컴퓨터 지원 설계(Computer Aided Design; CAD) 툴은 설계자들이 개별적인 회로요소들을 집적회로 내에서 구현하게 될 형태들로 변환할 수 있도록 작업을 지원한다. 여기서, 반도체 소자들은 게이트, 소자분리막, 불순물 확산 영역들, 캐패시터, 비트라인 및 금속 배선들 및 이들을 상호 연결하는 콘택 플러그들과 같은 개별적인 회로 구성 성분들일 수 있다.

반도체 소자의 레이아웃을 작성한 후, 상기 작성된 레이아웃이 설계 규칙, 즉 디자인 룰(Design Rule)에 정확히 부합되는지 여부를 체크하는 설계 규칙 검사(Design Rule Check)가 수행된다. 상기 과정은 프로그램화 된 디자인 룰 데크(Design Rule Deck)를 통해 실시할 수 있다. 상기와 같은 설계 규칙 검사를 통해 레이아웃 설계의 신뢰성 및 정합성을 보장받을 수 있다.

설계 규칙 검사 과정은 최소 이격 간격(minimum space), 최소 선폭(minimum line width) 또는 최소 오버랩(minimum overlap) 등에 대해 설정된 규칙 듀티(duty)를 이용하여, 설계된 레이아웃에 에러(error)가 유발될 수 있는 지점인 핫 스팟(hot spot)을 검출하도록 수행되고 있다. 이때, 설계 규칙 검사 과정은 구현하고자 하는 회로 패턴의 목표 라인 선폭 및 목표 이격 간격에 적용될 설계 규칙의 듀티가 수치 등으로 리스트 된 규칙 테이블(rule table) 또는 규칙 파일(rule file)을 이용하여, 검사 지점에서의 설계된 레이아웃을 구성하는 폴리곤 패턴의 선폭이 룰 테이블 상의 해당 설계 규칙 듀티에 부합되는 지를 판단하고 있다.

예를 들어, 설계 규칙은 반도체 소자들 상호 간에 어떠한 바람직하지 않은 방식으로 서로 영향을 끼치지 않도록 보장하기 위하여 반도체 소자 또는 상호연결 라인들 사이의 공간 허용치를 규정할 수 있도록 할 수 있다. 설계 규칙의 한계는 임계 치수(Critical Dimension; CD)로 언급된다. 회로의 임계 치수는 일반적으로 최소의 라인폭 또는 두 라인들 간의 최소 공간으로서 규정된다. 결과적으로, 설계 규칙에 의해 반도체 칩 전체 크기 및 집적회로의 밀도가 결정될 수 있다.

한편, 반도체 소자의 집적도가 높아지면서 마이크로 프로세서 등 논리 소자에서 흔히 볼 수 있는 불규칙으로 배치된 패턴에서는 초점 심도, 해상도 모두에 대한 향상 효과가 감소하고 있다. 이를 극복하기 위해 해상 한계에 가까운 수치의 패턴을 형성할 경우, 설계상의 패턴과 실제로 반도체 기판 상에 형성되는 패턴이 달라져 버리는 광 근접 효과(Optical Proximity Effect)가 발생할 수 있다. 이와 같은 설계 패턴과 실제 패턴의 괴리에 의해 소자의 성능이 설계에 비해 현저히 열화되는 결과가 발생할 수 있다. 이에 따라 포토 리소그래피 공정에서 해상 한계에서 발생하는 패턴의 왜곡 현상에 대한 광 근접 보정(Optical Proximity Correction; OPC)은 이제 불가피한 기술이 되고 있다. 이러한 광 근접 보정 기술에 의해, 포토 마스크의 미세한 패턴을 웨이퍼인 반도체 기판 상에 설계대로 충실하게 완성할 수 있다.

일반적으로 디지털 설계 또는 아날로그 설계의 특성 향상을 위해 회로 수준(circuit level)에서 트랜지스터의 특성을 바꾸거나 배선 연결의 특성을 바꾸는 방법이 이용된다. 그 중에서도 트랜지스터의 특성을 바꾸기 위해서는 트랜지스터의 너비(width)나 길이(length)를 조정하는 방식이 사용될 수 있다. 이와 같은 방법으로 트랜지스터의 특성을 바꾸기 위해서는 결국 레이아웃(layout) 상에 나타난 폴리곤(polygon)을 수정하여야 한다. 반도체 장치의 설계 과정에서, 레이아웃의 설계 초반에 설계자가 폴리곤을 수정하는 경우에는 아직 설계 자체에 대한 다양한 설계 규칙 위반(Design Rule Violation)이 존재하는 경우이므로 수정이 가능하다. 한편, 설계가 거의 완료되었거나 또는 이미 설계된 표준 셀(standard cell)과 같은 라이브러리를 이용하는 경우에, 개별 설계상 최적화를 위해 회로의 특성 변경이 필요한 경우가 발생할 수 있고, 이에 따라 레이아웃을 수정하여야 하는 상황이 발생할 수 있다. 이 경우 레이아웃의 수정은 설계 규칙 위반을 유발할 수 있으며, 최악의 경우 재설계에 버금가는 설계 변경이 필요하게 된다. 그러나 이러한 설계 변경 중 트랜지스터의 길이(length)나 너비(width) 변경 시에는 일반적으로 공정 상에서 추가로 마진을 가지고 있거나, 설계 규칙 상에서 추가로 마진을 가지고 있는 경우가 많으므로 설계가 완료된 후에도 수정이 가능한 경우가 많다. 이 경우에 발생하는 설계 규칙 위반은 실제 생산에 있어서 직접적으로 문제가 되기보다는 간과가 가능한 위반이 대부분이다.

즉, 일반적으로 공정 상에서는 설계 규칙 상에는 존재하지 않으나 공정 상의 오차 등을 고려하여 확보하여 놓은 마진이 존재한다. 예를 들어, 포토 리소그래피 공정에서 컨택(contact)과 폴리(poly)영역 사이에 존재하는 이격 간격이 실제 설계 규칙에서보다 약 10% 정도 더 여유가 있는 경우를 들 수 있다. 이외에도, 예를 들면 표준 셀을 이용한 설계 상에서 이미 확보되어 있으나 실제 설계에 있어서는 사용되지 않는 설계 규칙 상의 마진이 존재할 수 있다.

이러한 마진은 설계자가 설계 향상을 위해 활용할 수 있는 여지가 있으나, 이러한 마진을 활용하는 경우 그 이후에 설계 규칙 위반이 수반하게 되는 문제점이 있다. 기본적으로 설계 규칙이 공정 상에 존재하는 마진을 고려하지 않고 정해져 있기 때문이다. 이에 따라, 설계자가 공정 상의 마진을 활용하여 레이아웃을 설계 및 수정하는 경우 필연적으로 설계 규칙 위반이 발생하게 된다.

설계 규칙 한도 내에서 존재하는 설계 상의 마진을 활용하고자 하는 경우에도, 상기와 같은 문제가 발생할 수 있다. 즉, 표준 셀 또는 메모리 장치의 추가적인 특성 향상을 위하여 설계 규칙 상에 여분의 마진을 사용하더라도 인접하는 셀 등에 대한 고려가 초기 설계 시에는 완벽하게 되기 어렵다. 따라서 설계 초반에서부터 이에 대한 고려를 주의 깊게 하지 않는 경우 인접 셀 또는 패턴간의 추가적인 설계 규칙 위반이 발생할 수 있다.

상술한 바와 같이 발생하는 설계 규칙 위반은, 설계 규칙의 엄격한 제한 조건에 의해 발생되는 것으로서 일반적인 공정에서는 수용 가능한 설계 규칙 위반일 수 있다. 이에 따라, 설계자가 상기 마진을 활용하여 레이아웃을 변경하고자 하는 경우에 상기한 바와 같이 나타나는 설계 규칙 위반은 간과가 가능한 경우가 대부분이다. 설계 규칙 검사 과정에 있어서 위와 같은 원인으로 발생하는 다수의 설계 규칙 위반이 존재하는 경우에, 실제로 주의하여야 할 규칙 위반을 놓치는 경우가 발생할 수 있다. 상기 실제로 주의하여야 할 규칙 위반이라 함은, 공정상 또는 설계상의 마진을 활용하여 설계 수정을 하는 경우 설계자가 충분히 인식하고 있는 설계 규칙 위반이 아닌 다른 설계 규칙 위반을 의미할 수 있다.

프로그램 툴에 따라서, 이러한 다수의 설계 규칙 위반으로 인해 실제 중요한 규칙 위반이 구분되어 표시되지 않을 수 있다. 본 발명의 일 실시예에 따른 반도체 소자의 설계 방법은, 설계상 또는 공정상의 마진을 활용하여 레이아웃을 변경하고자 하는 경우에 레이아웃 수정을 위한 바이어싱 데이터를 배제하여 설계 규칙 검사를 수행하므로, 상기 바이어싱 데이터와 관련된 설계 규칙 위반의 발생 없이 신속하고 정확한 반도체 소자 설계가 가능하다.

본 발명의 일 실시예에 따른 반도체 소자의 설계 방법은, 트랜지스터의 특성 변경을 위한 바이어싱 데이터를 설정하고, 상기 설정된 바이어싱 데이터를 무시하고 설계 규칙 검사를 수행함으로써 바이어싱에 따른 추가적인 설계 규칙 위반의 발생을 방지할 수 있다. 그 이후에 상기 바이어싱 데이터를 적용하여 광 근접 보상을 수행함으로써 마스크 레이어 패턴이 설계자의 의도대로 수정될 수 있다.

도 2 및 도 3은 트랜지스터의 게이트 길이의 수정을 설명하기 위한 도면들이다.

도 2를 참조하면, 레이아웃상에 트랜지스터(10)를 형성하는 폴리곤들이 도시되어 있다. 즉, 트랜지스터(10)는 엔웰(Nwell) 영역(110), 액티브 영역들(130, 135) 및 게이트들을 구성하는 폴리실리콘(Polysilicon) 영역들(150, 170)을 포함할 수 있다. 예를 들어, 트랜지스터(10)의 게이트들 중 폴리실리콘 영역(170)에 해당하는 게이트의 길이(GL)를 증가시키려 하는 경우가 있을 수 있다. 이 경우 레이아웃 상에서 게이트 길이를 직접 증가시키는 설계 변경을 하는 경우, 마진 범위 이내에서 바이어싱을 하더라도 추가적인 설계 규칙 위반이 발생할 수 있다.

폴리곤(polygon)은 레이아웃의 개별 레이어마다 나타나는 하나 이상의 형태(shape)를 의미할 수 있다. 예를 들어, 도 2의 트랜지스터(10)는 복수의 폴리곤들로 구성되는 것으로 볼 수 있다. 이 경우 엔웰(Nwell) 영역(110), 액티브 영역들(130, 135) 및 폴리실리콘 영역들(150, 170)로 형성되는 게이트들 각각을 폴리곤으로 지칭할 수 있다. 동일한 성질의 폴리곤들은 레이아웃 상에서 동일한 레이어에 포함될 수 있다. 예를 들어, 액티브 영역들(130, 135)을 형성하는 두 개의 폴리곤들은 하나의 레이어에 포함될 수 있다. 또한 게이트들을 형성하는 폴리실리콘 영역들(150, 170)에 상응하는 또 다른 두 개의 폴리곤들은 또다른 하나의 레이어에 포함될 수 있다. 후술하는 바와 같이, 각각의 폴리곤들이 포함되는 레이어에 관한 정보는 레이어 번호(Layer Number)로 지정될 수 있다. 즉, 동일한 레이어 번호를 갖는 폴리곤들은 실제 공정 상에서도 동일한 마스크 레이어에 의해 패터닝 될 수 있다.

도 3을 참조하면, 설계자가 게이트 길이를 d 만큼 증가시키는 경우의 결과 패턴이 도시되어 있다. 예를 들어, 표준 셀 라이브러리를 이용하여 반도체 소자의 레이아웃을 설계하는 경우에 필요에 따라 도 2의 폴리실리콘 영역(170)에 상응하는 게이트 길이를 d 만큼 증가시켜야 할 경우가 있다. 이 경우 종래에는 도 3과 같이 직접 게이트 길이를 증가시켜 폴리실리콘 영역(175)으로 편집하였다. 이 경우 설계 규칙 검사 시에 게이트 길이 증가에 따라 추가적인 설계 규칙 위반이 발생할 수 있다.

예를 들어, 게이트 길이가 d 만큼 증가함에 따라, 폴리실리콘 영역(175)이 차지하는 면적이 증가하므로 인접한 다른 폴리실리콘 영역(150)과의 관계에서 설계 규칙 위반이 발생할 수 있다. 설계자는 상기 게이트 길이의 증가를 마진 범위 내에서 수행하였으므로 위와 같이 새로이 발생하는 설계 규칙 위반은 설계자의 관심 범위 밖에 있는, 즉 무시되어도 좋은 성질의 설계 규칙 위반일 수 있다. 한편, 반도체 소자의 레이아웃 설계에 있어서, 상기와 같은 바이어싱으로 인한 다수의 설계 규칙 위반과 실제로 설계자가 주의 깊게 관찰하여야 할 설계 규칙 위반이 혼재되어 발생하는 경우 목표로 하는 정확한 설계가 곤란할 수 있다.

도 4는 본 발명의 일 실시예에 따른 반도체 소자의 설계 방법을 나타내는 순서도이다.

도 4를 참조하면, 본 발명의 일 실시예에 따라 반도체 소자를 설계하기 위하여, 레이아웃 상의 트랜지스터를 선택하고(단계 S110), 선택한 트랜지스터의 폴리곤의 데이터 타입을 변경하고(단계 S131), 상기 폴리곤의 변경되기 이전의 데이터 타입에 기초하여 설계 규칙 검사를 수행하고(단계 S151), 상기 폴리곤의 변경된 이후의 데이터 타입에 기초하여 광 근접 보정을 수행할 수 있다(단계 S171).

도 1에 도시된 바이어싱 데이터를 설정하는 단계(S130)는, 도 4에서 선택한 트랜지스터의 폴리곤의 데이터 타입을 변경하는 단계(S131)에 상응할 수 있다. 이 경우 상기 바이어싱 데이터의 설정은 상기 폴리곤의 데이터 타입의 변경에 해당될 수 있다.

즉, 바이어싱 데이터는 레이아웃의 폴리곤의 형태를 변경하기 위해 설정하는 것이며, 상기 바이어싱 데이터의 설정은 원하지 않는 설계 규칙 위반을 회피하기 위해 상기 폴리곤의 데이터 타입만을 변경하는 방식으로 수행될 수 있다. 이 경우 실제 마스크 레이아웃의 수정은 광 근접 보정 단계에서 상기 변경된 데이터 타입에 기초하여 수행될 수 있다.

본 발명의 일 실시예에 따르면, 기존 레이아웃에 존재하는 대상 폴리곤의 모양을 변경하지 않고 데이터 타입을 변경하여 설계 규칙 검사 시에 설계 규칙 위반을 회피하도록 할 수 있다. 이 경우 해당 패턴에 대하여 광 근접 보정 단계에서 추가적으로 스케일링(scaling)하는 작업을 진행할 수 있다. 일반적으로 레이아웃 상에 존재하는 폴리곤들은 각각 레이어 번호(layer number) 및 데이터 타입(data type)을 포함하여 정의될 수 있다. 레이어 번호는 실제 제작되는 마스크 번호와 맵핑되는 물리적인 레이어의 넘버링에 해당할 수 있다. 예를 들어, 레이어 번호는 폴리실리콘 형성을 위한 레이어 또는 금속층 형성을 위한 레이어 등을 구별하기 위한 번호일 수 있다.

데이터 타입은 해당 레이어에서 해당 폴리곤의 목적을 나타내기 위해 지정될 수 있다. 즉, 폴리곤은 그 목적에 따라 드로잉(drawing) 또는 텍스트(text) 등을 나타낼 수 있는데, 상기 데이터 타입은 해당 폴리곤이 나타내는 개체의 특성을 구분하기 위해 설정될 수 있다. 데이터 타입을 변경한 후에 설계 규칙 검사를 수행하는 방식에 대하여는 도 5 내지 도 8 및 도 9 내지 도 12를 참조하여 후술한다.

본 발명의 일 실시예에 따른 반도체 소자의 설계 방법은 상기 폴리곤의 변경된 이후의 데이터 타입에 기초하여 상기 레이아웃의 설계 규칙 검사를 수행하는 단계를 더 포함할 수 있다. 이에 대하여는 도 13을 참조하여 후술하기로 한다.

도 1에 도시된 설정된 바이어싱 데이터를 무시하고 설계 규칙 검사를 수행하는 단계(S150)는, 도 4에서 폴리곤의 변경되기 이전의 데이터 타입에 기초하여 레이아웃의 설계 규칙 검사를 수행하는 단계(S151)에 상응할 수 있다. 즉, 레이어의 폴리곤 형태 변경을 위해 데이터 타입의 변경을 수행하였을 뿐 폴리곤의 형태를 직접 수정하지 않으므로, 설계 규칙 검사는 상기 변경된 데이터 타입을 간과한 채로 수행할 수 있다.

도 1에 도시된 설정된 바이어싱 데이터를 적용하여 광 근접 보정을 수행하는 단계(S170)는, 도 4에서 폴리곤의 변경된 이후의 데이터 타입에 기초하여 광 근접 보정을 수행하는 단계(S171)에 상응할 수 있다. 해당 폴리곤의 형태 정보 및 데이터 타입 정보를 기초로 광 근접 보정 단계를 수행하므로, 레이아웃 변경에 따른 설계 규칙 위반을 회피하면서 마스크 레이아웃을 수정할 수 있다.

도 5 내지 도 8은 도 4의 방법에 따라 트랜지스터의 게이트 길이를 수정하는 방법을 설명하기 위한 도면들이다.

도 5를 참조하면, 레이아웃 상의 변경 전 트랜지스터(10)를 구성하는 폴리곤들이 배치되어 있다. 구체적으로, 트랜지스터(10)는 엔웰(Nwell) 영역(110), 액티브 영역들(130, 135) 및 폴리실리콘 영역들(150, 170)로 이루어지는 게이트들을 포함할 수 있다. 상술한 바와 같이, 설계자가 폴리실리콘 영역(170)이 나타내는 게이트의 길이(length)를 변경하고자 하는 경우 데이터 타입을 변경하여 설계 규칙 위반을 피할 수 있다.

도 5에는 게이트 형성을 위한 폴리실리콘 영역들(150, 170)이 도시되어 있다. 폴리실리콘 영역들(150, 170)에 대응하는 폴리곤들에는 레이어 번호 및 데이터 타입이 지정되어 있다. 즉, 두 개의 게이트들을 형성하는 폴리실리콘 영역들(150, 170)에 대응하는 폴리곤들에는 각각 (7, 0)의 레이어 번호 및 데이터 타입이 지정되어 있다. 폴리실리콘 영역들(150, 170)에 대응하는 폴리곤들의 레이어 번호는 7이고, 이는 게이트 형성을 위한 폴리실리콘 레이어가 7로서 특정됨을 의미할 수 있다. 0으로 지정된 데이터 타입은 상기 폴리곤들이 드로잉 목적의 데이터를 나타냄을 의미할 수 있다. 이하에서는 레이어 상에서 폴리실리콘 영역(170)에 상응하는 게이트의 길이(GL)를 수정하는 과정을 설명한다.

설계자가 폴리실리콘 영역(170)에 해당하는 게이트의 길이(GL)를 d 만큼 증가시키려는 경우에, 폴리실리콘 영역(170)에 대응하는 게이트 폴리곤의 데이터 타입을 일반적인 드로잉을 나타내는 데이터 타입에서 드로잉인 동시에 d 만큼의 바이어싱을 나타내는 데이터 타입으로 변경할 수 있다. 예를 들어, 도 6에서 데이터 타입 0은 바이어싱 없는 보통의 드로잉을 나타내는 데이터 타입일 수 있다. 또한 데이터 타입 2는 해당 폴리곤이 드로잉 목적을 가지는 동시에 d 만큼의 게이트 길이(gate length) 증가를 나타내는 데이터 타입일 수 있다. 이 경우에 데이터 타입 2는 본 발명의 실시예에 따라 바이어싱 데이터를 무시하고 설계 규칙 검사를 수행하기 위하여 추가적으로 도입되는 데이터 타입일 수 있다. 0 또는 2와 같은 데이터 타입과 관련된 표시는 예시적인 것이며, 실시예에 따라서 다른 표기로서 각 데이터 타입을 나타낼 수도 있다.

도 6을 참조하면, 폴리실리콘 영역(170)으로 형성되는 게이트와 관련된 레이어 번호 및 데이터 타입이 (7, 0)에서 (7, 2)로 변경되었음을 알 수 있다. 도 6에 도시된 점선 부분, 즉 설계자가 바이어싱을 통해 게이트의 형태를 변경하고자 추가되는 폴리실리콘 영역들(171, 172)에 관한 정보는 변경되는 데이터 타입 2 에 포함되는 것으로 볼 수 있다. 상술한 바와 같이, 데이터 타입 0은 일반 드로잉을 나타내는 데이터 타입일 수 있으며, 데이터 타입을 0에서 2로 변경함으로써, 게이트 형성을 위한 폴리실리콘 영역(170)을 나타내는 폴리곤은 추후 광 근접 보정 과정에서 수행되는 게이트 길이의 바이어싱에 관한 정보를 포함하게 된다. 변경할 게이트의 폴리곤의 레이어 번호는 7로 계속 유지하여 줄 수 있다.

도 6에는 하나의 게이트 길이 바이어싱에 관한 데이터 타입이 도시되어 있다. 실시예에 따라서, 마진 범위 내에서 다양한 수치의 바이어싱에 상응하는 데이터 타입들을 정의할 수 있다. 예를 들어, 일 실시예에서, 데이터 타입 2는 2 나노미터(nm) 바이어싱을 나타내고, 데이터 타입 3은 3nm 바이어싱을 나타낼 수 있다. 이 경우 설계자는 게이트 길이를 2 nm 증가시키려는 경우에 데이터 타입을 0에서 2로 변경할 수 있다. 마찬가지로, 설계자가 게이트 길이를 3 nm 증가시키려는 경우 데이터 타입을 0에서 3으로 변경할 수 있다.

도 6에는 변경 이전의 폴리실리콘 영역(170)의 양쪽 방향에 대하여 추가되는 폴리실리콘 영역들(171, 172)이 도시되어 있다. 실시예에 따라서, 변경하고자 하는 원래의 폴리실리콘 영역(170)의 한 쪽 방향에 대하여 바이어싱 영역이 추가될 수 있다. 즉, 게이트 길이를 d 만큼 증가시키기 위하여, 도 6에는 d/2 의 폭 만큼 폴리실리콘 영역(170)의 양쪽 방향으로 추가되는 폴리실리콘 영역들(171, 172)이 도시되어 있으나, 실시예에 따라서 d 의 폭만큼 폴리실리콘 영역(170)의 한쪽 방향으로 바이어싱 영역을 형성할 수도 있다.

폴리곤의 데이터 타입을 변경하는 방식으로 바이어싱 데이터를 설정한 후에, 레이아웃의 설계 규칙 검사를 수행할 수 있다. 이 경우에 변경되는 데이터 타입인 2에 대하여는 변경 전 데이터 타입인 0 과 동일하게 설계 규칙을 적용하도록 할 수 있다. 즉, 변경 전 데이터 타입인 0과 변경 후 데이터 타입인 2를 구분하지 않고 설계 규칙 검사를 수행할 수 있다. 따라서, 추가되는 폴리실리콘 영역들(171, 172)은 설계 규칙 검사 단계에서 고려되지 않을 수 있다.

폴리실리콘 영역(170)을 나타내는 폴리곤의 데이터 타입만 변경되었으므로, 이 경우에 변경되는 데이터 타입은 설계 규칙 검사의 결과에 영향을 주지 않도록 할 수 있다. 따라서 게이트 길이의 바이어싱을 위해 변경하는 데이터 타입과 관계없이 설계 규칙 검사가 이루어질 수 있다. 폴리실리콘 영역(170)에 상응하는 게이트 길이의 바이어싱과 무관하게 설계 규칙 검사를 수행하므로, 상기 바이어싱으로 인한 추가적인 설계 규칙 위반은 발생하지 않는다. 따라서, 신속하고 정확하게 반도체 소자의 설계를 수행할 수 있다.

도 7을 참조하면, 광 근접 보정 단계에서 상기 변경한 데이터 타입의 정보를 활용하여 게이트 길이의 바이어싱을 수행하게 된다. 광 근접 보정은 레이아웃에 의해 제작된 마스크로 포토리소그래피 공정을 수행하는 경우에 발생하는 광 근접 효과를 보상하기 위한 과정이다. 즉, 광 근접 효과에 의하여 실제 마스크 상의 패턴과 웨이퍼 상에 나타나는 패턴에 차이가 발생하는데, 상기 웨이퍼 상에 나타나는 패턴이 설계한 레이아웃의 패턴과 가능한 한 유사하게 되도록 마스크의 패턴을 변형하여 주는 단계가 광 근접 보정 단계가 된다.

본 발명의 일 실시예에 따른 반도체 소자의 설계 방법에서는, 광 근접 보정 단계에서 광 근접 효과뿐만 아니라 상기 설정된 바이어싱 데이터에 기초하여 광 근접 보정을 수행할 수 있다. 즉, 광 근접 보정 단계에 있어서, 변경한 데이터 타입에 기초하여 게이트 길이를 증가하는 보정을 한 후에 상기 보정된 레이아웃을 기초로 광 근접 효과를 보상하여 마스크 패턴을 생성할 수 있다. 도 8을 참조하면, 본 발명의 일 실시예에 따라 최종적으로 설계된 레이아웃이 도시되어 있다. 편의상 광 근접 효과를 보상한 보정은 도 8에 도시하지 않았다.

도 9 내지 도 12는 도 4의 방법에 따라 트랜지스터 너비를 수정하는 방법을 설명하기 위한 도면들이다.

도 9를 참조하면, 도 5와 마찬가지로 레이아웃 상의 변경 전 트랜지스터(10)를 구성하는 폴리곤들이 배치되어 있다. 구체적으로, 트랜지스터(10)는 엔웰(Nwell) 영역(110), 액티브 영역들(130, 135) 및 폴리실리콘 영역들(150, 170)로 이루어지는 게이트들을 포함할 수 있다. 설계자가 액티브 영역(130)이 나타내는 트랜지스터의 너비(width)를 변경하고자 하는 경우 데이터 타입을 변경하여 설계 규칙 위반을 피할 수 있다.

도 9에서, 액티브 영역들(130, 135)에 대응하는 폴리곤들에는 레이어 번호 및 데이터 타입이 지정되어 있다. 즉, 액티브 영역들(130, 135)에 대응되는 폴리곤들에는 각각 (5, 0)의 레이어 번호 및 데이터 타입이 지정되어 있다. 도 5의 폴리실리콘 영역들(150, 170)과는 달리, 액티브 영역들(130, 135)에 대응하는 폴리곤들의 레이어 번호는 5이고, 이는 액티브 영역을 형성하기 위한 레이어가 5로서 특정됨을 의미할 수 있다. 도 5의 폴리실리콘 영역들(150, 170)과 유사하게, 0으로 지정된 폴리곤들의 데이터 타입은 상기 폴리곤들이 드로잉 목적의 데이터를 나타냄을 의미할 수 있다. 이하에서는 레이어 상에서 액티브 영역(130)의 너비(W)를 수정하는 과정을 설명한다.

설계자가 액티브 영역(130)의 너비(W)를 e만큼 증가시키려는 경우에, 액티브 영역(130)에 대응하는 폴리곤의 데이터 타입을 일반적인 드로잉을 나타내는 데이터 타입에서 드로잉인 동시에 e 만큼의 바이어싱을 나타내는 데이터 타입으로 변경할 수 있다. 예를 들어, 도 10에서 데이터 타입 0은 바이어싱 없는 보통의 드로잉을 나타내는 데이터 타입일 수 있다. 또한 데이터 타입 3은 e 만큼의 너비 증가를 나타내는 데이터 타입일 수 있다. 도 6을 참조하여 설명한 것과 유사하게, 데이터 타입 3은 본 발명의 실시예에 따라 바이어싱 데이터를 무시하고 설계 규칙 검사를 수행하기 위하여 추가적으로 도입되는 데이터 타입일 수 있다. 0 또는 3과 같은 데이터 타입과 관련된 표시는 예시적인 것이며, 실시예에 따라서 다른 표기로서 각 데이터 타입을 나타낼 수도 있다.

도 10을 참조하면, 액티브 영역(130)의 폴리곤과 관련된 레이어 번호 및 데이터 타입이 (5, 0)에서 (5, 3)으로 변경되었음을 알 수 있다. 도 10에 도시된 점선 부분, 즉 설계자가 바이어싱을 통해 트랜지스터의 너비를 변경하고자 추가되는 액티브 영역들(131, 132)에 관한 정보는 변경되는 데이터 타입 3에 포함되는 것으로 볼 수 있다. 상술한 바와 같이, 데이터 타입 0은 일반 드로잉을 나타내는 데이터 타입일 수 있으며, 데이터 타입을 0에서 3으로 변경함으로써, 액티브 영역(130)을 나타내는 폴리곤은 추후 광 근접 보정 과정에서 수행되는 바이어싱에 관한 정보를 포함하게 된다. 변경할 액티브 영역(130)에 상응하는 폴리곤의 레이어 번호는 5로 계속 유지하여 줄 수 있다.

도 10에는 변경 이전의 액티브 영역(130)의 양쪽 방향에 대하여 추가되는 액티브 영역들(131, 132)이 도시되어 있다. 도 6을 참조하여 설명한 것과 유사하게, 실시예에 따라서 변경하고자 하는 원래의 액티브 영역(130)의 한 쪽 방향에 대하여 바이어싱 영역이 추가될 수 있다.

전술한 바와 같이, 폴리곤의 데이터 타입을 변경하는 방식으로 바이어싱 데이터를 설정한 후에, 레이아웃의 설계 규칙 검사를 수행할 수 있다. 이 경우에 변경되는 데이터 타입인 3에 대하여는 변경 전 데이터 타입인 0과 동일하게 설계 규칙을 적용하도록 할 수 있다. 즉, 변경 후 데이터 타입인 3을 변경 전 데이터 타입인 0과 동일한 것으로 간주하여 설계 규칙 검사를 수행할 수 있다. 이에 따라, 추가되는 액티브 영역들(131, 132)은 설계 규칙 검사 단계에서 고려되지 않을 수 있다.

액티브 영역(130)을 나타내는 폴리곤의 데이터 타입만 변경되었으므로, 이 경우에 변경되는 데이터 타입은 설계 규칙 검사의 결과에 영향을 주지 않도록 할 수 있다. 따라서 액티브 영역의 바이어싱을 위해 변경하는 데이터 타입과 관계없이 설계 규칙 검사가 이루어질 수 있다. 액티브 영역(130)에 상응하는 폴리곤의 바이어싱과 무관하게 설계 규칙 검사를 수행하므로, 상기 바이어싱으로 인한 추가적인 설계 규칙 위반은 발생하지 않는다. 따라서, 신속하고 정확하게 반도체 소자의 설계를 수행할 수 있다.

도 11을 참조하면, 광 근접 보정 단계에서 상기 변경한 데이터 타입의 정보를 활용하여 액티브 영역(130)의 바이어싱을 수행하게 된다. 본 발명의 일 실시예에 따른 반도체 소자의 설계 방법에서는, 광 근접 보정 단계에서 광 근접 효과뿐만 아니라 상기 설정된 바이어싱 데이터에 기초하여 광 근접 보정을 수행할 수 있다. 즉, 광 근접 보정 단계에 있어서, 변경한 데이터 타입에 기초하여 액티브 영역을 수정하는 보정을 한 후에 상기 보정된 레이아웃을 기초로 광 근접 효과를 보상하여 마스크 패턴을 생성할 수 있다. 도 12를 참조하면, 본 발명의 일 실시예에 따라 최종적으로 설계된 레이아웃이 도시되어 있다. 도 8과 마찬가지로, 광 근접 효과를 보상한 보정은 편의상 도 12에 도시하지 않았다.

도 5 내지 도 8을 참조하여 본 발명의 일 실시예에 따라 트랜지스터의 게이트 길이를 수정하는 방법을 설명하였고, 도 9 내지 도 12를 참조하여 본 발명의 일 실시예에 따라 트랜지스터 너비를 수정하는 방법을 설명하였다. 다만 이는 본 발명을 설명하기 위한 예시이며, 본 발명의 권리 범위가 트랜지스터의 게이트 길이 또는 트랜지스터 너비의 수정에 국한되는 것은 아니다. 본 발명의 일 실시예에 따라 반도체 소자의 레이아웃 상에서 다른 다양한 폴리곤들의 수정이 가능하다.

도 13은 본 발명의 일 실시예에 따른 반도체 소자의 설계 방법을 나타내는 순서도이다.

도 13을 참조하면, 본 발명의 일 실시예에 따라 반도체 소자를 설계하기 위하여, 레이아웃 상의 트랜지스터를 선택하고(단계 S110), 선택한 트랜지스터의 폴리곤의 데이터 타입을 변경하고(단계 S131), 상기 폴리곤의 변경되기 이전의 데이터 타입에 기초하여 상기 데이터 타입의 변경에 대한 설계 규칙 검사를 수행한다(단계 S151). 상기 폴리곤의 변경된 이후의 데이터 타입에 기초하여 설계 규칙 검사를 수행하고(단계 S153), 상기 폴리곤의 변경된 이후의 데이터 타입에 기초하여 광 근접 보정을 수행할 수 있다(단계 S171).

도 4의 실시예와 달리, 도 13의 실시예는 폴리곤의 변경된 이후의 데이터 타입에 기초하여 상기 데이터 타입의 변경에 대한 설계 규칙 검사를 수행하는 단계(S153)를 더 포함할 수 있다. 폴리곤의 변경되기 이전의 데이터 타입에 기초하여 설계 규칙 검사를 수행하는 단계(S151)와 변경된 이후의 데이터 타입에 기초하여 설계 규칙 검사를 수행하는 단계(S153)를 구분함으로써 설계자가 선택적으로 설계 규칙 위반을 고려할 수 있다.

폴리곤의 변경된 이후의 데이터 타입에 기초한 설계 규칙 검사는, 예를 들어 도 5 내지 도 8의 실시예에서 데이터 타입 0과 데이터 타입 2를 구분하여 설계 규칙을 검사하는 방식으로 수행될 수 있다. 즉, 폴리곤의 변경 되기 이전의 데이터 타입에 기초한 설계 규칙 검사(S151)에서는, 폴리곤의 데이터 타입 0과 데이터 타입 2를 구분하지 않고 설계 규칙을 검사하므로 바이어싱에 따른 추가적인 설계 규칙 위반을 발생하지 않도록 할 수 있다.

반면에, 폴리곤의 변경된 이후의 데이터 타입에 기초한 설계 규칙 검사(S153)에서는 폴리곤의 데이터 타입 0과 데이터 타입 2를 구분하여 설계 규칙을 검사한다. 이 경우에는 데이터 타입이 변경된 폴리곤에 대해서만 설계 규칙 검사를 수행할 수 있다. 이에 따라, 설계자의 실수로 잘못된 데이터 타입이 사용되었는지를 체크할 수 있다. 따라서 설계자는 이 단계에서 데이터 타입을 변경한 폴리곤의 무결성을 체크할 수 있다. 즉, 변경된 이후의 데이터 타입에 기초한 설계 규칙 검사는 변경 사항의 적합성에 대한 최소한의 검사를 수행하는 것일 수 있다.

도 14는 본 발명의 일 실시예에 따른 반도체 소자의 설계 방법을 나타내는 순서도이다.

도 14를 참조하면, 본 발명의 일 실시예에 따라 반도체 소자를 설계하기 위하여, 레이아웃 상의 트랜지스터를 선택하고(단계 S110), 상기 선택한 트랜지스터의 변경할 제1 폴리곤과 관계된 제2 폴리곤을 추가한다(단계 S133). 상기 추가된 제2 폴리곤의 데이터 타입을 설정하고(단계 S135), 상기 제1 폴리곤에 기초하여 제1 설계 규칙 검사를 수행하며(단계 S155), 상기 제2 폴리곤에 기초하여 제2 설계 규칙 검사를 수행한다(단계 S157). 상기 제1 폴리곤 및 상기 제2 폴리곤을 병합하여 제3 폴리곤을 생성하고(단계 S173), 상기 제3 폴리곤에 기초하여 광 근접 보정을 수행한다(단계 S175).

도 1에 도시된 바이어싱 데이터를 설정하는 단계(S130)는, 도 14에서 변경할 제1 폴리곤과 관계된 제2 폴리곤을 추가하는 단계를 포함할 수 있다. 도 4에 도시된 실시예와는 달리, 도 14에 도시된 실시예에서는 변경할 폴리곤, 즉 제1 폴리곤과 관계된 제2 폴리곤을 추가하는 방식으로 바이어싱 데이터를 설정할 수 있다. 이 경우 상기 바이어싱 데이터의 설정은 제2 폴리곤의 추가에 해당될 수 있다.

즉, 바이어싱 데이터는 레이아웃의 폴리곤의 형태를 변경하기 위해 설정하는 것이며, 상기 바이어싱 데이터의 설정은 원하지 않는 설계 규칙 위반을 회피하기 위해 새로운 제2 폴리곤을 추가하는 방식으로 수행될 수 있다. 이 경우 실제 마스크 레이아웃의 수정은 설계 규칙 검사 이후에 상기 제1 폴리곤 및 제2 폴리곤을 병합하는 방식으로 수행될 수 있다.

본 발명의 일 실시예에 따르면, 기존 레이아웃에 존재하는 대상 제1 폴리곤의 모양을 변경하지 않고 관련된 제2 폴리곤을 추가하여 설계 규칙 검사 시에 설계 규칙 위반을 회피하도록 할 수 있다. 이 경우 해당 패턴에 대하여 광 근접 보정 단계에서 상기 제1 폴리곤과 제2 폴리곤을 제3 폴리곤으로 병합(merge)하는 작업을 진행할 수 있다. 일 실시예에서, 바이어싱 데이터를 설정하는 단계(S130)는 추가된 제2 폴리곤의 데이터 타입을 설정하는 단계(S135)를 더 포함할 수 있다.

도 1에 도시된 설정된 바이어싱 데이터를 무시하고 설계 규칙 검사를 수행하는 단계(S150)는, 도 14에서 상기 제1 폴리곤에 기초하여 제1 설계 규칙 검사를 수행하는 단계(S155)를 포함할 수 있다. 상기 바이어싱 데이터의 설정은 제2 폴리곤을 추가하는 방식으로 수행되었으므로, 제1 폴리곤에 기초하여 설계 규칙 검사를 하는 경우에 바이어싱으로 인한 추가적인 설계 규칙 위반은 발생하지 않을 수 있다.

일 실시예에서, 도 1에 도시된 설정된 바이어싱 데이터를 무시하고 설계 규칙 검사를 수행하는 단계(S150)는, 상기 제2 폴리곤에 기초하여 제2 설계 규칙 검사를 수행하는 단계(S157)를 더 포함할 수 있다. 상기 제2 설계 규칙 검사는, 추가된 제2 폴리곤에 대하여 레이어 번호 또는 데이터 타입과 관련된 검사일 수 있다. 즉, 상기 제2 설계 규칙 검사가 추가된 제2 폴리곤에 대한 최소한의 규칙 검사인 경우, 최소 선폭 또는 인접 폴리곤과의 이격에 관한 검사는 포함되지 않을 수 있다. 이에 따라, 폴리곤의 바이어싱에 따른 추가적인 설계 규칙 위반이 발생하는 것을 방지할 수 있다.

도 1에 도시된 설정된 바이어싱 데이터를 적용하여 광 근접 보정을 수행하는 단계(S170)는, 도 14에서 제1 폴리곤 및 제2 폴리곤을 병합하여 제3 폴리곤을 생성하는 단계(S173) 및 상기 제3 폴리곤에 기초하여 광 근접 보정을 수행하는 단계(S175)를 포함할 수 있다. 제1 및 제2 설계 규칙 검사을 수행한 이후에, 바이어싱을 실제로 적용하기 위하여 제1 및 제2 폴리곤을 병합하는 과정이 진행된다. 상기 제1 및 제2 폴리곤을 병합하여 생성된 제3 폴리곤은 설계 변경이 적용된 형태의 레이아웃을 구성하게 된다. 생성된 제3 폴리곤을 기초로 광 근접 보정을 수행하므로 바이어싱이 적용된 레이아웃으 마스크로서 제작할 수 있게 된다. 이에 따라, 바이어싱에 따른 추가적인 설계 규칙 위반을 방지하여 설계 변경을 실제 레이아웃에 적용할 수 있다.

도 15 내지 도 18은 도 14의 방법에 따라 트랜지스터의 게이트 길이를 수정하는 방법을 설명하기 위한 도면들이다. 도 15 내지 도 17에서는, 변경하고자 하는 폴리실리콘 영역(27)의 레이어를 제외한 다른 레이어의 폴리곤들에 대하여는 점선으로 도시하였다.

도 15를 참조하면, 레이아웃 상의 변경 전 트랜지스터(20)를 구성하는 폴리곤들이 배치되어 있다. 구체적으로, 트랜지스터(20)는 엔웰(Nwell) 영역(210), 액티브 영역들(230, 235) 및 폴리실리콘 영역들(250, 270)로 이루어지는 게이트들을 포함할 수 있다. 상술한 바와 같이, 설계자가 폴리실리콘 영역(270)이 나타내는 게이트의 길이(length)를 변경하고자 하는 경우 폴리실리콘 영역(270)을 나타내는 제1 폴리곤과 관련된 제2 폴리곤을 추가하여 설계 규칙 위반을 피할 수 있다.

도 15에는 게이트 영역을 위한 폴리실리콘 영역들(250, 270)이 도시되어 있다. 도 5와 마찬가지로, 폴리실리콘 영역들(150, 170)에 대응하는 폴리곤들에는 레이어 번호 및 데이터 타입이 지정되어 있다. 즉, 두 개의 게이트들을 형성하는 폴리실리콘 영역들(250, 270)에 대응하는 폴리곤들에는 각각 (7, 0)의 레이어 번호 및 데이터 타입이 지정되어 있다. 이하에서는 레이어 상에서 폴리실리콘 영역(270)에 상응하는 게이트의 길이(GL)를 수정하는 과정을 설명한다.

설계자가 폴리실리콘 영역(270)에 해당하는 게이트의 길이(GL)를 d 만큼 증가시키려는 경우에, 폴리실리콘 영역(170)에 대응하는 제1 폴리곤과 관계된 제2 폴리곤을 추가할 수 있다. 예를 들어, 도 16에 도시된 바와 같이 제1 폴리곤에 추가되는 폴리실리콘 영역들(271, 272)을 나타내는 제2 폴리곤들을 설정할 수 있다. 추가되는 제2 폴리곤들의 레이어 번호는 7로 지정하고, 데이터 타입은 10으로 지정할 수 있다.

제2 폴리곤은 제1 폴리곤들과 같은 레이어에 의해 생성되므로 제1 폴리곤과 같은 레이어 번호 7을 포함할 수 있다. 데이터 타입 10은 상기 추가되는 제2 폴리곤들이 제1 설계 규칙 검사 단계에서 배제하기 위해 지정될 수 있다. 즉, 데이터 타입 10는 해당 폴리곤이 바이어싱을 위해 추가된 폴리곤임을 나타낼 수 있다. 전술한 바와 같이, 0 또는 10 과 같은 데이터 타입과 관련된 표시는 예시적인 것이며, 실시예에 따라서 다른 표기로서 각 데이터 타입을 나타낼 수도 있다.

제2 폴리곤을 추가한 후에 제1 폴리곤에 기초하여 제1 설계 규칙 검사를 수행할 수 있다(단계 S155). 제1 설계 규칙 검사 단계에서는 추가된 제2 폴리곤과 관계없이 제1 폴리곤에 기초하여 검사를 수행하므로, 바이어싱에 따른 추가적인 설계 규칙 위반을 방지할 수 있다. 도 16에는 변경 이전의 폴리실리콘 영역(270)의 양쪽 방향에 대하여 추가되는 폴리실리콘 영역들(271, 272)이 도시되어 있다. 전술한 바와 같이 실시예에 따라 변경하고자 하는 원래의 폴리실리콘 영역(270)의 한 쪽 방향에 대하여 바이어싱 영역이 추가될 수 있다.

제1 설계 규칙 검사를 수행한 후에, 제2 폴리곤에 기초하여 제2 설계 규칙 검사를 수행할 수 있다(단계 S157). 즉, 도 16에서 추가되는 폴리실리콘 영역들(271, 272)에 대하여 제2 설계 규칙 검사를 수행할 수 있으며, 이 경우 추가되는 폴리곤들의 레이어 번호 및 데이터 타입과 관련된 최소한의 설계 규칙만을 검사할 수 있다. 상기와 같이 최소한의 설계 규칙만을 체크하는 제2 설계 규칙 검사를 수행함으로써, 바이어싱에 따른 추가적인 설계 규칙 위반의 발생을 방지할 수 있다.

제2 설계 규칙 검사를 수행한 수에, 상기 제1 폴리곤과 제2 폴리곤을 병합하여 제3 폴리곤을 생성할 수 있다(단계 S173). 도 17을 참조하면 제1 폴리곤(270)과 제2 폴리곤들(271, 272)이 동일 레이어 상에서 병합되어 생성된 제3 폴리곤(275)이 도시되어 있다. 상기 병합된 제3 폴리곤을 기초로 광 근접 보정을 수행할 수 있다(단계 S175). 도 18에는 상기 제1 폴리곤과 제2 폴리곤의 병합이 완료된 레이아웃이 도시되어 있다. 병합이 완료된 레이아웃을 기초로 광 근접 보정을 수행할 수 있다.

비록 도시되지는 않았으나, 도 14의 방법에 따른 트랜지스터의 너비의 수정 또한 도 15 내지 도 18을 참조하여 설명한 바와 유사한 방법으로 진행할 수 있다. 즉, 액티브 영역(230)에 대한 바이어싱을 수행하려는 경우, 액티브 영역(230)을 나타내는 제1 폴리곤과 관련된 제2 폴리곤을 추가하고, 상기 제1 폴리곤에 기초하여 제1 설계 규칙 검사를 수행하며, 상기 제2 폴리곤에 기초하여 제2 설계 규칙 검사를 수행한다. 상기 제1 폴리곤 및 제2 폴리곤을 병합하여 제3 폴리곤을 생성하고, 상기 제3 폴리곤에 기초하여 광 근접 보정을 수행한다. 상기와 같은 방법으로 액티브 영역(230)에 관한 바이어싱을 추가적인 설계 규칙 위반의 발생을 방지하여 수행할 수 있다.

도 15 내지 도 18을 참조하여 본 발명의 일 실시예에 따라 트랜지스터의 게이트 길이를 수정하는 방법을 설명하였다. 다만 이는 본 발명을 설명하기 위한 예시이며, 본 발명의 권리 범위가 트랜지스터의 게이트 길이의 수정에 국한되는 것은 아니다. 본 발명의 일 실시예에 따라 반도체 소자의 레이아웃 상에서 다른 다양한 폴리곤들의 수정이 가능하다. 따라서, 설계자의 의도대로 반도체 소자의 레이아웃을 설계할 수 있다.

본 발명은 반도체 소자를 설계하는 경우 유용하게 이용될 수 있다. 특히, 컴퓨터 지원 설계(Computer Aided Design; CAD)를 통해 반도체 소자를 설계하는 경우 본 발명을 적용하여 신속하고 정확하게 반도체 소자의 레이아웃을 설계할 수 있다.

이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

1. 레이아웃 상의 트랜지스터를 선택하는 단계;
   상기 선택한 트랜지스터의 특성 변경을 위한 바이어싱 데이터를 설정하는 단계;
   상기 설정된 바이어싱 데이터를 무시하고 설계 규칙 검사(Design Rule Check; DRC)를 수행하는 단계; 및
   상기 설정된 바이어싱 데이터를 적용하여 광 근접 보정(Optical Proximity Correction; OPC)을 수행하는 단계를 포함하는 반도체 소자의 설계 방법.
2. 제1 항에 있어서, 바이어싱 데이터를 설정하는 단계는,
   상기 선택한 트랜지스터의 폴리곤의 데이터 타입을 변경하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 설계 방법.
3. 제2 항에 있어서,
   상기 설정된 바이어싱 데이터를 무시하고 설계 규칙 검사를 수행하는 단계는,
   상기 폴리곤의 변경되기 이전의 데이터 타입에 기초하여 상기 레이아웃의 설계 규칙 검사를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 설계 방법.
4. 제3 항에 있어서,
   상기 설정된 바이어싱 데이터를 적용하여 광 근접 보정을 수행하는 단계는,
   상기 폴리곤의 변경된 이후의 데이터 타입에 기초하여 광 근접 보정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 설계 방법.
5. 제2 항에 있어서,
   상기 변경된 데이터 타입에 의해, 상기 선택한 트랜지스터의 너비(width) 또는 게이트 길이(gate length)가 수정되는 것을 특징으로 하는 반도체 소자의 설계 방법.
6. 제1 항에 있어서, 상기 바이어싱 데이터를 설정하는 단계는, 상기 선택한 트랜지스터의 변경할 제1 폴리곤과 관계된 제2 폴리곤을 추가하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 설계 방법.
7. 제6 항에 있어서,
   상기 설정된 바이어싱 데이터를 무시하고 설계 규칙 검사를 수행하는 단계는,
   상기 제1 폴리곤에 기초하여 제1 설계 규칙 검사를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 설계 방법.
8. 제7 항에 있어서,
   상기 제2 폴리곤에 기초하여 제2 설계 규칙 검사를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 설계 방법.
9. 제8 항에 있어서,
   상기 제2 설계 규칙 검사는 상기 제2 폴리곤의 레이어 데이터 및 데이터 타입과 관련된 검사인 것을 특징으로 하는 반도체 소자의 설계 방법.
10. 제6 항에 있어서, 상기 설정된 바이어싱 데이터를 적용하여 광 근접 보정을 수행하는 단계는,
    상기 제1 폴리곤 및 상기 제2 폴리곤을 병합하여 제3 폴리곤을 생성하는 단계; 및
    상기 제3 폴리곤에 기초하여 광 근접 보정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 설계 방법.

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