TW201531816A - 多重圖案化的方法、電子裝置與電腦可讀取儲存媒體 - Google Patents

多重圖案化的方法、電子裝置與電腦可讀取儲存媒體 Download PDF

Info

Publication number
TW201531816A
TW201531816A TW103146361A TW103146361A TW201531816A TW 201531816 A TW201531816 A TW 201531816A TW 103146361 A TW103146361 A TW 103146361A TW 103146361 A TW103146361 A TW 103146361A TW 201531816 A TW201531816 A TW 201531816A
Authority
TW
Taiwan
Prior art keywords
pattern
value
mask
file
dielectric constant
Prior art date
Application number
TW103146361A
Other languages
English (en)
Other versions
TWI536124B (zh
Inventor
Chia-Ming Ho
Chia-Yi Chen
Hsiu-Wen Hsueh
jun-fu Huang
Shao-Heng Chou
Original Assignee
Taiwan Semiconductor Mfg Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg Co Ltd filed Critical Taiwan Semiconductor Mfg Co Ltd
Publication of TW201531816A publication Critical patent/TW201531816A/zh
Application granted granted Critical
Publication of TWI536124B publication Critical patent/TWI536124B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/38—Masks having auxiliary features, e.g. special coatings or marks for alignment or testing; Preparation thereof
    • G03F1/44—Testing or measuring features, e.g. grid patterns, focus monitors, sawtooth scales or notched scales
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70216—Mask projection systems
    • G03F7/70283—Mask effects on the imaging process
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/20—Design optimisation, verification or simulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2111/00—Details relating to CAD techniques
    • G06F2111/04—Constraint-based CAD
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/18—Manufacturability analysis or optimisation for manufacturability

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本發明提出一種方法，包括：產生關聯於積體電路的佈局的多個多重圖案化分解。每一個多重圖案化分解都包括關聯於第一遮罩的第一圖案、關聯於第二遮罩第二圖案(其中第一遮罩與第二遮罩為一個多重圖案化遮罩組中的兩個遮罩)、關聯於第一圖案或第二圖案中至少其中之一的寬度值、以及在第一圖案與第二圖案之間的間距值。檔案會比產生以包括關聯於所述多重圖案化分解的多個介電常數值，其中這些介電常數值是基於關聯於多重圖案化分解的寬度值與間距值。

Description

用於多重圖案化間格件積體電路的電阻電容判定方法
本發明是有關於半導體製程的方法，且特別是有關於多重圖案化的方法、電子裝置與電腦可讀取儲存媒體。
裝置製造商面臨的挑戰是傳遞價值與方便性給消費者，這可例如透過提供有品質效能的積體電路來達成。多重圖案化(multiple patterning)是一種微影技術，發展來增進特徵的密度。為了在晶圓上形成積體電路的特徵，一般來說會使用微影製程。微影製程涉及了應用光阻並定義此光阻中的圖案。在圖案化的光阻中，圖案是先被定義於微影遮罩，並且是透過微影遮罩中透明的部份或是不透明的部份來實現。接下來，在圖案化的光阻中，圖案通常會被移轉成所製造出的特徵。
隨著積體電路的尺寸越來越小，光學鄰近效應帶來了日益嚴重的問題。當兩個分開來的特徵太接近彼此 時，光學鄰近效應有時候會使得這些特徵縮短了彼此。多重圖案化的技術已經被導入，其使用了雙重圖案化遮罩組中的至少兩個遮罩來形成位置上很接近的特徵。在微影製程中，這兩個遮罩都用來曝光相同的光阻。在每一個遮罩中，特徵之間的距離會增加，其大於使用單一遮罩時特徵之間的距離。如此一來，光學鄰近效應會被減少或者大體上會被消除。
本發明的實施例提出一種多重圖案化的方法，此方法包括：產生關聯於積體電路的佈局的多個多重圖案化分解。每一個多重圖案化分解都包括關聯於第一遮罩的第一圖案、關聯於第二遮罩第二圖案(其中第一遮罩與第二遮罩為一個多重圖案化遮罩組中的兩個遮罩)、關聯於第一圖案或第二圖案中至少其中之一的寬度值、以及在第一圖案與第二圖案之間的間距值。此方法還包括：產生一檔案，此檔案包括關聯於所述多重圖案化分解的多個介電常數值，其中這些介電常數值是基於關聯於多重圖案化分解的寬度值與間距值。
另一個角度來說，本發明的實施例也提出一種電子裝置。此電子裝置包括至少一處理器和至少一個記憶體(包括了用於一或多個程式的電腦程式碼)，其中所述的至少一記憶體和電腦程式碼是用以伴隨著所述的至少一處理器來執行指令，使電子裝置產生關聯於積體電路的佈局的多個多重圖案化分解。每一個多重圖案化分解都包括關聯於第一 遮罩的第一圖案、關聯於第二遮罩第二圖案(其中第一遮罩與第二遮罩為一個多重圖案化遮罩組中的兩個遮罩)、關聯於第一圖案或第二圖案中至少其中之一的寬度值、以及在第一圖案與第二圖案之間的間距值。此電子裝置也產生一檔案，此檔案包括關聯於多重圖案化分解的多個介電常數值，其中介電常數值是基於關聯於多重圖案化分解的寬度值與間距值。
以另一個角度來說，本發明的實施例也提出一種電腦可讀取儲存媒體，載有一或多段指令，當這些指令被一或多個處理器所執行時使一裝置至少產生關聯於積體電路的佈局的多個多重圖案化分解。每一個多重圖案化分解都包括關聯於第一遮罩的第一圖案、關聯於第二遮罩第二圖案(其中第一遮罩與第二遮罩為一個多重圖案化遮罩組中的兩個遮罩)、關聯於第一圖案或第二圖案中至少其中之一的寬度值、以及在第一圖案與第二圖案之間的間距值。此裝置也產生一檔案，此檔案包括關聯於多重圖案化分解的多個介電常數值，其中介電常數值是基於關聯於多重圖案化分解的寬度值與間距值。此裝置也對於所述多重圖案化分解的至少一些，模擬一最差情況效能值，此最差情況效能值產出用於至少一些多重圖案化分解的介電常數值。此多重圖案化分解包括n個圖案與一檔案，此檔案包括n2個子檔案。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100‧‧‧方法
101、103、105、107、109、111、113‧‧‧步驟
S‧‧‧設計間距
S1‧‧‧實際間距
A、B‧‧‧圖案
W、W’‧‧‧寬度
OVL‧‧‧覆蓋
201‧‧‧間隔件
203‧‧‧矽曝光尺寸
S’‧‧‧間距
301、303、305‧‧‧積體電路佈局
501‧‧‧技術檔案
503a~503i‧‧‧子技術檔案
601‧‧‧技術檔案
700‧‧‧方法
701、703、705、707、709、711、713‧‧‧步驟
800‧‧‧晶片組
801‧‧‧匯流排
803‧‧‧處理器
805‧‧‧記憶體
807‧‧‧數位訊號處理器
809‧‧‧特殊應用積體電路
在以下所附的圖示中，一或多個實施例是以範例的方式來繪示，但不用以限定本揭露，其中各處具有相同參考符號的元件是代表類似的元件。在此強調的是，根據工業中的標準作法，各種特徵並沒有按比例繪示且只是被用以作為說明的目的。實際上，為了清楚的討論，圖式中各種特徵可以被任意增大或縮小。
圖1是根據一或多個實施例繪示一方法的流程圖，其模形化了由圖案寬度的變異與覆蓋錯位現象所造成的效應；圖2a與圖2b是根據一或多個實施例繪示在多重圖案化微影製程中第一圖案A與第二圖案B之間所形成的範例偏移的示意圖；圖3是根據一或多個實施例繪示在積體電路效能的測試中，第一圖案與第二圖案之間的間距如何影響電容值的示意圖；圖4是根據一或多個實施例繪示在相同與不同的圖案之間的範例介電常數關係的示意圖；圖5是根據一或多個實施例繪示關聯於雙重圖案化積體電路佈局的技術檔案；圖6是根據一或多個實施例繪示關聯於三重圖案化積體電路佈局的技術檔案；圖7是根據一或多個實施例所繪示的一方法的流程圖，此方法是用來產生用在積體電路效能模擬的技術檔案；以及圖8繪示了實施例所實作之晶片組或晶片或是實作實施 所應用之晶片組或晶片。
以下的揭露提供了許多不同的實施例或是例子，用以實作本發明的不同的特徵。為了簡化本揭露，元件與配置的具體例子會在以下說明。這些僅是例子，並不用以限制本揭露。
在先進的多重圖案化微影製程中，間隔件(spacer)是應用來定義狹窄的金屬線，以達到在先進製程節點中較小線距(pitch)的需求。例如，由多重圖案化微影製程所形成的第一圖案與第二圖案是由一設計間距S所間隔開來。然而，此設計間距S有時會變化，結果產生了一些錯誤，例如在微影製程的過程中或之前時，第一圖案與第二圖案所關聯的第一遮罩與第二遮罩之間的偏移。這樣的偏移通常會引入覆蓋(overlay，OVL)錯位的現象。例如，位置上的偏移可能會造成小於設計間距S的間距。小於設計間距S的間距會導致正的間距值或重疊。小於設計間距S的正間距值或者是導致重疊的間距，有時會造成金屬寬度的變異，其偏離了所設計的圖案。或者，第一遮罩及/或第二遮罩的偏移也可能選擇性地造成大於設計間距S的間距。
在這兩種情況下，覆蓋錯位的現象會引起第一圖案與第二圖案之間的寄生電阻電容量。在多重圖案化微影製程所形成的裝置中，寄生電阻電容量會造成隨機的變異效應，其會導致不同的效能行為。這些不同的效能有時可在設 計角落模擬(design corner simulation)中舉例說明。
在積體電路設計的模擬中和/或在所製造出的裝置的效能模擬中，要確定變數(例如為偏移與錯位)所造成的寄生電阻電容量是很難的。
圖1是根據一或多個實施例繪示方法100的流程圖，其模型化了由圖案寬度的變異與覆蓋錯位現象所造成的效應。方法100從步驟101開始，其中處理器(例如為圖8的處理器803)或圖8中晶片組800所實作的控制模組執行了指令來透過使用一個電子設計自動化(electronic design automation，EDA)工具畫出積體電路的佈局，此佈局至少具有第一圖案與第二圖案。第一圖案是被繪示以具有第一圖案寬度，並且第二圖案是被繪示以具有第二圖案寬度。第一圖案與第二圖案是被繪示使得第一圖案和第二圖案是由一間距所隔開。第一圖案是被繪示以具有第一顏色，並且第二圖案是被繪示以具有第二顏色。
在步驟103中，對第一顏色實施一或多個光學鄰近校正規則，並且考慮了一些變異，這些變異例如是關聯於第一圖案的第一遮罩及/或關聯於第二圖案的第二遮罩的偏移。
在步驟105，對第一圖案實施或模擬第一微影製程，此第一圖案具有第一顏色，其中考慮了任意一個判定出會造成顯影後檢查關鍵尺寸(after-development-inspection critical dimension，ADI CD)變異的曝光變異，以及曝光變異所造成的潛在裝置效能 變異。
在步驟107中，伴隨著所判定出的遮罩變異來形成或模擬一個關鍵層，並且為了後續程序而儲存此關鍵層。
在步驟109中，對具有第二顏色之第二圖案實施或模擬第二微影製程，其中考慮了關聯於偏移的遮罩變異及/或曝光變異。所判定出的偏移會被考慮，藉此校正覆蓋錯位現象。
在步驟111中，實施或模擬一個蝕刻製程，並且基於第一顏色與第二顏色來定義第一圖案與第二圖案的蝕刻後檢查關鍵尺寸(after-etching-inspection critical dimension，AEI CD)，並且考慮任意的AEI CD變異。
在步驟113中，實施或模擬其他的製程步驟(例如為銅電鍍及/或化學機械研磨(chemical mechanical polishing，CMP))；基於第一顏色與第二顏色來定義第一圖案與第二圖案的最終關鍵尺寸；也考慮被判定出的製程後檢查(after-process-inspection，API)關鍵尺寸變異；並且EDA系統會輸出積體電路的佈局的預期效能結果。
圖2a與2b是根據一或多個實施例繪示在多重圖案化微影製程中第一圖案A與第二圖案B之間所形成的範例偏移的示意圖。
移轉偏移(transition shift)有時發生在曝光兩個圖案A、B的期間。在一些實施例中，圖案A與B為同一層(例如為金屬層或任意在形成積體電路所涉及的其他層，例 如為多晶矽層)中的圖案。根據此例子，圖案A與B為雙重圖案化圖案，其中圖案A是在雙重圖案化遮罩組的第一微影遮罩中，並且圖案B是在同一個雙重圖案化遮罩組的第二微影遮罩中。據此，圖案A與B是在不同時間形成於相同的晶圓上。理想上，圖案B應該如所設計地在用虛線所顯示的位置上。然而，可能會有一些製程變異，使得圖案B會從預期的位置偏移。此偏移會造成圖案A與B之間的電容改變，也會使得對應的電路的效能數值(例如為時間或是雜訊)有變化。
在圖2a中，圖案B具有寬度W，但在圖案A與圖案B之間的實際間距S1小於設計間距S時寬度W會改變。間隔件201是用來定義圖案A與B所形成的窄金屬線，藉此達到先進節點的較小線距要求。在一些實施例中，間隔件201是在形成圖案A後接續的額外步驟中所形成。圖案B具有佈局尺寸(例如為W)與矽曝光尺寸(silicon exposure dimension)203。在遮罩偏移之後(會造成實際間距S1小於設計間距S)，最後產生的圖案A與圖案B中具有寬度W'的圖案B。此寬度W'會以圖案A(及/或間隔件201)和圖案B(及/或矽曝光尺寸203)之間的重疊程度的函數來改變。
在圖2b中，圖案B具有寬度W，在圖案A與圖案B之間的實際間距S1大於等於設計間距時，寬度W會等於矽曝光尺寸203的寬度。因為圖案A與矽曝光尺寸203之間的間距S'造成了在間隔件201和矽曝光尺寸203(及/或圖案B)之間沒有重疊，因此間隔件201對於圖案B的產生並沒有影響。在遮罩偏移之後(會造成實際間距S1大於設計間距S)， 最後產生的圖案A與圖案B是由間距S'所隔開。此間距S'會以圖案A(及/或間隔件201)和圖案B(及/或矽曝光尺寸203)之間的重疊比率(或不重疊比率)的函數來改變。
在一些實施例中，圖案A與B是額外地或可選擇地被一放大倍率偏移(其中術語"偏移"也可以被稱為"變異")所影響，其中圖案A與B中的一或兩個可偏離於所設計的大小及/或具有旋轉的偏移，其中相對於圖案A來說圖案B具有旋轉。放大倍率偏移與旋轉偏移也會造成效能數值上的變化。在以下的實施例中，圖2a與圖2b中所示的移轉偏移會被用來做為解釋實施例概念的例子。然而，同樣的概念也可以用來解釋放大倍率偏移及/或旋轉偏移所造成的效能變化。
圖3是根據一或多個實施例繪示在積體電路效能的測試中，第一圖案與第二圖案之間的間距如何影響電容值的示意圖。
積體電路佈局301具有由設計間距S所隔開的圖案A語圖案B。在設計間距S中，圖案A與圖案B之間的電容量被稱為標稱值或預期值。積體電路佈局303顯示了當圖案A與圖案B之間的間距減少時，電容量會朝著一最差情況電容值而增加。積體電路佈局305顯示了，當圖案A與圖案B之間的間距S'增加時，電容量會朝著一最佳情況電容值而減少。
在一些實施例中，標稱電容值、最佳情況電容值與最差情況電容值是使用介電常數K來模擬，此介電常數 K是關聯於圖案A與B的寬度或厚度，也關聯於圖案A與B之間的間距。例如，與間距相關的介電常數表會被產生，使得可以模擬或模型化發生在圖案A與B之間的電阻電容量，其中具有不同的間距值與圖案寬度。這些介電常數表可儲存在資料庫中，由各種積體電路模擬器或效能評估程序來檢索。
圖4是根據一或多個實施例繪示在相同與不同的圖案之間的範例介電常數關係的示意圖。
在一些實施例中，與間距相關的介電常數表會被產生以提供介電常數值給裝置模擬與效能測試。這些不同圖案，例如為圖案A與圖案B，之間的介電常數值會基於(至少部分地)圖案A與圖案B之間的間距值來改變。在相同圖案，例如兩個圖案A或兩個圖案B，之間的介電常數值也會跟這兩個圖案A(或圖案B)之間的間距有關。
在一些實施例中，會產生一或多個技術檔案。在一些實施例中，這些技術檔案是包括了一或多個表、子技術檔案或子檔案的資料檔案或組成，其中填入了最差情況效能因子，例如為介電常數值與標稱介電常數值，但不以此為限。在一些實施例中，其他的效能因子包括了任意合適的效能因子，其可從電容量或電阻電容量可以被測定或截取的因子中取得。為了簡化起見，在此討論相關於介電常數的範例實施例，但也不限制其他各種討論的實施例。
不同圖案A與B之間的最差情況介電常數值是根據圖案A與圖案B的各個間距與寬度值來判定，並且相同圖案A與B之間的標稱介電常數值是根據圖案A與B的各個 間距與寬度值來判定。
在一些實施例中，最差情況的數值是關聯於有可能或預期的最大偏移，並且可預期的是，當對應的積體電路佈局被實作在實際的晶圓上時，所對應的遮罩偏移並不可能超過這些數值。這些最大偏移也用來計算最大效能變異。
在一些實施例中，圖案A與B是被配置為不同的顏色。如此一來，用來設計積體電路佈局(具有圖案A與B)的EDA工具可產生顏色感知的空間相關的介電常數，其包括了在同一個空間中的多個介電常數。
圖5是根據一或多個實施例繪示關聯於雙重圖案化積體電路佈局的技術檔案501。
在一些實施例中，一或多個技術檔案501會被產生以提供介電常數值給間距與寬度值的組合，此間距係位在多個圖案之間，例如為圖案A與圖案B，但不以此為限，此寬度值係用於圖案A和B。由於有兩個圖案(圖案A與圖案B)，技術檔案501包括了四個子技術檔案503a-503d(統稱為“子技術檔案503”)。在一些實施例中，若在積體電路中有n個圖案，則技術檔案501會包括n2個子技術檔案503。
對於圖案、間距與寬度的各種組合，介電常數值會被判定為標稱值與最差情況值。在各別的子技術檔案503中，寬度值(例如為W1-W3)是對應於每一個子技術檔案503的第一行中的第一個列出的圖案。間距值(例如為S1-S3)是對應於子技術檔案503中指定的圖案A與圖案B之間的間距。雖然如所顯示地包括了三個寬度與四個間距值， 但在一些實施例中，子技術檔案503包括了更多或更少的間距值及/或寬度值。
寬度W及/或間距S的改變會導致圖案A與B之間可被擷取的電阻電容量在介電常數上有了變化。例如，若寬度W等於W1並且間距S等於S1，則對應的介電常數為K11。若寬度W等於W1並且間距S等於S2，則對應的介電常數為K12。技術檔案501中的內容可用來被後續的積體電路效能數值的模擬來檢索以增加後續模擬的速度。
在一些實施例中，EDA工具利用寫入至技術檔案501的介電常數值來執行積體電路佈局的電阻電容量的擷取。在一些實施例中，若圖案A與B具有不同的寬度變化、厚度變化或其他製程影響的變化，關聯於圖案組合A-A與B-B的子技術檔案503可具有不同的介電常數值(會被寫入至技術檔案501)。在其他實施例中，被寫入的數值是相同的。類似地，若圖案A與B具有不同的寬度變化、厚度變化或其他製程影響的變化，關聯於圖案組合A-B與B-A的子技術檔案503可具有不同的介電常數值。在其他實施例中，被寫入的數值是相同的。
圖6是根據一或多個實施例繪示關聯於三重圖案化積體電路佈局的技術檔案601。由於技術檔案601包括了用於三個圖案A、B與C的介電常數值，技術檔案601包括了九個子技術檔案503，或n2個子技術檔案503。
圖7是根據一或多個實施例所繪示的方法700的流程圖，此方法是用來產生用於積體電路效能模擬的技術 檔案。方法700從步驟701開始，其中處理器，例如為處理器803，或在圖8中的晶片組800中所實作的控制模組會執行指令來產生關聯於積體電路的佈局的多個多重圖案化分解。每一個多重圖案化分解都包括關聯於第一遮罩的第一圖案、關聯於第二遮罩的第二圖案(其中第一遮罩與第二遮罩為一個多重圖案化遮罩組中的兩個遮罩)、關聯於第一圖案或第二圖案中至少其中之一的寬度值、以及第一圖案與第二圖案之間的間距值。
在一些實施例中，用來色彩編碼第一圖案與第二圖案的至少其中之一的EDA工具是用在積體電路的佈局的一或多個設計或模擬中。EDA工具也用以至少部分地基於第一圖案與第二圖案之間的色彩差異的偵測來判定至少在第一圖案與第二圖案之間的間距值。
在步驟703中，產生技術檔案，其包括了關聯於所述多重圖案化分解的多個介電常數值。介電常數值是基於關聯於多重圖案化分解的寬度值和間距值。此技術檔案是透過以下方式產生：對於所述多重圖案化分解的至少一些，模擬一最差情況效能值，其中最差情況效能值產出用於所述一些多重圖案化分解的介電常數值；並且將最差情況效能值填入技術檔案中。技術檔案也可根據以下方式產生：對於所述的一些多重圖案化分解，基於多個寬度和在積體電路佈局中相同圖案類型(之間)的間距值來模擬各種效能因子。
在一些實施例中，多重圖案化分解包括n個圖案與技術檔案，其中技術檔案包括n2個子技術檔案。在一些實 施例中，所述n2個子技術檔案包括了：第一子技術檔案，其是基於至少兩個分離的第一圖案之間的間距值以及所有的第一圖案的寬度值的範圍來關聯於多個標稱介電常數值；第二子技術檔案，其是基於至少兩個分離的第二圖案之間的間距值，以及所有的第二圖案的寬度值的範圍來關聯於標稱介電常數值；第三子技術檔案，其是基於第一圖案與第二圖案之間的間距值以及所有的第一圖案的寬度值的範圍來關聯於最差情況效能介電常數值；第四子技術檔案，其是基於第一圖案與第二圖案之間的間距值以及所有的第二圖案的寬度值來關聯於最差情況效能介電常數值。
在步驟705中，比較這些最差情況效能值，並且從上述的多重圖案化分解中選出一個用於製造的分解。此分解會被選擇，是因為它具有一最差情況效能值，其在所述的最差情況效能值中具有最低的介電常數值，或者是因為關聯於從介電常數值中擷取出的電阻電容量的一最佳情況情境。
在步驟707中，所選擇的分解是用來在基板上實施多重圖案化微影。
在步驟709中，設計後續的積體電路佈局，判定一或多個第一遮罩或第二遮罩的偏移，並且判定上述判定的偏移所造成的結果間距。在一些實施例中，用來色彩編碼第一圖案與第二圖案的至少其中之一的EDA工具是用在積體電路的佈局的一或多個設計或模擬中。EDA工具也用以至少部分地基於第一圖案與第二圖案之間的色彩差異的偵 測來判定至少在第一圖案與第二圖案之間的間距值，並且從一個先前的積體電路佈局效能模擬中的技術檔案所儲存的介電常數值中擷取出電阻電容值。
在步驟711中，從上述判定的結果間距所對應的技術檔案或子技術檔案中檢索出一介電常數值以解釋在模擬中判定出的偏移，並且基於(至少部分地)技術檔案擷取給定佈局的電阻電容量。在一微影製程中，所判定的偏移造成在第一遮罩與第二遮罩之間的錯位，從而在第一圖案與第二圖案之間造成重疊，或者是在第一圖案與第二圖案之間造成過度間距值。但是，因為所判定的偏移的效應可基於所產生的技術檔案而快速地被檢測，因此可以快速且準確地判斷經歷過遮罩偏移的一裝置是否能如所設計的來作動。若可以，則繼續步驟713。若否，則此裝置會被廢棄或翻新。
在步驟713中，後續的積體電路佈局會被產生在基板上。
如上述所討論的，當在晶圓或基板上製造積體電路(佈局)時，關聯於各種圖案(例如為圖案A與圖案B)的遮罩有時候會有相對於彼此的遮罩偏移，其包括了移轉偏移、放大倍率偏移及/或旋轉偏移。在設計的時候是無法預測當製造積體電路時實際上會有什麼遮罩偏移。但是，因為可以透過從所有可取得的分解中選出具有最佳的最差情況效能值的分解來模擬遮罩偏移可能造成的最差情況效能值，因此可以保證即使最差情況發生了，依然可以滿足積體電路的效能值的最低需求，並且可以達到最佳的效能值。
由於可以判定出這些最差情況效能值，設計者在設計的時候可以實施一個設計裕度(design margin)分析且確認最差情況效能(例如為最差情況介電常數或電阻電容量)是否在所設計的裕度中。此外，由於在所有可取得的分解中採用了具有最佳的最差形況效能值的分解，因此接下來代工廠可以使用最佳的分解方案來製造積體電路。
在此所描述的程序(用來產生用在積體電路效能模擬中的技術檔案)也可以有利地用軟體、硬體、韌體、或其組合來實作。例如，在此描述的程序可以有利地用處理器(processor)、數位訊號處理(Digital Signal Processing，DSP)晶片、特殊應用積體電路(Application Specific Integrated Circuit，ASIC)、現場可編輯邏輯閘陣列(Field Programmable Gate Arrayss，FPGA)來實作。以下將詳述這些用以實施所描述功能的示範性硬體。
圖8繪示了根據一實施例所實作的晶片組或晶片800。晶片組800會被程式化以產生如在此描述的技術檔案，此技術檔案是用在積體電路效能模擬中，並且晶片組800例如包括匯流排801、處理器803、記憶體805、數位訊號處理器807與特殊應用積體電路809元件。
處理器803與記憶體805會被合併在一或多個實體封裝中(例如為晶片)。以舉例的方式來說，實體封裝包括在一結構化的配件(例如為基板)上的一或多個材料、元件及/或導線的排列，以提供例如為物理强度、保護的大小、和/或電性互動的限制等特性。可以預期的是，在一些實施 例中，晶片組800是實作為單一個晶片。也可以預期的是，在一些實施例中，晶片組或晶片800是實作為單一個單晶片系統(system on a chip)。更可預期的是，在一些實施例中也可以使用例如分離的ASIC，並且在此所有揭露的相關功能都可以由一或多個處理器(例如處理器803)來執行。晶片組或晶片800或其一部份構成了一機制，其是用來執行一或多個步驟以產生用在積體電路效能模擬的技術檔案。
在一或多個實施例中，晶片組或晶片800包括了通訊機制(例如為匯流排801)，用以在晶片組800的元件之間傳遞資訊。處理器803連接至匯流排801以執行儲存在例如為記憶體805的指令或程序資訊。在一些實施例中，處理器803也搭配一或多個特殊元件以執行一些處理功能與任務，特殊元件例如為一或多個數位訊號處理器807、或一或多個特殊應用積體電路809。一般來說，數位訊號處理器807是用來獨立於處理器803，並即時地處理真實世界的訊號(例如為聲音)。類似地，特殊應用積體電路809是用來執行一些特殊功能，這些特殊功能不能輕易地由更通用的處理器來執行。其他的特殊元件也可以幫助執行在此描述的功能，這些特殊元件包括了：一或多個現場可編輯邏輯閘陣列、一或多個控制器或者是一或多個其他特殊目的的電腦晶片。
在一或多個實施例中，一或多個處理器803會執行一組動作，這些動作是基於電腦程式碼所指定的資訊，並且電腦程式碼是與積體電路效能模擬中所使用的技術檔 案的產生有關。這些電腦程式碼為一組指令或語句，此語句提供了由處理器及/或電腦系統所執行的指令以執行特殊的功能。
處理器803和搭配的元件透過匯流排805連接至記憶體805。記憶體805包括動態記憶體(例如為隨機存取記憶體、磁碟、可寫入光碟等)或靜態記憶體(例如為唯讀記憶體、惟讀光碟等)之中的一或多個以儲存可執行的指令，其中當這些指令被執行時可執行在此描述的步驟以產生用在積體電路效能模擬中的技術檔案。記憶體805也儲存了一些資料，這些資料是關聯於上述的步驟或者是透過執行這些步驟所產生的資料。
在一或多個實施例中，記憶體805(例如為隨機存取記憶體或任意的其他動態儲存裝置)儲存了一些資訊，這些資訊包括了處理器指令，用來產生用在積體電路效能模擬中的技術檔案。動態記憶體讓儲存在其中的資訊可被系統100來更改。隨機存取記憶體讓儲存在位置(稱為記憶體位址)的一單位的資訊可被儲存，並且在鄰近的位址上可獨立地檢索資訊。在執行處理器指令的期間，記憶體805被處理器803用來儲存暫時的數值。在一些實施例中，記憶體805是唯讀記憶體或其他耦接至匯流排801的任意靜態儲存裝置，用來儲存不會被系統100更改的靜態資訊(包括指令)。一些記憶體是由揮發性儲存器所組成，在電源中斷時這些揮發性儲存器會遺失儲存在其中的資訊。在一些實施例中，記憶體805為非揮發性(持續的)儲存裝置，例如為磁碟、光碟 或快閃記憶卡，用以儲存在系統100關機或電源中斷時依然存在的資訊(包括指令)。
在此使用的術語“電腦可讀取媒體”指的是任意一個參予提供資訊給處理器803的媒體，其中包括了執行用的指令。這樣的媒體可具有許多形式，包括但不限定為電腦可讀取儲存媒體(例如為非揮發性媒體或揮發性媒體)。非揮發性媒體例如包括了光碟或磁碟。揮發性媒體例如包括了動態記憶體。電腦可讀取媒體的一般形式例如包括了：軟性碟片、可撓性碟片、硬碟、磁帶、其他任何的磁介質、唯讀光碟、可重複錄寫光碟、數位多功能影音光碟、其他任何的光學介質、穿孔卡、紙帶、光標記片、任何其它物理介質(帶有圖案的孔或其它光可識別的標記)、隨機存取記憶體、可程式化唯讀記憶體、可抹除可程式化唯讀記憶體、快閃-可抹除可程式化唯讀記憶體、電子可抹除可程式化唯讀記憶體、快閃記憶體、任意其他的記憶體晶片或盒式磁帶、或另一種電腦可讀取的媒體形式。在此所使用的術語"電腦可讀取儲存媒體"所指的是電腦可讀取的媒體。
本揭露的一態樣是關於一方法，此方法包括：產生關聯於積體電路的佈局的多個多重圖案化分解。每一個多重圖案化分解都包括關聯於第一遮罩的第一圖案、關聯於第二遮罩第二圖案(其中第一遮罩與第二遮罩為一個多重圖案化遮罩組中的兩個遮罩)、關聯於第一圖案或第二圖案中至少其中之一的寬度值、以及在第一圖案與第二圖案之間的間距值。
此方法還包括：產生一檔案，此檔案包括關聯於所述多重圖案化分解的多個介電常數值，其中這些介電常數值是基於關聯於多重圖案化分解的寬度值與間距值。
本揭露的另一個態樣是關於一裝置，此裝置包括至少一處理器和至少一個記憶體(包括了用於一或多個程式的電腦程式碼)，其中所述的至少一記憶體和電腦程式碼是用以伴隨著所述的至少一處理器來執行指令，使該裝置產生關聯於積體電路的佈局的多個多重圖案化分解。每一個多重圖案化分解都包括關聯於第一遮罩的第一圖案、關聯於第二遮罩第二圖案(其中第一遮罩與第二遮罩為一個多重圖案化遮罩組中的兩個遮罩)、關聯於第一圖案或第二圖案中至少其中之一的寬度值、以及在第一圖案與第二圖案之間的間距值。
此裝置也產生一檔案，此檔案包括關聯於多重圖案化分解的多個介電常數值，其中介電常數值是基於關聯於多重圖案化分解的寬度值與間距值。
本揭露的另一個態樣是關於電腦可讀取儲存媒體，載有一或多段指令，當這些指令被一或多個處理器所執行時使一裝置至少產生關聯於積體電路的佈局的多個多重圖案化分解。每一個多重圖案化分解都包括關聯於第一遮罩的第一圖案、關聯於第二遮罩第二圖案(其中第一遮罩與第二遮罩為一個多重圖案化遮罩組中的兩個遮罩)、關聯於第一圖案或第二圖案中至少其中之一的寬度值、以及在第一圖案與第二圖案之間的間距值。
此裝置也產生一檔案，此檔案包括關聯於多重圖案化分解的多個介電常數值，其中介電常數值是基於關聯於多重圖案化分解的寬度值與間距值。此裝置也對於所述多重圖案化分解的至少一些，模擬一最差情況效能值，此最差情況效能值產出用於至少一些多重圖案化分解的介電常數值。此多重圖案化分解包括n個圖案與一檔案，此檔案包括n2個子檔案。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
700‧‧‧方法
701、703、705、707、709、711、713‧‧‧步驟

Claims (20)

  1. 一種方法，包括：產生關聯於一積體電路的一佈局的多個多重圖案化分解，其中每一該些多重圖案化分解包括：一第一圖案，關聯於一第一遮罩；一第二圖案，關聯於一第二遮罩，其中該第一遮罩與該第二遮罩是一多重圖案化遮罩組中的兩個遮罩；一寬度值，關聯於該第一圖案或該第二圖案的至少其中之一；以及一間距值，在該第一圖案與該第二圖案之間；以及產生一檔案，該檔案包括關聯於該些多重圖案化分解的多個介電常數值，其中該些介電常數值是基於關聯於該些多重圖案化分解的該寬度值與該間距值。
  2. 如申請專利範圍第1項所述之方法，其中產生該檔案的步驟包括：對於該些多重圖案化分解的其中至少一些，模擬一最差情況效能值，該最差情況效能值產出用於該些多重圖案化分解的該其中至少一些的該些介電常數值；以及將該最差情況效能值填入該檔案。
  3. 如申請專利範圍第2項所述之方法，更包括：比較該些最差情況效能值；從該些多重圖案化分解中選擇一分解，所選擇的該分解具有在該些最差情況效能值中有最低介電常數值的一個最差情況效能值；使用所選擇的該分解在一基板上施行一多重圖案化微影。
  4. 如申請專利範圍第2項所述之方法，更包括：判定該第一遮罩或該第二遮罩的其中一或多個的一偏移；判定一結果間距，該結果間距是由所判定出的該偏移所造成；從該檔案中檢索出一介電常數值，檢索出的該介電常數值是對應於所判定出的結果間距，並用以解釋在模擬中所判定出的該偏移；以及基於該檔案的至少一部份，擷取一給定佈局的電阻電容量。
  5. 如申請專利範圍第4項所述之方法，其中在一微影製程中，所判定出的該偏移造成在該第一遮罩與該第二遮罩之間的一錯位，從而在該第一圖案與該第二圖 案之間造成一重疊，或者在該第一圖案與該第二圖案之間造成一過度間距值。
  6. 如申請專利範圍第1項所述之方法，其中該多重圖案化分解包括n個圖案與該檔案，該檔案包括n2個子檔案。
  7. 如申請專利範圍第6項所述之方法，其中該些n2個子檔案包括：一第一子檔案，基於至少兩個分離的該些第一圖案之間的間距值以及所有的該些第一圖案的寬度值的範圍，關聯於多個標稱介電常數值；一第二子檔案，基於至少兩個分離的該些第二圖案之間的間距值，以及所有的該些第二圖案的寬度值的範圍，關聯於多個標稱介電常數值；第三子檔案，基於至少一個該第一圖案與至少一個該第二圖案之間的間距值，以及所有的該些第一圖案的寬度值的範圍，關聯於多個最差情況效能介電常數值；以及第四子檔案，基於至少一個該第一圖案與至少一個該第二圖案之間的間距值，以及所有的該些第二圖案的寬度值的範圍，關聯於多個最差情況效能介電常數值。
  8. 如申請專利範圍第7項所述之方法，其中該第三子檔案與該第四子檔案的該些介電常數值包括相同 的數值。
  9. 如申請專利範圍第7項所述之方法，其中該多重圖案化分解為具有三個圖案的三重圖案化分解。
  10. 如申請專利範圍第1項所述之方法，由一電子設計自動化工具所實作，用以色彩編碼至少該第一圖案與該第二圖案，該方法還包括：至少部分地基於該第一圖案與該第二圖案之間的一色彩差異的偵測來判定至少在該第一圖案與該第二圖案之間的該間距值。
  11. 一種裝置，包括：至少一處理器；以及至少一記憶體，包括用於一或多個程式的電腦程式碼，伴隨著該至少一處理器，該至少一記憶體與該電腦程式碼是用以執行一指令，使該裝置執行至少以下的步驟：產生關聯於一積體電路的一佈局的多個多重圖案化分解，其中每一該些多重圖案化分解包括：一第一圖案，關聯於一第一遮罩；一第二圖案，關聯於一第二遮罩，其中該第一遮罩與該第二遮罩是一多重圖案化遮罩組中的兩個遮罩； 一寬度值，關聯於該第一圖案或該第二圖案的至少其中之一；以及一間距值，在該第一圖案與該第二圖案之間；以及產生一檔案，該檔案包括關聯於該些多重圖案化分解的多個介電常數值，其中該些介電常數值是基於關聯於該些多重圖案化分解的該寬度值與該間距值。
  12. 如申請專利範圍第11項所述之裝置，其中產生該檔案的步驟包括：對於該些多重圖案化分解的其中至少一些，模擬一最差情況效能值，該最差情況效能值產出用於該些多重圖案化分解的該其中至少一些的該些介電常數值；以及將該最差情況效能值填入該檔案。
  13. 如申請專利範圍第12項所述之裝置，其中該裝置更用以：比較該些最差情況效能值；從該些多重圖案化分解中選擇一分解，所選擇的該分解具有在該些最差情況效能值中有最低介電常數值的一個最差情況效能值；以及使用所選擇的該分解在一基板上施行一多重圖案化微影。
  14. 如申請專利範圍第12項所述之裝置，其中該裝置更用以：判定該第一遮罩或該第二遮罩的其中一或多個的一偏移；判定一結果間距，該結果間距是由所判定出的該偏移所造成；從該檔案中檢索出一介電常數值，檢索出的該介電常數值是對應於所判定出的結果間距，並用以解釋在模擬中所判定出的該偏移；以及基於該檔案的至少一部份，擷取一給定佈局的電阻電容量。
  15. 如申請專利範圍第14項所述之裝置，其中在一微影製程中，所判定的該偏移造成在該第一遮罩與該第二遮罩之間的一錯位，從而在該第一圖案與該第二圖案之間造成一重疊，或者在該第一圖案與該第二圖案之間造成一過度間距值。
  16. 如申請專利範圍第11項所述之裝置，其中該多重圖案化分解包括n個圖案與該檔案，該檔案包括n2個子檔案。
  17. 如申請專利範圍第16項所述之裝置，其中該些n2個子檔案包括： 一第一子檔案，基於至少兩個分離的該些第一圖案之間的間距值以及所有的該些第一圖案的寬度值的範圍，關聯於多個標稱介電常數值；一第二子檔案，基於至少兩個分離的該些第二圖案之間的間距值以及所有的該些第二圖案的寬度值的範圍，關聯於多個標稱介電常數值；一第三子檔案，基於該第一圖案與該第二圖案之間的間距值以及所有的該些第一圖案的寬度值的範圍，關聯於多個最差情況效能介電常數值；以及一第四子檔案，基於該第一圖案與該第二圖案之間的間距值以及所有的該些第二圖案的寬度值的範圍，關聯於多個最差情況效能介電常數值。
  18. 如申請專利範圍第17項所述之方法，其中該多重圖案化分解為具有三個圖案的三重圖案化分解。
  19. 如申請專利範圍第11項所述之裝置，實作為一電子設計自動化工具，其中該裝置更用以：色彩編碼該至少二圖案；以及至少部分地基於該第一圖案與該第二圖案之間的一色彩差異的偵測來判定至少在該第一圖案與該第二圖案之間的該間距值。
  20. 一種電腦可讀取儲存媒體，載有一或多 段指令，當該一或多段指令被一或多個處理器所執行時使一裝置至少執行以下的步驟：產生關聯於一積體電路的一佈局的多個多重圖案化分解，其中每一該些多重圖案化分解包括：一第一圖案，關聯於一第一遮罩；一第二圖案，關聯於一第二遮罩，其中該第一遮罩與該第二遮罩是一多重圖案化遮罩組中的兩個遮罩；一寬度值，關聯於該第一圖案或該第二圖案的至少其中之一；以及一間距值，在該第一圖案與該第二圖案之間；以及產生一技術檔案，該技術檔案包括關聯於該些多重圖案化分解的多個介電常數值，其中該些介電常數值是基於關聯於該些多重圖案化分解的該寬度值與該間距值；以及對於該些多重圖案化分解的其中至少一些，模擬一最差情況效能值，該最差情況效能值產出用於該些多重圖案化分解的該其中至少一些的該些介電常數值，其中該多重圖案化分解包括n個圖案與該技術檔案，該技術檔案包括n2子技術檔案。
TW103146361A 2014-01-20 2014-12-30 多重圖案化的方法、電子裝置與電腦可讀取儲存媒體 TWI536124B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/158,968 US9218448B2 (en) 2014-01-20 2014-01-20 Resistive capacitance determination method for multiple-patterning-multiple spacer integrated circuit layout

Publications (2)

Publication Number Publication Date
TW201531816A true TW201531816A (zh) 2015-08-16
TWI536124B TWI536124B (zh) 2016-06-01

Family

ID=53497613

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103146361A TWI536124B (zh) 2014-01-20 2014-12-30 多重圖案化的方法、電子裝置與電腦可讀取儲存媒體

Country Status (3)

Country Link
US (2) US9218448B2 (zh)
DE (1) DE102014019627B4 (zh)
TW (1) TWI536124B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9448467B2 (en) * 2014-02-18 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Mask shift resistance-inductance method for multiple patterning mask design and a method for performing the same
US9690897B2 (en) * 2014-02-27 2017-06-27 Nxp Usa, Inc. Efficient extraction for colorless multi patterning
CN113296365B (zh) * 2020-12-29 2024-04-02 杭州广立微电子股份有限公司 一种测量套刻误差的方法及测试结构
US11604915B2 (en) * 2021-04-15 2023-03-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor process technology assessment

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8826207B2 (en) * 2007-09-17 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating technology file for integrated circuit design tools
US8132128B2 (en) * 2008-10-31 2012-03-06 Synopsys, Inc. Method and system for performing lithography verification for a double-patterning process
US8516403B2 (en) * 2011-09-01 2013-08-20 International Business Machines Corporation Multiple patterning layout decomposition for ease of conflict removal
JP5846836B2 (ja) 2011-10-11 2016-01-20 株式会社日立製作所 仮想計算機、仮想計算機システム、及び仮想計算機制御方法
US8516407B1 (en) * 2012-01-30 2013-08-20 GlobalFoundries, Inc. Methods for quantitatively evaluating the quality of double patterning technology-compliant layouts
US8751975B2 (en) * 2012-04-13 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. RC corner solutions for double patterning technology
US8709684B2 (en) * 2012-07-31 2014-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic misalignment balancing scheme for multi-patterning technology

Also Published As

Publication number Publication date
US9218448B2 (en) 2015-12-22
US20150205905A1 (en) 2015-07-23
DE102014019627A1 (de) 2015-07-23
US20160103948A1 (en) 2016-04-14
US9922162B2 (en) 2018-03-20
TWI536124B (zh) 2016-06-01
DE102014019627B4 (de) 2020-07-23

Similar Documents

Publication Publication Date Title
TWI705344B (zh) 設計具有佈局前電阻電容資訊的積體電路的方法
US9910348B2 (en) Method of simultaneous lithography and etch correction flow
US10902173B2 (en) System for designing integrated circuit using extracted model parameter and method of manufacturing integrated circuit using the same
US11200362B2 (en) 3D resist profile aware resolution enhancement techniques
US20080115097A1 (en) Properties In Electronic Design Automation
TWI536124B (zh) 多重圖案化的方法、電子裝置與電腦可讀取儲存媒體
US10628551B2 (en) Preventing corner violations in fill region of layout using exclusion layer
TWI414905B (zh) 以多次曝光印刷光刻影像的方法及系統
US20140337810A1 (en) Modular platform for integrated circuit design analysis and verification
US11790151B2 (en) System for generating layout diagram including wiring arrangement
JP2008176303A (ja) マスク生成方法、マスク形成方法、パターン形成方法および半導体装置
TWI416248B (zh) Mask pattern correction program and mask pattern correction system
US8997027B2 (en) Methods for modifying an integrated circuit layout design
US8286107B2 (en) Methods and systems for process compensation technique acceleration
US20180173838A1 (en) Integrated circuit, and computing system and computer-implemented method for designing integrated circuit
TWI718192B (zh) 模擬方法、電路設計以及示例工具
US10733354B2 (en) System and method employing three-dimensional (3D) emulation of in-kerf optical macros
JP2008020734A (ja) 半導体装置の設計パターン作成方法、プログラム、及び半導体装置の製造方法
US10394115B2 (en) Method for verifying mask data in computing device
US11669669B2 (en) Circuit layouts and related methods
KR101010754B1 (ko) 반도체 집적회로 설계 방법
KR20120128261A (ko) 반도체 소자의 설계 방법
JP2009182237A (ja) 露光条件設定方法、パターン設計方法及び半導体装置の製造方法
US8563197B2 (en) Methods, apparatus and computer program products for fabricating masks and semiconductor devices using model-based optical proximity effect correction and lithography-friendly layout
US20110119544A1 (en) User Guided Short Correction And Schematic Fix Visualization