JP2014126897A - シミュレーション装置およびシミュレーション方法 - Google Patents
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Abstract
【課題】通過配線の寄生成分を考慮したシミュレーションを行う。
【解決手段】本発明のシミュレーション装置は、複数のセルからなる回路ブロックのシミュレーションを行うシミュレーション装置であって、回路ブロックの回路データに基づいて、回路ブロックを構成する複数のセルの接続関係を示すネットリストを作成するネットリスト作成部と、複数のセルのうち、特定のセルの形成パターンを示すレイアウトデータから特定のセル内の配線部分の寄生成分を示す実負荷情報を抽出する抽出部と、特定のセルを通過する通過配線の接続関係を示す制御データに基づいて作成されたネットリストおよび実負荷情報を修正する修正部と、修正後のネットリストにおける特定のセルに、修正後の実負荷情報に示される寄生成分を追加して、シミュレーションを行うシミュレーション部と、を有する。
【選択図】図1
【解決手段】本発明のシミュレーション装置は、複数のセルからなる回路ブロックのシミュレーションを行うシミュレーション装置であって、回路ブロックの回路データに基づいて、回路ブロックを構成する複数のセルの接続関係を示すネットリストを作成するネットリスト作成部と、複数のセルのうち、特定のセルの形成パターンを示すレイアウトデータから特定のセル内の配線部分の寄生成分を示す実負荷情報を抽出する抽出部と、特定のセルを通過する通過配線の接続関係を示す制御データに基づいて作成されたネットリストおよび実負荷情報を修正する修正部と、修正後のネットリストにおける特定のセルに、修正後の実負荷情報に示される寄生成分を追加して、シミュレーションを行うシミュレーション部と、を有する。
【選択図】図1
Description
本発明は、シミュレーション装置およびシミュレーション方法に関する。
半導体チップの設計時には通常、基本的な機能ブロックであるセルを複数含む回路ブロックの特性評価のためのシミュレーションが行われる。近年の製造プロセスの微細化や回路動作の高速化に伴って、このようなシミュレーションにおいて、配線部分の寄生成分(寄生抵抗や寄生容量)を考慮することが重要になってきている。図9は、SPICE(Simulation Program with Integrated Circuit Emphasis)および寄生成分抽出ツールを用いた配線負荷を考慮した一般的なシミュレーションのフローを示す図である。
まず、回路ブロックの回路データおよび回路ブロックに含まれるセルの形成パターンを示すレイアウトデータが入力される(ステップS1,S2)。
ここで、配線負荷を考慮したシミュレーションを行うためには、回路データとレイアウトデータとが、階層的に対応付けられている(包含する回路部分が対応しており、また、接続端子が階層間で対応付けられている)必要がある。
半導体チップの設計は、ボトムアップで行われ、階層的に下位の回路ブロックの回路データやセルのレイアウトデータから作成されていくことが多い。そのため、設計の初期段階では、回路データとレイアウトデータとが全て階層的に対応可能な状態で存在するとは限らない。
そこで、設計の初期段階では、回路ブロックに含まれる複数のセルのうち、その段階で作成済みのセルのレイアウトデータと回路データとに基づいてシミュレーションが行われる。
次に、入力された回路データとレイアウトデータとの整合性の検証(LVS(Layout Versus Schematic)検証)が行われる(ステップS3)。
次に、回路データに基づいて、回路ブロックに含まれる複数のセルの接続関係を示すネットリスト(SPICEネットリスト)が作成される(ステップS4)。
次に、セルのレイアウトデータから、そのセル内の配線部分の寄生成分(実負荷)が、DSPF(Detailed Standard Parasitic Format)などの寄生素子表現用フォーマットで抽出される(ステップS5)。以下、寄生素子表現用フォーマットとして、DSPFを利用するものとする。また、レイアウトデータからDSPFが抽出されたセルを抽出サブサーキットと称する。
次に、SPICEネットリスト内の抽出サブサーキットに、DSPFに示される寄生成分(実負荷)に対応する寄生素子(寄生抵抗や寄生容量)が追加される(ステップS6)。このような処理は、バックアノテーションと称される(例えば、特許文献1(特開2003−85231号公報)参照)。
次に、バックアノテーション後のSPICEネットリストを用いてシミュレーション(早期仮負荷/実負荷シミュレーション)が行われる(ステップS7)。バックアノテーション後のSPICEネットリストを用いてシミュレーションを行うことで、配線部分の寄生成分を考慮したシミュレーション結果を得ることができる。
回路ブロックにおけるセルの配置などによっては、配線が、あるセルを通過し、別のセルと接続されることがある。以下では、このような配線を通過配線と称する。
上述したような、一般的なシミュレータにおいては、通過配線の寄生成分を考慮したシミュレーションを行うことができないという問題があることを本願発明者は見出した。
回路構成上、通過配線は単一ノードとみなされる。しかし、物理的状態を考慮すると、通過配線の寄生成分が存在することから、実際には単一ノードではない。
一般的なシミュレータにおいては通常、寄生素子の一端が接続されるノードと寄生素子の他端が接続されるノードとを指定することで寄生素子の追加が可能な仕様となっている。この仕様では、寄生素子の一端が接続されるノードと他端が接続されるノードとに同じノードを指定することができないため、回路構成上は単一ノードとみなされる通過配線の寄生成分に対応する寄生素子を追加することができない。そのため、一般的なシミュレータにおいては、通過配線の寄生成分を考慮したシミュレーションを行うことができない。
なお、回路データおよびレイアウトデータの作成にあたっては、通過配線の寄生成分も考慮する必要がある。しかし、通過配線となるかどうかは、レイアウト形状や各セルの配置などに依存するため、通過配線の寄生成分を考慮したシミュレーションを行うことができないと、回路データやレイアウトデータを繰り返し修正する必要が生じる可能性があり、工数の増大を招いてしまう。
本発明の一側面によるシミュレーション装置は、
複数のセルからなる回路ブロックのシミュレーションを行うシミュレーション装置であって、
前記回路ブロックの回路データが入力されると、該回路データに基づいて、前記回路ブロックを構成する複数のセルの接続関係を示すネットリストを作成するネットリスト作成部と、
前記複数のセルのうち、特定のセルの形成パターンを示すレイアウトデータが入力されると、該レイアウトデータから前記特定のセル内の配線部分の寄生成分を示す実負荷情報を抽出する抽出部と、
前記特定のセルを通過する通過配線の接続関係を示す制御データが入力されると、該制御データに基づいて前記ネットリスト作成部により作成されたネットリストおよび前記抽出部により抽出された実負荷情報を修正する修正部と、
前記修正後のネットリストにおける前記特定のセルに、前記修正後の実負荷情報に示される寄生成分を追加し、該寄生成分を追加したネットリストに基づいてシミュレーションを行うシミュレーション部と、を有する。
複数のセルからなる回路ブロックのシミュレーションを行うシミュレーション装置であって、
前記回路ブロックの回路データが入力されると、該回路データに基づいて、前記回路ブロックを構成する複数のセルの接続関係を示すネットリストを作成するネットリスト作成部と、
前記複数のセルのうち、特定のセルの形成パターンを示すレイアウトデータが入力されると、該レイアウトデータから前記特定のセル内の配線部分の寄生成分を示す実負荷情報を抽出する抽出部と、
前記特定のセルを通過する通過配線の接続関係を示す制御データが入力されると、該制御データに基づいて前記ネットリスト作成部により作成されたネットリストおよび前記抽出部により抽出された実負荷情報を修正する修正部と、
前記修正後のネットリストにおける前記特定のセルに、前記修正後の実負荷情報に示される寄生成分を追加し、該寄生成分を追加したネットリストに基づいてシミュレーションを行うシミュレーション部と、を有する。
本発明の一側面によるシミュレーション方法は、
複数のセルからなる回路ブロックのシミュレーションを行うシミュレーション装置におけるシミュレーション方法であって、
前記回路ブロックの回路データに基づいて、前記回路ブロックを構成する複数のセルの接続関係を示すネットリストを作成し、
前記複数のセルのうち、特定のセルの形成パターンを示すレイアウトデータから前記特定のセル内の配線部分の寄生成分を示す実負荷情報を抽出し、
前記特定のセルを通過する通過配線の接続関係を示す制御データに基づいて前記作成したネットリストおよび前記抽出した実負荷情報を修正し、
前記修正後のネットリストにおける前記特定のセルに、前記修正後の実負荷情報に示される寄生成分を追加し、該寄生成分を追加したネットリストに基づいてシミュレーションを行う。
複数のセルからなる回路ブロックのシミュレーションを行うシミュレーション装置におけるシミュレーション方法であって、
前記回路ブロックの回路データに基づいて、前記回路ブロックを構成する複数のセルの接続関係を示すネットリストを作成し、
前記複数のセルのうち、特定のセルの形成パターンを示すレイアウトデータから前記特定のセル内の配線部分の寄生成分を示す実負荷情報を抽出し、
前記特定のセルを通過する通過配線の接続関係を示す制御データに基づいて前記作成したネットリストおよび前記抽出した実負荷情報を修正し、
前記修正後のネットリストにおける前記特定のセルに、前記修正後の実負荷情報に示される寄生成分を追加し、該寄生成分を追加したネットリストに基づいてシミュレーションを行う。
本発明によれば、通過配線の寄生成分を考慮したシミュレーションを行うことができる。
以下に、本発明を実施するための形態について図面を参照して説明する。
図1は、本発明の一実施形態のシミュレーション装置10の構成を示すブロック図である。
図1に示すシミュレーション装置10は、検証部11と、ネットリスト作成部12と、抽出部13と、修正部14と、シミュレーション部15と、を有する。
検証部11は、不図示の入力部を介して、シミュレーションの対象である回路ブロック(以下、対象回路ブロックと称する)の回路データ(回路図)、および、対象回路ブロックの含まれるセルの形成パターンを示すレイアウトデータが入力されると、入力された回路データとレイアウトデータとの整合性の検証(LVS検証)を行う。検証部11は、回路データとレイアウトデータとの整合が取れていると判定した場合には、回路データをネットリスト作成部12に出力し、レイアウトデータを抽出部13に出力する。なお、検証部11は、回路データとレイアウトデータとの整合が取れていないと判定した場合には、例えば、その旨をユーザに通知する。
ネットリスト作成部12は、検証部11から入力された回路データに基づいて、対象回路ブロックに含まれるセルの接続関係を示すネットリスト(SPICEネットリスト)を作成し、修正部14に出力する。
抽出部13は、検証部11から入力されたセルのレイアウトデータから、そのセル内の配線部分の寄生成分(実負荷)を示す実負荷情報であるDSPFを抽出し、修正部14に出力する。以下では、DSPFが抽出されたセルを抽出サブサーキットと称する。
修正部14は、抽出サブサーキットを通過する通過配線の接続関係を示す制御データが入力されると、その制御データに基づいて、ネットリスト作成部12から入力されたSPICEネットリスト、および、抽出部13から入力されたDSPFを修正し、修正後のSPICEネットリストおよびDSPFをシミュレーション部15に出力する。
シミュレーション部15は、修正部14から入力されたSPICEネットリストおよびDSPFに基づいて対象回路ブロックのシミュレーション(早期仮負荷/実負荷シミュレーション)を行う。具体的には、シミュレーション部15は、SPICEネットリストにおける抽出サブサーキットに対して、DSPFに示される寄生成分に対応する寄生素子(寄生抵抗や寄生容量)を追加し(バックアノテーション)、バックアノテーション後のSPICEネットリストに基づいてシミュレーションを行う。
次に、本実施形態のシミュレーション装置10の動作について説明する。
図2は、シミュレーション装置10によるシミュレーションのフローを示す図である。なお、図2において、図9と同様の処理については同じ符号を付している。
まず、対象回路ブロックの回路データ、および、対象回路ブロックに含まれるセルのレイアウトデータが、検証部11に入力される(ステップS1,S2)。
検証部11は、入力された回路データとレイアウトデータとの整合性の検証(LVS検証)を行った後(ステップS3)、回路データをネットリスト作成部12に出力し、レイアウトデータを抽出部13に出力する。
ネットリスト作成部12は、検証部11から入力された回路データに基づいてネットリスト(SPICEネットリスト)を作成する(ステップS4)。
図3は、ネットリスト作成部12により作成されるSPICEネットリストのイメージ図である。
以下では、対象回路ブロックは、図3に示すように、3つのセル(Cell_A,Cell_B,Cell_C)からなるものとする。また、Cell_AとCell_Cとの間にCell_Bが設けられ、Cell_AとCell_Bとが配線により接続されるとともに、その配線がCell_Bを通過し、Cell_Cと接続されているものとする。したがって、対象回路ブロックにおいては、Cell_Bを通過する通過配線が存在している。
SPICEネットリストにおいては、各セルの接続関係に応じて、各セルの入出力ピンが接続されている。上述したように、一般的なシミュレータにおいては、通過配線を取り扱うことができない。そのため、Cell_Bを通過する通過配線は、図3に示すように、Cell_Aの入出力ピンAに接続された配線Net0がノード31において2つに分岐し、分岐した配線のうち、一方がCell_Bの入出力ピンBと接続され、他方がCell_Cの入出力ピンCと接続されたものとして表現せざるを得ない。
図2を再び参照すると、抽出部13は、検証部11から入力されたセルのレイアウトデータからDSPFを抽出する(ステップS5)。なお、本実施形態においては、Cell_Bのレイアウトデータが入力されたものとする。
図4は、抽出部13により抽出されるDSPFのイメージ図である。
以下では、Cell_Bは、3つのトランジスタ(トランジスタM1,M2,M3)からなるものとする。トランジスタM1,M2,M3はそれぞれ、Cell_Bの入出力ピンBに接続され、Cell_Bを通過する通過配線に並列に接続されている。
DSPFにおいては、例えば、通過配線からトランジスタM1までの配線部分というように、Cell_B内の各配線部分における寄生成分に応じた寄生抵抗や寄生容量が示される。
一般的なシミュレータによるシミュレーションにおいては、図9に示すように、ステップS4で作成されたSPICEネットリスト内の抽出サブサーキットに、ステップS5で抽出されたDSPFに示される寄生成分が追加(バックアノテーション)される(ステップS6)。ステップS6における、バックアノテーション後のSPICEネットリストのイメージ図を図5に示す。
図5に示すように、バックアノテーション後のSPICEネットリストにおいては、Cell_Bに対して、Cell_B内の各配線部分の寄生成分に応じた寄生抵抗や寄生容量が追加されている。しかし、このSPICEネットリストにおいては、通過配線の寄生成分に対応する寄生素子がCell_AからCell_Cに至るCell_Bの通過配線負荷としては追加されていないため、このSPICEネットリストに基づいてシミュレーションを行っても、精度の高いシミュレーション結果を得ることができない。
図2を再び参照すると、修正部14は、制御データが入力されると、ステップS4で作成されたSPICEネットリスト、および、ステップS5で抽出されたDSPFを修正する(ステップS21)。具体的には、修正部14は、SPICEネットリストにおいて、抽出サブサーキットであるCell_B内の通過配線に対応するノードを2つのサブノード(サブノードSN1,SN2)に分離し、サブノードSN1とサブノードSN2との間に通過配線の寄生成分に対応する寄生素子である配線分離用ダミー抵抗Rを挿入し、また、通過配線が通過するセルに入出力ピンを追加し、また、通過配線に対応する配線を追加する。こうすることで、通過配線の寄生成分に対応する寄生素子を追加することが可能となる。
ここで、制御データには、抽出サブサーキット内において、一方のサブノードに接続される素子名(インスタンス名)およびCell_Bに追加する入出力ピンのピン名と、サブノード(SN1,SN2)の位置(座標)と、通過配線の接続先(他のセル内の素子名(インスタンス名)あるいは他のセルの入出力ピン名)と、が含まれる。このように制御データは、通過配線が接続するCell_Bの入出力ピンおよび通過配線の接続先を示す情報が含み、通過配線の接続関係を示している。なお、制御データは通常、ユーザにより入力される。
本実施形態においては、制御データにおいて、一方のサブノード(SN1)に接続されるCell_B内のインスタンス名として、図5に示すCell_B内の右端に位置する寄生容量の名前が指定され、Cell_Bに追加する入出力ピンとして入出力ピンB’が指定され、通過配線の接続先としてCell_Cの入出力ピンCが指定されているものとする。
修正部14は、制御データに基づき、図6に示すように、回路データとしてのサブサーキットとして、Cell_B内において、サブノードSN1とサブノードSN2との間に配線分離用ダミー抵抗Rを挿入する。また、修正部14は、サブノードSN2と入出力ピンB’とを接続するとともに、入出力ピンB’と入出力ピンCとを新たに追加した配線Net1により接続する。また、修正部14は、図3に示すSPICEネットリストにおいて、ノード31から入出力ピンCに接続される配線を削除する。
また、修正部14は、制御データに基づき、図7に示すように、抽出サブサーキットとしても、Cell_B内の右端に位置する寄生容量と接続されるピンとの間に配線分離用ダミー抵抗Rを挿入することにより、新たな入出力ピンB’を設ける。これら処理により、回路データ側のサブサーキットと抽出サブサーキットのピン情報とを正しく対応付けるとともに、配線分離により、一般的なSPICEなどのシミュレータで取り扱うことが可能となる。
以下では、修正部14により修正されたSPICEネットリストを修正後SPICEネットリストと称し、修正部14により修正されたDSPFを修正後DSPFと称する。
図2を再び参照すると、シミュレーション部15は、修正後SPICEネットリスト内の抽出サブサーキットに、修正後DSPFに示される寄生成分を追加(バックアノテーション)する(ステップS22)。
図8は、ステップS22におけるバックアノテーション後のSPICEネットリストのイメージ図である。
図8に示すように、Cell_Bにおいて、サブノードSN1,SN2が追加されるとともに、サブノードSN1とサブノードSN2との間に配線分離用ダミー抵抗Rが挿入されている。また、サブノードSN1は、制御データに示される寄生容量の一端と接続され、サブノードSN2は、入出力ピンB’と接続され、入出力ピンB’は、入出力ピンCと配線Net1により接続されている。このように配線分離用ダミー抵抗Rが挿入され、また、入出力ピンB’と入出力ピンCとが配線Net1により接続されることで、SPICEネットリストに、通過配線の寄生成分も反映される。
図2を再び参照すると、シミュレーション部15は、バックアノテーション後のSPICEネットリストを用いてシミュレーションを行う(ステップS23)。このSPICEネットリストには、通過配線の寄生成分も反映されているため、精度の高いシミュレーション結果を得ることができる。
このように本実施形態によれば、シミュレーション装置10は、入力された回路データに基づいてネットリストを作成するとともに、入力されたセルのレイアウトデータから実負荷情報であるDSPFを抽出し、DSPFを抽出したセルを通過する通過配線の接続関係を示す制御データが入力されると、制御データに基づいてSPICEネットリストおよびDSPFを修正し、修正後のSPICEネットリストおよびDSPFに基づいてシミュレーションを行う。
そのため、通過配線の寄生成分も考慮した、精度の高いシミュレーション結果を得ることができる。また、精度の高いシミュレーション結果を得ることができるため、回路データやレイアウトデータを繰り返し修正する必要が生じる可能性が減り、工数の増大を抑制することができる。また、回路データやレイアウトデータ自体は変更していないため(回路データやレイアウトデータに通過配線を2つのサブノードの分離するための素子(配線分離用ダミー抵抗R)を挿入している訳ではない)ため、設計上不要な素子が回路内に残ったり、その素子を削除する必要は生じたりすることもない。
なお、本発明のシミュレーション装置10にて行われる方法は、コンピュータに実行させるためのプログラムに適用してもよい。また、そのプログラムを記憶媒体に格納することも可能であり、ネットワークを介して外部に提供することも可能である。
10 シミュレーション装置
11 検証部
12 ネットリスト作成部
13 抽出部
14 修正部
15 シミュレーション部
11 検証部
12 ネットリスト作成部
13 抽出部
14 修正部
15 シミュレーション部
Claims (4)
- 複数のセルからなる回路ブロックのシミュレーションを行うシミュレーション装置であって、
前記回路ブロックの回路データが入力されると、該回路データに基づいて、前記回路ブロックを構成する複数のセルの接続関係を示すネットリストを作成するネットリスト作成部と、
前記複数のセルのうち、特定のセルの形成パターンを示すレイアウトデータが入力されると、該レイアウトデータから前記特定のセル内の配線部分の寄生成分を示す実負荷情報を抽出する抽出部と、
前記特定のセルを通過する通過配線の接続関係を示す制御データが入力されると、該制御データに基づいて前記ネットリスト作成部により作成されたネットリストおよび前記抽出部により抽出された実負荷情報を修正する修正部と、
前記修正後のネットリストにおける前記特定のセルに、前記修正後の実負荷情報に示される寄生成分を追加し、該寄生成分を追加したネットリストに基づいてシミュレーションを行うシミュレーション部と、を有することを特徴とするシミュレーション装置。 - 請求項1記載のシミュレーション装置において、
前記制御データは、前記特定のセル内の前記通過配線の寄生成分に対応する寄生素子を挿入する位置と、前記特定のセルの入出力ピンと、前記通過配線の接続先とを示し、
前記修正部は、前記実負荷情報に対して、前記制御データに示される位置に前記寄生素子を挿入し、前記ネットリストに対して、前記制御データに示される前記入出力ピンと前記寄生素子とを接続し、前記制御データに示される前記入出力ピンと前記接続先とを接続するとともに、前記通過配線に対応して設けられていた配線を削除することを特徴とするシミュレーション装置。 - 複数のセルからなる回路ブロックのシミュレーションを行うシミュレーション装置におけるシミュレーション方法であって、
前記回路ブロックの回路データに基づいて、前記回路ブロックを構成する複数のセルの接続関係を示すネットリストを作成し、
前記複数のセルのうち、特定のセルの形成パターンを示すレイアウトデータから前記特定のセル内の配線部分の寄生成分を示す実負荷情報を抽出し、
前記特定のセルを通過する通過配線の接続関係を示す制御データに基づいて前記作成したネットリストおよび前記抽出した実負荷情報を修正し、
前記修正後のネットリストにおける前記特定のセルに、前記修正後の実負荷情報に示される寄生成分を追加し、該寄生成分を追加したネットリストに基づいてシミュレーションを行うことを特徴とするシミュレーション方法。 - 請求項3記載のシミュレーション方法において、
前記制御データは、前記特定のセル内の前記通過配線の寄生成分に対応する寄生素子を挿入する位置と、前記特定のセルの入出力ピンと、前記通過配線の接続先とを示し、
前記実負荷情報に対して、前記制御データに示される位置に前記寄生素子を挿入し、前記ネットリストに対して、前記制御データに示される前記入出力ピンと前記寄生素子とを接続し、前記制御データに示される前記入出力ピンと前記接続先とを接続するとともに、前記通過配線に対応して設けられていた配線を削除することを特徴とするシミュレーション方法。
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Date | Code | Title | Description |
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