JP4355930B2 - 半導体集積回路電源モデル作成方法、プログラムおよび情報処理装置 - Google Patents

Description

本発明は、半導体集積回路において発生するＥＭＩ（不要電磁放射：Ｅｌｅｃｔｒｏ−ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）をシミュレーションするために、電源端子間に実際に流れる電流の変化を表す電源モデルを作成するための半導体集積回路電源モデル作成方法、その方法をコンピュータに実行させるためのプログラム、および情報処理装置に関する。

電子機器に搭載されるプリント回路基板（以下、「ＰＣＢ」と表記する。）からは、ＥＭＩ（不要電磁放射）が発生する。ＥＭＩ発生の主要因としては、ＰＣＢ上の高周波電流、特に半導体集積回路（以下、「ＬＳＩ」と表記する。）の電源端子からの高周波電流が考えられる。そこで、電子機器のＥＭＩ対策として、ＰＣＢの設計段階においてその電源層を流れる高周波電流を見積る必要がある。このため、ＥＭＩシミュレーションに用いるための適切なＬＳＩ電源モデルが必要とされる。そのような従来のＬＳＩ電源モデル作成方法の一例が開示されている（例えば、非特許文献１参照）。

上記文献においては、ＬＳＩのコア回路に注目し、クロック信号系回路を「スイッチング動作部」、残りを「非スイッチング動作部」として、それぞれを簡単な回路で置き換えることができると記載されている。ここではその中で、本発明と関わりのある「スイッチング動作部」の電源モデルとなる等価回路モデルを作成する手法について簡単に説明する。

等価回路モデルの作成に必要なＬＳＩに関する情報は大きく分けて３つある。１つ目はＬＳＩ全体の構成についてオン／オフの機能を有するゲート単位としてゲート・レベルで記述した回路接続情報である。２つ目はＬＳＩに含まれるフリップフロップ回路などの基本回路ブロックの素子構成をトランジスタ等の素子単位としてトランジスタ・レベルで記述した回路接続情報である。３つ目はトランジスタのＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）モデルである。ここでは１つ目と２つ目をまとめて全回路接続情報と呼ぶことにする。

等価回路モデルの作成方法としては、まずゲート・レベルの回路接続情報からクロック信号系回路だけを抽出する。抽出されたクロック信号系回路を構成する基本回路ブロックは、クロック・ドライバー回路（以下、「ＤＲＶ回路」と表記する）およびフリップフロップ回路（以下、「ＦＦ回路」と表記する）で構成されている。

次に、ＤＲＶ回路の簡略化について説明する。

図１３はＤＲＶ回路の簡略化を説明するための図である。

図１３（ａ）に示すＤＲＶ回路は、ゲート・レベルの回路接続情報ではブロック１３に、外部接続端子として入力端子９、出力端子１０、第１の電源端子１１および第２の電源端子１２のみが見えている状態であるが、トランジスタ・レベルの回路接続情報では、符号１３の中は数個〜数十個のトランジスタおよびそれに対応した静電容量で構成されている。これを並列に接続されている複数のトランジスタを１つのゲート幅の大きなトランジスタで置き換え、同様に並列に接続されている静電容量も容量値の大きな静電容量で置き換えることにより、図１３（ｂ）に示すように、４つのトランジスタと４つの静電容量で置き換えることが出来る。以下では、この静電容量をトランジスタの負荷容量と称する。

次に、ＦＦ回路の簡略化について説明する。

図１４はＦＦ回路の簡略化を説明するための図である。

図１４（ａ）に示すＦＦ回路は、クロック信号系回路１４に、複数のインバータ回路や容量などがぶら下がっている状態である。また外部接続端子も、クロック入力端子１５、第１の電源端子１６および第２の電源端子１７の他に、データ入力端子１８などが存在する。そこでまず、トランジスタ・レベルの回路接続情報を用い、基本回路ブロックの中からクロック信号系回路１４だけを抽出する。抽出した小さなドライバー回路とトランジスタからなる回路については、トランジスタを静電容量で置き換え、ドライバー回路はＤＲＶ回路の簡略化の際と同様に、並列接続分をまとめて大きなトランジスタで表現し、変換された静電容量も並列接続分をまとめて大きな静電容量で置き換える。その結果、図１４（ｂ）に示すように、４つのトランジスタと４つの静電容量で置き換えることが出来る。

上記文献では、それぞれの回路について上述の簡略化処理後、さらに並列に接続されたＦＦ回路をまとめて、４つのトランジスタと４つの負荷容量で表された大きなＦＦ回路に簡略化し、簡略化された等価回路モデルでトランジスタ・レベルのＳＰＩＣＥシミュレーションを行い、電源電流波形を求め、ＬＳＩのビヘイビア記述のスイッチング動作部分を作成するとある。さらに、ここでは詳細な説明を省略するが、非スイッチング動作部分についてもモデル化を行い、スイッチング動作部分と組み合わせることにより、非常に簡易で解析の負荷が小さく、精度の良いＬＳＩのＥＭＩシミュレーション用電源モデルを作成することが可能である。
遠矢弘和、和深裕、「放射雑音を高い精度で推定できるＬＳＩ等価回路モデル」、ＥＤＮ Ｊａｐａｎ（２００１．３）、ｐ．８７―９３

しかしながら、ＬＳＩの全回路接続情報を入力するだけで等価回路モデルを作成してくれる設計支援ツールは未だ実現出来ていない。ＬＳＩのＥＭＩシミュレーション用電源モデルとして、上述の文献に米アプライド・シミュレーション・テクノロジ（ＡＰＳＩＭ）社の「Ａｐｓｉｍ ＬＰＧ」というツールが紹介されている。このツールは上述のモデル作成方法に準じてツール化を行ったものではあるが、そのうちの一部の工程が組み込まれていない。そのため現時点では、ユーザが人手でその工程を行わなくてはならない状態である。そのため、この「Ａｐｓｉｍ ＬＰＧ」を使用しても、回路接続情報に精通していないユーザでは、その一部の工程を正しく行うことが困難であるため、精度の良いＬＳＩのＥＭＩシミュレーション用電源モデルを作成することは出来ない。

完全な自動化を困難にしている工程とは、図１３および図１４に示したＤＲＶ回路およびＦＦ回路といった、基本回路ブロックのモデル簡略化である。何故ならば、ＬＳＩを構成している基本回路ブロックは非常に多数かつ多種類であり、しかもゲート・レベルの回路接続情報を見ただけでは、どれがＤＲＶ回路でどれがＦＦ回路かの判別をすることが出来ない。

その判別を行って、ユーザが対応表のようなものを作り入力したとしても、計算機等がその後のＦＦ回路を４つのトランジスタとの４つの負荷容量で表すことは困難である。クロック系を抽出するという作業を人手を介さずに計算機等が行うことは非常に困難である。

また、ＤＲＶ回路やＦＦ回路には様々な構造のものが存在し、図１３および図１４に示した作業をそのまま適用出来ないもの、もしくは適用しても正しく再現できないものもある。ユーザがこれらのモデルを用意するのであれば、どのように修正すれば図１３（ｂ）、図１４（ｂ）のように表せるかは判断出来たとしても、計算機等が判断することは非常に困難である。

もし、人手による作業を排除し、先述の方法だけで基本回路ブロックの等価回路モデルの作成作業を完全自動化にするには、計算機に相当高い演算処理能力が要求されることになり、現在存在している計算機では非常に困難である。

現在のところ、基本回路ブロック毎に人手でモデルを用意し、トランジスタ・レベルの回路接続情報の中で置き換えている状態である。この工程を行えば、「Ａｐｓｉｍ ＬＰＧ」を使用しても、ＬＳＩのＥＭＩシミュレーション用電源モデルを作成可能である。しかし、この方法においても、モデルを人手で用意すると、その際の変換誤差等が考えられるため、それらが積み重なってＬＳＩ全体のモデルの精度を低下させてしまう危険性がある。また、ＬＳＩ内の基本回路ブロックの種類およびＬＳＩのサイズによっては、膨大な工数が発生してしまい、決して効率の良い方法とは言えない。

本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、ＬＳＩに含まれる基本回路ブロックの種類と配列の情報を入力するだけで、ＬＳＩのＥＭＩシミュレーション用電源モデルを作成することが可能な半導体集積回路電源モデル作成方法、その方法をコンピュータに実行させるためのプログラム、および情報処理装置を提供することを目的とする。

上記目的を達成するための本発明の半導体集積回路電源モデル作成方法は、基本回路ブロックを複数種有する半導体集積回路の電流波形をシミュレーションする電源モデルを作成するために、前記基本回路ブロックの等価回路となる電源モデル、前記電源モデルの素子のパラメータ値を算出するための、各パラメータ値が設定されている、該電源モデルに対応する複数の基本ゲート回路、前記基本回路ブロックと基本ゲート回路とが対応する情報が含まれる対応表、および前記基本回路ブロックの種類毎に異なる素子構成の情報が格納された記憶部とプログラムにしたがって処理を実行する処理部とを有するコンピュータが実行するモデル作成方法であって、
前記処理部が、前記半導体集積回路に含まれる前記基本回路ブロックの種類の情報を含む回路情報が入力されると、前記記憶部に格納された前記対応表と該回路情報とに基づいて、該基本回路ブロックに対応する基本ゲート回路を選択する第１の工程と、
前記処理部が、前記回路情報に含まれる前記基本回路ブロックの電源モデルの情報を前記記憶部から読み出し、該電源モデルの基本回路ブロックの素子構成に基づいて、該基本回路ブロックに所定の電圧を印加したときの電流波形である、該基本回路ブロックの電源電流波形を導出する第２の工程と、
前記処理部が、前記記憶部に格納された前記基本ゲート回路の情報に基づいて、前記第１の工程で前記基本回路ブロックに対応して選択された基本ゲート回路に前記所定の電圧を印可したときの電流波形であるモデル電流波形を導出する第３の工程と、
前記処理部が、前記第２の工程で導出された前記基本回路ブロックの電源電流波形と前記第３の工程で導出された前記モデル電流波形との比の値を算出し、選択された基本ゲート回路の素子のパラメータ値と前記比の値とに応じて前記電源モデルの素子のパラメータ値を決定する第４の工程とを有するものである。

本発明では、半導体集積回路の回路情報が入力されると、基本回路ブロックと基本ゲート回路の対応表から基本ゲート回路を選択することが可能となり、基本回路ブロックの実電流波形と基本ゲート回路のモデル電流波形との比の値を算出することで、基本ゲート回路の素子のパラメータ値と比の値とに応じて電流モデルの素子のパラメータ値が求められ、電流モデルが作成される。

一方、上記目的を達成するための本発明のプログラムは、基本回路ブロックを複数種有する半導体集積回路の電流波形をシミュレーションする電源モデルを作成するために、前記基本回路ブロックの等価回路となる電源モデル、前記電源モデルの素子のパラメータ値を算出するための、各パラメータ値が設定されている、該電源モデルに対応する複数の基本ゲート回路、前記基本回路ブロックと基本ゲート回路とが対応する情報が含まれる対応表、および前記基本回路ブロックの種類毎に異なる素子構成の情報が格納された記憶部と処理部とを有するコンピュータの該処理部に実行させるためのプログラムであって、
前記半導体集積回路に含まれる前記基本回路ブロックの種類の情報を含む回路情報が入力されると、前記記憶部に格納された前記対応表と該回路情報とに基づいて、該基本回路ブロックに対応する基本ゲート回路を選択する第１の工程と、
前記回路情報に含まれる前記基本回路ブロックの電源モデルの情報を前記記憶部から読み出し、該電源モデルの基本回路ブロックの素子構成に基づいて、該基本回路ブロックに所定の電圧を印加したときの電流波形である、該基本回路ブロックの電源電流波形を導出する第２の工程と、
前記記憶部に格納された前記基本ゲート回路の情報に基づいて、前記第１の工程で前記基本回路ブロックに対応して選択された基本ゲート回路に前記所定の電圧を印可したときの電流波形であるモデル電流波形を導出する第３の工程と、
前記第２の工程で導出された前記基本回路ブロックの電源電流波形と前記第３の工程で導出された前記モデル電流波形との比の値を算出し、選択された基本ゲート回路の素子のパラメータ値と前記比の値とに応じて前記電源モデルの素子のパラメータ値を決定する第４の工程とを有する処理を前記処理部に実行させるものである。

また、上記目的を達成するための本発明の情報処理装置は、基本回路ブロックを複数種有する半導体集積回路の電流波形をシミュレーションするための電源モデルを作成する情報処理装置であって、
前記基本回路ブロックの等価回路となる電源モデルと、該電源モデルの素子のパラメータ値を算出するための、各パラメータ値が設定されている、該電源モデルに対応する基本ゲート回路と、該基本回路ブロックに対応する基本ゲート回路を特定するための対応表と、該基本回路ブロックの種類毎に異なる素子構成との情報が格納された記憶部と、
前記半導体集積回路に含まれる前記基本回路ブロックの種類の情報を含む回路情報が入力されると、該回路情報に基づいて該基本回路ブロックに対応する基本ゲート回路を前記対応表から選択し、該基本回路ブロックの素子構成に所定の電圧を印加したときの電流波形である、該基本回路ブロックの電源電流波形を求め、該基本ゲート回路に前記所定の電圧を印加したときの電流波形であるモデル電流波形を求め、該基本回路ブロックの電源電流波形と該モデル電流波形との比の値を算出し、該基本ゲート回路の素子のパラメータ値と前記比の値とに応じて前記電源モデルの素子のパラメータ値を求める処理部と、
を有する構成である。

本発明の半導体集積回路電源モデル作成方法は、ＬＳＩに含まれる基本回路ブロックの等価回路となる電源モデルを求めるための基本ゲート回路のテンプレートと、基本回路ブロックと基本ゲート回路の対応表とを予め設け、ＬＳＩに含まれる基本回路ブロックの種類と配列の情報を含む回路情報が入力されると、電源モデルが作成される。そのため、従来のように人手で等価回路モデルを用意するといった膨大な工数をかける必要が無くなり、非常に短時間でモデル作成を行うことが可能となる。また、回路接続情報に詳しくないユーザでも精度の良い等価回路モデルの作成が可能となる。

また、本発明の情報処理装置では、従来の情報処理装置では困難であった電源モデルの作成を、ＬＳＩの回路情報を入力することによってさせることが可能である。

本発明の半導体集積回路電源モデル作成方法は、基本回路ブロックの等価回路となる電源モデルの素子のパラメータ値を算出するための基本ゲート回路、および基本回路ブロックと基本ゲート回路の対応表を予め設け、基本回路ブロックの電流波形および基本ゲート回路の電流波形の比と基本ゲート回路の素子構成とから電源モデルの素子のパラメータを算出するものである。

本発明の情報処理装置の構成について説明する。なお、以下では、ＬＳＩ電源モデルを単に電源モデルと称する。

図１は電源モデルを作成するための、設計支援に用いられる情報処理装置の一構成例を示すブロック図である。

情報処理装置は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１０６および記憶部１０７を備えた処理部１０５と、ディスプレイおよびプリンタ等の出力装置１１２と、データベース１０４とを有する。処理部１０５は、外部から情報を入力するための記録媒体読取部（不図示）を備えている。

記録媒体読取部に接続された記録媒体１０８には、等価回路モデルの素子のパラメータ値を求めるための基本ゲート回路について、その素子構成および素子のパラメータ値が記述されたテンプレート１１０が格納されている。また、記録媒体１０８には、基本ゲート回路に対応する等価回路モデルについての素子構成が記述されたテンプレート１０９と、電源モデル作成方法を実現するためのプログラム（以下、「モデル生成プログラム」と称する）１１１とが格納されている。この記録媒体１０８は、例えば、磁気ディスク、半導体メモリ、ＣＤ−ＲＯＭであり、その他の記録媒体であってよい。

また、データベース１０４には、解析対象となるＬＳＩの基本回路ブロックの種類と配列の情報を含む回路情報と、基本回路ブロックの種類毎に異なる素子構成と、基本回路ブロックと基本ゲート回路の対応表と、その基本回路ブロックの動作状態に応じた信号源によるクロック信号の情報と、および基本回路ブロックの電流波形を求めるための理想直流電源Ｖとが登録されている。

次に、回路情報について説明する。

ＬＳＩの設計段階で、ＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）を操作する操作者は、素子を配列する際に、基本回路ブロックの素子構成の種類とその種類を示す識別子とが対応づけられたテーブルを参照し、そのＬＳＩの回路構成について基本回路ブロックの種類と配列の情報をＣＡＤのコンピュータに格納する。このようにして格納された基本回路ブロックの種類と配列の情報が回路情報となる。

次に、上述の基本ゲート回路の構成について説明する。

基本ゲート回路は、基本回路ブロックに対応する等価回路モデルを求める際に、等価回路モデルにおける素子のパラメータ値を算出するための回路である。素子のパラメータとはトランジスタのゲート幅Ｗおよび負荷容量の容量値Ｃである。基本ゲート回路の素子のパラメータ値は予め設定されている。ここで用いる基本ゲート回路は、以下に示す４種類である。

はじめに、４種類の基本ゲート回路のうち１つ目の基本ゲート回路Ａ１の構成について説明する。

図２は基本ゲート回路Ａ１の構成を示す図である。

基本ゲート回路Ａ１は、外部接続端子として入力端子１９、第１の基本電源端子２０および第２の基本電源端子２１を備えている。また、基本ゲート幅Ｗ_PA0のＰチャネルトランジスタ２２および基本ゲート幅Ｗ_NA0のＮチャネルトランジスタ２３からなるインバータ回路と、容量値Ｃ_PA0の第１の基本負荷容量２４と、容量値Ｃ_NA0の第２の基本負荷容量２５とを有する構成である。

入力端子１９がインバータ回路の入力端子になっている。インバータ回路のＰチャンネルトランジスタ２２のソース電極が第１の基本電源端子２０に接続され、Ｎチャンネルトランジスタ２３のソース電極が第２の基本電源端子２１に接続されている。第１の基本負荷容量２４はインバータ回路の出力端子である内部出力端子と第１の基本電源端子２０の間に接続されている。第２の基本負荷容量２５はインバータ回路の内部出力端子と第２の基本電源端子２１の間に接続されている。

次に、２つ目の基本ゲート回路Ａ２の構成について説明する。基本ゲート回路Ａ２は基本ゲート回路Ａ１を２段備えている。

図３は基本ゲート回路Ａ２の構成を示す図である。

基本ゲート回路Ａ２は、外部接続端子として入力端子２６、第１の基本電源端子２７および第２の基本電源端子２８を備えている。また、基本ゲート幅Ｗ_PA10のＰチャネルトランジスタ２９および基本ゲート幅Ｗ_NA10のＮチャネルトランジスタ３０からなる第１のインバータ回路と、基本ゲート幅Ｗ_PA20のＰチャネルトランジスタ３３および基本ゲート幅Ｗ_NA20のＮチャネルトランジスタ３４からなる第２のインバータ回路と、容量値Ｃ_PA10の第１の基本負荷容量３１と、容量値Ｃ_NA10の第２の基本負荷容量３２と、容量値Ｃ_PA20の第３の基本負荷容量３５と、容量値Ｃ_NA20の第４の基本負荷容量３６とを有する構成である。

入力端子２６が第１のインバータ回路の入力端子になっている。第１のインバータ回路のＰチャンネルトランジスタ２９のソース電極が第１の基本電源端子２７に接続され、Ｎチャンネルトランジスタ３０のソース電極が第２の基本電源端子２８に接続されている。第１の基本負荷容量３１は第１のインバータ回路の内部出力端子と第１の基本電源端子２７の間に接続されている。第２の基本負荷容量３２は第１のインバータ回路の内部出力端子と第２の基本電源端子２８の間に接続されている。

また、第２のインバータ回路の入力端子が第１のインバータ回路の内部出力端子に接続されている。第２のインバータ回路のＰチャンネルトランジスタ３３のソース電極が第１の基本電源端子２７に接続され、Ｎチャンネルトランジスタ３４のソース電極が第２の基本電源端子２８に接続されている。第３の基本負荷容量３５は第２のインバータ回路の内部出力端子と第１の基本電源端子２７の間に接続されている。第４の基本負荷容量３６は第２のインバータ回路の内部出力端子と第２の基本電源端子２８の間に接続されている。

次に、３つ目の基本ゲート回路Ｂ１の構成について説明する。

図４は基本ゲート回路Ｂ１の構成を示す図である。

基本ゲート回路Ｂ１は、外部接続端子として入力端子３７、クロック信号を出力するための出力端子４０、第１の基本電源端子３８および第２の基本電源端子３９を備えている。また、基本ゲート幅Ｗ_PB0のＰチャネルトランジスタ４１および基本ゲート幅Ｗ_NB0のＮチャネルトランジスタ４２からなるインバータ回路と、容量値Ｃ_PB0の第１の基本負荷容量４３と、容量値Ｃ_NB0の第２の基本負荷容量４４とを有する構成である。

入力端子３７がインバータ回路の入力端子になっている。インバータ回路のＰチャンネルトランジスタ４１のソース電極が第１の基本電源端子３８に接続され、Ｎチャンネルトランジスタ４２のソース電極が第２の基本電源端子３９に接続されている。第１の基本負荷容量４３はインバータ回路の内部出力端子と第１の基本電源端子３８の間に接続されている。第２の基本負荷容量４４はインバータ回路の内部出力端子と第２の基本電源端子３９の間に接続されている。インバータ回路の内部出力端子が出力端子４０に接続されている。

次に、４つ目の基本ゲート回路Ｂ２の構成について説明する。基本ゲート回路Ｂ２は基本ゲート回路Ｂ１を２段備えている。

図５は基本ゲート回路Ｂ２の構成を示す図である。

基本ゲート回路Ｂ２は、外部接続端子として入力端子４５、クロック信号を出力するための出力端子４８、第１の基本電源端子４６および第２の基本電源端子４７を備えている。また、基本ゲート幅Ｗ_PB10のＰチャネルトランジスタ４９および基本ゲート幅Ｗ_NB10のＮチャネルトランジスタ５０からなる第１のインバータ回路と、基本ゲート幅ＷＰＢ２０のＰチャネルトランジスタ５３および基本ゲート幅Ｗ_NB20のＮチャネルトランジスタ５４からなる第２のインバータ回路と、容量値Ｃ_PB10の第１の基本負荷容量５１と、容量値Ｃ_NB10の第２の基本負荷容量５２と、容量値Ｃ_PB20の第３の基本負荷容量５５と、容量値Ｃ_NB20の第４の基本負荷容量５６とを有する構成である。

入力端子４５が第１のインバータ回路の入力端子になっている。第１のインバータ回路のＰチャンネルトランジスタ４９のソース電極が第１の基本電源端子４６に接続され、Ｎチャンネルトランジスタ５０のソース電極が第２の基本電源端子４７に接続されている。第１の基本負荷容量５１は第１のインバータ回路の内部出力端子と第１の基本電源端子４６の間に接続されている。第２の基本負荷容量５２は第１のインバータ回路の内部出力端子と第２の基本電源端子４７の間に接続されている。

また、第２のインバータ回路の入力端子が第１のインバータ回路の内部出力端子に接続されている。第２のインバータ回路のＰチャンネルトランジスタ５３のソース電極が第１の基本電源端子４６に接続され、Ｎチャンネルトランジスタ５４のソース電極が第２の基本電源端子４７に接続されている。第３の基本負荷容量５５は第２のインバータ回路の内部出力端子と第１の基本電源端子４６の間に接続されている。第４の基本負荷容量５６は第２のインバータ回路の内部出力端子と第２の基本電源端子４７の間に接続されている。第２のインバータ回路の内部出力端子が出力端子４８に接続されている。

次に、基本回路ブロックと基本ゲート回路の対応表について説明する。

図６は基本回路ブロックと基本ゲート回路の対応表を示す。ＬＳＩ内部には複数種の基本回路ブロックがあるが、図６は、各基本回路ブロックについて、４種類の基本ゲート回路のうちいずれを選択するかを可能にするための対応表の一例である。

図６に示す対応表の左側の基本回路ブロック欄１０２には、基本回路ブロックのゲート・レベルでの接続情報における名称となるブロック名が記述されている。このブロック名は基本回路ブロックの識別子となる。対応表の右側の基本ゲート回路欄１０３には、基本ゲート回路の種類名となるタイプ名が記述されている。基本回路ブロック欄１０２に記載されたブロック名と基本ゲート回路欄１０３に記載されたタイプ名とが１対１の対応をしている。ここでは、基本回路ブロックのブロック名に「Ｂｌｏｃｋ〜」を用い、基本ゲート回路のタイプ名に「Ｔｙｐｅ〜」を用いているが、基本回路ブロックの名前はＬＳＩによって異なるため、この場合に限られない。また、基本ゲート回路の種類名は、４種類の基本ゲート回路についてそれぞれが識別可能であればよい。

実際にはＬＳＩ内部の基本回路ブロックは全て異なる種類ではなく、同じ種類のものが複数含まれていることが通常であるため、基本回路ブロック欄１０２には基本回路ブロックのトランジスタ・レベルでの接続情報における名前を記述し、基本ゲート回路とで1対1の対応をとってもよい。こう記述した場合の方が、基本回路ブロック欄１０２の情報が減り、それに伴って基本ゲート回路欄１０３の情報も減るため、対応表に記述される情報量が圧縮される。

なお、この対応表の形式において、基本回路ブロックの名前がゲート・レベルでの接続情報におけるものなのか、トランジスタ・レベルでの接続情報におけるものなのか、処理部１０５が認識できるように予めモデル生成プログラム１１１に記述しておく必要がある。

この対応表は操作者で作成することも可能であるが、ＬＳＩのサイズによっては膨大な時間がかかるため現実的ではない。現実的には、全回路接続情報から各基本回路ブロックの名前と、その基本回路ブロックがＤＲＶ回路かＦＦ回路かを、トランジスタ・レベルでの接続情報まで認識して読みとり、ＤＲＶ回路とＦＦ回路に予め当てはめるモデルを決めておく、といったルールを決めて計算機等の情報処理装置で出力させるなどの操作が必要になる。

上記構成の情報処理装置による電源モデル作成のための動作手順について簡単に説明する。

図７は動作手順を説明するための模式図であり、図８は動作手順を示すフローチャートである。

図７（ａ）は、ＥＭＩの解析対象となるＬＳＩの回路構成１を示す。図７（ａ）に示すように、回路構成１は、ゲート・レベルの全回路接続情報により複数の基本回路ブロックが接続された構成になっている。そして、回路構成１は、外部端子として第１の電源端子２および第２の電源端子３を備えている。

図７（ｂ）は、複数の基本回路ブロックのうちの１つの基本回路ブロック４を抜き出し、トランジスタ・レベルの回路接続情報で表したものである。ここでは、基本回路ブロック４をブラック・ボックスで記述しているものの実際には複数のトランジスタおよび静電容量で構成されている。

図８に示すように、処理部１０５は、解析対象となるＬＳＩを設定する情報が入力されると、設定されたＬＳＩについての回路情報をデータベース１０４から読み出す。続いて、回路情報に含まれる基本回路ブロックの素子構成をデータベース１０４から読み出す（ステップＳ１０１）。さらに、図６に示した対応表から基本回路ブロックに対応する基本ゲート回路を選択する（ステップＳ１０２）。

ここで、１つの基本回路ブロック４における素子数によるトランジスタ・レベルでの解析はそれほど演算処理に負荷もかからないため、処理部１０５は基本回路ブロックの電源電流波形を次のようにして求める。その方法は、適切な信号源を入力端子５に接続し、理想の直流電圧源を第１の電源端子６および第２の電源端子７に接続し、信号源から入力端子５に所定の期間Ｔだけ信号を入力することで導出される電源電流波形８を解析により求めるものである。なお、期間Ｔは信号源の周期を基に設定される値であり、状況に応じて、操作者により予め半周期、１周期もしくは複数周期などの値が設定される。また、以下では、基本回路ブロック４の電源電流波形８を実電流波形と称する。

さらに、処理部１０５は、ステップＳ１０２で選択した基本ゲート回路について入力端子から信号を入力した場合の電源電流波形を求める（ステップＳ１０３）。以下では、基本ゲート回路の電源電流波形をモデル電流波形と称する。

基本回路ブロックの実電流波形と基本ゲート回路のモデル電流波形とを比較するために、実電流波形とモデル電流波形との電流値の比を算出する（ステップＳ１０４）。その比を求めるための電流値として電源電流波形のパルスの振幅値を用いるが、パルスの電流積分値等の比較するための値であれば他の値であってもよい。続いて、算出した比の値と基本ゲート回路のトランジスタのゲート幅および負荷容量とに応じて等価回路モデルの素子のパラメータ値を求める（ステップＳ１０５）。この演算処理についての具体例は後述する。これにより、図７（ｃ）に示すような等価回路モデルが作成される。

この方法を使用することで、図７（ａ）および図７（ｂ）に示したＬＳＩの回路情報から、基本回路ブロック毎に図７（ｃ）に示したような電源モデルを情報処理装置で生成することが可能となる。なお、処理部１０５は、回路情報に含まれる基本回路ブロックの種類毎に図８に示した電源モデル作成処理を行い、回路情報に含まれる、基本回路ブロックの配列情報を基にして、ＬＳＩ全体の電源モデルを作成するようにしてもよい。

本発明における基本回路ブロックの等価回路モデルの作成方法について、以下の実施例で詳細に説明する。なお、以下では基本回路ブロックを同一の符号で示すが、その構成が実施例毎に異なっているものとする。
［第１実施例］

本実施例では、基本ゲート回路Ａ１を用いて基本回路ブロックから等価回路モデルを作成する方法について説明する。

本実施例で用いられる等価回路モデルの構成について説明する。基本ゲート回路Ａ１に対応する等価回路モデルを等価回路モデルＭＡ１とする。

図９は基本回路ブロックから等価回路モデルを作成するための一連の手順を説明するための模式図であり、図９（ｃ）は等価回路モデルＭＡ１を示す回路図である。

図９（ｃ）に示すように、等価回路モデルＭＡ１は、各素子のパラメータの値が未知であるが、各素子の種類と接続は基本ゲート回路Ａ１と同様である。等価回路モデルＭＡ１は、外部接続端子として入力端子６１、第１の電源端子６２および第２の電源端子６３を備えている。また、ゲート幅Ｗ_PAのＰチャネルトランジスタ６４およびゲート幅Ｗ_NAのＮチャネルトランジスタ６５からなるインバータ回路と、容量値Ｃ_PAの第１の負荷容量６６と、容量値Ｃ_NAの第２の負荷容量６７とを有する構成である。外部接続端子として出力端子がないため、主にＦＦ回路の等価回路モデルである。なお、トランジスタおよび負荷容量の接続関係については基本ゲート回路Ａ１と同様なため、その詳細な説明を省略する。

次に、本実施例における情報処理装置の動作手順について図９を用いて説明する。なお、予めモデル生成プログラム１１１が記録媒体１０８に格納されており、処理部１０５は記録媒体１０８からモデル生成プログラム１１１を読み出して実行するものとする。

処理部１０５は、解析対象となるＬＳＩが設定されると、設定されたＬＳＩの回路情報をデータベース１０４から読み出して記憶部１０７に格納する。続いて、回路情報に含まれる基本回路ブロックの種類を特定し、特定した基本回路ブロックの素子構成の情報と、基本回路ブロックの動作状態に応じた信号源の情報と、理想直流電源Ｖの値と、図６に示した対応表をデータベース１０４から読み出して記憶部１０７に格納する。続いて、特定した基本回路ブロックに対応する基本ゲート回路Ａ１の素子構成および素子のパラメータ値を記録媒体１０８から抽出し、記憶部１０７に格納する。

その後、処理部１０５は、以下のようにして基本回路ブロックの電源電流波形である実電流波形を求める。

図９（ａ）は基本回路ブロックの素子構成の情報を用いて電源端子電流を測定するための方法を示す図である。処理部１０５は、基本回路ブロックの動作状態に応じた信号源５７を入力端子５に接続し、第１の電源端子６２および第２の電源端子６３間に電圧値Ｖの直流理想電源５８を接続し、他の外部接続端子は開放状態にし、一定期間Ｔだけ動作解析を行うことによって、実電流波形となる電源電流波形５９の電流値Ｉ１を求めて記憶部１０７に格納する。なお、期間Ｔは信号源５７の周期を基に予め設定されている。

続いて、図９（ｂ）に示すように、処理部１０５は、基本ゲート回路Ａ１の電源端子電流を求めるために、次のような処理を実行する。基本回路ブロックに接続したものと同じ信号源５７を入力端子１９に接続し、第１の電源端子２０および第２の電源端子２１間に同様の電圧値Ｖの直流理想電源４８を接続し、基本回路ブロックの動作解析と同時間である期間Ｔだけ動作解析を行うことによって、モデル電流波形となる電源電流波形６０の電流値Ｉ２を求める。そして、求めた電流値Ｉ２を記憶部１０７に格納する。

その後、求めた電流値Ｉ１とＩ２の比η_A1を算出して記憶部１０７に格納する。こうして求めた電流値Ｉ１とＩ２であるが、どちらも同じ期間Ｔだけ動作させたときの電流波形であるため、Ｉ１とＩ２の比η_A1は、基本回路ブロックと基本ゲート回路Ａ１のサイズの比になる。基本ゲート回路Ａ１と等価回路モデルＭＡ１は基本的に構造が同じであるため、基本ゲート回路Ａ１のそれぞれ対応している各素子の値と電流比との演算処理を行えば、等価回路モデルＭＡ１の各素子の値が求まり、基本回路ブロックの動作状態に応じた等価回路モデルが作成されることになる。η_A1＝Ｉ１／Ｉ２として、以下の式による演算処理を行う。
Ｗ_PA＝η_A1×Ｗ_PA0 （１）
Ｗ_NA＝η_A1×Ｗ_NA0 （２）
Ｃ_PA＝η_A1×Ｃ_PA0 （３）
Ｃ_NA＝η_A1×Ｃ_NA0 （４）

なお、演算処理方法は他の方法であってもよく、例えば、特開２００１−２２２５７３号公報に開示されている方法であってもよい。

処理部１０５は、基本ゲート幅Ｗ_PA0とη_A1に上述の演算処理を行って等価回路モデルのＰチャネルトランジスタ６４のゲート幅にあたるＷ_PAの値を求め、ゲート幅Ｗ_PAを記憶部１０７に格納する。また、基本ゲート幅Ｗ_NA0とη_A1に上述の演算処理を行って等価回路モデルのＮチャネルトランジスタ６５のゲート幅にあたるＷ_NAの値を求め、ゲート幅Ｗ_NAを記憶部１０７に格納する。また、容量値Ｃ_PA0とη_A1に上述の演算処理を行って等価回路モデルの第１の負荷容量６６の容量値にあたるＣ_PAの値を求め、容量値Ｃ_PAを記憶部１０７に格納する。さらに、容量値Ｃ_NA0とη_A1に上述の演算処理を行って等価回路モデルの第２の負荷容量６７の容量値にあたるＣ_NAの値を求め、容量値Ｃ_NAを記憶部１０７に格納する。

そして、処理部１０５は等価回路モデルＭＡ１の回路構成のテンプレートを記録媒体１０８から読み出し、記憶部１０７に格納したＷ_PA、Ｗ_NA、Ｃ_PA、Ｃ_NAのデータをテンプレートに挿入して等価回路モデルＭＡ１を作成し、出力装置１１２から出力する。

上述したように、基本ゲート回路Ａ１と等価回路モデルＭＡ１は基本的に構造が同じであるため、基本ゲート回路Ａ１のそれぞれ対応している各素子の値と電流比との演算処理を行えば、等価回路モデルＭＡ１の各素子の値が求まる。このことを詳細に述べると、基本ゲート幅Ｗ_PA0と電流比η_A1の演算処理を行えば等価回路モデルのＰチャネルトランジスタ６４のゲート幅Ｗ_PAが求まる。また、基本ゲート幅Ｗ_NA0と電流比η_A1の演算処理を行えば等価回路モデルのNチャネルトランジスタ６５のゲート幅Ｗ_NAが求まる。また、容量値Ｃ_PA0と電流比η_A1の演算処理を行えば等価回路モデルの第１の負荷容量６６の容量値Ｃ_PAが求まる。さらに、容量値Ｃ_NA0と電流比η_A1の演算処理を行えば等価回路モデルの第２の負荷容量６７の容量値Ｃ_NAが求まる。

以上のような動作により、ＬＳＩの全回路接続情報から、図３のような基本ゲート回路Ａ１を準備することで、基本回路ブロックの等価回路モデルとして、図９（ｃ）に示したような等価回路モデルＭＡ１が作成可能である。
［第２実施例］

本実施例では、基本ゲート回路Ａ２を用いて基本回路ブロックから等価回路モデルを作成する方法について説明する。

本実施例で用いられる等価回路モデルの構成について説明する。基本ゲート回路Ａ２に対応する等価回路モデルを等価回路モデルＭＡ２とする。

図１０は基本回路ブロックから等価回路モデルを作成するための一連の手順を説明するための模式図であり、図１０（ｃ）は等価回路モデルＭＡ２を示す回路図である。

図１０（ｃ）に示すように、等価回路モデルＭＡ２は、各素子のパラメータの値が未知であるが、各素子の種類と接続は基本ゲート回路Ａ２と同様である。等価回路モデルＭＡ２は、外部接続端子として入力端子６９、第１の電源端子７０および第２の電源端子７１を備えている。また、ゲート幅Ｗ_PA1のＰチャネルトランジスタ７２およびゲート幅Ｗ_NA1のＮチャネルトランジスタ７３からなる第１のインバータ回路と、ゲート幅Ｗ_PA2のＰチャネルトランジスタ７６およびゲート幅Ｗ_NA2のＮチャネルトランジスタ７７からなる第２のインバータ回路と、容量値Ｃ_PA1の第１の負荷容量７４と、容量値Ｃ_NA1の第２の負荷容量７５と、容量値Ｃ_PA2の第３の負荷容量７８と、容量値Ｃ_NA2の第４の負荷容量７９とを有する構成である。等価回路モデルＭＡ２は、外部接続端子として出力端子がないため、主にＦＦ回路の等価回路モデルである。なお、トランジスタおよび負荷容量の接続関係については基本ゲート回路Ａ２と同様なため、その詳細な説明を省略する。

次に、本実施例における情報処理装置の動作手順について図１０を用いて説明する。なお、実施例１と同様にして、処理部１０５は記録媒体１０８からモデル生成プログラム１１１を読み出して実行するものとする。

処理部１０５は、解析対象となるＬＳＩが設定されると、設定されたＬＳＩの回路情報をデータベース１０４から読み出して記憶部１０７に格納する。続いて、回路情報に含まれる基本回路ブロックの種類を特定し、特定した基本回路ブロックの素子構成の情報と、基本回路ブロックの動作状態に応じた信号源の情報と、理想直流電源Ｖの値と、図６に示した対応表をデータベース１０４から読み出して記憶部１０７に格納する。続いて、特定した基本回路ブロックに対応する基本ゲート回路Ａ１の素子構成および素子のパラメータ値を記録媒体１０８から抽出し、記憶部１０７に格納する。

その後、図１０（ａ）に示すように、処理部１０５は、実施例１と同様にして、基本回路ブロックの実電流波形となる電源電流波形５９の電流値Ｉ１を求めて記憶部１０７に格納する。

続いて、図１０（ｂ）に示すように、基本ゲート回路Ａ２の電源端子電流を求めるために、次のような処理を実行する。基本回路ブロックに接続したものと同じ信号源５７を入力端子２６に接続し、第１の電源端子２７および第２の電源端子２８間に同様の電圧値Ｖの直流理想電源５８を接続し、基本回路ブロックの動作解析と同時間である期間Ｔだけ動作解析を行うことによって、モデル電流波形となる電源電流波形６８の電流値Ｉ３を求める。続いて、求めた電流値Ｉ３を記憶部１０７に格納する。

こうして求めた電流値Ｉ１とＩ３であるが、どちらも同じ期間Ｔだけ動作させたときの電流波形であるため、Ｉ１とＩ３の比η_A2は、基本回路ブロックと基本ゲート回路Ａ２のサイズの比になる。よって、基本ゲート回路Ａ２の素子の各パラメータと電流比η_A2を用いて実施例１で説明した演算処理を実行すれば、基本回路ブロックの動作状態に応じた等価回路モデルが作成されることになる。

上述したように、基本ゲート回路Ａ２と等価回路モデルＭＡ２は基本的に構造が同じであるため、基本ゲート回路Ａ２のそれぞれ対応している各素子の値と電流比との演算処理を行えば、等価回路モデルＭＡ２の各素子の値が求まる。このことを詳細に述べると、基本ゲート幅Ｗ_PA10と電流比η_A2の演算処理を行えば等価回路モデルのＰチャネルトランジスタ７２のゲート幅Ｗ_PA1が求まる。また、基本ゲート幅Ｗ_NA10と電流比η_A2の演算処理を行えば等価回路モデルのＮチャネルトランジスタ７３のゲート幅Ｗ_NA1が求まる。また、基本ゲート幅Ｗ_PA20と電流比η_A2の演算処理を行えば等価回路モデルのＰチャネルトランジスタ７６のゲート幅Ｗ_PA2が求まる。また、基本ゲート幅Ｗ_NA20と電流比η_A2の演算処理を行えば等価回路モデルのＮチャネルトランジスタ７７のゲート幅Ｗ_NA2が求まる。また、容量値Ｃ_PA10と電流比η_A2の演算処理を行えば等価回路モデルの第１の負荷容量７４の容量値Ｃ_PA1が求まる。また、容量値Ｃ_NA10と電流比η_A2の演算処理を行えば等価回路モデルの第２の負荷容量７５の容量値Ｃ_NA1が求まる。また、容量値Ｃ_PA20と電流比η_A2の演算処理を行えば等価回路モデルの第３の負荷容量７８の容量値Ｃ_PA2が求まる。さらに、容量値Ｃ_NA20と電流比η_A2の演算処理を行えば等価回路モデルの第４の負荷容量７９の容量値Ｃ_NA2が求まる。

以上のような動作により、ＬＳＩの全回路接続情報から、図４のような基本ゲート回路Ａ２を準備することで、基本回路ブロックの等価回路モデルとして、図１０（ｃ）に示したような等価回路モデルＭＡ２が作成可能である。
［第３実施例］

本実施例では、基本ゲート回路Ｂ１を用いて基本回路ブロックから等価回路モデルを作成する方法について説明する。

本実施例で用いられる等価回路モデルの構成について説明する。基本ゲート回路Ｂ１に対応する等価回路モデルを等価回路モデルＭＢ１とする。

図１１は基本回路ブロックから等価回路モデルを作成するための一連の手順を説明するための模式図であり、図１１（ｃ）は等価回路モデルＭＢ１を示す回路図である。

図１１（ｃ）に示すように、等価回路モデルＭＢ１は、各素子のパラメータの値が未知であるが、各素子の種類と接続は基本ゲート回路Ｂ１と同様である。等価回路モデルＭＢ１は、外部接続端子として入力端子８１、出力端子８４、第１の電源端子８２および第２の電源端子８３を備えている。また、ゲート幅Ｗ_PBのＰチャネルトランジスタ８５およびゲート幅Ｗ_NBのＮチャネルトランジスタ８６からなるインバータ回路と、容量値Ｃ_PBの第１の負荷容量８７と、容量値Ｃ_NBの第２の負荷容量８８とを有する構成である。外部接続端子として出力端子が存在しているため、主にＤＲＶ回路の等価回路モデルである。なお、トランジスタおよび負荷容量の接続関係については基本ゲート回路Ｂ１と同様なため、その詳細な説明を省略する。

次に、本実施例における情報処理装置の動作手順について図１１を用いて説明する。なお、実施例１と同様にして、処理部１０５は記録媒体１０８からモデル生成プログラム１１１を読み出して実行するものとする。

処理部１０５は、解析対象となるＬＳＩが設定されると、設定されたＬＳＩの回路情報をデータベース１０４から読み出して記憶部１０７に格納する。続いて、回路情報に含まれる基本回路ブロックの種類を特定し、特定した基本回路ブロックの素子構成の情報と、基本回路ブロックの動作状態に応じた信号源の情報と、理想直流電源Ｖの値と、図６に示した対応表をデータベース１０４から読み出して記憶部１０７に格納する。続いて、特定した基本回路ブロックに対応する基本ゲート回路Ａ１の素子構成および素子のパラメータ値を記録媒体１０８から抽出し、記憶部１０７に格納する。

その後、図１１（ａ）に示すように、処理部１０５は、実施例１と同様にして、基本回路ブロックの実電流波形となる電源電流波形５９の電流値Ｉ１を求めて記憶部１０７に格納する。

続いて、図１１（ｂ）に示すように、基本ゲート回路Ｂ１の電源端子電流を求めるために、次のような処理を実行する。基本回路ブロックに接続したものと同じ信号源５７を入力端子３７に接続し、第１の電源端子３８および第２の電源端子３９間に同様の電圧値Ｖの直流理想電源５８を接続し、出力端子４０を開放状態にし、基本回路ブロックの動作解析と同時間である期間Ｔだけ動作解析を行うことによって、モデル電流波形となる電源電流波形８０の電流値Ｉ４を求める。続いて、求めた電流値Ｉ４を記憶部１０７に格納する。

こうして求めた電流値Ｉ１とＩ４であるが、どちらも同じ期間Ｔだけ動作させたときの電流値であるため、Ｉ１とＩ４の比η_B1は、基本回路ブロックと基本ゲート回路Ｂ１のサイズの比になる。よって、基本ゲート回路Ｂ１の素子の各パラメータと電流比η_B1を用いて実施例１で説明した演算処理を実行すれば、基本回路ブロックの動作状態に応じた等価回路モデルが作成されることになる。

上述したように、基本ゲート回路Ｂ１と等価回路モデルＭＢ１は基本的に構造が同じであるため、基本ゲート回路Ｂ１のそれぞれ対応している各素子の値と電流比との演算処理を行えば、等価回路モデルＭＢ１の各素子の値が求まる。このことを詳細に述べると、基本ゲート幅Ｗ_PB0と電流比η_B1の演算処理を行えば等価回路モデルのＰチャネルトランジスタ８５のゲート幅Ｗ_PBが求まる。また、基本ゲート幅Ｗ_NB0と電流比η_B1の演算処理を行えば等価回路モデルのＮチャネルトランジスタ８６のゲート幅Ｗ_NBが求まる。また、容量値Ｃ_PB0と電流比η_B1の演算処理を行えば等価回路モデルの第１の負荷容量８７の容量値Ｃ_PBが求まる。さらに、容量値Ｃ_NB0と電流比η_B1の演算処理を行えば等価回路モデルの第２の負荷容量８８の容量値Ｃ_NBが求まる。

以上のような動作により、ＬＳＩの全回路接続情報から、図５のような基本ゲート回路Ｂ１を準備することで、基本回路ブロックの等価回路モデルとして、図１１（ｃ）に示したような等価回路モデルＭＢ１が作成可能である。
［第４実施例］

本実施例では、基本ゲート回路Ｂ２を用いて基本回路ブロックから等価回路モデルを作成する方法について説明する。

本実施例で用いられる等価回路モデルの構成について説明する。基本ゲート回路Ｂ２に対応する等価回路モデルを等価回路モデルＭＢ２とする。

図１２は基本回路ブロックから等価回路モデルを作成するための一連の手順を説明するための模式図であり、図１２（ｃ）は等価回路モデルＭＢ２を示す回路図である。

図１２（ｃ）に示すように、等価回路モデルＭＢ２は、各素子のパラメータの値が未知であるが、各素子の種類と接続は基本ゲート回路Ｂ２と同様である。等価回路モデルＭＢ２は、外部接続端子として入力端子９０、出力端子９３、第１の電源端子９１および第２の電源端子９２を備えている。また、ゲート幅Ｗ_PB1のＰチャネルトランジスタ９４およびゲート幅Ｗ_NB1のＮチャネルトランジスタ９５からなる第１のインバータ回路と、ゲート幅Ｗ_PB2のＰチャネルトランジスタ９８およびゲート幅Ｗ_NB2のＮチャネルトランジスタ９９からなる第２のインバータ回路と、容量値Ｃ_PB1の第１の負荷容量９６と、容量値Ｃ_NB1の第２の負荷容量９７と、容量値Ｃ_PB2の第３の負荷容量１００と、容量値Ｃ_NB2の第４の負荷容量１０１とを有する構成である。外部接続端子として出力端子が存在しているため、主にＤＲＶ回路の等価回路モデルである。なお、トランジスタおよび負荷容量の接続関係については基本ゲート回路Ｂ２と同様なため、その詳細な説明を省略する。

次に、本実施例における情報処理装置の動作手順について図１２を用いて説明する。なお、実施例１と同様にして、処理部１０５は記録媒体１０８からモデル生成プログラム１１１を読み出して実行するものとする。

処理部１０５は、解析対象となるＬＳＩが設定されると、設定されたＬＳＩの回路情報をデータベース１０４から読み出して記憶部１０７に格納する。続いて、回路情報に含まれる基本回路ブロックの種類を特定し、特定した基本回路ブロックの素子構成の情報と、基本回路ブロックの動作状態に応じた信号源の情報と、理想直流電源Ｖの値と、図６に示した対応表をデータベース１０４から読み出して記憶部１０７に格納する。続いて、特定した基本回路ブロックに対応する基本ゲート回路Ａ１の素子構成および素子のパラメータ値を記録媒体１０８から抽出し、記憶部１０７に格納する。

その後、図１２（ａ）に示すように、処理部１０５は、実施例１と同様にして、基本回路ブロックの実電流波形となる電源電流波形５９の電流値Ｉ１を求めて記憶部１０７に格納する。

続いて、図１２（ｂ）に示すように、基本ゲート回路Ｂ２の電源端子電流を求めるために、次のような処理を実行する。基本回路ブロックに接続したものと同じ信号源５７を入力端子４５に接続し、第１の電源端子４６および第２の電源端子４７間に同様の電圧値Ｖの直流理想電源５８を接続し、出力端子４８を開放状態にし、基本回路ブロックの動作解析と同時間である期間Ｔだけ動作解析を行うことによって、モデル電流波形となる電源電流波形８９の電流値Ｉ５を求める。続いて、求めた電流値Ｉ５を記憶部１０７に格納する。

こうして求めた電流値Ｉ１とＩ５であるが、どちらも同じ期間Ｔだけ動作させたときの電流波形であるため、Ｉ１とＩ５の比η_B2は、基本回路ブロックと基本ゲート回路Ｂ２のサイズの比になる。よって基本ゲート回路Ｂ２の素子の各パラメータと電流比η_B2を用いて実施例１で説明した演算処理を実行すれば、基本回路ブロックの動作状態に応じた等価回路モデルが作成されることになる。

上述したように、基本ゲート回路Ｂ２と等価回路モデルＭＢ２は基本的に構造が同じであるため、基本ゲート回路Ｂ２のそれぞれ対応している各素子の値と電流比との演算処理を行えば、等価回路モデルＭＢ２の各素子の値が求まる。このことを詳細に述べると、基本ゲート幅Ｗ_PB10と電流比η_B2の演算処理を行えば等価回路モデルのＰチャネルトランジスタ９４のゲート幅Ｗ_PB1が求まる。また、基本ゲート幅Ｗ_NB10と電流比η_B2の演算処理を行えば等価回路モデルのＮチャネルトランジスタ９５のゲート幅Ｗ_NB1が求まる。また、基本ゲート幅Ｗ_PB20と電流比η_B2の演算処理を行えば等価回路モデルのＰチャネルトランジスタ９８のゲート幅Ｗ_PB2が求まる。また、基本ゲート幅Ｗ_NB20と電流比η_B2の演算処理を行えば等価回路モデルのＮチャネルトランジスタ９９のゲート幅Ｗ_NB2が求まる。また、容量値Ｃ_PB10と電流比η_B2の演算処理を行えば等価回路モデルの第１の負荷容量９６の容量値Ｃ_PB1が求まる。また、容量値Ｃ_NB10と電流比η_B2の演算処理を行えば等価回路モデルの第２の負荷容量９７の容量値Ｃ_NB1が求まる。また、容量値Ｃ_PB20と電流比η_B2の演算処理を行えば等価回路モデルの第３の負荷容量１００の容量値Ｃ_PB2が求まる。さらに、容量値Ｃ_NB20と電流比η_B2の演算処理を行えば等価回路モデルの第４の負荷容量１０１の容量値Ｃ_NB2が求まる。

以上のような動作により、ＬＳＩの全回路接続情報から、図６のような基本ゲート回路Ｂ２を準備することで、基本回路ブロックの等価回路モデルとして、図１２（ｃ）に示したような等価回路モデルＭＢ２が作成可能である。

本発明では、上述したように、情報処理装置に、基本回路ブロックと基本ゲート回路の対応表を予め設け、ＬＳＩの回路情報を入力することにより、基本ゲート回路ブロックの等価回路モデルを作成させることが可能である。したがって、ＬＳＩの全回路接続情報に精通していないユーザでも、ＬＳＩの回路情報を入手さえすれば、電源モデルを作成することが可能となる。

また、基本回路ブロックの電源電流波形を再現するように等価回路モデルを求めているので、基本回路ブロックの動作状態を適切に再現出来ていることになる。さらに、基本回路ブロックと基本ゲート回路についての信号源および直流電圧源を接続して解析する処理と、電流波形の比の演算処理と、等価回路モデルのトランジスタのゲート幅および負荷容量の演算処理とを計算機等にさせることが可能であるため、従来人手で行っていた作業を介す必要がなくなる。

また、等価回路モデルは、トランジスタ２つと負荷容量２つを有する構成、またはトランジスタ４つと負荷容量４つを有する構成であるため、解析負荷も小さくなっている。さらに、全ての基本回路ブロックがほぼ同じ構造で置き換えることが可能であるので、上述の情報処理装置のように、計算機等で簡略化を行うことが可能となる。そのため、人手を途中で介さずに、上述のＬＳＩの回路情報を入力してＥＭＩシミュレーション用のＬＳＩ電源モデルを作成する設計支援ツールが実現可能となる。

なお、上述の電源モデル作成方法において、処理部１０５は、基本回路ブロックの電源電流波形である実電流波形を演算により求めていたが、予め基本回路ブロックの種類に対応した実電流波形の情報をデータベースに格納しておいてもよい。この場合、処理部１０５は、電源モデル作成の際に、基本回路ブロックの実電流波形についての演算処理をしなくてすむため、電源モデル作成処理の時間が低減する。

上述した実施の形態においては、本発明を特定の条件で構成した例について説明したが、本発明は、種々の変更を行うことができ、上述の実施形態に限定されない。

本発明の情報処理装置の一構成例を示すブロック図である。 基本ゲート回路Ａ１の構成を示す回路図である。 基本ゲート回路Ａ２の構成を示す回路図である。 基本ゲート回路Ｂ１の構成を示す回路図である。 基本ゲート回路Ｂ２の構成を示す回路図である。 基本回路ブロックと基本ゲート回路の対応表である。 基本回路ブロックの等価回路モデルの作成方法を示す図である。 情報処理装置の動作手順を示すフローチャートである。 基本ゲート回路Ａ１を用いて基本回路ブロックの等価回路モデルＡ１を作成する方法を説明するための模式図である。 基本ゲート回路Ａ２を用いて基本回路ブロックの等価回路モデルＡ２を作成する方法を説明するための模式図である。 基本ゲート回路Ｂ１を用いて基本回路ブロックの等価回路モデルＢ１を作成する方法を説明するための模式図である。 基本ゲート回路Ｂ２を用いて基本回路ブロックの等価回路モデルＢ２を作成する方法を説明するための模式図である。 半導体集積回路内部のＤＲＶ回路を簡略化した図である。 半導体集積回路内部のＦＦ回路を簡略化した図である。

符号の説明

１ 回路構成
２、６、１１、１６ 第１の電源端子
３、７、１２、１７ 第２の電源端子
４ 基本回路ブロック
５、９ 入力端子
８ 電源電流波形
１０ 出力端子
１３ ＤＲＶ回路ブロック
１４ クロック信号系回路
１５ クロック信号入力端子
１８ データ入力端子
１９、２６、３７、４５ 入力端子
２０、２７、３８、４６ 第１の基本電源端子
２１、２８、３９、４７ 第２の基本電源端子
２２、２９、３３、４１、４９、５３ Ｐチャネルトランジスタ
２３、３０、３４、４２、５０、５４ Ｎチャネルトランジスタ
２４、３１、４３、５１ 第１の基本負荷容量
２５、３２、４４、５２ 第２の基本負荷容量
３５、５５ 第３の基本負荷容量
３６、５６ 第４の基本負荷容量
４０、４８ 出力端子
５７ 信号源
５８ 直流理想電源
５９、６０、６８、８０、８９ 電源端子電流波形
６１、６９、８１、９０ 入力端子
６２、７０、８２、９１ 第１の電源端子
６３、７１、８３、９２ 第２の電源端子
６４、７２、７６、８５、９４、９８ Ｐチャネルトランジスタ
６５、７３、７７、８６、９５、９９ Ｎチャネルトランジスタ
６６、７４、８７、９６ 第１の負荷容量
６７、７５、８８、９７ 第２の負荷容量
７８、１００ 第３の負荷容量
７９、１０１ 第４の負荷容量
８４、９３ 出力端子
１０２ 基本回路ブロック欄
１０３ 基本ゲート回路欄
１０４ データベース
１０５ 処理部
１０６ ＣＰＵ
１０７ 記憶部
１０８ 記録媒体
１０９、１１０ テンプレート
１１１ モデル生成プログラム
１１２ 出力装置

Claims (9)

1. 基本回路ブロックを複数種有する半導体集積回路の電流波形をシミュレーションする電源モデルを作成するために、前記基本回路ブロックの等価回路となる電源モデル、前記電源モデルの素子のパラメータ値を算出するための、各パラメータ値が設定されている、該電源モデルに対応する複数の基本ゲート回路、前記基本回路ブロックと基本ゲート回路とが対応する情報が含まれる対応表、および前記基本回路ブロックの種類毎に異なる素子構成の情報が格納された記憶部とプログラムにしたがって処理を実行する処理部とを有するコンピュータが実行するモデル作成方法であって、
   前記処理部が、前記半導体集積回路に含まれる前記基本回路ブロックの種類の情報を含む回路情報が入力されると、前記記憶部に格納された前記対応表と該回路情報とに基づいて、該基本回路ブロックに対応する基本ゲート回路を選択する第１の工程と、
   前記処理部が、前記回路情報に含まれる前記基本回路ブロックの電源モデルの情報を前記記憶部から読み出し、該電源モデルの基本回路ブロックの素子構成に基づいて、該基本回路ブロックに所定の電圧を印加したときの電流波形である、該基本回路ブロックの電源電流波形を導出する第２の工程と、
   前記処理部が、前記記憶部に格納された前記基本ゲート回路の情報に基づいて、前記第１の工程で前記基本回路ブロックに対応して選択された基本ゲート回路に前記所定の電圧を印可したときの電流波形であるモデル電流波形を導出する第３の工程と、
   前記処理部が、前記第２の工程で導出された前記基本回路ブロックの電源電流波形と前記第３の工程で導出された前記モデル電流波形との比の値を算出し、選択された基本ゲート回路の素子のパラメータ値と前記比の値とに応じて前記電源モデルの素子のパラメータ値を決定する第４の工程とを有する半導体集積回路電源モデル作成方法。
2. 前記電源モデルと、該電源モデルに対応する前記基本ゲート回路は、
   外部接続端子として前記基本回路ブロックの入力に対応した信号が入力される入力端子、第１の電源端子、および該第１の電源端子との間に前記所定の電圧を印加するための第２の電源端子と、
   ゲート電極が前記入力端子に接続され、ソース電極が前記第１の電源端子に接続されたＰチャネルトランジスタ、およびゲート電極が該入力端子に接続され、ドレイン電極が該Ｐチャネルトランジスタのドレイン電極に接続され、ソース電極が前記第２の電源端子に接続されたＮチャネルトランジスタからなるインバータ回路と、
   前記インバータ回路の出力端子である内部出力端子と前記第１の電源端子の間に接続第１の負荷容量と、
   前記インバータ回路の内部出力端子と前記第２の電源端子の間に接続された第２の負荷容量と、
   を有する構成である情報が前記記憶部に格納されている、請求項１記載の半導体集積回路電源モデル作成方法。
3. 前記電源モデルと、該電源モデルに対応する基本ゲート回路は、
   前記信号を出力するための、前記インバータ回路の内部出力端子に接続された出力端子を有する構成である情報が前記記憶部に格納されている、請求項２記載の半導体集積回路電源モデル作成方法。
4. 前記基本回路ブロックの電源電流波形による電流値をＩα、前記モデル電流波形による電流値をＩβとすると、比の値ηがη＝Ｉα／Ｉβであり、
   前記基本ゲート回路のパラメータ値である、前記Ｐチャネルトランジスタのゲート幅がＷ_P0、前記Ｎチャネルトランジスタのゲート幅がＷ_N0、前記第１の負荷容量の容量値がＣ_P0、前記第２の負荷容量の容量値がＣ_N0 であるとき、
   前記処理部は、前記電源モデルのパラメータ値のうち、前記Ｐチャネルトランジスタのゲート幅をη×Ｗ_P0、前記Ｎチャネルトランジスタのゲート幅をη×Ｗ_N0、前記第１の負荷容量の容量値をη×Ｃ_P0、前記第２の負荷容量の容量値をη×Ｃ_N0と導出する、請求項２または３記載の半導体集積回路電源モデル作成方法。
5. 前記電源モデルと、該電源モデルに対応する前記基本ゲート回路は、
   外部接続端子として前記基本回路ブロックの入力に対応した信号が入力される入力端子、第１の電源端子、および該第１の電源端子との間に前記所定の電圧を印加するための第２の電源端子と、
   ゲート電極が前記入力端子と接続され、ソース電極が前記第１の電源端子と接続された第１のＰチャネルトランジスタ、およびゲート電極が該入力端子に接続され、ドレイン電極が該第１のＰチャネルトランジスタのドレイン電極に接続され、ソース電極が前記第２の電源端子に接続された第１のＮチャネルトランジスタからなる第１のインバータ回路と、
   前記第１のインバータ回路の出力端子である内部出力端子と前記第１の電源端子の間に接続された第１の負荷容量と、
   前記第１のインバータ回路の内部出力端子と前記第２の電源端子の間に接続された第２の負荷容量と、
   ゲート電極が前記第１のインバータ回路の内部出力端子に接続され、ソース電極が前記第１の電源端子に接続された第２のＰチャネルトランジスタ、およびゲート電極が該内部出力端子に接続され、ドレイン電極が該第２のＰチャネルトランジスタのドレイン電極に接続され、ソース電極が前記第２の電源端子に接続された第２のＮチャネルトランジスタからなる第２のインバータ回路と、
   前記第２のインバータ回路の内部出力端子と前記第１の電源端子の間に接続された第３の負荷容量と、
   前記第２のインバータ回路の内部出力端子と前記第２の電源端子の間に接続された第４の負荷容量と、
   を有する構成である情報が前記記憶部に格納されている、請求項１記載の半導体集積回路電源モデル作成方法。
6. 前記電源モデルと、該電源モデルに対応する基本ゲート回路は、
   クロック信号を出力するための、前記第２のインバータ回路の内部出力端子に接続された出力端子を有する構成である情報が前記記憶部に格納されている、請求項５記載の半導体集積回路電源モデル作成方法。
7. 前記基本回路ブロックの電源電流波形による電流値をＩα、前記モデル電流波形による電流値をＩβとすると、比の値ηがη＝Ｉα／Ｉβであり、
   前記基本ゲート回路のパラメータ値である、前記第１のＰチャネルトランジスタのゲート幅がＷ_P10、前記第１のＮチャネルトランジスタのゲート幅がＷ_N10、前記第２のＰチャネルトランジスタのゲート幅がＷ_P20、前記第２のＮチャネルトランジスタのゲート幅がＷ_N20、前記第１の負荷容量の容量値がＣ_P10、前記第２の負荷容量の容量値がＣ_N10、前記第３の負荷容量の容量値がＣ_P20、前記第４の負荷容量の容量値がＣ_N20 であるとき、
   前記処理部は、前記電源モデルのパラメータ値のうち、前記第１のＰチャネルトランジスタのゲート幅をη×Ｗ_P10、前記第１のＮチャネルトランジスタのゲート幅をη×Ｗ_N10、前記第２のＰチャネルトランジスタのゲート幅をη×Ｗ_P20、前記第２のＮチャネルトランジスタのゲート幅をη×Ｗ_N20、前記第１の負荷容量の容量値をη×Ｃ_P10、前記第２の負荷容量の容量値をη×Ｃ_N10、前記第３の負荷容量の容量値をη×Ｃ_P20、前記第４の負荷容量の容量値をη×Ｃ_N20と導出する、請求項５または６記載の半導体集積回路電源モデル作成方法。
8. 基本回路ブロックを複数種有する半導体集積回路の電流波形をシミュレーションする電源モデルを作成するために、前記基本回路ブロックの等価回路となる電源モデル、前記電源モデルの素子のパラメータ値を算出するための、各パラメータ値が設定されている、該電源モデルに対応する複数の基本ゲート回路、前記基本回路ブロックと基本ゲート回路とが対応する情報が含まれる対応表、および前記基本回路ブロックの種類毎に異なる素子構成の情報が格納された記憶部と処理部とを有するコンピュータの該処理部に実行させるためのプログラムであって、
   前記半導体集積回路に含まれる前記基本回路ブロックの種類の情報を含む回路情報が入力されると、前記記憶部に格納された前記対応表と該回路情報とに基づいて、該基本回路ブロックに対応する基本ゲート回路を選択する第１の工程と、
   前記回路情報に含まれる前記基本回路ブロックの電源モデルの情報を前記記憶部から読み出し、該電源モデルの基本回路ブロックの素子構成に基づいて、該基本回路ブロックに所定の電圧を印加したときの電流波形である、該基本回路ブロックの電源電流波形を導出する第２の工程と、
   前記記憶部に格納された前記基本ゲート回路の情報に基づいて、前記第１の工程で前記基本回路ブロックに対応して選択された基本ゲート回路に前記所定の電圧を印可したときの電流波形であるモデル電流波形を導出する第３の工程と、
   前記第２の工程で導出された前記基本回路ブロックの電源電流波形と前記第３の工程で導出された前記モデル電流波形との比の値を算出し、選択された基本ゲート回路の素子のパラメータ値と前記比の値とに応じて前記電源モデルの素子のパラメータ値を決定する第４の工程とを有する処理を前記処理部に実行させるためのプログラム。
9. 基本回路ブロックを複数種有する半導体集積回路の電流波形をシミュレーションするための電源モデルを作成する情報処理装置であって、
   前記基本回路ブロックの等価回路となる電源モデルと、該電源モデルの素子のパラメータ値を算出するための、各パラメータ値が設定されている、該電源モデルに対応する基本ゲート回路と、該基本回路ブロックに対応する基本ゲート回路を特定するための対応表と、該基本回路ブロックの種類毎に異なる素子構成との情報が格納された記憶部と、
   前記半導体集積回路に含まれる前記基本回路ブロックの種類の情報を含む回路情報が入力されると、該回路情報に基づいて該基本回路ブロックに対応する基本ゲート回路を前記対応表から選択し、該基本回路ブロックの素子構成に所定の電圧を印加したときの電流波形である、該基本回路ブロックの電源電流波形を求め、該基本ゲート回路に前記所定の電圧を印加したときの電流波形であるモデル電流波形を求め、該基本回路ブロックの電源電流波形と該モデル電流波形との比の値を算出し、該基本ゲート回路の素子のパラメータ値と前記比の値とに応じて前記電源モデルの素子のパラメータ値を求める処理部と、
   を有する情報処理装置。

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