JP2003058595A - 回路解析装置 - Google Patents
回路解析装置Info
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- JP2003058595A JP2003058595A JP2001247294A JP2001247294A JP2003058595A JP 2003058595 A JP2003058595 A JP 2003058595A JP 2001247294 A JP2001247294 A JP 2001247294A JP 2001247294 A JP2001247294 A JP 2001247294A JP 2003058595 A JP2003058595 A JP 2003058595A
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Abstract
(57)【要約】
【課題】 動的解析手法を採用する場合、大規模な回路
の解析を実施することができず、静的解析手法を採用す
る場合、実動作に基づいたピーク電流を評価することが
できないために解析精度が不十分になる課題があった。 【解決手段】 素子接続情報から下位階層セルの解析用
モデルを生成し、その解析用モデルとテストパターンを
用いて下位階層セルに対する回路シミュレーションを実
行する一方、下位階層セルに対する回路シミュレーショ
ンの結果を参照して上位階層セルの解析用モデルを生成
し、その解析用モデルを用いて上位階層セルに対する回
路シミュレーションを実行する。
の解析を実施することができず、静的解析手法を採用す
る場合、実動作に基づいたピーク電流を評価することが
できないために解析精度が不十分になる課題があった。 【解決手段】 素子接続情報から下位階層セルの解析用
モデルを生成し、その解析用モデルとテストパターンを
用いて下位階層セルに対する回路シミュレーションを実
行する一方、下位階層セルに対する回路シミュレーショ
ンの結果を参照して上位階層セルの解析用モデルを生成
し、その解析用モデルを用いて上位階層セルに対する回
路シミュレーションを実行する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
の電源配線や接地配線の電圧降下等を求める回路解析装
置に関するものである。
の電源配線や接地配線の電圧降下等を求める回路解析装
置に関するものである。
【０００２】
【従来の技術】近年のプロセスの微細化に伴って、電源
配線や接地配線の抵抗成分による電圧降下や、配線幅が
狭いことによる高い電流密度などの影響が大きくなって
きている。従来の回路解析装置では、電源配線又は接地
配線に接続された各トランジスタに流れる電流値と配線
抵抗に基づいて電圧降下を計算するとともに、配線幅に
基づいて電流密度を計算する。
配線や接地配線の抵抗成分による電圧降下や、配線幅が
狭いことによる高い電流密度などの影響が大きくなって
きている。従来の回路解析装置では、電源配線又は接地
配線に接続された各トランジスタに流れる電流値と配線
抵抗に基づいて電圧降下を計算するとともに、配線幅に
基づいて電流密度を計算する。
【０００３】各トランジスタに流れる電流値を求める手
段としては、動的解析手法と静的解析手法がある。従来
の動的な回路解析装置は、計算機資源や計算時間が多く
かかる回路シミュレーションを実行することにより回路
全体を解析するので、回路が大規模化すると、ノード数
が膨大になって計算機資源や計算時間が限界に達し、解
析が困難である。
段としては、動的解析手法と静的解析手法がある。従来
の動的な回路解析装置は、計算機資源や計算時間が多く
かかる回路シミュレーションを実行することにより回路
全体を解析するので、回路が大規模化すると、ノード数
が膨大になって計算機資源や計算時間が限界に達し、解
析が困難である。
【０００４】そこで、回路を分割して分割回路毎に解析
を行うと、その分割回路の電圧降下や電流密度を求める
ことができるが、上位階層セルの電源配線や接地配線の
解析を行うことができないので、回路全体の電圧降下や
電流密度を求めることができない。他方、従来の静的な
回路解析装置は、実動作に基づいたピーク電流を評価す
ることができないので、解析精度が不十分であった。
を行うと、その分割回路の電圧降下や電流密度を求める
ことができるが、上位階層セルの電源配線や接地配線の
解析を行うことができないので、回路全体の電圧降下や
電流密度を求めることができない。他方、従来の静的な
回路解析装置は、実動作に基づいたピーク電流を評価す
ることができないので、解析精度が不十分であった。
【０００５】
【発明が解決しようとする課題】従来の回路解析装置は
以上のように構成されているので、動的解析手法を採用
する場合、大規模な回路の解析を実施することができ
ず、静的解析手法を採用する場合、実動作に基づいたピ
ーク電流を評価することができないために解析精度が不
十分になる課題があった。
以上のように構成されているので、動的解析手法を採用
する場合、大規模な回路の解析を実施することができ
ず、静的解析手法を採用する場合、実動作に基づいたピ
ーク電流を評価することができないために解析精度が不
十分になる課題があった。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、大規模な回路の解析を精度よく実
施することができる回路解析装置を得ることを目的とす
る。
めになされたもので、大規模な回路の解析を精度よく実
施することができる回路解析装置を得ることを目的とす
る。
【０００７】
【課題を解決するための手段】この発明に係る回路解析
装置は、抽出手段により抽出された素子の接続情報から
下位階層セルの解析用モデルを生成し、その解析用モデ
ルとテストパターンを用いて下位階層セルに対する回路
シミュレーションを実行する下位階層シミュレーション
手段と、その下位階層シミュレーション手段のシミュレ
ーション結果を参照して上位階層セルの解析用モデルを
生成し、その解析用モデルを用いて上位階層セルに対す
る回路シミュレーションを実行する上位階層シミュレー
ション手段とを設けたものである。
装置は、抽出手段により抽出された素子の接続情報から
下位階層セルの解析用モデルを生成し、その解析用モデ
ルとテストパターンを用いて下位階層セルに対する回路
シミュレーションを実行する下位階層シミュレーション
手段と、その下位階層シミュレーション手段のシミュレ
ーション結果を参照して上位階層セルの解析用モデルを
生成し、その解析用モデルを用いて上位階層セルに対す
る回路シミュレーションを実行する上位階層シミュレー
ション手段とを設けたものである。
【０００８】この発明に係る回路解析装置は、下位階層
シミュレーション手段により上位階層セルと下位階層セ
ルを接続する配線の節点の電流波形がシミュレーション
されている場合、上位階層シミュレーション手段が、そ
の下位階層セルを当該電流波形の電流発生源とみなし
て、その上位階層セルの解析用モデルを生成するように
したものである。
シミュレーション手段により上位階層セルと下位階層セ
ルを接続する配線の節点の電流波形がシミュレーション
されている場合、上位階層シミュレーション手段が、そ
の下位階層セルを当該電流波形の電流発生源とみなし
て、その上位階層セルの解析用モデルを生成するように
したものである。
【０００９】この発明に係る回路解析装置は、上位階層
セルが複数の下位階層セルから構成されている場合、上
位階層シミュレーション手段が各下位階層セル間の遅延
時間を考慮して、その上位階層セルの解析用モデルを生
成するようにしたものである。
セルが複数の下位階層セルから構成されている場合、上
位階層シミュレーション手段が各下位階層セル間の遅延
時間を考慮して、その上位階層セルの解析用モデルを生
成するようにしたものである。
【００１０】この発明に係る回路解析装置は、上位階層
セルが複数の下位階層セルから構成されている場合、複
数の計算機を用いて下位階層シミュレーション手段を構
成し、各計算機が各下位階層セルに対する回路シミュレ
ーションを並列的に実行するようにしたものである。
セルが複数の下位階層セルから構成されている場合、複
数の計算機を用いて下位階層シミュレーション手段を構
成し、各計算機が各下位階層セルに対する回路シミュレ
ーションを並列的に実行するようにしたものである。
【００１１】この発明に係る回路解析装置は、下位階層
シミュレーション手段が外部から論理シミュレーション
結果を入力すると、その論理シミュレーション結果を電
圧波形で表したテストパターンに変換するようにしたも
のである。
シミュレーション手段が外部から論理シミュレーション
結果を入力すると、その論理シミュレーション結果を電
圧波形で表したテストパターンに変換するようにしたも
のである。
【００１２】この発明に係る回路解析装置は、上位階層
シミュレーション手段が上位階層セルに対する回路シミ
ュレーションを実行することにより、半導体集積回路の
配線部の電圧降下又は電流密度を求めるようにしたもの
である。
シミュレーション手段が上位階層セルに対する回路シミ
ュレーションを実行することにより、半導体集積回路の
配線部の電圧降下又は電流密度を求めるようにしたもの
である。
【００１３】この発明に係る回路解析装置は、上位階層
シミュレーション手段が上位階層セルに対する回路シミ
ュレーションを実行する代わりに、下位階層シミュレー
ション手段によりシミュレーションされた各下位階層セ
ルの電流波形を重ね合わせて上位階層セルのピーク電流
を求め、そのピーク電流から半導体集積回路の配線部の
電圧降下又は電流密度を求めるようにしたものである。
シミュレーション手段が上位階層セルに対する回路シミ
ュレーションを実行する代わりに、下位階層シミュレー
ション手段によりシミュレーションされた各下位階層セ
ルの電流波形を重ね合わせて上位階層セルのピーク電流
を求め、そのピーク電流から半導体集積回路の配線部の
電圧降下又は電流密度を求めるようにしたものである。
【００１４】この発明に係る回路解析装置は、下位階層
シミュレーション手段のシミュレーション結果をライブ
ラリ化するライブラリ手段を設けたものである。
シミュレーション手段のシミュレーション結果をライブ
ラリ化するライブラリ手段を設けたものである。
【００１５】この発明に係る回路解析装置は、下位階層
シミュレーション手段が上位階層シミュレーション手段
によりシミュレーションされた上位階層セルの電圧降下
を参照して、下位階層セルに対する回路シミュレーショ
ンを実行するようにしたものである。
シミュレーション手段が上位階層シミュレーション手段
によりシミュレーションされた上位階層セルの電圧降下
を参照して、下位階層セルに対する回路シミュレーショ
ンを実行するようにしたものである。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による回
路解析装置を示す構成図であり、図において、１は半導
体集積回路のマスクパターンのデータをレイアウト情報
として記憶するレイアウト情報記憶部、２はレイアウト
情報記憶部１に記憶されているレイアウト情報から素子
の接続情報を抽出する素子接続情報抽出部（抽出手
段）、３はレイアウトに実現されたトランジスタや、配
線に係る寄生抵抗についての素子情報と、各素子間の電
気的な接続関係に係る情報として与えられる素子接続情
報とを記憶する素子接続情報記憶部である。
説明する。 実施の形態１．図１はこの発明の実施の形態１による回
路解析装置を示す構成図であり、図において、１は半導
体集積回路のマスクパターンのデータをレイアウト情報
として記憶するレイアウト情報記憶部、２はレイアウト
情報記憶部１に記憶されているレイアウト情報から素子
の接続情報を抽出する素子接続情報抽出部（抽出手
段）、３はレイアウトに実現されたトランジスタや、配
線に係る寄生抵抗についての素子情報と、各素子間の電
気的な接続関係に係る情報として与えられる素子接続情
報とを記憶する素子接続情報記憶部である。
【００１７】４は素子接続情報記憶部３に記憶されてい
る素子接続情報から下位階層セルの解析用モデルを生成
するとともに、電流値観測箇所（上位階層セルと下位階
層セルを接続する電源配線／接地配線の節点）を求める
モデル生成部、５はモデル生成部４により生成された解
析用モデルとテストパターンを用いて下位階層セルに対
する回路シミュレーションを実行することにより、電源
配線／接地配線の節点の電流波形を計算する下位階層シ
ミュレーション部である。なお、モデル生成部４及び下
位階層シミュレーション部５から下位階層シミュレーシ
ョン手段が構成されている。
る素子接続情報から下位階層セルの解析用モデルを生成
するとともに、電流値観測箇所（上位階層セルと下位階
層セルを接続する電源配線／接地配線の節点）を求める
モデル生成部、５はモデル生成部４により生成された解
析用モデルとテストパターンを用いて下位階層セルに対
する回路シミュレーションを実行することにより、電源
配線／接地配線の節点の電流波形を計算する下位階層シ
ミュレーション部である。なお、モデル生成部４及び下
位階層シミュレーション部５から下位階層シミュレーシ
ョン手段が構成されている。
【００１８】６は各下位階層セル間の遅延時間を格納す
る遅延データベース、７は下位階層セルを下位階層シミ
ュレーション部５により計算された電流波形の電流発生
源とみなして、上位階層セルの解析用モデルを生成する
解析用回路データ作成部であり、解析用回路データ作成
部７は各下位階層セル間の遅延時間を考慮して、上位階
層セルの解析用モデルを生成する。８は解析用回路デー
タ作成部７により生成された解析用モデルを用いて上位
階層セルに対する回路シミュレーションを実行すること
により、電源配線／接地配線の電圧降下と電流密度を計
算する上位階層シミュレーション部である。なお、遅延
データベース６，解析用回路データ作成部７及び上位階
層シミュレーション部８から上位階層シミュレーション
手段が構成されている。９は上位階層シミュレーション
部８により計算された電圧降下や電流密度等の解析結果
を記憶する解析結果記憶部、１０は解析結果記憶部９に
記憶されている解析結果を表示する結果表示部である。
る遅延データベース、７は下位階層セルを下位階層シミ
ュレーション部５により計算された電流波形の電流発生
源とみなして、上位階層セルの解析用モデルを生成する
解析用回路データ作成部であり、解析用回路データ作成
部７は各下位階層セル間の遅延時間を考慮して、上位階
層セルの解析用モデルを生成する。８は解析用回路デー
タ作成部７により生成された解析用モデルを用いて上位
階層セルに対する回路シミュレーションを実行すること
により、電源配線／接地配線の電圧降下と電流密度を計
算する上位階層シミュレーション部である。なお、遅延
データベース６，解析用回路データ作成部７及び上位階
層シミュレーション部８から上位階層シミュレーション
手段が構成されている。９は上位階層シミュレーション
部８により計算された電圧降下や電流密度等の解析結果
を記憶する解析結果記憶部、１０は解析結果記憶部９に
記憶されている解析結果を表示する結果表示部である。
【００１９】次に動作について説明する。レイアウト情
報記憶部１には、半導体集積回路のマスクパターンのデ
ータがレイアウト情報として記憶されている。図２は半
導体集積回路のレイアウトの一例を示しており、大規模
回路のレイアウトは図３に示すように階層的に構成され
ることがよくある。即ち、まず基本となるセル（下位階
層セル）を作成したのち、各下位階層セルを適宜配置し
て信号線や電源線等を配線することにより上位階層セル
が作成される。
報記憶部１には、半導体集積回路のマスクパターンのデ
ータがレイアウト情報として記憶されている。図２は半
導体集積回路のレイアウトの一例を示しており、大規模
回路のレイアウトは図３に示すように階層的に構成され
ることがよくある。即ち、まず基本となるセル（下位階
層セル）を作成したのち、各下位階層セルを適宜配置し
て信号線や電源線等を配線することにより上位階層セル
が作成される。
【００２０】素子接続情報抽出部２は、レイアウト情報
記憶部１に記憶されているレイアウト情報から素子接続
情報を抽出し、その素子接続情報を素子接続情報記憶部
３に格納する。図４は素子接続情報の一例を示してい
る。
記憶部１に記憶されているレイアウト情報から素子接続
情報を抽出し、その素子接続情報を素子接続情報記憶部
３に格納する。図４は素子接続情報の一例を示してい
る。
【００２１】モデル生成部４は、素子接続情報記憶部３
に記憶されている素子接続情報から下位階層セルの解析
用モデル（ネットリスト）を生成するとともに、電流値
観測箇所（上位階層セルと下位階層セルを接続する電源
配線／接地配線の節点）を求める。下位階層シミュレー
ション部５は、モデル生成部４が解析用モデルを生成す
ると、その解析用モデルと外部入力したテストパターン
を用いて下位階層セルに対する回路シミュレーションを
実行することにより、電源配線／接地配線の節点の電流
波形を計算する。
に記憶されている素子接続情報から下位階層セルの解析
用モデル（ネットリスト）を生成するとともに、電流値
観測箇所（上位階層セルと下位階層セルを接続する電源
配線／接地配線の節点）を求める。下位階層シミュレー
ション部５は、モデル生成部４が解析用モデルを生成す
ると、その解析用モデルと外部入力したテストパターン
を用いて下位階層セルに対する回路シミュレーションを
実行することにより、電源配線／接地配線の節点の電流
波形を計算する。
【００２２】解析用回路データ作成部７は、下位階層シ
ミュレーション部５が電源配線／接地配線の節点の電流
波形を計算すると、図５に示すように、下位階層セルを
下位階層シミュレーション部５により計算された電流波
形の電流発生源とみなして、上位階層セルの解析用モデ
ルを生成する。その際、複数の下位階層セルから上位階
層セルが構成されている場合、各下位階層セル間で信号
遅延が発生するので、遅延データベース６に格納されて
いる各下位階層セル間の遅延時間を考慮して、上位階層
セルの解析用モデルを生成する。
ミュレーション部５が電源配線／接地配線の節点の電流
波形を計算すると、図５に示すように、下位階層セルを
下位階層シミュレーション部５により計算された電流波
形の電流発生源とみなして、上位階層セルの解析用モデ
ルを生成する。その際、複数の下位階層セルから上位階
層セルが構成されている場合、各下位階層セル間で信号
遅延が発生するので、遅延データベース６に格納されて
いる各下位階層セル間の遅延時間を考慮して、上位階層
セルの解析用モデルを生成する。
【００２３】上位階層シミュレーション部８は、解析用
回路データ作成部７が解析用モデルを生成すると、その
解析用モデルを用いて上位階層セルに対する回路シミュ
レーションを実行することにより、電源配線／接地配線
の電圧降下や電流密度を計算し、その電圧降下や電流密
度等の解析結果を解析結果記憶部９に格納する。また、
電源配線／接地配線／信号線の電圧／電流波形も解析結
果記憶部９に格納する。結果表示部１０は、解析結果記
憶部９に記憶されている解析結果を表示する。
回路データ作成部７が解析用モデルを生成すると、その
解析用モデルを用いて上位階層セルに対する回路シミュ
レーションを実行することにより、電源配線／接地配線
の電圧降下や電流密度を計算し、その電圧降下や電流密
度等の解析結果を解析結果記憶部９に格納する。また、
電源配線／接地配線／信号線の電圧／電流波形も解析結
果記憶部９に格納する。結果表示部１０は、解析結果記
憶部９に記憶されている解析結果を表示する。
【００２４】以上で明らかなように、この実施の形態１
によれば、素子接続情報から下位階層セルの解析用モデ
ルを生成し、その解析用モデルとテストパターンを用い
て下位階層セルに対する回路シミュレーションを実行す
る一方、下位階層セルに対する回路シミュレーションの
結果を参照して上位階層セルの解析用モデルを生成し、
その解析用モデルを用いて上位階層セルに対する回路シ
ミュレーションを実行するように構成したので、従来で
あれば、計算機資源や計算時間の面から動的な解析が困
難な大規模回路に対しても、動的な解析が可能になり、
その結果、大規模な回路の解析を精度よく実施すること
ができる効果を奏する。
によれば、素子接続情報から下位階層セルの解析用モデ
ルを生成し、その解析用モデルとテストパターンを用い
て下位階層セルに対する回路シミュレーションを実行す
る一方、下位階層セルに対する回路シミュレーションの
結果を参照して上位階層セルの解析用モデルを生成し、
その解析用モデルを用いて上位階層セルに対する回路シ
ミュレーションを実行するように構成したので、従来で
あれば、計算機資源や計算時間の面から動的な解析が困
難な大規模回路に対しても、動的な解析が可能になり、
その結果、大規模な回路の解析を精度よく実施すること
ができる効果を奏する。
【００２５】実施の形態２．上記実施の形態１では、特
に言及していないが、上位階層セルが複数の下位階層セ
ルから構成されている場合、複数の計算機を用いて下位
階層シミュレーション部５を構成し、各計算機が各下位
階層セルに対する回路シミュレーションを並列的に実行
するようにしてもよい。これにより、下位階層セルに対
する回路シミュレーションの実行時間を短縮することが
できる効果を奏する。
に言及していないが、上位階層セルが複数の下位階層セ
ルから構成されている場合、複数の計算機を用いて下位
階層シミュレーション部５を構成し、各計算機が各下位
階層セルに対する回路シミュレーションを並列的に実行
するようにしてもよい。これにより、下位階層セルに対
する回路シミュレーションの実行時間を短縮することが
できる効果を奏する。
【００２６】実施の形態３．図６はこの発明の実施の形
態３による回路解析装置を示す構成図であり、図におい
て、図１と同一符号は同一または相当部分を示すので説
明を省略する。１１はモデル生成部４と同様の機能を有
し、外部から論理シミュレーションによる信号線の論理
値パターンを入力すると、その論理値パターンを電圧波
形で表したテストパターンに変換して下位階層シミュレ
ーション部５に出力するモデル生成部（下位階層シミュ
レーション手段）である。
態３による回路解析装置を示す構成図であり、図におい
て、図１と同一符号は同一または相当部分を示すので説
明を省略する。１１はモデル生成部４と同様の機能を有
し、外部から論理シミュレーションによる信号線の論理
値パターンを入力すると、その論理値パターンを電圧波
形で表したテストパターンに変換して下位階層シミュレ
ーション部５に出力するモデル生成部（下位階層シミュ
レーション手段）である。
【００２７】次に動作について説明する。論理シミュレ
ーションによる信号線の論理値パターンは、図７に示す
ように、“１”または“０”の論理値で表されている。
したがって、その論理値パターン自体をテストパターン
として下位階層シミュレーション部５に与えることはで
きない。
ーションによる信号線の論理値パターンは、図７に示す
ように、“１”または“０”の論理値で表されている。
したがって、その論理値パターン自体をテストパターン
として下位階層シミュレーション部５に与えることはで
きない。
【００２８】そこで、この実施の形態３では、モデル生
成部１１が外部から論理シミュレーションによる信号線
の論理値パターンを入力すると、図８に示すように、論
理値パターンの波形になまりを加えることにより、その
論理値パターンを電圧波形で表したテストパターンに変
換し、そのテストパターンを下位階層シミュレーション
部５に出力するようにする。これにより、論理値パター
ンから電圧波形で表したテストパターンに変換する変換
手段が外部に設けられていない場合でも、下位階層セル
に対する回路シミュレーションを実行することができる
効果を奏する。
成部１１が外部から論理シミュレーションによる信号線
の論理値パターンを入力すると、図８に示すように、論
理値パターンの波形になまりを加えることにより、その
論理値パターンを電圧波形で表したテストパターンに変
換し、そのテストパターンを下位階層シミュレーション
部５に出力するようにする。これにより、論理値パター
ンから電圧波形で表したテストパターンに変換する変換
手段が外部に設けられていない場合でも、下位階層セル
に対する回路シミュレーションを実行することができる
効果を奏する。
【００２９】実施の形態４．図９はこの発明の実施の形
態４による回路解析装置を示す構成図であり、図におい
て、図１と同一符号は同一または相当部分を示すので説
明を省略する。１２は下位階層シミュレーション部５に
より計算された各下位階層セルの電流波形を重ね合わせ
て上位階層セルのピーク電流を求め、そのピーク電流か
ら半導体集積回路の電源配線／接地配線の電圧降下又は
電流密度を求める電圧降下計算部である。
態４による回路解析装置を示す構成図であり、図におい
て、図１と同一符号は同一または相当部分を示すので説
明を省略する。１２は下位階層シミュレーション部５に
より計算された各下位階層セルの電流波形を重ね合わせ
て上位階層セルのピーク電流を求め、そのピーク電流か
ら半導体集積回路の電源配線／接地配線の電圧降下又は
電流密度を求める電圧降下計算部である。
【００３０】次に動作について説明する。上記実施の形
態１〜３では、上位階層シミュレーション部８が回路シ
ミュレーションを実行することにより、電源配線／接地
配線の電圧降下又は電流密度を求めるものについて示し
たが、回路シミュレーションを実行せずに、電源配線／
接地配線の電圧降下又は電流密度を求めるようにしても
よい。
態１〜３では、上位階層シミュレーション部８が回路シ
ミュレーションを実行することにより、電源配線／接地
配線の電圧降下又は電流密度を求めるものについて示し
たが、回路シミュレーションを実行せずに、電源配線／
接地配線の電圧降下又は電流密度を求めるようにしても
よい。
【００３１】即ち、電圧降下計算部１２は、下位階層シ
ミュレーション部５が各下位階層セルの電流波形を計算
すると、図１０に示すように、各下位階層セルに到達す
るまでの信号の遅延時間を考慮して、各下位階層セルの
電流波形を重ね合わせることにより、上位階層セルのピ
ーク電流を求める。そして、電圧降下計算部１２は、上
位階層セルのピーク電流と電源配線／接地配線の抵抗値
から電圧降下値を計算し、上位階層セルのピーク電流と
配線幅から電流密度値を計算する。この実施の形態４に
よれば、回路シミュレーションを実行することなく、電
源配線／接地配線の電圧降下又は電流密度を求めること
ができるので、実行時間を短縮することができる効果を
奏する。
ミュレーション部５が各下位階層セルの電流波形を計算
すると、図１０に示すように、各下位階層セルに到達す
るまでの信号の遅延時間を考慮して、各下位階層セルの
電流波形を重ね合わせることにより、上位階層セルのピ
ーク電流を求める。そして、電圧降下計算部１２は、上
位階層セルのピーク電流と電源配線／接地配線の抵抗値
から電圧降下値を計算し、上位階層セルのピーク電流と
配線幅から電流密度値を計算する。この実施の形態４に
よれば、回路シミュレーションを実行することなく、電
源配線／接地配線の電圧降下又は電流密度を求めること
ができるので、実行時間を短縮することができる効果を
奏する。
【００３２】実施の形態５．図１１はこの発明の実施の
形態５による回路解析装置を示す構成図であり、図にお
いて、図１と同一符号は同一または相当部分を示すので
説明を省略する。１３は下位階層シミュレーション部５
の回路シミュレーションの実行を制御する電流波形ライ
ブラリ作成制御部、１４は下位階層シミュレーション部
５のシミュレーション結果を保存する電流波形ライブラ
リである。なお、電流波形ライブラリ作成制御部１３及
び電流波形ライブラリ１４からライブラリ手段が構成さ
れている。
形態５による回路解析装置を示す構成図であり、図にお
いて、図１と同一符号は同一または相当部分を示すので
説明を省略する。１３は下位階層シミュレーション部５
の回路シミュレーションの実行を制御する電流波形ライ
ブラリ作成制御部、１４は下位階層シミュレーション部
５のシミュレーション結果を保存する電流波形ライブラ
リである。なお、電流波形ライブラリ作成制御部１３及
び電流波形ライブラリ１４からライブラリ手段が構成さ
れている。
【００３３】次に動作について説明する。上記実施の形
態１〜４では、モデル生成部４が下位階層セルの解析用
モデルを生成すると、下位階層シミュレーション部５が
下位階層セルの解析用モデルとテストパターンを用いて
下位階層セルに対する回路シミュレーションを実行する
ものについて示したが、この実施の形態５では、下位階
層シミュレーション部５が過去に実行した回路シミュレ
ーションで用いている解析用モデル及びテストパターン
と同一の解析用モデル及びテストパターンが新たに入力
された場合には、電流波形ライブラリ作成制御部１３が
下位階層シミュレーション部５の回路シミュレーション
の実行を停止させる。即ち、解析用モデル及びテストパ
ターンの組み合せが新規である場合のみ、下位階層シミ
ュレーション部５の回路シミュレーションを実行させる
ようにする。
態１〜４では、モデル生成部４が下位階層セルの解析用
モデルを生成すると、下位階層シミュレーション部５が
下位階層セルの解析用モデルとテストパターンを用いて
下位階層セルに対する回路シミュレーションを実行する
ものについて示したが、この実施の形態５では、下位階
層シミュレーション部５が過去に実行した回路シミュレ
ーションで用いている解析用モデル及びテストパターン
と同一の解析用モデル及びテストパターンが新たに入力
された場合には、電流波形ライブラリ作成制御部１３が
下位階層シミュレーション部５の回路シミュレーション
の実行を停止させる。即ち、解析用モデル及びテストパ
ターンの組み合せが新規である場合のみ、下位階層シミ
ュレーション部５の回路シミュレーションを実行させる
ようにする。
【００３４】下位階層シミュレーション部５が回路シミ
ュレーションを実行した場合には、そのシミュレーショ
ン結果が電流波形ライブラリ１４に保存されるので、解
析用回路データ作成部７は、電流波形ライブラリ１４か
らシミュレーション結果を読み込んで、上位階層セルの
解析用モデルを生成する。なお、図１２の例では、同一
の下位階層セルＧが３つ存在し、そのうち１つの下位階
層セルＧにはテストパターンＡが入力され、他の２つの
下位階層セルＧにはテストパターンＢが入力されている
ので、電流波形ライブラリ１４から電流波形Ａと電流波
形Ｂが読み出されている。
ュレーションを実行した場合には、そのシミュレーショ
ン結果が電流波形ライブラリ１４に保存されるので、解
析用回路データ作成部７は、電流波形ライブラリ１４か
らシミュレーション結果を読み込んで、上位階層セルの
解析用モデルを生成する。なお、図１２の例では、同一
の下位階層セルＧが３つ存在し、そのうち１つの下位階
層セルＧにはテストパターンＡが入力され、他の２つの
下位階層セルＧにはテストパターンＢが入力されている
ので、電流波形ライブラリ１４から電流波形Ａと電流波
形Ｂが読み出されている。
【００３５】以上で明らかなように、この実施の形態５
によれば、下位階層シミュレーション部５のシミュレー
ション結果をライブラリ化するように構成したので、例
えば、メモリブロックのように同一セルが繰り返し配置
されるような回路に対しては、下位階層セルに対する回
路シミュレーションの実行回数を削減することができ、
全体の実行時間を短縮することができる効果を奏する。
によれば、下位階層シミュレーション部５のシミュレー
ション結果をライブラリ化するように構成したので、例
えば、メモリブロックのように同一セルが繰り返し配置
されるような回路に対しては、下位階層セルに対する回
路シミュレーションの実行回数を削減することができ、
全体の実行時間を短縮することができる効果を奏する。
【００３６】実施の形態６．図１３はこの発明の実施の
形態６による回路解析装置を示す構成図であり、図にお
いて、図１と同一符号は同一または相当部分を示すので
説明を省略する。１５は解析結果記憶部９に記憶されて
いる上位階層セルの電圧降下に応じて下位階層シミュレ
ーション部５に与える上位階層セルの電源電圧波形を更
新する電源電圧値変換部（下位階層シミュレーション手
段）である。
形態６による回路解析装置を示す構成図であり、図にお
いて、図１と同一符号は同一または相当部分を示すので
説明を省略する。１５は解析結果記憶部９に記憶されて
いる上位階層セルの電圧降下に応じて下位階層シミュレ
ーション部５に与える上位階層セルの電源電圧波形を更
新する電源電圧値変換部（下位階層シミュレーション手
段）である。
【００３７】次に動作について説明する。上記実施の形
態１〜５では、特に言及していないが、下位階層シミュ
レーション部５が回路シミュレーションを実行する際、
電源電圧値が電圧降下のない理想電圧値として実行して
いる。これに対して、この実施の形態６では、回路シミ
ュレーションの解析精度を高めるため、上位階層セルの
電圧降下に応じて下位階層シミュレーション部５に与え
る電源電圧値を更新するようにする。例えば、図１４に
示すように、いくつかのタイムステップに切った直前の
ステップにおける上位階層セルの電圧値の平均値を電源
電圧値として下位階層シミュレーション部５に与えるよ
うにする。
態１〜５では、特に言及していないが、下位階層シミュ
レーション部５が回路シミュレーションを実行する際、
電源電圧値が電圧降下のない理想電圧値として実行して
いる。これに対して、この実施の形態６では、回路シミ
ュレーションの解析精度を高めるため、上位階層セルの
電圧降下に応じて下位階層シミュレーション部５に与え
る電源電圧値を更新するようにする。例えば、図１４に
示すように、いくつかのタイムステップに切った直前の
ステップにおける上位階層セルの電圧値の平均値を電源
電圧値として下位階層シミュレーション部５に与えるよ
うにする。
【００３８】これにより、下位階層シミュレーション部
５が電源電圧値を用いて回路シミュレーションを再実行
することになるので、例えば、長い配線の引き回しや細
い配線のために電圧降下が大きい回路に対して、精度よ
く電圧降下や電流密度の解析を行うことができる効果を
奏する。
５が電源電圧値を用いて回路シミュレーションを再実行
することになるので、例えば、長い配線の引き回しや細
い配線のために電圧降下が大きい回路に対して、精度よ
く電圧降下や電流密度の解析を行うことができる効果を
奏する。
【００３９】実施の形態７．上記実施の形態１〜６で
は、電圧降下や電流密度を解析するものについて示した
が、これに限るものではなく、例えば、電圧／電流波形
を観測することにより、電圧変動によるノイズ、電圧降
下が起こった後の電圧の回復時間等を解析するようにし
てもよい。また、上記実施の形態１〜６では、電源配線
や接地配線の節点を観測対象にするものについて示した
が、これに限るものではなく、例えば、各セル間の信号
線を観測対象にしてもよい。
は、電圧降下や電流密度を解析するものについて示した
が、これに限るものではなく、例えば、電圧／電流波形
を観測することにより、電圧変動によるノイズ、電圧降
下が起こった後の電圧の回復時間等を解析するようにし
てもよい。また、上記実施の形態１〜６では、電源配線
や接地配線の節点を観測対象にするものについて示した
が、これに限るものではなく、例えば、各セル間の信号
線を観測対象にしてもよい。
【００４０】
【発明の効果】以上のように、この発明によれば、抽出
手段により抽出された素子の接続情報から下位階層セル
の解析用モデルを生成し、その解析用モデルとテストパ
ターンを用いて下位階層セルに対する回路シミュレーシ
ョンを実行する下位階層シミュレーション手段と、その
下位階層シミュレーション手段のシミュレーション結果
を参照して上位階層セルの解析用モデルを生成し、その
解析用モデルを用いて上位階層セルに対する回路シミュ
レーションを実行する上位階層シミュレーション手段と
を設けるように構成したので、大規模な回路の解析を精
度よく実施することができる効果がある。
手段により抽出された素子の接続情報から下位階層セル
の解析用モデルを生成し、その解析用モデルとテストパ
ターンを用いて下位階層セルに対する回路シミュレーシ
ョンを実行する下位階層シミュレーション手段と、その
下位階層シミュレーション手段のシミュレーション結果
を参照して上位階層セルの解析用モデルを生成し、その
解析用モデルを用いて上位階層セルに対する回路シミュ
レーションを実行する上位階層シミュレーション手段と
を設けるように構成したので、大規模な回路の解析を精
度よく実施することができる効果がある。
【００４１】この発明によれば、下位階層シミュレーシ
ョン手段により上位階層セルと下位階層セルを接続する
配線の節点の電流波形がシミュレーションされている場
合、上位階層シミュレーション手段が、その下位階層セ
ルを当該電流波形の電流発生源とみなして、その上位階
層セルの解析用モデルを生成するように構成したので、
簡単に上位階層セルの解析用モデルを生成することがで
きる効果がある。
ョン手段により上位階層セルと下位階層セルを接続する
配線の節点の電流波形がシミュレーションされている場
合、上位階層シミュレーション手段が、その下位階層セ
ルを当該電流波形の電流発生源とみなして、その上位階
層セルの解析用モデルを生成するように構成したので、
簡単に上位階層セルの解析用モデルを生成することがで
きる効果がある。
【００４２】この発明によれば、上位階層セルが複数の
下位階層セルから構成されている場合、上位階層シミュ
レーション手段が各下位階層セル間の遅延時間を考慮し
て、その上位階層セルの解析用モデルを生成するように
構成したので、精度よく上位階層セルの解析用モデルを
生成することができる効果がある。
下位階層セルから構成されている場合、上位階層シミュ
レーション手段が各下位階層セル間の遅延時間を考慮し
て、その上位階層セルの解析用モデルを生成するように
構成したので、精度よく上位階層セルの解析用モデルを
生成することができる効果がある。
【００４３】この発明によれば、上位階層セルが複数の
下位階層セルから構成されている場合、複数の計算機を
用いて下位階層シミュレーション手段を構成し、各計算
機が各下位階層セルに対する回路シミュレーションを並
列的に実行するように構成したので、下位階層セルに対
する回路シミュレーションの実行時間を短縮することが
できる効果がある。
下位階層セルから構成されている場合、複数の計算機を
用いて下位階層シミュレーション手段を構成し、各計算
機が各下位階層セルに対する回路シミュレーションを並
列的に実行するように構成したので、下位階層セルに対
する回路シミュレーションの実行時間を短縮することが
できる効果がある。
【００４４】この発明によれば、下位階層シミュレーシ
ョン手段が外部から論理シミュレーション結果を入力す
ると、その論理シミュレーション結果を電圧波形で表し
たテストパターンに変換するように構成したので、論理
値パターンから電圧波形で表したテストパターンに変換
する変換手段が外部に設けられていない場合でも、下位
階層セルに対する回路シミュレーションを実行すること
ができる効果がある。
ョン手段が外部から論理シミュレーション結果を入力す
ると、その論理シミュレーション結果を電圧波形で表し
たテストパターンに変換するように構成したので、論理
値パターンから電圧波形で表したテストパターンに変換
する変換手段が外部に設けられていない場合でも、下位
階層セルに対する回路シミュレーションを実行すること
ができる効果がある。
【００４５】この発明によれば、上位階層シミュレーシ
ョン手段が上位階層セルに対する回路シミュレーション
を実行することにより、半導体集積回路の配線部の電圧
降下又は電流密度を求めるように構成したので、精度よ
く電圧降下又は電流密度を求めることができる効果があ
る。
ョン手段が上位階層セルに対する回路シミュレーション
を実行することにより、半導体集積回路の配線部の電圧
降下又は電流密度を求めるように構成したので、精度よ
く電圧降下又は電流密度を求めることができる効果があ
る。
【００４６】この発明によれば、上位階層シミュレーシ
ョン手段が上位階層セルに対する回路シミュレーション
を実行する代わりに、下位階層シミュレーション手段に
よりシミュレーションされた各下位階層セルの電流波形
を重ね合わせて上位階層セルのピーク電流を求め、その
ピーク電流から半導体集積回路の配線部の電圧降下又は
電流密度を求めるように構成したので、実行時間を短縮
することができる効果がある。
ョン手段が上位階層セルに対する回路シミュレーション
を実行する代わりに、下位階層シミュレーション手段に
よりシミュレーションされた各下位階層セルの電流波形
を重ね合わせて上位階層セルのピーク電流を求め、その
ピーク電流から半導体集積回路の配線部の電圧降下又は
電流密度を求めるように構成したので、実行時間を短縮
することができる効果がある。
【００４７】この発明によれば、下位階層シミュレーシ
ョン手段のシミュレーション結果をライブラリ化するラ
イブラリ手段を設けるように構成したので、実行時間を
短縮することができる効果がある。
ョン手段のシミュレーション結果をライブラリ化するラ
イブラリ手段を設けるように構成したので、実行時間を
短縮することができる効果がある。
【００４８】この発明によれば、下位階層シミュレーシ
ョン手段が上位階層シミュレーション手段によりシミュ
レーションされた上位階層セルの電圧降下を参照して、
下位階層セルに対する回路シミュレーションを実行する
ように構成したので、例えば、長い配線の引き回しや細
い配線のために電圧降下が大きい回路に対して、精度よ
く電圧降下や電流密度の解析を行うことができる効果が
ある。
ョン手段が上位階層シミュレーション手段によりシミュ
レーションされた上位階層セルの電圧降下を参照して、
下位階層セルに対する回路シミュレーションを実行する
ように構成したので、例えば、長い配線の引き回しや細
い配線のために電圧降下が大きい回路に対して、精度よ
く電圧降下や電流密度の解析を行うことができる効果が
ある。
【図１】 この発明の実施の形態１による回路解析装置
を示す構成図である。
を示す構成図である。
【図２】 半導体集積回路のレイアウトの一例を示すレ
イアウト図である。
イアウト図である。
【図３】 上位階層セルを示す説明図である。
【図４】 素子接続情報の一例を示す説明図である。
【図５】 上位階層セルの解析用モデルを示す説明図で
ある。
ある。
【図６】 この発明の実施の形態３による回路解析装置
を示す構成図である。
を示す構成図である。
【図７】 論理値パターンを示す説明図である。
【図８】 電圧波形で表したテストパターンを示す説明
図である。
図である。
【図９】 この発明の実施の形態４による回路解析装置
を示す構成図である。
を示す構成図である。
【図１０】 電流波形の重ね合わせを説明する説明図で
ある。
ある。
【図１１】 この発明の実施の形態５による回路解析装
置を示す構成図である。
置を示す構成図である。
【図１２】 テストパターンに対応する電流波形を示す
説明図である。
説明図である。
【図１３】 この発明の実施の形態６による回路解析装
置を示す構成図である。
置を示す構成図である。
【図１４】 電源電圧値の更新を示す説明図である。
１ レイアウト情報記憶部、２ 素子接続情報抽出部
（抽出手段）、３ 素子接続情報記憶部、４ モデル生
成部（下位階層シミュレーション手段）、５ 下位階層
シミュレーション部（下位階層シミュレーション手
段）、６ 遅延データベース（上位階層シミュレーショ
ン手段）、７ 解析用回路データ作成部（上位階層シミ
ュレーション手段）、８ 上位階層シミュレーション部
（上位階層シミュレーション手段）、９ 解析結果記憶
部、１０ 結果表示部、１１ モデル生成部（下位階層
シミュレーション手段）、１２ 電圧降下計算部、１３
電流波形ライブラリ作成制御部（ライブラリ手段）、
１４ 電流波形ライブラリ（ライブラリ手段）、１５
電源電圧値変換部（下位階層シミュレーション手段）。
（抽出手段）、３ 素子接続情報記憶部、４ モデル生
成部（下位階層シミュレーション手段）、５ 下位階層
シミュレーション部（下位階層シミュレーション手
段）、６ 遅延データベース（上位階層シミュレーショ
ン手段）、７ 解析用回路データ作成部（上位階層シミ
ュレーション手段）、８ 上位階層シミュレーション部
（上位階層シミュレーション手段）、９ 解析結果記憶
部、１０ 結果表示部、１１ モデル生成部（下位階層
シミュレーション手段）、１２ 電圧降下計算部、１３
電流波形ライブラリ作成制御部（ライブラリ手段）、
１４ 電流波形ライブラリ（ライブラリ手段）、１５
電源電圧値変換部（下位階層シミュレーション手段）。
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/82 Ｃ
Claims (9)
- 【請求項１】 半導体集積回路のレイアウト情報から素
子の接続情報を抽出する抽出手段と、上記抽出手段によ
り抽出された素子の接続情報から下位階層セルの解析用
モデルを生成し、その解析用モデルとテストパターンを
用いて当該下位階層セルに対する回路シミュレーション
を実行する下位階層シミュレーション手段と、上記下位
階層シミュレーション手段のシミュレーション結果を参
照して上位階層セルの解析用モデルを生成し、その解析
用モデルを用いて当該上位階層セルに対する回路シミュ
レーションを実行する上位階層シミュレーション手段と
を備えた回路解析装置。 - 【請求項２】 上位階層シミュレーション手段は、下位
階層シミュレーション手段により上位階層セルと下位階
層セルを接続する配線の節点の電流波形がシミュレーシ
ョンされている場合、その下位階層セルを当該電流波形
の電流発生源とみなして、その上位階層セルの解析用モ
デルを生成することを特徴とする請求項１記載の回路解
析装置。 - 【請求項３】 上位階層シミュレーション手段は、上位
階層セルが複数の下位階層セルから構成されている場
合、各下位階層セル間の遅延時間を考慮して、その上位
階層セルの解析用モデルを生成することを特徴とする請
求項２記載の回路解析装置。 - 【請求項４】 上位階層セルが複数の下位階層セルから
構成されている場合、複数の計算機を用いて下位階層シ
ミュレーション手段を構成し、各計算機が各下位階層セ
ルに対する回路シミュレーションを並列的に実行するこ
とを特徴とする請求項１記載の回路解析装置。 - 【請求項５】 下位階層シミュレーション手段は、外部
から論理シミュレーション結果を入力すると、その論理
シミュレーション結果を電圧波形で表したテストパター
ンに変換することを特徴とする請求項１から請求項４の
うちのいずれか１項記載の回路解析装置。 - 【請求項６】 上位階層シミュレーション手段は、上位
階層セルに対する回路シミュレーションを実行すること
により、半導体集積回路の配線部の電圧降下又は電流密
度を求めることを特徴とする請求項１から請求項５のう
ちのいずれか１項記載の回路解析装置。 - 【請求項７】 上位階層シミュレーション手段は、上位
階層セルに対する回路シミュレーションを実行する代わ
りに、下位階層シミュレーション手段によりシミュレー
ションされた各下位階層セルの電流波形を重ね合わせて
上位階層セルのピーク電流を求め、そのピーク電流から
半導体集積回路の配線部の電圧降下又は電流密度を求め
ることを特徴とする請求項６記載の回路解析装置。 - 【請求項８】 下位階層シミュレーション手段のシミュ
レーション結果をライブラリ化するライブラリ手段を設
けたことを特徴とする請求項１から請求項７のうちのい
ずれか１項記載の回路解析装置。 - 【請求項９】 下位階層シミュレーション手段は、上位
階層シミュレーション手段によりシミュレーションされ
た上位階層セルの電圧降下を参照して、下位階層セルに
対する回路シミュレーションを実行することを特徴とす
る請求項１から請求項８のうちのいずれか１項記載の回
路解析装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001247294A JP4548985B2 (ja) | 2001-08-16 | 2001-08-16 | 回路解析装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001247294A JP4548985B2 (ja) | 2001-08-16 | 2001-08-16 | 回路解析装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003058595A true JP2003058595A (ja) | 2003-02-28 |
| JP4548985B2 JP4548985B2 (ja) | 2010-09-22 |
Family
ID=19076669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001247294A Expired - Fee Related JP4548985B2 (ja) | 2001-08-16 | 2001-08-16 | 回路解析装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4548985B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008097130A (ja) * | 2006-10-06 | 2008-04-24 | Fujitsu Ltd | タイミング解析方法および装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206276A (ja) * | 1992-01-30 | 1993-08-13 | Mitsubishi Electric Corp | パターン生成装置 |
| JPH06195410A (ja) * | 1992-12-24 | 1994-07-15 | Nec Corp | 並列回路シミュレーションの回路分割方式 |
| JPH0955433A (ja) * | 1995-08-10 | 1997-02-25 | Yamaha Corp | 半導体集積回路のシミュレーション装置およびシミュレーション方法 |
| JP2000099561A (ja) * | 1998-09-25 | 2000-04-07 | Fujitsu Ltd | 半導体装置の電源電圧変動解析装置 |
-
2001
- 2001-08-16 JP JP2001247294A patent/JP4548985B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206276A (ja) * | 1992-01-30 | 1993-08-13 | Mitsubishi Electric Corp | パターン生成装置 |
| JPH06195410A (ja) * | 1992-12-24 | 1994-07-15 | Nec Corp | 並列回路シミュレーションの回路分割方式 |
| JPH0955433A (ja) * | 1995-08-10 | 1997-02-25 | Yamaha Corp | 半導体集積回路のシミュレーション装置およびシミュレーション方法 |
| JP2000099561A (ja) * | 1998-09-25 | 2000-04-07 | Fujitsu Ltd | 半導体装置の電源電圧変動解析装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008097130A (ja) * | 2006-10-06 | 2008-04-24 | Fujitsu Ltd | タイミング解析方法および装置 |
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