JPH06195410A - 並列回路シミュレーションの回路分割方式 - Google Patents
並列回路シミュレーションの回路分割方式Info
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- JPH06195410A JPH06195410A JP4344596A JP34459692A JPH06195410A JP H06195410 A JPH06195410 A JP H06195410A JP 4344596 A JP4344596 A JP 4344596A JP 34459692 A JP34459692 A JP 34459692A JP H06195410 A JPH06195410 A JP H06195410A
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Abstract
(57)【要約】
【目的】 並列回路シミュレーションの処理時間を短縮
すること。 【構成】 分割処理３終了後、階層化処理５において荒
谷作成された２個の子回路を参照する親回路より、参照
される子回路の数が、一定個より多い時に、階層化を行
い階層構造を作る。階層構造にすることで、親回路の処
理を並列に行い、全体のシミュレーション時間を短縮で
きる。
すること。 【構成】 分割処理３終了後、階層化処理５において荒
谷作成された２個の子回路を参照する親回路より、参照
される子回路の数が、一定個より多い時に、階層化を行
い階層構造を作る。階層構造にすることで、親回路の処
理を並列に行い、全体のシミュレーション時間を短縮で
きる。
Description
【０００１】
【産業上の利用分野】本発明は大規模ＬＳＩの電子回路
設計に用いられる並列回路シミュレーションの回路分割
方式に関し、特に並列回路シミュレーションの並列性を
高め、シミュレーション時間を短縮する回路分割を行う
方式に関する。
設計に用いられる並列回路シミュレーションの回路分割
方式に関し、特に並列回路シミュレーションの並列性を
高め、シミュレーション時間を短縮する回路分割を行う
方式に関する。
【０００２】
【従来の技術】従来の並列回路シミュレーションの回路
分割の技術としては、例えば、特願昭６３−２３９２１
８号に添付した明細書に記載されるように、階層構造を
持った回路を元々の階層構造で保持しつつ、最上位親回
路に参照される部分群から、ネスト解体法などを用い
て、２つに分割する分割処理を、部分回路群からシミュ
レーション予測時間が最大のものに適用し、生成された
部分回路群の数が並列シミュレーションのプロセッサ数
に達するか、あるいは、並列シミュレーション処理予測
時間が飽和されるまで、繰り返すこととなっていた。
分割の技術としては、例えば、特願昭６３−２３９２１
８号に添付した明細書に記載されるように、階層構造を
持った回路を元々の階層構造で保持しつつ、最上位親回
路に参照される部分群から、ネスト解体法などを用い
て、２つに分割する分割処理を、部分回路群からシミュ
レーション予測時間が最大のものに適用し、生成された
部分回路群の数が並列シミュレーションのプロセッサ数
に達するか、あるいは、並列シミュレーション処理予測
時間が飽和されるまで、繰り返すこととなっていた。
【０００３】従来の並列回路シミュレーションの回路分
割の技術としては、元の回路構造に係わらず階層レベル
を一階層に揃え、親回路と親回路が参照する部分回路の
構造にし、初期クラスタリング、階層クラスタリング、
レベル別クラスタ交換を用い、部分回路を二分割する処
理を部分回路数がプロセッサ数に達するまで繰り返すと
なっていた。
割の技術としては、元の回路構造に係わらず階層レベル
を一階層に揃え、親回路と親回路が参照する部分回路の
構造にし、初期クラスタリング、階層クラスタリング、
レベル別クラスタ交換を用い、部分回路を二分割する処
理を部分回路数がプロセッサ数に達するまで繰り返すと
なっていた。
【０００４】
【発明が解決しようとする課題】しかしながら上述した
一番目の従来の並列回路シミュレーションの回路分割の
技術では、階層構造を持った回路の場合、階層構造を保
持しつつ回路分割を行うこととなっているため、複数の
部分回路間にまたがる節点、つまり、親回路内の節点
は、元の回路の部分回路間ににまたがる節点がそのまま
保存され、さらに分割により、新たな共有節点が生成さ
れ、その結果、親回路内節点数が大きくなることがあ
る。
一番目の従来の並列回路シミュレーションの回路分割の
技術では、階層構造を持った回路の場合、階層構造を保
持しつつ回路分割を行うこととなっているため、複数の
部分回路間にまたがる節点、つまり、親回路内の節点
は、元の回路の部分回路間ににまたがる節点がそのまま
保存され、さらに分割により、新たな共有節点が生成さ
れ、その結果、親回路内節点数が大きくなることがあ
る。
【０００５】また、上述した二番目の従来の並列回路シ
ミュレーションの回路分割の技術では、一つの親回路に
全ての部分回路が参照される構造になっているため、部
分回路の増加により、部分回路間にまたがる節点、つま
り、親回路の節点数が大きくなる。
ミュレーションの回路分割の技術では、一つの親回路に
全ての部分回路が参照される構造になっているため、部
分回路の増加により、部分回路間にまたがる節点、つま
り、親回路の節点数が大きくなる。
【０００６】従って、従来の並列回路シミュレーション
では、各プロセッサに割り当てられた部分回路の並列処
理による計算後、その部分回路を参照する親回路の計算
が１つのプロセッサで行われるため、親回路の節点数が
大きいということは、並列シミュレーション内の非並列
処理の時間が大きな割合を占めて全体の並列性を損な
い、並列シミュレーションによるシミュレーション時間
の短縮が阻まれるという大きな問題点があった。
では、各プロセッサに割り当てられた部分回路の並列処
理による計算後、その部分回路を参照する親回路の計算
が１つのプロセッサで行われるため、親回路の節点数が
大きいということは、並列シミュレーション内の非並列
処理の時間が大きな割合を占めて全体の並列性を損な
い、並列シミュレーションによるシミュレーション時間
の短縮が阻まれるという大きな問題点があった。
【０００７】そこで、本発明の技術的課題は、上記欠点
に鑑み、シミュレーション時間を短縮した並列回路シミ
ュレーションの回路分割方式を提供することである。
に鑑み、シミュレーション時間を短縮した並列回路シミ
ュレーションの回路分割方式を提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、元の回
路構造を、新たに第１及び第２の部分回路の構造に分割
し、少なくとも前記第１の部分回路に対して、部分回路
数が所定のプロセッサ数に達するまで繰り返して分割を
行い、親回路により参照される複数の部分回路の数が所
定個に達した際に、前記親回路と前記複数の部分回路と
の間に新たに中間親回路を作成して、階層化を行うこと
により、複数個のプロセッサに分散させ並列処理を行う
ことを特徴とする並列回路シミュレーション回路分割方
式が得られる。
路構造を、新たに第１及び第２の部分回路の構造に分割
し、少なくとも前記第１の部分回路に対して、部分回路
数が所定のプロセッサ数に達するまで繰り返して分割を
行い、親回路により参照される複数の部分回路の数が所
定個に達した際に、前記親回路と前記複数の部分回路と
の間に新たに中間親回路を作成して、階層化を行うこと
により、複数個のプロセッサに分散させ並列処理を行う
ことを特徴とする並列回路シミュレーション回路分割方
式が得られる。
【０００９】また、本発明によれば、前記並列回路シミ
ュレーションの回路分割方式であって、最上位親回路
は、その下の中間親回路を参照し、その中間親回路は、
その下の中間親回路又は部分回路を参照する階層構造を
呈することを特徴とする並列回路シミュレーションの回
路分割方式が得られる。
ュレーションの回路分割方式であって、最上位親回路
は、その下の中間親回路を参照し、その中間親回路は、
その下の中間親回路又は部分回路を参照する階層構造を
呈することを特徴とする並列回路シミュレーションの回
路分割方式が得られる。
【００１０】即ち、本発明の並列回路シミュレーション
の回路分割方式は、階層レベルを一階層に揃える。階層
構造を持たないフラットな回路は、電源素子を親回路に
引き上げ、そのほかの素子で一つの部分回路を形成す
る。階層構造を持つ回路は、最下位レベルの部分回路を
保存しつつ、一つの親回路に参照されるように階層を引
き上げて、階層を揃える。また、本発明の並列回路シミ
ュレーションの回路分割方式は、現存する最大の部分回
路の二分割を繰り返し行い、親回路が参照する部分回路
の数が一定個に達した時、次の分割により新たに作成さ
れた２個の部分回路を参照し、従来の親回路から参照さ
れる新たな中間の親回路を作成する。以後、分割毎に中
間の親回路が一定個になるまで行う。さらに部分回路の
分割を行い、中間の親回路内の子回路を参照する数が一
定個に達した場合、同様に次の分割で新たな中間の親回
路を作成し、それを繰り返し続ける。これにより、最上
位親回路がその下の中間の親回路を参照し、中間の親回
路がその下の中間親回路または子回路を参照し、最上位
レベルに部分回路いわゆる子回路がトランジスタ、抵抗
などの素子からなる階層構造を持つ分割回路が生成され
る。並列シミュレーション時には、このプロセッサ数分
だけある子回路が各プロセッサに一つずつ、親回路もプ
ロセッサに一つずつ配られ、シミュレーションが行われ
る。
の回路分割方式は、階層レベルを一階層に揃える。階層
構造を持たないフラットな回路は、電源素子を親回路に
引き上げ、そのほかの素子で一つの部分回路を形成す
る。階層構造を持つ回路は、最下位レベルの部分回路を
保存しつつ、一つの親回路に参照されるように階層を引
き上げて、階層を揃える。また、本発明の並列回路シミ
ュレーションの回路分割方式は、現存する最大の部分回
路の二分割を繰り返し行い、親回路が参照する部分回路
の数が一定個に達した時、次の分割により新たに作成さ
れた２個の部分回路を参照し、従来の親回路から参照さ
れる新たな中間の親回路を作成する。以後、分割毎に中
間の親回路が一定個になるまで行う。さらに部分回路の
分割を行い、中間の親回路内の子回路を参照する数が一
定個に達した場合、同様に次の分割で新たな中間の親回
路を作成し、それを繰り返し続ける。これにより、最上
位親回路がその下の中間の親回路を参照し、中間の親回
路がその下の中間親回路または子回路を参照し、最上位
レベルに部分回路いわゆる子回路がトランジスタ、抵抗
などの素子からなる階層構造を持つ分割回路が生成され
る。並列シミュレーション時には、このプロセッサ数分
だけある子回路が各プロセッサに一つずつ、親回路もプ
ロセッサに一つずつ配られ、シミュレーションが行われ
る。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明の一実施例としての並列回路
シミュレーションの回路分割方式の処理の流れである。
シミュレーションの回路分割方式の処理の流れである。
【００１３】先ず、前処理２において、回路図データ入
力１のデータのうち、階層構造を持たないフラットな回
路は、電源素子を親回路に引き上げ、そのほかの素子で
一つの部分回路を形成する。また階層構造を持つ回路
は、最下位レベルの複数部分回路で一つの部分回路を形
成し、一つの親回路にさんしょうされるように階層を引
き上げて、階層を揃える一階層化を行う。ここで、作成
された親回路以外の回路部分を子回路と名付ける。
力１のデータのうち、階層構造を持たないフラットな回
路は、電源素子を親回路に引き上げ、そのほかの素子で
一つの部分回路を形成する。また階層構造を持つ回路
は、最下位レベルの複数部分回路で一つの部分回路を形
成し、一つの親回路にさんしょうされるように階層を引
き上げて、階層を揃える一階層化を行う。ここで、作成
された親回路以外の回路部分を子回路と名付ける。
【００１４】次に更新処理３において、現存する子回路
のうち最も大きな子回路を選び、分割対象とする。更新
処理３において選ばれた子回路は、分割処理４において
二分割を行う。分割処理４により、作られた二つの回路
を新たに子回路とする。
のうち最も大きな子回路を選び、分割対象とする。更新
処理３において選ばれた子回路は、分割処理４において
二分割を行う。分割処理４により、作られた二つの回路
を新たに子回路とする。
【００１５】又、階層化処理５において、新たに子回路
が出来たことで、それを参照する親回路が参照する子回
路数が一定個より大きくなった場合、新しく作成された
二個の子回路のみを参照する中間親回路を作成し、その
中間親回路を従来の親回路が参照するように階層化を行
う。
が出来たことで、それを参照する親回路が参照する子回
路数が一定個より大きくなった場合、新しく作成された
二個の子回路のみを参照する中間親回路を作成し、その
中間親回路を従来の親回路が参照するように階層化を行
う。
【００１６】終了判定処理６において、子回路の数がプ
ロセッサ数に等しければ子回路をそれぞれ部分回路と
し、その上の親回路または中間の親回路から参照され、
親回路内が参照する回路数は一定個以内であるような形
で結果出力７を行う。それ以外の場合は、更新処理３に
戻り、分割を続ける。
ロセッサ数に等しければ子回路をそれぞれ部分回路と
し、その上の親回路または中間の親回路から参照され、
親回路内が参照する回路数は一定個以内であるような形
で結果出力７を行う。それ以外の場合は、更新処理３に
戻り、分割を続ける。
【００１７】図２は本発明の回路分割方式の分割及び階
層化が行われる図である。特に、プロセッサ数を４個、
親回路が参照する回路数を２個としている。まず、前処
理により親回路Ｓ１とＳ１とに参照されるトランジスタ
などの素子を全て含む子回路Ｓ２にする。この子回路Ｓ
２が二分割されて、子回路Ｓ４、Ｓ５が出来る。
層化が行われる図である。特に、プロセッサ数を４個、
親回路が参照する回路数を２個としている。まず、前処
理により親回路Ｓ１とＳ１とに参照されるトランジスタ
などの素子を全て含む子回路Ｓ２にする。この子回路Ｓ
２が二分割されて、子回路Ｓ４、Ｓ５が出来る。
【００１８】この時の親回路Ｓ３は、各々の子回路Ｓ
４、Ｓ５を参照し、親回路Ｓ３のシミュレーション時間
に影響する節点は子回路Ｓ４、Ｓ５の共有節点である。
二個の子回路Ｓ４、Ｓ５のうち大きな子回路Ｓ４を分割
し、子回路Ｓ７、Ｓ８を作る。これにより、親回路Ｓ６
が３個の子回路Ｓ７、Ｓ８、Ｓ９を参照することになる
ので、新たに中間親回路Ｓ１１を作り、子回路Ｓ１２、
Ｓ１３を参照し、親回路Ｓ１０に参照されるようにす
る。
４、Ｓ５を参照し、親回路Ｓ３のシミュレーション時間
に影響する節点は子回路Ｓ４、Ｓ５の共有節点である。
二個の子回路Ｓ４、Ｓ５のうち大きな子回路Ｓ４を分割
し、子回路Ｓ７、Ｓ８を作る。これにより、親回路Ｓ６
が３個の子回路Ｓ７、Ｓ８、Ｓ９を参照することになる
ので、新たに中間親回路Ｓ１１を作り、子回路Ｓ１２、
Ｓ１３を参照し、親回路Ｓ１０に参照されるようにす
る。
【００１９】中間親回路Ｓ１１は、子回路Ｓ１２、Ｓ１
３のみで共有する内部節点と子回路Ｓ１２、Ｓ１３が子
回路Ｓ１４と共有し、親回路Ｓ１０内の節点でもある外
部節点を持つ。中間親回路Ｓ１１のシミュレーション時
間は、子回路Ｓ１２、Ｓ１３の共有する節点の数が大き
く影響を及ぼす。この様にして、子回路Ｓ１４も分割、
階層化を行い、中間親回路Ｓ１９と子回路Ｓ２０、Ｓ２
１を作る。これにより、子回路の数が四個とプロセッサ
数に達したため、処理を終了する。
３のみで共有する内部節点と子回路Ｓ１２、Ｓ１３が子
回路Ｓ１４と共有し、親回路Ｓ１０内の節点でもある外
部節点を持つ。中間親回路Ｓ１１のシミュレーション時
間は、子回路Ｓ１２、Ｓ１３の共有する節点の数が大き
く影響を及ぼす。この様にして、子回路Ｓ１４も分割、
階層化を行い、中間親回路Ｓ１９と子回路Ｓ２０、Ｓ２
１を作る。これにより、子回路の数が四個とプロセッサ
数に達したため、処理を終了する。
【００２０】図３は図１の回路分割方式の処理の流れを
含んだ並列回路シミュレーションのシステム構成例であ
る。先ずＥＷＳ８において、回路図入力１１を行い、回
路接続データ１２を作成する。次に、回路接続データ１
２よりコントローラ９において、回路分割１３、つまり
本発明の並列回路シミュレーションの回路分割方式を用
い、図１の処理を行い、回路分割ファイル１４を生成す
る。並列回路シミュレータ１０において、並列コンパイ
ル１５を行い、オブジェクトデータを作り、並列回路シ
ミュレーション１６にかけ、結果ファイル１７をコント
ローラ９に出力する。最後に結果ファイル１７をＥＷＳ
８に転送し、表示１８する。
含んだ並列回路シミュレーションのシステム構成例であ
る。先ずＥＷＳ８において、回路図入力１１を行い、回
路接続データ１２を作成する。次に、回路接続データ１
２よりコントローラ９において、回路分割１３、つまり
本発明の並列回路シミュレーションの回路分割方式を用
い、図１の処理を行い、回路分割ファイル１４を生成す
る。並列回路シミュレータ１０において、並列コンパイ
ル１５を行い、オブジェクトデータを作り、並列回路シ
ミュレーション１６にかけ、結果ファイル１７をコント
ローラ９に出力する。最後に結果ファイル１７をＥＷＳ
８に転送し、表示１８する。
【００２１】次に、実施例２として、本発明の並列回路
シミュレーションの回路分割方式を実際の６９７４個の
トランジスタを持つ回路に適用した例を示す。
シミュレーションの回路分割方式を実際の６９７４個の
トランジスタを持つ回路に適用した例を示す。
【００２２】図４は、本回路分割方式を実際に適用した
結果の回路構造である。プロセッサ数８個、親回路が参
照する回路は二個までとして分割を行った。第４階層に
８個の子回路２６〜３３、それを２個ずつ参照する第３
階層に４個の中間親回路２２〜２５、第３階層の中間親
回路を２個ずつ参照する第２階層の２個の中間親回路２
０、２１、さらに第２階層の中間親回路を参照する第１
階層の親回路１９の形になる。
結果の回路構造である。プロセッサ数８個、親回路が参
照する回路は二個までとして分割を行った。第４階層に
８個の子回路２６〜３３、それを２個ずつ参照する第３
階層に４個の中間親回路２２〜２５、第３階層の中間親
回路を２個ずつ参照する第２階層の２個の中間親回路２
０、２１、さらに第２階層の中間親回路を参照する第１
階層の親回路１９の形になる。
【００２３】並列回路シミュレーションにおいては、子
回路２６〜３３を各プロセッサに１個ずつ、中間親回路
２０〜２５と親回路１９を各々１個ずつプロセッサに割
り当てる。そのシミュレーションの流れは、まず子回路
を並列に処理し、参照している２個の子回路の処理が終
わったものから第３階層の中間親回路が処理を行う。さ
らに参照している２個の中間親回路が終わったものから
第２階層の中間親回路の処理を行い、第２階層の中間親
回路がすべて終わったら、親回路の処理を行う。
回路２６〜３３を各プロセッサに１個ずつ、中間親回路
２０〜２５と親回路１９を各々１個ずつプロセッサに割
り当てる。そのシミュレーションの流れは、まず子回路
を並列に処理し、参照している２個の子回路の処理が終
わったものから第３階層の中間親回路が処理を行う。さ
らに参照している２個の中間親回路が終わったものから
第２階層の中間親回路の処理を行い、第２階層の中間親
回路がすべて終わったら、親回路の処理を行う。
【００２４】そのため、並列回路シミュレーションのシ
ミュレーション時間は、子回路とそれを参照する第３階
層中間親回路、さらにそれを参照する第２階層中間親回
路と親回路の処理時間の合計である８個のうち最大のも
のに相当する。親回路１９、中間親回路２０〜２５の節
点数３４〜４０により親回路、中間親回路の処理時間は
変化する。中間親回路の外部節点数は、親回路、中間親
回路の内部節点に比べ、処理時間にほとんど影響を及ぼ
さないことが実験により、わかっている。そのため、並
列シミュレーションの処理時間を短縮するには親回路と
中間親回路の内部節点の数を小さくすることが効果的で
ある。
ミュレーション時間は、子回路とそれを参照する第３階
層中間親回路、さらにそれを参照する第２階層中間親回
路と親回路の処理時間の合計である８個のうち最大のも
のに相当する。親回路１９、中間親回路２０〜２５の節
点数３４〜４０により親回路、中間親回路の処理時間は
変化する。中間親回路の外部節点数は、親回路、中間親
回路の内部節点に比べ、処理時間にほとんど影響を及ぼ
さないことが実験により、わかっている。そのため、並
列シミュレーションの処理時間を短縮するには親回路と
中間親回路の内部節点の数を小さくすることが効果的で
ある。
【００２５】図４の回路の子回路処理を除いた処理時間
を節点数で表すと、親回路１９、中間親回路２１、２５
の内部節点数の和３１＋１２＋１４＝５７個が他の親回
路と２個の中間親回路の和と比べ最大となり、５７＋α
が処理時間となる。ただし、αは中間親回路の外部節点
の外部節点により与えられる処理時間に相当する。又、
この回路分割において、階層化処理を行わず、親回路一
個で子回路８個を参照すると、親回路の内部節点数は９
８個となり、そのまま親回路の処理時間に相当する。α
は、９８−５７＝４１より小さい値で、階層化構造は親
回路の処理時間を減少させる。
を節点数で表すと、親回路１９、中間親回路２１、２５
の内部節点数の和３１＋１２＋１４＝５７個が他の親回
路と２個の中間親回路の和と比べ最大となり、５７＋α
が処理時間となる。ただし、αは中間親回路の外部節点
の外部節点により与えられる処理時間に相当する。又、
この回路分割において、階層化処理を行わず、親回路一
個で子回路８個を参照すると、親回路の内部節点数は９
８個となり、そのまま親回路の処理時間に相当する。α
は、９８−５７＝４１より小さい値で、階層化構造は親
回路の処理時間を減少させる。
【００２６】図５は階層化とそうでない場合の全体のシ
ミュレーション時間の表である。上段は図４の回路、下
段はトランジスタ数８３５３個の別回路の時間を表す。
どちらの回路に対しても階層化により、シミュレーショ
ン時間を減少させることが出来た。
ミュレーション時間の表である。上段は図４の回路、下
段はトランジスタ数８３５３個の別回路の時間を表す。
どちらの回路に対しても階層化により、シミュレーショ
ン時間を減少させることが出来た。
【００２７】
【発明の効果】以上説明したように本発明は、回路分割
を行いながら、階層化処理を行っているので、親回路、
中間親回路の節点数をなるべく小さく抑えるという成果
を有する。
を行いながら、階層化処理を行っているので、親回路、
中間親回路の節点数をなるべく小さく抑えるという成果
を有する。
【００２８】また、並列回路シミュレーターが有するプ
ロセッサ数が増加するにつれ、回路分割を行う回数が増
え、全回路分割終了後の子回路間の共有節点数が増大す
るが、階層化を行うことにより、一つであった親回路が
一つの親回路と複数の中間親回路からなる構造になり、
各々の節点数が小さくつまり処理時間が小さくなり、各
々を異なるプロセッサに分配し、並列処理を行うことが
出来るようになるので、並列回路シミュレーションの全
体時間が短縮されるという成果を有する。実施例２のト
ランジスタ数６９７４個の回路では、シミュレーション
全体時間が階層構造にすることで、１２％減少した。ま
た、トランジスタ数８３５３個の別の回路は、プロセッ
サ数８個で実施例２のような階層構造に分割した時の全
体シミュレーション時間は、階層化されていない親回路
１個の時間に比べ、約２２％の減少を示した。
ロセッサ数が増加するにつれ、回路分割を行う回数が増
え、全回路分割終了後の子回路間の共有節点数が増大す
るが、階層化を行うことにより、一つであった親回路が
一つの親回路と複数の中間親回路からなる構造になり、
各々の節点数が小さくつまり処理時間が小さくなり、各
々を異なるプロセッサに分配し、並列処理を行うことが
出来るようになるので、並列回路シミュレーションの全
体時間が短縮されるという成果を有する。実施例２のト
ランジスタ数６９７４個の回路では、シミュレーション
全体時間が階層構造にすることで、１２％減少した。ま
た、トランジスタ数８３５３個の別の回路は、プロセッ
サ数８個で実施例２のような階層構造に分割した時の全
体シミュレーション時間は、階層化されていない親回路
１個の時間に比べ、約２２％の減少を示した。
【図１】本発明の実施例に係る処理の流れを示すフロー
チャートである。
チャートである。
【図２】図１に示す実施例の分割及び階層化を示す図で
ある。
ある。
【図３】図１の実施例に係る並列回路シミュレーション
のシステム構成図である。
のシステム構成図である。
【図４】本発明の実施例に係る実際の６９７４個のトラ
ンジスタを持つ回路に適用した例を示す図である。
ンジスタを持つ回路に適用した例を示す図である。
【図５】回路を階層化した場合と回路を階層化しない場
合の全体のシミュレーション時間を示す図である。
合の全体のシミュレーション時間を示す図である。
１ 回路接続データ入力 ２ 前処理 ３ 更新処理 ４ 分割処理 ５ 階層化処理 ６ 終了判定処理 ７ 結果出力 ８ ＥＷＳ ９ コントローラ １０ 並列回路シミュレータ １１ 回路図入力 １２ 回路接続データ １３ 回路分割 １４ 回路分割ファイル １５ 並列コンパイル １６ 並列回路シミュレーション １７ 結果ファイル １８ 表示 １９ 親回路 ２０，２１，２２，２３，２４，２５ 中間親回路 ２６，２７，２８，２９，３０，３１，３２，３３ 子
回路 ３４，３５，３６，３７，３８，３９，４０ 節点数
回路 ３４，３５，３６，３７，３８，３９，４０ 節点数
Claims (2)
- 【請求項１】 元の回路構造を、新たに第１及び第２の
部分回路の構造に分割し、少なくとも前記第１の部分回
路に対して、部分回路数が所定のプロセッサ数に達する
まで繰り返して分割を行い、親回路により参照される複
数の部分回路の数が所定個に達した際に、前記親回路と
前記複数の部分回路との間に新たに中間親回路を作成し
て、階層化を行うことにより、複数個のプロセッサに分
散させ並列処理を行うことを特徴とする並列回路シミュ
レーション回路分割方式。 - 【請求項２】 請求項１記載の並列回路シミュレーショ
ンの回路分割方式であって、最上位親回路は、その下の
中間親回路を参照し、その中間親回路は、その下の中間
親回路又は部分回路を参照する階層構造を呈することを
特徴とする並列回路シミュレーションの回路分割方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4344596A JP2937221B2 (ja) | 1992-12-24 | 1992-12-24 | 並列回路シミュレーションの回路分割方式 |
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| JP4344596A JP2937221B2 (ja) | 1992-12-24 | 1992-12-24 | 並列回路シミュレーションの回路分割方式 |
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|---|---|---|---|---|
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-
1992
- 1992-12-24 JP JP4344596A patent/JP2937221B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003058595A (ja) * | 2001-08-16 | 2003-02-28 | Mitsubishi Electric Corp | 回路解析装置 |
| JP4548985B2 (ja) * | 2001-08-16 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | 回路解析装置 |
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| JP2937221B2 (ja) | 1999-08-23 |
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