JP4010801B2 - 半導体集積回路の自動レイアウト方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 35
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000007812 deficiency Effects 0.000 claims description 4
- 230000008030 elimination Effects 0.000 claims description 4
- 238000003379 elimination reaction Methods 0.000 claims description 4
- 238000000605 extraction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Description
【発明の属する技術分野】
本発明は、トランジスタや論理ゲートを構成する最小セル(以下、コアセルと記す)と、電源及びコアセル間の電気的接続信号(以下、セル間信号と記す)の通過領域セル(以下、配線セルと記す)とで構成されるセル群を使用した自動レイアウト方法に関する。
【0002】
【従来の技術】
半導体集積回路のレイアウト設計においては、常に、可能な限りの面積縮小が要求される。コアセル及び配線セルを使用し、自動レイアウト設計を行う場合、何本のグリッド本数が含まれる配線セルを選択するかが面積縮小のポイントとなる。
【0003】
特開2001-7209号により開示されているレイアウト手法を用いた場合、プリミティブセル群を使用し、任意のグリッド本数を複数設定してレイアウトを設定数分行い、最小となったデザインを最終データとしている。
【0004】
しかし、このレイアウト手法では、一つのデザイン内にはセル間信号が混雑する領域と余裕のある領域が生じ、この余裕のある領域に対しては設定グリッド本数が過剰設定となる場合があり面積縮小に有効活用されていない。これは、この手法が1つのデザインに対し設定できるグリッド本数が1つであることに起因している。
【0005】
面積縮小については、デザインのセル構造を展開しデザインルールに従いセル間信号間隔の縮小化を行うツールがある。これは、自動レイアウトが終了したデータを形式の違うデータに変換し行われる処理で、自動レイアウト用のデータ形式に再変換することができない。
【0006】
従って、デザインに対し変更が必要になった場合、縮小化を行ったデータの再利用が不可能となる。また、セル構造がなくなるため、デザインチェックに要する時間及び処理装置の容量が増大してしまう。
【0007】
【発明が解決しようとする課題】
そこで、本発明は、上記従来技術の問題点に鑑みて成されたものであり、その目的とするところは、配線セルサイズのリサイズを自動レイアウトの段階で行うことで他形式へのデータ変換を不要とし、配線混雑度に合った配線セルの選択を行うことによりレイアウト面積を最小にすることにある。
【0008】
【課題を解決するための手段】
上記目的を達成するために、本発明では、トランジスタまたは論理ゲートを構成するコアセルと、電源及びコアセル間のセル間信号が通過する配線セルとで構成されるセル群を使用した半導体集積回路の自動レイアウト方法において、自動レイアウトの初期設定でセル間信号のグリッド本数が任意に設定された環境でコアセル及び配線セルを使用し、セル配置及び配線処理が施されたデータに対し、配線セルを通過するセル間信号本数を検出し、この検出されたセル間信号本数と初期設定のグリッド本数との比較を行い、グリッド本数が過剰または不足設定となっていた場合、検出されたセル間信号本数を有する配線セルへと初期配置されていた配線セルを置き換えることを特徴とする。
【0009】
ここで、前記配線セルの置き換えは、配線領域を拡大あるいは縮小するように実施される。
【0010】
また、前記コアセルは所定の機能を実現するためにコア部に複数配置され、前記配線セルはコア部の上下に任意のグリッド本数を有するように配置され、グリッド本数が過剰あるいは不足設定となっている領域を抽出し、初期設定の配線セルを、上記抽出した領域に適したグリッド本数を有する配線セルへと置き換える。
【0011】
さらに、任意に設定されたグリッド本数が過不足ない値となっているか判断し、過不足が生じている場合、過不足が生じている領域に最適な配線グリッド本数を算出し、初期配置されている配線セルを算出されたグリッド本数を有する配線セルへ置き換える。
【0012】
また、本発明では、トランジスタや論理ゲートを構成するコアセルと、電源及びコアセル間のセル間信号が通過する配線セルとで構成されるセル群を使用した自動レイアウト方法において、任意のグリッド本数を含む配線セルを複数選択し、コアセル及び配線セルを配置しセル間信号の配線接続処理を選択したグリッド本数についてそれぞれ実施し、レイアウト面積が最小となったデータに対し配線セル上を走るセル間信号の本数を抽出し、設定グリッド本数と抽出されたセル間信号本数とを比較し、この比較の結果、設定グリッド本数が過剰あるいは不足設定となっている場合は、抽出本数に対して所定本数だけ少ないグリッド本数を算出し、この処理を設定グリッド本数が過剰あるいは不足設定となっている各配線セルに対して行い、各配線セルに対して新たに設定されたグリッド本数を含む配線セルへと置き換えることを特徴とする。
【0013】
前記配線セルの置き換えにより、前記コアセルの配置は変更されずに上下方向に移動する。
【0014】
ここで、前記所定本数は、3本未満に設定されていることが好ましいが、特に制限はない。
【0015】
このような状況の下、前記配線セルへと置き換えられたデータに対して、詳細配線及び配線エラー除去を行い、エラーがなければこれを最終データとする。
【0016】
前記配線エラーがある場合は、配線エラー個所を特定しエラーが起きている配線セルのグリッド本数より1本多いグリッド本数を新たに設定し、配線セルを、再設定したグリッド本数を含むセルへと置き換え、エラー個所に対して再配線及びエラー除去を実施し、エラーがない場合は、このデータを最終データとする。
【0017】
【作用】
上述のように、本発明では、自動レイアウトの初期設定でセル間信号の通過可能本数(以下、グリッド本数と記す)が任意に設定された環境でコアセル及び配線セルを使用しセル配置及び配線処理が施されたデータに対し、配線セルを通過するセル間信号本数を検出し、初期設定のグリッド本数との比較を行い、グリッド本数が過剰または不足設定となっていた場合、検出されたセル間信号本数を有する配線セルへと初期配置されていた配線セルを置き換え、配線領域を拡大、縮小することを特徴とする。
【0018】
【発明の実施の形態】
本発明の実施の形態を、図面を参照しながら以下に説明する。
【0019】
図1に、本発明の手法を用いて自動レイアウトを行った場合のセルの構成例を示す。
【0020】
プリミティブセルはトランジスタ等により論理を構成するコア部(コアセル102)と電源及びセル間信号を配置する電源配線部(配線セル101)に分けられる。配線セル101は、グリッド本数の種類分用意され、コアセル102を挟み配置される。これらが本発明で使用するプリミティブセル群である。図1で示したグリッド本数は一例であり制限はない。
【0021】
図1のプリミティブセル群を使用しセル配置を行ったものが図2である。
【0022】
コア部にはある機能を実現するためのコアセル102が複数配置されその上下に任意のグリッド本数を有する配線セル101が配置される(図2(a))。
【0023】
初期設定で設定可能なグリッド本数は、1つのレイアウトデータに対して1つであり、コアセル102の混雑度、セル間信号の本数によっては設定グリッド本数が過剰または不足となる領域ができるが、本発明の手法を用いることでグリッド本数が過剰または不足設定となっている領域を抽出し、初期設定の配線セル101をその領域に適したグリッド本数を有する配線セル103へと置き換えることが可能となる(図2(b))。
【0024】
本発明のレイアウト方法は、前述のプリミティブセル群を使用し、任意に設定されたグリッド本数が過不足ない値となっているか判断する機能と、過不足が生じている場合その領域に最適な配線グリッド本数を算出する機能と、初期配置されている配線セルを算出されたグリッド本数を有する配線セルへ置き換える機能とを有する。
【0025】
図3のフローチャートを参照し、本実施の形態の動作を説明する。
【0026】
レイアウトのフロアプランの段階で任意のグリッド本数を含む配線セルを複数選択する(ステップ301)。コアセル102及び配線セル101を配置し、セル間信号の配線接続処理を実施する。これを選択したグリッド本数についてそれぞれ実施する。(ステップ302、303)。
【0027】
この結果から、レイアウト面積が最小となったデータに対し配線セル上を走るセル間信号の本数を抽出する(ステップ304)。
【0028】
設定グリッド本数と抽出されたセル間信号本数の比較を行い(ステップ305)、設定グリッド本数が過剰設定ではない場合はそのまま詳細配線及び配線エラー除去を実施する(ステップ310)。
【0029】
過剰あるいは不足設定となっている場合は、抽出本数に対して所定本数だけ少ないグリッド本数を算出する(ステップ307)。この場合、所定本数は、3本未満に設定されていることが好ましいが、特に制限はない。
【0030】
この処理を設定グリッド本数が過剰あるいは不足設定となっている各配線セル101に対して行い(ステップ308)、各配線セルに対して新たに設定されたグリッド本数を含む配線セルへと置き換える(ステップ309)。
【0031】
この時、コアセル102の配置は変更なく、配線セル101の置き換えにより上下に動くのみである。このデータに対し詳細配線及び配線エラー除去を行い(ステップ310)、エラーがなければこれを最終データとする。
【0032】
エラーがある場合は、配線エラー個所を特定し(ステップ312)、エラーが起きている配線セル103のグリッド本数より1本多いグリッド本数を新たに設定し(ステップ313)、配線セル103を、再設定したグリッド本数を含むセルへと置き換える(ステップ314)。
【0033】
エラー個所に対して再配線及びエラー除去を実施し、エラーがない場合はこれを最終データとする。エラーがある場合は配線エラー個所の特定(ステップ312)にもどり以下の処理を繰り返す。
【0034】
図4を参照して、設定グリッド本数が過剰あるいは不足設定となっていた場合の新たなグリッド本数の設定方法について説明する。
【0035】
図4の配置例では初期設定でグリッド本数6(電源配線部1,2共、それぞれグリッド本数3本)が設定されており、電源配線部1、2上を通る横配線を抽出した場合、1本又は2本という結果が得られる。電源配線部1のエリアにおいて横配線が1本である割合、また2本である割合を算出する。エリア内の配線本数の割合が50%以上を占める配線本数にグリッド本数を設定し直す。
【0036】
図4の電源配線部1については50%以上を占める配線本数は2本、電源配線部2においては1本という結果が得られる。50%以上を占める配線本数が得られなかった場合は、抽出された配線本数のうち、最も割合の高かった配線本数を対象とする。
【0037】
このとき、対象となった配線本数より1又は2本程度少ないグリッド本数を設定し、詳細配線を実施する。エラーが残る場合は、エラー除去のため、グリッド本数の設定を変更する。ここに述べた設定は一例であり、割合またグリッド本数の設定値については変更可能とする。
【0038】
図5はセル配置及び仮配線後のデータに対する配線セル置換処理を示している。
【0039】
配線セル置換前のデータは、配線グリッド本数の初期設定が5本(電源配線部2,4:3本、電源配線部1,3:2本)である。本発明の動作を用い、電源配線部1,2,3,4を通過する横配線を抽出し、各配線セル領域に適したグリッド本数を再設定した結果、電源配線部1は2本から1本へ、同様に電源配線部2は3本から2本、電源配線部3は2本から1本、電源配線部4は3本から2本へと配線セルが置き換えられる。図5においては、グリッド本数が配線セル置換前では計10本必要であるのに対し、配線セル置換後は計6本となり、4グリッド分領域が縮小したことになる。
【0040】
次に、図6を参照して、本発明の他の実施の形態について説明する。
【0041】
セル間信号接続処理(配線処理)を行った場合、信号同士、コアセル内部のデータとの間隔エラーまたはショートエラーを引き起こすことがある。自動レイアウトの配線処理でこれらのエラーが除去できない場合は、本発明の手法を用いてエラーを除去することができる。
【0042】
図3の配線エラーの個所特定(ステップ312)以降の処理がこれに相当する。本手法をエラー除去のためだけに利用することも可能である。図6は電源配線部1,2間で電源配線とセル間信号がショートエラーを起こしている。本手法を用い、エラー個所を特定し、電源配線部2に対しグリッド本数が1本多い配線セルを置き換える。
【0043】
図7を参照して、本発明のさらに他の実施の形態について説明する。
【0044】
電源配線部2においてセルの縮小ができないという結果になった場合、領域指定を行うことで部分的にセルの縮小が可能となる。これはプリミティブセル群の電源配線セルに、配線セル1に加え段差が生じた部分の接続用として、配線セル2を用意することで可能となる。算出処理については前述した動作と同様である。
【0045】
【発明の効果】
本発明によれば、従来技術では有効活用されなかった配線性の低い領域においてその領域に適した配線グリッド本数を設定することが可能となる。
【0046】
さらに、配線セルの置き換えによりコアセル、配線セル配置領域が縮小された場合はチップサイズの縮小が可能となる。
【0047】
また、自動レイアウトデータに対して配線セルの置き換えを行いその後詳細配線を実施するため、品質のよい(配線密度の高い)配線結果が得られる。
【図面の簡単な説明】
【図1】本発明による手法を用いて自動レイアウトを行った場合のセルの構成例を示す図である。
【図2】図1のプリミティブセル群を使用してセル配置を行った配置図であり、(a)は初期配置の状態を示し、(b)は配線セル配置後の状態を示す。
【図3】本発明の動作を説明するためのフローチャートである。
【図4】設定グリッド本数が過剰あるいは不足設定となっていた場合の新たなグリッド本数の設定方法について説明するための図である。
【図5】セル配置及び仮配線後のデータに対する配線セル置換処理を示す図であり、(a)は配線セル置換前の状態を示し、(b)は配線セル置換後の状態を示す。
【図6】本発明の他の実施の形態について説明するための図であり、(a)は配線セル置換前の状態を示し、(b)は配線セル置換後の状態を示す。
【図7】本発明のさらに他の実施の形態について説明するための図である。
【符号の説明】
101 配線セル
102 コアセル
103 置換後の配線セル
Claims (11)
- トランジスタまたは論理ゲートを構成するコアセルと、当該コアセルと分けて用意され、電源及びコアセル間のセル間信号が通過する配線セルとで構成されるセル群を使用した半導体集積回路の自動レイアウト方法において、
自動レイアウトの初期設定でセル間信号のグリッド本数が任意に設定された環境でコアセル及び配線セルを使用し、
セル配置及び配線処理が施されたデータに対し、配線セルを通過するセル間信号本数を検出し、
この検出されたセル間信号本数と初期設定のグリッド本数との比較を行い、
グリッド本数が過剰または不足設定となった配線セルに対して、検出されたセル間信号本数を有する配線セルへと初期配置されていた配線セルを置き換えることを特徴とする半導体集積回路の自動レイアウト方法。 - 前記配線セルの置き換えは、配線領域を拡大あるいは縮小するように実施されることを特徴とする請求項1に記載の半導体集積回路の自動レイアウト方法。
- 前記コアセルは所定の機能を実現するためにコア部に複数配置され、 前記配線セルはコア部の上下に任意のグリッド本数を有するように配置され、
グリッド本数が過剰あるいは不足設定となっている領域を、前記コア部の上下に配置されている配線セルそれぞれを対象として抽出し、
初期設定の配線セルを、上記抽出した領域に適したグリッド本数を有する配線セルへと置き換えることを特徴とする請求項1に記載の半導体集積回路の自動レイアウト方法。 - 請求項1において、任意に設定されたグリッド本数が過不足ない値となっているか判断し、
過不足が生じている場合、過不足が生じている領域に最適な配線グリッド本数を算出し、
初期配置されている配線セルを算出されたグリッド本数を有する配線セルへ置き換えることを特徴とする半導体集積回路の自動レイアウト方法。 - トランジスタや論理ゲートを構成するコアセルと、電源及びコアセル間のセル間信号が通過する配線セルとで構成されるセル群を使用した自動レイアウト方法において、
任意のグリッド本数を含む配線セルを複数選択し、
コアセル及び配線セルを配置しセル間信号の配線接続処理を選択したグリッド本数についてそれぞれ実施し、
レイアウト面積が最小となったデータに対し配線セル上を走るセル間信号の本数を抽出し、
設定グリッド本数と抽出されたセル間信号本数とを比較し
この比較の結果、設定グリッド本数が過剰あるいは不足設定となっている場合は、抽出本数に対して所定本数だけ少ないグリッド本数を算出し、
この処理を設定グリッド本数が過剰あるいは不足設定となっている各配線セルに対して行い、
各配線セルに対して新たに設定されたグリッド本数を含む配線セルへと置き換えることを特徴とする半導体集積回路の自動レイアウト方法。 - 前記配線セルの置き換えにより、前記コアセルの配置は変更されずに上下方向に移動することを特徴とする請求項5に記載の半導体集積回路の自動レイアウト方法。
- 前記所定本数は、3本未満に設定することが可能であることを特徴とする請求項5に記載の半導体集積回路の自動レイアウト方法。
- 前記配線セルへと置き換えられたデータに対して、詳細配線及び配線エラー除去を行い、エラーがなければこれを最終データとすることを特徴とする請求項5に記載の半導体集積回路の自動レイアウト方法。
- 前記配線エラーがある場合は、配線エラー個所を特定しエラーが起きている配線セルのグリッド本数より1本多いグリッド本数を新たに設定し、
配線セルを、再設定したグリッド本数を含むセルへと置き換え、
エラー個所に対して再配線及びエラー除去を実施し、
エラーがない場合は、このデータを最終データとすることを特徴とする請求項8に記載の半導体集積回路の自動レイアウト方法。 - 前記配線セルの置き換えにより、隣接する配線セルと段差が生じる場合には、段差接続用の配線セルで置き換えることを特徴とする請求項1に記載の半導体集積回路の自動レイアウト方法。
- 前記置き換えに使用する配線セルは、前記複数配置されているコアセルに対応する配線セルを通過する配線本数において、最も占める割合が高い配線本数に基づいて決定することを特徴とする請求項3に記載の半導体集積回路の自動レイアウト方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001363814A JP4010801B2 (ja) | 2001-11-29 | 2001-11-29 | 半導体集積回路の自動レイアウト方法 |
US10/305,054 US6754880B2 (en) | 2001-11-29 | 2002-11-27 | Method for automatically laying out semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001363814A JP4010801B2 (ja) | 2001-11-29 | 2001-11-29 | 半導体集積回路の自動レイアウト方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003167934A JP2003167934A (ja) | 2003-06-13 |
JP4010801B2 true JP4010801B2 (ja) | 2007-11-21 |
Family
ID=19174094
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001363814A Expired - Fee Related JP4010801B2 (ja) | 2001-11-29 | 2001-11-29 | 半導体集積回路の自動レイアウト方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6754880B2 (ja) |
JP (1) | JP4010801B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004038063A1 (de) * | 2004-07-30 | 2006-03-23 | Infineon Technologies Ag | Verfahren zur Herstellung einer Standardzellenanordnung und eine Vorrichtung zur Durchführung des Verfahrens |
JP4492398B2 (ja) * | 2005-03-16 | 2010-06-30 | 日本電気株式会社 | 集積回路のレイアウト設計システム及びプログラム |
JP4983068B2 (ja) * | 2006-03-30 | 2012-07-25 | 富士通株式会社 | 半導体装置の設計支援装置、半導体装置の設計支援方法及び半導体装置の設計支援プログラム |
US8504967B2 (en) * | 2010-09-10 | 2013-08-06 | Apple Inc. | Configurable power switch cells and methodology |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2933605B1 (ja) * | 1998-04-30 | 1999-08-16 | 日本電気アイシーマイコンシステム株式会社 | レイアウトデータの作成方法 |
JP3349989B2 (ja) | 1999-06-18 | 2002-11-25 | エヌイーシーマイクロシステム株式会社 | 半導体集積回路装置及びそのレイアウト方法及び装置 |
-
2001
- 2001-11-29 JP JP2001363814A patent/JP4010801B2/ja not_active Expired - Fee Related
-
2002
- 2002-11-27 US US10/305,054 patent/US6754880B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6754880B2 (en) | 2004-06-22 |
JP2003167934A (ja) | 2003-06-13 |
US20030101424A1 (en) | 2003-05-29 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050420 |
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A711 | Notification of change in applicant |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070502 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070711 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070808 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070904 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100914 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100914 Year of fee payment: 3 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100914 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110914 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120914 Year of fee payment: 5 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120914 Year of fee payment: 5 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130914 Year of fee payment: 6 |
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