JP2010140205A - 回路動作検証装置、回路動作検証方法、制御プログラム、および記録媒体 - Google Patents

Abstract

【課題】配線の自己発熱によって生じる温度上昇を考慮した電源電圧降下検証を行うことができる回路動作検証装置を得る。
【解決手段】半導体集積回路内の電源電圧を供給する電源配線の抵抗によって生じる配線の電圧降下を検証する回路動作検証装置１００において、配置配線後のレイアウトに対して、電源配線抵抗素子情報を抽出する情報抽出手段１０１と、温度依存電源配線抵抗を計算する抵抗計算手段１０２と、温度依存電源電圧降下を計算する電圧降下計算手段１０３と、レイアウトの素子毎の電源電圧降下量の違反箇所を検出する違反箇所検出手段１０４とを備えた。
【選択図】図１

Description

本発明は、回路動作検証装置、回路動作検証方法、制御プログラム、および記録媒体に関し、特に、標準素子の自動配置配線処理を用いたＬＳＩ（大規模半導体集積回路）を設計する場合において、複数の回路素子がスイッチングした際に消費する電流と電源配線の抵抗とによって生じる電源電圧の降下量を検証する際に、配線に電流が流れることによって生じるジュール熱により配線の温度が上昇し、その結果、配線の抵抗が増加して電源電圧の降下量が変動することを考慮して、回路素子のスイッチングによる電源電圧の降下量を検証する技術に関する。

近年のＬＳＩの高集積化、高速化、低電圧化とともに、電源配線に関する問題が深刻になっている。特に、回路素子のスイッチングなどの回路動作時に発生する電源配線の抵抗成分による電源電圧の変化（ＩＲ−Ｄｒｏｐ）の問題や、電流が過度に流れることで金属原子が配線中を移動し、配線が断線したり他の導体と短絡したりするエレクトロマイグレーションの問題は重要である。電源配線経路に沿った電源電圧の変化が大きくなると、ＬＳＩの回路動作速度に影響を及ぼしたり、誤動作を招いたりする恐れがある。

（１）電源電圧降下問題
このような状況のもと、電源配線の電圧変化を考慮した設計が重要視されている。電源電圧変化の解析手法として、本来、回路シミュレーションにより解析する方法が最も正確であることは一般的によく知られているが、この方法では、大規模な半導体集積回路を検証するのはシミュレーション実行時間およびシミュレーション装置に搭載されるメモリの制約上不可能である。したがって、上述の事情から、高速にしかも正確に電源電圧の電圧変化を検証する回路動作検証方法が求められている。

電源電圧の電圧変化を高速に解析する手法として、静的（スタティック）な解析手法がある。電源電圧の電圧変化を静的に解析する手法については多く提案されている。

例えば、非特許文献１で使用されている解析手法について、図１２、図１３を用いて説明する。この手法による電圧変化の解析手法の特徴は、静的（スタティック）な解析手法に基づくものである。

図１２は論理回路を含む半導体集積回路全体のマスクレイアウト結果を、また、図１３は、静的な解析手法で用いる、電流源と抵抗による電圧変化解析用等価回路を示す。

図１２に示すマスクレイアウトでは、標準素子（セル）Ｓｃがマトリクス状に配列され、各セル行毎に、横電源ラインＨｖｄｄあるいは横接地ラインＨｖｓｓの一方が配置されている。なお、ここでは、横電源ラインＨｖｄｄと横接地ラインＨｖｓｓとは交互に配置されている。また、マスクレイアウトの所定のセル列（例えば両側部のセル列など）に沿って、縦電源ラインＶｖｄｄおよび縦接地ラインＶｖｓｓが平行に配置されており、上記横電源ラインＨｖｄｄの両端部は上記縦電源ラインＶｖｄｄに接続され、上記横接地ラインＨｖｓｓの両端部は上記縦接地ラインＶｖｓｓに接続されている。

図１３に示す電圧変化解析用等価回路では、上記マスクレイアウトにおける縦横の各電源ラインＶｖｄｄおよびＨｖｄｄはそれぞれ、これを複数に分割して得られる分割配線に相当する抵抗素子Ｒｅの直列接続体で示されている。また、この等価回路では、各電源ラインに含まれる容量成分が容量素子Ｃｅで示されている。

さらに、この等価回路では、図１２に示すセルを電流源Ｉｓに置き換えて示しており、各電流源Ｉｓと抵抗素子Ｒｅとの接続点Ｐｓが、各セル（電流源）Ｉｓに電流を供給する電流供給ポイントとなっている。図１３では、この電流供給ポイントＰｓは、上記電源ラインＨｖｄｄおよびＶｖｄｄを構成する配線上にのみ示しているが、上記接地ラインＨｖｓｓおよびＶｖｓｓを構成する配線上にも位置している。

静的な解析手法では、まず、電流源Ｉｓに与える消費電流を、該電流源としてのセル（標準素子）における平均的な信号変化回数（活性化率、あるいは、クロック信号の遷移に対する信号遷移確率）をもとに計算する（静的な平均消費電流計算）。そして、マスクレイアウトから電源配線の抵抗成分を上記抵抗素子Ｒｅによる抵抗網として抽出し（電源配線抵抗網の抽出）、抽出された抵抗網に、上記セルに代えて前記電流源Ｉｓを付加してＤＣ解析を行うことにより、電源配線の上記電流供給ポイントでの電圧変化を求めるものである。

すなわち、静的な解析手法による電圧変化量をΔＶとすると、ΔＶは次の式で表される値である。

ΔＶ＝Ｉ_ａｖｇ・Ｒ …式（１）
ただし、式（１）において、Ｉ_ａｖｇは、電流源に与える平均消費電流、Ｒは電源配線の抵抗成分（つまり、上記各抵抗素子の抵抗値）を表す。

この手法は、現在の電源配線の電圧変化の解析を行うＣＡＤツールが採用している解析手法の主流になっており、従来、回路シミュレーション等を用いて解析した場合に、シミュレーションにかかる実行時間と使用メモリの制約上扱えなかった大規模な半導体集積回路における電源配線の電圧変化の解析を可能にし、この電源配線電圧変化の解析が現実的な時間で実行できるようになっている。

（２）ＬＳＩ配線の自己発熱問題
半導体加工技術の進歩によるＬＳＩの高集積化・高速化とともに、ＬＳＩの電力密度の増加に伴う発熱問題が深刻になってきている。特に、配線においては、配線に電流が流れることによって発生するジュール熱による配線の温度上昇、即ち、自己発熱の問題が深刻である。配線の温度が上昇すると、エレクトロマイグレーションによる信頼性の低下や、配線抵抗の増大により回路動作速度の低下が性能劣化を招く。

ここで、配線抵抗Ｒと温度Ｔの関係は、一般に以下の式で近似される。

Ｒ ＝ Ｒ_０（１＋β（Ｔ−Ｔ_０）） …（２）
ただし、Ｔは解析を行うときの温度、Ｔ_０は参照温度、Ｒ_０は温度が参照温度Ｔ_０のときの抵抗値、βは配線の温度係数である。ここで、温度係数βは、現在の半導体製造で使われているＣｕ配線の場合、およそ０．００３である。例えば、温度係数βが０．００３であるとすると、式（２）から、配線の温度が１００℃上昇した場合の抵抗の変化率は３０％となる。即ち、配線の自己発熱により温度が上昇すると、配線抵抗が増大し、回路動作速度の低下が性能劣化を招くことは避けられない。非特許文献２によると、５０ｎｍテクノロジ以降の微細プロセスを用いて製造されたＬＳＩ内の配線の温度上昇は最大３００℃から７００℃になる、との予測がされており、配線の自己発熱は今後ますます深刻な問題である。

このような状況のもと、ＬＳＩを設計する際に、上記に示した熱を考慮した設計を行うことが重要視されている。ＬＳＩの熱解析は、市販のＣＡＤソフトや数値シミュレーションソフト、あるいは数式処理ソフトを用いて行うことができる。ここで、熱解析の手法を簡単に示す。一般に、ＬＳＩ内の３次元物体の熱分布は、エネルギー保存則の原理から導かれる熱伝導方程式（式（３））を解くことによって求めることができる。

ｃρ∂Ｔ／∂ｔ ＝ ｋ∂^２Ｔ／∂ｘ^２ ＋ ｋ∂^２Ｔ／∂ｙ^２
＋ ｋ∂^２Ｔ／∂ｚ^２ ＋ ｑ …（３）
ただし、ｔは時刻、Ｔは温度である。また、単位時間・単位体積あたりの内部発熱をｑ（ｘ，ｙ，ｚ，ｔ）、物質の比熱をｃ、密度をρ、熱伝導率をｋで表す。

ＬＳＩの熱解析は定常状態での解析が一般的である。発熱が定常状態の場合、過渡的な温度変化はなくなるため、式（３）の左辺が０となる。そこで、式（３）の左辺を０で置き換えた熱伝導方程式をコントロールボリュームの考え方を用いて離散化し、各コントロールボリュームを抵抗で結ぶことにより熱回路抵抗網を作ることができる。こうしてできた熱回路抵抗網に発熱源を設定し熱拡散解析モデルとしてモデル化し、数値解析を行うことにより熱分布が得られる。なお、コントロールボリュームを用いた数値解析の考え方は公知であり、ここでは説明を省略する。

今、熱解析の一例として、配線で消費される電流によって生じる熱を発熱源とした場合の配線の熱分布を考える。簡単のために、図１０に示すような構造を持つ配線の熱分布を考える。図１０に示す配線１０は、配線幅がｗ、配線厚さがｔ_ｍ、配線長がＬ、基板１からの配線高さがｔ_ｏｘである配線であり、その両端が基板１との接続コンタクト１０ａおよび１０ｂによって接続されている。このとき、配線の長さ方向の熱分布は１次元で考えることができる（式（４））。

ｃρ∂Ｔ／∂ｔ ＝ ｋ∂^２Ｔ／∂ｘ^２ ＋ ｑ …（４）
非特許文献３に従うと、配線内部の熱発生量、絶縁膜中の熱拡散による放熱量から定常状態での１次元熱拡散方程式を導くことができる。ただし、導出に必要な配線の電気抵抗率、配線の熱伝導率、配線の電気抵抗の温度係数、絶縁膜の熱伝導率は物質固有の値である。また、配線のＲＭＳ（Ｒｏｏｔ ｍｅａｎ ｓｑｕａｒｅ）電流Ｉ_ｒｍｓについてはＬＳＩの動作に依存するものであり、消費電力シミュレーション等によって見積もられる値である。このようにして求めた配線の熱分布を図１１に示す。ここで、基板の表面温度は均一と仮定し、該温度をＴ_ｒｅｆ（＝Ｔ_０）とする。図１１に示す熱分布の横軸は配線の長さ方向の位置ｘ（ｕｍ）、縦軸は配線の温度Ｔ（℃）を表している。図１１からわかるように、定常状態における配線の温度は均一ではなく、長さ方向に対して不均一であり、配線の中央付近で温度が最大（以下、ΔＴ_ｍａｘ）となり、絶縁膜中の熱拡散により基板と接続されている両端に向かって温度が低くなる。

このように、ＬＳＩ内の信号配線および電源配線は自己発熱によって温度上昇が生じ、その結果、抵抗が変化する。電源電圧降下の検証を行う場合には、配線の温度変化を考慮する必要がある。

（３）熱を考慮した電源電圧降下検証
一般に、静的な解析手法による電圧変化量をΔＶとすると、ΔＶは次の式（５）で表される値である。

ΔＶ＝Ｉ_ａｖｇ・Ｒ_ｓｕｐ …式（５）
ただし、式（５）において、Ｉ_ａｖｇは電流源に与える平均消費電流、Ｒ_ｓｕｐは電源配線の抵抗成分を表す。

前述の式（２）で表されるような配線の温度変化による抵抗変化がある場合、上記の式（５）のＲ_ｓｕｐを温度を考慮した抵抗値Ｒ’_ｓｕｐで置き換えることにより、温度を考慮した電源電圧降下ΔＶ’（式（６））を得ることができる。

ΔＶ’＝Ｉ_ａｖｇ・Ｒ’_ｓｕｐ …式（６）
今、式（６）に示す温度を考慮した抵抗Ｒ’_ｓｕｐは電源配線の抵抗成分Ｒ_ｓｕｐより大きいことから、ΔＶ’は式（５）に示すΔＶよりも大きくなる。

ＬＳＩを設計する場合、電源電圧変化量ΔＶに対してあらかじめ規定値を与えておき、静的な解析の結果得られた電圧変化量が該規定値を越えた場合に、電源配線構造の修正を行うことによって規定値以下になるようにする。このとき、配線の温度を考慮しない場合、配線の温度を考慮した場合に比べて過小に電源電圧降下を見積もることになる。

電源電圧降下検証を行う際に温度を考慮することは一般的に行われている。例えば、特許文献１に記載された方法によると、代表条件での電圧降下量を利用して、代表条件での電圧降下量に対するワースト条件およびベスト条件での各電圧降下量の比である電圧降下係数を算出し、代表条件での電圧降下量にワースト条件およびベスト条件での電圧降下係数を掛けて各セルでのワースト条件およびベスト条件での電圧降下量を得る。このとき、ワースト条件およびベスト条件での電源電圧変動要因として温度変動を考慮しているが、該温度は各条件での固定された値を採用している。

ところで、電源電圧降下検証の結果、電圧変化量があらかじめ与えた規定値を越えた場合、上述したように電源配線構造の修正を行うことによって規定値以下になるようにする。特許文献１に記載の手法によると、チップ全体の解析温度として均一な動作温度を想定しており、配線の局所的な温度上昇を考慮していないため、過小に見積もることになり、電源電圧変化量ΔVが規定値以下となって、電源配線構造の修正の対象とならず、性能劣化を招く恐れがある。

このことから、配線の自己発熱を考慮した漏れのない電源電圧降下の検証を行うためには、温度に依存した抵抗の変化を正確に考慮することが必要であることがわかる。
特開２００３−２５６４９７号公報 Ｆｕｌｌ−Ｃｈｉｐ Ｖｅｒｉｆｉｃａｔｉｏｎ ｏｆ ＵＤＳＭ Ｄｅｓｉｇｎｓ，Ｒ．Ｓａｌｅｈ，Ｓｉｍｐｌｅｘ Ｓｏｌｕｔｉｏｎｓ， Ｓｉｇｎａｌ Ｉｎｔｅｇｒｉｔｙ Ｅｆｆｅｃｔｓ ｉｎ Ｃｕｓｔｏｍ ＩＣ ａｎｄ ＡＳＩＣ Ｄｅｓｉｇｎｓ，Ｗｉｌｅｙ Ｉｎｔｅｒｓｃｉｅｎｃｅ，ＩＥＥＥ Ｐｒｅｓｓ，２００２， ｐｐ．２４５−２５２． Ｓｃａｌｉｎｇ Ａｎａｌｙｓｉｓ ｏｆ Ｍｕｌｔｉｌｅｖｅｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｍｐｅｒａｔｕｒｅｓ ｆｏｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ＩＣｓ， Ｓｕｎｇｊｕｎ Ｉｍ，Ｎａｖｉｎ Ｓｒｉｖａｓｔａｖａ，Ｋａｕｓｔａｖ Ｂａｎｅｒｊｅｅ，ａｎｄ Ｋｅｎｎｅｔｈ Ｅ． Ｇｏｏｄｓｏｎ，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ． Ｖｏｌ．５２． Ｎｏ．１２． Ｄｅｃｅｍｂｅｒ ２００５． Ｅｌｅｃｔｒｏｔｈｅｒｍａｌ Ａｎａｌｙｓｉｓ ｏｆ ＶＬＳＩ Ｓｙｓｔｅｍｓ，Ｙｉ−Ｋａｎ Ｃｈｅｎｇ，Ｃｈｉｎｇ−Ｈａｎ Ｔｓａｉ，Ｃｈｉｎ−Ｃｈｉ Ｔｅｎｇ，ａｎｄ Ｓｕｎｇ−Ｍｏ （Ｓｔｅｖｅ） Ｋａｎｇ，Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ，Ｉｎｃ．，２０００．

上述したように、電源電圧降下検証方法において、上記で示したような配線の自己発熱による、配線と基板との温度差を考慮していない場合、配線の温度が上昇すると、式（２）で示したように配線抵抗素子の抵抗が大きくなることから、電源電圧降下量が過小に見積もられ、規定値を満たすことになる。その結果、本来電源配線構造の修正が必要な箇所であっても、電源配線構造の修正の対象とならない可能性があった。

また、特許文献１に開示の電源電圧降下検証方法では、配線の温度が考慮されているが、チップ全体の解析温度として均一な動作温度を想定しており、配線の局所的な温度上昇を考慮していないため、電源電圧降下量を過小に見積もることになり、電源電圧変化量ΔＶが規定値以下となって、電源配線構造の修正の対象とならず、性能劣化を招く恐れがある。

本発明は、上記のような問題点を解決するためになされたものであり、配線の自己発熱によって生じる配線の局所的な温度上昇を考慮して、電源配線での電圧降下量の検証を精度よく行うことができる回路動作検証装置、回路動作検証方法、制御プログラム、並びに記録媒体を得ることを目的とする。

本発明に係る回路動作検証装置は、半導体集積回路が有する１以上の回路素子のスイッチングあるいは１以上の機能ブロックの動作と、該半導体集積回路内の電源電圧を供給する電源配線の抵抗とによって生じる電源配線の電圧降下を検証する回路動作検証装置であって、該半導体集積回路の基本レイアウトを示す回路情報および該半導体集積回路における熱分布を示す熱分布情報から、該電源配線での熱分布に依存した該電源配線での温度依存抵抗分布を算出する温度依存抵抗分布導出手段と、該電源配線での該温度依存抵抗分布に応じた電圧降下を計算する電圧降下量検出手段とを備えたものであり、そのことにより上記目的が達成される。

本発明は、上記回路動作検証装置において、前記熱分布情報として、前記電源配線の抵抗によるエネルギー消費が該電源配線の内部に熱を発生させて該電源配線の温度上昇に繋がる現象である電源配線の自己発熱による熱分布情報を格納する熱分布情報格納部を有し、前記温度依存抵抗分布導出手段は、該熱分布情報格納部に格納されている熱分布情報に基づいて、該電源配線での温度依存抵抗分布を算出することが好ましい。

本発明は、上記回路動作検証装置において、前記半導体集積回路の電源配線情報として、該半導体集積回路内の電源配線を複数に分割して得られる分割配線の抵抗成分である抵抗素子の抵抗値と位置情報とを導出する抵抗素子情報導出手段を備え、該抵抗素子情報導出手段は、前記基本レイアウトを示す回路情報として該半導体集積回路の電源配線情報を格納する電源配線情報格納部と、該電源配線情報格納部に格納されている半導体集積回路の電源配線情報から、該抵抗素子の抵抗値と位置情報とを抽出する抵抗素子情報抽出部と、該抽出された抵抗素子の抵抗値と位置情報とを格納する抵抗素子情報格納部とを有し、該温度依存抵抗分布導出手段は、該抵抗素子情報格納部に格納されている該抵抗素子の抵抗値と位置情報とに基づいて該電源配線での温度依存抵抗分布を算出することが好ましい。

本発明は、上記回路動作検証装置において、前記温度依存抵抗分布導出手段は、前記熱分布情報格納部に格納されている前記電源配線での熱分布情報から算出した該電源配線での温度依存抵抗分布を格納する温度依存抵抗素子情報格納部を有することが好ましい。

本発明は、上記回路動作検証装置において、配線材料固有の抵抗変動を示す温度係数を格納する温度係数格納部を有し、前記温度依存抵抗分布導出手段は、前記各抵抗素子の温度と、該各抵抗素子の基準温度との差分に、該温度係数格納部に格納されている温度係数を掛けて、該各抵抗素子の温度を考慮した温度依存抵抗値を計算する抵抗計算部を有することが好ましい。

本発明は、上記回路動作検証装置において、前記電圧降下量検出手段は、前記基本レイアウトを示す回路情報に含まれる前記電源配線における温度非依存抵抗分布情報を、前記温度依存抵抗分布導出手段で算出した該電源配線における温度依存抵抗分布情報に置き換え、該温度非依存抵抗分布情報を該温度依存抵抗分布情報に置き換えた前記基本レイアウトを示す回路情報から、該電源配線での温度依存電圧降下を計算することが好ましい。

本発明は、上記回路動作検証装置において、前記電圧降下量検出手段は、前記温度依存電圧降下の計算結果を、前記基本レイアウトを構成する標準素子毎の温度依存電源電圧降下量として格納する電圧降下量格納部を有することが好ましい。

本発明は、上記回路動作検証装置において、前記電圧降下量格納部に格納されている標準素子毎の温度依存電源電圧降下量と、該標準素子毎の電源電圧降下量の規定値とを比較し、該電源電圧降下量が該規定値に違反している標準素子をエラー素子として検出する違反素子検出手段を備えていることが好ましい。

本発明は、上記回路動作検証装置において、前記違反素子検出手段は、前記標準素子毎の電源電圧降下量の規定値を格納する規定値格納部を有することが好ましい。

本発明に係る半導体集積回路の製造方法は、回路情報に基づいて得られたマスクパターンを用いて半導体集積回路を製造する方法であって、該回路情報は、基準温度で動作するよう回路設計された半導体集積回路の回路構成を示す温度非依存回路情報を、請求項１〜９のいずれかに記載の回路動作検証装置による回路動作検証処理により、前記配線の自己発熱による電源電圧降下を反映するよう変更して得られた温度依存回路情報であり、そのことにより上記目的が達成される。

本発明に係る回路動作検証方法は、半導体集積回路が有する１以上の回路素子のスイッチングあるいは１以上の機能ブロックの動作と、該半導体集積回路内の電源電圧を供給する配線の抵抗とによって生じる配線での電圧降下を検証する回路動作検証方法であって、該半導体集積回路の基本レイアウトを示す回路情報および該半導体集積回路における熱分布を示す熱分布情報から、該配線での熱分布に依存した該配線での温度依存抵抗分布を算出するステップと、該配線での温度依存抵抗分布に応じた電圧降下を計算するステップとを含むものであり、そのことにより上記目的が達成される。

本発明は、上記回路動作検証方法において、前記配線は、前記回路素子に電源電圧を供給する電源配線であることが好ましい。

本発明は、上記回路動作検証方法において、前記温度依存抵抗分布を算出するステップでは、配線の自己発熱による熱分布情報を格納する熱分布情報格納部から取得した該熱分布情報に基づいて、前記配線での温度依存抵抗分布を算出することが好ましい。

本発明は、上記回路動作検証方法において、前記半導体集積回路の電源配線情報を格納する電源配線情報格納部から取得した電源配線情報から、該半導体集積回路内の電源配線を複数に分割して得られる分割配線の抵抗成分である抵抗素子の抵抗値と位置情報とを導出するステップを含み、該導出された抵抗素子の抵抗値と位置情報から前記電源配線での温度依存抵抗分布を算出し、該電源配線での温度依存抵抗分布から該電源配線での電圧降下を計算することが好ましい。

本発明は、上記回路動作検証方法において、前記配線での温度依存抵抗分布を算出するステップでは、前記配線の熱分布情報を格納する熱分布情報格納部から取得した該電源配線の熱分布情報に基づいて、前記抵抗素子の温度に依存した抵抗値を求めて抵抗素子情報格納部に格納することが好ましい。

本発明は、上記回路動作検証方法において、前記電源配線での温度依存抵抗分布を算出するステップでは、配線材料固有の抵抗変動を示す温度係数を格納する温度係数格納部から温度係数を取得し、前記各抵抗素子の温度と、該各抵抗素子の基準温度との差分に、該温度係数を掛けて、該各抵抗素子の温度を考慮した温度依存抵抗値を計算することが好ましい。

本発明は、上記回路動作検証方法において、前記電源配線での電圧降下を計算するステップでは、前記基本レイアウトを示す回路情報に含まれる前記電源配線における温度非依存抵抗分布情報を、前記算出した電源配線における温度依存抵抗分布情報に置き換え、該温度非依存抵抗分布情報を該温度依存抵抗分布情報に置き換えた前記基本レイアウトを示す回路情報から、該電源配線での温度依存電圧降下を計算することが好ましい。

本発明は、上記回路動作検証方法において、前記電源配線での電圧降下を計算するステップでは、前記温度依存電圧降下の計算結果を、前記基本レイアウトを構成する標準素子毎の温度依存電源電圧降下量として電圧降下量格納部に格納することが好ましい。

本発明は、上記回路動作検証方法において、前記電圧降下量格納部に格納されている標準素子毎の温度依存電源電圧降下量と、該標準素子毎の電源電圧降下量の規定値とを比較し、該電源電圧降下量が該規定値に違反している標準素子をエラー素子として検出するステップを含むことが好ましい。

本発明は、上記回路動作検証方法において、前記標準素子毎の電源電圧降下量の規定値は規定値格納部に格納されていることが好ましい。

本発明に係る制御プログラムは、上述した回路動作検証方法の各ステップをコンピュータに実行させるための処理手順が記述されたものであり、そのことにより上記目的が達成される。

本発明に係る記録媒体は、上述した制御プログラムが格納されたコンピュータ読み取り可能なものであり、そのことにより上記目的が達成される。

以下、本発明の作用について説明する。

本発明においては、半導体集積回路の基本レイアウトを示す回路情報および半導体集積回路における熱分布を示す熱分布情報から、電源配線での熱分布に依存した温度依存抵抗分布を算出する温度依存抵抗分布導出手段と、該電源配線での該温度依存抵抗分布に応じた電圧降下を計算するので、配線の自己発熱によって生じる配線の局所的な温度上昇を考慮して電源配線での電圧降下量の検証を精度よく行うことができる。

また、本発明においては、半導体集積回路の電源配線情報として、該半導体集積回路内の電源配線を複数に分割して得られる分割配線の抵抗成分である抵抗素子の抵抗値と位置情報とを導出する抵抗素子情報導出手段を備え、該抵抗素子の抵抗値と位置情報とに基づいて該電源配線での温度依存抵抗分布を算出するので、電源配線の温度依存抵抗分布を、該抵抗素子の温度分布を考慮した抵抗値と位置情報との対応により簡単に表すことができる。

以上のように、本発明によれば、半導体集積回路が有する１以上の回路素子のスイッチングあるいは１以上の機能ブロックの動作と、該半導体集積回路内の電源電圧を供給する電源配線の抵抗とによって生じる電源配線の電圧降下を検証する回路動作検証装置であって、該半導体集積回路の基本レイアウトを示す回路情報および該半導体集積回路における熱分布を示す熱分布情報から、該電源配線での熱分布に依存した該電源配線での温度依存抵抗分布を算出する温度依存抵抗分布導出手段と、該電源配線での該温度依存抵抗分布に応じた電圧降下を計算する電圧降下量検出手段とを備えたので、配線の自己発熱によって生じる配線の局所的な温度上昇を考慮して、電源配線での電圧降下量の検証を精度よく行うことができる。

（実施形態１）
図１は、本発明の実施形態１による回路動作検証装置を説明するブロック図である。

この実施形態１の回路動作検証装置１００は、ＬＳＩ（大規模半導体集積回路）の基本レイアウト情報から、該ＬＳＩにおける電源配線を複数に分割して得られる分割配線の抵抗成分である抵抗素子の抵抗値とそのＬＳＩチップ上（つまり、マスクレイアウト上）での位置を抽出する抵抗素子情報抽出手段１０１と、電源配線の抵抗の温度係数を格納する温度係数格納部１２１と、あらかじめ半導体集積回路の熱解析により得られた熱分布情報を格納する熱分布情報格納部１２２と、該温度係数および熱分布情報に基づいて、該電源配線の自己発熱によって生ずる局所的な温度情報を考慮して、上記各抵抗素子の温度に依存した抵抗値を計算する抵抗値計算手段１０２とを有している。

また、上記回路動作検証装置１００は、上記基本レイアウト情報における上記各抵抗素子の抵抗値を、配線での温度分布を考慮した抵抗値に置き換えた基本レイアウト情報に基づいて、該電源配線から各セル（標準素子）への電流供給ポイントでの電圧降下量（セル毎の電源電圧降下量）を計算する電圧降下量計算手段１０３と、セル毎の電源電圧降下量を格納する電圧降下量格納部１１８と、該セル毎の電源電圧降下量から、電源電圧降下量の違反箇所を検出する違反箇所検出手段１０４とを有している。

ここで、上記抵抗素子情報抽出手段１０１は、自動配置配線処理により得られた半導体集積回路の基本レイアウトを示す回路情報（基本レイアウト情報）として、該基本レイアウトにおける電源配線の情報を格納する電源配線情報格納部１１１と、該格納部１１１に格納されている情報から、ＬＳＩチップにおける電源配線を複数に分割して得られる分割配線の抵抗成分である抵抗素子の抵抗値とそのＬＳＩチップ上（つまり、マスクレイアウト上）での位置を抽出する電源配線抵抗素子情報抽出部（以下、情報抽出部ともいう。）１１２と、該取り出された抵抗素子の位置（座標）と抵抗値とをテーブルＴ１として格納する電源配線抵抗素子情報格納部（以下、情報格納部ともいう。）１１３とを有している。

ここで、図４は、ＬＳＩチップにおける電源配線を複数に分割して得られる分割配線の抵抗成分である抵抗素子を示す図であり、図１３における電圧変化解析用等価回路における容量素子Ｃｅおよび電流源Ｉｓを取り除いたものを示している。

図４に示すように、図１２に示すマスクレイアウトにおける電源ラインおよび接地ラインなどの電源配線の抵抗成分は、複数の抵抗素子Ｒ１、Ｒ２、Ｒ３、・・・、Ｒｉに分割されている。

図５は、上記テーブルＴ１を示す図であり、このテーブルＴ１は、電源配線における抵抗素子の情報として、その抵抗素子名（Ｒ_１、Ｒ_２、Ｒ_３、・・・、Ｒ_ｉ、Ｒ_ｉ＋１、・・・、Ｒ_ｎ、・・・）と、その位置を示すＸ座標（Ｘ_１、Ｘ_２、Ｘ_３、・・・、Ｘ_ｉ、Ｘ_ｉ＋１、・・・、Ｘ_ｎ、・・・）およびＹ座標（Ｙ_１、Ｙ_２、Ｙ_３、・・・、Ｙ_ｉ、Ｙ_ｉ＋１、・・・、Ｙ_ｎ、・・・）と、抵抗（Ｒｅｓ_１、Ｒｅｓ_２、Ｒｅｓ_３、・・・、Ｒｅｓ_ｉ、Ｒｅｓ_ｉ＋１、・・・、Ｒｅｓ_ｎ、・・・）とを含んでいる。

つまり、上記電源配線情報格納部１１１には、配線生成後のレイアウトに対して、市販のＬＰＥ（Ｌａｙｏｕｔ Ｐａｒａｍｅｔｅｒ Ｅｘｔｒａｃｔｉｏｎ）ツール（寄生回路成分抽出ツール）等を用いて抽出した電源配線の寄生素子抽出ファイルが格納されている。

具体的には、この寄生素子抽出ファイルは、図４に示すような、抵抗によって分割された電源配線の寄生抵抗の接続情報、各抵抗素子の抵抗値、電源配線の寄生容量値、各セル（標準素子）の接続情報、および、各抵抗素子がレイアウト上で位置する２次元座標情報が格納された標準フォーマットのファイルであり、通常ＳＰＥＦ（Ｓｔａｎｄａｒｄ ｐａｒａｓｉｔｉｃ ｅｘｃｈａｎｇｅｄ ｆｏｒｍａｔ）、あるいは、ＳＰＦ（Ｓｔａｎｄａｒｄ Ｐａｒａｓｉｔｉｃ ｆｏｒｍａｔ）と呼ばれるものである。

また、電源配線抵抗素子情報格納部１１３には、上記電源配線情報格納部１１１から取り出した抵抗素子の座標と抵抗値がテーブルＴ１として格納されている（図５）。

上記熱分布情報格納部１２２には、配線生成後のレイアウトに対して、あらかじめ消費電力シミュレーションによって求めておいた配線の消費電流値を発熱源として与え、市販のＣＡＤソフト等を用いて熱解析シミュレーションを行うことにより求めた熱分布情報が、レイアウト上の配線の抵抗素子の各座標と温度の対応表として格納されている。

図６は、この対応表を示す図であり、この対応表（テーブル）Ｔ２には、熱分布情報として、その抵抗素子名（Ｒ_１、Ｒ_２、Ｒ_３、・・・、Ｒ_ｉ、Ｒ_ｉ＋１、・・・、Ｒ_ｎ、・・・）と、その位置を示すＸ座標（Ｘ_１、Ｘ_２、Ｘ_３、・・・、Ｘ_ｉ、Ｘ_ｉ＋１、・・・、Ｘ_ｎ、・・・）およびＹ座標（Ｙ_１、Ｙ_２、Ｙ_３、・・・、Ｙ_ｉ、Ｙ_ｉ＋１、・・・、Ｙ_ｎ、・・・）と、その抵抗素子の温度（Ｔ_１、Ｔ_２、Ｔ_３、・・・、Ｔ_ｉ、Ｔ_ｉ＋１、・・・、Ｔ_ｎ、・・・）とを含んでいる。

また、上記抵抗値計算手段１２１には、配線の材料ごとに半導体製造上の固有の値である、温度変化に対する抵抗変化の係数が格納されている。図３に抵抗の温度依存性を示す。図３のρ_０は温度Ｔ_０のときの抵抗で、Ｔ_０をリファレンスの温度と呼ぶことにし、温度Ｔ_０のときの抵抗ρ_０は既知であるとする。このとき、温度変化に対する配線抵抗変化が線形で近似することができることは一般によく知られている。即ち、図３に記載しているように、抵抗の温度依存性を下記の式（７）で表すことができる。

さらに、上記抵抗値計算手段１０２は、上記熱分布情報格納部１２２に格納されている熱分布情報である対応表Ｔ２と、温度係数格納部に格納されている温度係数とから温度分布を考慮した抵抗値を、以下の式（７）を用いて計算する温度依存電源配線抵抗計算部（以下、抵抗計算部という。）１１４と、計算された温度に依存した抵抗値を格納する温度依存電源配線抵抗素子情報格納部（以下、温度依存抵抗情報格納部ともいう。）１１５とを有している。

ｒ’ ＝ ρ_０（１＋β（Ｔ’− Ｔ_０））
＝ ρ_０（１＋βＴ） …（７）
ここで、Ｔ’は解析する温度、Ｔ_０はリファレンスの温度、ｒ’は温度がＴ’のときの抵抗値、βは配線の温度係数である。また、Ｔは温度変化量である。

具体的には、温度依存抵抗情報格納部１１５には、上述の式（７）を用いて計算された温度変化を考慮した抵抗素子の抵抗値が、該抵抗素子の位置（座標）とともに、テーブルＴ３として格納されている。

図７は、上記テーブルＴ３を示す図であり、このテーブルＴ３は、電源配線における抵抗素子の情報として、その抵抗素子名（Ｒ_１、Ｒ_２、Ｒ_３、・・・、Ｒ_ｉ、Ｒ_ｉ＋１、・・・、Ｒ_ｎ、・・・）と、その位置を示すＸ座標（Ｘ_１、Ｘ_２、Ｘ_３、・・・、Ｘ_ｉ、Ｘ_ｉ＋１、・・・、Ｘ_ｎ、・・・）およびＹ座標（Ｙ_１、Ｙ_２、Ｙ_３、・・・、Ｙ_ｉ、Ｙ_ｉ＋１、・・・、Ｙ_ｎ、・・・）と、上述の式（７）を用いて計算された抵抗（Ｒｅｓ’_１、Ｒｅｓ’_２、Ｒｅｓ’_３、・・・、Ｒｅｓ’_ｉ、Ｒｅｓ’_ｉ＋１、・・・、Ｒｅｓ’_ｎ、・・・）とを含んでいる。

また、上記電圧降下量計算手段１０３は、上記基本レイアウト情報における上記各抵抗素子の抵抗値を、配線での温度分布を考慮した抵抗値に置き換えた基本レイアウト情報として格納する温度依存電源配線情報格納部（以下、配線情報格納部という。）１１６と、該配線情報格納部１１６に格納されている抵抗素子の抵抗値から、該電源配線から各セル（標準素子）への電流供給ポイントでの電圧降下量（セル毎の電源電圧降下量）を計算して格納部１１８に供給する温度依存電源電圧降下計算部１１７とを有している。

ここで、上記配線情報格納部１１６には、具体的には、上述の電源配線情報格納部１１１に格納されている寄生素子抽出ファイルの抵抗素子の抵抗を、情報格納部１１５に格納されている温度依存を考慮した抵抗で置き換えた寄生素子抽出ファイルが格納されている。

さらに、上記違反箇所検出手段１０４は、セル毎の電源電圧降下量の規定値を格納する規定値格納部１２３と、該規定値格納部１２３に格納されているセル毎の電源電圧降下量の規定値と、上記格納部１１８に格納されているセル毎の電源電圧降下量とに基づいて、電源電圧降下量の規定値より大きな電源電圧降下が生じている抵抗素子をエラー素子としてその抵抗素子の情報（抵抗素子名）をエラー素子格納部１２０に供給する違反箇所検出部（セル毎の電源電圧降下量違反箇所の検出部）１１９とを有している。

レイアウトのセル毎の温度依存電源電圧降下量格納部１１８には、セル毎の電源電圧降下量が格納されている。

具体例として、図８に示す、入力Ａおよび出力ＯＵＴを有するインバータセル（素子名：ＩＮＶＥＲＴＥＲ１）を用いて説明する。計算部１１７での電源電圧降下解析の結果、電源供給側の電圧変化量ΔＶＤＤ１と、グランド供給側の電圧変化量ΔＶＳＳ１とが計算される。図８で、ＶＤＤ、ＶＳＳは、各々電源とグランド端子名、Ｖ＿ＶＤＤ、Ｖ＿ＶＳＳは電源ＰＡＤから供給される供給電圧で、ＶＤＤ’、ＶＳＳ’は電圧変化量を考慮した供給電圧である。このとき、電源供給側の電圧変化量ΔＶＤＤ１と、グランド供給側の電圧変化量ΔＶＳＳ１の合計が該インバータ素子の電圧変化量として格納部１１８に格納される（図９参照）。

セル毎の電源電圧降下量の規定値格納部１２３には、すべてのセルについて電源供給側の電圧変化量とグランド供給側の電圧変化量の合計値が規定値としてあらかじめ登録されている。該規定値としては、例えば、電源電圧変化が与える遅延の変化量から規定される値が用いられている。

エラー素子格納部１２０には、上述の格納部１１８に格納されているセル毎の電源電圧降下量が格納部１２３に格納されている規定値を越えた場合のセルがエラー素子として格納されている。

また、図２（ａ）は、図１に示す回路動作検証装置１００の要部ハード構成例を示すブロック図である。

本実施形態の回路動作検証装置１００は、具体的には、コンピュータシステムで構成されており、各種入力指令を可能とするキーボードやマウス、画面入力装置などの操作入力部２と、各種入力指令に応じて表示画面上に、初期画面、選択誘導画面および処理結果画面などの各種画像を表示可能とする表示部３と、全体的な制御を行う制御手段としてのＣＰＵ（中央演算処理装置）４と、ＣＰＵ４の起動時にワークメモリとして働く一時記憶手段としてのＲＡＭ５と、ＣＰＵ４を動作させるための制御プログラムおよびこれに用いる各種データなどが記録されたコンピュータ読み取り可能な可読記録媒体（記憶手段）としてのＲＯＭ６と、回路動作検証処理における各種データを記憶すると共にこれを参照可能とするためのデータベース７とを有している。

ＣＰＵ４は、操作入力部２からの入力指令の他、ＲＯＭ６内からＲＡＭ５内に読み出された制御プログラムおよびこれに用いる各種データに基づいて、前述した電源配線抵抗素子抽出部１１２と、温度依存電源配線抵抗計算部１１４と、温度依存電源電圧降下計算部１１７と、レイアウトの素子（セル）毎の電源電圧降下量違反箇所を検出する検出部１１９として該各部の動作をそれぞれ実行する。

ＲＯＭ６は、ハードディスク、光ディスク、磁気ディスクおよびＩＣメモリなどの可読記録媒体（記憶手段）で構成されている。この制御プログラムおよびこれに用いる各種データは、携帯自在な光ディスク、磁気ディスクおよびＩＣメモリなどからＲＯＭ６にダウンロードされてもよいし、コンピュータのハードディスクからＲＯＭ６にダウンロードされてもよいし、無線または有線、インターネットなどを介してＲＯＭ６にダウンロードされてもよい。

図２に示す回路動作検証装置１００の要部ハード構成は、図１に示す回路動作検証装置１００の各部の機能をコンピュータに実行させるための処理手順が記述された制御プログラムをコンピュータ読み取り可能な可読記憶媒体に格納して、コンピュータ（ＣＰＵ４）により自動的に回路動作検証処理を行うものである。

ＲＡＭ５やデータベース７は、ＣＰＵ４による回路動作検証処理中に中間データとして生成される各種データを、その都度格納すると共に、必要に応じてこれらを参照可能としている。なお、データベース７はＲＡＭ５と一体で同じ記憶手段として構成されていてもよい。

次に動作について説明する。

以下、本実施形態１による半導体回路動作検証装置１００において、温度を考慮した高精度な電源電圧降下計算を行う処理を図１および図２（ａ）および（ｂ）を用いて説明する。図２（ｂ）は、この回路動作検証装置の動作フローを示している。

この半導体回路動作検証装置１００では、まず、配置配線後のレイアウトに対して、情報抽出手段１０１が電源配線抵抗素子情報を抽出する（ステップＳ１）。次に、抵抗計算手段１０２が温度依存電源配線抵抗を計算する（ステップＳ２）。続いて、電圧降下計算手段１０３が温度依存電源電圧降下を計算する（ステップＳ３）。その後、違反箇所検出手段１０４がレイアウトの素子（セル）毎の電源電圧降下量の違反箇所を検出する（ステップＳ４）。

以下各ステップでの処理について詳しく説明する。

図１に示す半導体回路動作検証装置１００において、熱分布情報格納部１２２には、あらかじめ消費電力シミュレーションによって求めておいた配線の消費電流値を発熱源として与え、熱解析シミュレーションを行うことにより求めた熱分布情報が格納されている。ここで、熱分布情報とは、レイアウト上の座標と当該座標での温度を示すものである。

上記ステップＳ１では、上記半導体回路動作検証装置１００において、情報抽出部１１２が電源配線の抵抗素子情報として、電源配線情報格納部１１１から電源配線の寄生素子抽出ファイル（つまり、抵抗素子のレイアウト上の位置座標とその抵抗値）を抽出し、これらの情報を該電源配線抵抗素子情報として情報格納部１１３に格納しておく。

上記ステップＳ２では、上記半導体回路動作検証装置１００において、抵抗計算部１１４が上記ステップＳ１で位置座標と抵抗値とを格納した抵抗素子に対して、温度依存を考慮した抵抗計算を行う。このとき、温度依存抵抗計算に必要な配線の温度依存係数は温度係数格納部１２１に格納されており、上記ステップＳ２では温度依存係数が参照される。また、電源配線抵抗素子の温度については上述の熱分布情報格納部１２２に格納されている情報が参照される。このようにして計算された、温度に依存した抵抗素子の情報は温度依存素子情報格納部１１５に格納しておく。

つまり、温度依存抵抗計算手段１０２は、上述の式（７）を用いて、温度依存電源配線抵抗計算を行う。格納部１１３に格納されている抵抗素子の位置座標に該当する温度を熱分布情報格納部１２２から、また、配線材料に固有の温度係数を温度係数格納部１２１から参照し、式（７）の温度依存抵抗を計算する。すべての抵抗素子について計算した温度依存電源配線抵抗の情報を格納部１１５に格納する。

上記半導体回路動作検証装置１００では、上記ステップＳ２で算出した電源配線抵抗（抵抗素子の抵抗値）は、電源配線情報格納部１１６に上記電源配線情報格納部１１１と同様のフォーマットで格納されており、このフォーマットは、市販のＣＡＤソフトである電源電圧降下検証ツールが読込み可能なフォーマットである。そして、ステップＳ３では、電圧降下計算部１１７は、該算出した電源配線情報と、レイアウトのセル毎の消費電流値を市販のＣＡＤソフトである電源電圧降下検証ツールに与えて温度依存電源電圧降下を計算する。また、このステップＳ３で得られたレイアウトのセル毎の温度依存電源電圧降下量は、電圧降下量格納部１１８に格納しておく。

つまり、温度依存電源電圧降下計算手段１０３では、上述の温度依存素子情報格納部１１５に格納されている温度依存抵抗が、格納部１１１に格納されている電源配線の寄生素子抽出ファイルの抵抗と置き換えられる。置き換えられた電源配線の寄生素子抽出ファイルと、別途求めておいた各セルの消費電流とを市販の電源電圧降下解析ツール等に受渡し、電源電圧降下解析を行う。ここで、市販の電源電圧降下解析ツールは、電源配線の寄生素子抽出ファイルと各セルの消費電流を入力とするものであり、電源電圧供給配線とグランド電圧供給配線について電圧降下解析するものである。このようにして得られたセル毎の温度依存電源電圧降下量を電圧降下量格納部１１８に格納する。

上記ステップＳ４では、上記半導体回路動作検証装置１００において、検出部１１９は、上記第３のステップで計算したセル毎の温度依存電源電圧降下量を、別途規定値格納部１２３に格納しておいた素子毎の電源電圧降下量の規定値と比較し、違反している素子を取り出し、該違反素子をエラー素子格納部１２０に格納する。

つまり、電源電圧降下違反検出部１０４は、上述の源電圧降下計算の結果得られたセル毎の電圧降下量を、規定値格納部１２３に格納されている規定値と比較し、電圧降下量が規定値を越えている場合、違反を起こす可能性のあるセルとして、エラー素子格納部１２０に格納し、このエラー素子につながる電源配線構造を修正の対象とする。

以上のステップにより、配線抵抗の温度上昇を考慮した高精度で漏れのない電源電圧降下検証を行うことが可能である。

このように、本発明にかかる回路動作検証装置によれば、次の効果を期待できる。

標準セルの自動配置配線を用いたＬＳＩ設計において、あらかじめ求めておいた配線の自己発熱によって生じる熱分布の座標と温度の情報と、別途求めておいた配線材料ごとの配線抵抗の値、温度変化に対する配線抵抗変化の係数を参照することにより、配線の自己発熱によって生じる温度上昇を考慮した電源電圧降下検証を行うことができる。

また、本発明によれば、配線の自己発熱によって生じる温度上昇を考慮した電源電圧降下検証の結果、制約違反のある素子を検出することができ、温度上昇を考慮しなかった場合に検出されなかったセルを違反素子として検出することができ、漏れのない高精度な検証を行うことができる。

本発明の効果の精度の改善を表す例を図１３と図１４を用いて示す。

標準セルの自動配置配線を用いて設計したレイアウトデータに対し、該レイアウトデータに含まれる回路素子として、図１３に示すような抵抗素子、容量素子と、セルの消費電流を示す電流源を考える。

図１４は、別途求めておいた熱分布から電源配線の抵抗成分である抵抗素子に相当する温度を参照し、温度依存抵抗計算を行った結果、最大３０％の抵抗変化がある場合の、従来手法による電源電圧降下と本発明による電源電圧降下とを表したものである。本実施形態では、従来手法による電源電圧降下量が１９．５ｍｖであるのに対し、本発明による電源電圧降下量は２５．２ｍｖとなり、従来手法では５．７ｍｖ過小に見積もっていたことがわかる。

このように本実施形態では、配線抵抗素子の抵抗を計算する際に配線の自己発熱によって生じる熱を考慮することにより、式（２）で示す正確な抵抗値を求めることができる。電源電圧降下検証を行う場合、この抵抗値を用いて電源電圧降下量を計算することにより、正確な電源電圧降下検証を行うことができる。

また、本実施形態では、半導体集積回路の電源配線情報として、半導体集積回路内の電源配線を複数に分割して得られる分割配線の抵抗成分である抵抗素子の抵抗値と位置情報とを導出する抵抗素子情報導出手段１０１を備え、該抵抗素子の抵抗値と位置情報とに基づいて該電源配線での温度依存抵抗分布を算出するので、電源配線の温度依存抵抗分布を、該抵抗素子の温度分布を考慮した抵抗値と位置情報との対応により簡単に表すことができる。

なお、前記実施形態では、電圧降下の検証を行う配線として電源配線を挙げているが、これは電源配線に限るものではなく信号配線でもよい。

また、上記実施形態では、回路動作検証装置として、セル毎に電源配線での電圧降下量を検証するものを示したが、電源配線での電圧降下量の検証は、複数のセル（標準素子）からなるメモリなどの機能ブロック毎に行ってもよい。

また、上記実施形態１の回路動作検証装置は、半導体集積回路を製造する方法において用いることができる。

具体的には、このような半導体集積回路の製造方法は、回路情報に基づいて得られたマスクパターンを用いて半導体集積回路を製造する方法であって、該回路情報は、基準温度で動作するよう回路設計された半導体集積回路の回路構成を示す温度非依存回路情報を、実施形態１の回路動作検証装置による回路動作検証処理により、前記配線の自己発熱による電源電圧降下を反映するよう変更して得られた温度依存回路情報としたものである。

図１は、本発明の実施形態に係る回路動作検証装置の要部構成例を示すブロック図である。 図２は、本発明の実施形態に係る回路動作検証装置を説明する図であり、図２（ａ）は、図１に示す回路動作検証装置１００の要部ハード構成例を示し、図２（ｂ）は、該回路動作検証装置１００の動作フローを示している。 図３は、本発明の実施形態に係る回路動作検証装置を説明する図であり、抵抗の温度依存性を示している。 図４は、本発明の実施形態に係る回路動作検証装置を説明する図であり、ＬＳＩチップにおける電源配線を複数に分割して得られる分割配線の抵抗成分である抵抗素子を示している。 図５は、本発明の実施形態に係る回路動作検証装置を説明する図であり、電源配線抵抗素子の素子名、位置座標とその抵抗値を表として示している。 図６は、本発明の実施形態に係る回路動作検証装置を説明する図であり、配線の熱分布から得られた抵抗素子の素子名、位置座標とその温度を表により示している。 図７は、本発明の実施形態に係る回路動作検証装置を説明する図であり、抵抗素子の素子名、位置座標と温度依存を考慮した抵抗値を表により示している。 図８は、本発明の実施形態に係る回路動作検証装置を説明する図であり、標準セルであるインバータセルを挙げて、電圧降下と供給電圧を示している。 図９は、本発明の実施形態による回路動作検証装置を説明する図であり、標準セルであるインバータセルの電源電圧降下量を表により示している。 図１０は、熱解析の一例を説明する図であり、半導体基板上に絶縁膜を介して配線を形成してなる配線構造を示している。 図１１は、図１０に示す配線構造における熱分布をグラフで示す図である。 図１２は、非特許文献１に開示の、電源電圧の電圧変化を高速に解析する手法を説明する図であり、論理回路を含む半導体集積回路全体のマスクレイアウトを示している。 図１３は、非特許文献１に開示の、電源電圧の電圧変化を高速に解析する手法を説明する図であり、電流源と抵抗とによる電圧変化解析用等価回路を示している。 図１４は、従来手法により検証された電源電圧降下量（電圧変化量）と本発明により検証された電源電圧降下量との対比を表として示す図である。

符号の説明

２ 操作部
３ 表示分
４ ＣＰＵ
５ ＲＡＭ
６ ＲＯＭ
７ データベース
１００ 回路動作検証装置
１０１ 抵抗素子情報抽出手段
１０２ 抵抗値計算手段
１０３ 電圧降下量計算手段
１０４ 違反箇所検出手段
１１１ 電源配線情報格納部
１１２ 電源配線抵抗素子情報抽出部
１１３ 電源配線抵抗素子情報格納部
１１４ 温度依存電源配線抵抗
１１５ 温度依存電源配線抵抗素子情報格納部
１１６ 温度依存電源配線情報格納部
１１７ 温度依存電源電圧下降部
１１８ 電源電圧下降量格納部
１１９ 違反箇所の検出部
１２０ エラー素子格納部
１２１ 温度係数格納部
１２２ 熱分布情報格納部
１２３ 規定値格納部

Claims (22)

1. 半導体集積回路が有する１以上の回路素子のスイッチングあるいは１以上の機能ブロックの動作と、該半導体集積回路内の電源電圧を供給する電源配線の抵抗とによって生じる電源配線の電圧降下を検証する回路動作検証装置であって、
   該半導体集積回路の基本レイアウトを示す回路情報および該半導体集積回路における熱分布を示す熱分布情報から、該電源配線での熱分布に依存した該電源配線での温度依存抵抗分布を算出する温度依存抵抗分布導出手段と、
   該電源配線での該温度依存抵抗分布に応じた電圧降下を計算する電圧降下量検出手段とを備えた回路動作検証装置。
2. 請求項１に記載の回路動作検証装置において、
   前記熱分布情報として、前記電源配線の抵抗によるエネルギー消費が該電源配線の内部に熱を発生させて該電源配線の温度上昇に繋がる現象である電源配線の自己発熱による熱分布情報を格納する熱分布情報格納部を有し、
   前記温度依存抵抗分布導出手段は、該熱分布情報格納部に格納されている熱分布情報に基づいて、該電源配線での温度依存抵抗分布を算出する回路動作検証装置。
3. 請求項１に記載の回路動作検証装置において、
   前記半導体集積回路の電源配線情報として、該半導体集積回路内の電源配線を複数に分割して得られる分割配線の抵抗成分である抵抗素子の抵抗値と位置情報とを導出する抵抗素子情報導出手段を備え、
   該抵抗素子情報導出手段は、
   前記基本レイアウトを示す回路情報として該半導体集積回路の電源配線情報を格納する電源配線情報格納部と、
   該電源配線情報格納部に格納されている半導体集積回路の電源配線情報から、該抵抗素子の抵抗値と位置情報とを抽出する抵抗素子情報抽出部と、
   該抽出された抵抗素子の抵抗値と位置情報とを格納する抵抗素子情報格納部とを有し、
   該温度依存抵抗分布導出手段は、該抵抗素子情報格納部に格納されている該抵抗素子の抵抗値と位置情報とに基づいて該電源配線での温度依存抵抗分布を算出する回路動作検証装置。
4. 請求項２に記載の回路動作検証装置において、
   前記温度依存抵抗分布導出手段は、
   前記熱分布情報格納部に格納されている前記電源配線での熱分布情報から算出した該電源配線での温度依存抵抗分布を格納する温度依存抵抗素子情報格納部を有する回路動作検証装置。
5. 請求項３に記載の回路動作検証装置において、
   配線材料固有の抵抗変動を示す温度係数を格納する温度係数格納部を有し、
   前記温度依存抵抗分布導出手段は、前記各抵抗素子の温度と、該各抵抗素子の基準温度との差分に、該温度係数格納部に格納されている温度係数を掛けて、該各抵抗素子の温度を考慮した温度依存抵抗値を計算する抵抗計算部を有する回路動作検証装置。
6. 請求項１に記載の回路動作検証装置において、
   前記電圧降下量検出手段は、前記基本レイアウトを示す回路情報に含まれる前記電源配線における温度非依存抵抗分布情報を、前記温度依存抵抗分布導出手段で算出した該電源配線における温度依存抵抗分布情報に置き換え、該温度非依存抵抗分布情報を該温度依存抵抗分布情報に置き換えた前記基本レイアウトを示す回路情報から、該電源配線での温度依存電圧降下を計算する回路動作検証装置。
7. 請求項６に記載した回路動作検証装置において、
   前記電圧降下量検出手段は、前記温度依存電圧降下の計算結果を、前記基本レイアウトを構成する標準素子毎の温度依存電源電圧降下量として格納する電圧降下量格納部を有する回路動作検証装置。
8. 請求項７に記載の回路動作検証装置において、
   前記電圧降下量格納部に格納されている標準素子毎の温度依存電源電圧降下量と、該標準素子毎の電源電圧降下量の規定値とを比較し、該電源電圧降下量が該規定値に違反している標準素子をエラー素子として検出する違反素子検出手段を備えた回路動作検証装置。
9. 請求項８に記載の回路動作検証装置において、
   前記違反素子検出手段は、前記標準素子毎の電源電圧降下量の規定値を格納する規定値格納部を有する回路動作検証装置。
10. 回路情報に基づいて得られたマスクパターンを用いて半導体集積回路を製造する方法であって、
    該回路情報は、基準温度で動作するよう回路設計された半導体集積回路の回路構成を示す温度非依存回路情報を、請求項１〜９のいずれかに記載の回路動作検証装置による回路動作検証処理により、前記配線の自己発熱による電源電圧降下を反映するよう変更して得られた温度依存回路情報である半導体集積回路の製造方法。
11. 半導体集積回路が有する１以上の回路素子のスイッチングあるいは１以上の機能ブロックの動作と、該半導体集積回路内の電源電圧を供給する配線の抵抗とによって生じる配線での電圧降下を検証する回路動作検証方法であって、
    該半導体集積回路の基本レイアウトを示す回路情報および該半導体集積回路における熱分布を示す熱分布情報から、該配線での熱分布に依存した該配線での温度依存抵抗分布を算出するステップと、
    該配線での温度依存抵抗分布に応じた電圧降下を計算するステップとを含む回路動作検証方法。
12. 請求項１１に記載の回路動作検証方法において、
    前記配線は、前記回路素子に電源電圧を供給する電源配線である回路動作検証方法。
13. 請求項１１に記載の回路動作検証方法において、
    前記温度依存抵抗分布を算出するステップでは、配線の自己発熱による熱分布情報を格納する熱分布情報格納部から取得した該熱分布情報に基づいて、前記配線での温度依存抵抗分布を算出する回路動作検証方法。
14. 請求項１２に記載の回路動作検証方法において、
    前記半導体集積回路の電源配線情報を格納する電源配線情報格納部から取得した電源配線情報から、該半導体集積回路内の電源配線を複数に分割して得られる分割配線の抵抗成分である抵抗素子の抵抗値と位置情報とを導出するステップを含み、
    該導出された抵抗素子の抵抗値と位置情報から前記電源配線での温度依存抵抗分布を算出し、該電源配線での温度依存抵抗分布から該電源配線での電圧降下を計算する回路動作検証方法。
15. 請求項１４に記載の回路動作検証方法において、
    前記配線での温度依存抵抗分布を算出するステップでは、
    前記配線の熱分布情報を格納する熱分布情報格納部から取得した該電源配線の熱分布情報に基づいて、前記抵抗素子の温度に依存した抵抗値を求めて抵抗素子情報格納部に格納する回路動作検証方法。
16. 請求項１４に記載の回路動作検証方法において、
    前記電源配線での温度依存抵抗分布を算出するステップでは、
    配線材料固有の抵抗変動を示す温度係数を格納する温度係数格納部から温度係数を取得し、前記各抵抗素子の温度と、該各抵抗素子の基準温度との差分に、該温度係数を掛けて、該各抵抗素子の温度を考慮した温度依存抵抗値を計算する回路動作検証方法。
17. 請求項１４に記載の回路動作検証方法において、
    前記電源配線での電圧降下を計算するステップでは、
    前記基本レイアウトを示す回路情報に含まれる前記電源配線における温度非依存抵抗分布情報を、前記算出した電源配線における温度依存抵抗分布情報に置き換え、該温度非依存抵抗分布情報を該温度依存抵抗分布情報に置き換えた前記基本レイアウトを示す回路情報から、該電源配線での温度依存電圧降下を計算する回路動作検証方法。
18. 請求項１１に記載の回路動作検証方法において、
    前記電源配線での電圧降下を計算するステップでは、
    前記温度依存電圧降下の計算結果を、前記基本レイアウトを構成する標準素子毎の温度依存電源電圧降下量として電圧降下量格納部に格納する回路動作検証方法。
19. 請求項１８に記載の回路動作検証方法において、
    前記電圧降下量格納部に格納されている標準素子毎の温度依存電源電圧降下量と、該標準素子毎の電源電圧降下量の規定値とを比較し、該電源電圧降下量が該規定値に違反している標準素子をエラー素子として検出するステップを含む回路動作検証方法。
20. 請求項１９に記載の回路動作検証方法において、
    前記標準素子毎の電源電圧降下量の規定値は規定値格納部に格納されている回路動作検証方法。
21. 請求項１１〜２０のいずれかに記載の回路動作検証方法の各ステップをコンピュータに実行させるための処理手順が記述された制御プログラム。
22. 請求項２１に記載の制御プログラムが格納されたコンピュータ読み取り可能な可読記録媒体。

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