JPH1168040A - 入力保護回路およびそれを用いた半導体装置 - Google Patents
入力保護回路およびそれを用いた半導体装置Info
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- JPH1168040A JPH1168040A JP22274197A JP22274197A JPH1168040A JP H1168040 A JPH1168040 A JP H1168040A JP 22274197 A JP22274197 A JP 22274197A JP 22274197 A JP22274197 A JP 22274197A JP H1168040 A JPH1168040 A JP H1168040A
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Abstract
(57)【要約】
【課題】 入力容量の増加を抑制しつつ、高い入力保護
能力を有する入力保護回路およびそれを用いた半導体装
置を提供すること。 【解決手段】 基板１０上に絶縁膜１６を介して設けら
れた配線層１１と、配線層１１上に絶縁層１６を介して
設けられ、配線層１１とコンタクト部１４で電気的に接
続する電極１２とを具備し、電極１２の容量を回路の容
量として使用する。
能力を有する入力保護回路およびそれを用いた半導体装
置を提供すること。 【解決手段】 基板１０上に絶縁膜１６を介して設けら
れた配線層１１と、配線層１１上に絶縁層１６を介して
設けられ、配線層１１とコンタクト部１４で電気的に接
続する電極１２とを具備し、電極１２の容量を回路の容
量として使用する。
Description
【０００１】
【発明が属する技術分野】本発明は、入力保護回路およ
びそれを用いた半導体装置に関する。
びそれを用いた半導体装置に関する。
【０００２】
【従来の技術】近年、集積回路（ＩＣ）等の半導体装置
の高速化が進むにつれて、入力容量を増加させることな
く、また遅延を発生させることなく静電耐圧を確保する
ことがますます重要になってきている。したがって、半
導体装置において入力保護回路に対する要求も高くなっ
てきている。
の高速化が進むにつれて、入力容量を増加させることな
く、また遅延を発生させることなく静電耐圧を確保する
ことがますます重要になってきている。したがって、半
導体装置において入力保護回路に対する要求も高くなっ
てきている。
【０００３】図６は一般的なＣＭＯＳトランジスタの入
力保護回路部分を示す図である。図中１は入力信号が入
力される電極であるパッドを示し、通常はＡｌ配線層で
構成されている。図中２はパッド１と後述する入力保護
回路の間の抵抗を示す。この抵抗２は、配線層による寄
生抵抗や拡散層等により故意に挿入された抵抗である。
力保護回路部分を示す図である。図中１は入力信号が入
力される電極であるパッドを示し、通常はＡｌ配線層で
構成されている。図中２はパッド１と後述する入力保護
回路の間の抵抗を示す。この抵抗２は、配線層による寄
生抵抗や拡散層等により故意に挿入された抵抗である。
【０００４】図中３は入力保護回路を示す。この入力保
護回路３はダイオードとして動作し、このダイオードに
よって信号線を電源、グランド（ＧＮＤ）にクランプす
る。また、図中４は入力バッファである。図７は図６に
示す部分について、寄生容量を加えて示した等価回路図
である。
護回路３はダイオードとして動作し、このダイオードに
よって信号線を電源、グランド（ＧＮＤ）にクランプす
る。また、図中４は入力バッファである。図７は図６に
示す部分について、寄生容量を加えて示した等価回路図
である。
【０００５】図７から分かるように、パッド１には、容
量Ｃｐ１がグランドとの間に形成され、抵抗Ｒ１がグラ
ンドとの間に容量Ｃｐ２が形成されている。また、入力
保護回路３においては、電源電圧とグランドとの間にそ
れぞれドレイン・ソース拡散のジャンクション容量Ｃｐ
３、Ｃｐ４が形成されており、電源側に電荷を通すため
のダイオードＤ１と、グランド側に電荷を通すためのダ
イオードＤ２が形成されている。また、入力バッファ４
においては、グランドとの間に容量Ｃｐ５が形成されて
いる。
量Ｃｐ１がグランドとの間に形成され、抵抗Ｒ１がグラ
ンドとの間に容量Ｃｐ２が形成されている。また、入力
保護回路３においては、電源電圧とグランドとの間にそ
れぞれドレイン・ソース拡散のジャンクション容量Ｃｐ
３、Ｃｐ４が形成されており、電源側に電荷を通すため
のダイオードＤ１と、グランド側に電荷を通すためのダ
イオードＤ２が形成されている。また、入力バッファ４
においては、グランドとの間に容量Ｃｐ５が形成されて
いる。
【０００６】この入力保護回路を次の２つの動作により
機能する。 （１）パッド１から印加された高電圧パルスは、図８に
示すように、抵抗２における抵抗Ｒ１と、入力保護回路
３におけるドレイン・ソース拡散のジャンクション容量
Ｃｐ３、Ｃｐ４とで構成されるローパスフィルタによ
り、ピーク電圧を抑える。すなわち、図８に示すよう
に、パッド１に入力されたピーク電圧は、前記ローパス
フィルタの機能によりブロードな波形となる。
機能する。 （１）パッド１から印加された高電圧パルスは、図８に
示すように、抵抗２における抵抗Ｒ１と、入力保護回路
３におけるドレイン・ソース拡散のジャンクション容量
Ｃｐ３、Ｃｐ４とで構成されるローパスフィルタによ
り、ピーク電圧を抑える。すなわち、図８に示すよう
に、パッド１に入力されたピーク電圧は、前記ローパス
フィルタの機能によりブロードな波形となる。
【０００７】（２）図９に示すように、パッド１から正
のパルス（図９において上に凸の波形）が印加された場
合、入力保護回路３におけるダイオードＤ１が順方向と
なり、電荷はダイオードＤ１を通り電源へ抜けるため、
信号線の電位が電源電圧（ＶＤＤ）にクランプされる。
また、パッド１から負のパルス（図９において下に凸の
波形）が印加された場合、入力保護回路３におけるダイ
オードＤ２が順方向となり、電荷はダイオードＤ２を通
り、信号線の電位はグランド（ＧＮＤ）にクランプされ
る。
のパルス（図９において上に凸の波形）が印加された場
合、入力保護回路３におけるダイオードＤ１が順方向と
なり、電荷はダイオードＤ１を通り電源へ抜けるため、
信号線の電位が電源電圧（ＶＤＤ）にクランプされる。
また、パッド１から負のパルス（図９において下に凸の
波形）が印加された場合、入力保護回路３におけるダイ
オードＤ２が順方向となり、電荷はダイオードＤ２を通
り、信号線の電位はグランド（ＧＮＤ）にクランプされ
る。
【０００８】
【発明が解決しようとする課題】入力保護の能力を上げ
るためには、入力保護回路３につく容量を上げること、
すなわちここではＭＯＳトランジスタのサイズを大きく
すること、および抵抗Ｒ１を大きく取ることが有効であ
る。
るためには、入力保護回路３につく容量を上げること、
すなわちここではＭＯＳトランジスタのサイズを大きく
すること、および抵抗Ｒ１を大きく取ることが有効であ
る。
【０００９】しかしながら、抵抗を大きく取ることは、
抵抗自体の焼損を招いたり、入力信号の遅延を招く。し
たがって、入力保護の能力を上げるために、ＭＯＳトラ
ンジスタのサイズを大きくすることが必要となる。
抵抗自体の焼損を招いたり、入力信号の遅延を招く。し
たがって、入力保護の能力を上げるために、ＭＯＳトラ
ンジスタのサイズを大きくすることが必要となる。
【００１０】一方、入力容量は、図８におけるパッド
１、抵抗２、入力保護回路３、および入力バッファ４の
容量の総和、すなわちＣｐ１〜Ｃｐ５の総和となる。入
力容量は、外部回路がＩＣを駆動する際の負荷となるの
で、できるだけ小さいことが望ましい。
１、抵抗２、入力保護回路３、および入力バッファ４の
容量の総和、すなわちＣｐ１〜Ｃｐ５の総和となる。入
力容量は、外部回路がＩＣを駆動する際の負荷となるの
で、できるだけ小さいことが望ましい。
【００１１】しかしながら、上記のように入力保護能力
を高めるためにＭＯＳトランジスタのサイズを大きくす
ると、入力容量が大きくなってしまう。したがって、Ｍ
ＯＳトランジスタのサイズは、入力保護能力と入力容量
との間のトレードオフで決定しなければならない。
を高めるためにＭＯＳトランジスタのサイズを大きくす
ると、入力容量が大きくなってしまう。したがって、Ｍ
ＯＳトランジスタのサイズは、入力保護能力と入力容量
との間のトレードオフで決定しなければならない。
【００１２】一方、Ａｌ配線層であるパッドは、ボンデ
ィングやプロービング等を行うために大面積である必要
がある。このため、Ａｌ配線層と基板との間に大きな容
量がつく。したがって、この容量がまったく無駄な容量
として入力容量を増加させている。
ィングやプロービング等を行うために大面積である必要
がある。このため、Ａｌ配線層と基板との間に大きな容
量がつく。したがって、この容量がまったく無駄な容量
として入力容量を増加させている。
【００１３】本発明はかかる点に鑑みてなされたもので
あり、入力容量の増加を抑制しつつ、高い入力保護能力
を有する入力保護回路およびそれを用いた半導体装置を
提供することを目的とする。
あり、入力容量の増加を抑制しつつ、高い入力保護能力
を有する入力保護回路およびそれを用いた半導体装置を
提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明は、上記課題を解
決するために以下の手段を講じた。すなわち、本発明
は、半導体装置の電極と電気的に接続する入力保護回路
であって、前記電極の容量を回路の容量として使用する
ことを特徴とする入力保護回路を提供する。
決するために以下の手段を講じた。すなわち、本発明
は、半導体装置の電極と電気的に接続する入力保護回路
であって、前記電極の容量を回路の容量として使用する
ことを特徴とする入力保護回路を提供する。
【００１５】また、本発明は、入力保護回路を備えた半
導体装置であって、基板上に絶縁膜を介して設けられた
配線層と、前記配線層上に絶縁層を介して設けられ、前
記配線層とコンタクト部で電気的に接続する電極とを具
備し、前記電極の容量を回路の容量として使用すること
を特徴とする半導体装置を提供する。
導体装置であって、基板上に絶縁膜を介して設けられた
配線層と、前記配線層上に絶縁層を介して設けられ、前
記配線層とコンタクト部で電気的に接続する電極とを具
備し、前記電極の容量を回路の容量として使用すること
を特徴とする半導体装置を提供する。
【００１６】これらの構成によれば、従来は無駄な容量
として入力容量を増加させていた電極の容量を回路の容
量として使用するので、素子のサイズを大きくすること
なく、入力容量の増加を抑制しつつ、高い入力保護能力
を有することができる。
として入力容量を増加させていた電極の容量を回路の容
量として使用するので、素子のサイズを大きくすること
なく、入力容量の増加を抑制しつつ、高い入力保護能力
を有することができる。
【００１７】本発明の半導体装置においては、基板およ
び配線層間の寄生容量と、配線層および電極間の寄生容
量とが分布定数回路のローパスフィルタとして機能する
ことが好ましい。
び配線層間の寄生容量と、配線層および電極間の寄生容
量とが分布定数回路のローパスフィルタとして機能する
ことが好ましい。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照して詳細に説明する。図１は、本発明の入力
保護回路を備えた半導体装置の一部を示す平面図であ
る。また、図２は、図１に示す半導体装置の一部を示す
断面図である。図中１０は基板を示す。基板１０上に
は、ＳｉＯ2 シリコン酸化膜等の絶縁層１６を介してポ
リシリコン配線層１１が形成されている。
図面を参照して詳細に説明する。図１は、本発明の入力
保護回路を備えた半導体装置の一部を示す平面図であ
る。また、図２は、図１に示す半導体装置の一部を示す
断面図である。図中１０は基板を示す。基板１０上に
は、ＳｉＯ2 シリコン酸化膜等の絶縁層１６を介してポ
リシリコン配線層１１が形成されている。
【００１９】ポリシリコン配線層１１上には、ＳｉＯ
2 、ＳｉＮ、ＰＳＧ、ＢＰＳＧ等の絶縁層１６を介して
パターニングされたＡｌ配線層１２が形成されている。
また、Ａｌ配線層１２には、矩形のパッド窓１３が形成
されており、これにより電極であるパッドが構成されて
いる。
2 、ＳｉＮ、ＰＳＧ、ＢＰＳＧ等の絶縁層１６を介して
パターニングされたＡｌ配線層１２が形成されている。
また、Ａｌ配線層１２には、矩形のパッド窓１３が形成
されており、これにより電極であるパッドが構成されて
いる。
【００２０】ポリシリコン配線層１１とＡｌ配線層１２
との間の絶縁層１６には、コンタクトホール等のコンタ
クト部１４が形成されており、このコンタクト部１４で
ポリシリコン配線層１１とＡｌ配線層１２とが電気的に
接続されている。また、Ａｌ配線層１２上には、その端
部を覆うようにしてオーバーコート層１５が形成されて
いる。
との間の絶縁層１６には、コンタクトホール等のコンタ
クト部１４が形成されており、このコンタクト部１４で
ポリシリコン配線層１１とＡｌ配線層１２とが電気的に
接続されている。また、Ａｌ配線層１２上には、その端
部を覆うようにしてオーバーコート層１５が形成されて
いる。
【００２１】このように、本発明の半導体装置は、Ａｌ
配線層１２で構成されるパッドの下に、パッドとほぼ同
じか大きいサイズのポリシリコン配線層１１を配置し、
Ａｌ配線層１２とポリシリコン配線層１１とをコンタク
ト部１４で接続し、Ａｌ配線層１２からコンタクト部１
４を介して信号線を取り出す構成を有する。
配線層１２で構成されるパッドの下に、パッドとほぼ同
じか大きいサイズのポリシリコン配線層１１を配置し、
Ａｌ配線層１２とポリシリコン配線層１１とをコンタク
ト部１４で接続し、Ａｌ配線層１２からコンタクト部１
４を介して信号線を取り出す構成を有する。
【００２２】このような構成においては、図３に示すよ
うに、基板１０およびポリシリコン配線層１１の間と、
ポリシリコン配線層１１およびＡｌ配線層１２の間と
に、寄生容量がつく。また、ポリシリコン配線層１１に
沿って寄生抵抗がつく。
うに、基板１０およびポリシリコン配線層１１の間と、
ポリシリコン配線層１１およびＡｌ配線層１２の間と
に、寄生容量がつく。また、ポリシリコン配線層１１に
沿って寄生抵抗がつく。
【００２３】また、上記構成においては、パッドである
Ａｌ配線層１２の直下にポリシリコン配線層１１を配置
した構造であるので、半導体装置の製造におけるボンデ
ィング時の衝撃により、ポリシリコン配線層１１とＡｌ
配線層１２との間の絶縁層１６にクラックが発生すると
いう問題が考えられる。
Ａｌ配線層１２の直下にポリシリコン配線層１１を配置
した構造であるので、半導体装置の製造におけるボンデ
ィング時の衝撃により、ポリシリコン配線層１１とＡｌ
配線層１２との間の絶縁層１６にクラックが発生すると
いう問題が考えられる。
【００２４】しかしながら、パッドであるＡｌ配線層１
２下にｐ−ウェル層を形成することにより、たとえ絶縁
層１６にクラックが発生しても、基板１０へのリークを
防止することができる。また、Ａｌ配線層１２の直下の
ポリシリコン配線層１１は素子ではなく、配線であるの
で、前記のような手段を講じておけば、半導体装置の特
性には影響を及ぼさないと考えられる。
２下にｐ−ウェル層を形成することにより、たとえ絶縁
層１６にクラックが発生しても、基板１０へのリークを
防止することができる。また、Ａｌ配線層１２の直下の
ポリシリコン配線層１１は素子ではなく、配線であるの
で、前記のような手段を講じておけば、半導体装置の特
性には影響を及ぼさないと考えられる。
【００２５】図４は、上記構成の等価回路図である。こ
の等価回路においては、基板１０およびポリシリコン配
線層１１の間の寄生容量２２と、ポリシリコン配線層１
１およびＡｌ配線層１２の間の寄生容量２３とが分布定
数回路のローパスフィルタを構成していることが分か
る。なお、図４において、参照符号２１は、ポリシリコ
ン寄生抵抗を示す。
の等価回路においては、基板１０およびポリシリコン配
線層１１の間の寄生容量２２と、ポリシリコン配線層１
１およびＡｌ配線層１２の間の寄生容量２３とが分布定
数回路のローパスフィルタを構成していることが分か
る。なお、図４において、参照符号２１は、ポリシリコ
ン寄生抵抗を示す。
【００２６】また。図５は、上記構成を用いた半導体装
置の回路構成図である。この回路構成では、パッド３
１、入力保護回路３２、および入力バッファ３３が含ま
れる。図５から分かるように、図７に示す従来の回路構
成における抵抗２の抵抗Ｒ１と、入力保護回路３の寄生
容量Ｃｐ３，Ｃｐ４がパッド３１で形成されていること
が分かる。
置の回路構成図である。この回路構成では、パッド３
１、入力保護回路３２、および入力バッファ３３が含ま
れる。図５から分かるように、図７に示す従来の回路構
成における抵抗２の抵抗Ｒ１と、入力保護回路３の寄生
容量Ｃｐ３，Ｃｐ４がパッド３１で形成されていること
が分かる。
【００２７】すなわち、Ａｌ配線層１２で構成されるパ
ッド３１は、基板１０と結合しておらず、基板１０とポ
リシリコン配線層１１との間に結合している。したがっ
て、パッド３１の入力容量は、基板１０とポリシリコン
配線層１１との間の容量で決定する。この容量は、従来
の構成における無駄な容量であるパッドの容量ではな
く、入力保護回路として機能することになる。
ッド３１は、基板１０と結合しておらず、基板１０とポ
リシリコン配線層１１との間に結合している。したがっ
て、パッド３１の入力容量は、基板１０とポリシリコン
配線層１１との間の容量で決定する。この容量は、従来
の構成における無駄な容量であるパッドの容量ではな
く、入力保護回路として機能することになる。
【００２８】なお、入力保護回路３２においては、電源
電圧とグランドとの間にそれぞれドレイン・ソース拡散
のジャンクション容量が形成されており、電源側に電荷
を通すためのダイオードと、グランド側に電荷を通すた
めのダイオードが形成されている。また、入力バッファ
３３においては、グランドとの間に容量が形成されてい
る。
電圧とグランドとの間にそれぞれドレイン・ソース拡散
のジャンクション容量が形成されており、電源側に電荷
を通すためのダイオードと、グランド側に電荷を通すた
めのダイオードが形成されている。また、入力バッファ
３３においては、グランドとの間に容量が形成されてい
る。
【００２９】ただし、この構成では、通常の入力保護回
路のようなダイオードは形成されていないため、通常の
トランジスタによる入力保護回路と完全に置き換えるこ
とは難しいが、通常の入力保護回路と上記構成回路とを
組み合わせることにより、全体として入力保護能力を向
上させることができる。
路のようなダイオードは形成されていないため、通常の
トランジスタによる入力保護回路と完全に置き換えるこ
とは難しいが、通常の入力保護回路と上記構成回路とを
組み合わせることにより、全体として入力保護能力を向
上させることができる。
【００３０】その結果、トランジスタによる入力保護回
路を従来よりも小さくすることができ、トランジスタに
よる入力保護回路のみの場合と比較して、無駄なパッド
容量が省略されているので、入力容量を小さくすること
ができる。
路を従来よりも小さくすることができ、トランジスタに
よる入力保護回路のみの場合と比較して、無駄なパッド
容量が省略されているので、入力容量を小さくすること
ができる。
【００３１】次に、本発明の半導体装置の効果を明確に
するために行った実施例について説明する。
するために行った実施例について説明する。
【００３２】まず、シリコン基板上に絶縁層として厚さ
２００ｎｍのシリコン酸化膜をＬＯＣＯＳ法により形成
した。次いで、その上にＣＶＤ法により厚さ２００ｎｍ
のポリシリコン膜を形成し、パッドよりも僅かに大きい
大きさにパターニングした。
２００ｎｍのシリコン酸化膜をＬＯＣＯＳ法により形成
した。次いで、その上にＣＶＤ法により厚さ２００ｎｍ
のポリシリコン膜を形成し、パッドよりも僅かに大きい
大きさにパターニングした。
【００３３】次いで、ポリシリコン膜上に絶縁層として
厚さ１μｍのシリコン酸化膜をＣＶＤ法により形成し、
ポリシリコン膜が露出するようにコンタクトホール（貫
通孔）を形成した。そして、このコンタクトホール内に
タングステンで構成された導電部材を充填した。
厚さ１μｍのシリコン酸化膜をＣＶＤ法により形成し、
ポリシリコン膜が露出するようにコンタクトホール（貫
通孔）を形成した。そして、このコンタクトホール内に
タングステンで構成された導電部材を充填した。
【００３４】次いで、シリコン酸化膜上にスパッタリン
グ法により厚さ５００ｎｍのＡｌ膜を形成し、パッドの
大きさにパターニングした。このようにして、本発明の
半導体装置を作製した。
グ法により厚さ５００ｎｍのＡｌ膜を形成し、パッドの
大きさにパターニングした。このようにして、本発明の
半導体装置を作製した。
【００３５】この半導体装置は、無駄な容量として入力
容量を増加させていた電極の容量を回路の容量として使
用しているので、入力保護回路の入力容量を従来より２
０％程度低下させることができた。また、この構成を採
ることにより、素子のサイズを従来より１０％程度小さ
くすることができた。なお、ポリシリコン膜とＡｌ膜と
の間の絶縁耐圧は数十Ｖオーダーであり、ＥＳＤ試験装
置では、メモリ素子の場合において、デバイス帯電モデ
ルで２０００Ｖ、人体帯電モデルで４０００Vマシンモ
デルで１０００V 程度であることが確認された。
容量を増加させていた電極の容量を回路の容量として使
用しているので、入力保護回路の入力容量を従来より２
０％程度低下させることができた。また、この構成を採
ることにより、素子のサイズを従来より１０％程度小さ
くすることができた。なお、ポリシリコン膜とＡｌ膜と
の間の絶縁耐圧は数十Ｖオーダーであり、ＥＳＤ試験装
置では、メモリ素子の場合において、デバイス帯電モデ
ルで２０００Ｖ、人体帯電モデルで４０００Vマシンモ
デルで１０００V 程度であることが確認された。
【００３６】本発明は、上記実施形態に限定されず、種
々の変形が可能である。すなわち、図４に示す等価回路
が実現できれば、膜構成に制限はない。また、パッドを
形成するＡｌ配線層の代わりにＣｕ等の配線層を用いて
も良く、ポリシリコン配線層の代わりにＴｉ、Ｗ等の配
線層を用いても良い。
々の変形が可能である。すなわち、図４に示す等価回路
が実現できれば、膜構成に制限はない。また、パッドを
形成するＡｌ配線層の代わりにＣｕ等の配線層を用いて
も良く、ポリシリコン配線層の代わりにＴｉ、Ｗ等の配
線層を用いても良い。
【００３７】
【発明の効果】以上説明したように本発明の入力保護回
路および半導体装置は、従来から無駄な容量として入力
容量を増加させていた電極の容量を回路の容量として使
用するので、素子のサイズを大きくすることなく、入力
容量の増加を抑制しつつ、高い入力保護能力を有するこ
とができる。
路および半導体装置は、従来から無駄な容量として入力
容量を増加させていた電極の容量を回路の容量として使
用するので、素子のサイズを大きくすることなく、入力
容量の増加を抑制しつつ、高い入力保護能力を有するこ
とができる。
【図１】本発明の入力保護回路を備えた半導体装置の一
部を示す平面図である。
部を示す平面図である。
【図２】図１に示す半導体装置の一部を示す断面図であ
る。
る。
【図３】図２に示す構成において、寄生抵抗と寄生容量
を示した図である。
を示した図である。
【図４】本発明の入力保護回路を説明するための図であ
る。
る。
【図５】本発明の入力保護回路を説明するための等価回
路図である。
路図である。
【図６】従来の入力保護回路を説明するための図であ
る。
る。
【図７】従来の入力保護回路を説明するための等価回路
図である。
図である。
【図８】従来の入力保護回路の動作を説明するための図
である。
である。
【図９】従来の入力保護回路の動作を説明するための図
である。
である。
１１…ポリシリコン配線層、１２…Ａｌ配線層、１３…
パッド窓、１４…コンタクト部、１５…オーバーコート
層、１６…絶縁層、２１…ポリシリコン寄生抵抗、２２
…Ａｌ−ポリシリコン寄生容量、２３…ポリシリコン−
基板寄生容量、３１…パッド、３２…入力保護回路、３
３…入力バッファ。
パッド窓、１４…コンタクト部、１５…オーバーコート
層、１６…絶縁層、２１…ポリシリコン寄生抵抗、２２
…Ａｌ−ポリシリコン寄生容量、２３…ポリシリコン−
基板寄生容量、３１…パッド、３２…入力保護回路、３
３…入力バッファ。
Claims (3)
- 【請求項１】 半導体装置の電極と電気的に接続する入
力保護回路であって、前記電極の容量を回路の容量とし
て使用することを特徴とする入力保護回路。 - 【請求項２】 入力保護回路を備えた半導体装置であっ
て、基板上に絶縁膜を介して設けられた配線層と、前記
配線層上に絶縁層を介して設けられ、前記配線層とコン
タクト部で電気的に接続する電極とを具備し、前記電極
の容量を回路の容量として使用することを特徴とする半
導体装置。 - 【請求項３】 前記基板および前記配線層間の寄生容量
と、前記配線層および前記電極間の寄生容量とが分布定
数回路のローパスフィルタとして機能することを特徴と
する請求項２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22274197A JPH1168040A (ja) | 1997-08-19 | 1997-08-19 | 入力保護回路およびそれを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22274197A JPH1168040A (ja) | 1997-08-19 | 1997-08-19 | 入力保護回路およびそれを用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168040A true JPH1168040A (ja) | 1999-03-09 |
Family
ID=16787185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22274197A Pending JPH1168040A (ja) | 1997-08-19 | 1997-08-19 | 入力保護回路およびそれを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1168040A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401507B1 (ko) * | 2001-05-10 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 입력 캐패시턴스의 미세조정 회로및 그 제조방법 |
| JP2008218818A (ja) * | 2007-03-06 | 2008-09-18 | Toshiba Corp | 半導体装置 |
| JP2018152435A (ja) * | 2017-03-10 | 2018-09-27 | 株式会社豊田中央研究所 | 保護装置 |
-
1997
- 1997-08-19 JP JP22274197A patent/JPH1168040A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401507B1 (ko) * | 2001-05-10 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 입력 캐패시턴스의 미세조정 회로및 그 제조방법 |
| JP2008218818A (ja) * | 2007-03-06 | 2008-09-18 | Toshiba Corp | 半導体装置 |
| JP2018152435A (ja) * | 2017-03-10 | 2018-09-27 | 株式会社豊田中央研究所 | 保護装置 |
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