JPS60161667A - ラテラル型トランジスタ - Google Patents
ラテラル型トランジスタInfo
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- JPS60161667A JPS60161667A JP1738984A JP1738984A JPS60161667A JP S60161667 A JPS60161667 A JP S60161667A JP 1738984 A JP1738984 A JP 1738984A JP 1738984 A JP1738984 A JP 1738984A JP S60161667 A JPS60161667 A JP S60161667A
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- Japan
- Prior art keywords
- region
- gate electrode
- suppressed
- oxide film
- epitaxial layer
- Prior art date
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- Granted
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Landscapes
- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、ラテラル型トランジスタに関するものである
。
。
（ロ）従来技術
ラテラル型トランジスタは、周知の如く半導体集積回路
にＰＮＰ）ランジスタを得る手段として良く組込まれる
。その構造は第４図に示すように、（１）はＰ型半導体
基板、（２）は基板（１）上に設けたＮ型のエピタキシ
ャル層で、このエピタキシャル層（２）をＰ＋型の分離
領域（３）で島領域（４）を形成し、この島領域（４）
がベース領域となる。（５）はＮ＋型の埋込み層、（６
）はＰ型のエミッタ領域、（７）はＰ型のコレクタ領域
である。しかるに、ラテラル型トランジスタではベース
領域となるエピタキシャル層（２）の不純物濃度が低い
ために表面電荷の影響を受け易く、ベース領域として動
作する部分のエピタキシャル層表面に反転層ができ寄生
チャンネルが生じて動作が不安定になり易い。そのため
、寄生チャンネルが生じないようにするために、エピタ
キシャル領域表面上に酸化膜を介して電極を形成し、電
極を通じてベース領域表面に電位を付与する方法が、特
開昭５０−１６７７号公報に開示されている。
にＰＮＰ）ランジスタを得る手段として良く組込まれる
。その構造は第４図に示すように、（１）はＰ型半導体
基板、（２）は基板（１）上に設けたＮ型のエピタキシ
ャル層で、このエピタキシャル層（２）をＰ＋型の分離
領域（３）で島領域（４）を形成し、この島領域（４）
がベース領域となる。（５）はＮ＋型の埋込み層、（６
）はＰ型のエミッタ領域、（７）はＰ型のコレクタ領域
である。しかるに、ラテラル型トランジスタではベース
領域となるエピタキシャル層（２）の不純物濃度が低い
ために表面電荷の影響を受け易く、ベース領域として動
作する部分のエピタキシャル層表面に反転層ができ寄生
チャンネルが生じて動作が不安定になり易い。そのため
、寄生チャンネルが生じないようにするために、エピタ
キシャル領域表面上に酸化膜を介して電極を形成し、電
極を通じてベース領域表面に電位を付与する方法が、特
開昭５０−１６７７号公報に開示されている。
また、このような従来の構造においては、各素子を形成
する島領域を分離するために、ＰＮ接合を利用している
関係上、エミッタ領域（７）と島領域（４）と分離領域
（３）とで寄生のＰＮＰ ）う／ジスタが形成される。
する島領域を分離するために、ＰＮ接合を利用している
関係上、エミッタ領域（７）と島領域（４）と分離領域
（３）とで寄生のＰＮＰ ）う／ジスタが形成される。
その寄生のＰＮＰ ）ランジスクのコレクタ・ベース接
合が島領域（４）と分離領域（３）との接合端となり、
その接合部分の特に表面近くは不純物濃度が低く、空乏
層が広がり易い。そのため、そこで発生する表面再結合
電流が２チラル型トランジスタのベース領域へ流れ込む
ことにより、ラテラル型トランジスタのベース電流が不
安定になり、ノイズの発生の原因となっていた。
合が島領域（４）と分離領域（３）との接合端となり、
その接合部分の特に表面近くは不純物濃度が低く、空乏
層が広がり易い。そのため、そこで発生する表面再結合
電流が２チラル型トランジスタのベース領域へ流れ込む
ことにより、ラテラル型トランジスタのベース電流が不
安定になり、ノイズの発生の原因となっていた。
（ハ）発明の目的
本発明は、上述した寄生素子による光面再結合電流を抑
制し、ノイズを解消することを目的とする。
制し、ノイズを解消することを目的とする。
に）発明の構成
本発明は、−導電型の半導体基板と、この基板上に設け
た逆導電型のエピタキシャル層と、このエピタキシャル
層を分離領域で分離して形成し且つベース領域として働
く島領域と、この島領域間に離間して設けた一導電型の
コレクタ領域およびエミッタ領域と、前記エピタキシャ
ル層表面を被覆する酸化膜とを具備したラテラル型トラ
ンジスタに於いて、前記島領域の接合端上の酸化膜上に
ゲート電極を設け、このゲート電極に島領域の電位より
高電位を付加して、表面再結合電流を抑制することを特
徴とするラテラル型トランジスタである。
た逆導電型のエピタキシャル層と、このエピタキシャル
層を分離領域で分離して形成し且つベース領域として働
く島領域と、この島領域間に離間して設けた一導電型の
コレクタ領域およびエミッタ領域と、前記エピタキシャ
ル層表面を被覆する酸化膜とを具備したラテラル型トラ
ンジスタに於いて、前記島領域の接合端上の酸化膜上に
ゲート電極を設け、このゲート電極に島領域の電位より
高電位を付加して、表面再結合電流を抑制することを特
徴とするラテラル型トランジスタである。
（羽 実施例
以下、本発明の実施例を第１図ないし第３図を参照して
説明する。第１図は本発明による２テジル型トランジス
タの上面図、第２図は第１図の■−ｎ線断面図である。
説明する。第１図は本発明による２テジル型トランジス
タの上面図、第２図は第１図の■−ｎ線断面図である。
尚、従来例と同一部分には同一符号を付す。これらの図
において、（１）はＰ型半導体基板、（２）は基板上に
設け“たエピタキシャル層であり、両者で半導体基板を
構成している。（３）はＰ＋型の分離領域で、エピタキ
シャル層（２）を分離して島領域（４）を形成し、この
島領域（４）がベース領域として働く。（５）はＮ＋型
の埋込層、（６）はＰ型のエミッタ領域、（力はＰ型の
コレクタ領域で、前記島領域（４）内に離間して形成さ
れる。（８）はエピタキシャル層（２）表面を被覆する
酸化膜、（９）はＮ＋型のベースコンタクト領域、α０
）はベース電極、αυはコレクタ電極、ａ２はエミッタ
電極で、夫々Ａｌ蒸着などで形成される。
において、（１）はＰ型半導体基板、（２）は基板上に
設け“たエピタキシャル層であり、両者で半導体基板を
構成している。（３）はＰ＋型の分離領域で、エピタキ
シャル層（２）を分離して島領域（４）を形成し、この
島領域（４）がベース領域として働く。（５）はＮ＋型
の埋込層、（６）はＰ型のエミッタ領域、（力はＰ型の
コレクタ領域で、前記島領域（４）内に離間して形成さ
れる。（８）はエピタキシャル層（２）表面を被覆する
酸化膜、（９）はＮ＋型のベースコンタクト領域、α０
）はベース電極、αυはコレクタ電極、ａ２はエミッタ
電極で、夫々Ａｌ蒸着などで形成される。
α□□□は本発明の特徴とするゲート電極であり、島領
域（４）の接合端上の酸化膜（８）上に設けられる。こ
のゲート電極θ３）に島領域（４）の電位より高電位を
印加することにより、表面再結合電流を抑制するもので
ある。従って、ゲート電極（１３ｊは、例えば、半導体
集積回路の最高電位である電源ラインに接続し、常にベ
ース電位よりも高い′電位でバイアスすることにより、
島領域（４）と分離領域（３）との接合面に広がる空乏
層を抑制し、空乏層中に含まれる結晶欠陥を少なくして
表面再結合電流を抑制する。
域（４）の接合端上の酸化膜（８）上に設けられる。こ
のゲート電極θ３）に島領域（４）の電位より高電位を
印加することにより、表面再結合電流を抑制するもので
ある。従って、ゲート電極（１３ｊは、例えば、半導体
集積回路の最高電位である電源ラインに接続し、常にベ
ース電位よりも高い′電位でバイアスすることにより、
島領域（４）と分離領域（３）との接合面に広がる空乏
層を抑制し、空乏層中に含まれる結晶欠陥を少なくして
表面再結合電流を抑制する。
また第１図および第２図で示した実施例ではベース電極
（１０ｉ、コレクタ電極Ｕυおよびエミッタ電極（１２
ｉの取り出しをゲート電極０の一部を除去して取り出し
ているが、第３図に示すように２層配線すれば、ゲート
′電極（１３）の一部を除去する必要はない。
（１０ｉ、コレクタ電極Ｕυおよびエミッタ電極（１２
ｉの取り出しをゲート電極０の一部を除去して取り出し
ているが、第３図に示すように２層配線すれば、ゲート
′電極（１３）の一部を除去する必要はない。
すなわち、第３図の実施例では、島領域（４）の接合端
上の酸化膜（８）上にＡｄ蒸漸などでゲート電極０３１
を配設し、その上をポリイミドなどの高分子絶縁層α４
）で被覆して、その後、ベース電極（１０１、コレクタ
電極αυおよびエミッタ電極（１２を配線したものであ
る。このように二層配勝で構成すると、島領域（４）の
接合端全域の酸化膜（８）上にゲート電極（１３１を配
設することができるため、接合端全域にわたって接合面
に広がる空乏層を抑制することかできる。
上の酸化膜（８）上にＡｄ蒸漸などでゲート電極０３１
を配設し、その上をポリイミドなどの高分子絶縁層α４
）で被覆して、その後、ベース電極（１０１、コレクタ
電極αυおよびエミッタ電極（１２を配線したものであ
る。このように二層配勝で構成すると、島領域（４）の
接合端全域の酸化膜（８）上にゲート電極（１３１を配
設することができるため、接合端全域にわたって接合面
に広がる空乏層を抑制することかできる。
（へ）発明の詳細
な説明したように、本発明は島領域の接合端上の酸化膜
上にゲート電極を設け、このゲート電極に島領域の電位
より高電位を付加することにより、表面再結合電流を抑
制できるので、ベース電流が安定し、ノイズの発生を防
止することができる。
上にゲート電極を設け、このゲート電極に島領域の電位
より高電位を付加することにより、表面再結合電流を抑
制できるので、ベース電流が安定し、ノイズの発生を防
止することができる。
第１図ないし第３図は本発明を示すもので、第１図は本
発明によるラテラル型トランジスタの上面図、第２図は
第１図の■−■線断面図、第３図は、本発明の異なる実
施例を示す断面図である。 第４図は従来のラテラル型トランジスタを示す断面図で
ある。 （１）・・・半導体基板、 （２）・・・エピタキシャ
ル層、（３）・・・分離領域、 （４）・・・島領域、
（６）・・・エミッタ領域、 （７）・・・コレクタ
領域、 （８）・・・酸化膜、 ０３）・・・ゲート電
極。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第２図
発明によるラテラル型トランジスタの上面図、第２図は
第１図の■−■線断面図、第３図は、本発明の異なる実
施例を示す断面図である。 第４図は従来のラテラル型トランジスタを示す断面図で
ある。 （１）・・・半導体基板、 （２）・・・エピタキシャ
ル層、（３）・・・分離領域、 （４）・・・島領域、
（６）・・・エミッタ領域、 （７）・・・コレクタ
領域、 （８）・・・酸化膜、 ０３）・・・ゲート電
極。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 夫 第２図
Claims (1)
- （１１−導電型の半導体基板と、この基板上に設けた逆
導電型のエピタキシャル層と、このエピタキシャル層を
分離領域で分離して形成し且つベース領域として働く島
領域と、この島領域内に離間して設けた一導電型のコレ
クタ領域およびエミッタ領域と、前記エピタキシャル層
表面を被覆する酸化膜とを具備したラテラル型トランジ
スタに於いて、前記島領域の接合端上の酸化膜上にゲー
ト電極を設け、このゲート電極に島領域の電位より高電
位を付加して、表面再結合電流を抑制することを特徴と
するラテラル型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1738984A JPS60161667A (ja) | 1984-02-01 | 1984-02-01 | ラテラル型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1738984A JPS60161667A (ja) | 1984-02-01 | 1984-02-01 | ラテラル型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60161667A true JPS60161667A (ja) | 1985-08-23 |
| JPH0558256B2 JPH0558256B2 (ja) | 1993-08-26 |
Family
ID=11942638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1738984A Granted JPS60161667A (ja) | 1984-02-01 | 1984-02-01 | ラテラル型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60161667A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250664A (ja) * | 1986-04-23 | 1987-10-31 | Fuji Electric Co Ltd | 半導体集積回路 |
| US5355015A (en) * | 1990-12-13 | 1994-10-11 | National Semiconductor Corporation | High breakdown lateral PNP transistor |
-
1984
- 1984-02-01 JP JP1738984A patent/JPS60161667A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250664A (ja) * | 1986-04-23 | 1987-10-31 | Fuji Electric Co Ltd | 半導体集積回路 |
| US5355015A (en) * | 1990-12-13 | 1994-10-11 | National Semiconductor Corporation | High breakdown lateral PNP transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0558256B2 (ja) | 1993-08-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |