JPS586308B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS586308B2 JPS586308B2 JP16600179A JP16600179A JPS586308B2 JP S586308 B2 JPS586308 B2 JP S586308B2 JP 16600179 A JP16600179 A JP 16600179A JP 16600179 A JP16600179 A JP 16600179A JP S586308 B2 JPS586308 B2 JP S586308B2
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- JP
- Japan
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- substrate
- type
- main surface
- semiconductor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
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- Manufacturing & Machinery (AREA)
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- Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
この発明は半導体装置に関し、特に半導体集積回路にお
ける基板電位の供給構造に係わるものである。
ける基板電位の供給構造に係わるものである。
従来の各別例によるこの種の構造を第１図および第２図
に示してある。
に示してある。
これらの第１図および第２図において、１はｐ形半導体
基板、２および３はこの基板１の主表面２００側のｎ−
エビタキシャル層２０に構成されたｎｐｎトランジスタ
、４は主表面側基板電極、１１は基板裏面であり、また
２１，２２，２３，２４，２５および３１，３２，３３
，３４，３５は各々順に前記トランジスタ２および３の
、ｎ＋形コレクタ領域、ｐ形ベース領域、ｎ＋形エミツ
タ領域、ｎ＋形コレクタ電極拡散領域で、これらに対す
る電極配線は省略してある。
基板、２および３はこの基板１の主表面２００側のｎ−
エビタキシャル層２０に構成されたｎｐｎトランジスタ
、４は主表面側基板電極、１１は基板裏面であり、また
２１，２２，２３，２４，２５および３１，３２，３３
，３４，３５は各々順に前記トランジスタ２および３の
、ｎ＋形コレクタ領域、ｐ形ベース領域、ｎ＋形エミツ
タ領域、ｎ＋形コレクタ電極拡散領域で、これらに対す
る電極配線は省略してある。
そしてまた第１図例で、４０，４１ ．４２は前記トラ
ンジスタ２および３を各々に取り囲んで、主表面２００
側からｎ−エピタキシャル層２０を貫くように拡散形成
されたｐ＋形領域を、かつ第２図例で、５１，５２，５
３，５４は同様に前記トランジスタ２および３を各々に
取り囲んで、主表面２００側からｎ−エビタキシャル層
２０を貫くように形成された酸化シリコンなどによる誘
電体領域、４４は同様に主表面２００側からｎ−エビタ
キシャル層２０を貫くように拡散形成されたｐ形領域を
各々に示しており、さらに１０は各々領域４０，４４の
主表面２００側に非整流接触を有して被着された金属電
極を示している。
ンジスタ２および３を各々に取り囲んで、主表面２００
側からｎ−エピタキシャル層２０を貫くように拡散形成
されたｐ＋形領域を、かつ第２図例で、５１，５２，５
３，５４は同様に前記トランジスタ２および３を各々に
取り囲んで、主表面２００側からｎ−エビタキシャル層
２０を貫くように形成された酸化シリコンなどによる誘
電体領域、４４は同様に主表面２００側からｎ−エビタ
キシャル層２０を貫くように拡散形成されたｐ形領域を
各々に示しており、さらに１０は各々領域４０，４４の
主表面２００側に非整流接触を有して被着された金属電
極を示している。
そしてこれらの各構成において、各々のトランジスタ２
，３は、そのコレクタ埋込み領域２１，３１およびコレ
クタ領域２２，３２を、基板１に対し逆バイアスするこ
とで各々電気的に分離させており、かつこのとき基板１
への電位は、各々電極１０より各領域４０，４４を介し
て供給するようにしている。
，３は、そのコレクタ埋込み領域２１，３１およびコレ
クタ領域２２，３２を、基板１に対し逆バイアスするこ
とで各々電気的に分離させており、かつこのとき基板１
への電位は、各々電極１０より各領域４０，４４を介し
て供給するようにしている。
すなわち、第１図にみられる接合分離構造の装置では、
各素子間を分離しているｐ＋形分離領域４０を通して基
板電位を供給し得るが、第２図にみられるローエビタキ
シャル誘電体分離構造の装置においては、基板電位供給
の目的だけのために主表面２００側から基板１に達する
同一導電形の深い拡散領域、つまりｐ形領域４４を設け
る必要があり、このためには新たなマスク工程と拡散工
程とを追加しなければならず、製造工程が煩雑になり、
かつ構造もまた複雑化する欠点があった。
各素子間を分離しているｐ＋形分離領域４０を通して基
板電位を供給し得るが、第２図にみられるローエビタキ
シャル誘電体分離構造の装置においては、基板電位供給
の目的だけのために主表面２００側から基板１に達する
同一導電形の深い拡散領域、つまりｐ形領域４４を設け
る必要があり、このためには新たなマスク工程と拡散工
程とを追加しなければならず、製造工程が煩雑になり、
かつ構造もまた複雑化する欠点があった。
なお基板電位供給のための今一つの手段として基板裏面
１１に接触する集積回路外囲器の金属面から行なうこと
もできるが、使用形態によっては利用できない場合があ
るためここでは述べない。
１１に接触する集積回路外囲器の金属面から行なうこと
もできるが、使用形態によっては利用できない場合があ
るためここでは述べない。
この発明は従来のこのような実情に鑑み、前記したｎ−
エビタキシャル誘電体分離構造において、新たな拡散工
程を追加せずに主表面側から基板をバイアスするための
構造を提案するものである。
エビタキシャル誘電体分離構造において、新たな拡散工
程を追加せずに主表面側から基板をバイアスするための
構造を提案するものである。
以下、この発明に係わる半導体装置を第３図および第４
図に示す各別の実施例について詳細に説明する。
図に示す各別の実施例について詳細に説明する。
これらの第３図および第４図において前記第１図および
第２図と同一符号は同一または相当部分を示しており、
また６１は前記ｎ＋形コレクタ埋込み領域２１．３１と
同一または別工程で形成されるｎ＋形埋込み領域、６２
は前記ｎ−形コレクタ領域２２，３２と同一または別工
程で形成されるｎ−形領域、６４は前記ｎ＋形エミツタ
領域２４，３４およびｎ＋形コレクタ電極拡散領域２５
．３５と同一または別工程で形成されるｎ＋形領域で、
その表面側に前記金属電極１０を形成させてある。
第２図と同一符号は同一または相当部分を示しており、
また６１は前記ｎ＋形コレクタ埋込み領域２１．３１と
同一または別工程で形成されるｎ＋形埋込み領域、６２
は前記ｎ−形コレクタ領域２２，３２と同一または別工
程で形成されるｎ−形領域、６４は前記ｎ＋形エミツタ
領域２４，３４およびｎ＋形コレクタ電極拡散領域２５
．３５と同一または別工程で形成されるｎ＋形領域で、
その表面側に前記金属電極１０を形成させてある。
ここで第３図実施例においては、そのｎ＋形埋込み領域
６１とｐ形半導体基板１との接合面６１０の少なくとも
一部は、非可逆的に接合破壊されており、この状態で金
属電極１０に正、半導体基板１に負の電圧を印加すると
、これらの両者の間には、非可逆的に接合破壊された接
合面６１０を介して、非整流性の電気的導通性が確保さ
れることになる。
６１とｐ形半導体基板１との接合面６１０の少なくとも
一部は、非可逆的に接合破壊されており、この状態で金
属電極１０に正、半導体基板１に負の電圧を印加すると
、これらの両者の間には、非可逆的に接合破壊された接
合面６１０を介して、非整流性の電気的導通性が確保さ
れることになる。
従って、このような基板電極構造の半導体集積回路装置
では、主表面２００側から半導体基板１に対してバイア
ス電圧を供給することが可能である。
では、主表面２００側から半導体基板１に対してバイア
ス電圧を供給することが可能である。
なお前記第３図実施例においては、ｎ＋形埋込み領域６
１を設けているが、この発明の構成にはこの領域６１を
必ずしも必要としない。
１を設けているが、この発明の構成にはこの領域６１を
必ずしも必要としない。
但しこの場合にはｎ−形領域６２と基板１との間の接合
を破壊するために大きな電圧を必要とする。
を破壊するために大きな電圧を必要とする。
また第４図実施例は前記第３図実施例の構成において、
誘電体領域５１ ，５２，５３，５４の基板１に接する
基部にｐ＋形領域７１，７２，７３，７４を形成したも
のである。
誘電体領域５１ ，５２，５３，５４の基板１に接する
基部にｐ＋形領域７１，７２，７３，７４を形成したも
のである。
因みにこのｐ＋形領域は誘電体領域に対向する半導体界
面の導電形反転を防止するために、ｎ−エビタキシャル
誘電体分離構造においてしばしば設けられる領域である
。
面の導電形反転を防止するために、ｎ−エビタキシャル
誘電体分離構造においてしばしば設けられる領域である
。
そしてこの場合、接合面６１１はｐ＋形領域７２，７３
とｎ＋形領域６１との接合面であるために、前記接合面
６１０よりも破壊耐圧が低く、非可逆的破壊を起こさせ
るために電極１０に印加する電圧が低くてすむという利
点がある。
とｎ＋形領域６１との接合面であるために、前記接合面
６１０よりも破壊耐圧が低く、非可逆的破壊を起こさせ
るために電極１０に印加する電圧が低くてすむという利
点がある。
なお前記各実施例の構造において、領域６４は領域６１
と接するように形成させてもよく、この場合には、導通
抵抗の低い基板電極が得られるという利点がある。
と接するように形成させてもよく、この場合には、導通
抵抗の低い基板電極が得られるという利点がある。
そしてまた前記各実施例では、ｎ形エピタキシャル誘電
体分離構造の場合について説明したが、ｐ形エピタキシ
ャル誘電体分離構造、接合分離構造など、主表面から基
板に到達するところの、基板と同一導電形領域を有する
場合にも、基板電位を主表面側から与えるための補助手
段として用いることができる。
体分離構造の場合について説明したが、ｐ形エピタキシ
ャル誘電体分離構造、接合分離構造など、主表面から基
板に到達するところの、基板と同一導電形領域を有する
場合にも、基板電位を主表面側から与えるための補助手
段として用いることができる。
すなわち、本来、基板と分離されるべき基板とは反対の
導電形の主表面側領域の対基板接合を非可逆的に破壊す
ることにより、主表面側に基板電極を得ることができる
。
導電形の主表面側領域の対基板接合を非可逆的に破壊す
ることにより、主表面側に基板電極を得ることができる
。
そしてまたこれはＭＯＳ（金属−酸化膜−半導体）構造
の集積回路に対しても適用できることは、前記記述から
容易に類推し得るところである。
の集積回路に対しても適用できることは、前記記述から
容易に類推し得るところである。
以上詳述したようにこの発明によるときは、主表面側に
設けた電極からの基板電位供給が可能となり、しかもそ
の構成は基板中で分離される素子構造の一部を利用して
、新たな工程を追加せずに実現できるために製造も簡略
化できるなどの特長を有するものである。
設けた電極からの基板電位供給が可能となり、しかもそ
の構成は基板中で分離される素子構造の一部を利用して
、新たな工程を追加せずに実現できるために製造も簡略
化できるなどの特長を有するものである。
第１図および第２図は従来の各別例による半導体集積回
路装置の基板電位供給構造の概要を示す断面図、第３図
および第４図はこの発明の各別の実施例による半導体集
積回路装置の基板電位供給構造の概要を示す断面図であ
る。 １……半導体基板、２，３……トランジスタ、４……主
表面側基板電極、１０……金属電極、１１……基板裏面
、２０……ｎ−形エピタキシャル層、２１，３１……ｎ
＋形コレクタ埋込み領域、２２，３２……ロー形コレク
タ領域、２３，３３……ｐ形ベース領域、２４，３４…
…ｎ＋形エミツタ領域、２５，３５……ｎ＋形コレクタ
電極拡散領域、５１，５２，５３，５４……誘電体領域
、６１……ｎ＋形領域、６２……ｎ−形領域、６４……
ｎ＋形領域、７１，７２，７３，７４……ｐ＋形領域、
２００……主表面、６１０，６１１……接合。
路装置の基板電位供給構造の概要を示す断面図、第３図
および第４図はこの発明の各別の実施例による半導体集
積回路装置の基板電位供給構造の概要を示す断面図であ
る。 １……半導体基板、２，３……トランジスタ、４……主
表面側基板電極、１０……金属電極、１１……基板裏面
、２０……ｎ−形エピタキシャル層、２１，３１……ｎ
＋形コレクタ埋込み領域、２２，３２……ロー形コレク
タ領域、２３，３３……ｐ形ベース領域、２４，３４…
…ｎ＋形エミツタ領域、２５，３５……ｎ＋形コレクタ
電極拡散領域、５１，５２，５３，５４……誘電体領域
、６１……ｎ＋形領域、６２……ｎ−形領域、６４……
ｎ＋形領域、７１，７２，７３，７４……ｐ＋形領域、
２００……主表面、６１０，６１１……接合。
Claims (1)
- 【特許請求の範囲】 １ 一方の導電形の半導体基板と、この半導体基板の主
表面側分離領域間に形成された他方の導電形の第１領域
と、少なくとも一部に破壊された接合部をもつ前記基板
−第１領域間の接合面とを有し、前記第１領域の主表面
側に非整流接触で被着された金属電極と基板との間に電
気的導通を得られるようにしたことを特徴とする半導体
装置。 ２ 分離領域が底部を基板に接する誘電体領域であるこ
とを特徴とする、特許請求の範囲第１項記載の半導体装
置。 ３ 他方の導電形の第１領域と基板との間に、他方の導
電形の高濃度の第２領域を介在させ、この第２領域と基
板との接合面の少なくとも一部を接合破壊したことを特
徴とする、特許請求の範囲第１項または第２項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16600179A JPS586308B2 (ja) | 1979-12-19 | 1979-12-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16600179A JPS586308B2 (ja) | 1979-12-19 | 1979-12-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5688335A JPS5688335A (en) | 1981-07-17 |
| JPS586308B2 true JPS586308B2 (ja) | 1983-02-03 |
Family
ID=15823029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16600179A Expired JPS586308B2 (ja) | 1979-12-19 | 1979-12-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586308B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4721682A (en) * | 1985-09-25 | 1988-01-26 | Monolithic Memories, Inc. | Isolation and substrate connection for a bipolar integrated circuit |
-
1979
- 1979-12-19 JP JP16600179A patent/JPS586308B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5688335A (en) | 1981-07-17 |
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