JP2010098838A - チャージポンプ回路 - Google Patents
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Abstract
【解決手段】P型の基板上に形成される電荷転送素子の内で、入力電圧VIN側のMOSトランジスタをNMOS101〜1018で構成し、出力電圧VOUT側のMOSトランジスタをN型のウエル内に形成されたPMOS201,202で構成する。そして、PMOS201,202のドレイン領域をP型の高濃度拡散層と低濃度拡散層による2層構造とする。これにより、PMOS201,202のP型ドレイン領域、N型ウエル、及びP型基板によるPNP型の寄生バイポーラトランジスタによるリーク電流が減少する。また、NMOSのドレイン・基板間耐圧以上のチャージポンプ出力電圧VOUTを生成することができる。
【選択図】図1
Description
ここでは、説明を簡素化するため、入力電圧VINとクロック信号CLKの振幅は、電源電圧VDDに等しいものとする。また、各NMOS11〜120の、順方向バイアスダイオード電圧や出力電流による電圧降下は無視する。
次に、クロック信号CLKがレベル“H”(即ち、電源電圧VDD)に変化すると、キャパシタ21の他端の電位は、電源電圧VDDに持ち上げられる。このとき、キャパシタ21は、既に電源電圧VDDに充電されているので、接続点N1の電位は、電源電圧VDDの2倍となる。従って、NMOS11は逆方向バイアスとなり、電流は流れない。一方、キャパシタ22の他端は、インバータ3で反転された“L”のクロック信号CLKBが与えられるので、接地電位GNDとなる。これにより、NMOS12は順方向バイアスとなり、接続点N2は接続点N1の電位まで上昇し、キャパシタ22は電源電圧VDDの2倍の電圧まで充電される。
また、下記特許文献2には、基板効果によるトランジスタの閾値電圧の上昇で電力効率が低下しないように、クロック発生回路のインバータをNチャネル型のデプレッション・トランジスタで構成し、電荷転送用素子をPチャネル型のエンハンスメント・トランジスタで構成したチャージポンプ回路が開示されている。
本発明のチャージポンプ回路は、図1に示すように、ダイオード接続された18個のNMOS101〜1018と、ダイオード接続された2個のPMOS201〜202を有している。
一方、各PMOS20は、ドレインがダイオードのアノードとして使用され、ソースとゲートが接続されてダイオードのカソードとして使用されるようになっている。また、各PMOS20の基板は、それぞれのカソードであるソースとゲートに接続されている。
図3に示すように、エミッタは、P型の高濃度層22b(不純物濃度:1020〜1021個/cm3)と低濃度層22a(不純物濃度:1017〜1018個/cm3)の2層構造となっている。ベースはN型のウエル21で、その不純物濃度は1〜3×1016個/cm3である。また、コレクタはP型の基板11で、その不純物濃度は1015個/cm3程度である。
図1のチャージポンプ回路では、ダイオード接続したNMOS10とPMOS20を組み合わせて使用しているが、ダイオードの向きは同じであるので、その昇圧動作の原理は、図5のチャージポンプ回路と同じである。
図4(a)に示すように、クロック信号CLKが“H”のとき、接続点N18の電位は、クロック信号CLKBの電圧にキャパシタ3018の電圧を加えたものになるので、ほぼ18VDDである。また、接続点N19の電位は、クロック信号CLKの電圧にキャパシタ3019の電圧を加えたものになるので、ほぼ20VDDである。
これにより、ダイオード接続されたPMOS201は順方向バイアスとなり、キャパシタ3018に蓄積されていた電荷がキャパシタ3019に移動し、接続点N19の電位は再び19VDDまで上昇する。
(1) 昇圧された高電圧が印可される出力側のMOSトランジスタ(PMOS201,202)を、N型のウエル21の中に形成しているので、このウエル21とP型の基板11との間の耐圧が高くなる。これにより、従来のNMOSを用いたチャージポンプ回路におけるNMOSのドレイン・基板間耐圧以上のチャージポンプ出力電圧を生成することが可能になる。
(3) 出力側のキャパシタ3017〜3019に直列に電流制限用の抵抗5017〜5019を接続している。これにより、寄生PNPに流れるリーク電流を制限することができる。
(a) 直列に接続するMOSトランジスタの数は、20個に限定されない。入力電圧VINやクロック信号CLKの振幅と、目的とする出力電圧VOUTに応じて必要な数のMOSトランジスタを使用することができる。
(b) ウエル21内に形成する出力側のPMOS20の数は、2個に限定されない。昇圧された電圧が、NMOS10の耐圧以上になる箇所にPMOS20を用いればよい。
(d) 出力側のキャパシタ3017〜3019に直列に接続した抵抗5017〜5019は必ずしも必要としない。クロック信号CLK,CLKBの信号経路の内部抵抗や、寄生PNPの内部抵抗によってリーク電流が制限されるのであれば、抵抗5017〜5019は不要である。
(e) ウエル21内に形成した出力側のPMOS20は、ドレイン領域22とソース領域23を共に2層構造としているが、ドレイン領域22だけを2層構造にしても、同様の効果が得られる。
11 基板
12,22 ドレイン領域
13,23 ソース領域
14,24 ゲート電極
201,202 PMOS
21 ウエル
22a,23a 低濃度層
22b,23b 高濃度層
25 高濃度領域
301〜3019,60 キャパシタ
40 インバータ
5017〜5019 抵抗
Claims (3)
- 第1導電型の半導体基板上に形成され、電圧入力端子と電圧出力端子の間に直列にダイオード接続された複数のMOSトランジスタと、
前記MOSトランジスタの接続点毎に設けられ、該接続点に一方の端子が接続された複数のキャパシタとを備え、
前記複数のキャパシタの他方の端子に交互に逆相のクロック信号を与えることによって昇圧された出力電圧を生成するチャージポンプ回路において、
前記複数のMOSトランジスタの内で、前記電圧出力端子側の1以上のMOSトランジスタは、
前記半導体基板に設けられた第2導電型のウエル内に形成され、前記ウエルは、第1導電型不純物が低濃度に拡散された低濃度拡散層の内側に、第1導電型不純物が高濃度に拡散された高濃度拡散層を有する2層構造のドレイン領域を備える、
ことを特徴とするチャージポンプ回路。 - 前記半導体基板をP型基板とし、前記ウエルをN型ウエルとし、前記MOSトランジスタの内で前記電圧出力端子側の1以上のMOSトランジスタをPチャネル型MOSトランジスタとする、ことを特徴とする請求項1に記載のチャージポンプ回路。
- 前記複数のキャパシタの内で前記電圧出力端子側の1以上のキャパシタは、直列に接続された電流制限用の抵抗を有する、ことを特徴とする請求項1または2に記載のチャージポンプ回路。
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