JP2010098838A - チャージポンプ回路 - Google Patents

チャージポンプ回路 Download PDF

Info

Publication number
JP2010098838A
JP2010098838A JP2008267201A JP2008267201A JP2010098838A JP 2010098838 A JP2010098838 A JP 2010098838A JP 2008267201 A JP2008267201 A JP 2008267201A JP 2008267201 A JP2008267201 A JP 2008267201A JP 2010098838 A JP2010098838 A JP 2010098838A
Authority
JP
Japan
Prior art keywords
voltage
charge pump
well
mos transistors
pump circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008267201A
Other languages
English (en)
Other versions
JP5145191B2 (ja
Inventor
Takaaki Taguchi
孝明 田口
Kazuya Yano
一也 矢野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko NPC Corp
Original Assignee
Seiko NPC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko NPC Corp filed Critical Seiko NPC Corp
Priority to JP2008267201A priority Critical patent/JP5145191B2/ja
Publication of JP2010098838A publication Critical patent/JP2010098838A/ja
Application granted granted Critical
Publication of JP5145191B2 publication Critical patent/JP5145191B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Dc-Dc Converters (AREA)

Abstract

【課題】ICに内蔵されるMOSトランジスタを用いたチャージポンプ回路において、MOSトランジスタの耐圧以上の出力電圧を発生する。
【解決手段】P型の基板上に形成される電荷転送素子の内で、入力電圧VIN側のMOSトランジスタをNMOS10〜1018で構成し、出力電圧VOUT側のMOSトランジスタをN型のウエル内に形成されたPMOS20,20で構成する。そして、PMOS20,20のドレイン領域をP型の高濃度拡散層と低濃度拡散層による2層構造とする。これにより、PMOS20,20のP型ドレイン領域、N型ウエル、及びP型基板によるPNP型の寄生バイポーラトランジスタによるリーク電流が減少する。また、NMOSのドレイン・基板間耐圧以上のチャージポンプ出力電圧VOUTを生成することができる。
【選択図】図1

Description

本発明は、IC(集積回路)に内蔵され、高電圧を供給するチャージポンプ回路に関する。
図5は、ICに内蔵され、電荷転送用素子としてダイオード接続したMOSトランジスタを用いるチャージポンプ回路の回路図である。
このチャージポンプ回路は、ドレインとゲートを接続してアノードを構成し、ソースをカソードとする20個のNチャネル型MOSトランジスタ(以下、「NMOS」という)1〜120が直列に接続されている。NMOS1(但し、i=1〜19)と次段のNMOSとの接続点Niには、それぞれキャパシタ2の一端が接続されている。また、奇数番目のキャパシタ2の他端には、クロック信号CLKが与えられ、偶数番目のキャパシタ2の他端には、インバータ3で反転されたクロック信号CLKBが与えられている。
初段のNMOS1のドレインとゲート(即ち、アノード)には、入力電圧VINが与えられ、最終段のNMOS120のソース(即ち、カソード)と接地電位GNDの間には出力電圧保持用のキャパシタ4が接続されている。そして、最終段のNMOS120のソースから、昇圧された出力電圧VOUTが出力されるようになっている。
このチャージポンプ回路の昇圧動作の原理を簡単に説明する。
ここでは、説明を簡素化するため、入力電圧VINとクロック信号CLKの振幅は、電源電圧VDDに等しいものとする。また、各NMOS1〜120の、順方向バイアスダイオード電圧や出力電流による電圧降下は無視する。
クロック信号CLKがレベル“L”(即ち、接地電位GND)のとき、キャパシタ2の他端は接地電位GNDとなる。これにより、NMOS1はオン状態となり、接続点N1は入力電圧VIN(即ち、電源電圧VDD)まで上昇し、キャパシタ2は電源電圧VDDに充電される。
次に、クロック信号CLKがレベル“H”(即ち、電源電圧VDD)に変化すると、キャパシタ2の他端の電位は、電源電圧VDDに持ち上げられる。このとき、キャパシタ2は、既に電源電圧VDDに充電されているので、接続点N1の電位は、電源電圧VDDの2倍となる。従って、NMOS1は逆方向バイアスとなり、電流は流れない。一方、キャパシタ2の他端は、インバータ3で反転された“L”のクロック信号CLKBが与えられるので、接地電位GNDとなる。これにより、NMOS1は順方向バイアスとなり、接続点N2は接続点N1の電位まで上昇し、キャパシタ2は電源電圧VDDの2倍の電圧まで充電される。
更に、クロック信号CLKが“L”に変化すると、奇数番目のキャパシタ2,2の他端の電位は接地電位GNDとなる。一方、偶数番目のキャパシタ2の他端の電位は、電源電圧VDDに持ち上げられる。このとき、キャパシタ2は、既に電源電圧VDDの2倍の電圧に充電されているので、接続点N2の電位は、電源電圧VDDの3倍となる。一方、キャパシタ2の他端は、“L”のクロック信号CLKが与えられるので、接地電位GNDとなる。これにより、NMOS1は順方向バイアスとなり、接続点N3は接続点N2の電位まで上昇し、キャパシタ2は電源電圧VDDの3倍の電圧まで充電される。このとき、キャパシタ2は、再びNMOS1を介して電源電圧VDDに充電され、接続点N1の電位は電源電圧VDDとなる。
このように、クロック信号CLKが“L”と“H”に交互に変化することにより、奇数番目のNMOS1と偶数番目のNMOS1が交互にオン・オフ制御され、キャパシタ2〜219に電荷が順次転送される。これにより、最終段の接続点N19の電位は、電源電圧VDDのほぼ20倍まで上昇し、キャパシタ4が電源電圧VDDのほぼ20倍の電圧に充電され、出力電圧VOUTとして出力される。但し、実際の出力電圧VOUTは、NMOS1の順方向バイアスダイオード電圧や、このNMOS1に流れる出力電流による電圧降下のため、これよりも低い値になる。
なお、下記特許文献1には、高効率で大出力電流を目的として、前段2つの電荷転送用トランジスタをNMOSで構成し、後段2つの電荷転送用トランジスタをPMOSで構成したチャージポンプ回路が開示されている。このチャージポンプ回路では、中間電位の出力を可能とするために、反転レベルシフト回路と非反転レベルシフト回路を設けている。
また、下記特許文献2には、基板効果によるトランジスタの閾値電圧の上昇で電力効率が低下しないように、クロック発生回路のインバータをNチャネル型のデプレッション・トランジスタで構成し、電荷転送用素子をPチャネル型のエンハンスメント・トランジスタで構成したチャージポンプ回路が開示されている。
特開2002−84740号公報 特開2007−228679号公報
図5のチャージポンプ回路は、MOS集積回路に内蔵することを前提としたもので、製造プロセスへの適合性から、電荷転送用素子としてMOSトランジスタを使用し、これをダイオード接続して用いている。しかしながら、例えばNMOSをダイオード接続した場合、アノードやカソードとなるN+拡散層と、P型基板の間の耐圧が高くないため、特に高電圧が掛かる出力側のNMOSが正常なダイオードとして機能しなくなる。その結果、NMOSのドレイン・基板間耐圧以上のチャージポンプ出力電圧を得ることが困難である。本発明は、ICに内蔵されるMOSトランジスタを用いたチャージポンプ回路において、MOSトランジスタの耐圧以上の出力電圧を得ることを目的としている。
上記目的を達成するために、本発明に係るチャージポンプ回路は、第1導電型の半導体基板上に形成され、電圧入力端子と電圧出力端子の間に直列にダイオード接続された複数のMOSトランジスタと、前記MOSトランジスタの接続点毎に設けられ、該接続点に一方の端子が接続された複数のキャパシタとを備え、前記複数のキャパシタの他方の端子に交互に逆相のクロック信号を与えることによって昇圧された出力電圧を生成するチャージポンプ回路において、前記複数のMOSトランジスタの内で、前記電圧出力端子側の1以上のMOSトランジスタは、前記半導体基板に設けられた第2導電型のウエル内に形成され、前記ウエルは、第1導電型不純物が低濃度に拡散された低濃度拡散層の内側に、第1導電型不純物が高濃度に拡散された高濃度拡散層を有する2層構造のドレイン領域を備えることを特徴とする。
ここで、前記半導体基板をP型基板とし、前記ウエルをN型ウエルとし、前記MOSトランジスタの内で前記電圧出力端子側の1以上のMOSトランジスタをPチャネル型MOSトランジスタ(以下、「PMOS」という)とすることができる。
また、前記複数のキャパシタの内で前記電圧出力端子側の1以上のキャパシタは、直列に接続された電流制限用の抵抗を有することができる。
本発明によれば、直列にダイオード接続された複数のMOSトランジスタの内で、電圧出力端子側の1以上のMOSトランジスタを、第1導電型の半導体基板に設けられた第2導電型のウエル内に形成し、そのドレイン領域を高濃度拡散層と低濃度拡散層の2層構造にしている。従って、ウエルによって出力側のMOSトランジスタの半導体基板に対する耐圧が向上すると共に、2層構造によって寄生バイポーラトランジスタに流れるリーク電流を減少させることができる。これにより、ICに内蔵されたMOSトランジスタを用いるチャージポンプ回路で、MOSトランジスタの耐圧以上の出力電圧を得ることができるという効果がある。
以下、図面に基づき、本発明の実施の形態について詳細に説明する。
本発明のチャージポンプ回路は、図1に示すように、ダイオード接続された18個のNMOS10〜1018と、ダイオード接続された2個のPMOS20〜20を有している。
各NMOS10は、ドレインとゲートが接続されてダイオードのアノードとして使用され、ソースがダイオードのカソードとして使用されるようになっている。また、各NMOS10の基板は、接地電位GNDに共通接続されている。
一方、各PMOS20は、ドレインがダイオードのアノードとして使用され、ソースとゲートが接続されてダイオードのカソードとして使用されるようになっている。また、各PMOS20の基板は、それぞれのカソードであるソースとゲートに接続されている。
NMOS10〜1018とPMOS20〜20は、NMOS10が入力側となり、PMOS20が出力側となるように、この順番に直列に接続されている。そして、NMOS10のドレイン(アノード)に電圧入力端子から入力電圧VINが与えられ、PMOS20のソース(カソード)が接続される電圧出力端子から昇圧された出力電圧VOUTが出力されるようになっている。
直列接続されたこれらのNMOS10〜1018とPMOS20〜20の各接続点Ni(但し、i=1〜19)には、それぞれキャパシタ30の一端が接続されている。また、奇数番目のキャパシタ30の他端には、図示しないクロック信号源から、例えば、1.3MHz程度のクロック信号CLKが与えられ、偶数番目のキャパシタ30の他端には、インバータ40で反転されたクロック信号CLKBが与えられている。
なお、出力側の複数のキャパシタ30(例えば、3017〜3019)の他端には、それぞれ電流制限用の抵抗5017〜5019を介して、クロック信号CLK(または、CLKB)が与えられるようになっている。更に、最終段の出力側のPMOS20のソースと接地電位GNDの間には出力電圧VOUTを保持するためのキャパシタ60が接続されている。
図2は、図1中のMOSトランジスタの構造を示す断面図である。NMOS10〜1018とPMOS20〜20は、図2に示すように、集積回路としてP型の半導体基板上に形成されている。なお、図2では、NMOS1018とPMOS20の断面構造を模式的に示している。
NMOS1018は、P型の基板11に、高濃度のN型不純物を拡散して形成されたドレイン領域12とソース領域13を有しており、これらのドレイン領域12とソース領域13の間のチャネル上に図示しない絶縁膜を介してポリシリコン等によるゲート電極14が形成されている。また、ドレイン領域12とゲート電極14は、図示しない配線層を介して接続点N17に接続されている。なお、接続点N17には、前述したように、抵抗5017とキャパシタ3017を介して、クロック信号CLKが与えられるようになっている。
一方、ソース領域13は、図示しない配線層を介して接続点N18に接続されている。接続点N18には、前述したように、抵抗5018とキャパシタ3018を介して、クロック信号CLKBが与えられるようになっている。このNMOS1018では、ゲート電極14に“H”の電圧が印可されたときに、ドレイン領域12からソース領域13に電流が流れる。従って、ドレイン領域12がアノード、ソース領域13がカソードに対応したダイオードとして動作する。
PMOS20は、P型の基板11に形成されたN型のウエル21内に形成されている。ウエル21には、P型不純物を拡散したドレイン領域22とソース領域23が形成されている。ドレイン領域22は、低濃度のP型不純物が拡散された低濃度層22aと高濃度のP型不純物が拡散された高濃度層22bの2層構造となっている。そして、内側の高濃度層22bが、図示しない配線層を介して接続点N18に接続されている。
ソース領域23も、ドレイン領域22と同様に、低濃度のP型不純物が拡散された低濃度層23aと高濃度のP型不純物が拡散された高濃度層23bの2層構造となっている。そして、ドレイン領域22とソース領域23の間のチャネル上に図示しない絶縁膜を介してポリシリコン等によるゲート電極24が形成されている。更に、ウエル21のドレイン領域22とソース領域23の外側には、このウエル21に電位を与えるために、高濃度のN型不純物を拡散した高濃度領域25が形成されている。
ソース領域23の高濃度層23b、ゲート電極24及び高濃度領域25は、図示しない配線層を介して接続点N19に接続されている。なお、接続点N19には、前述したように、抵抗5019とキャパシタ3019を介して、クロック信号CLKが与えられるようになっている。このPMOS20では、ゲート電極24に“L”の電圧が印可されたときに、ドレイン領域22からソース領域23に電流が流れる。従って、ドレイン領域22がアノード、ソース領域23がカソードに対応したダイオードとして動作する。更に、ウエル21の基板電位は、ソース領域23の電位に等しくなる。
図2から明らかなように、PMOS20は、ドレイン領域22とソース領域23とゲート電極24によるPMOS構造に加えて、P型のドレイン領域22と、N型のウエル21と、P型の基板11からなる寄生PNPバイポーラ・トランジスタ(以下、単に「寄生PNP」という)構造を有している。これらのドレイン領域22、ウエル21、基板11は、それぞれエミッタ、ベース、コレクタに対応している。
図3は、図2中の寄生PNPの構造を示す不純物濃度分布図である。
図3に示すように、エミッタは、P型の高濃度層22b(不純物濃度:1020〜1021個/cm)と低濃度層22a(不純物濃度:1017〜1018個/cm)の2層構造となっている。ベースはN型のウエル21で、その不純物濃度は1〜3×1016個/cmである。また、コレクタはP型の基板11で、その不純物濃度は1015個/cm程度である。
次に動作を説明する。
図1のチャージポンプ回路では、ダイオード接続したNMOS10とPMOS20を組み合わせて使用しているが、ダイオードの向きは同じであるので、その昇圧動作の原理は、図5のチャージポンプ回路と同じである。
即ち、クロック信号CLKが“L”のとき、奇数番目の接続点Ni(但し、i=1,3,5,・・・)に接続されたキャパシタ30に、オン状態となった奇数番目のダイオードを介して前段の電圧が印可され、奇数番目の各キャパシタ30はその電圧に充電される。そして、クロック信号CLKが“H”に変化すると、これらのキャパシタ30のクロック信号CLK側の電位が持ち上げられる。従って、接続点Niの電位はクロック信号CLKの振幅だけ上昇し、今度は偶数番目のダイオードがオン状態となる。これにより、オン状態となった偶数番目のダイオードを介して、偶数番目の接続点Nj(j=2,4,6,・・・)に前段の電圧が印可され、偶数番目の各キャパシタ30はその電圧に充電される。
このように、クロック信号CLKが“L”と“H”に交互に変化することにより、奇数番目と偶数番目のダイオードが交互にオン・オフ制御され、キャパシタ30〜3019,60に電荷が順次転送される。これにより、最終段の接続点N19の電位は、電源電圧VDDのほぼ20倍まで上昇し、キャパシタ60が電源電圧VDDのほぼ20倍の電圧に充電され、出力電圧VOUTとして出力される。但し、実際の出力電圧VOUTは、NMOS10やPMOS20の順方向バイアスダイオード電圧や出力電流による電圧降下と、このPMOS20によって形成される寄生PNPのリーク電流のため、これよりも低い値になる。
次に、出力側に設けられたPMOS20の動作を、図4を参照して説明する。ここでは、入力電圧VINとクロック信号CLKの振幅を電源電圧VDDに等しいものとし、各NMOS10〜1018の順方向バイアスダイオード電圧や出力電流による電圧降下を無視する。
定常状態において、チャージポンプ回路のキャパシタ3018,3019は、それぞれ、ほぼ18VDD,19VDDに充電されている。
図4(a)に示すように、クロック信号CLKが“H”のとき、接続点N18の電位は、クロック信号CLKBの電圧にキャパシタ3018の電圧を加えたものになるので、ほぼ18VDDである。また、接続点N19の電位は、クロック信号CLKの電圧にキャパシタ3019の電圧を加えたものになるので、ほぼ20VDDである。
従って、PMOS20は逆方向バイアスとなってオフ状態となり、電流は流れない。また寄生PNPも逆方向バイアスとなるので、オフ状態となって電流は流れない。このとき、ソース領域23は、接地電位GNDの基板11に対して、ほぼ20VDDの高電圧が印可されるが、このソース領域23はN型のウエル21内に形成されているので、P型の基板11との間の耐圧は十分に確保されている。
この状態では、PMOS20の前段のNMOS1018と後段のPMOS20が、共にオン状態となっている。これにより、前段のキャパシタ3017からNMOS1018を通して、キャパシタ3018へ電荷が移動し、このキャパシタ3018の電圧は若干増加する。従って、接続点N18の電位は、18VDDよりも若干上昇する。
一方、キャパシタ3019からPMOS20を通して、後段のキャパシタ60へ電荷が移動し、このキャパシタ3019の電圧は若干減少する。これにより、接続点N19の電位は、20VDDよりも若干下降する。
クロック信号CLKが“H”から“L”に変化すると、接続点N18の電位は、クロック信号CLKBの変化分(即ち、+VDD)だけ変化し、19VDDよりも若干高い値(19VDD+)となる。一方、接続点N19の電位は、クロック信号CLKの変化分(即ち、−VDD)だけ変化し、19VDDよりも若干低い値(19VDD−)となる。
これにより、ダイオード接続されたPMOS20は順方向バイアスとなり、キャパシタ3018に蓄積されていた電荷がキャパシタ3019に移動し、接続点N19の電位は再び19VDDまで上昇する。
一方、寄生PNPでは、エミッタ(ドレイン領域22)の電位が19VDD+となり、ベース(ウエル21)の電位が19VDD−になる。また、コレクタ(基板11)は接地電位GNDに接続されているので、寄生PNPはオン状態となり、ドレイン領域22からウエル21と基板11を介して、接地電位GNDにリーク電流が流れる。
このとき、ドレイン領域22からウエル21を介して基板11に流れる電流(正孔の流れ)のかなりの部分が、接続点N19から高濃度領域25を通してウエル21に流れ込む電子と再結合する。特に、この寄生PNPのエミッタは、高濃度層22bと低濃度層22aの2層構造となっているので、電界傾度が緩和され、再結合率が高くなる。この結果、寄生PNPを通してドレイン領域22から基板11側へ流れるリーク電流は激減する。
シミュレーションによれば、ウエル21を接続点N19(ソース領域23)に接続したことと、ドレイン領域22及びソース領域23を2層構造にしたことにより、寄生PNPを介してP型の基板11に流れるリーク電流は、これらの対策を施さなかった場合に比べて、1/5に減少するという結果が出ている。
以上のように、本実施形態のチャージポンプ回路は、次のような利点がある。
(1) 昇圧された高電圧が印可される出力側のMOSトランジスタ(PMOS20,20)を、N型のウエル21の中に形成しているので、このウエル21とP型の基板11との間の耐圧が高くなる。これにより、従来のNMOSを用いたチャージポンプ回路におけるNMOSのドレイン・基板間耐圧以上のチャージポンプ出力電圧を生成することが可能になる。
(2) PMOS20,20のドレイン領域22を、高濃度層22bと低濃度層22aの2層構造としている。これにより、電界傾度が緩和されて正孔と電子の再結合率が高くなり、寄生PNPを通してドレイン領域22から基板11側へ流れるリーク電流を減少させることができる。
(3) 出力側のキャパシタ3017〜3019に直列に電流制限用の抵抗5017〜5019を接続している。これにより、寄生PNPに流れるリーク電流を制限することができる。
なお、本発明は、上記実施形態に限定されるものではなく、次のような種々の変形が可能である。
(a) 直列に接続するMOSトランジスタの数は、20個に限定されない。入力電圧VINやクロック信号CLKの振幅と、目的とする出力電圧VOUTに応じて必要な数のMOSトランジスタを使用することができる。
(b) ウエル21内に形成する出力側のPMOS20の数は、2個に限定されない。昇圧された電圧が、NMOS10の耐圧以上になる箇所にPMOS20を用いればよい。
(c) プラスの高電圧を発生するためにP型の基板11を使用しているが、マイナスの高電圧を必要とする場合には、N型の基板を用いることができる。この場合、N型の基板にPMOSを形成し、P型のウエル内にNMOSを形成する。
(d) 出力側のキャパシタ3017〜3019に直列に接続した抵抗5017〜5019は必ずしも必要としない。クロック信号CLK,CLKBの信号経路の内部抵抗や、寄生PNPの内部抵抗によってリーク電流が制限されるのであれば、抵抗5017〜5019は不要である。
(e) ウエル21内に形成した出力側のPMOS20は、ドレイン領域22とソース領域23を共に2層構造としているが、ドレイン領域22だけを2層構造にしても、同様の効果が得られる。
本発明の実施形態に係るチャージポンプ回路を示す回路図である。 図1中のMOSトランジスタの構造を示す断面図である。 図2中の寄生PNPの構造を示す不純物濃度分布図である。 図1中のPMOSの動作を示す説明図である。 従来のチャージポンプ回路を示す回路図である。
符号の説明
10〜1018 NMOS
11 基板
12,22 ドレイン領域
13,23 ソース領域
14,24 ゲート電極
20,20 PMOS
21 ウエル
22a,23a 低濃度層
22b,23b 高濃度層
25 高濃度領域
30〜3019,60 キャパシタ
40 インバータ
5017〜5019 抵抗

Claims (3)

  1. 第1導電型の半導体基板上に形成され、電圧入力端子と電圧出力端子の間に直列にダイオード接続された複数のMOSトランジスタと、
    前記MOSトランジスタの接続点毎に設けられ、該接続点に一方の端子が接続された複数のキャパシタとを備え、
    前記複数のキャパシタの他方の端子に交互に逆相のクロック信号を与えることによって昇圧された出力電圧を生成するチャージポンプ回路において、
    前記複数のMOSトランジスタの内で、前記電圧出力端子側の1以上のMOSトランジスタは、
    前記半導体基板に設けられた第2導電型のウエル内に形成され、前記ウエルは、第1導電型不純物が低濃度に拡散された低濃度拡散層の内側に、第1導電型不純物が高濃度に拡散された高濃度拡散層を有する2層構造のドレイン領域を備える、
    ことを特徴とするチャージポンプ回路。
  2. 前記半導体基板をP型基板とし、前記ウエルをN型ウエルとし、前記MOSトランジスタの内で前記電圧出力端子側の1以上のMOSトランジスタをPチャネル型MOSトランジスタとする、ことを特徴とする請求項1に記載のチャージポンプ回路。
  3. 前記複数のキャパシタの内で前記電圧出力端子側の1以上のキャパシタは、直列に接続された電流制限用の抵抗を有する、ことを特徴とする請求項1または2に記載のチャージポンプ回路。
JP2008267201A 2008-10-16 2008-10-16 チャージポンプ回路 Expired - Fee Related JP5145191B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008267201A JP5145191B2 (ja) 2008-10-16 2008-10-16 チャージポンプ回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008267201A JP5145191B2 (ja) 2008-10-16 2008-10-16 チャージポンプ回路

Publications (2)

Publication Number Publication Date
JP2010098838A true JP2010098838A (ja) 2010-04-30
JP5145191B2 JP5145191B2 (ja) 2013-02-13

Family

ID=42260116

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008267201A Expired - Fee Related JP5145191B2 (ja) 2008-10-16 2008-10-16 チャージポンプ回路

Country Status (1)

Country Link
JP (1) JP5145191B2 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07193195A (ja) * 1993-12-27 1995-07-28 Rohm Co Ltd Cmos集積回路装置
JPH11308856A (ja) * 1998-04-22 1999-11-05 Sanyo Electric Co Ltd チャージポンプ回路装置
JP2001196466A (ja) * 1999-10-26 2001-07-19 Ricoh Co Ltd 静電保護用mos型ダイオードと入出力保護回路
JP2002084740A (ja) * 2000-01-26 2002-03-22 Sanyo Electric Co Ltd チャージポンプ回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07193195A (ja) * 1993-12-27 1995-07-28 Rohm Co Ltd Cmos集積回路装置
JPH11308856A (ja) * 1998-04-22 1999-11-05 Sanyo Electric Co Ltd チャージポンプ回路装置
JP2001196466A (ja) * 1999-10-26 2001-07-19 Ricoh Co Ltd 静電保護用mos型ダイオードと入出力保護回路
JP2002084740A (ja) * 2000-01-26 2002-03-22 Sanyo Electric Co Ltd チャージポンプ回路

Also Published As

Publication number Publication date
JP5145191B2 (ja) 2013-02-13

Similar Documents

Publication Publication Date Title
US7583131B2 (en) Charge pump circuit
US7432740B2 (en) Level conversion circuit for converting voltage amplitude of signal
US6822298B2 (en) Large current capacity semiconductor device
US7439795B2 (en) Charge pump circuit with reduced parasitic capacitance
TW569457B (en) Semiconductor device and manufacturing method thereof
US9054577B2 (en) Charge pump and method of biasing deep N-well in charge pump
US20030141530A1 (en) Semiconductor device and manufacturing method thereof
US20120161857A1 (en) Charge pump circuit
US6864525B2 (en) Charge pump device
JP5219876B2 (ja) バイアス電流発生回路
CN100536139C (zh) 半导体集成电路
US20030164511A1 (en) Charge pump device
US20060164135A1 (en) Driver circuit
JP4318511B2 (ja) 昇圧回路
JP5145191B2 (ja) チャージポンプ回路
JP5205803B2 (ja) 半導体装置
JP4773746B2 (ja) 昇圧回路
JP2019092303A (ja) 負昇圧チャージポンプ
KR100933695B1 (ko) 반도체 소자
JP2019165074A (ja) 保護回路
JP2004193296A (ja) 半導体集積回路
US6982910B2 (en) Reverse voltage generation circuit
JP2000100187A (ja) チャージポンプ回路
WO2000042483A1 (en) Low threshold mos two phase negative charge pump
JP2009124897A (ja) チャージポンプ回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110802

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121120

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121121

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121126

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151130

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees