JP5145191B2 - チャージポンプ回路 - Google Patents

Description

本発明は、ＩＣ（集積回路）に内蔵され、高電圧を供給するチャージポンプ回路に関する。

図５は、ＩＣに内蔵され、電荷転送用素子としてダイオード接続したＭＯＳトランジスタを用いるチャージポンプ回路の回路図である。

このチャージポンプ回路は、ドレインとゲートを接続してアノードを構成し、ソースをカソードとする２０個のＮチャネル型ＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１_１〜１_２０が直列に接続されている。ＮＭＯＳ１_ｉ（但し、ｉ＝１〜１９）と次段のＮＭＯＳとの接続点Ｎｉには、それぞれキャパシタ２_ｉの一端が接続されている。また、奇数番目のキャパシタ２_ｉの他端には、クロック信号ＣＬＫが与えられ、偶数番目のキャパシタ２_ｉの他端には、インバータ３で反転されたクロック信号ＣＬＫＢが与えられている。

初段のＮＭＯＳ１_１のドレインとゲート（即ち、アノード）には、入力電圧ＶＩＮが与えられ、最終段のＮＭＯＳ１_２０のソース（即ち、カソード）と接地電位ＧＮＤの間には出力電圧保持用のキャパシタ４が接続されている。そして、最終段のＮＭＯＳ１_２０のソースから、昇圧された出力電圧ＶＯＵＴが出力されるようになっている。

このチャージポンプ回路の昇圧動作の原理を簡単に説明する。
ここでは、説明を簡素化するため、入力電圧ＶＩＮとクロック信号ＣＬＫの振幅は、電源電圧ＶＤＤに等しいものとする。また、各ＮＭＯＳ１_１〜１_２０の、順方向バイアスダイオード電圧や出力電流による電圧降下は無視する。

クロック信号ＣＬＫがレベル“Ｌ”（即ち、接地電位ＧＮＤ）のとき、キャパシタ２_１の他端は接地電位ＧＮＤとなる。これにより、ＮＭＯＳ１_１はオン状態となり、接続点Ｎ１は入力電圧ＶＩＮ（即ち、電源電圧ＶＤＤ）まで上昇し、キャパシタ２_１は電源電圧ＶＤＤに充電される。
次に、クロック信号ＣＬＫがレベル“Ｈ”（即ち、電源電圧ＶＤＤ）に変化すると、キャパシタ２_１の他端の電位は、電源電圧ＶＤＤに持ち上げられる。このとき、キャパシタ２_１は、既に電源電圧ＶＤＤに充電されているので、接続点Ｎ１の電位は、電源電圧ＶＤＤの２倍となる。従って、ＮＭＯＳ１_１は逆方向バイアスとなり、電流は流れない。一方、キャパシタ２_２の他端は、インバータ３で反転された“Ｌ”のクロック信号ＣＬＫＢが与えられるので、接地電位ＧＮＤとなる。これにより、ＮＭＯＳ１_２は順方向バイアスとなり、接続点Ｎ２は接続点Ｎ１の電位まで上昇し、キャパシタ２_２は電源電圧ＶＤＤの２倍の電圧まで充電される。

更に、クロック信号ＣＬＫが“Ｌ”に変化すると、奇数番目のキャパシタ２_１，２_３の他端の電位は接地電位ＧＮＤとなる。一方、偶数番目のキャパシタ２_２の他端の電位は、電源電圧ＶＤＤに持ち上げられる。このとき、キャパシタ２_２は、既に電源電圧ＶＤＤの２倍の電圧に充電されているので、接続点Ｎ２の電位は、電源電圧ＶＤＤの３倍となる。一方、キャパシタ２_３の他端は、“Ｌ”のクロック信号ＣＬＫが与えられるので、接地電位ＧＮＤとなる。これにより、ＮＭＯＳ１_３は順方向バイアスとなり、接続点Ｎ３は接続点Ｎ２の電位まで上昇し、キャパシタ２_３は電源電圧ＶＤＤの３倍の電圧まで充電される。このとき、キャパシタ２_１は、再びＮＭＯＳ１_１を介して電源電圧ＶＤＤに充電され、接続点Ｎ１の電位は電源電圧ＶＤＤとなる。

このように、クロック信号ＣＬＫが“Ｌ”と“Ｈ”に交互に変化することにより、奇数番目のＮＭＯＳ１と偶数番目のＮＭＯＳ１が交互にオン・オフ制御され、キャパシタ２_１〜２_１９に電荷が順次転送される。これにより、最終段の接続点Ｎ１９の電位は、電源電圧ＶＤＤのほぼ２０倍まで上昇し、キャパシタ４が電源電圧ＶＤＤのほぼ２０倍の電圧に充電され、出力電圧ＶＯＵＴとして出力される。但し、実際の出力電圧ＶＯＵＴは、ＮＭＯＳ１の順方向バイアスダイオード電圧や、このＮＭＯＳ１に流れる出力電流による電圧降下のため、これよりも低い値になる。

なお、下記特許文献１には、高効率で大出力電流を目的として、前段２つの電荷転送用トランジスタをＮＭＯＳで構成し、後段２つの電荷転送用トランジスタをＰＭＯＳで構成したチャージポンプ回路が開示されている。このチャージポンプ回路では、中間電位の出力を可能とするために、反転レベルシフト回路と非反転レベルシフト回路を設けている。
また、下記特許文献２には、基板効果によるトランジスタの閾値電圧の上昇で電力効率が低下しないように、クロック発生回路のインバータをＮチャネル型のデプレッション・トランジスタで構成し、電荷転送用素子をＰチャネル型のエンハンスメント・トランジスタで構成したチャージポンプ回路が開示されている。

特開２００２−８４７４０号公報 特開２００７−２２８６７９号公報

図５のチャージポンプ回路は、ＭＯＳ集積回路に内蔵することを前提としたもので、製造プロセスへの適合性から、電荷転送用素子としてＭＯＳトランジスタを使用し、これをダイオード接続して用いている。しかしながら、例えばＮＭＯＳをダイオード接続した場合、アノードやカソードとなるＮ＋拡散層と、Ｐ型基板の間の耐圧が高くないため、特に高電圧が掛かる出力側のＮＭＯＳが正常なダイオードとして機能しなくなる。その結果、ＮＭＯＳのドレイン・基板間耐圧以上のチャージポンプ出力電圧を得ることが困難である。本発明は、ＩＣに内蔵されるＭＯＳトランジスタを用いたチャージポンプ回路において、ＭＯＳトランジスタの耐圧以上の出力電圧を得ることを目的としている。

上記目的を達成するために、本発明に係るチャージポンプ回路は、第１導電型の半導体基板上に形成され、電圧入力端子と電圧出力端子の間に直列にダイオード接続された複数のＭＯＳトランジスタと、前記ＭＯＳトランジスタの接続点毎に設けられ、該接続点に一方の端子が接続された複数のキャパシタとを備え、前記複数のキャパシタの他方の端子に交互に逆相のクロック信号を与えることによって昇圧された出力電圧を生成するチャージポンプ回路において、前記複数のＭＯＳトランジスタの内で、前記電圧出力端子側の１以上のＭＯＳトランジスタは、前記半導体基板に設けられた第２導電型のウエル内に形成され、前記ウエルは、第１導電型不純物が低濃度に拡散された低濃度拡散層の内側に、第１導電型不純物が高濃度に拡散された高濃度拡散層を有する２層構造のドレイン領域を備えることを特徴とする。

ここで、前記半導体基板をＰ型基板とし、前記ウエルをＮ型ウエルとし、前記ＭＯＳトランジスタの内で前記電圧出力端子側の１以上のＭＯＳトランジスタをＰチャネル型ＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）とすることができる。

また、前記複数のキャパシタの内で前記電圧出力端子側の１以上のキャパシタは、直列に接続された電流制限用の抵抗を有することができる。

本発明によれば、直列にダイオード接続された複数のＭＯＳトランジスタの内で、電圧出力端子側の１以上のＭＯＳトランジスタを、第１導電型の半導体基板に設けられた第２導電型のウエル内に形成し、そのドレイン領域を高濃度拡散層と低濃度拡散層の２層構造にしている。従って、ウエルによって出力側のＭＯＳトランジスタの半導体基板に対する耐圧が向上すると共に、２層構造によって寄生バイポーラトランジスタに流れるリーク電流を減少させることができる。これにより、ＩＣに内蔵されたＭＯＳトランジスタを用いるチャージポンプ回路で、ＭＯＳトランジスタの耐圧以上の出力電圧を得ることができるという効果がある。

以下、図面に基づき、本発明の実施の形態について詳細に説明する。
本発明のチャージポンプ回路は、図１に示すように、ダイオード接続された１８個のＮＭＯＳ１０_１〜１０_１８と、ダイオード接続された２個のＰＭＯＳ２０_１〜２０_２を有している。

各ＮＭＯＳ１０は、ドレインとゲートが接続されてダイオードのアノードとして使用され、ソースがダイオードのカソードとして使用されるようになっている。また、各ＮＭＯＳ１０の基板は、接地電位ＧＮＤに共通接続されている。
一方、各ＰＭＯＳ２０は、ドレインがダイオードのアノードとして使用され、ソースとゲートが接続されてダイオードのカソードとして使用されるようになっている。また、各ＰＭＯＳ２０の基板は、それぞれのカソードであるソースとゲートに接続されている。

ＮＭＯＳ１０_１〜１０_１８とＰＭＯＳ２０_１〜２０_２は、ＮＭＯＳ１０_１が入力側となり、ＰＭＯＳ２０_２が出力側となるように、この順番に直列に接続されている。そして、ＮＭＯＳ１０_１のドレイン（アノード）に電圧入力端子から入力電圧ＶＩＮが与えられ、ＰＭＯＳ２０_２のソース（カソード）が接続される電圧出力端子から昇圧された出力電圧ＶＯＵＴが出力されるようになっている。

直列接続されたこれらのＮＭＯＳ１０_１〜１０_１８とＰＭＯＳ２０_１〜２０_２の各接続点Ｎｉ（但し、ｉ＝１〜１９）には、それぞれキャパシタ３０_ｉの一端が接続されている。また、奇数番目のキャパシタ３０_ｉの他端には、図示しないクロック信号源から、例えば、１．３ＭＨｚ程度のクロック信号ＣＬＫが与えられ、偶数番目のキャパシタ３０_ｉの他端には、インバータ４０で反転されたクロック信号ＣＬＫＢが与えられている。

なお、出力側の複数のキャパシタ３０_ｉ（例えば、３０_１７〜３０_１９）の他端には、それぞれ電流制限用の抵抗５０_１７〜５０_１９を介して、クロック信号ＣＬＫ（または、ＣＬＫＢ）が与えられるようになっている。更に、最終段の出力側のＰＭＯＳ２０_２のソースと接地電位ＧＮＤの間には出力電圧ＶＯＵＴを保持するためのキャパシタ６０が接続されている。

図２は、図１中のＭＯＳトランジスタの構造を示す断面図である。ＮＭＯＳ１０_１〜１０_１８とＰＭＯＳ２０_１〜２０_２は、図２に示すように、集積回路としてＰ型の半導体基板上に形成されている。なお、図２では、ＮＭＯＳ１０_１８とＰＭＯＳ２０_１の断面構造を模式的に示している。

ＮＭＯＳ１０_１８は、Ｐ型の基板１１に、高濃度のＮ型不純物を拡散して形成されたドレイン領域１２とソース領域１３を有しており、これらのドレイン領域１２とソース領域１３の間のチャネル上に図示しない絶縁膜を介してポリシリコン等によるゲート電極１４が形成されている。また、ドレイン領域１２とゲート電極１４は、図示しない配線層を介して接続点Ｎ１７に接続されている。なお、接続点Ｎ１７には、前述したように、抵抗５０_１７とキャパシタ３０_１７を介して、クロック信号ＣＬＫが与えられるようになっている。

一方、ソース領域１３は、図示しない配線層を介して接続点Ｎ１８に接続されている。接続点Ｎ１８には、前述したように、抵抗５０_１８とキャパシタ３０_１８を介して、クロック信号ＣＬＫＢが与えられるようになっている。このＮＭＯＳ１０_１８では、ゲート電極１４に“Ｈ”の電圧が印可されたときに、ドレイン領域１２からソース領域１３に電流が流れる。従って、ドレイン領域１２がアノード、ソース領域１３がカソードに対応したダイオードとして動作する。

ＰＭＯＳ２０_１は、Ｐ型の基板１１に形成されたＮ型のウエル２１内に形成されている。ウエル２１には、Ｐ型不純物を拡散したドレイン領域２２とソース領域２３が形成されている。ドレイン領域２２は、低濃度のＰ型不純物が拡散された低濃度層２２ａと高濃度のＰ型不純物が拡散された高濃度層２２ｂの２層構造となっている。そして、内側の高濃度層２２ｂが、図示しない配線層を介して接続点Ｎ１８に接続されている。

ソース領域２３も、ドレイン領域２２と同様に、低濃度のＰ型不純物が拡散された低濃度層２３ａと高濃度のＰ型不純物が拡散された高濃度層２３ｂの２層構造となっている。そして、ドレイン領域２２とソース領域２３の間のチャネル上に図示しない絶縁膜を介してポリシリコン等によるゲート電極２４が形成されている。更に、ウエル２１のドレイン領域２２とソース領域２３の外側には、このウエル２１に電位を与えるために、高濃度のＮ型不純物を拡散した高濃度領域２５が形成されている。

ソース領域２３の高濃度層２３ｂ、ゲート電極２４及び高濃度領域２５は、図示しない配線層を介して接続点Ｎ１９に接続されている。なお、接続点Ｎ１９には、前述したように、抵抗５０_１９とキャパシタ３０_１９を介して、クロック信号ＣＬＫが与えられるようになっている。このＰＭＯＳ２０_１では、ゲート電極２４に“Ｌ”の電圧が印可されたときに、ドレイン領域２２からソース領域２３に電流が流れる。従って、ドレイン領域２２がアノード、ソース領域２３がカソードに対応したダイオードとして動作する。更に、ウエル２１の基板電位は、ソース領域２３の電位に等しくなる。

図２から明らかなように、ＰＭＯＳ２０_１は、ドレイン領域２２とソース領域２３とゲート電極２４によるＰＭＯＳ構造に加えて、Ｐ型のドレイン領域２２と、Ｎ型のウエル２１と、Ｐ型の基板１１からなる寄生ＰＮＰバイポーラ・トランジスタ（以下、単に「寄生ＰＮＰ」という）構造を有している。これらのドレイン領域２２、ウエル２１、基板１１は、それぞれエミッタ、ベース、コレクタに対応している。

図３は、図２中の寄生ＰＮＰの構造を示す不純物濃度分布図である。
図３に示すように、エミッタは、Ｐ型の高濃度層２２ｂ（不純物濃度：１０^２０〜１０^２１個／ｃｍ^３）と低濃度層２２ａ（不純物濃度：１０^１７〜１０^１８個／ｃｍ^３）の２層構造となっている。ベースはＮ型のウエル２１で、その不純物濃度は１〜３×１０^１６個／ｃｍ^３である。また、コレクタはＰ型の基板１１で、その不純物濃度は１０^１５個／ｃｍ^３程度である。

次に動作を説明する。
図１のチャージポンプ回路では、ダイオード接続したＮＭＯＳ１０とＰＭＯＳ２０を組み合わせて使用しているが、ダイオードの向きは同じであるので、その昇圧動作の原理は、図５のチャージポンプ回路と同じである。

即ち、クロック信号ＣＬＫが“Ｌ”のとき、奇数番目の接続点Ｎｉ（但し、ｉ＝１，３，５，・・・）に接続されたキャパシタ３０_ｉに、オン状態となった奇数番目のダイオードを介して前段の電圧が印可され、奇数番目の各キャパシタ３０_ｉはその電圧に充電される。そして、クロック信号ＣＬＫが“Ｈ”に変化すると、これらのキャパシタ３０_ｉのクロック信号ＣＬＫ側の電位が持ち上げられる。従って、接続点Ｎｉの電位はクロック信号ＣＬＫの振幅だけ上昇し、今度は偶数番目のダイオードがオン状態となる。これにより、オン状態となった偶数番目のダイオードを介して、偶数番目の接続点Ｎｊ（ｊ＝２，４，６，・・・）に前段の電圧が印可され、偶数番目の各キャパシタ３０_ｊはその電圧に充電される。

このように、クロック信号ＣＬＫが“Ｌ”と“Ｈ”に交互に変化することにより、奇数番目と偶数番目のダイオードが交互にオン・オフ制御され、キャパシタ３０_１〜３０_１９，６０に電荷が順次転送される。これにより、最終段の接続点Ｎ１９の電位は、電源電圧ＶＤＤのほぼ２０倍まで上昇し、キャパシタ６０が電源電圧ＶＤＤのほぼ２０倍の電圧に充電され、出力電圧ＶＯＵＴとして出力される。但し、実際の出力電圧ＶＯＵＴは、ＮＭＯＳ１０やＰＭＯＳ２０の順方向バイアスダイオード電圧や出力電流による電圧降下と、このＰＭＯＳ２０によって形成される寄生ＰＮＰのリーク電流のため、これよりも低い値になる。

次に、出力側に設けられたＰＭＯＳ２０_１の動作を、図４を参照して説明する。ここでは、入力電圧ＶＩＮとクロック信号ＣＬＫの振幅を電源電圧ＶＤＤに等しいものとし、各ＮＭＯＳ１０_１〜１０_１８の順方向バイアスダイオード電圧や出力電流による電圧降下を無視する。

定常状態において、チャージポンプ回路のキャパシタ３０_１８，３０_１９は、それぞれ、ほぼ１８ＶＤＤ，１９ＶＤＤに充電されている。
図４（ａ）に示すように、クロック信号ＣＬＫが“Ｈ”のとき、接続点Ｎ１８の電位は、クロック信号ＣＬＫＢの電圧にキャパシタ３０_１８の電圧を加えたものになるので、ほぼ１８ＶＤＤである。また、接続点Ｎ１９の電位は、クロック信号ＣＬＫの電圧にキャパシタ３０_１９の電圧を加えたものになるので、ほぼ２０ＶＤＤである。

従って、ＰＭＯＳ２０_１は逆方向バイアスとなってオフ状態となり、電流は流れない。また寄生ＰＮＰも逆方向バイアスとなるので、オフ状態となって電流は流れない。このとき、ソース領域２３は、接地電位ＧＮＤの基板１１に対して、ほぼ２０ＶＤＤの高電圧が印可されるが、このソース領域２３はＮ型のウエル２１内に形成されているので、Ｐ型の基板１１との間の耐圧は十分に確保されている。

この状態では、ＰＭＯＳ２０_１の前段のＮＭＯＳ１０_１８と後段のＰＭＯＳ２０_２が、共にオン状態となっている。これにより、前段のキャパシタ３０_１７からＮＭＯＳ１０_１８を通して、キャパシタ３０_１８へ電荷が移動し、このキャパシタ３０_１８の電圧は若干増加する。従って、接続点Ｎ１８の電位は、１８ＶＤＤよりも若干上昇する。

一方、キャパシタ３０_１９からＰＭＯＳ２０_２を通して、後段のキャパシタ６０へ電荷が移動し、このキャパシタ３０_１９の電圧は若干減少する。これにより、接続点Ｎ１９の電位は、２０ＶＤＤよりも若干下降する。

クロック信号ＣＬＫが“Ｈ”から“Ｌ”に変化すると、接続点Ｎ１８の電位は、クロック信号ＣＬＫＢの変化分（即ち、＋ＶＤＤ）だけ変化し、１９ＶＤＤよりも若干高い値（１９ＶＤＤ＋）となる。一方、接続点Ｎ１９の電位は、クロック信号ＣＬＫの変化分（即ち、−ＶＤＤ）だけ変化し、１９ＶＤＤよりも若干低い値（１９ＶＤＤ−）となる。
これにより、ダイオード接続されたＰＭＯＳ２０_１は順方向バイアスとなり、キャパシタ３０_１８に蓄積されていた電荷がキャパシタ３０_１９に移動し、接続点Ｎ１９の電位は再び１９ＶＤＤまで上昇する。

一方、寄生ＰＮＰでは、エミッタ（ドレイン領域２２）の電位が１９ＶＤＤ＋となり、ベース（ウエル２１）の電位が１９ＶＤＤ−になる。また、コレクタ（基板１１）は接地電位ＧＮＤに接続されているので、寄生ＰＮＰはオン状態となり、ドレイン領域２２からウエル２１と基板１１を介して、接地電位ＧＮＤにリーク電流が流れる。

このとき、ドレイン領域２２からウエル２１を介して基板１１に流れる電流（正孔の流れ）のかなりの部分が、接続点Ｎ１９から高濃度領域２５を通してウエル２１に流れ込む電子と再結合する。特に、この寄生ＰＮＰのエミッタは、高濃度層２２ｂと低濃度層２２ａの２層構造となっているので、電界傾度が緩和され、再結合率が高くなる。この結果、寄生ＰＮＰを通してドレイン領域２２から基板１１側へ流れるリーク電流は激減する。

シミュレーションによれば、ウエル２１を接続点Ｎ１９（ソース領域２３）に接続したことと、ドレイン領域２２及びソース領域２３を２層構造にしたことにより、寄生ＰＮＰを介してＰ型の基板１１に流れるリーク電流は、これらの対策を施さなかった場合に比べて、１／５に減少するという結果が出ている。

以上のように、本実施形態のチャージポンプ回路は、次のような利点がある。
（１） 昇圧された高電圧が印可される出力側のＭＯＳトランジスタ（ＰＭＯＳ２０_１，２０_２）を、Ｎ型のウエル２１の中に形成しているので、このウエル２１とＰ型の基板１１との間の耐圧が高くなる。これにより、従来のＮＭＯＳを用いたチャージポンプ回路におけるＮＭＯＳのドレイン・基板間耐圧以上のチャージポンプ出力電圧を生成することが可能になる。

（２） ＰＭＯＳ２０_１，２０_２のドレイン領域２２を、高濃度層２２ｂと低濃度層２２ａの２層構造としている。これにより、電界傾度が緩和されて正孔と電子の再結合率が高くなり、寄生ＰＮＰを通してドレイン領域２２から基板１１側へ流れるリーク電流を減少させることができる。
（３） 出力側のキャパシタ３０_１７〜３０_１９に直列に電流制限用の抵抗５０_１７〜５０_１９を接続している。これにより、寄生ＰＮＰに流れるリーク電流を制限することができる。

なお、本発明は、上記実施形態に限定されるものではなく、次のような種々の変形が可能である。
（ａ） 直列に接続するＭＯＳトランジスタの数は、２０個に限定されない。入力電圧ＶＩＮやクロック信号ＣＬＫの振幅と、目的とする出力電圧ＶＯＵＴに応じて必要な数のＭＯＳトランジスタを使用することができる。
（ｂ） ウエル２１内に形成する出力側のＰＭＯＳ２０の数は、２個に限定されない。昇圧された電圧が、ＮＭＯＳ１０の耐圧以上になる箇所にＰＭＯＳ２０を用いればよい。

（ｃ） プラスの高電圧を発生するためにＰ型の基板１１を使用しているが、マイナスの高電圧を必要とする場合には、Ｎ型の基板を用いることができる。この場合、Ｎ型の基板にＰＭＯＳを形成し、Ｐ型のウエル内にＮＭＯＳを形成する。
（ｄ） 出力側のキャパシタ３０_１７〜３０_１９に直列に接続した抵抗５０_１７〜５０_１９は必ずしも必要としない。クロック信号ＣＬＫ，ＣＬＫＢの信号経路の内部抵抗や、寄生ＰＮＰの内部抵抗によってリーク電流が制限されるのであれば、抵抗５０_１７〜５０_１９は不要である。
（ｅ） ウエル２１内に形成した出力側のＰＭＯＳ２０は、ドレイン領域２２とソース領域２３を共に２層構造としているが、ドレイン領域２２だけを２層構造にしても、同様の効果が得られる。

本発明の実施形態に係るチャージポンプ回路を示す回路図である。 図１中のＭＯＳトランジスタの構造を示す断面図である。 図２中の寄生ＰＮＰの構造を示す不純物濃度分布図である。 図１中のＰＭＯＳの動作を示す説明図である。 従来のチャージポンプ回路を示す回路図である。

符号の説明

１０_１〜１０_１８ ＮＭＯＳ
１１ 基板
１２，２２ ドレイン領域
１３，２３ ソース領域
１４，２４ ゲート電極
２０_１，２０_２ ＰＭＯＳ
２１ ウエル
２２ａ，２３ａ 低濃度層
２２ｂ，２３ｂ 高濃度層
２５ 高濃度領域
３０_１〜３０_１９，６０ キャパシタ
４０ インバータ
５０_１７〜５０_１９ 抵抗

Claims (3)

1. 第１導電型の半導体基板上に形成され、電圧入力端子と電圧出力端子の間に直列にダイオード接続された複数のＭＯＳトランジスタと、
   前記ＭＯＳトランジスタの接続点毎に設けられ、該接続点に一方の端子が接続された複数のキャパシタとを備え、
   前記複数のキャパシタの他方の端子に交互に逆相のクロック信号を与えることによって昇圧された出力電圧を生成するチャージポンプ回路において、
   前記複数のＭＯＳトランジスタの内で、前記電圧出力端子側の１以上のＭＯＳトランジスタは、
   前記半導体基板に設けられた第２導電型のウエル内に形成され、前記ウエルは、第１導電型不純物が低濃度に拡散された低濃度拡散層の内側に、第１導電型不純物が高濃度に拡散された高濃度拡散層を有する２層構造のドレイン領域を備える、
   ことを特徴とするチャージポンプ回路。
2. 前記半導体基板をＰ型基板とし、前記ウエルをＮ型ウエルとし、前記ＭＯＳトランジスタの内で前記電圧出力端子側の１以上のＭＯＳトランジスタをＰチャネル型ＭＯＳトランジスタとする、ことを特徴とする請求項１に記載のチャージポンプ回路。
3. 前記複数のキャパシタの内で前記電圧出力端子側の１以上のキャパシタは、直列に接続された電流制限用の抵抗を有する、ことを特徴とする請求項１または２に記載のチャージポンプ回路。

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