DE102004030920A1 - Verfahren zum Bilden einer Isolationsschicht in einem Halbleiterbauelement - Google Patents

Verfahren zum Bilden einer Isolationsschicht in einem Halbleiterbauelement Download PDF

Info

Publication number
DE102004030920A1
DE102004030920A1 DE102004030920A DE102004030920A DE102004030920A1 DE 102004030920 A1 DE102004030920 A1 DE 102004030920A1 DE 102004030920 A DE102004030920 A DE 102004030920A DE 102004030920 A DE102004030920 A DE 102004030920A DE 102004030920 A1 DE102004030920 A1 DE 102004030920A1
Authority
DE
Germany
Prior art keywords
trench
semiconductor substrate
etching
layer
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102004030920A
Other languages
English (en)
Other versions
DE102004030920B4 (de
Inventor
Cha Deok Icheon Dong
Il Keoun Han
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of DE102004030920A1 publication Critical patent/DE102004030920A1/de
Application granted granted Critical
Publication of DE102004030920B4 publication Critical patent/DE102004030920B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/906—Cleaning of wafer as interim step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Bilden einer Isolationsschicht in einem Halbleiterbauelement. Nachdem ein Graben zur Isolation gebildet wurde, wird eine Polymerschicht durch einen nachträglichen Reinigungsprozess unter Verwendung von BFN einem Stripping unterzogen. Ein vorbehandelnder Reinigungsprozess unter Verwendung von ausschließlich SC-1 wird ausgeführt und es wird dann ein Seitenwandoxidationsprozess ausgeführt. Es ist daher möglich, ein Versagen der Rauheit der Grabenseitenwand zu verbessern und auf einfache Art und Weise Polymer einem Stripping zu unterziehen. Darüber hinaus wird ein Herstellungsprozess für eine Isolationsschicht vereinfacht, da ein herkömmlicher PET-Prozess weggelassen wird. Es ist auch möglich, vor dem Seitenwandoxidationsprozess ein Ausdiffundieren von durch einen vorbehandelnden Reinigungsprozess unter Verwendung von CLN N in ein Halbleitersubstrat injizierten Dotierstoffen zu verhindern. Durch Bilden einer Abschrägung an der oberen Kante eines Grabens ist es ebenso möglich, ein Phänomen der Verdünnung der Gate-Oxidschicht dahingehend zu verhindern, dass die Gate-Oxidschicht an der Grabenkante dünner als eine gewünschte Dicke abgeschieden wird. Es ist auch möglich, elektrische Eigenschaften eines Bauelements zu verbessern, da eine aktive Region sowie eine gewünschte kritische Abmessung sichergestellt werden.

Description

  • Diese Anmeldung nimmt die Priorität der koreanischen Patentanmeldung Nr. 2003-0089983, eingereicht am 11. Dezember 2003, in Anspruch, deren Inhalt hiermit durch Bezugnahme vollständig aufgenommen wird.
  • Hintergrund
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Bilden einer Isolationsschicht in einem Halbleiterbauelement, und weiter insbesondere auf ein Verfahren zum Bilden eines selbstausgerichteten Musters mit flachem Graben in einem NAND-Flash-Bauelement.
  • Im Allgemeinen werden, um einen Transistor auf einem Halbleitersubstrat zu bilden, eine aktive Region, die elektrisch elektrifiziert ist, und eine Isolationsregion zum Verhindern elektrischer Elektrifizierung und isolierende Elemente in dem Halbleitersubstrat gebildet. Ein Abschnitt des Halbleitersubstrats in der Isolationsregion wird geätzt und dann gefüllt, um eine Isolationsschicht zu bilden.
  • Herkömmlicherweise wird, nachdem das Halbleitersubstrat in der Isolationsregion geätzt wurde, ein Nachätzbehandlungs-PET-Prozess für ein dünnes Ätzen einer Grabenseitenwand implementiert. Zu diesem Zeitpunkt wird aufgrund eines durch den PET-Prozess erzeugten Polymers einer Kohlenstoffserie eine abnorme Schicht gebildet, was dazu führt, dass eine ungleichmäßige Oxidation in einem nachfolgenden Oxidationsprozess auftritt.
  • 1A und 1B sind TEM-Aufnahmen zum Erklären der Beschädigung der Seitenwand durch einen herkömmlichen Prozess.
  • Gemäß den 1A und 1B wird das durch den Ätzprozess exponierte Halbleitersubstrat nachdem ein Graben zur Isolation gebildet wurde, beschädigt, wenn ein Nachreinigungsprozess ausgeführt wird. Eine Beschädigung des Halbleitersubstrats innerhalb des Grabens beeinflusst die Eigenschaften der Isolationsschicht nachteilig.
  • 2 ist eine TEM-Aufnahme, die darstellt, dass die abnorme Schicht der Kohlenstoffserie nach dem PET-Prozess des Standes der Technik gebildet wird.
  • 3 ist eine TEM-Aufnahme zum Erklären der Ungleichheit einer Seitenwandoxidschicht im Stand der Technik.
  • 4 zeigt eine Tabelle einer TEM EDS-Analyse für die Seitenwandoxidschicht im Stand der Technik.
  • Gemäß den 2 bis 4 wird eine abnorme Schicht einer Karbonserie innerhalb des Grabens gebildet, wenn ein Graben durch einen Isolationsätzvorgang gemäß einem herkömmlichen Isolationsprozess gebildet wird und ein PET-Prozess ausgeführt wird.
  • Wenn das Innere des Grabens, in dem die abnorme Schicht gebildet wird, einem Seitenwandoxidationsprozess ausgesetzt wird, dann wird eine sehr ungleichmäßige Seitenwandoxidschicht gebildet. Demnach tritt dort ein Problem auf, dass eine beabsichtigte Grabenform schwierig herzustellen ist. Es ist darüber hinaus unmöglich, die aufgrund des Ätzens entstehende Beschädigung zu reduzieren.
    •
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung wurde erfunden, um die vorerwähnten Probleme zu lösen, und ein Ziel der vorliegenden Erfindung ist es, ein Verfahren zum Bilden einer Isolationsschicht in einem Halbleiterbauelement zur Verfügung zu stellen, in dem die Rauheit einer Grabenseitenwand verbessert wird durch Ausführen eines vorbestimmten Reinigungsprozesses, nachdem ein Graben zur Isolation geätzt wurde, und eine gleichförmige Seitenwandoxidschicht gebildet wird, da ein PET-Prozess weggelassen wird.
  • Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung wird zur Verfügung gestellt ein Verfahren zum Bilden einer Isolationsschicht in einem Halbleiterbauelement, mit den Schritten: sequenzielles Bilden einer Tunneloxidschicht, einer leitenden Schicht und einer harten maskierenden Schicht auf einem Halbleitersubstrat; Bilden eines Fotolackmusters durch welches eine Isolationsregion auf der harten maskierenden Schicht geöffnet wird, Ätzen der harten maskierenden Schicht, der leitenden Schicht, der Tunneloxidschicht und des Halbleitersubstrats durch Ausführen eines Ätzprozesses unter Verwendung der Fotolackstruktur als eine Ätzmaske, wodurch ein Graben gebildet wird; Stripping (englisch = „stripping") des Fotolackmusters und anschließendes Implementieren eines ersten Reinigungsprozesses zum Stripping von Nebenprodukten, die erzeugt werden, wenn der Ätzprozess zum Bilden des Grabens ausgeführt wird; Implementieren eines Seitenwandoxidationsprozesses, um eine Seitenwandoxidschicht innerhalb des Grabens zu bilden; und Abscheiden einer Feldoxidschicht auf der gesamten Struktur, Ausführen eines Polierprozesses unter Verwendung der harten maskierenden Schicht als eine Stoppschicht, und anschließendes Stripping der harten maskierenden Schicht, um eine Isolationsschicht zu bilden.
  • In dem vorerwähnten Verfahren zum Bilden einer Isolationsschicht in einem Halbleiterbauelement gemäß einer anderen Ausführungsform der vorliegenden Erfindung, wird der Reinigungsprozess ausgeführt unter Verwendung von BFN (B[Piranha(H2SO4 + H2O2)] + F 50 : 1 verdünnte HF + N[SC-1(NH4OH/H2O2/H2O)]), wobei eine HF-Eintauchzeit (englisch = „dip out time") zwischen 1 und 30 Sekunden liegt.
  • In dem vorerwähnten Verfahren zum Bilden einer Isolationsschicht in einem Halbleiterbauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung enthält das Verfahren weiterhin den Schritt des Ausführens eines zweiten Reinigungsprozesses unter Verwendung von CLN N (SC-1(NH4OH/H2O2/H2O)) nach dem ersten Reinigungsprozess.
    •
  • Kurze Beschreibung der Zeichnungen
  • Ein vollständigeres Verständnis der vorliegenden Erfindung kann erzielt werden durch Bezugnahme auf die folgende Beschreibung, wenn sie im Zusammenhang mit den begleitenden Zeichnungen gesehen wird, in denen:
  • 1A und 1B TEM-Aufnahmen zum Erklären einer Seitenwandbeschädigung durch einen herkömmlichen Prozess sind;
  • 2 eine TEM-Aufnahme ist, die zeigt, dass eine abnorme Schicht einer Karbonserie nach einem PET-Prozess in dem Stand der Technik gebildet wird;
  • 3 eine TEM-Aufnahme zum Erklären der Ungleichheit einer Seitenwandoxidschicht im Stand der Technik ist;
  • 4 eine Tabelle einer TEM EDS-Analyse für eine Seitenwandoxidschicht im Stand der Technik zeigt;
  • 5A bis 5D Querschnitte sind, die ein Verfahren zum Bilden einer Isolationsschicht gemäß der vorliegenden Erfindung darstellen;
  • 6 eine TEM-Aufnahme ist, nachdem ein Graben zur Isolation gemäß der vorliegenden Erfindung gebildet wurde; und
  • 7A eine TEM-Aufnahme der Oberseite des Grabens nach dem Oxidieren der Seitenwand ist, und 7B eine TEM-Aufnahme an der Unterseite des Grabens nach dem Oxidieren der Seitenwand ist.
  • Detaillierte Beschreibung bevorzugter Ausführungsformen
  • Es werden nun die bevorzugten Ausführungsformen gemäß der vorliegenden Erfindung im Detail mit Bezug auf die begleitenden Zeichnungen beschrieben. Da die bevorzugten Ausführungsformen zu dem Zweck zur Verfügung gestellt werden, dass der Durchschnittsfachmann des Standes der Technik in der Lage ist, die vorliegende Erfindung zu verstehen, können sie in verschiedener Art und Weise modifiziert werden, und der Schutzbereich der vorliegenden Erfindung ist durch die bevorzugten Ausführungsformen, die im Folgenden beschrieben sind, nicht beschränkt. Gleiche Bezugszeichen werden verwendet, um die gleichen oder ähnliche Teile zu bezeichnen.
  • 5A bis 5D sind Querschnitte, die ein Verfahren zum Bilden einer Isolationsschicht gemäß der vorliegenden Erfindung darstellen.
  • Gemäß der 5A werden ein Ionenimplantationsprozess zum Bilden einer Senke und Kontrollieren der Threshold-Spannung auf einem Halbleitersubstrat 10 ausgeführt, wodurch eine Senke und eine Ionenschicht zum Kontrollieren der Threshold-Spannung (nicht dargestellt) gebildet werden. Es ist bevorzugt, dass die Senke eine Dreifachsenke ist, einschließlich einer N-Senke und einer P-Senke.
  • Eine Tunneloxidschicht 20, eine leitende Schicht 30 und eine harte maskierende Schicht 40 werden auf dem Halbleitersubstrat 10 gebildet, in welchem die Senke und die Ionenschicht zum Kontrollieren der Threshold-Spannung gebildet sind.
  • In dem obigen kann, bevor die Tunneloxidschicht 20 abgeschieden wird, ein Vorbehandlungsreinigungsprozess durch Verwendung von SC-1 (Standardreinigung (englisch = „standard cleaning")-1), zusammengesetzt aus DHF (verdünnte HF), in welchem das Mischverhältnis von H2O und HF 50:1 beträgt, aus NH4OH, H2O2 und H2O, oder aus SC-1, zusammengesetzt aus BOE (gepufferte Oxid-Ätze), bei welcher das Mischungsverhältnis von NH4F und HF 100:1 bis 300:1 beträgt, aus NH4OH, H2O2 und H2O, implementiert werden.
  • Es ist bevorzugt, dass die Tunneloxidschicht 20 gebildet wird durch einen trockenen oder nassen Oxidationsmodus in einer Dicke von 70 bis 100 Å bei einer Temperatur von 750 bis 850°C nach dem Reinigungsprozess. Nachdem die Tunneloxidschicht 20 gebildet wurde, wird ein Aushärtprozess unter Verwendung von N2O Gas bei einer Temperatur von 900 bis 910°C für 20 Minuten ausgeführt, und es wird dann ein Aushärtprozess unter Verwendung von N2 Gas ausgeführt. Eine Grenzschichtdefektdichte des Halbleitersubstrats 10 wird somit minimiert.
  • Es ist bevorzugt, dass die leitende Schicht 30 unter Verwendung einer Polysiliziumschicht gebildet wird, die mittels eines nachfolgenden Prozesses als ein Teil eines Floating-Gates verwendet werden wird. Es ist bevorzugt, dass die leitende Schicht 30 aus einer undotierten dünnen amorphen Siliziumschicht mit einer Dicke von 250 bis 500 Å unter Verwendung eines SiH4 Gases oder eine Si2H6 Gases mittels eines Niederdruck CVD-(LPCVD)Verfahrens bei einer Temperatur von 500 bis 550°C und einem Druck von 0.1 bis 3.0 Torr gebildet wird.
  • Die harte maskierende Schicht 40 wird bevorzugt unter Verwendung einer Materialschicht einer Nitridschichtserie gebildet, und schützt eine untere Struktur, wenn später der Graben geätzt wird. Es ist bevorzugt, dass die harte maskierende Schicht 40 unter Verwendung einer Nitridschicht mit einer Dicke von 900 bis 1200 Å mittels eines LPCVD-Verfahrens gebildet wird.
  • 6 ist eine TEM-Aufnahme nachdem ein Graben zur Isolation gemäß der vorliegenden Erfindung gebildet wurde.
  • Gemäß der 5B und der 6 werden, nachdem ein Fotolackmuster 50 zum Bilden eines Grabens 55 zur Isolation gebildet wurde, die harte maskierende Schicht 40, die leitende Schicht 30, die Tunneloxidschicht 20 und das Halbleitersubstrat 10 sequenziell mittels eines Ätzprozesses unter Verwendung der Fotolackstruktur 50 als eine Ätzmaske geätzt. Somit wird der Graben 55 zur Isolation gebildet.
  • In dem Obigen ist es bevorzugt, dass eine Fotolackschicht mit 3000 bis 10000 Å Dicke beschichtet wird, und dass die Fotolackschicht 50 dann durch Ausführen eines Fotografierätzprozesses unter Verwendung einer Maske zur Isolation gebildet wird. Graben 55 wird bevorzugt gebildet, um eine Steigung eines vorbestimmten Winkels (80 bis 88°) aufzuweisen. Es ist bevorzugt, dass die obere Kante des Grabens 55 einen Neigungswinkel mit einer Weite von etwa 100 bis 200 Å aufweist. Zu diesem Zeitpunkt wird innerhalb des Grabens 55 (siehe 6) eine Polymerschicht 58 gebildet.
  • Gemäß der 5C wird das Fotolackmuster 50 mittels eines vorbestimmten Stripping-Prozesses einem Stripping unterzogen. Ein erster Reinigungsprozess zum Stabilisieren der Rauheit der Grabenseitenwand und zum Stripping der verbleibenden Polymerschicht 58 wird dann ausgeführt.
  • Es ist bevorzugt, dass der erste Reinigungsprozess unter Verwendung von BFN (B[Piranha(H2SO4 + H2O2)] + F 50 : 1 verdünnte HF) +N[SC-1(NH4OH/H2O2/H2O)]). Es ist bevorzugt, dass in dem ersten Reinigungsprozess unter Verwendung von BFN eine erste HF-Eintauchzeit innerhalb 30 Sekunden (1 – 30 Sekunden) minimiert wird. Dies dient dazu, um das Halbleitersubstrat 10 und die zum Zeitpunkt des Reinigungsprozesses exponierte Tunneloxidschicht 20 davor zu schützen, geätzt zu werden.
  • 7A ist eine TEM-Aufnahme der Oberseite des Grabens nach dem Oxidieren der Seitenwand und 7B ist eine TEM-Aufnahme des Bodens des Grabens nach dem Oxidieren der Seitenwand.
  • Gemäß den 5D, 7A und 7B wird, nachdem ein vorbehandelnder zweiter Reinigungsprozess ausgeführt wurde, ein Seitenwandoxidationsprozess zum Kompensieren des Ätzschadens an der Grabenseitenwand ausgeführt, um eine Seitenwandoxidschicht 60 zu bilden. Nachdem Feldoxidschicht auf der gesamten Struktur abgeschieden wurde, wird ein eine harte maskierende Schicht 40 als eine Stoppschicht verwendender Polierprozess ausgeführt, und es wird dann eine (nicht-dargestellte) Isolationsschicht durch Stripping der harten maskierenden Schicht 40 gebildet.
  • Es ist bevorzugt, dass der zweite Reinigungsprozess unter Verwendung von CLN N(SC-1(NH4OH/H2O2/H2O)) durchgeführt wird. Es ist effektiv, das Ausgasen von Dotierstoffen zu kontrollieren, die bereits aufgrund eines exzessiven Exponierens gegenüber dem HF-Eintauchen ionenimplantiert sind, indem der Reinigungsprozess nur unter Verwendung nur von SC-1 durchgeführt wird, und die Seitenwandoxidschicht 60 durch nachfolgende Prozesse gleichförmig zu bilden. Nachdem der vorbehandelnde Reinigungsprozess ausgeführt wurde, wird, um den durch Bilden des Grabens 55 der Seitenwand zugeführten Schaden zu kompensieren, die obere Kante des Grabens 55 abgerundet und eine kritische Dimension (CD) einer aktiven Region reduziert, und es wird der Seitenwandoxidationsprozess ausgeführt, um die Seitenwandoxidschicht 60 mit einer gleichförmigen Dicke von 30 bis 100 Å (siehe 7A und 7B) zu bilden. Darüber hinaus wird die Seitenwandoxidschicht 60 durch Ausführen des Seitenwandoxidationsprozesses in einem trockenen oder nassen Oxidationsmodus bei einer Temperatur von 700 bis 900°C gebildet, so dass ein Ausdiffundieren der bei Anwendung eines Hochtemperaturprozesses (über 1000°C, 1000 bis 1100°C) bereits injizierten Dotierstoffe gesteuert wird und obere Kante des Grabens 55 abgerundet wird.
  • In der Feldoxidschicht ist es bevorzugt, dass eine HDP-Oxidschicht mit 4000 bis 6000 Å Dicke auf der gesamten Struktur gebildet wird, in welcher der Graben 55 unter Berücksichtigung des Spiels eines nachfolgenden Polierprozesses gebildet wird. Zu diesem Zeitpunkt ist es bevorzugt, dass das Innere des Grabens 55 vollständig gefüllt wird, so dass sich darin Leerraum bildet. Der Polierprozess schließt bevorzugt das Ausführen eines chemisch-mechanischen Polierens (CMP) unter Verwendung der harten maskierenden Schicht 40 als eine Stoppschicht ein. Zu diesem Zeitpunkt ist es möglich, die Höhe der Isolationsschicht durch Einstellen eines Polierzieles des Polierprozesses zu steuern. Nachdem der Polierprozess ausgeführt wurde, wird die harte maskierende Schicht 40 durch einen Nitridschicht-Stripping-Prozess unter Verwendung einer Phosphorsäure (H3PO4)-Lösung einem Stripping unterzogen.
  • Gemäß der vorliegenden, oben beschriebenen Erfindung wird eine Polymerschicht durch einen nachträglichen Reinigungsprozess unter Verwendung von BFN einem Stripping unterzogen, nachdem ein Graben für eine Isolation gebildet wurde. Ein vorbehandelnder Reinigungsprozess, der nur SC-1 verwendet, wird ausgeführt, und es wird dann ein Seitenbandoxidationsprozess implementiert. Es ist somit möglich, eine verschlechterte Rauheitseigenschaft der Grabenseitenwand zu verbessern, und Polymer auf einfache Art und Weise einem Stripping zu unterziehen.
  • Darüber hinaus wird ein Herstellungsprozess für eine Isolationsschicht vereinfacht, da ein herkömmlicher PET-Prozess weggelassen wird.
  • Es ist auch möglich, dass Ausdiffundieren von durch einen CLN N verwendenden, vorbehandelnden Reinigungsprozess in ein Halbleitersubstrat injizierten Dotierstoffen vor einem Seitenwandoxidationsprozess zu verhindern.
  • Durch Bilden einer Abschrägung an der oberen Kante eines Grabens ist es ebenso möglich, ein Phänomen der Verdünnung der Gate-Oxidschicht dahingehend zu verhindern, dass die Gate-Oxidschicht an der Grabenkante dünner als eine gewünschte Dicke abgeschieden wird. Es ist auch möglich, die elektrischen Eigenschaften eines Bauelements durch Sicherstellen einer aktiven Region sowie einer gewünschten kritischen Dimension zu verbessern.

Claims (5)

  1. Verfahren zum Bilden eines Grabens für eine Isolationsschicht, mit den Schritten: Bilden einer Ätzmaske auf einem Halbleitersubstrat; Ätzen des Halbleitersubstrats, um einen Graben durch Verwendung der Ätzmaske zu bilden; Ausführen eines ersten Reinigungsprozesses zum Entfernen von Nebenprodukten durch Verwendung von BFN (B(Piranha(H2SO4 + H2O2)) + F(50 : 1 verdünnt HF) + N(SC-1(NH4OH/H2O2/H2O))) nach einem Stripping einer verbleibenden Ätzmaske; und Ausführen eines Seitenwandoxidationsprozesses, in um dem Graben eine Seitenwandoxidschicht zu bilden.
  2. Verfahren nach Anspruch 1, weiterhin aufweisend den Schritt des Ausführens eines zweiten Reinigungsprozesses durch Verwendung von CLN N(SC-1(NH4OH/H2O2/H2O)) nach Ausführung des ersten Reinigungsprozesses.
  3. Verfahren zum Bilden einer Isolationsschicht in einem Halbleiterbauelement, mit den Schritten: sequenzielles Bilden einer Tunneloxidschicht, einer leitenden Schicht und einer harten maskierenden Schicht auf einem Halbleitersubstrat; Bilden eines Fotolackmusters auf der harten maskierenden Schicht, durch welche eine Isolationsregion geöffnet wird; Ätzen der harten maskierenden Schicht, der leitenden Schicht, der Tunneloxidschicht und des Halbleitersubstrats mittels eines Ätzprozesses unter Verwendung des Fotolackmusters als eine Ätzmaske, wodurch ein Graben gebildet wird; Stripping des Fotolackmusters und anschließendes Implementieren eines ersten Reinigungsprozesses zum Stripping von zum Zeitpunkt des Ätzprozesses zur Bildung des Grabens erzeugten Nebenprodukten; Implementieren eines Seitenwandoxidationsprozesses, um eine Seitenwandoxidschicht innerhalb des Grabens zu bilden; und Abscheiden einer Feldoxidschicht auf der gesamten Struktur, Ausführen ei nes Polierprozesses unter Verwendung der harten maskierenden Schicht als eine Stoppschicht und anschließendes Stripping der harten maskierenden Schicht, um die Isolationsschicht zu bilden.
  4. Verfahren nach Anspruch 3, wobei der Reinigungsprozess ausgeführt wird unter Verwendung von BFN (B(Piranha(H2SO4 + H2O2)) + F (50 : 1 verdünnte HF) + N(SC-1(NH4OH/H2O2/H2O))), wobei eine HF-Eintauchzeit 1 bis 30 Sekunden beträgt.
  5. Verfahren nach Anspruch 1, weiterhin aufweisend den Schritt des Ausführens eines zweiten Ätzprozesses unter Verwendung von CLN N(SC-1(NH4OH/H2O2/H2O)), nach dem ersten Reinigungsprozess.
DE102004030920A 2003-12-11 2004-06-25 Verfahren zum Bilden einer Grabenisolationsschicht in einem Halbleiterbauelement Expired - Lifetime DE102004030920B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2003-0089983A KR100526575B1 (ko) 2003-12-11 2003-12-11 반도체 소자의 소자 분리막 형성 방법
KR2003-89983 2003-12-11

Publications (2)

Publication Number Publication Date
DE102004030920A1 true DE102004030920A1 (de) 2005-07-07
DE102004030920B4 DE102004030920B4 (de) 2011-07-28

Family

ID=34651365

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004030920A Expired - Lifetime DE102004030920B4 (de) 2003-12-11 2004-06-25 Verfahren zum Bilden einer Grabenisolationsschicht in einem Halbleiterbauelement

Country Status (5)

Country Link
US (1) US7125784B2 (de)
JP (1) JP2005175421A (de)
KR (1) KR100526575B1 (de)
DE (1) DE102004030920B4 (de)
TW (1) TWI253118B (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200625437A (en) * 2004-12-30 2006-07-16 Macronix Int Co Ltd Shallow trench isolation process of forming smooth edge angle by cleaning procedure
KR100639460B1 (ko) * 2004-12-30 2006-10-26 동부일렉트로닉스 주식회사 플래시 메모리 소자의 게이트 형성 방법
KR100624962B1 (ko) * 2005-07-04 2006-09-15 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
US7381649B2 (en) * 2005-07-29 2008-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for a multiple-gate FET device and a method for its fabrication
KR100726093B1 (ko) * 2006-07-28 2007-06-08 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
CN103367233B (zh) * 2012-03-29 2016-10-05 中芯国际集成电路制造(上海)有限公司 大马士革结构的制作方法
JP7142461B2 (ja) * 2018-05-14 2022-09-27 東京エレクトロン株式会社 基板処理方法、基板処理装置および基板処理システム

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034393A (en) * 1997-06-16 2000-03-07 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device using trench isolation and manufacturing method thereof
US6013551A (en) * 1997-09-26 2000-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacture of self-aligned floating gate, flash memory cell and device manufactured thereby
ATE259681T1 (de) * 1998-04-16 2004-03-15 Semitool Inc Verfahren und gerät zur behandlung eines werkstückes, wie ein halbleiterwafer
KR100280106B1 (ko) * 1998-04-16 2001-03-02 윤종용 트렌치 격리 형성 방법
US6316055B1 (en) * 1998-05-01 2001-11-13 Virginia Tech Intellectual Properties, Inc. Near-room temperature thermal chemical vapor deposition of oxide films
US6232228B1 (en) * 1998-06-25 2001-05-15 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor devices, etching composition for manufacturing semiconductor devices, and semiconductor devices made using the method
KR20000027010A (ko) 1998-10-26 2000-05-15 김영환 반도체 장치의 소자 격리 방법
KR20000042981A (ko) * 1998-12-28 2000-07-15 김영환 소자분리막의 트렌치모서리 라운딩방법
US20010052626A1 (en) * 1999-09-14 2001-12-20 Integrated Device Technology, Inc. Method for fabricating dual-gate structure
JP2001345375A (ja) * 2000-05-31 2001-12-14 Miyazaki Oki Electric Co Ltd 半導体装置および半導体装置の製造方法
KR100335999B1 (ko) * 2000-07-25 2002-05-08 윤종용 자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법
JP2002093800A (ja) * 2000-09-14 2002-03-29 Nissan Motor Co Ltd 炭化珪素半導体装置の製造方法
JP2002134634A (ja) * 2000-10-25 2002-05-10 Nec Corp 半導体装置及びその製造方法
KR20020060815A (ko) * 2001-01-12 2002-07-19 동부전자 주식회사 반도체 소자의 얕은 트렌치 분리 형성 방법
US6440816B1 (en) * 2001-01-30 2002-08-27 Agere Systems Guardian Corp. Alignment mark fabrication process to limit accumulation of errors in level to level overlay
US6641678B2 (en) * 2001-02-15 2003-11-04 Micell Technologies, Inc. Methods for cleaning microelectronic structures with aqueous carbon dioxide systems
US20020130357A1 (en) * 2001-03-14 2002-09-19 Hurley Kelly T. Self-aligned floating gate flash cell system and method
JP3923768B2 (ja) * 2001-09-19 2007-06-06 株式会社東芝 半導体基板構造の製造方法
KR100426485B1 (ko) * 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
KR100499630B1 (ko) * 2002-10-08 2005-07-05 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100550779B1 (ko) * 2003-12-30 2006-02-08 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR100602322B1 (ko) * 2004-04-20 2006-07-14 에스티마이크로일렉트로닉스 엔.브이. 플래시 메모리 소자의 제조방법 및 이를 통해 제조된플래시 메모리 소자

Also Published As

Publication number Publication date
KR20050057792A (ko) 2005-06-16
DE102004030920B4 (de) 2011-07-28
JP2005175421A (ja) 2005-06-30
US7125784B2 (en) 2006-10-24
US20050130433A1 (en) 2005-06-16
KR100526575B1 (ko) 2005-11-04
TWI253118B (en) 2006-04-11
TW200520097A (en) 2005-06-16

Similar Documents

Publication Publication Date Title
DE102006062035B4 (de) Verfahren zum Entfernen von Lackmaterial nach einer Implantation mit hoher Dosis in einem Halbleiterbauelement
DE102005021190B4 (de) Verfahren zur Herstellung eines Flash-Speicherbauelements und Flash-Speicherbauelement
DE4142469B4 (de) Verfahren zur Erzeugung und zur Entfernung von temporären Siliziumdioxid-Strukturen
DE69534870T2 (de) Verfahren zur Herstellung eines flachen Grabens zur Isolierung von zwei nebeneinanderliegenden tiefen Gräben unter Verwendung eines Silizidierungsprozesses
DE102006037710B4 (de) Verfahren zur Herstellung einer Grabenisolation eines Halbleiterbauelements
KR0161402B1 (ko) 불휘발성 메모리 제조방법
US6964913B2 (en) Method for forming floating gate in flash memory device
DE10360537A1 (de) Tiefe Isolationsgräben
US7211484B2 (en) Method of manufacturing flash memory device
DE10258787A1 (de) Verfahren zum Herstellen eines selbstausgerichteten potenzialfreien Gates in einer Flashspeicherzelle
DE102007052289A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit Recess-Gate
DE10235793B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung (MOS-Transistor)
DE102004030172A1 (de) Verfahren zum Herstellen von Flash-Speicherbauelementen
DE10256978B4 (de) Verfahren zum Herstellen einer Flashspeicherzelle
DE102004060669A1 (de) Verfahren zum Bilden einer Wandoxidschicht und einer Isolationsschicht in einem Flashspeicherbauelement
DE102004030920B4 (de) Verfahren zum Bilden einer Grabenisolationsschicht in einem Halbleiterbauelement
DE10211898A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE10221884A1 (de) Verfahren zum Herstellen einer Schicht-Anordnung, Schicht-Anordnung und Speicher-Anordnung
DE102004060446B4 (de) Verfahren zum Bilden einer Gate-Elektrode in einem nicht volatilen Speicherbauelement
DE102005021988A1 (de) Verfahren zur Herstellung eines Flash-Speicherbauelements
DE102005022574A1 (de) Halbleiterspeicherbauelement mit Isolationsgrabenstruktur und zugehöriges Herstellungsverfahren
DE102008028721A1 (de) Flash-Speicher-Baustein und Verfahren zu seiner Herstellung
DE10346609B4 (de) Verfahren zum Herstellen von Seitenwand-Oxidfilmen an einer Seitenwand einer Gateelektrode in einer Flash-Speicherzelle
DE102008029867A1 (de) Verfahren zur Herstellung eines Flash-Speicherbauelementes
DE102004063624A1 (de) Verfahren zur Herstellung einer Split-Gate-Flash-Speichereinrichtung

Legal Events

Date Code Title Description
8127 New person/name/address of the applicant

Owner name: MAGNACHIP SEMICONDUCTOR, LTD., CHEONGJU, KR

8127 New person/name/address of the applicant

Owner name: HYNIX SEMICONDUCTOR INC., ICHON, KYONGGI, KR

8110 Request for examination paragraph 44
R018 Grant decision by examination section/examining division
8125 Change of the main classification

Ipc: H01L 21/762 AFI20051017BHDE

R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021824700

Ipc: H01L0021762000

Effective date: 20110209

R082 Change of representative

Representative=s name: EISENFUEHR, SPEISER & PARTNER, DE

Representative=s name: EISENFUEHR, SPEISER & PARTNER, 20355 HAMBURG, DE

R020 Patent grant now final

Effective date: 20111029

R081 Change of applicant/patentee

Owner name: MICRON TECHNOLOGY, INC., BOISE, US

Free format text: FORMER OWNER: HYNIX SEMICONDUCTOR INC., ICHEON, KYONGGI, KR

Effective date: 20120116

R082 Change of representative

Representative=s name: EISENFUEHR SPEISER PATENTANWAELTE RECHTSANWAEL, DE

Effective date: 20120116

R071 Expiry of right