CN109494155B - 形成西格玛形状源极/漏极晶格的方法、设备及系统 - Google Patents

形成西格玛形状源极/漏极晶格的方法、设备及系统 Download PDF

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Abstract

本发明涉及形成西格玛形状源极/漏极晶格的方法、设备及系统，其揭示形成一西格玛形状源极/漏极晶格的方法、设备及系统中的至少一种。一鳍片形成在一半导体衬底上。一栅极区域形成在该鳍片的上方。在邻接该鳍片的底部的一源极区域以及一漏极区域中，一第一凹槽空腔形成于该源极区域中，以及一第二凹槽空腔形成于该漏极区域中。该第一凹槽空腔以及第二凹槽空腔包括相对于一垂直轴形成一角度的侧壁。该第一以及第二凹槽空腔的部分于该鳍片的下方延伸。于该第一凹槽空腔中，形成一第一稀土氧化物层，以及于该第二凹槽空腔中，形成一第二稀土氧化物层。

Description

形成西格玛形状源极/漏极晶格的方法、设备及系统
技术领域
一般而言，本发明涉及复杂半导体装置的制造，更具体而言，涉及形成一西格玛(sigma)形状晶格于源极/漏极区域。
背景技术
先进集成电路，(如CPU、存储装置、ASIC(专用集成电路)等)的制造，需要根据一指定的电路布局在一给定芯片区域中形成大量的电路元件。其中，所谓的氧化金属物场效应晶体管(MOSFET或FET)代表了基本决定了集成电路的形成的一种重要的电路元件。一FET是一种通常包括一源极区域、一漏极区域、位于该源极区域以及该漏极区域之间的一沟道区域，以及位于该沟道区域上方的一栅极电极的装置。
与具有一平面结构的一平面型FET相比，有所谓的3D装置，例如一说明性的finFET装置，其为一三维结构。更具体而言，在一finFET中，形成一通常垂直放置的鳍状有源(active)区域，且一栅极电极包围该鳍状有源区域的两侧和该上表面以形成一三角结构，以便使用具有一三维结构而非一平面结构的一沟道。在某些情况下，一绝缘帽层，例如氮化硅，位于该鳍片的顶部，且该finFET装置仅具有一双栅结构。
为了提高FET的工作速度，并在一集成电路装置上增加FET的密度，装置设计者多年来已大大将减小FET的物理尺寸。更具体而言，FET的该沟道长度已显著减小，此导致了FET的切换速度的提高。然而，一FET的沟道长度的减小也减小了源极区域以及漏极区域之间的距离。在某些情况下，该源极和该漏极之间的分隔距离的减少使得其难以有效地抑制该沟道的电势受到该漏极的电势的不利影响。这有时被称为短沟道效应，其中，作为一有源开关的该FET的特性被退化。
在现代的finFET装置中，一电流泄露的问题可能会发生在源极/漏极区域之间。图1示出了现有技术的finFET装置的一程式化(stylized)描述。
一装置100包括一衬底层105(例如，硅衬底、硅锗衬底等)。使用各种技术中的一种，一鳍片130形成于该衬底层105上。各鳍片130可以是一鳍片结构的一部分，该鳍片结构可包括鳍片130以及可沉积在鳍片130上的多个材料层。
一栅极形成140可形成在该鳍片130的上方。该栅极形成包括一栅极多晶硅层142，以及一栅极帽层150形成在该栅极多晶硅层142的上方。该栅极形成140还包括一栅极间隔物160。
位于该栅极形成140的下方邻近该鳍片130的是一源极区域132以及一漏极区域136。一源极EPI(epitaxial；外延)特征134可形成在该源极区域132中，以及一漏极EPI特征138可形成在该漏极区域136中。
在大多数情况下，所谓的“穿通(punch-through)”效应可能发生在鳍片130的底部。该穿通效应指的是源极区域132以及漏极区域136之间的一电流，如箭头175所描绘。源极区域132以及漏极区域136之间的隔离问题会导致各种漏电流的问题。
在典型的情况下，鳍片130的底部可以比鳍片130的顶部更宽。这种较厚的鳍片可导致一电流泄露路径在装置100的关断(OFF)状态下发展。此外，一衬底电流泄露路径可如箭头180所示发展。此路径可能导致源极/漏极区域以及衬底之间的电流泄露。围绕源极区域132以及漏极区域136的电流泄露问题可能导致导通(ON)状态下的源极/漏极(S/D)结泄露，导致装置100的性能劣化。这些电流泄露问题可能导致包括栅极控制等各种问题。
本发明可解决和/或至少减少上述问题中的一个或多个问题。
发明内容
下面给出了本发明的一简化摘要，以便对本发明的一些方面提供基本的理解。本摘要不是对本发明的一详尽概述。其不打算标识本发明的关键或关键元件，或划定本发明的范围。其唯一目的是以简化形式提出一些概念，作为后续讨论的更详细描述的序言。
一般而言，本发明涉及形成一西格玛形状源极/漏极晶格的各种方法、设备及系统。一鳍片形成在一半导体衬底上。一栅极区域形成在该鳍片的上方。在邻接该鳍片的底部的一源极区域以及一漏极区域中，一第一凹槽空腔形成于该源极区域中，且一第二凹槽空腔形成于该漏极区域中。该第一凹槽空腔以及第二凹槽空腔包括相对于一垂直轴形成一角度的侧壁。该第一凹槽空腔以及第二凹槽空腔的部分于该鳍片的下方延伸。于该第一凹槽空腔中，形成一第一稀土氧化物层，以及于该第二凹槽空腔中，形成一第二稀土氧化物层。
附图说明
本发明可参考下述结合附图的描述来理解，其中，类似的参考数字标识类似的元件，且其中：
图1示出了现有技术的finFET装置的一程式化横截面图；
图2为根据本文的各种实施例所示的关于一鳍片以及一栅极区域处理的一finFET装置的一横截面图的一程式化描述；
图3为根据本文的各种实施例所示的关于移除该S/D区域的一部分的一finFET装置的一横截面图的一程式化描述；
图4为根据本文的各种实施例所示的关于一间隔件沉积工艺的一finFET装置的一横截面图的一程式化描述；
图5为本文的各种实施例所示的关于一间隔件蚀刻工艺的一finFET装置的一横截面图的一程式化描述；
图6为根据本文的各种实施例所示的关于一西格玛形状凹槽的一finFET装置的一横截面图的一程式化描述；
图7为根据本文的各种实施例所示的垂直于图6的横截面图的一横截面图的一程式化描述；
图8为根据文本的各种实施例所示的关于一REO氧化物沉积工艺的一横截面图的一程式化描述；
图9为根据本文的各种实施例所示的关于一牺牲间隔件移除工艺的一横截面图的一程式化描述；
图10为根据本文的各种实施例所示的关于一EPI特征间隔件移除工艺的一横截面图的一程式化描述；
图11为根据本文的各种实施例所示的垂直于图10的横截面图的一横截面图的一程式化描述；
图12为根据本文的各种实施例所示的形成包括位于EPI特征下方的一REO层以减少漏电流的一装置的方法的一流程图描述；以及
图13为根据本文的各种实施例所示的制造包括一集成电路的一半导体装置的一系统的一程式化描述。
虽然本文所揭示的主题容易受到各种修改和替代形式的影响，但在图式中例举性说明了具体的实施例，并在本文中进行了详细描述。然而，应该了解的是，本文中的具体实施例的描述并非旨在将本发明限制于所揭示的特定形式，相反，其旨在涵盖由附加权利要求所定义的本发明的精神和范围内的所有修改、等价物和替代物。
主要组件符号说明
100 装置
105 衬底层
130 鳍片
132 源极区域
134 源极EPI(外延)特征
136 漏极区域
138 漏极EPI(外延)特征
140 栅极形成
142 栅极多晶硅层
150 栅极帽层
160 栅极间隔件
175，180 箭头
200 装置或集成电路装置
205 衬底
230 鳍片
232，234 凹槽或区域
240 EG氧化物
250 栅极区域
255 栅极多晶硅区域
260 低k介电间隔件
270 氮化物硬掩膜(HM)层
332 源极区域空隙
334 漏极区域空隙
410 间隔件
610a，610b 凹槽区域
612a，612b 侧壁
620 切割线
710 浅沟槽隔离(STI)区域
715 西格玛(形状)区域
810a，810b REO氧化物特征或REO(稀土氧化物)层
1010a，1010b EPI(外延)特征
1050 I穿通
1060 I衬底
1070 切割线
1110 圆圈
1120 中心鳍片区域
1210至1290 步骤
1300 系统
1310 半导体(装置)处理系统
1315 集成电路或装置
1320 处理控制器
1340 集成电路设计单元
1350 传送机构。
具体实施方式
下面描述本发明的各种说明性实施例。为了清楚起见，在本说明书中没有描述实际实现的所有特征。当然，应该认识到，在开发任何这样的实际实施例时，必须执行许多具体的执行决定，以实现开发者的特定目标，例如，遵从系统相关和与业务相关的约束，其视依各种实施例而有所不同。此外，应了解的是，这样的开发努力可能是复杂并耗时的，但对于收益于本发明的本领域技术人员来说，这将是一个例行公事。
现将参考附图说明本主题。为了解释的目的，在附图中示意性地描绘了各种结构、系统和装置，以便不以本领域技术人员所熟知的细节遮蔽本发明。然而，附图包括用于描述和解释本发明的说明性示例。本文所使用的词语和短语应当理解并解释为具有符合相关技术人员对这些词语和短语的一意义。没有一术语或短语的特殊定义，即与本领域技术人员所理解的普遍意义不同的一个定义，旨在通过本文中的术语或短语的一致使用来暗示。就术语或短语旨在具有特殊含义而言，即与本领域技术人员所理解的含义不同的含义而言，这样的特殊定义将在说明书中以定义方式予以明确阐述，其直接切明确地提供该术语或短语的特殊定义。
本文的实施例提供了一种源极/漏极(S/D)配置，其可以在一finFET装置处于一关断状态下，于该finFET中的一鳍片的底部降低穿通电流泄露效应。本文的其他实施例还提供在finFET装置在导通状态下增加栅极控制以及减少S/D结泄露。
本文的实施例提供位于一鳍片下方邻近一源极和/或一漏极区域的一示例性西格玛形状晶格。在一些实施例中，该西格玛形状晶格可使用一稀土氧化物材料而形成。本文实施例的西格玛形状晶格可提供改进的源极/漏极隔离，从而减小邻接S/D区域的一鳍片底部的电流，或基本忽视S/D区域之间的电流泄露。本文实施例的该西格玛形状晶格还可提供与衬底的改进的S/D隔离，从而减少或基本忽视S/D区域与衬底之间的结漏。
参考图2，其为根据本文的实施例所示的关于一鳍片以及一栅极区域处理的一finFET装置的一横截面图的一程式化描述。使用本领域技术人员已知的各种技术，一集成电路装置200包括形成于一衬底205上的一鳍片230。在一实施例中，鳍片230为一PFET鳍片，而在其他实施例中，鳍片230为一NFET鳍片。
图2还显示了在凹槽234之前的一漏极区域以及在凹槽232之前的一源极区域。这些区域232,234在处理期间的后续被移除，并且可以在形成稀土氧化物西格玛形状层之后由一外延生长代替，如下所述。
一栅极区域250可围绕鳍片230而形成。该栅极区域可以包括一EG氧化物层240，其可围绕鳍片230而形成。一栅极多晶硅区域255形成于该EG氧化物层240的上方。一氮化物硬掩膜(hard mask；HM)层270(例如SiN2)可形成在栅极多晶硅区域255的上方。此外，一低k介电间隔件260可形成在栅极区域250的附近。
现在参考图3，其为根据本文的实施例示出了关于移除S/D区域的一部分的一finFET装置的一横截面图的一程式化描述。在凹槽232,234之前该源极区域以及漏极区域的至少一部分被移除以形成EPI特征。在一实施例中，可以执行一干蚀刻工艺来蚀刻移除硅材料以形成一源极区域空隙332以及一漏极区域空隙334。EPI形成可后续形成在这些空隙区域332,334中。
参考图4，其为根据本文的实施例所示的关于一间隔件沉积工艺的一finFET装置的一横截面图的一程式化描述。在形成源极空隙区域332以及漏极空隙区域334时，可以执行一间隔件沉积工艺以形成间隔件410。在一实施例中，间隔件410可包括一氧化物材料，例如SiO2。
参考图5，其为根据本文的实施例所示的关于一间隔件蚀刻工艺的一finFET装置的一横截面图的一程式化描述。在沉积一相对较薄的间隔材料之后，形成间隔件410，可以执行一选择性蚀刻工艺。在一实施例中，执行一选择性氧化物蚀刻工艺。执行该蚀刻工艺以选择性移除间隔件410的水平部分，使得仅栅极区域250的侧部以及源极空隙区域332和漏极空隙区域334保持不变，如图5所示。
参考图6，其为根据本文的实施例所示的关于一西格玛形状凹槽的一finFET装置的一横截面图的一程式化描述。可以在鳍片230的下方形成多个凹槽区域。在一实施例中，可以形成一第一凹槽区域610a以及一第二凹槽区域610b。凹槽区域610a可以包括多个倾斜的侧壁612a，其中凹槽区域610b可以包括多个倾斜的侧壁612b。侧壁612a以及612b可以沿着鳍片230的长度相对于一垂直轴(即，y轴)倾斜。在一些实施例中，凹槽区域610a，610b可以形成“西格玛空腔”。
西格玛空腔可以使用一平面敏感的蚀刻工艺来形成，以在衬底205中生成凹槽区域610a,610b的形状，并大致类似于一西格玛的形状。凹槽区域610a,610b，例如，西格玛空腔，包括与凹槽区域610a,610b相邻的倾斜的侧壁612a,612b。侧壁612a,612b可基本上对应于特性的晶面。
在一些实施例中，可以对凹槽区域610a,610b执行一四甲基铵-羟化氢(tetramethylammonium gydroxide；TMAH)湿法刻蚀工艺。硅上的TMAH蚀刻可以提供基于晶体Si(111)蚀刻的一西格玛形状。在其他实施例中，可以执行一基于氨的蚀刻工艺。Si-(111)上的该蚀刻工艺可以在蚀刻中提高更高的选择性，以提供所需的西格玛形状的凹槽。本领域的技术人员应当了解，在本文的替代实施例中，也可以实现其他类型的空腔。
参考图7，其为根据本文的实施例所示的垂直于图6的横截面图的一横截面图的一程式化描述。图7的横截面描述是相对于图6的切割线620的一视图。图7描述了由EG氧化物层240包围的鳍片230。栅极多晶硅区域255以如图7所示的方式围绕EG氧化物层240。图7还显示了一西格玛形状区域715，其为图6的凹槽区域610b的一侧视图。西格玛区域715的两侧被一浅沟槽隔离(shallow-trench isolation；STI)区域710包围。
参考图8，其为根据本文的实施例所示的关于一REO氧化物沉积工艺的一横截面图的一程式化描述。在凹槽区域610a,610b内，稀土氧化物(rare earth oxide；REO)特征可通过沉积一稀土氧化物材料而形成。这种稀土氧化物材料的实施例可以包括但不限于氧化钆、氧化铒、氧化镧(La2O3)、钆掺杂铝-氧化锌(Gd–AZO)、氧化钇(Y2O3)、氧化铈(CeO2)、氧化镨(Pr6O11)、氧化钕(Nd2O3)、钐氧化物(Sm2O3)、氧化铕(Eu2O3)、氧化钆(Gd2O3)、铽(Tb4O7)、氧化镝(Dy2O3)、氧化钬(Ho2O3)、氧化铒(Er2O3)、氧化镱(Yb2O3)、氧化镥(Lu2O3)、氧化钪(Sc2O3)、氧化铥(Tm2O3)等。一REO氧化物特征810a可以形成在凹槽区域610a中，其他REO氧化物特征810b可以形成在凹槽区域620b中。
REO氧化物特征810a,810b在鳍片230的底部提供隔离。REO氧化物特征810a,810b提供栅极区域250与衬底之间的隔离，以及源极/漏极区域至衬底的隔离。REO氧化物特征810a,810b可以形成为足以减少或基本防止在装置200的一导通状态期间从S/D区域到衬底205的漏电流的一厚度。REO特征810a,810b可以在鳍片230的底部内充分延伸以减少或基本消除该源极区域以及漏极区域之间的电流泄露。在一些实施例中，REO特征810a,810b的厚度可以在大约5纳米至大约100纳米的范围内。
参考图9，其为根据本文的实施例所示的关于一牺牲间隔件移除工艺的一横截面图的一程式化描述。间隔件410在形成EPI特征810a,810b之后被移除。于一实施例中，可以执行一氧化间隔件蚀刻工艺以选择性移除牺牲间隔件410。此使得REO氧化物特征810a,810b的顶部暴露出来，如图9所示。
参考图10，其为根据本文的实施例所示的关于一EPI特征间隔件移除工艺的一横截面图的一程式化描述。EPI特征1010a,1010b可形成在REO氧化物特征810a,810b上。EPI特征1010a,1010b可形成在REO氧化物材料上和/或硅材料上。也就是说，EPI特征1010a,1010b可以从侧面(即，从鳍片230)以及底部(即，从REO特征810a,810b)生长。
本领域技术人员受益于本发明将认识到可通过执行多个工艺步骤以形成EPI特征1010a,1010b。在一些实施例中，EPI特征350可生长到约5纳米到约70纳米的范围的一尺寸(横向EPI宽度)。EPI特征350可以使用一超高真空化学气相沉积工艺(CVD)工艺(ultra-high vacuum chemical vapor deposition；UHVCVD)或/和标准CVD工艺予以沉积。EPI特征1010a,1010b的前驱体可以包含含硅的气体(例如，SiH4,Si2H2Cl2,Si2H6,Si3H8)和/或含锗的气体(例如，GeH4)。这些气体的分压可以变化以调节锗与硅的原子比。在一实施例中，EPI特征1010a,1010b可以在源气体中在约350℃至850℃的范围的一温度生长。
带有参考标识“I穿通”1050的一箭头，其描绘了该源极区域以及漏极区域之间的一泄露电流路径，即该穿通效应电流。基于本文的实施例，由于该源极/漏极区域之间的REO层810a,810b，减少和/或基本消除了任何潜在的穿通电流(I穿通)。
此外，带有参考标识“I衬底”1060的一箭头，其描绘了该源极/漏极区域以及衬底205之间的泄露电流。由于该源极/漏极区域以及衬底205之间的REO层810a,810b，减少和/或基本消除了此结漏电流。I穿通1050表示在装置200的关断状态期间的泄露电流。I衬底1060表示在装置200的导通或关断状态期间，在S/D区域以及衬底205之间泄露电流(结漏电流)。REO层810a,810b的存在不干扰鳍片230的驱动电流，然而，REO层810a,810b减少或基本消除了装置200在关断状态和/或导通状态期间的I穿通1050泄露电流。
现在转到图11，其为根据本文的实施例所示的垂直于图10的横截面图的一横截面图的一程式化描述。同时参考图10及图11，图11的横截面描述是相对于图10的切割线1070的一视图。图11描述了由EG氧化物层240包围的鳍片230。栅极多晶硅区域255以图11中所示的方式围绕EG氧化物层240。图11还显示了西格玛区域715，其为图6的凹槽区域610b的侧视图。西格玛区域715的两侧被STI区域710包围。图11中所示的西格玛区域715的部分包括REO层810b。
同时参考图10及图11，在装置200的关断状态期间的主泄露路径来自鳍片230的中心，通常有参考圆圈1120所包围。提供REO层810a,810b，中心鳍片区域1120被部分地隔离。与不存在REO层810a,810b的情况相比，此隔离导致了I穿通 的减少或基本消除。也就是说，REO氧化物特征810a,810b的存在减少或基本消除了I穿通1050泄露路径中的任何电流，从而减少或基本消除源极区域至漏极区域的电流泄露。
在装置200处于导通状态期间，主要驱动电流由被参考圆圈1110所包围的鳍片区域所提供。由于西格玛形状的REO特征810a,810b的形状，此部分中的硅材料(即圆圈1110)中的硅材料没有被REO氧化物材料所取代。因此，由于其西格玛形状，在导通状态期间的驱动电流不受REO特征810a,810b的影响。尽管在装置200导通状态期间不干扰驱动电流，REO特征810a,810b的存在减少或基本消除了在装置200导通或关断状态期间，由I衬底1060泄露路径所表示的漏电流。换句话说，由于REO特征810a,810b的西格玛形状，驱动电流被保留，但在装置200的导通状态或关断状态期间，S/D区域以及衬底之间的漏电流(即I衬底1060)被减少或基本消除。可以执行本领域技术人员已知的工艺以完成形成装置200。
现转到图12，其为根据本文的实施例所示的形成包括位于EPI特征下方的一REO层以减少漏电流的一装置的方法的一流程描述。多个鳍片形成在一衬底上，包括PFET以及NFET鳍片(1210)。为了便于讨论，仅描述了一个鳍片，然而，本领域的技术人员受益于本发明应可理解，本文所描述的实施例可以应用于多个鳍片，但为PFET以及NFET鳍片。
一栅极区域形成在一鳍片的上方(1220)，如图2所示。接着，来自S/D鳍片区域的硅材料的一部分可以被移除以形成REO层以及EPT特征(1230),如图3所示。然后可以执行一间隔件沉积工艺以沉积一间隔件(即，氧化物间隔件)(1240)，如图4所示。
然后可以执行一西格玛凹槽工艺(1250)。该西格玛凹槽工艺可以包括多个步骤。例如，可以移除区块1240的间隔件的水平部分(如图5所示)。随后，可以在低于该栅极区域的该鳍片的下方形成多个凹槽区域(如图6所示)。在一些实施例中，凹槽区域形成在一西格玛形状中，而在其他实施例中，可以形成具有倾斜侧壁的其他形状。形成该西格玛凹槽可以包括形成凹槽区域于S/D区域的下方，其中，凹槽区域包括倾斜侧壁。
接着，执行一REO层沉积工艺(1260)，如图8所示。该REO沉积工艺填充该西格玛凹槽空间，包括该栅极区域中该鳍片下方的该区域的一部分。该牺牲间隔件而后可以被移除(1270)，如图9所示。
EPI特征然后可以形成在S/D区域上(1280)，如图10所示。EPI特征可以形成在REO氧化物层上和/或来自该栅极区域中的该鳍片的该侧边部分的硅材料上。该REO层以及该EPI特征用于形成可以实现漏电流的一减少的该栅极区域的一S/D区域。例如，该源极区域至漏极区域的漏电流(即，该穿通漏电流)可由于本文实施例所提供的结构及工艺而减少。此外，作为另一实施例，由于本文实施例所提供的结构及工艺，该S/D区域至衬底的漏电流(即，该衬底漏电流)也可在不干扰该驱动电流的前提下被减少。可以进行其他工艺，例如聚拉、栅极金属化等，以完成形成本文实施例的晶体管装置。
现转到图13，其为根据本文的实施例所示的制造包括一集成电路的一半导体装置的一系统的一程式化描述。系统1300用于形成一西格玛凹槽，沉积一REO材料于该西格玛凹槽中，并形成EPI区域于该REO材料的上方。图13的系统1300可以包括一半导体装置处理系统1310以及一设计单元1340。半导体装置处理系统1310可以基于由设计单元1340所提供的一个或多个设计来制造集成电路装置。
半导体装置处理系统1310可以包括各种工艺站，例如蚀刻工艺站、光刻工艺站、REO沉积工艺站、CMP工艺站、外延(EPI)工艺站，等。由处理系统1310所执行的一个或多个处理步骤可以由处理控制器1320予以控制。处理控制器1320可以是一工作站计算机、一台式计算机、一膝上型计算机、一平板计算机，或包括能够控制处理、接收处理反馈、接收测试结果数据、执行学习周期调整、执行处理调整等的一个或多个软件产品的其他任何类型的计算机装置。
半导体装置处理系统1310可以在诸如硅晶圆的一介质上生产集成电路。更具体而言，半导体装置处理系统1310产生具有finFET装置的集成电路，该集成电路包括填充REO材料的西格玛凹槽区域，其上可以形成EPI特征，如上所述。
由装置处理系统1310生产的集成电路可以基于由集成电路设计单元1340所提供的电路设计。处理系统1310可以在一传送机构1350(例如一传送系统)上提供经过处理的集成电路/装置1315。在一些实施例中，传送系统可以是能够传送半导体晶圆的复杂的洁净室传送系统。在一实施例中，半导体装置处理系统1310可以包括多个处理步骤，以执行西格玛凹槽区域，用一REO材料填充他们，以及在REO材料上形成EPI特征，如上所述。
在一些实施例中，标记为“1315”的项目可以代表单个晶圆，在其他实施例中，项目1315可以代表一组半导体晶圆，例如，一“批量”的半导体晶圆。集成电路或装置1315的可以是一晶体管、一电容器、一电阻器、一存储单元(memory cell)、一处理器和/或类似的。
系统1300的集成电路设计单元1340能够提供提供由半导体处理系统1310制造的一电路设计。集成电路设计单元1340可以确定设置在一装置封装件中的装置(例如，处理器、存储装置等)的数量，EPI特征的类型，从鳍片侧壁以及REO层的表面的EPI特征的生长。集成电路设计单元1340还可以确定鳍片的高度，鳍片沟道的尺寸等。基于装置的这些细节，集成电路设计单元1340可以确定待制造的finFET的规格。基于这些规格，集成电路设计单元1340可以提供制造具有由本文实施例所提供的该EPI特征的一半导体装置的数据。
系统1300能够执行涉及各种技术的各种产品的分析和制造。例如，系统1300可以设计并制造CMOS技术、闪存(Flash)技术、BiCMOS技术、功率装置、存储装置(例如，DRAM装置)、NAND存储装置、和/或各种其他半导体技术的制造装置的数据。
上述揭示的具体实施例仅是说明性的，本发明可以不同但等同的方式进行修改和时间，其对于受益于本文教导的本领域的技术人员是显而易见。例如，上面所述的处理步骤可以按照不同的顺序予以执行。此外，除了随附权利要求书中所描述的之外，没有本文所示的构造和设计的细节没有任何限制。因此，上述揭示的特定实施例可以被改变或修改，且这些变化都被考虑在本发明的范围和精神内。因此，本文所寻求的保护范围是在随附的权利要求书中所提出。

Claims (18)

1.一种形成半导体装置的方法，其特征在于，该方法包括：
形成一鳍片于一半导体衬底上；
形成一栅极区域于该鳍片的上方；
在邻接该鳍片的底部的一源极区域以及一漏极区域中，形成一第一西格玛形状凹槽空腔于该源极区域中以及一第二西格玛形状凹槽空腔于该漏极区域中，该第一西格玛形状凹槽空腔以及第二西格玛形状凹槽空腔包括相对于一垂直轴形成一角度的侧壁，其中，该第一西格玛形状凹槽空腔以及第二西格玛形状凹槽空腔的部分在该鳍片的下方延伸；
形成一第一稀土氧化物层于该第一西格玛形状凹槽空腔中以及一第二稀土氧化物层于该第二西格玛形状凹槽空腔中，其中，该第一稀土氧化物层填满该鳍片下方的该第一西格玛形状凹槽空腔，且该第二稀土氧化物层填满该鳍片下方的该第二西格玛形状凹槽空腔；
形成一第一外延特征于该第一稀土氧化物层上，使该第一外延特征的底部接触该第一稀土氧化物层的顶部；以及
形成一第二外延特征于该第二稀土氧化物层上，使该第二外延特征的底部接触该第二稀土氧化物层的顶部。
2.根据权利要求1所述的方法，其特征在于，该方法还包括：
移除该源极区域中的一衬底材料的一部分以形成该第一西格玛形状凹槽空腔；以及
移除该漏极区域中的一衬底材料的一部分以形成该第二西格玛形状凹槽空腔。
3.根据权利要求2所述的方法，其特征在于：
形成该第一外延特征还包括从该第一稀土氧化物层的一表面以及邻接该源极区域的该鳍片的一部分中的至少一者生长该第一外延特征；以及
形成该第二外延特征还包括从该第二稀土氧化物层的一表面以及邻接该漏极区域的该鳍片的一部分中的至少一者生长该第二外延特征。
4.根据权利要求1所述的方法，其特征在于，形成该第一和第二西格玛形状凹槽空腔包括基于晶体Si-(111)材料执行一四甲基铵-羟化氢刻蚀工艺。
5.根据权利要求1所述的方法，其特征在于，形成该第一稀土氧化物层以及第二稀土氧化物层包括沉积一稀土氧化物材料于该第一和第二西格玛形状凹槽空腔中。
6.根据权利要求1所述的方法，其特征在于，形成该第一稀土氧化物层以及第二稀土氧化物层包括通过用以稀土氧化物材料替换一衬底材料区域以减小该鳍片以及该半导体衬底之间的该衬底材料区域，而减小该鳍片下方的该漏极区域以及该源极区域之间的漏电流，或该源极/漏极区域以及该半导体衬底之间的漏电流中的至少一者。
7.根据权利要求1所述的方法，其特征在于，形成该第一稀土氧化物层以及第二稀土氧化物层包括：
形成一间隔件于该栅极区域附近；
沉积一稀土氧化物材料于该第一和第二西格玛形状凹槽空腔中；以及
在形成该第一稀土氧化物层以及第二稀土氧化物层之后，移除该间隔件。
8.根据权利要求1所述的方法，其特征在于，形成该第一稀土氧化物层以及第二稀土氧化物层包括将该第一稀土氧化物层以及第二稀土氧化物层至足以基本防止由该第一外延特征以及第二外延特征至该半导体衬底的电流泄露流的一高度。
9.一种形成半导体装置的方法，其特征在于，该方法包括：
形成邻接一源极区域以及一漏极区域的一鳍片于一半导体衬底上；
形成一栅极区域于该鳍片的上方；
形成一西格玛形状空腔包括一第一凹槽空腔于该源极区域中以及一第二凹槽空腔于该漏极区域中，其中，该西格玛形状空腔在该鳍片的下方延伸；
沉积一稀土氧化物材料于该西格玛形状空腔中，形成一第一稀土氧化物层于该第一凹槽空腔中以及一第二稀土氧化物层于该第二凹槽空腔中，其中，该第一和第二稀土氧化物层填满该鳍片下方的该西格玛形状空腔；
形成一第一外延特征于该第一稀土氧化物层上，使该第一外延特征的底部接触该第一稀土氧化物层的顶部；以及
形成一第二外延特征于该第二稀土氧化物层上，使该第二外延特征的底部接触该第二稀土氧化物层的顶部。
10.根据权利要求9所述的方法，其特征在于，形成该西格玛形状空腔包括执行一四甲基铵-羟化氢刻蚀工艺以形成相对于该第一凹槽空腔以及第二凹槽空腔内的一垂直轴成一角度的侧壁。
11.根据权利要求9所述的方法，其特征在于，形成该第一稀土氧化物层以及第二稀土氧化物层包括减少该鳍片以及该半导体衬底之间的一衬底材料区域，以减小该鳍片下方的该漏极区域以及该源极区域之间的一泄露电流。
12.根据权利要求9所述的方法，其特征在于：
形成该第一外延特征还包括从该第一稀土氧化物层的一表面以及邻接该源极区域的该鳍片的一部分中的至少一者生长该第一外延特征；以及
形成该第二外延特征还包括从该第二稀土氧化物层的一表面以及邻接该漏极区域的该鳍片的一部分中的至少一者生长该第二外延特征。
13.根据权利要求9所述的方法，其特征在于，形成该第一稀土氧化物层以及第二稀土氧化物层包括于该西格玛形状空腔中沉积氧化钆、氧化铒、氧化镧、以及钆掺杂铝-氧化锌中的至少一者。
14.一种半导体装置，其特征在于，该半导体装置包括：
一半导体衬底，其包括邻接一源极区域以及一漏极区域的至少一鳍片；
一栅极区域，其位于该鳍片的上方；
一西格玛形状区域，其包括该源极区域中的一第一稀土氧化物层以及该漏极区域中的一第二稀土氧化物层，其中，该第一和第二稀土氧化物层填满该鳍片下方的该西格玛形状区域，且该西格玛形状区域在该鳍片的下方延伸；
一第一外延特征，位于该第一稀土氧化物层上，其中，该第一外延特征的底部接触该第一稀土氧化物层的顶部；以及
一第二外延特征，位于该第二稀土氧化物层上，其中，该第二外延特征的底部接触该第二稀土氧化物层的顶部。
15.根据权利要求14所述的半导体装置，其特征在于，减少该鳍片以及该半导体衬底之间的一衬底材料区域，其能够减少该半导体装置的一关断状态期间的该漏极区域以及该源极区域之间的一泄露电流。
16.根据权利要求14所述的半导体装置，其特征在于，该第一稀土氧化物层以及第二稀土氧化物层包括氧化钆、氧化铒、氧化镧、以及钆掺杂铝-氧化锌中的至少一者。
17.根据权利要求14所述的半导体装置，其特征在于，该第一稀土氧化物层以及第二稀土氧化物层为足以在该半导体装置的一导通状态期间基本防止从该第一外延特征以及第二外延特征至该半导体衬底的电流泄露流的一高度。
18.根据权利要求14所述的半导体装置，其特征在于，该鳍片由一Si-(111)材料所组成。
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