CN114220856A - 具有晶体侧墙的纳米线/片器件及制造方法及电子设备 - Google Patents
具有晶体侧墙的纳米线/片器件及制造方法及电子设备 Download PDFInfo
- Publication number
- CN114220856A CN114220856A CN202111521276.0A CN202111521276A CN114220856A CN 114220856 A CN114220856 A CN 114220856A CN 202111521276 A CN202111521276 A CN 202111521276A CN 114220856 A CN114220856 A CN 114220856A
- Authority
- CN
- China
- Prior art keywords
- nanowire
- sheet
- gate
- layer
- sidewall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000002070 nanowire Substances 0.000 title claims abstract description 223
- 239000013078 crystal Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 125000006850 spacer group Chemical group 0.000 claims description 63
- 238000002955 isolation Methods 0.000 claims description 53
- 238000000034 method Methods 0.000 claims description 42
- 238000005530 etching Methods 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 27
- 239000003989 dielectric material Substances 0.000 claims description 18
- 238000000059 patterning Methods 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 229910052688 Gadolinium Inorganic materials 0.000 claims description 3
- 229910002614 GdAlO3 Inorganic materials 0.000 claims description 3
- 229910002244 LaAlO3 Inorganic materials 0.000 claims description 3
- 229910052765 Lutetium Inorganic materials 0.000 claims description 3
- 229910052779 Neodymium Inorganic materials 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- UIWYJDYFSGRHKR-UHFFFAOYSA-N gadolinium atom Chemical compound [Gd] UIWYJDYFSGRHKR-UHFFFAOYSA-N 0.000 claims description 3
- 230000009643 growth defect Effects 0.000 claims description 3
- 229910052746 lanthanum Inorganic materials 0.000 claims description 3
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 claims description 3
- OHSVLFRHMCKCQY-UHFFFAOYSA-N lutetium atom Chemical compound [Lu] OHSVLFRHMCKCQY-UHFFFAOYSA-N 0.000 claims description 3
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 claims description 3
- 238000005192 partition Methods 0.000 claims description 3
- 229910052712 strontium Inorganic materials 0.000 claims description 3
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 230000005496 eutectics Effects 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 claims 28
- 229910002367 SrTiO Inorganic materials 0.000 claims 2
- 239000010410 layer Substances 0.000 description 256
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- 238000000151 deposition Methods 0.000 description 10
- 238000001020 plasma etching Methods 0.000 description 9
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- 239000002135 nanosheet Substances 0.000 description 8
- 230000008021 deposition Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000011800 void material Substances 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910002370 SrTiO3 Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000002055 nanoplate Substances 0.000 description 1
- 239000002064 nanoplatelet Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Nanotechnology (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
公开了一种具有晶体侧墙的纳米线/片器件及其制造方法及包括这种纳米线/片器件的电子设备。根据实施例，纳米线/片器件可以包括：衬底；与衬底的表面间隔开且沿第一方向延伸的纳米线/片；位于纳米线/片在第一方向上的相对两端且与纳米线/片相接的源/漏层；沿与第一方向相交的第二方向延伸以围绕纳米线/片的栅堆叠；以及设置在栅堆叠的侧壁上的侧墙，其中，侧墙在与纳米线/片邻接的至少部分区域中具有与纳米线/片实质上相同的晶体结构。
Description
技术领域
本公开涉及半导体领域，更具体地，涉及具有晶体侧墙的纳米线/片器件及其制造方法及包括这种纳米线/片器件的电子设备。
背景技术
纳米线或纳米片(以下简称为“纳米线/片”)器件，特别是基于纳米线/片的全环绕栅(GAA)金属氧化物半导体场效应晶体管(MOSFET)，能很好地控制短沟道效应，并实现器件的进一步微缩。另外，希望外延生长源/漏，例如为了增大源/漏以便于制作到源/漏的接触部，或者实现应力工程，等等。然而，随着不断小型化，难以生长高质量的源漏。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有晶体侧墙的纳米线/片器件及其制造方法及包括这种纳米线/片器件的电子设备。
根据本公开的一个方面，提供了一种纳米线/片器件，包括：衬底；与衬底的表面间隔开且沿第一方向延伸的纳米线/片；位于纳米线/片在第一方向上的相对两端且与纳米线/片相接的源/漏层；沿与第一方向相交的第二方向延伸以围绕纳米线/片的栅堆叠；以及设置在栅堆叠的侧壁上的侧墙，其中，侧墙在与纳米线/片邻接的至少部分区域中具有与纳米线/片实质上相同的晶体结构。
根据本公开的另一方面，提供了一种制造纳米线/片器件的方法，包括：在衬底上设置与衬底的表面间隔开且沿第一方向延伸的纳米线/片；在衬底上形成沿与第一方向相交的第二方向延伸且围绕纳米线/片的伪栅；在伪栅的侧壁上形成侧墙，其中，侧墙在与纳米线/片邻接的至少部分区域中具有与纳米线/片实质上相同的晶体结构；以纳米线/片在第一方向上的端部以及侧墙的所述至少部分区域为种子，生长源/漏层。
根据本公开的另一方面，提供了一种电子设备，包括上述纳米线/片器件。
根据本公开的实施例，侧墙可以在至少部分区域中具有与纳米线/片实质上相同的晶体结构。于是，源/漏层的生长不仅可以以纳米线/片为种子，还可以以侧墙(的至少部分区域)为种子。于是，可以得到高晶体质量的源/漏层。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至15(b)示意性示出了根据本公开实施例的制造纳米线/片器件器件的流程中的一些阶段；
图16(a)至21示意性示出了根据本公开另一实施例的制造纳米线/片器件器件的流程中的一些阶段；
图22(a)至29示意性示出了根据本公开另一实施例的制造纳米线/片器件的流程中的一些阶段。以下，将主要描述与上述实施例的不同之处，关于未详细描述的其他工艺可以参见以上实施例，
图30示意性示出了根据根据本公开另一实施例的纳米线/片器件，
其中，图1、3(a)、4(a)、5(b)、6、7、8(a)、9(a)、9(b)、10(a)、10(c)、11(a)、12(a)、13(a)、14(a)、15(a)、16(b)、17(b)、18、19、20(a)、21、22(b)、23(b)、24(a)、25至30是沿AA′线的截面图，
图3(b)、4(b)、8(b)、10(b)、11(b)、12(b)、13(b)、14(b)、15(b)、20(b)、24(b)是沿BB′线的截面图，
图2(a)、2(b)、5(a)、16(a)、17(a)、22(a)、23(a)是俯视图，图2(a)中示出了AA′线和BB′线的位置，22(a)中示出了DD′线和EE′线的位置，
图23(c)是沿DD′线的截面图，
图23(d)、24(c)是沿EE′线的截面图，
图20(c)、24(d)是沿着侧墙的侧壁获得的截面图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种纳米线/片器件。具体地，器件可以包括一个或多个纳米线或纳米片，以用作沟道。纳米线/片可以相对于衬底悬空，且可以实质上平行于衬底的表面延伸。各纳米线/片在竖直方向(例如，实质上垂直于衬底表面的方向)上对准。纳米线/片可以在第一方向上延伸，且在第一方向上的相对两端可以连接到源/漏层。源/漏层可以包括与纳米线/片不同的半导体材料，以便实现应力工程。另外，栅堆叠可以沿与第一方向相交(例如，垂直)的第二方向延伸以与各纳米线/片相交，并因此可以围绕各纳米线/片的外周，从而形成全环绕栅(GAA)结构。
栅堆叠的侧壁上可以形成有侧墙。侧墙可以将栅堆叠与源/漏层相隔离。侧墙可以在至少部分区域(特别是与纳米线/片邻接的区域)中具有与纳米线/片实质上相同的晶体结构。如下所述，这有助于改进源/漏层的晶体质量。侧墙可以包括电介质材料，例如第k电介质材料。或者，侧墙也可以包括半导体材料，该半导体材料的禁带宽度可以大于或等于纳米片/线或源/漏层的禁带宽度，从而在电学上可起到基本等同于电介质侧墙的功能。
在栅堆叠与衬底之间可以设有隔离部。隔离部可以自对准于栅堆叠，且可以与纳米线/片在竖直方向上实质上对准。
这种半导体器件例如可以如下制造。可以在衬底上设置与衬底的表面间隔开的沿第一方向延伸的纳米线/片，并形成沿与第一方向相交(例如，垂直)的第二方向延伸以围绕纳米线/片的伪栅。可以在伪栅的侧壁上形成侧墙。侧墙可以在至少部分区域(特别是与纳米线/片邻接的区域)中具有与纳米线/片实质上相同的晶体结构。可以以纳米线/片在第一方向上的端部以及侧墙(的至少部分区域)为种子，来生长源/漏层。相比于单独以纳米线/片在第一方向上的端部为种子进行生长，源/漏层可以具有极少的生长缺陷，甚至实质上无缺陷，并因此改进源/漏层的晶体质量。
可以在衬底上设置隔离部限定层，纳米线/片可以设置在隔离部限定层上。可以将隔离部限定层构图为自对准于纳米线/片的形状，这可以通过以纳米线/片(或者，用来形成纳米线/片的(硬)掩模)作为掩模对隔离部限定层进行刻蚀来实现。之后，可以通过将隔离部限定层替换为电介质材料，来形成自对准的隔离部。
为设置纳米线/片，可以在隔离部限定层上形成一个或多个栅限定层以及一个或多个纳米线/片限定层交替设置的堆叠。可以将该堆叠构图为沿第一方向延伸的预备纳米线/片。预备纳米线/片在第一方向上的长度可以大于最终要形成的纳米线/片在第一方向上的长度，以便随后形成与伪栅自对准的纳米线/片。在该构图步骤中，可以对隔离部限定层也进行构图。于是，隔离部限定层可以自对准于预备纳米线/片。至此，栅限定层也呈纳米线/片的形状。为形成全围绕栅，还可以形成另一栅限定层，并将其构图为沿第二方向延伸的条形。可以条形的另一栅限定层为掩模，对下方的预备纳米线/片进行构图。于是，该条形的另一栅限定层与其他栅限定层一起构成了沿第二方向延伸的伪栅，纳米线/片限定层被构图为与伪栅自对准的纳米线/片，纳米线/片被伪栅围绕。在该构图步骤中，可以对隔离部限定层也进行构图。于是，隔离部限定层可以自对准于纳米线/片。
为形成自对准的侧墙，可以对伪栅进行选择性刻蚀，使其侧壁相对于纳米线/片的侧壁向内凹入，并在如此形成的凹入中形成侧墙。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
图1至15(b)示意性示出了根据本公开实施例的制造纳米线/片器件的流程中的一些阶段。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。在此，提供硅晶片作为衬底1001。
在衬底1001上，可以形成隔离部限定层1003，用于限定随后将要形成的隔离部的位置。在隔离部限定层1003上，可以形成刻蚀停止层1005。刻蚀停止层1005可以在随后对隔离部限定层1003进行刻蚀时设定停止位置，特别是在隔离部限定层1003与之后形成的栅限定层(例如，1007)之间不具备刻蚀选择性或刻蚀选择性较低的情况下。或者，在隔离部限定层1003与之后形成的栅限定层之间具备刻蚀选择性的情况下，可以省略刻蚀停止层1005。
在刻蚀停止层1005上，可以形成栅限定层1007、1011、1015和纳米线/片限定层1009、1013交替设置的堆叠。栅限定层1007、1011、1015可以限定随后将要形成的栅堆叠的位置，纳米线/片限定层1009、1013可以限定随后将要形成的纳米线/片的位置。在该堆叠中，最上层可以是栅限定层1015，从而各纳米线/片限定层1009、1013在上下方均被栅限定层覆盖，以便随后形成全围绕栅配置。在该示例中，形成了两个纳米线/片限定层1009、1013，并因此在最终的器件中形成两个纳米线/片。但是，本公开不限于此，可以根据最终要形成的纳米线/片的数目(可以为一个或多个)，确定要形成的纳米线/片限定层的数目以及相应地确定要形成的栅限定层的数目。
隔离部限定层1003、刻蚀停止层1005以及栅限定层1007、1011、1015和纳米线/片限定层1009、1013可以是通过例如外延生长而在衬底1001上形成的半导体层。于是，纳米线/片限定层1009、1013可以具有良好的晶体质量，并可以是单晶结构，以便随后提供单晶的纳米线/片以用作沟道。这些半导体层之中相邻的半导体层之间可以具有刻蚀选择性，以便随后能够被不同地处理。例如，刻蚀停止层1005以及纳米线/片限定层1009、1013可以包括Si，而隔离部限定层1003以及栅限定层1007、1011、1015可以包括SiGe(Ge的原子百分比例如为约10％至40％，且可以逐渐变化以降低缺陷)。各半导体层可以具有实质上均匀的厚度，从而与衬底1001的表面大致平行延伸。例如，隔离部限定层1003的厚度可以为约30nm至80nm，刻蚀停止层1005的厚度可以为约3nm至15nm，栅限定层1007、1011、1015的厚度可以为约20nm至40nm，纳米线/片限定层1009、1013的厚度可以为约5nm至15nm。
接下来，可以构图纳米线/片。例如，如图2(a)和2(b)所示，可以在上述堆叠上形成光刻胶1017a或1017b，通过光刻将光刻胶1017a或1017b构图为纳米线(图2(a))或纳米片(图2(b))的形式。在纳米片的情况下，纳米片的宽度W可以确定器件提供电流的器件宽度。在以下描述中，主要以纳米线的情形为例，但是这些描述同样适用于纳米片的情形。然后，如图3(a)和3(b)所示，可以光刻胶1017a或1017作为刻蚀掩模，通过例如竖直方向上的反应离子刻蚀(RIE)，依次选择性刻蚀衬底1001上的各层，刻蚀可以停止于衬底1001。这样，衬底1001上的各层被构图为与光刻胶1017a或1017b相应的预备纳米线或纳米片。在此，预备纳米线/片的长度(纵向尺度，也即，在图3(a)的取向下水平方向上的长度)可以大于需要形成的用作沟道的纳米线/片的长度，这是为了随后得到与伪栅(栅堆叠)自对准的纳米线/片以用作沟道。之后，可以去除光刻胶1017a或1017b。
为电隔离的目的，如图4(a)和4(b)所示，可以在衬底1001上形成隔离部1019，例如浅沟槽隔离(STI)。例如，STI 1019可以通过在衬底上淀积氧化物(例如，氧化硅)，对淀积的氧化物进行平坦化处理例如化学机械抛光(CMP)，并对平坦化后的氧化物例如通过湿法刻蚀或者气相或干法刻蚀等进行回蚀来形成。另外，在衬底1001上已构图为纳米线/片形式的半导体层堆叠的表面上，可以通过例如淀积，形成一薄刻蚀停止层1019′(例如，厚度为约1nm至5nm)。在此，刻蚀停止层1019′可以同样包括氧化物，且因此被示出为与STI 1019一体的薄层。
如上所述，栅限定层1007、1011、1015位于纳米线/片限定层1009、1013上、下两侧，为形成全环绕栅，还可以在图4(b)所示取向下的左右两侧形成另一栅限定层。例如，如图5(a)和5(b)所示，可以在STI 1019以及刻蚀停止层1019′上形成栅限定层1021。例如，栅限定层1021可以通过淀积与之前的栅限定层1007、1011、1015基本上相同或类似的材料(从而具有基本上相同或相似的刻蚀选择性，以便一起处理)，并对淀积的材料进行平坦化处理如CMP来形成。在该示例中，栅限定层1021可以包括Ge原子百分比与栅限定层1007、1011、1015基本上相同或类似的SiGe。
在栅限定层1021上，可以通过例如淀积，形成硬掩模层1023，以便于构图。例如，硬掩模层1023可以包括碳化硅，厚度为约100nm-250nm。
可以将栅限定层1021(以及1007、1011、1015)构图为沿与预备纳米线/片的延伸方向(可称为“第一方向”，例如，图5(a)和图5(b)中的水平方向)相交例如垂直的方向(可称为“第二方向”，例如，图5(a)中的竖直方向，图5(b)中垂直于纸面的方向)延伸的伪栅。例如，可以在硬掩模层1023上形成光刻胶1025，并通过光刻将光刻胶1025构图为沿第二方向延伸的条形。然后，可以光刻胶1025为掩模，通过例如RIE，依次对衬底1001上STI 1019之间的各层进行选择性刻蚀，刻蚀可以停止于衬底1001。结果，纳米线/片限定层1009、1013形成为随后可以用来提供沟道的纳米线或纳米片(在下面，将纳米线/片限定层1009、1013称作纳米线/片1009、1013)，且被栅限定层1007、1011、1015、1021(可以一起称作“伪栅”)所围绕。纳米线/片1009、1013可以自对准于伪栅。之后，可以去除光刻胶1025。
另外，如图5(b)所示，在伪栅两侧，露出了衬底1001的表面，这些露出的表面可以有助于随后生长源/漏层。另外，在隔离部限定层1003在第二方向(图中垂直于纸面的方向)上的相对两侧，STI 1019可以与隔离部限定层1003相接，且可以自对准于伪栅而延伸(参见图8(b))。
考虑栅空间的限定以及栅与源/漏之间的隔离，可以在伪栅的侧壁上形成侧墙。为保证各纳米线/片1009、1013上下的栅长相同，在此可以利用自对准技术来形成侧墙。例如，如图6所示，可以相对于纳米线/片1009、1013(在该示例中，Si)，选择性刻蚀栅限定层1007、1011、1015、1021(在该示例中，SiGe)，使其侧壁相对于硬掩模层1023的侧壁或者纳米线/片1009、1013的侧壁向内凹入一定深度。优选地，栅限定层1007、1011、1015、1021各自的凹入深度实质上相同，且在左右两侧的凹入深度实质上相同。例如，可以使用原子层刻蚀(ALE)来实现良好的刻蚀控制。在该示例中，隔离部限定层1003同样为SiGe，因此也可以凹入实质上相同的深度。于是，刻蚀后栅限定层1007、1011、1015、1021(以及隔离部限定层1003)相应的侧壁可以实质上共面。
在如此形成的凹入中，可以形成侧墙。如图7所示，可以通过例如淀积，在衬底1001上形成一定厚度的电介质材料层1027。淀积的电介质材料层1027的厚度足以填满上述凹入，例如为约3nm至15nm。之后，如图8(a)和8(b)所示，可以通过例如竖直方向的RIE，去除电介质材料层1027的横向延伸部分，留下其竖直延伸部分(包括硬掩模层1023下方的部分)，从而形成侧墙1027。侧墙1027的侧壁可以与硬掩模层1023的侧壁(以及纳米线/片1009、1013的侧壁)实质上共面。
根据本公开的实施例，侧墙1027可以有利于晶体生长。与用于常规侧墙的电介质材料如氧化物(氧化硅)、氮化物(氮化硅)、氮氧化物(氮氧化硅)等不同，在此用于侧墙1027的电介质材料可以具有与纳米线/片1009、1013实质上相同的晶体结构，并可通过外延生长或淀积且然后RIE来填充于凹入中。侧墙1027可以与纳米线/片1009、1013或者随后形成的源/漏层形成共晶体。例如，侧墙1027可以包括具有合适的介电特性且能够与纳米线/片1009、1013晶格匹配的单晶电介质材料，例如如下材料的氧化物或氮化物：锶(Sr)、钛(Ti)、镧(La)、铝(Al)、钕(Nd)、镥(Lu)、钆(Gd)，或其组合。例如，侧墙1027可以包括SrTiO3、LaAlO3、NdAlO3、GdAlO3等中至少之一。或者，侧墙1027也可以包括半导体材料，该半导体材料的禁带宽度大于或等于纳米线/片1009、1013或随后形成的源/漏层的禁带宽度，例如非掺杂的Si。根据实施例，侧墙1027在没有应变时的晶格常数与纳米线/片1009、1013在没有应变时的晶格常数的偏差在±2％之内。
如图8(a)和8(b)所示，在第一方向(图8(a)中的水平方向)上，各纳米线/片的侧壁暴露于外(且可以与硬掩模层的侧壁实质上共面)。如图9(a)和9(b)所示，可以暴露的纳米线/片的侧壁(以及暴露的衬底1001的表面)为种子，通过例如选择性外延生长，形成源/漏层1033。源/漏层1033可以形成为与所有纳米线/片的暴露侧壁相接。源/漏层1033可以包括各种合适的半导体材料。为增强器件性能，源/漏层1033可以包含晶格常数与纳米线/片不同的半导体材料，以向其中将形成沟道区的纳米线/片施加应力。例如，对于n型器件，源/漏层1033可以包括Si：C(C原子百分比例如为约0.1％至3％)，以施加拉应力；对于p型器件，源/漏层1033可以包括SiGe(Ge原子百分比例如为约20％至80％)，以施加压应力。另外，源/漏层1033可以通过例如原位掺杂或离子注入，被掺杂为所需的导电类型(对于n型器件为n型掺杂，对于p型器件为p型掺杂)。
在图9(a)所示的实施例中，从纳米线/片的侧壁生长的源/漏层与从衬底1001的表面生长的源/漏层相接。这有助于散热或增强沟道中的应力，进而提高器件性能。另外，在图9(b)所示的实施例中，从纳米线/片的侧壁生长的源/漏层1033′与从衬底1001的表面生长的源/漏层彼此间隔开。以下，将主要以图9(a)所示的情形为例进行描述。
接下来，可以进行替代栅工艺。
例如，如图10(a)和10(b)所示，可以在衬底1001上形成层间电介质层1035。例如，可以通过淀积氧化物，对淀积的氧化物进行平坦化处理如CMP，并回蚀平坦化后的氧化物，来形成层间电介质层1035。层间电介质层1035可以露出硬掩模层1023，但覆盖源/漏层1033。之后，可以通过选择性刻蚀，去除硬掩模层1023，以露出栅限定层1021。
另外，在以上图9(b)所示的情形下，层间电介质层1035也会填充在源/漏层与衬底之间，如图10(c)所示。这有助于降低漏电流。另外，可以控制填充工艺，使得层间电介质层1035在源/漏层与衬底之间可以产生孔洞，如图10(c)中虚线所示。这有助于降低源/漏层与衬底之间的电容。
为进行替代栅工艺，应该将伪栅即所有的栅限定层都去除，并替换为栅堆叠。在此，考虑到最下方的栅限定层1007下方的隔离部的形成，可以先对隔离部限定层1003进行处理，具体地，替换为隔离部。为此，可以形成到隔离部限定层1003的加工通道。
例如，可以通过选择性刻蚀，使栅限定层1021的高度降低至顶面低于隔离部限定层1003的顶面，但仍然保持有一定厚度，以便随后形成的掩模层(参见图11(a)和11(b)中的1037)能遮蔽隔离部限定层1003顶面上方的所有栅限定层1007、1011、1015，同时将隔离部限定层1003露出。例如，可以使用ALE，以便很好地控制刻蚀深度。在此，由于刻蚀停止层1019′的存在，其他栅限定层1007、1011、1015可以不受影响。
然后，如图11(a)和11(b)所示，可以在栅限定层1021上形成掩模层例如光刻胶1037。可以通过光刻，将光刻胶1037构图为沿着纳米线/片的延伸方向延伸的条形，并可以遮蔽纳米线/片以及栅限定层1007、1011、1015的外表面(之间夹有刻蚀停止层1019′)。由于栅限定层1021的存在，隔离部限定层1003的一部分表面未被光刻胶1037遮蔽。之后，可以通过选择性刻蚀，依次去除栅限定层1021，去除由于栅限定层1021的去除而露出的刻蚀停止层1019′的部分，去除由于刻蚀停止层1019′的该部分的去除而露出的隔离部限定层1003。于是，在刻蚀停止层1005下方形成了空隙。由于隔离部限定层1003与上方的各纳米线/片、栅限定层通过相同的硬掩模层来限定，故而隔离部限定层1003与上方的各纳米线/片、栅限定层在竖直方向上对准，且因此由于隔离部限定层1003的去除而导致的空隙可以自对准于上方的各纳米线/片、栅限定层。之后，可以去除光刻胶1037。
在该示例中，刻蚀停止层1005也为半导体材料且连接在相对的源/漏层之间，这会导致漏电路径。为此，如图12(a)和12(b)所示，可以通过选择性刻蚀，例如使用TMAH溶液的湿法腐蚀，在相对的源/漏层之间切断刻蚀停止层1005。可以保留刻蚀停止层1005的端部，以免影响两侧的源/漏层。另一方面，留下的刻蚀停止层1005的端部可以没有伸出到侧墙内侧，以免与侧墙内侧的栅限定层(随后被替换为栅堆叠)相接触。也即，留下的刻蚀停止层1005的内侧壁相对于侧墙的内侧壁可以凹入。由于从中部开始刻蚀，因此留下的刻蚀停止层1005的相对端部可以基本上对称。另外，在该示例中，刻蚀停止层1005和衬底1001均包括硅，于是衬底1001也可以刻蚀掉一部分。于是，最下方的栅限定层1007与衬底1001之间的空隙可以增大，但仍然可以保持与上方的各纳米线/片、栅限定层实质上对准。
如图13(a)和13(b)所示，可以在如此形成的空隙中填充电介质材料例如低k电介质材料，以形成隔离部1039。隔离部1039的材料可以相对于STI 1019具备刻蚀选择性，例如氮氧化物(例如，氮氧化硅)。例如，可以通过在衬底1001上淀积足够的氮氧化物，并回蚀如RIE所淀积的氮氧化物，来形成隔离部1039。如此形成的隔离部1039可以自对准于上方的各纳米线/片、栅限定层。
根据另一实施例，如图14(a)和14(b)所示，在淀积电介质材料时，由于上述空隙的空间受限，隔离部1039′可以形成中空结构。这种情况下，可以进一步降低隔离部1039′的介电常数。
接下来，如图15(a)和15(b)所示，可以通过选择性刻蚀，去除薄的刻蚀停止层1019′，以露出栅限定层，并进一步通过选择性刻蚀，去除栅限定层。于是，在侧墙1027内侧，STI 1019和隔离部1039上方，形成了栅槽(对应于各栅限定层原先所占据的空间)。在如此形成的栅槽中，可以依次形成栅介质层1041和栅电极1043，得到最终的栅堆叠。例如，栅介质层1041可以包括高k栅介质如HfO2，厚度为约2nm-10nm；栅电极1043可以包括功函数调节层如TiN、TiAlN、TaN等以及栅导体层如W、Co、Ru等。在形成高k栅介质之前，还可以形成界面层，例如通过氧化工艺或淀积如原子层淀积(ALD)形成的氧化物，厚度为约0.3nm-2nm。
如图15(a)和15(b)所示，根据实施例的纳米线/片器件可以包括与衬底1001间隔开的纳米线/片1009、1013(数目可以更少或更多)以及围绕纳米线/片1009、1013的栅堆叠，栅堆叠包括栅介质层1041和栅电极1043。
侧墙1027形成在栅堆叠的侧壁上。侧墙1027的内侧壁在竖直方向上可以实质上共面，从而可以提供相同的栅长。另外，栅侧墙1027的外侧壁在竖直方向上也可以共面，且可以与纳米线/片1009、1013的侧壁共面。如上所述，侧墙1027可以具有与纳米线/片1009、1013实质上相同的晶体结构，以有助于生长高质量的源/漏层。
该纳米线/片器件还可以包括隔离部1039。如上所述，隔离部1039可以自对准于栅堆叠或者纳米片1009、1013，于是隔离部1039的各侧壁的至少一部分可以与上方的栅堆叠的相应侧壁在竖直方向上对准。例如，如图15(a)所示，隔离部1039在纳米线/片延伸方向(图中的水平方向)上的相对侧壁各自的至少中部与相应栅堆叠的侧壁可以在竖直方向上对准。另外，如图15(b)所示，隔离部1039在栅延伸方向(图中的水平方向)上的相对侧壁各自的至少上部与相应栅堆叠的侧壁(在栅堆叠与纳米线/片之间的界面处)可以在竖直方向上对准。隔离部1039各侧壁中与栅堆叠的相应侧壁不共面的部分(如果存在的话；这些部分由于工艺导致，根据工艺不同，也可能不存在)也可以与栅堆叠的相应侧壁保持实质上共形延伸。
侧墙1027也可以形成在隔离部1039的侧壁上。隔离部1039的上部可以介于侧墙1027的上下部分之间，但没有伸出超过侧墙1027的外侧壁。
如上所述，隔离部1039与纳米线/片1009、1013在竖直方向上对准。另外，如图15(b)所示，隔离部1039在栅延伸方向(图15(b)中的水平方向)上的相对两侧与STI 1019相接，从而栅堆叠通过隔离部1029与STI 1019两者与衬底相隔离。栅堆叠下方的STI 1019与栅堆叠也可以是自对准的，因为这部分STI 1019可以通过以上结合图5(a)和5(b)描述的伪栅构图工艺而被构图为留在伪栅(随后被替换为栅堆叠)下方。
在以上实施例中，整个侧墙1027基本上都可以用作生长源/漏层的种晶层。但是，本公开不限于此。例如，侧墙中可以只有一部分(特别是与纳米线/片1009、1013中至少之一相邻的部分)具有与纳米线/片1009、1013实质上相同的结构。
图16(a)至21示意性示出了根据本公开另一实施例的制造纳米线/片器件器件的流程中的一些阶段。
在上述实施例中，在构图栅限定层1021之后，紧接着会同样利用光刻胶1025作为刻蚀掩模来构图下方的栅限定层1007、1011、1015，从而使得它们一起形成伪栅。在本实施例中，侧墙可以分次形成。分次形成侧墙的优点将在以下结合后继工艺而具体描述。
例如，如图16(a)和16(b)所示，先利用条形的光刻胶1025构图(硬掩模层1023和)栅限定层1021。然后，如图17(a)和17(b)所示，可以在已被构图为沿第二方向延伸的条形的栅限定层1021的侧壁上形成第一子侧墙1027a。第一子侧墙1027a的形成方法可以与上述侧墙1027的形成方法相同，且在此也可以为氮化物。在此，可以控制侧墙形成工艺中的回蚀深度，使得在半导体层堆叠的侧壁上也形成有第一子侧墙1027a，这有助于引导源/漏层的生长。
在形成第一子侧墙1027a之后，可以类似于以上结合图5(a)至8(b)所述，在栅限定层1007、1011、1015的侧壁上形成第二子侧墙。
例如，如图18所示，可以硬掩模层1023和第一子侧墙1027a作为刻蚀掩模，依次对刻蚀停止层1019′以及半导体层堆叠中的各层进行选择性刻蚀如RIE，刻蚀可以停止于衬底1001。结果，纳米线/片限定层1009、1013形成为纳米线/片1009、1013，且被栅限定层1007、1011、1015、1021(一起形成“伪栅”)所围绕。纳米线/片1009、1013可以自对准于伪栅。
然后，如图19所示，可以相对于纳米线/片1009、1013(在该示例中，Si)，选择性刻蚀栅限定层1007、1011、1015(在该示例中，SiGe)，使其侧壁相对于纳米线/片1009、1013的侧壁在横向上向内凹入一定深度。优选地，栅限定层1007、1011、1015各自的凹入深度实质上相同，且在左右两侧的凹入深度实质上相同(且可以基本上等于第一侧墙1027的厚度)。例如，可以使用ALE来实现良好的刻蚀控制。在该示例中，隔离部限定层1003同样为SiGe，因此也可以凹入实质上相同的深度。于是，刻蚀后栅限定层1007、1011、1015(以及隔离部限定层1003，甚至栅限定层1021)相应的侧壁可以实质上共面。
在如此形成的凹入中，可以形成第二子侧墙。如图20(a)、20(b)和20(c)所示，可以通过例如外延生长或淀积且然后RIE回蚀，来在凹入中形成第二子侧墙1027b。第二子侧墙1027b类似于上述侧墙1027，可以具有与纳米线/片1009、1013实质上相同的晶体结构，且它们的晶格常数可以相互匹配。第二子侧墙1027b与第一子侧墙1027a一起形成了侧墙，限定了用于栅堆叠的空间。第二子侧墙1027b的外侧壁可以与第一子侧墙1027a的外侧壁(以及纳米线/片1009、1013的侧壁)实质上共面，第二子侧墙1027b的内侧壁可以实质上平坦(从而在纳米线/片1009、1013上下限定实质上相同的栅长)。
如图20(a)和20(c)所示，在第一方向上的相对两侧，可以形成实质上连续延伸、且晶体结构实质上一致的晶体生长面(第二子侧墙1027′的外侧壁+纳米线/片1009、1013的侧壁)，这有助于生长高质量的源/漏层。
如图21所示，可以第二子侧墙1027b的外侧壁以及纳米线/片1009、1013(以及刻蚀停止层1005)的暴露侧壁(以及暴露的衬底1001的表面)为种子，通过例如选择性外延生长，形成源/漏层1033。如上所述，第一子侧墙1027a可以引导源/漏层1033的生长。关于源/漏层1033，可以参见上述实施例。
由于如图20(c)所示的连续延伸且实质一致的晶体生长面的存在，所生长的源/漏层1033可以具有良好的晶体质量，几乎没有或较少晶体缺陷如位错或界面。另外，在施加应力的情况下，良好的晶体质量也有助于提升应力水平。
另外，如图20(c)所示，在第二方向上，除了中部存在第二子侧墙1027b之外，两侧为第一子侧墙1027a。这可以限制源/漏层在第二方向上的生长范围，从而避免第二方向上相邻的器件各自的源/漏层彼此不必要地连接(以减少不必要的刻蚀步骤)。
接下来，可以类似地进行替代栅工艺，在此不再赘述。
根据本公开的实施例，还可以利用伪栅来形成自对准的隔离部，例如浅沟槽隔离(STI)。
图22(a)至29示意性示出了根据本公开另一实施例的制造纳米线/片器件的流程中的一些阶段。以下，将主要描述与上述实施例的不同之处，关于未详细描述的其他工艺可以参见以上实施例。
如以上结合图1至4(b)所述，可以在衬底1001上设置半导体层的堆叠，并可以将其构图为预备纳米线/片。在预备纳米线/片周围，可以形成隔离部1019，并可以在其表面形成刻蚀停止层1019′。
如图22(a)和22(b)所示，可以如以上结合图16(a)和16(b)所述，来构图伪栅。在此，光刻胶1025被构图为在第一方向上间隔开(可以实质上等间距)且沿第二方向延伸的多个(例如，三个)条形。
接下来，工艺可以按照上述实施例进行。
例如，如图23(a)至23(d)所示，可以如以上结合图17(a)和17(b)所述，在条形的栅限定层1021的侧壁上形成第一子侧墙1027a，该第一子侧墙1027a同样也可以形成在半导体层堆叠的(底部)侧壁上以引导源/漏层的生长。然后，可以如以上结合图18至20(c)所述，可以形成第二子侧墙1027b，如图24(a)至24(d)所示。同样地，如图24(d)所示，在第一方向上的相对两侧，可以形成实质上连续延伸、且晶体结构实质上一致的晶体生长面(第二子侧墙1027b的外侧壁+纳米线/片1009、1013的侧壁)。之后，如以上结合图21所述，可以生长源/漏层1033。
在此，可以利用伪栅来制作自对准的隔离部。
例如，如图26所示，可以在衬底1001上形成层间电介质层1035。层间电介质层1035可以露出硬掩模层1023。如图27所示，可以利用光刻胶1051遮蔽器件区，而露出需要形成隔离部的区域(在该示例中，图27中最右侧的伪栅所在的区域)。在光刻胶1051露出的区域中，可以通过选择性刻蚀如RIE，去除硬掩模层1023，各栅限定层1021、1015、1011、1017，各纳米线/片1013、1019，隔离部限定层1003(以及刻蚀停止层1019′、1005)。在此，还可以去除第一子侧墙1027。于是，形成了与伪栅相对应的槽。之后，可以去除光刻胶1051。如图28所示，在如此形成的槽中，可以填充电介质如氧化物，来形成隔离部1053。在此，由于隔离部1053与层间电介质层1035均包括氧化物，因此没有示出它们之间的界面。但是由于它们分别形成，因此可能观察到它们之间的界面。或者，隔离部1053在侧壁上具有第二子侧墙1027′、纳米线/片的残留物等，从而可以界定隔离部1053的侧壁。或者，即使由于形成沟槽的工艺中由于刻蚀控制等原因而导致沟槽侧壁上的第二子侧墙1027′、纳米线/片残留物等几乎被去除而难以观察到，由于隔离部1053两侧的源/漏层的存在，也可以界定隔离部1053的侧壁。
接下来，工艺可以按照上述实施例进行，例如进行替代栅工艺。于是，可以得到如图29所示的纳米线/片器件。
在该示例中，先形成隔离部1053，在进行替代栅工艺。但是，本公开不限于此。例如，可以先如上述实施例所述进行替代栅工艺，再形成隔离部1053(只不过在刻蚀槽时，栅限定层已被替换为栅堆叠)。于是，可以得到如图30所示的纳米线/片器件。
在上述实施例中，以单一的材料层(例如，氧化物)为例来描述侧墙。但是，本公开不限于此。例如，侧墙可以包括多个层(例如，氮化物层和氧化物层)的叠层。例如，可以通过ALD，依次淀积叠层中的各层。
根据本公开实施例的纳米线/片器件可以应用于各种电子设备。例如，可以基于这样的纳米线/片器件形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述纳米线/片器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (35)
1.一种纳米线/片器件，包括：
衬底；
与所述衬底的表面间隔开且沿第一方向延伸的纳米线/片；
位于所述纳米线/片在所述第一方向上的相对两端且与所述纳米线/片相接的源/漏层；
沿与第一方向相交的第二方向延伸以围绕所述纳米线/片的栅堆叠；以及
设置在所述栅堆叠的侧壁上的侧墙，
其中，所述侧墙在与所述纳米线/片邻接的至少部分区域中具有与所述纳米线/片实质上相同的晶体结构。
2.根据权利要求1所述的纳米线/片器件，其中，所述侧墙在所述至少部分区域中的晶格常数与所述纳米线/片的晶格常数相匹配。
3.根据权利要求2所述的纳米线/片器件，其中，所述侧墒在所述至少部分区域中在没有应变时的晶格常数与所述纳米线/片在没有应变时的晶格常数相差小于±2％。
4.根据权利要求1所述的纳米线/片器件，其中，所述侧墙与所述纳米线/片或所述源/漏层形成共晶体。
5.根据权利要求1至4中任一项所述的纳米线/片器件，其中，所述侧墙包括电介质材料。
6.根据权利要求5所述的纳米线/片器件，其中，所述侧墙在所述至少部分区域中包括如下材料的氧化物或氮化物：锶(Sr)、钛(Ti)、镧(La)、铝(A1)、钕(Nd)、镥(Lu)、钆(Gd)，或其组合。
7.根据权利要求6所述的纳米线/片器件，其中，所述侧墙在所述至少部分区域中包括SrTiO3、LaAlO3、NdAlO3、GdAlO3中至少之一。
8.根据权利要求5所述的纳米线/片器件，其中，所述电介质材料是低k材料。
9.根据权利要求1至4中任一项所述的纳米线/片器件，其中，所述侧墙包括半导体材料，其中所述半导体材料的禁带宽度大于或等于所述纳米线/片或所述源/漏层的禁带宽度。
10.根据权利要求9所述的纳米线/片器件，其中，所述半导体材料包括非掺杂或低掺杂的硅。
11.根据权利要求1至3中任一项所述的纳米线/片器件，其中，相比于单独以所述纳米线/片在所述第一方向上的端部为种子进行生长的情况，所述源/漏层具有较少的生长缺陷。
12.根据权利要求11所述的纳米线/片器件，其中，所述源/漏层中实质上没有生长缺陷。
13.根据权利要求1至4中任一项所述的纳米线/片器件，其中，设置有多个所述纳米线/片，每个所述纳米线/片在所述第一方向上彼此实质上平行延伸，且在竖直方向上实质上对准，
其中，在所述多个纳米线/片中的至少一对相邻纳米线/片之间，所述源/漏层具有实质上一致且连续的晶体表面。
14.根据权利要求13所述的纳米线/片器件，其中，所述源/漏层的晶体结构表现为从所述多个纳米线/片之间竖直地连续延伸且实质上一致的晶体表面生长的晶体。
15.根据权利要求1至4中任一项所述的纳米线/片器件，还包括：
介于所述栅堆叠与所述衬底之间的隔离部，
其中，所述隔离部自对准于所述栅堆叠。
16.根据权利要求15所述的纳米线/片器件，还包括：
设置在所述源/漏层中至少之一在所述第一方向上背对所述纳米线/片一侧的另一隔离部，所述另一隔离部的底面低于所述隔离部的顶面。
其中，所述另一隔离部沿所述第二方向延伸。
17.根据权利要求16所述的纳米线/片器件，还包括：
设置在所述另一隔离部的侧壁上的另一侧墙。
18.根据权利要求17所述的纳米线/片器件，其中，所述侧墙包括所述纳米线/片上方的第一部分和所述所述纳米线/片下方的第二部分，所述另一侧墙包括与所述侧墙的第一部分实质上在相同高度的第一部分以及与所述侧墙的第二部分实质上在相同高度的第二部分。
19.根据权利要求18所述的纳米线/片器件，还包括：
所述另一侧墙的第一部分与第二部分之间、与所述源/漏层中所述至少之一相接的纳米线/片残留物。
20.根据权利要求19所述的纳米线/片器件，其中，所述纳米线/片残留物与所述纳米线/片实质上共面。
21.根据权利要求1至4中任一项所述的纳米线/片器件，其中，所述侧墙包括多层的叠层。
22.根据权利要求1至4中任一项所述的纳米线/片器件，其中，所述侧墙在所述纳米线/片上方的面向所述栅堆叠的侧壁与所述侧墙在所述纳米线/片下方的面向所述栅堆叠的侧壁实质上共面。
23.一种制造纳米线/片器件的方法，包括：
在衬底上设置与所述衬底的表面间隔开且沿第一方向延伸的纳米线/片；
在所述衬底上形成沿与所述第一方向相交的第二方向延伸且围绕所述纳米线/片的伪栅；
在所述伪栅的侧壁上形成侧墙，其中，所述侧墙在与所述纳米线/片邻接的至少部分区域中具有与所述纳米线/片实质上相同的晶体结构；
以所述纳米线/片在所述第一方向上的端部以及所述侧墙的所述至少部分区域为种子，生长源/漏层。
24.根据权利要求23所述的方法，其中，所述侧墙包括电介质材料。
25.根据权利要求24所述的方法，其中，所述侧墙在所述至少部分区域中包括如下材料的氧化物或氮化物：锶(Sr)、钛(Ti)、镧(La)、铝(A1)、钕(Nd)、镥(Lu)、钆(Gd)，或其组合。
26.根据权利要求25所述的方法，其中，所述侧墙在所述至少部分区域中包括SrTiO3、LaAlO3、NdAlO3、GdAlO3中至少之一。
27.根据权利要求24所述的方法，其中，所述电介质材料是低k材料。
28.根据权利要求23所述的方法，其中，所述侧墙包括半导体材料，其中所述半导体材料的禁带宽度大于或等于所述纳米线/片或所述源/漏层的禁带宽度。
29.根据权利要求28所述的方法，其中，所述半导体材料包括非掺杂的硅。
30.根据权利要求23所述的方法，其中，设置所述纳米线/片包括：
在所述衬底上形成隔离部限定层；
在所述隔离部限定层上形成一个或多个栅限定层以及一个或多个纳米线/片限定层交替设置的堆叠；
将所述堆叠和所述隔离部限定层构图为沿所述第一方向延伸的预备纳米线/片；
在所述衬底上形成另一栅限定层以覆盖所述堆叠和所述隔离部限定层；
将所述另一栅限定层构图为沿所述第二方向延伸的条形；以及
以条形的所述另一栅限定层为掩模，将所述堆叠构图为线状或片状，其中，被构图为线状或片状的所述纳米线/片限定层形成所述纳米线/片。
31.根据权利要求30所述的方法，其中，
形成所述伪栅包括：选择性刻蚀所述栅限定层和所述另一栅限定层，使其侧壁相对于所述纳米线/片的侧壁向内凹入，其中所述栅限定层和所述另一栅限定层一起形成所述伪栅，
形成所述侧墙包括：在所述凹入中形成所述侧墙。
32.根据权利要求31所述的方法，其中，
设置所述纳米线/片还包括包括：以条形的所述另一栅限定层为掩模，对所述隔离部限定层进行构图，
形成所述伪栅还包括：选择性刻蚀所述隔离部限定层，使其侧壁相对于所述纳米线/片的侧壁向内凹入，
该方法还包括：
从所述纳米线/片在所述第二方向上的相对两侧，通过选择性刻蚀，去除所述隔离部限定层；
在由于所述隔离部限定层的去除而导致的空间中填充电介质材料，形成隔离部。
33.根据权利要求30所述的方法，其中，所述条形包括两个条形，该方法还包括：
在生长源/漏层之后，在所述两个条形之一处形成隔离部，所述隔离部自对准于所述侧墙，且穿过所述纳米线/片。
34.一种电子设备，包括如权利要求1至22中任一项所述的纳米线/片器件。
35.根据权利要求34所述的电子设备，包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111521276.0A CN114220856A (zh) | 2021-12-13 | 2021-12-13 | 具有晶体侧墙的纳米线/片器件及制造方法及电子设备 |
| PCT/CN2022/076636 WO2023108885A1 (zh) | 2021-12-13 | 2022-02-17 | 具有晶体侧墙的纳米线/片器件及制造方法及电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111521276.0A CN114220856A (zh) | 2021-12-13 | 2021-12-13 | 具有晶体侧墙的纳米线/片器件及制造方法及电子设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114220856A true CN114220856A (zh) | 2022-03-22 |
Family
ID=80701457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111521276.0A Pending CN114220856A (zh) | 2021-12-13 | 2021-12-13 | 具有晶体侧墙的纳米线/片器件及制造方法及电子设备 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN114220856A (zh) |
| WO (1) | WO2023108885A1 (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105489652B (zh) * | 2014-09-19 | 2018-09-18 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| KR102340313B1 (ko) * | 2016-03-02 | 2021-12-15 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| CN110729189B (zh) * | 2018-07-17 | 2023-06-30 | 中芯国际集成电路制造（天津）有限公司 | 半导体器件及其制造方法 |
| CN111081546B (zh) * | 2018-10-19 | 2024-01-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN112018186B (zh) * | 2020-09-07 | 2024-05-17 | 中国科学院微电子研究所 | 带自对准隔离部的纳米线/片器件及制造方法及电子设备 |
-
2021
- 2021-12-13 CN CN202111521276.0A patent/CN114220856A/zh active Pending
-
2022
- 2022-02-17 WO PCT/CN2022/076636 patent/WO2023108885A1/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023108885A1 (zh) | 2023-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111584486B (zh) | 具有交错结构的半导体装置及其制造方法及电子设备 | |
| US20220416023A1 (en) | Semiconductor apparatus, manufacturing method therefor, and electronic equipment including the semiconductor apparatus | |
| US20230317838A1 (en) | Nanowire/nanosheet device having self-aligned isolation portion and method of manufacturing the same, and electronic apparatus | |
| CN111048588B (zh) | 半导体器件及其制造方法及包括该半导体器件的电子设备 | |
| US20220328628A1 (en) | Semiconductor device and method of manufacturing the same, and electronic apparatus including the semiconductor device | |
| CN112018184B (zh) | 带铁电或负电容材料的器件及其制造方法及电子设备 | |
| US20230187560A1 (en) | Semiconductor device having zigzag structure, method of manufacturing semiconductor device, and electronic device | |
| EP4135052A1 (en) | Semiconductor device, fabrication method for same, and electronic device comprising same | |
| US20230135187A1 (en) | Semiconductor device, method of manufacturing the same, and electronic apparatus including the same | |
| CN114121807A (zh) | 用于形成晶体管结构的方法 | |
| CN110993681B (zh) | C形有源区半导体器件及其制造方法及包括其的电子设备 | |
| CN111063728B (zh) | C形有源区半导体器件及其制造方法及包括其的电子设备 | |
| CN111106165A (zh) | U形沟道半导体器件及其制造方法及包括其的电子设备 | |
| CN109300897B (zh) | 半导体装置及其制造方法 | |
| US20230079697A1 (en) | Semiconductor device | |
| US20230163204A1 (en) | Semiconductor device having u-shaped structure, method of manufacturing semiconductor device, and electronic device | |
| CN111063684B (zh) | 具有c形有源区的半导体装置及包括其的电子设备 | |
| US20210226069A1 (en) | Semiconductor device with c-shaped channel portion and electronic apparatus including the same | |
| CN114220856A (zh) | 具有晶体侧墙的纳米线/片器件及制造方法及电子设备 | |
| CN114220857A (zh) | 带自对准隔离部的纳米线/片器件及制造方法及电子设备 | |
| CN111916501A (zh) | 带铁电或负电容材料的器件及制造方法及电子设备 | |
| US20220352335A1 (en) | Nanowire/nanosheet device with support portion, method of manufacturing the same and electronic apparatus | |
| CN113257920B (zh) | 带支撑部的纳米线/片器件及其制造方法及电子设备 | |
| CN111063683B (zh) | 具有u形沟道的半导体装置及包括其的电子设备 | |
| CN213212171U (zh) | 带铁电或负电容材料的器件及包括该器件的电子设备 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |