KR20220070127A - 나노로드 발광소자 및 그 제조 방법 - Google Patents

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이인환
김태환
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Abstract

본 발명은 나노로드 발광소자를 기판과 분리하기 전에 오믹 컨택층 및 전도체층을 우선적으로 형성하여 나노로드 발광소자를 정렬 후 높은 온도의 열처리 공정을 회피하여, 나노로드 발광소자의 양자효율을 최대화하면서, 전기적 쇼트를 방지하고, LED(light emitting didoe) 디스플레이를 이루는 물질의 선택 폭을 늘릴 수 있는 기술에 관한 것으로, 본 발명의 일실시예에 따른 나노로드 발광소자는 제1 반도체층, 다중 양자 우물 구조층, 제2 반도체층 및 상기 제1 반도체층 및 상기 제2 반도체층 중 적어도 하나의 반도체층 상에 형성되는 전도체층을 포함하고, 상기 전도체층은 상기 전도체층이 정렬될 전극 패턴 상에서 상기 전극 패턴의 두 개의 전극 사이에 상기 다중 양자 우물 구조층이 위치하도록 길이 및 형태가 제어될 수 있다.

Description

나노로드 발광소자 및 그 제조 방법{NANOROAD LED AND FABRICATING METHOD THEREOF}
본 발명은 다양한 형태 및 길이의 전도체층이 형성된 나노로드 발광소자 및 나노로드 발광소자의 제조 방법에 관한 것으로, 구체적으로, 나노로드 발광소자를 기판과 분리하기 전에 오믹 컨택층 및 전도체층을 우선적으로 형성하여 나노로드 발광소자를 정렬 후 높은 온도의 열처리 공정을 회피하여, 나노로드 발광소자의 양자효율을 최대화하면서, 전기적 쇼트를 방지하고, LED(light emitting didoe) 디스플레이를 이루는 물질의 선택 폭을 늘릴 수 있는 기술에 관한 것이다.
종래 기술에 따르면 GaN 나노로드 LED(light emitting diode)를 IDT(interdigitated pattern) 패턴에 정렬 시 전극과 점 접촉을 이루기 때문에 전류 주입이 원활하지 않다는 문제점이 존재한다.
또한, 종래 기술에 따른 방식은 나노로드 제작 후 그대로 정렬되어 열처리 혹은 도금을 통해 접촉하는 방식으로, p-GaN 반도체층에 오믹 컨택(ohmic contact)이 제대로 이루어지지 않아 전류 주입의 효율이 감소되는 문제점이 존재한다.
이를 해결하기 위해 포토리소그래피(photolithography) 공정으로 n-GaN 반도체층과 p-GaN 반도체층을 노출하고, ALD(atomic layer deposition) 방법 등의 높은 커버리지(coverage)를 가지는 증착 장비로 n-컨택 및 p-컨택을 이루게 한다.
포토리소그래피(photolithography) 공정에 이어 높은 온도로 열처리(annealing)를 수행한 후, 공정으로 n-GaN 반도체층과 p-GaN 반도체층에 전도체가 오믹 컨택(ohmic contact)을 이루게 하는 공정을 위해 2번의 포토리소그래피(photolithography) 공정 등이 요구됨에 따라 높은 온도의 열처리 등의 문제가 존재한다.
또한, 열처리를 위해서 400도 이상의 열처리가 요구되는데 PCB(printed circuit board) 또는 유리는 400도 이상의 온도를 견디기에 무리가 따른다.
InGaN/GaN 에피(epi)의 두께는 n-GaN 반도체층의 두께, 다중 양자 우물 구조층의 두께 및 p-GaN 반도체층의 두께와 관련된다.
통상적으로, n-GaN 반도체층의 두께는 1.5~2μm이고, 다중 양자 우물 구조층의 두께는 50~100nm일 수 있으며, p-GaN 반도체층의 두께는 100~150nm로 이루어 질 수 있다.
유전영동(dielectrophoresis, DEP)에 의해 정렬된 나노로드는 다중 양자 우물 구조층의 위치가 IDT 패턴 금속 전극의 위에 올라가는 경우가 발생하며 이런 경우에는 전기적 쇼트로 인해 발광하지 못한다는 문제점을 갖고 있다.
종래 기술은 전기적 쇼트를 방지하기 위해서, IDT 패턴을 얇게 제작하여 다중 양자 우물 구조층에 금속패턴이 닿지 않고 p-GaN 반도체층에만 접촉이 되도록 제작하는 것을 고려해볼 수 있지만 금속 패턴을 sub-micron 수준으로 줄이는 것은 대형 디스플레이에서 포토리소그래피의 한계로 인해 제한이 될 수 있다. 예를 들어, 다중 양자 우물 구조층은 활성층을 포함한다.
다른 방법으로 p-GaN 반도체층을 길게 제작하는 것을 고려해볼 수 있겠으나 p-GaN 반도체층의 성장온도가 다중 양자 우물 구조층의 성장온도 보다 더 높아서 p-GaN 반도체층을 두껍게 성장 시 다중 양자 우물 구조층에 열화가 발생하기 때문에 효율이 감소한다.
한편, 발광소자 성장의 관점에서 박막의 두께가 얇을수록 다중 양자 우물 구조층이 받는 응력이 상대적으로 적고 성장시간이 줄어든다는 이점을 가지기 때문에 나노로드의 길이는 짧을수록 장점을 가진다고 할 수 있다.
그러나, 얇은 p-GaN 반도체층에 의해 전기적 쇼트가 발생할 수 있다.
한편, 도 9 및 도 10은 종래 기술에서 p-GaN 반도체층과 n-GaN 반도체층 부근을 노출하고, 노출 부위에 커버리지(coverage)를 높이기 위해 전도체를 전극 패턴 상에서 증착하는 구성을 예시하는데, 종래 기술은 나노로드 발광소자의 형성 후 증착을 수행할 경우, 고열 처리에 따른 패턴 소재의 한계성이 존재한다.
한국공개특허 제10-2020-0034801호, "반도체에 대한 오믹 접촉부" 미국공개특허 제2019/0115492호, "LED EMITTERS WITH INTEGRATED NANO-PHOTONIC STRUCTURES TO EHANCE EQE" 한국공개특허 제10-2019-0099620호, "나노 입자를 이용한 고효율 LED " 한국등록특허 제10-1623854호, "나노구조 반도체 발광소자"
본 발명은 GaN 나노로드 발광소자에 다양한 모양 및 길이의 전도체층을 형성함에 따라 다양한 패턴에 효율적으로 정렬하고, 전류를 주입하는 것을 목적으로 한다.
본 발명은 다중 양자 우물 구조층의 응력을 최소화하면서 양자효율을 높일 수 있도록 제1 반도체층의 두께를 얇게 형성하면서도, 제1 반도체층 및 제2 반도체층 중 적어도 하나의 반도체층 상에 전도체층의 길이 및 형태를 제어하면서 전도체층을 형성함에 따라 전기적 쇼트 발생을 방지하는 것을 목적으로 한다.
본 발명은 GaN 나노로드 발광소자를 기판에서 분리하기 전에 오믹 컨택층 및 전도체층을 우선적으로 형성함으로써 제1 반도체층과 제2 반도체층에 상대적으로 넓은 면적의 전극 컨택을 형성하는 것을 목적으로 한다.
본 발명은 GaN 나노로드 발광소자를 기판에서 분리하기 전에 오믹 컨택층 및 전도체층을 우선적으로 형성함으로써 다양한 패턴에 나노로드 정렬 후 높은 온도의 열처리 공정을 회피하여 LED(light emitting diode) 디스플레이를 이루는 물질의 선택 폭을 늘리는 것을 목적으로 한다.
본 발명은 GaN 나노로드 발광소자를 다양한 패턴에 정렬하기 전에 미리 오믹 컨택층 및 전도체층을 형성함에 따라 불필요한 포토리소그래피 공정에 따른 열처리를 회피하는 것을 목적으로 한다.
본 발명의 일실시예에 따르면 나노로드 발광소자는 제1 반도체층, 다중 양자 우물 구조층, 제2 반도체층 및 상기 제1 반도체층 및 상기 제2 반도체층 중 적어도 하나의 반도체층 상에 형성되는 전도체층을 포함하고, 상기 전도체층은 상기 전도체층이 정렬될 전극 패턴 상에서 상기 전극 패턴의 두 개의 전극 사이에 상기 다중 양자 우물 구조층이 위치하도록 길이 및 형태가 제어될 수 있다.
본 발명의 일실시예에 따르면 나노로드 발광소자는 상기 적어도 하나의 반도체층과 상기 전도체층 사이에서 오믹 컨택층 및 상기 제1 반도체층, 상기 다중 양자 우물 구조층 및 상기 제2 반도체층의 양 측면에 형성되는 패시베이션(passivation)층을 더 포함할 수 있다.
상기 전도체층은 상기 적어도 하나의 반도체층의 상부에 일측으로 기울어진 형태, 상기 적어도 하나의 반도체층과 나란한 형태, 지그재그 형태 중 어느 하나의 형태로 제어될 수 있다.
상기 전극 패턴은 IDT(interdigitated pattern) 패턴 및 원형 패턴 중 적어도 하나의 전극 패턴을 포함할 수 있다.
상기 전도체층은 전기도금 방법, 스퍼터링 방법 및 열증착 방법 중 적어도 하나의 방법을 통해 증착될 수 있다.
상기 제2 반도체층, 상기 다중 양자 우물 구조층 및 상기 제1 반도체층은 기판을 기준으로 순차적으로 형성되어 수직 구조를 이룰 수 있다.
상기 제1 반도체층은 p형 불순물이 도핑된 질화갈륨(GaN) 반도체층(p-GaN)으로서, 정공을 공급하고, 상기 제2 반도체층은 n형 불순물이 도핑된 질화갈륨(GaN) 반도체층(n-GaN)으로서, 전자를 공급할 수 있다.
상기 전도체층은 ITO(Indium Tin Oxide) 및 금속 물질 중 적어도 하나의 전도성 물질로 형성될 수 있다.
본 발명의 일실시예에 따르면 나노로드 발광소자의 제조 방법은 기판 상에 제2 반도체층, 다중 양자 우물 구조층 및 제1 반도체층을 순차적으로 형성하는 단계, 상기 제2 반도체층, 상기 다중 양자 우물 구조층, 상기 제1 반도체층 중 상기 제2 반도체층의 일부가 가려지도록 제1 증착방지층을 형성하고, 상기 제1 증착방지층 상에 패시베이션(passivation)층을 코팅하는 단계, 상기 제1 반도체층의 상부에서 상기 코팅된 상기 패시베이션(passivation)층을 에칭(etching)하는 단계 및 상기 제1 증착방지층 상에 제2 증착방지층을 형성하고, 상기 제1 반도체층의 상부에 전도체를 증착하되, 제1 전도체층이 정렬될 전극 패턴 상에서 상기 전극 패턴의 두 개의 전극 사이에 상기 다중 양자 우물 구조층이 위치하도록 길이 및 형태를 제어하여 상기 제1 전도체층을 형성하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따르면 나노로드 발광소자의 제조 방법은 상기 제1 반도체층 상에 상기 제1 전도체층이 형성된 후, 상기 제1 증착방지층 및 상기 제2 증착방지층을 제거하는 단계, 상기 기판을 리프트 오프(lift-off)하면서 상기 제2 반도체층의 상부가 노출되도록 상기 제2 반도체층을 에칭하는 단계 및 제3 증착방지층을 형성한 후 상기 제2 반도체층의 상부에 전도체를 증착하되, 상기 두 개의 전극 사이에 상기 다중 양자 우물 구조층이 위치하도록 길이 및 형태를 제어하여 제2 전도체층을 형성하는 단계를 더 포함할 수 있다.
상기 제1 전도체층을 형성하는 단계는, 나노로드 발광소자의 제조 샘플이 일측으로 기울어진 상태에서 전도체를 기준보다 두껍게 증착하여 상기 일측으로 기울어진 형태의 제1 전도체층을 형성하는 단계를 포함할 수 있다.
상기 제1 전도체층을 형성하는 단계는, 나노로드 발광소자의 제조 샘플을 회전하는 상태에서 상기 제1 반도체층과 나란한 형태의 제1 전도체층을 형성하는 단계를 포함할 수 있다.
상기 제1 전도체층을 형성하는 단계는, 나노로드 발광소자의 제조 샘플을 회전하는 상태에서 전도체를 기준보다 두껍게 증착하여 지그재그 형태의 제1 전도체층을 형성하는 단계를 포함할 수 있다.
상기 패턴은 IDT(interdigitated pattern) 패턴 및 원형 패턴 중 적어도 하나의 패턴을 포함할 수 있다.
본 발명의 일실시예에 따르면 디스플레이는 제1 반도체층, 다중 양자 우물 구조층, 제2 반도체층 및 상기 제1 반도체층 및 상기 제2 반도체층 중 적어도 하나의 반도체층 상에 형성되는 전도체층을 포함하고, 상기 전도체층은 상기 제1 전극과 상기 제2 전극 사이에 상기 다중 양자 우물 구조층이 위치하도록 길이 및 형태가 제어되는 복수의 발광소자를 포함할 수 있다.
상기 전극 패턴은 IDT(interdigitated pattern) 패턴 및 원형 패턴 중 적어도 하나의 전극 패턴을 포함할 수 있다.
상기 제1 반도체층은 p형 불순물이 도핑된 질화갈륨(GaN) 반도체층(p-GaN)으로서, 정공을 공급하고, 상기 제2 반도체층은 n형 불순물이 도핑된 질화갈륨(GaN) 반도체층(n-GaN)으로서, 전자를 공급할 수 있다.
상기 제1 전극은 상기 전도체층 중 제1 전도체층과 접촉되고, 상기 제2 전극은 상기 전도체층 중 제2 전도체층과 접촉될 수 있다.
본 발명은 GaN 나노로드 발광소자에 다양한 모양 및 길이의 전도체층을 형성함에 따라 다양한 패턴에 효율적으로 정렬하고, 전류를 주입할 수 있다.
본 발명은 다중 양자 우물 구조층의 응력을 최소화하면서 양자효율을 높일 수 있도록 제1 반도체층의 두께를 얇게 형성하면서도, 제1 반도체층 및 제2 반도체층 중 적어도 하나의 반도체층 상에 전도체층의 길이 및 형태를 제어하면서 전도체층을 형성함에 따라 전기적 쇼트 발생을 방지할 수 있다.
본 발명은 GaN 나노로드 발광소자를 기판에서 분리하기 전에 오믹 컨택층 및 전도체층을 우선적으로 형성함으로써 제1 반도체층과 제2 반도체층에 상대적으로 넓은 면적의 전극 컨택을 형성할 수 있다.
본 발명은 GaN 나노로드 발광소자를 기판에서 분리하기 전에 오믹 컨택층 및 전도체층을 우선적으로 형성함으로써 다양한 패턴에 나노로드 정렬 후 높은 온도의 열처리 공정을 회피하여 LED(light emitting diode) 디스플레이를 이루는 물질의 선택 폭을 늘릴 수 있다.
본 발명은 GaN 나노로드 발광소자를 다양한 패턴에 정렬하기 전에 미리 오믹 컨택층 및 전도체층을 형성함에 따라 불필요한 포토리소그래피 공정에 따른 열처리를 회피할 수 있다.
도 1a 내지 도 1h는 본 발명의 일실시예에 따른 나노로드 발광소자 및 그 제조 방법을 설명하는 도면이다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 나노로드 발광소자에서 제1전도체층을 형성하는 실시예를 설명하는 도면이다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 나노로드 발광소자에서 제2 전도체층을 형성하는 실시예를 설명하는 도면이다.
도 4a 내지 도 4c는 본 발명의 일실시예에 따른 나노로드 발광소자에서 투명전극을 형성하는 실시예를 설명하는 도면이다.
도 5는 본 발명의 일실시예에 따른 나노로드 발광소자에서 전기도금을 이용하여 전도체층의 두께를 제어하는 실시예를 설명하는 도면이다.
도 6은 본 발명의 일실시예에 따른 복수의 나노로드 발광소자가 정렬된 디스플레이를 설명하는 도면이다.
도 7은 본 발명의 일실시예에 따른 나노로드 발광소자의 전도체층의 길이를 제어하는 실시예를 설명하는 도면이다.
도 8은 본 발명의 일실시예에 따른 원형 패턴에 복수의 나노로드 발광소자가 정렬되는 실시예를 설명하는 도면이다.
도 9 및 도 10은 종래 기술에 따른 IDT 패턴 상에 나노로드 정렬 준비 방식을 설명하는 도면이다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
이하 사용되는 '..부', '..기' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어, 또는, 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 1a 내지 도 1h는 본 발명의 일실시예에 따른 나노로드 발광소자 및 그 제조 방법을 설명하는 도면이다.
도 1a 내지 도 1h는 본 발명의 일실시예에 따른 나노로드 발광소자를 제조하는 방법을 순차적으로 예시한다.
보다 구체적으로, 도 1a 내지 도 1d는 본 발명의 일실시예에 따른 나노로드 발광소자를 제조하는 방법이 제1 반도체층 상에 제1 전도체층을 형성하는 실시예를 설명하고, 도 1e 내지 도 1h는 제1 전도체층의 형성 후 제2 반도체층 상에 제2 전도체층을 형성하는 실시예를 설명한다. 하기 설명에서는 제1 전도체층을 형성한 후, 제2 전도체층을 형성하는 실시예를 예시하나, 제1 전도체층 및 제2 전도체층의 형성 순서는 변경될 수 있다. 또한, 제1 전도체층만 형성되고, 제2 전도체층은 형성되지 않을 수 도 있다.
도 1a를 참고하면, 본 발명의 일실시예에 따른 나노로드 발광소자의 제조 방법은 기판(100) 상에 제2 반도체층(101), 다중 양자 우물 구조층(102) 및 제1 반도체층(103) 및 제1 오믹 컨택층(104)을 순차적으로 형성하고, 제2 반도체층(101)의 일부가 가려지도록 제1 증착방지층(105)를 형성한다.
본 발명의 일실시예에 따른 나노로드 발광소자의 제조 방법은 제1 증착방지층(105) 상에 절연 물질을 코팅하여 다중 양자 우물 구조층(102) 상에 패시베이션층(106)을 형성한다.
예를 들어 절연 물질은 Al2O3, SiO2, AlN 중 적어도 하나의 물질을 포함할 수 있다.
일례로, 패시베이션층(106)은 Al2O3, SiO2, SiNx, SiONe, ZrO2 및 HfO2 중 선택되는 적어도 하나의 유전체(dielectric) 물질로 형성되어 유전체(dielectric)층을 이룰 수 있다.
예를 들어, 제1 반도체층(103)은 p형 불순물이 도핑된 질화갈륨(GaN) 반도체층(p-GaN)으로서, 정공을 공급할 수 있다.
예를 들어, 제2 반도체층(101)은 n형 불순물이 도핑된 질화갈륨(GaN) 반도체층(n-GaN)으로서, 전자를 공급할 수 있다.
일례로, 나노로드 발광소자의 제조 방법은 다중 양자 우물 구조층(102)을 물리적으로 패시베이션하기 위하여 패시베이션층(106)을 형성한다.
따라서, 본 발명의 일실시예에 따른 나노로드 발광소자는 누설 전류의 발생이 방지될 수 있다.
도 1b를 참고하면, 본 발명의 일실시예에 따른 나노로드 발광소자의 제조 방법은 절연막 에칭(etching) 방법을 이용하여 제1 오믹 컨택층(104)의 상부에 형성된 패시베이션층(106)을 부분적으로 제거한다.
일례로, 나노로드 발광소자의 제조 방법은 제1 오믹 컨택층(104)의 상부에 코팅된 패시베이션층(106)을 에칭(etching)할 수 있다.
즉, 나노로드 발광소자의 제조 방법은 제1 전도체층이 형성될 영역을 선택적으로 에칭한다.
예를 들어, 나노로드 발광소자의 제조 방법은 제1 오믹 컨택층(104)이 형성되지 않은 경우에도, 제1 반도체층(103) 상에 제1 전도체층을 형성할 수 있다.
도 1c를 참고하면, 본 발명의 일실시예에 따른 나노로드 발광소자의 제조 방법은 제1 전도체층을 형성하기 위한 전도체 증착 과정을 수행하기 위해 제2 증착방지층(107)를 제1 증착방지층(105)상에 추가적으로 코팅한다.
일례로, 나노로드 발광소자의 제조 방법은 제1 증착방지층(105) 상에 전도체 증착과 관련된 제2 증착방지층(107)를 형성한다.
도 1d를 참고하면, 본 발명의 일실시예에 따른 나노로드 발광소자의 제조 방법은 제1 오믹 컨택층(104)의 상부에 전도체를 증착하여 다양한 형태의 제1 전도체층(108)을 형성한다.
예를 들어, 제1 전도체층(108)은 일측으로 기울어진 형태, 제1 오믹 컨택층(104)과 나란한 형태, 지그재그 형태 중 어느 하나의 형태로 형성될 수 있으며, 구체적인 모양은 도 2a 내지 도 2c를 이용하여 보충 설명한다.
예를 들어, 제1 전도체층(108)은 제1 오믹 컨택층(104)이 형성되지 않은 경우, 제1 반도체층(103)과 나란한 형태, 지그재그 형태 중 어느 하나의 형태로 형성될 수 있다.
예를 들어, 나란한 형태는 제1 반도체층(103)과 평행하게 제1 전도체층(108)이 형성된 형태를 지칭하고, 제1 전도체층(108)이 제1 반도층(103)의 상부 전면을 모두 덮거나 일부 면 상에 형성된 형태를 나타낼 수 있다.
일례로, 나노로드 발광소자의 제조 방법은 제1 오믹 컨택층(104)의 상부에 전도체를 증착한 후 제1 전도체층(108)을 형성하기 위한 어닐링 과정을 수행한다.
아울러, 나노로드 발광소자의 제조 방법은 제1 전도체층(108)을 형성하기 위한 전도체 증착과정이 완료된 후, 어닐링 과정 전에 제1 증착방지층(105) 및 제2 증착방지층(107)는 제거한다.
예를 들어, 제1 증착방지층(105) 및 제2 증착방지층(107)은 SOG(Spin on Glass), 레진 등의 증착을 방지하고 제거가 용이한 층일 수 있다.
본 발명의 일실시예에 따른 나노로드 발광소자의 제조 방법은 나노로드를 기판에서 분리하기 전에 다중 양자 우물 구조층(102)을 물리적으로 패시베이션하여 전류 누출을 방지한다.
또한, 나노로드 발광소자의 제조 방법은 제1 반도체층(103) 상부에 오믹 컨택을 우선적으로 진행하고, 나노로드 발광소자를 추후 기판에서 분리 및 정렬한 후 ALD(atomic layer deposition) 등의 증착 공정을 추가적으로 요구하지 않는다.
또한, 어닐링의 온도 조건이 고온을 요구하지 않아서 더 높은 효율의 전류 주입이 기대될 수 있다.
다시 말해, 나노로드 발광소자의 제조 방법은 제1 반도체층(103) 상부에 제1 오믹 컨택층(104)과 제1 전도체층(108)을 형성하는 과정을 우선적으로 진행하고, 나노로드 발광소자를 추후 기판에서 분리 및 정렬함에 따라 추가 증착 공정이 요구되지 않을 수 있다.
본 발명의 나노로드 발광소자의 제조 방법은 제1 전도체층(108)의 길이 및 형태를 나노로드 발광소자의 전도체층이 전극 패턴 상에서 정렬될 시, 전극 패턴의 두 개의 전극 사이에 다중 양자 우물 구조층(102)이 위치하도록 제어한다.
다시 말해, 나노로드 발광소자의 제조 방법은 다중 양자 우물 구조층(102)이 패턴되지 않은 영역의 폭 안에 위치되도록 제1 전도체층(108)의 길이 및 형태가 제1 반도체층(103) 또는 제1 오믹 컨택층(104) 상에서 제어한다.
따라서, 본 발명은 다중 양자 우물 구조층의 응력을 최소화하면서 양자효율을 높일 수 있도록 제1 반도체층의 두께를 얇게 형성하면서도, 제1 반도체층 및 제2 반도체층 중 적어도 하나의 반도체층 상에 전도체층의 길이 및 형태를 제어하면서 전도체층을 형성 함에 따라 전기적 쇼트 발생을 방지할 수 있다.
도 1e를 참고하면, 본 발명의 일실시예에 따른 나노로드 발광소자의 제조 방법은 제2 반도체층(101) 상에도 제2 오믹 컨택층 및 제2 전도체층을 형성하기 위해 리셉터(109)를 제1 전도체층(108) 상에 위치시킨다.
도 1f를 참고하면, 본 발명의 일실시예에 따른 나노로드 발광소자의 제조 방법은 리셉터(109)를 이용하여 기판(100)을 리프트 오프(lift-off)한다.
또한, 나노로드 발광소자의 제조 방법은 제2 반도체층(101)의 상부가 노출될 수 있도록, 제2 반도체층(101)을 에칭한다.
본 발명의 일실시예에 따르면 나노로드 발광소자의 제조 방법은 제2 반도체층(101) 상에 제2 오믹 컨택층(110)을 형성할 수 있다.
도 1g를 참고하면, 본 발명의 일실시예에 따르면 나노로드 발광소자의 제조 방법은 제2 오믹 컨택층(110)에 제2 전도체층(112)을 형성하기 위한 영역 외에 나머지 영역에 제3 증착방지층(111)를 형성한다
도 1h를 참고하면, 본 발명의 일실시예에 따른 나노로드 발광소자의 제조 방법은 제2 반도체층(101)의 상부에 전도체를 증착하여 다양한 형태의 제2 전도체층(112)을 형성한다.
예를 들어, 제2 전도체층(112)은 일측으로 기울어진 형태, 제2 오믹 컨택층(110)과 나란한 형태, 지그재그 형태 중 어느 하나의 형태로 형성될 수 있으며, 구체적인 모양은 도 3a 내지 도 3c를 이용하여 보충 설명한다.
본 발명의 일실시예에 따르면 나노로드 발광소자의 제조 방법은 제2 오믹 컨택층(110)이 형성되지 않은 경우, 제2 반도체층(101)의 상부에 제2 전도체층(112)을 증착 형성할 수 있다.
한편, 제2 전도체층(112)의 길이 및 형태는 다중 양자 우물 구조층(102)의 패턴의 양극 사이에 위치하도록 제어될 수 있다.
일례로, 나노로드 발광소자의 제조 방법은 제2 오믹 컨택층(110)의 상부에 전도체를 증착한 후 제2 전도체층(112)을 형성하기 위한 어닐링 과정을 수행한다.
아울러, 나노로드 발광소자의 제조 방법은 제2 전도체층(112)을 형성하기 위한 전도체 증착과정이 완료된 후, 어닐링 과정 전에 제3 증착방지층(111)는 제거한다.
본 발명의 일실시예에 따르면 나노로드 발광소자의 제조 방법은 제1 반도체층(103)과 제2 반도체층(101) 양측에 제1 전도체층(109)과 제2 층(112)을 포함하는 나노로드 발광소자를 제공할 수 있다.
본 발명의 일실시예에 따른 나노로드 발광소자는 제1 반도체층(103), 다중 양자 우물 구조층(102), 제2 반도체층(101) 및 제1 반도체층(103), 다중 양자 우물 구조층(102), 제2 반도체층(101)의 양 측면에 형성되는 패시베이션(passivation)층(106)을 포함한다.
예를 들어, 다중 양자 우물 구조층(102)은 MQW(multiple quantum well) 층 또는 활성층으로도 지칭될 수 있다.
또한, 나노로드 발광소자의 제1 반도체층(103)은 상부에 일측으로 기울어진 형태, 제1 반도체층(103)과 나란한 형태, 지그재그 형태 중 어느 하나의 형태로 제1 전도체층(108)이 형성될 수 있다.
또한, 나노로드 발광소자의 제2 반도체층(101)은 제1 반도체층(103) 상에 제1 전도체층(108)이 형성된 후, 제2 반도체층(101)의 상부에 일측으로 기울어진 형태, 제2 반도체층(101)과 나란한 형태, 지그재그 형태 중 어느 하나의 형태로 제2 전도체층(112)이 형성될 수 있다.
예를 들어, 나노로드 발광소자는 제1 반도체층(103) 상에 제1 오믹 컨택층(104)이 형성된 경우, 제1 오믹 컨택층(104) 상에 제1 전도체층(108)이 형성된다.
예를 들어, 나노로드 발광소자는 제2 반도체층(101) 상에 제2 오믹 컨택층(110)이 형성된 경우, 제2 오믹 컨택층(110) 상에 제2 전도체층(112)이 형성된다.
본 발명의 일실시예에 따르면 나노로드 발광소자는 제2 반도체층(101), 다중우물 구조층(102) 및 제1 반도체층(103)은 기판을 기준으로 순차적으로 형성되어 수직 구조를 이룰 수 있다.
본 발명의 일실시예에 따르면 나노로드 발광소자는 나노로드 발광소자를 형성하기 위한 제1 기판 상에서 형성된 후, 제1 기판으로부터 분리되어 패턴이 들어가는 제2 기판 상에 정렬될 수 있다.
본 발명의 일실시예에 따르면 제1 전도체층(108)과 제2 전도체층(112)은 ITO(Indium Tin Oxide) 및 금속 물질 중 적어도 하나의 전도성 물질로 형성될 수 있다.
또한, 제1 전도체층(108)과 제2 전도체층(112)은 전기도금 방법, 스퍼터링 방법 및 열증착 방법 중 적어도 하나의 방법을 통해 증착 형성될 수 있다.
일례로, 제1 반도체층(103)은 p형 불순물이 도핑된 질화갈륨(GaN) 반도체층(p-GaN)으로서, 정공을 공급하고, 제2 반도체층(101)은 n형 불순물이 도핑된 질화갈륨(GaN) 반도체층(n-GaN)으로서, 전자를 공급하는 것을 특징으로 할 수 있다.
일례로, 다중 양자 우물 구조층(102)은 양자 배리어층과 활성층 등으로 구성될 수 있다.
따라서, 본 발명은 GaN 나노로드 발광소자에 다양한 모양의 전도체층을 형성함에 따라 양극을 갖는다양한 패턴에 GaN 나노로드 발광소자를 효율적으로 정렬하고, 전류를 주입할 수 있다.
또한, 본 발명은 GaN 나노로드 발광소자를 기판에서 분리하기 전에 오믹 컨택층 및 전도체층을 우선적으로 형성함으로써 제1 반도체층과 제2 반도체층에 상대적으로 넓은 면적의 전극 컨택을 형성할 수 있다.
상술한 설명에서는 제1 반도체층 상에서 제1 오믹 컨택층과 제1 전도체층을 형성하고, 양극을 갖는 다양한 패턴 상에 정렬할 시 활성층이 전극 패턴의 두 개의 전극의 사이에 위치하도록 제1 전도체층의 길이 및 형태를 제어하는 특징을 설명하고, 추가적으로 제2 반도체층 상에 제2 오믹 컨택층과 제2 전도체층을 형성할 시에도, 다양한 전극 패턴 상에 정렬할 시 활성층이 양극의 사이에 위치하도록 제2 전도체층의 길이 및 형태를 제어하는 특징을 예시하였다.
제1 오믹 컨택층과 제2 오믹 컨택층은 선택적으로 형성이 가능하고, 제1 전도체층과 제2 전도체층도 선택적으로 형성이 가능하다.
아울러, 아래 설명에서도 제1 오믹 컨택층 및 제2 오믹 컨택층이 형성된 구조를 예시로 설명하나, 제1 오믹 컨택층과 제2 오믹 컨택층은 선택적으로 형성될 수 있다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 나노로드 발광소자에서 제1 전도체층을 형성하는 실시예를 설명하는 도면이다.
도 2a는 본 발명의 일실시예에 따른 나노로드 발광소자에서 제1 전도체층이 형성될 시, 나노로드 발광소자의 제조 샘플이 기울어진 상태로 전도체가 증착되어 제1 전도체층이 형성된 실시예에 해당될 수 있다.
도 2a를 참고하면, 본 발명의 일실시예에 따른 나노로드 발광소자는 기판(200)상에 제2 반도체층(201), 다중 양자 우물 구조층(202), 제1 반도체층(203), 제1 오믹 컨택층(204), 패시베이션층(205) 및 제1 전도체층(206)을 포함한다.
본 발명의 일실시예에 따르면 제1 전도체층(206)은 일측으로 기울어진 형태를 가질 수 있다.
일례로, 나노로드 발광소자의 제조 방법은 나노로드 발광소자의 제조 샘플이 일측으로 기울어진 상태에서 전도체를 기준보다 두껍게 증착하여 일측으로 기울어진 형태의 제1 전도체층(206)을 형성할 수 있다.
예를 들어, 제1 전도체층(206)의 두께는 전기도금 방식을 이용해서도 두께가 조절될 수 있다. 예를 들어, 제1 전도체층(206)의 두께는 제1 전도체층(206)의 길이와 관련되고, 제1 전도체층(206)의 두께가 증가할 수 록 제1 전도체층(206)의 길이도 증가될 수 있다.
도 2b는 본 발명의 일실시예에 따른 나노로드 발광소자에서 제1 전도체층이 형성될 시, 나노로드 발광소자의 제조 샘플을 일정한 속도로 회전 시키면서, 전도체가 증착되어 제1 전도체층이 형성된 실시예에 해당될 수 있다.
도 2b를 참고하면, 본 발명의 일실시예에 따른 나노로드 발광소자는 기판(210)상에 제2 반도체층(211), 다중 양자 우물 구조층(212), 제1 반도체층(213), 제1 오믹 컨택층(214), 패시베이션층(215) 및 제1 전도체층(216)을 포함한다.
본 발명의 일실시예에 따르면 제1 전도체층(216)은 얇은 두께로 제1 오믹 컨택층(214)의 상부 전면을 덮는 형태를 가질 수 있다.
예를 들어, 제1 오믹 컨택층(214)이 형성되지 않은 경우, 제1 전도체층(216)은 제1 반도체층(213)의 상부 전면을 덮도록 형성될 수 있다.
일례로, 나노로드 발광소자의 제조 방법은 나노로드 발광소자의 제조 샘플을 회전하는 상태에서 전도체를 기준보다 얇게 증착하여 제1 오믹 컨택층(214)과 나란한 형태의 제1 전도체층(216)을 형성할 수 있다.
도 2c는 본 발명의 일실시예에 따른 나노로드 발광소자에서 제1 전도체층이 형성될 시, 나노로드 발광소자의 제조 샘플이 회전하는 상태로 전도체가 두껍게 증착되어 제1 전도체층이 형성된 실시예에 해당될 수 있다.
도 2c를 참고하면, 본 발명의 일실시예에 따른 나노로드 발광소자는 기판(220)상에 제2 반도체층(221), 다중 양자 우물 구조층(222), 제1 반도체층(223), 및 제1 오믹 컨택층(224), 패시베이션층(225) 및 제1 전도체층(226)을 포함한다.
본 발명의 일실시예에 따르면 제1 전도체층(226)은 지그재그 형태를 가질 수 있다.
일례로, 나노로드 발광소자의 제조 방법은 나노로드 발광소자의 제조 샘플을 회전하는 상태에서 전도체를 기준보다 두껍게 증착하여 지그재그 형태의 제1 전도체층(226)을 형성할 수 있다.
본 발명의 일실시예에 따르면 전도체를 증착하는 기준은 제1 반도체층의 상부를 덮는 정도와 관련되며, 도 2a 및 도 2c에 각각 도시된 제1 전도체층의 두께는 기준보다 크고, 도 2b에 도시된 제1 전도체층의 두께는 기준보다 작으므로, 기준은 제1 전도체층(205) 및 제1 전도체층(225)의 두께와 제1 전도체층(215)의 중간 사이 값일 수 있다.
또한, 제1 전도체층의 두께는 전도체를 증착하는 시간과 연관성이 존재한다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 나노로드 발광소자에서 제2 전도체층을 형성하는 실시예를 설명하는 도면이다.
도 3a는 본 발명의 일실시예에 따른 나노로드 발광소자에서 제2 전도체층이 형성될 시, 나노로드 발광소자의 제조 샘플이 기울어진 상태로 전도체가 증착되어 제2 전도체층이 형성된 실시예에 해당될 수 있다.
도 3a를 참고하면, 본 발명의 일실시예에 따른 나노로드 발광소자는 리셉터(300)상에 제1 전도체층(301), 제1 반도체층(302), 다중 양자 우물 구조층(303), 패시베이션층(304), 제2 반도체층(305), 제2 오믹 컨택층(306) 및 제2 전도체층(307)을 포함한다.
본 발명의 일실시예에 따르면 제2 전도체층(307)은 일측으로 기울어진 형태를 가질 수 있다.
일례로, 나노로드 발광소자의 제조 방법은 나노로드 발광소자의 제조 샘플이 일측으로 기울어진 상태에서 전도체를 기준보다 두껍게 증착하여 일측으로 기울어진 형태의 제2 전도체층(307)을 형성할 수 있다.
예를 들어, 제2 전도체층(307)의 두께는 전기도금 방식을 이용해서도 두께가 조절될 수 있다.
도 3b는 본 발명의 일실시예에 따른 나노로드 발광소자에서 제2 전도체층이 형성될 시, 나노로드 발광소자의 제조 샘플을 일정한 속도로 회전 시키면서, 전도체가 증착되어 제2 전도체층이 형성된 실시예에 해당될 수 있다.
도 3b를 참고하면, 본 발명의 일실시예에 따른 나노로드 발광소자는 리셉터(310)상에 제1 오믹 컨택층(311), 제1 반도체층(312), 다중 양자 우물 구조층(313), 패시베이션층(314), 제2 반도체층(315), 제2 오믹 컨택층(316) 및 제2 전도체층(317)을 포함한다.
본 발명의 일실시예에 따르면 제2 전도체층(317)은 얇은 두께로 제2 반도체층(315)의 상부 전면을 덮는 형태를 가질 수 있다.
일례로, 나노로드 발광소자의 제조 방법은 나노로드 발광소자의 제조 샘플을 회전하는 상태에서 전도체를 기준보다 얇게 증착하여 제2 오믹 컨택층(316)과 나란한 형태의 제2 전도체층(317)을 형성할 수 있다.
도 3c는 본 발명의 일실시예에 따른 나노로드 발광소자에서 제2 전도체층이 형성될 시, 나노로드 발광소자의 제조 샘플이 회전하는 상태로 전도체가 두껍게 증착되어 제2 전도체층이 형성된 실시예에 해당될 수 있다.
도 3c를 참고하면, 본 발명의 일실시예에 따른 나노로드 발광소자는 리셉터(320)상에 제1 오믹 컨택층(321), 제1 반도체층(322), 다중 양자 우물 구조층(323), 패시베이션층(324), 제2 반도체층(325), 제2 오믹 컨택층(326) 및 제2 전도체층(327)을 포함한다.
본 발명의 일실시예에 따르면 제2 전도체층(327)은 지그재그 형태를 가질 수 있다.
일례로, 나노로드 발광소자의 제조 방법은 나노로드 발광소자의 제조 샘플을 회전하는 상태에서 전도체를 기준보다 두껍게 증착하여 지그재그 형태의 제2 전도체층(327)을 형성할 수 있다.
본 발명의 일실시예에 따르면 전도체를 증착하는 기준은 제2 오믹 컨택층의 상부를 덮는 정도와 관련되며, 도 3a 및 도 3c에 각각 도시된 제2 전도체층의 두께는 기준보다 크고, 도 3b에 도시된 제2 전도체층의 두께는 기준보다 작으므로, 기준은 제2 전도체층(307) 및 제2 전도체층(327)의 두께와 제2 전도체층(317)의 중간 사이 값일 수 있다.
또한, 제2 전도체층의 두께는 전도체를 증착하는 시간과 연관성이 존재한다.
도 4a 내지 도 4c는 본 발명의 일실시예에 따른 나노로드 발광소자에서 투명전극을 형성하는 실시예를 설명하는 도면이다.
도 4a 내지 도 4c는 2차 증착방지층 코팅 없이 절연막 증착 및 제1 반도체층 상에 제1 오믹 컨택층의 상부 노출 후 바로 투명전극을 증착 형성하는 실시예를 예시한다.
도 4a를 참고하면, 본 발명의 일실시예에 따른 나노로드 발광소자의 제조 방법은 기판(400) 상에 제2 반도체층(401), 다중 우물 양자 구조층(402) 및 제1 반도체층(403)을 형성하고, 다중 우물 양자 구조층(402)을 패시베이션하기 위한 패시베이션층(406)을 형성하며, 절연막 에칭(etching) 방법을 이용하여 제1 반도체층(403)의 상부에 형성된 패시베이션층(406)을 부분적으로 제거한다.
여기서, 제1 반도체층(403) 상에는 제1 오믹 컨택층(404)이 형성될 수 있다.
즉, 제2 반도체층(401), 다중 우물 양자 구조층(402), 제1 반도체층(403)을 순차적으로 형성한 후, 제1 오믹 컨택층(404)이 형성되고, 증착방지층(405)가 형성된 후, 패시베이션층(406)이 형성될 수 있다.
일례로, 나노로드 발광소자의 제조 방법은 제1 반도체층(403)의 상부에 코팅된 패시베이션층(406)을 에칭(etching)할 수 있다.
즉, 나노로드 발광소자의 제조 방법은 투명 전극이 형성될 영역을 선택적으로 에칭한다.
도 4b를 참고하면, 본 발명의 일실시예에 따른 나노로드 발광소자의 제조 방법은 증착방지층(405) 상에 투명 전극 형성 물질을 코팅한다.
예를 들어, 투명 전극 형성물질은 ZnO, AZO 및 ITO　등의 금속 물질을 포함할 수 있다.
일례로, 패시베이션층(406)은 투명 전극과 제2 반도체층(101) 및 다중 우물 양자 구조층(102)을 상호 패시베이션한다.
도 4c를 참고하면, 본 발명의 일실시예에 따른 나노로드 발광소자의 제조 방법은 증착방지층(405)를 제거하고, 제1 오믹 컨택층(104) 상부에 투명 전극 형성 물질이 코팅된 상태에서 열처리를 수행하여 투명 전극(407)을 형성한다.
도 5는 본 발명의 일실시예에 따른 나노로드 발광소자에서 전기도금을 이용하여 전도체층의 두께를 제어하는 실시예를 설명하는 도면이다.
도 5를 참고하면, 나노로드 발광소자의 제조 방법은 기판(500) 상에 제2 반도체층(501), 다중 우물 양자 구조층(502), 제1 반도체층(503) 및 제1 오믹 컨택층(504)이 형성된 상태에서 제1 오믹 컨택층(504) 상에 전기 도금을 위한 시드층(506)이 적층된다.
예를 들어, 시드층(506)은 나노로드 발광소자 형성을 위한 드라이 에칭을 하기 전에 제1 오믹 컨택층(504) 상에 시드층(506)을 형성하여 추후에 나노로드 발광소자를 형성한 후 전기도금을 통해 시드층(506)의 두께가 조절될 수 있다.
한편, 패시베이션층 형성을 위한 증착방지층(505)의 형성 순서는 금속층(506) 형성 이후에 형성될 수 도 있다.
좌측의 시드층(506)과 우측의 시드층(506)의 두께는 전기도금을 통해 시드층의 두께가 증가된 경우를 예시한다.
예를 들어, 전기도금을 통해 두께가 조절되는 시드층(506)은 메탈 헤드(metal head)라고 지칭될 수 있고, 전기도금 시드층으로도 지칭될 수 있다.
즉, 나노로드 발광소자의 제조 방법은 나노로드 발광소자를 형성하기 위해 제1 반도체층에 오믹 컨택 물질과 전기 도금을 위한 시드층을 순차적으로 형성하고, 추후에 나노로드 발광소자를 형성한 후 전기도금을 이용하여 두껍게 전도체층을 형성할 수 있다.
따라서, 나노로드 발광소자의 제조 방법은 전기 도금을 이용하여 전도체층의 길이(두께)를 제어할 수 있다.
도 6은 본 발명의 일실시예에 따른 나노로드 발광소자가 정렬된 디스플레이를 설명하는 도면이다.
도 6은 제1 전극과 제2 전극을 포함하는 IDT(interdigitated pattern) 패턴 상에 정렬된 복수의 나노로드 발광소자를 포함하는 디스플레이를 예시한다.
도 6을 참고하면, 종래 기술에 따른 디스플레이(600)는 제1 전극(601)과 제2 전극(602)을 포함하고, 제1 전극(601)과 제2 전극(602) 사이에 복수의 나노로드 발광소자(603)가 정렬된다.
한편, 본 발명의 일실시예에 따른 디스플레이(610)는 제1 전극(611)과 제2 전극(612)을 포함하고, 제1 전극(611)과 제2 전극(612) 사이에 복수의 나노로드 발광소자(613)가 정렬된다.
종래 기술에 따른 디스플레이(600)는 복수의 나노로드 발광소자(603)에 오믹 컨택층 또는 전도체층이 별도로 형성되어 있지 않아서, 오믹 컨택층 또는 전도체층을 형성하기 위한 추가 공정이 요구된다.
한편, 본 발명의 일실시예에 따른 디스플레이(610)는 복수의 나노로드 발광소자(613)에 제1 전극(611) 또는 제2 전극(612)과 접촉되는 지점에서 오믹 컨택층 및 전도체층이 미리 형성되어 있다.
본 발명의 일실시예에 따르면 복수의 나노로드 발광소자(613)는 제1 반도체층, 다중 양자 우물 구조층, 제2 반도체층 및 상기 제1 반도체층, 다중 양자 우물 구조층 및 제2 반도체층의 양 측면에 형성되는 패시베이션(passivation)층을 포함한다.
본 발명의 일실시예에 따른 복수의 나노로드 발광소자(613)에서 제1 반도체층은 제1 반도체층 또는 제1 오믹 컨택층의 상부에서 일측으로 기울어진 형태, 제1 반도체층 또는 제1 오믹 컨택층과 나란한 형태, 지그재그 형태 중 어느 하나의 형태로 제1 전도체층이 형성되어 있을 수 있다.
본 발명의 일실시예에 따른 복수의 나노로드 발광소자(613)에서 제2 반도체층은 제2 반도체층 또는 제2 오믹 컨택층의 상부에 일측으로 기울어진 형태, 제2 반도체층 또는 제2 오믹 컨택층과 나란한 형태, 지그재그 형태 중 어느 하나의 형태로 제2 전도체층이 형성되어 있을 수 있다.
한편, 복수의 나노로드 발광소자(613)는 제1 반도체층 또는 제1 오믹 컨택층 상에 제1 전도체층이 형성되거나 제1 및 제2 반도체층 또는 제1 및 제2 오믹 컨택층 각각에 제1 전도체층 및 제2 전도체층이 형성될 수 있다.
본 발명의 일실시예에 따르면 제1 반도체층은 p형 불순물이 도핑된 질화갈륨(GaN) 반도체층(p-GaN)으로서, 정공을 공급하고, 제2 반도체층은 n형 불순물이 도핑된 질화갈륨(GaN) 반도체층(n-GaN)으로서, 전자를 공급할 수 있다.
일례로, 제1 전극은 제1 전도체층과 접촉되고, 제2 전극은 상기 제2 전도체층과 접촉될 수 있다.
따라서, 본 발명은 GaN 나노로드 발광소자를 기판에서 분리하기 전에 오믹 컨택층 및 전도체층을 우선적으로 형성함으로써 IDT 패턴에 나노로드 정렬 후 높은 온도의 열처리 공정을 회피하여 LED(light emitting diode) 디스플레이를 이루는 물질의 선택 폭을 늘릴 수 있다.
또한, 본 발명은 GaN 나노로드 발광소자를 IDT 패턴에 정렬하기 전에 미리 오믹 컨택층을 형성함에 따라 불필요한 포토리소그래피 공정에 따른 열처리를 회피할 수 있다.
한편, 제1 전도체층 및 제2 전도체층의 길이 및 형태는 제1 전극(611)과 제2 전극(612) 사이에 나노로드 발광소자의 활성층이 위치하도록 제어될 수 있다.
본 발명의 일실시예에 따른 나노로드 발광소자의 제조 방법이 제1 전극과 제2 전극 사이에서 제1 전도체층의 길이 및 형태를 제어하는 실시예는 도 7을 이용하여 보충 설명한다.
도 7은 본 발명의 일실시예에 따른 나노로드 발광소자의 전도체층의 길이를 제어하는 실시예를 설명하는 도면이다.
도 7을 참고하면, 본 발명의 일실시예에 따른 나노로드 발광소자는 패턴의 제1 전극(700)과 제2 전극(701) 사이에 위치하는데, 제1 전극(700)과 제2 전극(701)의 사이폭(710)에 다중 양자 우물 구조층(720), 다중 양자 우물 구조층(730) 및 다중 양자 우물 구조층(740)이 위치할 수 있도록, 전도체층(721), 전도체층(731) 및 전도체층(741)의 길이가 제어될 수 있다.
전도체층(721), 전도체층(731) 및 전도체층(741)의 길이는 서로 다르지만 다중 양자 우물 구조층(720), 다중 양자 우물 구조층(730) 및 다중 양자 우물 구조층(740)이 사이폭(710) 내에 위치한다.
본 발명의 일실시예에 따르면 나노로드 발광소자는 다중 양자 우물 구조층의 응력을 최소화하고, 양자효율을 높일 수 있도록 제1 반도체층의 두께가 에피 수준으로 형성된다.
제1 반도체층의 두께가 에피수준으로 형성될 경우, 전기적 쇼트가 발생할 수 있기 때문에 다중 양자 우물 구조층이 사이폭(710) 내에 위치할 수 있도록 전도체층의 길이 조절이 필요할 수 있다.
따라서, 본 발명의 일실시예에 따른 나노로드 발광소자의 제조 방법은 오믹 컨택층을 형성 후, 전도체층의 두께(길이)를 제어함에 따라 다중 양자 우물 구조층이 사이폭(710) 내에 위치할 수 있도록 한다.
본 발명의 일실시예에 따른 나노로드 발광소자의 제조 방법은 오믹 컨택층 상에 전도체 층을 두껍게 형성하여 다중 양자 우물 구조층을 IDT 패턴 양극간의 중앙에 위치하도록 한다.
본 발명의 일실시예에 따른 나노로드 발광소자의 제조 방법은 제1 반도체층 상에 형성되는 전도체는 금속, ITO를 포함한 전도성을 가지는 모든 물질을 이용할 수 있다.
이로부터 형성된 전도체층은 IDT 패턴과 금속간의 접합이므로 전기적 저항이 낮은 접합을 형성할 수 있다.
본 발명의 일실시예에 따른 나노로드 발광소자는 IDT 패턴에 국한되지 않는 다양한 패턴 상에 정렬될 수 있고, 다양한 패턴 중 하나로 원형 패턴을 예시하며, 도 8을 이용하여 설명한다.
도 8은 본 발명의 일실시예에 따른 원형 패턴에 복수의 나노로드 발광소자가 정렬되는 실시예를 설명하는 도면이다.
도 8을 참고하면, 본 발명의 일실시예에 따른 나노로드 발광소자는 원형 패턴(800) 상에 정렬될 수 있다.
일례로, 원형 패턴(800)은 제2 전극(810)과 제1 전극(820)을 포함하고, 제2 전극(810)과 제1 전극(820) 사이에 복수의 나노로드 발광소자(830)가 정렬된다.
본 발명의 일실시예에 따른 복수의 나노로드 발광소자(830)는 제1 전극(820)과 접촉되는 부분에 전도체층이 형성되고, 전도체층은 복수의 나노로드 발광소자(830)의 다중 양자 우물 구조층이 제2 전극(810)과 제1 전극(820)의 사이에 위치할 수 있도록 길이 및 형태가 제어될 수 있다.
도 9 및 도 10은 종래 기술에 따른 IDT 패턴 상에 나노로드 정렬 준비 방식을 설명하는 도면이다.
도 9는 종래 기술에 따른 IDT 패턴 상에 나노로드 발광소자가 정렬되는 과정을 예시한다.
도 9를 참고하면, 단계(S901)에서 IDT 패턴(900)에 나노로드 발광소자(910)가 정렬된 후, 증착방지층 공정 후 전도체(920)가 증착된다.
단계(S902)에서 IDT 패턴(900)에 나노로드 발광소자(910)가 전도체(920)와 접촉될 수 있도록 열처리 고정이 수행된다.
다시 말해, 종래 기술에 따른 IDT 패턴 상에 나노로드 발광소자가 정렬되는 방식은 나노로드 발광소자 정렬 후 나노로드 발광소자를 고정하기 위해 증착방지층 공정으로 p-GaN 반도체층과 n-GaN 반도체층 부근을 노출하고, 그 위에 커버리지(coverage)를 높이기 위해 ALD 등을 적용하여 전도체를 다시 증착(deposition)하게 된다.
이후에는 열처리를 해야하는데 PCB 혹은 유리(glass)를 400도 이상의 열처리에 투입하기에는 무리가 있어서, 패턴 소재의 한계성이 존재한다.
도 10은 도 9에서 설명된 IDT 패턴 상에 나노로드 발광소자가 정렬되는 방식에 따라 형성된 구조를 예시한다.
도 10을 참고하면, 디스플레이(1000)는 제1 전극(1010)과 제2 전극(1020) 사이에 복수의 나노로드 발광소자(1030)가 정렬되고, 복수의 나노로드 발광소자(1030)의 양 측면에 전도체층(1040)이 형성된 구조를 갖는다.
도 9에 대한 설명에서 상술한 바와 같이 전도체층(1040)의 형성을 위해 추가 열처리가 요구되는데, PCB 혹은 유리(glass)를 400도 이상의 열처리에 투입하기에는 무리가 있어서, 패턴 소재의 한계성이 존재한다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (18)

  1. 제1 반도체층;
    다중 양자 우물 구조층;
    제2 반도체층; 및
    상기 제1 반도체층 및 상기 제2 반도체층 중 적어도 하나의 반도체층 상에 형성되는 전도체층을 포함하고,
    상기 전도체층은 상기 전도체층이 정렬될 전극 패턴 상에서 상기 전극 패턴의 두 개의 전극 사이에 상기 다중 양자 우물 구조층이 위치하도록 길이 및 형태가 제어되는 것을 특징으로 하는
    나노로드 발광소자.
  2. 제1항에 있어서,
    상기 적어도 하나의 반도체층과 상기 전도체층 사이에서 오믹 컨택층; 및
    상기 제1 반도체층, 상기 다중 양자 우물 구조층 및 상기 제2 반도체층의 양 측면에 형성되는 패시베이션(passivation)층을 더 포함하는 것을 특징으로 하는
    나노로드 발광소자.
  3. 제1항 또는 제2항에 있어서,
    상기 전도체층은 상기 적어도 하나의 반도체층의 상부에 일측으로 기울어진 형태, 상기 적어도 하나의 반도체층과 나란한 형태, 지그재그 형태 중 어느 하나의 형태로 제어되는 것을 특징으로 하는
    나노로드 발광소자.
  4. 제1항에 있어서,
    상기 전극 패턴은 IDT(interdigitated pattern) 패턴 및 원형 패턴 중 적어도 하나의 전극 패턴을 포함하는 것을 특징으로 하는
    나노로드 발광소자.
  5. 제1항에 있어서,
    상기 전도체층은 전기도금 방법, 스퍼터링 방법 및 열증착 방법 중 적어도 하나의 방법을 통해 증착되는 것을 특징으로 하는
    나노로드 발광소자.
  6. 제1항에 있어서,
    상기 제2 반도체층, 상기 다중 양자 우물 구조층 및 상기 제1 반도체층은 기판을 기준으로 순차적으로 형성되어 수직 구조를 이루는 것을 특징으로 하는
    나노로드 발광소자.
  7. 제1항에 있어서,
    상기 제1 반도체층은 p형 불순물이 도핑된 질화갈륨(GaN) 반도체층(p-GaN)으로서, 정공을 공급하고,
    상기 제2 반도체층은 n형 불순물이 도핑된 질화갈륨(GaN) 반도체층(n-GaN)으로서, 전자를 공급하는 것을 특징으로 하는
    나노로드 발광소자.
  8. 제1항에 있어서,
    상기 전도체층은 ITO(Indium Tin Oxide) 및 금속 물질 중 적어도 하나의 전도성 물질로 형성되는
    나노로드 발광소자.
  9. 기판 상에 제2 반도체층, 다중 양자 우물 구조층 및 제1 반도체층을 순차적으로 형성하는 단계;
    상기 제2 반도체층, 상기 다중 양자 우물 구조층, 상기 제1 반도체층 중 상기 제2 반도체층의 일부가 가려지도록 제1 증착방지층을 형성하고, 상기 제1 증착방지층 상에 패시베이션(passivation)층을 코팅하는 단계;
    상기 제1 반도체층의 상부에서 상기 코팅된 상기 패시베이션(passivation)층을 에칭(etching)하는 단계; 및
    상기 제1 증착방지층 상에 제2 증착방지층을 형성하고, 상기 제1 반도체층의 상부에 전도체를 증착하되, 제1 전도체층이 정렬될 전극 패턴 상에서 상기 전극 패턴의 두 개의 전극 사이에 상기 다중 양자 우물 구조층이 위치하도록 길이 및 형태를 제어하여 상기 제1 전도체층을 형성하는 단계를 포함하는 것을 특징으로 하는
    나노로드 발광소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 반도체층 상에 상기 제1 전도체층이 형성된 후, 상기 제1 증착방지층 및 상기 제2 증착방지층을 제거하는 단계;
    상기 기판을 리프트 오프(lift-off)하면서 상기 제2 반도체층의 상부가 노출되도록 상기 제2 반도체층을 에칭하는 단계; 및
    제3 증착방지층을 형성한 후 상기 제2 반도체층의 상부에 전도체를 증착하되, 상기 두 개의 전극 사이에 상기 다중 양자 우물 구조층이 위치하도록 길이 및 형태를 제어하여 제2 전도체층을 형성하는 단계를 더 포함하는 것을 특징으로 하는
    나노로드 발광소자의 제조 방법.
  11. 제9항에 있어서,
    상기 제1 전도체층을 형성하는 단계는,
    나노로드 발광소자의 제조 샘플이 일측으로 기울어진 상태에서 전도체를 기준보다 두껍게 증착하여 상기 일측으로 기울어진 형태의 제1 전도체층을 형성하는 단계를 포함하는 것을 특징으로 하는
    나노로드 발광소자의 제조 방법.
  12. 제9항에 있어서,
    상기 제1 전도체층을 형성하는 단계는,
    나노로드 발광소자의 제조 샘플을 회전하는 상태에서 상기 제1 반도체층과 나란한 형태의 제1 전도체층을 형성하는 단계를 포함하는 것을 특징으로 하는
    나노로드 발광소자의 제조 방법.
  13. 제9항에 있어서,
    상기 제1 전도체층을 형성하는 단계는,
    나노로드 발광소자의 제조 샘플을 회전하는 상태에서 전도체를 기준보다 두껍게 증착하여 지그재그 형태의 제1 전도체층을 형성하는 단계를 포함하는 것을 특징으로 하는
    나노로드 발광소자의 제조 방법.
  14. 제9항에 있어서,
    상기 전극 패턴은 IDT(interdigitated pattern) 패턴 및 원형 패턴 중 적어도 하나의 전극 패턴을 포함하는 것을 특징으로 하는
    나노로드 발광소자의 제조 방법.
  15. 제1 전극과 제2 전극을 포함하는 전극 패턴 상에 정렬된 복수의 나노로드 발광소자를 포함하는 디스플레이에 있어서,
    제1 반도체층, 다중 양자 우물 구조층, 제2 반도체층 및 상기 제1 반도체층 및 상기 제2 반도체층 중 적어도 하나의 반도체층 상에 형성되는 전도체층을 포함하고, 상기 전도체층은 상기 제1 전극과 상기 제2 전극 사이에 상기 다중 양자 우물 구조층이 위치하도록 길이 및 형태가 제어되는 복수의 발광소자를 포함하는 것을 특징으로 하는
    디스플레이.
  16. 제15항에 있어서,
    상기 전극 패턴은 IDT(interdigitated pattern) 패턴 및 원형 패턴 중 적어도 하나의 전극 패턴을 포함하는 것을 특징으로 하는
    디스플레이.
  17. 제15항에 있어서,
    상기 제1 반도체층은 p형 불순물이 도핑된 질화갈륨(GaN) 반도체층(p-GaN)으로서, 정공을 공급하고,
    상기 제2 반도체층은 n형 불순물이 도핑된 질화갈륨(GaN) 반도체층(n-GaN)으로서, 전자를 공급하는 것을 특징으로 하는
    디스플레이.
  18. 제15항에 있어서,
    상기 제1 전극은 상기 전도체층 중 제1 전도체층과 접촉되고,
    상기 제2 전극은 상기 전도체층 중 제2 전도체층과 접촉되는 것을 특징으로 하는
    디스플레이.
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