KR20220083935A - 표시 장치 - Google Patents

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박해찬
이원준
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삼성디스플레이 주식회사
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Abstract

본 발명은 표시 장치에 관한 것이다. 일 실시예에 따른 표시 장치는 제1 기판 상에 제1 방향으로 연장되며, 서로 이격되어 배치된 복수의 제1 뱅크들, 상기 제1 방향으로 연장되며, 서로 다른 상기 제1 뱅크 상에 서로 이격되어 배치된 제1 전극과 제2 전극, 상기 제1 전극, 상기 제2 전극 및 상기 복수의 제1 뱅크들을 덮는 제1 절연층, 상기 제1 절연층 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 서로 이격되어 배치된 복수의 제1 패턴들, 및 상기 복수의 제1 패턴들 중 서로 이웃하는 상기 제1 패턴들 사이에 배치되며, 상기 제1 절연층 상에서 양 단부가 각각 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하며, 상기 제1 패턴의 높이는 상기 발광 소자의 지름보다 클 수 있다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 전극 상에 배치되는 발광 소자의 정렬도가 개선된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판 상에 제1 방향으로 연장되며, 서로 이격되어 배치된 복수의 제1 뱅크들, 상기 제1 방향으로 연장되며, 서로 다른 상기 제1 뱅크 상에 서로 이격되어 배치된 제1 전극과 제2 전극, 상기 제1 전극, 상기 제2 전극 및 상기 복수의 제1 뱅크들을 덮는 제1 절연층, 상기 제1 절연층 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 서로 이격되어 배치된 복수의 제1 패턴들, 및 상기 복수의 제1 패턴들 중 서로 이웃하는 상기 제1 패턴들 사이에 배치되며, 상기 제1 절연층 상에서 양 단부가 각각 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하며, 상기 제1 패턴의 높이는 상기 발광 소자의 지름보다 클 수 있다.
상기 복수의 제1 패턴은 상기 복수의 제1 뱅크들과 중첩하며, 상기 복수의 제1 뱅크들과 수직하게 교차할 수 있다.
두 개의 상기 제1 패턴들 사이에 하나의 발광 소자가 배치되며, 상기 발광 소자의 길이 방향은 상기 제1 패턴들의 연장 방향과 나란할 수 있다.
상기 제1 패턴들의 피치는 상기 제1 패턴들의 간격보다 클 수 있다.
상기 제1 패턴들의 간격은 0.5 ㎛보다 크고 4 ㎛보다 작을 수 있다.
상기 제1 패턴의 폭은 1 ㎛보다 크고 4.5 ㎛보다 작을 수 있다.
상기 제1 패턴의 단면은 사다리꼴, 정사각형 또는 직사각형 중 어느 하나일 수 있다.
상기 복수의 발광 소자, 상기 제1 전극, 상기 제2 전극 및 상기 복수의 제1 뱅크를 둘러싸며, 발광 영역을 정의하는 제2 뱅크를 더 포함할 수 있다.
상기 복수의 제1 패턴들은 상기 제2 뱅크와 비중첩할 수 있다.
상기 제1 패턴의 높이는 0.5 ㎛보다 크고 상기 제2 뱅크의 높이보다 작을 수 있다.
상기 제1 패턴은 상기 제2 방향으로 연장되며 상기 제1 방향으로 이격된 제1 서브 패턴 및 제2 서브 패턴을 포함할 수 있다.
상기 제1 서브 패턴과 상기 제2 서브 패턴 사이의 간격은 상기 발광 소자의 지름보다 작을 수 있다.
상기 제1 패턴은 상기 복수의 제1 뱅크들 사이에 배치되며, 상기 복수의 제1 뱅크들과 비중첩할 수 있다.
상기 제1 전극 상에 배치되어 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극 및 상기 제2 전극 상에 배치되어 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극을 더 포함할 수 있다.
또한, 일 실시예에 따른 표시 장치는 제1 기판 상에 제1 방향으로 연장되며, 서로 이격되어 배치된 복수의 제1 뱅크들, 상기 제1 방향으로 연장되며, 서로 다른 상기 제1 뱅크 상에 서로 이격되어 배치된 제1 전극과 제2 전극, 상기 제1 전극, 상기 제2 전극 및 상기 복수의 제1 뱅크들을 덮는 제1 절연층, 상기 제1 절연층 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 서로 이격되어 배치된 복수의 제1 패턴들, 및 상기 복수의 제1 패턴들 중 서로 이웃하는 상기 제1 패턴들 사이에 배치되며, 상기 제1 절연층 상에서 양 단부가 각각 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하며, 상기 제1 패턴의 폭은 상기 발광 소자의 지름보다 크고 상기 제1 패턴들의 피치보다 작을 수 있다.
상기 제1 패턴의 폭은 1 ㎛보다 크고 4.5 ㎛보다 작을 수 있다.
상기 제1 패턴들의 피치는 상기 제1 패턴들의 간격보다 크고 5 ㎛보다 작을 수 있다.
상기 복수의 발광 소자, 상기 제1 전극, 상기 제2 전극 및 상기 복수의 제1 뱅크를 둘러싸며, 발광 영역을 정의하는 제2 뱅크를 더 포함하며, 상기 복수의 제1 패턴들은 상기 제2 뱅크와 비중첩할 수 있다.
상기 제1 패턴은 상기 제2 방향으로 연장되며 상기 제1 방향으로 이격된 제1 서브 패턴 및 제2 서브 패턴을 포함할 수 있다.
상기 제1 패턴은 상기 복수의 제1 뱅크들 사이에 배치되며, 상기 복수의 제1 뱅크들과 비중첩할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 전극들이 배치되는 뱅크들 사이에 배치된 복수의 패턴들을 포함한다. 복수의 패턴들은 전극 및 뱅크들이 연장된 방향을 따라 이격되어 배치되어 뱅크들 사이 영역에 단차를 형성할 수 있다. 이는 복수의 뱅크들과 유사하게 패턴들 사이에 발광 소자들이 배치될 수 있는 영역을 제공할 수 있고, 표시 장치의 제조 공정 중 발광 소자는 상대적으로 전기장의 세기가 큰 영역인 이격된 패턴들 사이에 배치되도록 유도될 수 있다.
이에 따라, 표시 장치는 제조 공정 중 뱅크들 사이 이외의 영역에 배치되어 전극들과 연결되지 않고 유실되는 발광 소자의 수를 최소화할 수 있다. 또한, 상기 패턴들 사이에 배치된 발광 소자들은 양 단부가 전극 상에 원활하게 놓일 수 있어 발광 소자들의 정렬도가 개선될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 2은 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3는 도 2의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다.
도 4는 도 2의 Q4-Q4'선을 따라 자른 단면도이다.
도 5는 도 2의 Q5-Q5' 선을 따라 자른 단면도이다.
도 6은 도 5의 A 영역을 확대하여 나타낸 도면이다.
도 7은 일 실시예에 따른 제1 패턴들을 나타낸 사시도이다.
도 8은 일 실시예에 따른 발광 소자의 개략도이다.
도 9는 다른 실시예에 따른 표시 장치의 일부 단면도이다.
도 10은 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 11은 도 10의 Q6-Q6'선을 따라 자른 단면도이다.
도 12는 도 11의 B 영역을 확대한 도면이다.
도 13은 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 14는 도 13의 Q7-Q7'선을 따라 자른 단면도이다.
도 15는 도 13의 제1 패턴과 발광 소자를 나타낸 도면이다.
도 16 내지 도 22는 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
도 23은 전기장 세기 분포를 개략적으로 나타낸 도면이다.
도 24는 전기장 세기의 절대값을 나타낸 그래프이다.
도 25 및 도 26은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
도 27은 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 28은 도 27의 Q8-Q8' 선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 1를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시할 수 있다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함할 수 있다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(30)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2은 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 2을 참조하면, 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(30)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(30)가 배치되지 않고, 발광 소자(30)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(30)가 배치된 영역을 포함하여, 발광 소자(30)와 인접한 영역으로 발광 소자(30)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역은 발광 소자(30)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(30)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
또한, 각 서브 화소(PXn)는 비발광 영역에 배치된 절단부 영역(CBA)을 포함할 수 있다. 절단부 영역(CBA)은 발광 영역(EMA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 절단부 영역(CBA)은 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 표시 장치(10)의 표시 영역(DPA)에는 복수의 발광 영역(EMA)과 절단부 영역(CBA)들이 배열될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 절단부 영역(CBA)들은 각각 제1 방향(DR1)으로 반복 배열되되, 발광 영역(EMA)과 절단부 영역(CBA)은 제2 방향(DR2)으로 교대 배열될 수 있다. 또한, 절단부 영역(CBA)들의 제1 방향(DR1)으로 이격된 간격은 발광 영역(EMA)의 제1 방향(DR1)으로 이격된 간격보다 작을 수 있다. 절단부 영역(CBA)들 및 발광 영역(EMA)들 사이에는 제2 뱅크(45)가 배치되고, 이들 사이의 간격은 제2 뱅크(45)의 폭에 따라 달라질 수 있다. 절단부 영역(CBA)에는 발광 소자(30)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(21, 22) 일부가 배치될 수 있다. 각 서브 화소(PXn)마다 배치되는 전극(21, 22)들은 절단부 영역(CBA)에서 서로 분리되어 배치될 수 있다.
도 3는 도 2의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다. 도 4는 도 2의 Q4-Q4'선을 따라 자른 단면도이다. 도 5는 도 2의 Q5-Q5' 선을 따라 자른 단면도이다. 도 6은 도 5의 A 영역을 확대하여 나타낸 도면이다. 도 7은 일 실시예에 따른 제1 패턴들을 나타낸 사시도이다.
도 3은 도 2의 제1 서브 화소(PX1)의 단면만을 도시하고 있으나, 다른 화소(PX) 또는 서브 화소(PXn)의 경우에도 동일하게 적용될 수 있다. 도 3은 제1 서브 화소(PX1)에 배치된 발광 소자(30)의 일 단부와 타 단부를 가로지르는 단면을 도시하고 있다. 도 4는 제1 서브 화소(PX1)에 배치된 제1 패턴(70)을 가로지르는 단면을 도시하고 있다.
도 2에 결부하여 도 3 내지 도 5를 참조하면, 표시 장치(10)는 제1 기판(11), 및 제1 기판(11) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다.
구체적으로, 제1 기판(11)은 절연 기판일 수 있다. 제1 기판(11)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(11)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
차광층(BML)은 제1 기판(11) 상에 배치될 수 있다. 차광층(BML)은 표시 장치(10)의 제1 트랜지스터(TR1)의 액티브층(ACT)과 중첩하도록 배치된다. 차광층(BML1)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT)에 광이 입사되는 것을 방지할 수 있다. 일 예로, 차광층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 차광층(BML)은 생략될 수 있다.
버퍼층(12)은 차광층(BML)을 포함하여 제1 기판(11) 상에 전면적으로 배치될 수 있다. 버퍼층(12)은 투습에 취약한 제1 기판(11)을 통해 침투하는 수분으로부터 화소(PX)의 제1 트랜지스터(TR1)들을 보호하기 위해 제1 기판(11) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(12)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(12)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
반도체층은 버퍼층(12) 상에 배치된다. 반도체층은 제1 트랜지스터(TR1)의 액티브층(ACT)을 포함할 수 있다. 이들은 후술하는 제1 게이트 도전층의 게이트 전극(GE)등과 부분적으로 중첩하도록 배치될 수 있다.
한편 도면에서는 표시 장치(10)의 서브 화소(PXn)에 포함된 트랜지스터들 중 제1 트랜지스터(TR1)만을 도시하고 있으나, 이에 제한되지 않는다. 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다. 예를 들어, 표시 장치(10)는 서브 화소(PXn)마다 제1 트랜지스터(TR1)에 더하여 하나 이상의 트랜지스터들을 더 포함하여 2개 또는 3개의 트랜지스터들을 포함할 수도 있다.
예시적인 실시예에서, 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 각 액티브층(ACT)은 복수의 도체화 영역(ACTa, ACTb) 및 이들 사이의 채널 영역(ACTc)을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc-Oxide, IGZO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
다른 예시적인 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다.
제1 게이트 절연층(13)은 반도체층 및 버퍼층(12)상에 배치된다. 제1 게이트 절연층(13)은 반도체층을 포함하여, 버퍼층(12) 상에 배치될 수 있다. 제1 게이트 절연층(13)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(13)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 게이트 도전층은 제1 게이트 절연층(13) 상에 배치된다. 제1 게이트 도전층은 제1 트랜지스터(TR1)의 게이트 전극(GE)과 스토리지 커패시터의 제1 용량 전극(CSE)을 포함할 수 있다. 게이트 전극(GE)은 액티브층(ACT)의 채널 영역(ACTc)과 두께 방향으로 중첩하도록 배치될 수 있다. 제1 용량 전극(CSE)은 후술하는 제1 트랜지스터(TR1)의 제2 소스/드레인 전극(SD2)과 두께 방향으로 중첩하도록 배치될 수 있다. 몇몇 실시예에서, 제1 용량 전극(CSE)은 게이트 전극(GE)과 연결되어 일체화될 수 있으며, 일체화된 층은 부분적으로 게이트 전극(GE)과 제1 용량 전극(CSE)을 포함할 수 있다. 제1 용량 전극(CSE)은 제2 소스/드레인 전극(SD2)과 두께 방향으로 중첩하도록 배치되어 이들 사이에는 스토리지 커패시터가 형성될 수 있다.
제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 보호층(15)은 제1 게이트 도전층 상에 배치된다. 제1 보호층(15)은 제1 게이트 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 제1 보호층(15)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 데이터 도전층은 제1 보호층(15) 상에 배치된다. 제1 데이터 도전층은 제1 트랜지스터(TR1)의 제1 소스/드레인 전극(SD1)과 제2 소스/드레인 전극(SD2), 및 데이터 라인(DTL)을 포함할 수 있다.
제1 트랜지스터(TR1)의 소스/드레인 전극(SD1, SD2)은 제1 층간 절연층(17)과 제1 게이트 절연층(13)을 관통하는 컨택홀을 통해 액티브층(ACT)의 도핑 영역(ACTa, ACTb)과 각각 접촉할 수 있다. 또한, 제1 트랜지스터(TR1)의 제2 소스/드레인 전극(SD2)은 또 다른 컨택홀을 통해 차광층(BML)과 전기적으로 연결될 수 있다.
데이터 라인(DTL)은 표시 장치(10)에 포함된 다른 트랜지스터(미도시)에 데이터 신호를 인가할 수 있다. 도면에서는 도시되지 않았으나, 데이터 라인(DTL)은 다른 트랜지스터의 소스/드레인 전극과 연결되어 데이터 라인(DTL)에서 인가되는 신호를 전달할 수 있다.
제1 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연층(17)은 제1 데이터 도전층 상에 배치된다. 제1 층간 절연층(17)은 제1 데이터 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제1 층간 절연층(17)은 제1 데이터 도전층을 덮으며 제1 데이터 도전층을 보호하는 기능을 수행할 수 있다. 제1 층간 절연층(17)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제2 데이터 도전층은 제1 층간 절연층(17) 상에 배치된다. 제2 데이터 도전층은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(TR1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(22)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 또한, 제2 전압 배선(VL2)은 표시 장치(10)의 제조 공정 중, 발광 소자(30)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수도 있다.
제1 도전 패턴(CDP)은 제1 층간 절연층(17)에 형성된 컨택홀을 통해 제1 트랜지스터(TR1)의 제2 소스/드레인 전극(SD2)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(21)과도 접촉하며, 제1 트랜지스터(TR1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 도전 패턴(CDP)을 통해 제1 전극(21)으로 전달할 수 있다. 한편, 도면에서는 제2 데이터 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제2 데이터 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)들을 포함할 수 있다.
제2 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 평탄화층(19)은 제2 데이터 도전층 상에 배치된다. 제1 평탄화층(19)은 유기 절연 물질, 예를 들어 폴리 이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제1 평탄화층(19) 상에는 복수의 제1 뱅크(40)들, 제1 패턴(70), 복수의 전극(21, 22)들, 발광 소자(30), 제2 뱅크(45) 및 복수의 접촉 전극(26, 27)들이 배치된다. 또한, 제1 평탄화층(19) 상에는 복수의 절연층(51, 52, 53, 54)들이 더 배치될 수 있다.
복수의 제1 뱅크(40)들은 제1 평탄화층(19) 상에 직접 배치될 수 있다. 복수의 제1 뱅크(40)들은 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되지 않으며 발광 영역(EMA) 내에 배치될 수 있다. 또한, 복수의 제1 뱅크(40)들은 제1 방향(DR1)으로 서로 이격되어 배치되고, 이들 사이에 발광 소자(30)가 배치되는 영역을 형성할 수 있다. 복수의 제1 뱅크(40)들은 각 서브 화소(PXn)마다 배치되어 표시 장치(10)의 표시 영역(DPA)에서 선형의 패턴을 형성할 수 있다. 도면에서는 2개의 제1 뱅크(40)들이 도시되어 있으나, 이에 제한되지 않는다. 후술하는 전극(21, 22)의 수에 따라 더 많은 수의 제1 뱅크(40)들이 더 배치될 수도 있다.
제1 뱅크(40)는 제1 평탄화층(19)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(40)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(30)에서 방출된 광은 제1 뱅크(40)의 경사진 측면을 향해 진행될 수 있다. 제1 뱅크(40) 상에 배치되는 전극(21, 22)들은 반사율이 높은 재료를 포함할 수 있고, 발광 소자(30)에서 방출된 광은 제1 뱅크(40)의 측면에 배치된 전극(21, 22)에서 반사되어 제1 평탄화층(19)의 상부 방향으로 출사될 수 있다. 즉, 제1 뱅크(40)는 발광 소자(30)가 배치되는 영역을 제공함과 동시에 발광 소자(30)에서 방출된 광을 상부 방향으로 반사시키는 반사격벽의 기능을 수행할 수도 있다. 제1 뱅크(40)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 제1 뱅크(40)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 예시적인 실시예에서 제1 뱅크(40)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(21, 22)은 제1 뱅크(40)와 제1 평탄화층(19) 상에 배치된다. 복수의 전극(21, 22)은 제1 전극(21) 및 제2 전극(22)을 포함할 수 있다. 제1 전극(21) 및 제2 전극(22)은 제2 방향(DR2)으로 연장되고, 이들은 서로 제1 방향(DR1)으로 이격되도록 배치될 수 있다.
제1 전극(21)과 제2 전극(22)은 각각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 절단부 영역(CBA)에서 다른 전극(21, 22)들과 분리될 수 있다. 몇몇 실시예에서, 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)의 발광 영역(EMA)들 사이에는 절단부 영역(CBA)이 배치되고, 제1 전극(21) 및 제2 전극(22)은 절단부 영역(CBA)에서 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)에 배치된 다른 제1 전극(21) 및 제2 전극(22)과 분리될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 전극(21, 22)들은 각 서브 화소(PXn) 마다 분리되지 않고 제2 방향(DR2)으로 이웃하는 서브 화소(PXn) 넘어 연장되어 배치되거나, 제1 전극(21) 또는 제2 전극(22) 중 어느 한 전극만 분리될 수도 있다.
제1 전극(21)은 제1 컨택홀(CT1)을 통해 제1 트랜지스터(TR1)와 전기적으로 연결되고, 제2 전극(22)은 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(21)은 제2 뱅크(45)의 제1 방향(DR1)으로 연장된 부분에서 제1 평탄화층(19)을 관통하는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(22)도 제2 뱅크(45)의 제1 방향(DR1)으로 연장된 부분에서 제1 평탄화층(19)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서 제1 컨택홀(CT1)과 제2 컨택홀(CT2)은 제2 뱅크(45)와 중첩하지 않도록 제2 뱅크(45)가 둘러싸는 발광 영역(EMA) 내에 배치될 수도 있다.
도면에서는 각 서브 화소(PXn)마다 하나의 제1 전극(21)과 제2 전극(22)이 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 각 서브 화소(PXn)마다 배치되는 제1 전극(21)과 제2 전극(22)의 수는 더 많을 수 있다. 또한, 각 서브 화소(PXn)에 배치된 제1 전극(21)과 제2 전극(22)은 반드시 일 방향으로 연장된 형상을 갖지 않을 수 있으며, 제1 전극(21)과 제2 전극(22)은 다양한 구조로 배치될 수 있다. 예를 들어, 제1 전극(21)과 제2 전극(22)은 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다.
제1 전극(21) 및 제2 전극(22)은 각각 제1 뱅크(40)들 상에 배치될 수 있다. 몇몇 실시예에서, 제1 전극(21)과 제2 전극(22)은 각각 제1 뱅크(40)보다 큰 폭을 갖도록 형성될 수 있다. 예를 들어, 제1 전극(21)과 제2 전극(22)은 각각 제1 뱅크(40)의 외면을 덮도록 배치될 수 있다. 제1 뱅크(40)의 측면 상에는 제1 전극(21)과 제2 전극(22)이 각각 배치되고, 제1 전극(21)과 제2 전극(22) 사이의 간격은 제1 뱅크(40) 사이의 간격보다 좁을 수 있다. 또한, 제1 전극(21)과 제2 전극(22)은 적어도 일부 영역이 제1 평탄화층(19) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
각 전극(21, 22)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 각 전극(21, 22)은 발광 소자(30)에서 방출되어 제1 뱅크(BNL1)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(21, 22)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(21, 22)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(21, 22)은 ITO/은(Ag)/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
복수의 전극(21, 22)들은 발광 소자(30)들과 전기적으로 연결되고, 발광 소자(30)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 예를 들어, 복수의 전극(21, 22)들은 후술하는 접촉 전극(26, 27)을 통해 발광 소자(30)와 전기적으로 연결되고, 전극(21, 22)들로 인가된 전기 신호를 접촉 전극(26, 27)을 통해 발광 소자(30)에 전달할 수 있다.
예시적인 실시예에서, 제1 전극(21)과 제2 전극(22) 중 어느 하나는 발광 소자(30)의 애노드(Anode) 전극과 전기적으로 연결되고, 다른 하나는 발광 소자(30)의 캐소드(Cathode) 전극과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
또한, 각 전극(21, 22)은 발광 소자(30)를 정렬하기 위해 서브 화소(PXn) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(30)는 제1 전극(21)과 제2 전극(22) 상에 형성된 전기장에 의해 제1 전극(21)과 제2 전극(22) 사이에 배치될 수 있다. 예시적인 실시예에서, 표시 장치(10)의 발광 소자(30)는 잉크젯 프린팅 공정을 통해 전극(21, 22)들 상에 분사될 수 있다. 전극(21, 22) 상에 발광 소자(30)를 포함하는 잉크가 분사되면, 전극(21, 22)에 정렬 신호를 인가하여 전기장(또는 전계)을 생성한다. 잉크 내에 분산된 발광 소자(30)는 전극(21, 22) 상에 생성된 전기장에 의해 유전영동힘을 받아 전극(21, 22) 상에 정렬될 수 있다.
제1 절연층(51)은 제1 평탄화층(19) 상에 배치된다. 제1 절연층(51)은 제1 평탄화층(19) 상에 배치된 제1 뱅크(40)들, 제1 전극(21), 및 제2 전극(22)을 덮도록 배치되되, 제1 전극(21)과 제2 전극(22) 상면 일부가 노출되도록 배치될 수 있다. 다시 말해, 제1 절연층(51)은 실질적으로 제1 평탄화층(19) 상에 전면적으로 형성되되, 제1 전극(21)과 제2 전극(22)을 부분적으로 노출하는 개구부(미도시)를 포함할 수 있다.
예시적인 실시예에서, 제1 절연층(51)은 제1 전극(21)과 제2 전극(22) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(51)은 제1 뱅크(40)들 사이에 배치된 제1 전극(21)과 제2 전극(22)을 덮도록 배치됨에 따라, 제1 전극(21)과 제2 전극(22)이 배열된 제1 방향(DR1)을 따라 상면 일부가 단차질 수 있다.
제1 절연층(51)은 제1 전극(21)과 제2 전극(22)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(51) 상에 배치되는 발광 소자(30)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
일 실시예에 따르면, 표시 장치(10)는 제1 뱅크(40)들 사이에 배치된 복수의 제1 패턴(70)들을 포함할 수 있다. 복수의 제1 패턴(70)은 제1 절연층(51) 상에 배치될 수 있다. 복수의 제1 패턴(70)들은 제1 뱅크(40)보다 낮은 두께를 갖고 이들 사이에서 제2 방향(DR2)으로 이격 배치될 수 있다. 또한, 제1 패턴(70)의 폭은 제1 뱅크(40)들 사이의 간격보다 클 수 있고, 후술하는 제2 뱅크(45)들 사이의 간격보다 작을 수 있다. 제1 패턴(70)은 제2 뱅크(45)와 이격 배치될 수 있다. 제1 패턴(70)은 단면이 사다리꼴 형상으로 이루어질 수 있다. 제1 패턴(70)의 단면 형상은 대체적으로 유기물이 패턴된 단면 형상을 가질 수 있다. 다만, 이에 제한되는 것은 아니다.
상술한 바와 같이 제1 뱅크(40)들은 그 사이에 발광 소자(30)들이 배치되는 영역을 형성할 수 있다. 표시 장치(10)의 제조 공정 중, 발광 소자(30)는 잉크에 분산된 상태로 후술하는 전극(21, 22)들 상에 분사되고, 전극(21, 22)들 상에 생성된 전기장에 의해 이들 상에 배치될 수 있다. 여기서, 각 서브 화소(PXn)마다 배치된 제1 뱅크(40)들은 제1 평탄화층(19)의 상면으로부터 돌출된 형상을 가짐에 따라 이들 사이 영역과 그 외부 영역을 구분할 수 있고, 발광 소자(30)들이 제1 뱅크(40)들 사이에 배치되도록 유도할 수 있다.
이와 유사하게, 제1 뱅크(40)들 사이에 배치된 복수의 제1 패턴(70)들은 제1 뱅크(40)들 사이에서 발광 소자(30)들이 배치되는 영역에 단차를 형성할 수 있다. 제1 패턴(70)이 배치된 부분과 이들이 제2 방향(DR2)을 따라 서로 이격된 부분이 구분될 수 있고, 발광 소자(30)들은 제1 패턴(70)들이 이격된 사이에 배치되도록 유도될 수 있다. 이에 따라, 발광 소자(30)는 제1 뱅크(40)들 사이에서 특정 영역에 배치될 수 있고, 양 단부가 전극(21, 22)들 상에 원활하게 배치될 수 있다.
또한, 제1 패턴(70)은 소정 두께를 가져 후술하는 발광 소자(30)들의 정렬을 위한 전기장 생성 시, 제1 패턴(70)들 상부에는 전기장의 세기가 약해 발광 소자(30)가 전기장의 세기가 상대적으로 큰 제1 뱅크(40)들 사이로 유도되어 정렬될 수 있다. 이에 따라, 발광 소자(30)들은 제1 뱅크(40) 사이에 배치될 수 있고 양 단부가 전극(21, 22)들 상에 원활하게 배치될 수 있다. 제1 패턴(70)에 대한 자세한 설명은 다른 도면들을 더 참조하여 후술하기로 한다.
제2 뱅크(45)는 제1 절연층(51) 상에 배치될 수 있다. 제2 뱅크(45)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제2 뱅크(45)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다.
또한, 제2 뱅크(45)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 절단부 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제1 전극(21)과 제2 전극(22)은 제2 방향(DR2)으로 연장되어 제2 뱅크(45)의 제1 방향(DR1)으로 연장된 부분을 가로질러 배치될 수 있다. 제2 뱅크(45)의 제2 방향(DR2)으로 연장된 부분은 발광 영역(EMA) 사이에 배치된 부분은 절단부 영역(CBA) 사이에 배치된 부분보다 큰 폭을 가질 수 있다. 이에 따라, 절단부 영역(CBA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 작을 수 있다.
일 실시예에 따르면 제2 뱅크(45)는 제1 뱅크(40)보다 더 큰 높이를 갖도록 형성될 수 있다. 제2 뱅크(45)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하는 기능을 수행할 수 있다. 제2 뱅크(45)는 서로 다른 서브 화소(PXn)마다 다른 발광 소자(30)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 제2 뱅크(45)는 제1 뱅크(40)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(30)는 제1 절연층(51) 상에 배치될 수 있다. 복수의 발광 소자(30)들은 각 전극(21, 22)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(30)들이 이격되는 간격은 특별히 제한되지 않는다. 또한, 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(21, 22)들이 연장된 방향과 발광 소자(30)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)는 각 전극(21, 22)들이 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
발광 소자(30)는 서로 다른 물질을 포함하는 발광층(36)을 포함하여 서로 다른 파장대의 광을 외부로 방출할 수 있다. 표시 장치(10)는 서로 다른 파장대의 광을 방출하는 발광 소자(30)들을 포함할 수 있다. 이에 따라 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에서는 각각 제1 색, 제2 색 및 제3 색의 광이 출사될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 각 서브 화소(PXn)들은 동일한 종류의 발광 소자(30)를 포함하여 실질적으로 동일한 색의 광을 방출할 수도 있다.
발광 소자(30)는 제1 뱅크(40)들 사이에서 양 단부가 각 전극(21, 22) 상에 배치될 수 있다. 예를 들어, 발광 소자(30)는 일 단부가 제1 전극(21) 상에 놓이고, 타 단부가 제2 전극(22) 상에 놓이도록 배치될 수 있다. 발광 소자(30)의 연장된 길이는 제1 전극(21)과 제2 전극(22) 사이의 간격보다 길고, 발광 소자(30)의 양 단부가 각각 제1 전극(21)과 제2 전극(22) 상에 배치될 수 있다.
또한, 예시적인 실시예에서, 발광 소자(30)들은 제1 패턴(70)들 중 서로 이웃하는 제1 패턴(70)들 사이에 배치될 수 있다. 일 예로, 발광 소자(30)는 제1 패턴(70)이 배치되지 않은 영역에 배치될 수 있다. 다만 이에 제한되지 않으며 일부 발광 소자(30)는 제1 패턴(70)과 접하거나 제1 패턴(70) 상에 배치될 수도 있다. 제1 절연층(51)은 제1 뱅크(40)들 사이, 및 제1 전극(21)과 제2 전극(22) 사이에 배치되고, 제1 패턴(70)들은 제1 절연층(51) 상에 배치될 수 있다. 제1 절연층(51) 상에 배치된 발광 소자(30)들은 제1 패턴(70)들 사이에서 그 높이가 낮은 제1 절연층(51) 상에 배치될 수 있다. 예시적인 실시예에서 제1 패턴(70)들 사이에는 하나의 발광 소자(30)가 정렬되어 배치될 수 있다. 정렬된 발광 소자(30)의 길이 방향은 제1 방향(DR1)으로 배열되고 제1 패턴(70)의 연장 방향과 나란할 수 있다.
표시 장치(10)의 발광 소자(30)는 연장된 일 방향이 제1 평탄화층(19)과 평행하도록 배치되고, 발광 소자(30)에 포함된 복수의 반도체층들은 제1 평탄화층(19)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(30)가 다른 구조를 갖는 경우, 복수의 층들은 제1 평탄화층(19)에 수직한 방향으로 배치될 수도 있다.
발광 소자(30)의 양 단부는 각각 접촉 전극(26, 27)들과 접촉할 수 있다. 일 실시예에 따르면, 발광 소자(30)는 연장된 일 방향측 단부면에는 절연막(38)이 형성되지 않고 반도체층 또는 전극층 일부가 노출되기 때문에, 상기 노출된 반도체층은 접촉 전극(26, 27)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 절연막(38) 중 적어도 일부 영역이 제거되고, 절연막(38)이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(26, 27)과 직접 접촉할 수도 있다.
제2 절연층(52)은 발광 소자(30) 상에 부분적으로 배치될 수 있다. 일 예로, 제2 절연층(52)은 발광 소자(30)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(30)의 일 단부 및 타 단부는 덮지 않도록 배치된다. 후술하는 접촉 전극(26, 27)들은 제2 절연층(52)이 덮지 않는 발광 소자(30)의 양 단부와 접촉할 수 있다. 제2 절연층(52) 중 발광 소자(30) 상에 배치된 부분은 평면상 제1 절연층(51) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(52)은 발광 소자(30)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(30)를 고정시킬 수 있다.
제2 절연층(52) 상에는 복수의 접촉 전극(26, 27)들과 제3 절연층(53)이 배치될 수 있다.
복수의 접촉 전극(26, 27)들은 일 방향으로 연장된 형상을 가질 수 있다. 접촉 전극(26, 27)의 제1 접촉 전극(26)과 제2 접촉 전극(27)은 각각 제1 전극(21)과 제2 전극(22) 중 일부 상에 배치될 수 있다. 제1 접촉 전극(26)은 제1 전극(21) 상에 배치되고, 제2 접촉 전극(27)은 제2 전극(22) 상에 배치되며, 제1 접촉 전극(26)과 제2 접촉 전극(27)은 각각 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(26)과 제2 접촉 전극(27)은 서로 제1 방향(DR1)으로 이격 대향할 수 있으며, 이들은 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 스트라이프형 패턴을 형성할 수 있다. 제1 전극(26)과 제2 전극(27)은 제1 패턴(70)을 덮도록 배치치되어, 발광 소자(30)들이 배치되는 제1 뱅크(40)들 사이에서 그 하부에 배치된 제1 패턴(70)이 형성하는 단차를 따라 배치될 수 있다.
몇몇 실시예에서, 제1 접촉 전극(26)과 제2 접촉 전극(27)은 일 방향으로 측정된 폭이 각각 제1 전극(21)과 제2 전극(22)의 상기 일 방향으로 측정된 폭과 같거나 더 작을 수 있다. 제1 접촉 전극(26)과 제2 접촉 전극(27)은 각각 발광 소자(30)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 전극(21)과 제2 전극(22)의 상면 일부를 덮도록 배치될 수 있다.
복수의 접촉 전극(26, 27)들은 각각 발광 소자(30) 및 전극(21, 22)들과 접촉할 수 있다. 발광 소자(30)는 연장된 방향의 양 단부면에는 반도체층이 노출되고, 제1 접촉 전극(26)과 제2 접촉 전극(27)은 상기 반도체층이 노출된 단부면에서 발광 소자(30)와 접촉할 수 있다. 발광 소자(30)의 일 단부는 제1 접촉 전극(26)을 통해 제1 전극(21)과 전기적으로 연결되고, 타 단부는 제2 접촉 전극(27)을 통해 제2 전극(22)과 전기적으로 연결될 수 있다.
도면에서는 하나의 서브 화소(PXn)에 하나의 제1 접촉 전극(26)과 제2 접촉 전극(27)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(26)과 제2 접촉 전극(27)의 개수는 각 서브 화소(PXn)에 배치된 제1 전극(21)과 제2 전극(22)의 수에 따라 달라질 수 있다.
제3 절연층(53)은 제1 접촉 전극(26) 상에 배치된다. 제3 절연층(53)은 제1 접촉 전극(26)과 제2 접촉 전극(27)을 전기적으로 상호 절연시킬 수 있다. 제3 절연층(53)은 제1 접촉 전극(26)을 덮도록 배치되되, 발광 소자(30)가 제2 접촉 전극(27)과 접촉할 수 있도록 발광 소자(30)의 타 단부 상에는 배치되지 않을 수 있다. 제3 절연층(53)은 제2 절연층(52)의 상면에서 제1 접촉 전극(26) 및 제2 절연층(52)과 부분적으로 접촉할 수 있다. 제3 절연층(53)의 제2 전극(22)이 배치된 방향의 측면은 제2 절연층(52)의 일 측면과 정렬될 수 있다. 또한, 제3 절연층(53)은 비발광 영역, 예컨대 제1 평탄화층(19) 상에 배치된 제1 절연층(51) 상에도 배치될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 접촉 전극(27)은 제2 전극(22), 제2 절연층(52) 및 제3 절연층(53) 상에 배치된다. 제2 접촉 전극(27)은 발광 소자(30)의 타 단부 및 제2 전극(22)의 노출된 상면과 접촉할 수 있다. 발광 소자(30)의 타 단부는 제2 접촉 전극(27)을 통해 제2 전극(22)과 전기적으로 연결될 수 있다.
제2 접촉 전극(27)은 부분적으로 제2 절연층(52), 제3 절연층(53), 제2 전극(22) 및 발광 소자(30)와 접촉할 수 있다. 제1 접촉 전극(26)과 제2 접촉 전극(27)은 제2 절연층(52)과 제3 절연층(53)에 의해 상호 비접촉될 수 있다. 다만, 이에 제한되지 않으며, 경우에 따라 제3 절연층(53)은 생략될 수 있다.
접촉 전극(26, 27)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(26, 27)은 투명성 전도성 물질을 포함하고, 발광 소자(30)에서 방출된 광은 접촉 전극(26, 27)을 투과하여 전극(21, 22)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
제4 절연층(54)은 제1 기판(11) 상에 전면적으로 배치될 수 있다. 제4 절연층(54)은 제1 기판(11) 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(51), 제2 절연층(52), 제3 절연층(53) 및 제4 절연층(54) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(51), 제2 절연층(52), 제3 절연층(53) 및 제4 절연층(54)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 4 내지 도 7을 참조하면, 일 실시예에 따른 제1 패턴(70)은 제2 뱅크(45)들 사이에서 제2 방향(DR2)으로 서로 이격 배치된다. 표시 장치(10)의 제조 공정 중 제1 절연층(51)과 제2 뱅크(45)를 형성한 뒤에 각 서브 화소(PXn)에 발광 소자(30)를 포함한 잉크를 분사하는 공정이 수행된다. 발광 소자(30)는 잉크에 분산된 상태로 전극(21, 22) 상에 분사되고, 전극(21, 22) 상에 형성된 전기장에 의해 그 위치 및 배향 방향이 변하면서 양 단부가 각 전극(21, 22) 상에 놓이도록 배치된다.
잉크에 분산된 발광 소자(30)는 제2 뱅크(45)가 둘러싸는 발광 영역(EMA) 내에서 무작위로 위치할 수 있고, 제1 뱅크(40)들 사이 이외의 영역에 안착될 수도 있다. 제1 뱅크(40)들 사이 이외의 영역에 안착되는 발광 소자(30)들은 양 단부가 전극(21, 22)들과 전기적으로 연결되지 않고 제조 공정 중 유실된 발광 소자(30)가 될 수 있다. 발광 소자(30)의 유실률이 높을 경우 각 서브 화소(PXn)마다 필요한 발광 소자(30)의 수를 유지하기 위해 많은 양의 잉크를 분사할 필요가 있어 공정 수율이 낮아질 수 있다.
제1 뱅크(40)는 제1 평탄화층(19)을 기준으로 상면이 돌출된 형상을 가짐에 따라 발광 영역(EMA)을 위치에 따라 구분할 수 있고, 제1 뱅크(40)들이 형성하는 공간에 많은 수의 발광 소자(30)들이 위치하도록 유도할 수 있다. 이와 유사하게, 제1 패턴(70)들은 제1 절연층(51) 상면에 돌출되도록 형성되어 제2 뱅크(45)들 사이를 위치에 따라 구분할 수 있다. 제1 패턴(70)이 배치된 부분이 높은 위치에 배치될 수 있고, 잉크에 분산된 발광 소자(30)들은 전기장에 의해 위치가 변할 때 제1 패턴(70)들이 이격된 공간으로 향하도록 유도될 수 있다. 예를 들어, 도 5에 도시된 바와 같이 제1 패턴(70)은 제1 절연층(51)의 상면을 기준으로 제1 절연층(51) 보다 높게 배치되고, 제1 패턴(70)이 배치되지 않은 영역, 즉 제1 패턴(70)들의 사이의 영역은 제1 패턴(70)이 배치된 영역보다 높이가 낮을 수 있다. 잉크에 분산된 발광 소자(30)들은 대부분 더 낮은 위치의 제1 절연층(51) 상에 놓이도록 유도될 수 있다. 특히, 제1 패턴(70) 상에 발광 소자(30)가 놓여진 경우, 제1 패턴(70)들의 사이의 영역에 생성되는 전기장의 세기가 더 크기 때문에 발광 소자(30)는 제1 패턴(70) 상에서 제1 패턴(70)들의 사이의 영역으로 이동되어 정렬될 수 있다.
일 실시예에 따른 제1 패턴(70)은 제1 뱅크(40)들과 유사하게 각 서브 화소(PXn)의 발광 영역(EMA)에서 발광 소자(30)들이 특정 위치에 배치되도록 유도할 수 있고, 많은 수의 발광 소자(30)들이 제1 뱅크(40)들 사이에 배치될 수 있다. 이에 따라 표시 장치(10)의 제조 공정 중 유실되는 발광 소자(30)의 수를 감소시킬 수 있고, 제1 뱅크(40)들 사이에서 발광 소자(30)들이 양 단부가 전극(21, 22) 상에 놓이도록 정렬될 수 있어 접촉 전극(26, 27)과 발광 소자(30) 간 접촉 불량이 방지될 수 있다.
제1 패턴(70)은 높이 단차에 의해 발광 소자(30)들이 이들 사이에 배치되는 것이 유도될 정도로 충분한 두께를 가질 수 있다. 일 실시예에 따르면, 제1 패턴(70)의 높이(H1)는 발광 소자(30)의 지름(D1)보다 클 수 있다. 제1 패턴(70)은 그 높이(H1)가 발광 소자(30)의 지름(D1)보다 커짐에 따라, 제1 패턴(70)의 상부에 생성되는 전기장의 세기가 제1 패턴(70) 사이의 발광 소자(30)가 안착된 제1 절연층(51)의 상부보다 커질 수 있다. 이에 따라, 발광 소자(30)는 전기장의 세기가 큰 쪽으로 이동되어 전극(21, 22)들 사이에 정렬될 수 있다. 일 실시예에서 제1 패턴(70)의 높이(H1)는 발광 소자(30)의 지름(D1)보다 클 수 있으며, 예를 들어, 0.5 ㎛보다 클 수 있다. 또한, 제1 패턴(70)의 높이(H1)는 제2 뱅크(45)의 높이보다 작을 수 있다. 제1 패턴(70)들 상에는 발광 소자 잉크가 분사되어 제2 뱅크(45)로 구획된 영역 내에 고르게 퍼질 수 있다. 제1 패턴(70)들의 높이(H1)가 제2 뱅크(45)보다 작게 이루어짐으로써, 발광 소자 잉크가 고르게 퍼질 수 있다.
또한, 제1 패턴(70)들의 피치(pitch, P1)는 제1 패턴(70)들의 간격(P2)보다 크게 이루어질 수 있다. 제1 패턴(70)들의 피치(P1)는 제1 패턴(70)들의 간격(P2)을 포함하는 거리로서 제1 패턴(70)들의 간격(P2)보다 크게 이루어질 수 있다. 제1 패턴(70)들의 피치(P1)는 5 ㎛ 이하로 이루어질 수 있다. 발광 소자(30)들은 서로 간에 척력이 작용하여 일정 거리만큼 이격되어 정렬될 수 있다. 발광 소자(30)들이 척력으로 인해 서로 이격되는 거리는 대략 5 ㎛일 수 있다. 제1 패턴(70)들의 피치(P1)가 5 ㎛를 초과하는 경우 제1 패턴(70)들 사이에 다수의 발광 소자(30)들이 배치되어 발광 소자(30)들이 서로 붙어 쇼트되는 것을 방지할 수 있다. 예시적인 실시예에서 제1 패턴(70)들의 간격(P2)은 0.5 ㎛ 초과 4 ㎛ 미만으로 이루어질 수 있다.
또한, 예시적인 실시예에서, 제1 패턴(70)의 폭(W1)은 발광 소자(30)의 지름(D1)보다 크게 이루어지고 제1 패턴(70)들의 피치(P1)보다 작게 이루어질 수 있다. 제1 패턴(70)의 폭(W1)은 제1 패턴(70)들의 피치(P1) 내에서 조절될 수 있다. 제1 패턴(70)들의 피치(P1)는 제1 패턴(70) 사이에 하나의 발광 소자(30)가 정렬될 수 있도록 전술한 범위로 설계될 수 있다. 제1 패턴(70)들의 피치(P1) 내에는 제1 패턴(70)들의 간격(P2)과 제1 패턴(70)의 폭(W1)이 포함될 수 있다. 따라서, 제1 패턴(70)의 폭(W1)이 증가하면 제1 패턴(70)들의 간격(P2)이 감소될 수 있고, 제1 패턴(70)의 폭(W1)이 감소하면 제1 패턴(70)들의 간격(P2)이 증가될 수 있다. 일 실시예에서 제1 패턴(70)들의 피치(P1)가 5 ㎛ 미만이고 제1 패턴(70)들의 간격(P2)이 0.5 ㎛ 초과 4 ㎛ 미만이므로, 제1 패턴(70)의 폭(W1)은 1 ㎛ 초과 4.5 ㎛ 미만일 수 있다. 제1 패턴(70)의 폭(W1)이 1 ㎛ 초과이면 발광 소자(30)가 제1 패턴(70)의 간격(P2) 내에서 회동하여 정렬될 수 있고, 제1 패턴(70)의 폭(W1)이 4.5 ㎛ 미만이면 발광 소자(30)가 제1 패턴(70)의 간격(P2) 내에 잘 안착될 수 있다.
다만, 제1 패턴(70)의 폭(W1) 및 높이(H1)는 상술한 바에 제한되지 않으며, 발광 소자(30)의 지름(D1) 및/또는 길이가 변경됨에 따라 조절될 수도 있다.
일 실시예에 따른 표시 장치(10)는 제2 뱅크(45)들 사이에서 일 방향으로 배열된 복수의 제1 패턴(70)들을 포함할 수 있다. 표시 장치(10)는 제조 공정 중 대부분의 발광 소자(30)들이 특정 위치에 정렬되도록 유도할 수 있고, 각 서브 화소(PXn)에서 유실되는 발광 소자(30)의 수를 최소화할 수 있다.
도 8은 일 실시예에 따른 발광 소자의 개략도이다.
발광 소자(30)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(30)는 마이크로 미터(Micro-meter) 또는 나노 미터(Nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전기장을 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(30)는 두 전극 상에 형성된 전기장에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(30)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(30)는 원통형 또는 로드형(Rod)일 수 있다. 다만, 발광 소자(30)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(30)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(30)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(30)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 8을 참조하면, 발광 소자(30)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 일 예로, 발광 소자(30)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 일 예로, 발광 소자(30)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(30)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(30)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 에서는 발광 소자(30)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(30)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(30)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(30)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(37)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(30)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(30)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(30)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(30)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라 발광층(36)이 발광 소자(30)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광층(36)을 포함하여 발광 소자(30)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 몇몇 실시예에서, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(30)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(30)가 잉크 내에서 인접한 다른 발광 소자(30)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
발광 소자(30)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(30)의 직경은 30nm 내지 700nm의 범위를 갖고, 발광 소자(30)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(30)들은 발광층(36)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(30)의 직경은 500nm 내외의 범위를 가질 수 있다.
도 9는 다른 실시예에 따른 표시 장치의 일부 단면도이다.
도 9는 도 5와 유사하게 제1 패턴(70)들 사이에 발광 소자(30)가 배치된 구조를 제1 패턴(70)들과 발광 소자(30)를 가로지르는 단면을 도시하고 있다. 도 9의 실시예는 제1 패턴(70)의 단면 형상이 다르다는 점 외에는 전술한 도 5의 실시예와 동일하므로, 이하 중복되는 설명은 생략하기로 한다.
도 9를 참조하면, 상술한 도 5와 다르게, 제1 패턴(70)은 단면 형상이 직사각형 또는 정사각형으로 이루어질 수 있다. 후술하는 발광 소자(30)의 정렬 시 전기장이 생성되는데, 전기장의 세기는 상부의 제1 패턴(70)의 두께에 비례하여 그 크기가 감소된다. 제1 패턴(70)의 단면 형상이 직사각형 또는 정사각형으로 이루어지면, 수직 방향으로 제1 패턴(70)의 높이가 어느 위치나 동일하게 이루어질 수 있다. 즉, 제1 패턴(70)의 단면 형상이 직사각형 또는 정사각형으로 이루어짐으로써, 제1 패턴(70) 상부에 생성되는 전기장의 세기를 균일하게 할 수 있어 발광 소자(30)가 제1 패턴(70) 상부에 안착되지 않고 제1 패턴(70)들 사이에 안착될 수 있도록 유도할 수 있다.
도 10은 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 11은 도 10의 Q6-Q6'선을 따라 자른 단면도이다. 도 12는 도 11의 B 영역을 확대한 도면이다.
도 10 내지 도 12의 실시예는 제1 패턴(70)이 복수의 서브 패턴으로 분할된다는 점 외에는 전술한 도 2 내지 도 7의 실시예와 동일하므로, 이하 중복되는 설명은 생략하기로 한다.
도 10 내지 도 12를 참조하면, 일 실시예에 따른 제1 패턴(70)은 제1 서브 패턴(72) 및 제2 서브 패턴(74)을 포함할 수 있다. 제1 서브 패턴(72) 및 제2 서브 패턴(74)은 제1 절연층(51) 상에 배치될 수 있다. 제1 서브 패턴(72) 및 제2 서브 패턴(74)은 제2 뱅크(45)보다 낮은 두께를 갖고 이들 사이에서 제2 방향(DR2)으로 이격 배치될 수 있다. 제1 서브 패턴(72) 및 제2 서브 패턴(74)은 제2 뱅크(45)와 이격 배치될 수 있다. 제1 서브 패턴(72) 및 제2 서브 패턴(74)은 각각 단면이 사다리꼴 형상으로 이루어질 수 있다. 제1 서브 패턴(72) 및 제2 서브 패턴(74)의 단면 형상은 대체적으로 유기물이 패턴된 단면 형상을 가질 수 있다. 다만, 이에 제한되는 것은 아니다.
일 실시예에 따른 제1 서브 패턴(72) 및 제2 서브 패턴(74)을 포함하는 제1 패턴(70)은 제1 뱅크(40)들과 유사하게 각 서브 화소(PXn)의 발광 영역(EMA)에서 발광 소자(30)들이 특정 위치에 배치되도록 유도할 수 있고, 많은 수의 발광 소자(30)들이 제1 뱅크(40)들 사이에 배치될 수 있다. 제1 서브 패턴(72) 및 제2 서브 패턴(74)은 전술한 도 2 내지 도 7에 도시된 제1 패턴(70)이 2개로 분할된 것일 수 있다.
제1 서브 패턴(72) 및 제2 서브 패턴(74)은 높이 단차에 의해 발광 소자(30)들이 이들 사이에 배치되는 것이 유도될 정도로 충분한 두께를 가질 수 있다. 일 실시예에 따르면, 제1 서브 패턴(72) 및 제2 서브 패턴(74) 각각의 높이는 전술한 도 2 내지 도 7에 도시된 제1 패턴(70)의 높이와 동일하게 이루어질 수 있다. 다만 이에 제한되지 않으며 제1 서브 패턴(72) 및 제2 서브 패턴(74)은 서로 높이가 다를 수도 있다.
제1 서브 패턴(72) 및 제2 서브 패턴(74) 각각의 높이(H2)는 발광 소자(30)의 지름(D1)보다 클 수 있다. 제1 서브 패턴(72) 및 제2 서브 패턴(74)은 그 높이(H2)가 발광 소자(30)의 지름(D1)보다 커짐에 따라, 제1 서브 패턴(72) 및 제2 서브 패턴(74)의 상부에 생성되는 전기장의 세기가 제1 패턴(70) 사이의 발광 소자(30)가 안착된 제1 절연층(51)의 상부보다 커질 수 있다. 이에 따라, 발광 소자(30)는 전기장의 세기가 큰 쪽으로 이동되어 전극(21, 22)들 사이에 정렬될 수 있다. 일 실시예에서 제1 서브 패턴(72) 및 제2 서브 패턴(74) 각각의 높이(H2)는 발광 소자(30)의 지름(D1)보다 클 수 있으며, 예를 들어, 0.5 ㎛보다 클 수 있다. 또한, 제1 서브 패턴(72) 및 제2 서브 패턴(74) 각각의 높이(H2)는 제2 뱅크(45)의 높이보다 작을 수 있다. 제1 서브 패턴(72) 및 제2 서브 패턴(74)을 포함하는 제1 패턴(70)들 상에는 발광 소자 잉크가 분사되어 제2 뱅크(45)로 구획된 영역 내에 고르게 퍼질 수 있다. 제1 서브 패턴(72) 및 제2 서브 패턴(74) 각각의 높이(H2)가 제2 뱅크(45)보다 작게 이루어짐으로써, 발광 소자 잉크가 고르게 퍼질 수 있다.
또한, 제1 서브 패턴(72) 및 제2 서브 패턴(74)을 포함하는 제1 패턴(70)들의 피치(P3)는 제1 서브 패턴(72) 및 제2 서브 패턴(74)을 포함하는 제1 패턴(70)들의 간격(P4)보다 크게 이루어질 수 있다. 제1 서브 패턴(72) 및 제2 서브 패턴(74)을 포함하는 제1 패턴(70)들의 피치(P3)는 5 ㎛ 이하로 이루어질 수 있다. 발광 소자(30)들은 서로 간에 척력이 작용하여 일정 거리만큼 이격되어 정렬될 수 있다. 발광 소자(30)들이 척력으로 인해 서로 이격되는 거리는 대략 5 ㎛일 수 있다. 제1 패턴(70)들의 피치(P3)가 5 ㎛를 초과하는 경우 제1 패턴(70)들 사이에 다수의 발광 소자(30)들이 배치되어 발광 소자(30)들이 서로 붙어 쇼트되는 것을 방지할 수 있다. 예시적인 실시예에서 제1 서브 패턴(72) 및 제2 서브 패턴(74)을 포함하는 제1 패턴(70)들의 간격(P4)은 0.5 ㎛ 초과 4 ㎛ 미만으로 이루어질 수 있다.
또한, 예시적인 실시예에서, 제1 서브 패턴(72) 및 제2 서브 패턴(74)을 포함하는 제1 패턴(70)의 폭(W2)은 제1 서브 패턴(72) 및 제2 서브 패턴(74) 각각의 폭과 제1 서브 패턴(72)과 제2 서브 패턴(74) 사이의 간격(P5)을 합한 값일 수 있다. 제1 서브 패턴(72) 및 제2 서브 패턴(74) 각각의 폭은 제1 서브 패턴(72) 및 제2 서브 패턴(74)을 포함하는 제1 패턴(70)보다 작게 이루어져 서로 이격 배치될 수 있다. 이에 따라, 제1 서브 패턴(72) 및 제2 서브 패턴(74) 각각의 폭들의 합은 제1 서브 패턴(72) 및 제2 서브 패턴(74) 사이의 간격(P5)으로 인해 제1 패턴(70)보다 작게 이루어질 수 있다. 예시적인 실시예에서 제1 서브 패턴(72) 및 제2 서브 패턴(74) 사이의 간격(P5)은 발광 소자(30)의 지름(D1)보다 작을 수 있으며, 0.5 ㎛ 미만일 수 있다.
제1 서브 패턴(72) 및 제2 서브 패턴(74)을 포함하는 제1 패턴(70)의 폭(W2)은 발광 소자(30)의 지름(D1)보다 크게 이루어지고 제1 패턴(70)들의 피치(P3)보다 작게 이루어질 수 있다. 일 실시예에서 제1 서브 패턴(72) 및 제2 서브 패턴(74)을 포함하는 제1 패턴(70)들의 피치(P3)가 5 ㎛ 미만이고 제1 패턴(70)들의 간격(P4)이 0.5 ㎛ 초과 4 ㎛ 미만이므로, 제1 패턴(70)의 폭(W2)은 1 ㎛ 초과 4.5 ㎛ 미만일 수 있다. 제1 패턴(70)의 폭(W2)이 1 ㎛ 초과이면 발광 소자(30)가 제1 패턴(70)의 간격(P4) 내에서 회동하여 정렬될 수 있고, 제1 패턴(70)의 폭(W2)이 4.5 ㎛ 미만이면 발광 소자(30)가 제1 패턴(70)의 간격(P4) 내에 잘 안착될 수 있다.
다만, 제1 서브 패턴(72) 및 제2 서브 패턴(74)을 포함하는 제1 패턴(70)의 폭(W2) 및 높이(H2)는 상술한 바에 제한되지 않으며, 발광 소자(30)의 지름(D1) 및/또는 길이가 변경됨에 따라 조절될 수도 있다.
일 실시예에 따른 표시 장치(10)는 제2 뱅크(45)들 사이에서 일 방향으로 배열된 제1 서브 패턴(72) 및 제2 서브 패턴(74)을 포함하는 제1 패턴(70)들을 포함할 수 있다. 제1 패턴(70)들이 제1 서브 패턴(72) 및 제2 서브 패턴(74)으로 분할되더라도 제1 서브 패턴(72) 및 제2 서브 패턴(74)이 서로 이격된 간격이 좁아 제1 서브 패턴(72) 및 제2 서브 패턴(74) 상에 생성되는 전기장의 세기를 감소시킬 수 있다. 이에 따라, 표시 장치(10)는 제조 공정 중 대부분의 발광 소자(30)들이 제1 패턴(70)들 사이에 정렬되도록 유도할 수 있고, 각 서브 화소(PXn)에서 유실되는 발광 소자(30)의 수를 최소화할 수 있다.
도 10 내지 도 12에서는 제1 패턴(70)들이 2개의 서브 패턴(72, 74)들로 분할된 것을 예시적으로 설명하였지만, 이에 제한되지 않는다. 예를 들어, 제1 패턴(70)들은 전술한 도 2 내지 7의 분할되지 않는 제1 패턴(70)의 폭과 실질적으로 동일한 범위에서 3개 이상의 서브 패턴들로 분할될 수도 있다.
도 13은 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 14는 도 13의 Q7-Q7'선을 따라 자른 단면도이다. 도 15는 도 13의 제1 패턴과 발광 소자를 나타낸 도면이다.
도 13 내지 도 15의 실시예는 제1 패턴(70)이 제1 뱅크(40)들 사이에 배치된다는 점 외에는 전술한 도 2 내지 도 7의 실시예와 동일하므로, 이하 중복되는 설명은 생략하기로 한다.
도 13 내지 도 15를 참조하면, 표시 장치(10)는 제1 뱅크(40)들 사이에 배치된 복수의 제1 패턴(70)들을 포함할 수 있다. 복수의 제1 패턴(70)들은 제1 뱅크(40)들 사이에서 제2 방향(DR2)으로 이격 배치될 수 있다. 또한, 제1 패턴(70)의 폭은 제1 뱅크(40)들 사이의 간격보다 작을 수 있고, 제1 뱅크(40)와 이격 배치될 수 있다. 제1 패턴(70)들은 제1 뱅크(40)들과 비중첩할 수 있다.
발광 소자(30)들은 잉크에 분산된 상태로 후술하는 전극(21, 22)들 상에 분사되고, 전극(21, 22)들 상에 생성된 전기장에 의해 이들 상에 배치될 수 있다. 제1 뱅크(40)들로 인해 실질적으로 생성된 전기장의 세기는 제1 뱅크(40)들 사이에서 가장 클 수 있다. 발광 소자(30)는 전기장의 세기가 큰 영역으로 유도되므로, 일 실시예에서는 제1 패턴(70)들을 제1 뱅크(40)들 사이에 배치하여 발광 소자(30)들의 정렬을 유도할 수 있다.
제1 패턴(70)들의 제2 방향(DR2)으로의 길이(L1)는 제1 패턴(70)들 상에 배치된 제2 절연층(52)의 제2 방향으로의 폭보다 클 수 있다. 또한, 제1 패턴(70)들의 제2 방향(DR2)으로의 길이(L1)는 발광 소자(30)의 길이(h)보다 길게 이루어질 수 있다. 제1 패턴(70)들의 제2 방향(DR2)으로의 길이(L1)가 발광 소자(30)의 길이(h)보다 길게 이루어지면, 발광 소자(30)들이 제1 뱅크(40)들 사이의 영역에서 제2 방향(DR2)으로 용이하게 정렬될 수 있다. 즉, 발광 소자(30)들이 제2 방향(DR2)으로 정렬되지 않고 비스듬하게 정렬되는 것을 방지할 수 있다.
일 실시예에 따른 표시 장치(10)는 제1 뱅크(40)들 사이에서 일 방향으로 배열된 복수의 제1 패턴(70)들을 포함할 수 있다. 표시 장치(10)는 제조 공정 중 대부분의 발광 소자(30)들이 특정 위치에 정렬되도록 유도할 수 있고, 각 서브 화소(PXn)에서 유실되는 발광 소자(30)의 수를 최소화할 수 있다.
이하, 다른 도면들을 더 참조하여 일 실시예에 따른 표시 장치(10)의 제 조 공정에 대하여 설명하기로 한다. 하기에서는 전술한 도 2 내지 7에 도시된 일 실시예에 따른 표시 장치를 예로 그 제조 방법을 설명하기로 한다.
도 16 내지 도 22, 도 25 및 도 26은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다. 도 23은 전기장 세기 분포를 개략적으로 나타낸 도면이다. 도 24는 전기장 세기의 절대값을 나타낸 그래프이다.
먼저, 도 16을 참조하면, 대상 기판(SUB)을 준비한다. 도면에 도시되지 않았으나, 대상 기판(SUB)은 상술한 제1 기판(11)을 포함하여 복수의 도전층들과 복수의 절연층들로 구성된 회로 소자들을 포함할 수 있다. 이하에서는 설명의 편의를 위해 이들을 포함한 대상 기판(SUB)으로 도시하여 설명하기로 한다.
이어, 대상 기판(SUB) 상에 서로 이격된 복수의 제1 뱅크(40)들을 형성한다. 제1 뱅크(40)는 대상 기판(SUB)의 상면으로부터 돌출된 형상을 가질 수 있다. 이에 대한 설명은 상술한 바와 동일하다.
다음 도 17을 참조하면, 대상 기판(SUB) 상에 제1 뱅크(40)들 상에 제1 전극층(21')과 제2 전극층(22')을 형성한다. 제1 전극층(21')과 제2 전극층(22')은 제2 방향(DR2)으로 연장되고 제1 방향(DR1)으로 서로 이격된다. 제1 전극층(21')과 제2 전극층(22')은 표시 장치(10)의 제조 공정 중 제2 방향(DR2)으로 연장되어 다른 서브 화소(PXn)에도 배치될 수 있다. 이들은 후속 공정에서 발광 소자(30)를 배치한 뒤, 각 서브 화소(PXn)의 절단부 영역(CBA)에서 제1 전극층(21')과 제2 전극층(22')을 분리하는 단선 공정이 수행되어 각각 제1 전극(21)과 제2 전극(22)을 형성할 수 있다.
그리고, 제1 전극층(21') 및 제2 전극층(22')을 덮는 제1 절연물층(51')을 형성한다. 제1 절연물층(51')은 대상 기판(SUB) 상에서 전면적으로 배치되며, 전극층(21', 22')들을 덮을 수 있다. 제1 절연물층(51')은 전극층(21', 22')들 상면이 노출되도록 후속 공정에서 일부 제거되어 제1 절연층(51)을 형성할 수 있다.
다음, 도 18을 참조하면, 복수의 제1 패턴(70)들을 형성한다. 제1 패턴(70)은 제1 방향(DR1)으로 연장되며, 제2 방향(DR2)으로 서로 이격되도록 형성할 수 있다. 제1 패턴(70)들은 제1 뱅크(40)들 사이, 또는 제1 전극층(21')과 제2 전극층(22') 사이에서 제2 방향(DR2)으로 이격 배열될 수 있다. 제1 뱅크(40)들 사이 영역 중 제1 패턴(70)이 배치된 영역과 제1 패턴(70)이 배치되지 않는 이들 사이 영역이 구분될 수 있고, 상기 영역들은 서로 다른 높이를 가질 수 있다. 제1 패턴(70)들은 제1 절연물층(51') 상에 형성되며, 제1 뱅크(40)들 및 제1 및 제2 전극층(21', 22')들을 덮을 수 있다.
도 19 및 도 20을 참조하면, 제1 절연물층(51') 상에 배치되며 각 서브 화소(PXn)의 발광 영역(EMA)과 절단부 영역(CBA)을 둘러싸는 제2 뱅크(45)를 형성한다. 제2 뱅크(45)는 각 서브 화소(PXn)를 둘러싸도록 배치되어 이들을 서로 구분함과 동시에 발광 영역(EMA)과 절단부 영역(CBA)을 구분할 수 있다. 이에 대한 설명은 상술한 바와 동일하다.
도 21은 제2 뱅크(45)들 사이에서 제1 패턴(70)들이 배치되지 않고 발광 소자(30)들이 배치되는 영역을 보여주는 단면도이다. 도 22는 제1 패턴(70)들과 발광 소자(30)를 가로지르는 단면을 보여주는 도면이다.
도 21을 참조하면, 제1 뱅크(40)들 사이에 복수의 발광 소자(30)들을 배치한다. 발광 소자(30)는 제1 절연물층(51') 상에서 양 단부가 각각 제1 전극층(21')과 제2 전극층(22') 상에 배치될 수 있다. 발광 소자(30)는 잉크(200) 내에 분산된 상태로 대상 기판(SUB) 상에 분사될 수 있다. 예시적인 실시예에서, 발광 소자(30)는 잉크(200) 내에 분산된 상태로 준비되고 잉크젯 프린팅 장치를 이용한 프린팅 공정으로 대상 기판(SUB) 상에 분사될 수 있다. 잉크젯 프린팅 장치를 통해 분사된 잉크는 제2 뱅크(45)가 둘러싸는 영역 내에 안착될 수 있다. 제2 뱅크(45)는 잉크가 이웃하는 다른 서브 화소(PXn)로 넘치는 것을 방지할 수 있다.
발광 소자(30)를 포함하는 잉크(200)가 분사되면, 각 전극층(21', 22')에 전기 신호를 인가하여 복수의 발광 소자(30)들을 제1 절연물층(51') 상에 배치한다. 복수의 전극층(21', 22')들에 전기 신호를 인가하면, 전극층(21', 22') 상에는 전기장이 생성될 수 있다. 잉크(200) 내에 분산된 발광 소자(30)는 상기 전기장에 의해 유전영동힘을 받을 수 있고, 유전영동힘을 받은 발광 소자(30)는 배향 방향 및 위치가 바뀌면서 제1 절연물층(51') 상에 안착될 수 있다.
도 22를 참조하면, 발광 소자(30)들은 제1 패턴(70)이 배치되지 않은 이들 사이 영역에 배치될 수 있다. 제1 패턴(70)들은 발광 소자(30)들이 양 단부가 전극층(21', 22') 상에 놓일 수 있는 위치로 이동하도록 유도할 수 있고, 발광 소자(30)들 중 대부분은 제1 패턴(70)이 형성하는 단차에 의해 더 낮은 위치에 배치될 수 있다.
도 23은 도 22에 도시된 구조에서 생성되는 전기장 분포를 나타내고, 도 24는 도 22에 도시된 구조에서 생성된 전기장 세기의 절대값을 나타낸다. 도 23 및 도 24는 도 22의 구조에 그대로 대응될 수 있다.
도 23 및 도 24를 참조하면, 발광 소자(30)를 포함하는 잉크(200)의 분사 후, 전기장을 생성하면, 제1 패턴(70)들이 배치된 영역의 전기장의 세기가 약하고 제1 패턴(70)들 사이의 영역의 전기장의 세기가 크게 생성된다. 이로 인해, 발광 소자(30)들은 전기장의 세기가 큰 제1 패턴(70)들 사이의 영역으로 유도되어 정렬될 수 있다. 제1 패턴(70) 상에 놓여진 발광 소자(30)의 경우 전기장이 생성되면 전기장이 상대적으로 센 제1 패턴(70)들 사이의 영역으로 이동된다. 따라서, 제1 패턴(70) 상에는 발광 소자(30)가 배치되지 않을 수 있다.
도 25 참조하면, 발광 소자(30)가 정렬된 후, 제1 전극층(21')과 제2 전극층(22')의 상면이 노출되도록 제1 절연물층(51')을 일부 제거하여 제1 절연층(51)을 형성한다. 제1 절연층(51)은 각 전극층(21', 22') 일부를 노출하는 개구부(OP)를 포함할 수 있다. 개구부(OP)를 통해 노출된 전극층(21', 22')들의 상면은 후술하는 접촉 전극(26, 27)들과 접촉할 수 있다.
이어, 도 26을 참조하면, 제1 전극층(21')과 제2 전극층(22') 중 절단부 영역(도 19의 'CBA')에 배치된 부분을 단선하는 공정을 수행하여 제1 전극(21)과 제2 전극(22)을 형성하고, 발광 소자(30) 상에 배치된 제2 절연층(52), 제3 절연층(53), 및 접촉 전극(26, 27)들을 형성한다. 발광 소자(30)의 정렬을 위한 전기 신호는 복수의 서브 화소(PXn)들에 연결된 전극층(21', 22')을 통해 인가될 수 있다. 다만, 표시 장치(10)의 구동을 위해 각 전극층(21', 22')들은 절단부 영역(CBA)에서 서로 분리되어 전극(21, 22)을 형성하고, 각 전극(21, 22)들은 각 서브 화소(PXn)에 배치된 제1 트랜지스터를 통해 개별적으로 구동할 수 있다.
이어, 대상 기판(SUB) 상에 배치되는 부재들을 덮는 제4 절연층(54)을 형성하여 표시 장치(10)를 제조할 수 있다.
도 27은 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 28은 도 27의 Q8-Q8' 선을 따라 자른 단면도이다.
도 27 및 도 28을 참조하면, 표시 장치(10)는 각 서브 화소(PXn)마다 복수의 제1 전극(21_10)들 및 제2 전극(22_10)들을 포함할 수 있다. 제1 전극(21_10)들, 예컨대 2개의 제1 전극(21_10)들이 서브 화소(PXn)의 중심을 기준으로 대칭적으로 배치될 수 있다. 제2 전극(22_10)들은 도 2의 실시예와 동일한 형상을 갖고 제1 전극(21_10)들 사이에 복수 개, 예를 들어 2개 배치될 수 있다. 제1 전극(21_10)과 제2 전극(22_10) 사이의 간격은 제1 전극(21_10)의 부분에 따라 달라질 수 있다. 예를 들어, 확장부(RE-E)와 제2 전극(22_10) 사이의 간격(DE1)은 연결부(RE-C1, RE-C2) 및 절곡부(RE-B1, RE-B2)와 제2 전극(22_10) 사이의 간격(DE2, DE3)보다 작을 수 있다. 연결부(RE-C1, RE-C2)와 제2 전극(22_10) 사이의 간격(DE2)은 절곡부(RE-B1, RE-B2)와 제2 전극(22_10) 사이의 간격(DE3)보다 클 수 있다. 다만, 이에 제한되지 않는다. 각 전극(21_10, 22_10)의 형상은 도 2를 참조하여 상술한 바와 동일하므로, 이에 대한 자세한 설명은 생략하기로 한다.
한편, 제1 전극(21_10)들과 제2 전극(22_10)들의 배치에 따라 각 서브 화소(PXn)에 배치되는 제1 뱅크(40; 41_10, 42_10)들, 제1 절연층(51_10), 및 접촉 전극(26_10, 27_10, 28_10)들의 배치 및 형상이 달라질 수 있다.
제1 절연층(51_10)은 제1 전극(21_10)의 확장부(RE-E)와 제2 전극(22_10) 사이에 배치되며 양 측면이 이들과 각각 접촉할 수 있다. 발광 소자(30)는 일 단부가 제1 전극(21_10)의 확장부(RE-E) 상에 배치되고, 타 단부는 제2 전극(22_10) 상에 배치될 수 있다.
제1 뱅크(40)는 서로 다른 폭을 갖는 제1 서브 뱅크(41_10) 및 제2 서브 뱅크(42_10)를 포함할 수 있다. 제1 서브 뱅크(41_10)와 제2 서브 뱅크(42_10)는 각각 제2 방향(DR2)으로 연장되되, 제1 방향(DR1)으로 측정된 폭이 다를 수 있다. 제1 서브 뱅크(41_10)는 제2 서브 뱅크(42_10)보다 큰 폭을 가짐에 따라, 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)의 경계에 걸쳐 배치될 수 있다. 예를 들어, 제1 서브 뱅크(41_10)는 각 서브 화소(PXn)의 발광 영역(EMA)을 포함하여 이들 사이의 경계에도 배치될 수 있다. 이에 따라, 제2 뱅크(45_10)의 제2 방향(DR2)으로 연장된 부분 중 일부는 제1 서브 뱅크(41_10) 상에 배치될 수 있다. 하나의 서브 화소(PXn)에는 2개의 제1 서브 뱅크(41_10)들이 부분적으로 배치될 수 있다. 제1 서브 뱅크(41_10)들 사이에는 하나의 제2 서브 뱅크(42_10)가 배치될 수 있다.
제2 서브 뱅크(42_10)는 서브 화소(PXn)의 발광 영역(EMA)의 중심부에서 제2 방향(DR2)으로 연장될 수 있다. 제2 서브 뱅크(42_10)는 제1 서브 뱅크(41_10)보다 작은 폭을 갖고 이들 사이에서 이격 배치될 수 있다.
제1 서브 뱅크(41_10)들 상에는 제1 전극(21_10)의 확장부(RE-E)들과 제2 뱅크(45_4)가 배치될 수 있다. 제1 서브 뱅크(41_10) 상에는 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)의 제1 전극(21_10) 확장부(RE-E)들 배치될 수 있다. 즉, 하나의 제1 서브 뱅크(41_10) 상에는 2개의 제1 전극(21_10) 확장부(RE-E)들이 이 배치된다. 제2 서브 뱅크(42_10) 상에는 2개의 제2 전극(22_10)들이 배치될 수 있다. 제2 전극(22_10)들은 제2 서브 뱅크(42_10)의 제2 방향(DR2)으로 연장된 양 변 상에 배치되고, 제2 서브 뱅크(42_10) 상에서 서로 이격될 수 있다.
제1 전극(21_10)들 중 어느 한 제1 전극(21_10)은 컨택부(RE-P)를 포함하여 제1 컨택홀(CT1)이 형성되고, 다른 제1 전극(21_10)은 컨택부(RE-P)가 형성되지 않을 수 있다. 이와 유사하게, 제2 전극(22_10) 중 어느 한 전극은 컨택부(RE-P)가 형성되어 제2 컨택홀(CT2)이 형성되고, 다른 제2 전극(22_10)은 컨택부(RE-P)가 형성되지 않을 수 있다. 컨택홀(CT1, CT2)을 통해 제1 트랜지스터(TR1) 또는 제2 전압 배선(VL2)과 연결된 전극(21_10, 22_10)들은 이들로부터 전기 신호가 전달되고, 다른 전극(21_10, 22_10)들은 후술하는 접촉 전극(26_10, 27_10, 28_10)을 통해 전기 신호가 전달될 수 있다.
발광 소자(30)들은 제1 절연층(51_10) 상에서 양 단부가 제1 전극(21_10)의 확장부(RE-E) 및 제2 전극(22_10) 상에 배치된다. 발광 소자(30)의 양 단부 중 제2 반도체층(도 8의 '32')이 배치된 일 단부는 각각 제1 전극(21_10) 상에 배치될 수 있다. 이에 따라, 서브 화소(PXn)의 중심을 기준으로 좌측에 배치된 전극(21_10, 22_10)들 사이의 발광 소자(30)들과 우측에 배치된 전극(21_10, 22_10)들 사이의 발광 소자(30)들은 일 단부가 향하는 방향이 반대 방향일 수 있다.
표시 장치(10)는 더 많은 수의 전극(21_10, 22_10)들을 포함함에 따라, 더 많은 수의 접촉 전극(26_10, 27_10, 28_10)들을 포함할 수 있다.
예시적인 실시예에서, 접촉 전극(26_10, 27_10, 28_10)은 어느 한 제1 전극(21_10) 상에 배치된 제1 접촉 전극(26_10), 어느 한 제2 전극(22_10) 상에 배치된 제2 접촉 전극(27_10) 및 다른 제1 전극(21_10)과 제2 전극(22_10) 상에 배치되며 제2 접촉 전극(27_10)을 둘러싸는 제3 접촉 전극(28_10)을 포함할 수 있다.
제1 접촉 전극(26_10)은 어느 한 제1 전극(21_10) 상에 배치된다. 예를 들어, 제1 접촉 전극(26_10)은 발광 소자(30)의 일 단부가 배치된 제1 전극(21_10)의 확장부(RE-E) 상에 배치된다. 제1 접촉 전극(26_10)은 제1 전극(21_10)의 확장부(RE-E)와 발광 소자(30)의 일 단부와 각각 접촉할 수 있다. 제2 접촉 전극(27_10)은 어느 한 제2 전극(22_10) 상에 배치된다. 예를 들어, 제2 접촉 전극(27_10)은 발광 소자(30)의 타 단부가 배치된 제2 전극(22_10) 상에 배치된다. 제2 접촉 전극(27_10)은 제2 전극(22_10)과 발광 소자(30)의 타 단부와 각각 접촉할 수 있다.
제1 접촉 전극(26_10)과 제2 접촉 전극(27_10)은 각각 제1 컨택홀(CT1) 및 제2 컨택홀(CT2)이 형성된 전극(21_10, 22_10)들과 접촉할 수 있다. 제1 접촉 전극(26_10)은 제1 컨택홀(CT1)을 통해 제1 트랜지스터(TR1)와 전기적으로 연결된 제1 전극(21_10)과 접촉하고, 제2 접촉 전극(27_10)은 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결된 제2 전극(22_10)과 접촉할 수 있다. 제1 접촉 전극(26_10)과 제2 접촉 전극(27_10)은 제1 트랜지스터(TR1) 또는 제2 전압 배선(VL2)으로부터 인가된 전기 신호를 발광 소자(30)들에 전달할 수 있다. 제1 접촉 전극(26_10)과 제2 접촉 전극(27_10)은 상술한 바와 실질적으로 동일하다.
각 서브 화소(PXn)에는 컨택홀(CT1, CT2)이 형성되지 않은 전극(21_10, 22_10)들이 더 배치된다. 이들은 실질적으로 제1 트랜지스터(TR1) 또는 제2 전압 배선(VL2)으로부터 직접 전기 신호가 인가되지 않는 플로팅(Floating) 상태일 수 있다. 다만, 컨택홀(CT1, CT2)이 형성되지 않은 전극(21_10, 22_10)들 상에는 제3 접촉 전극(28_10)이 배치되고, 발광 소자(30)로 전달된 전기 신호는 제3 접촉 전극(28_10)을 통해 흐를 수 있다.
제3 접촉 전극(28_10)은 컨택홀(CT1, CT2)이 형성되지 않은 제1 전극(21_10)과 제2 전극(22_10) 상에 배치되며, 제2 접촉 전극(27_10)을 둘러싸도록 배치될 수 있다. 제3 접촉 전극(28_10)은 제2 방향(DR2)으로 연장된 부분들과 이들을 연결하며 제1 방향(DR1)으로 연장된 부분을 포함하여 제2 접촉 전극(27_10)을 둘러쌀 수 있다. 제3 접촉 전극(28_10)의 제2 방향(DR2)으로 연장된 부분들은 각각 컨택홀(CT1, CT2)이 형성되지 않은 제1 전극(21_10)과 제2 전극(22_10) 상에 배치되어 발광 소자(30)와 접촉할 수 있다. 예를 들어, 제3 접촉 전극(28_10) 중 제2 전극(22_10) 상에 배치된 부분은 좌측의 발광 소자(30)의 타 단부와 접촉하고, 제1 전극(21_10) 상에 배치된 부분은 우측의 발광 소자(30)의 일 단부와 접촉할 수 있다. 제3 접촉 전극(28_10)의 제1 방향(DR1)으로 연장된 부분은 제2 컨택홀(CT2)이 형성된 제2 전극(22_10)과 중첩할 수 있으나, 이들 사이에는 다른 절연층(미도시)이 배치되어 이들은 서로 직접 연결되지 않을 수 있다.
제1 접촉 전극(26_10)으로부터 제1 타입 발광 소자(30-1)의 일 단부로 전달된 전기 신호는 좌측의 발광 소자(30)의 타 단부와 접촉하는 제3 접촉 전극(28_10)으로 전달된다. 제3 접촉 전극(28_10)은 상기 전기 신호를 우측의 발광 소자(30)의 일 단부로 전달하고, 이는 제2 접촉 전극(27_10)을 통해 제2 전극(22_10)으로 전달될 수 있다. 이에 따라, 발광 소자(30)의 발광을 위한 전기 신호는 하나의 제1 전극(21_10) 및 제2 전극(22_10)으로만 전달되고, 좌측의 발광 소자(30)와 우측의 발광 소자(30)는 제3 접촉 전극(28_10)을 통해 직렬로 연결될 수 있다.
일 실시예에서 제1 패턴(70_10)들은 제1 절연층(51_10) 상에서 제1 방향(DR1)으로 연장되되 제2 방향(DR2)으로 서로 이격하여 배치될 수 있다. 제1 패턴(70_10)들 사이에는 발광 소자(30)가 하나씩 배치되어 정렬될 수 있다. 이에 따라, 표시 장치(10)는 제1 패턴(70_10)들을 구비하여 제조 공정 중 대부분의 발광 소자(30)들이 특정 위치에 정렬되도록 유도할 수 있고, 각 서브 화소(PXn)에서 유실되는 발광 소자(30)의 수를 최소화할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 21: 제1 전극
22: 제2 전극 26: 제1 접촉 전극
27: 제2 접촉 전극 30: 발광 소자
40: 제1 뱅크 45: 제2 뱅크
51: 제1 절연층 52: 제2 절연층
53: 제3 절연층 54: 제4 절연층
70: 제1 패턴 72: 제1 서브 패턴
74: 제2 서브 패턴

Claims (20)

  1. 제1 기판 상에 제1 방향으로 연장되며, 서로 이격되어 배치된 복수의 제1 뱅크들;
    상기 제1 방향으로 연장되며, 서로 다른 상기 제1 뱅크 상에 서로 이격되어 배치된 제1 전극과 제2 전극;
    상기 제1 전극, 상기 제2 전극 및 상기 복수의 제1 뱅크들을 덮는 제1 절연층;
    상기 제1 절연층 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 서로 이격되어 배치된 복수의 제1 패턴들; 및
    상기 복수의 제1 패턴들 중 서로 이웃하는 상기 제1 패턴들 사이에 배치되며, 상기 제1 절연층 상에서 양 단부가 각각 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하며,
    상기 제1 패턴의 높이는 상기 발광 소자의 지름보다 큰 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 제1 패턴은 상기 복수의 제1 뱅크들과 중첩하며, 상기 복수의 제1 뱅크들과 수직하게 교차하는 표시 장치.
  3. 제1 항에 있어서,
    두 개의 상기 제1 패턴들 사이에 하나의 발광 소자가 배치되며,
    상기 발광 소자의 길이 방향은 상기 제1 패턴들의 연장 방향과 나란한 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 패턴들의 피치는 상기 제1 패턴들의 간격보다 큰 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 패턴들의 간격은 0.5 ㎛보다 크고 4 ㎛보다 작은 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 패턴의 폭은 1 ㎛보다 크고 4.5 ㎛보다 작은 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 패턴의 단면은 사다리꼴, 정사각형 또는 직사각형 중 어느 하나인 표시 장치.
  8. 제1 항에 있어서,
    상기 복수의 발광 소자, 상기 제1 전극, 상기 제2 전극 및 상기 복수의 제1 뱅크를 둘러싸며, 발광 영역을 정의하는 제2 뱅크를 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 복수의 제1 패턴들은 상기 제2 뱅크와 비중첩하는 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 패턴의 높이는 0.5 ㎛보다 크고 상기 제2 뱅크의 높이보다 작은 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 패턴은 상기 제2 방향으로 연장되며 상기 제1 방향으로 이격된 제1 서브 패턴 및 제2 서브 패턴을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 서브 패턴과 상기 제2 서브 패턴 사이의 간격은 상기 발광 소자의 지름보다 작은 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 패턴은 상기 복수의 제1 뱅크들 사이에 배치되며, 상기 복수의 제1 뱅크들과 비중첩하는 표시 장치.
  14. 제1 항에 있어서,
    상기 제1 전극 상에 배치되어 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극 및 상기 제2 전극 상에 배치되어 상기 발광 소자의 타 단부와 접촉하는 제2 접촉 전극을 더 포함하는 표시 장치.
  15. 제1 기판 상에 제1 방향으로 연장되며, 서로 이격되어 배치된 복수의 제1 뱅크들;
    상기 제1 방향으로 연장되며, 서로 다른 상기 제1 뱅크 상에 서로 이격되어 배치된 제1 전극과 제2 전극;
    상기 제1 전극, 상기 제2 전극 및 상기 복수의 제1 뱅크들을 덮는 제1 절연층;
    상기 제1 절연층 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 서로 이격되어 배치된 복수의 제1 패턴들; 및
    상기 복수의 제1 패턴들 중 서로 이웃하는 상기 제1 패턴들 사이에 배치되며, 상기 제1 절연층 상에서 양 단부가 각각 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하며,
    상기 제1 패턴의 폭은 상기 발광 소자의 지름보다 크고 상기 제1 패턴들의 피치보다 작은 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 패턴의 폭은 1 ㎛보다 크고 4.5 ㎛보다 작은 표시 장치.
  17. 제15 항에 있어서,
    상기 제1 패턴들의 피치는 상기 제1 패턴들의 간격보다 크고 5 ㎛보다 작은 표시 장치.
  18. 제15 항에 있어서,
    상기 복수의 발광 소자, 상기 제1 전극, 상기 제2 전극 및 상기 복수의 제1 뱅크를 둘러싸며, 발광 영역을 정의하는 제2 뱅크를 더 포함하며,
    상기 복수의 제1 패턴들은 상기 제2 뱅크와 비중첩하는 표시 장치.
  19. 제15 항에 있어서,
    상기 제1 패턴은 상기 제2 방향으로 연장되며 상기 제1 방향으로 이격된 제1 서브 패턴 및 제2 서브 패턴을 포함하는 표시 장치.
  20. 제15 항에 있어서,
    상기 제1 패턴은 상기 복수의 제1 뱅크들 사이에 배치되며, 상기 복수의 제1 뱅크들과 비중첩하는 표시 장치.
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