KR20220118571A - 표시 장치 - Google Patents

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KR20220118571A
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electrode
disposed
insulating layer
bank
light emitting
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KR1020210021613A
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박노경
김현
박도영
박정수
송명훈
왕정국
이종찬
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 제1 방향으로 연장되고, 서로 제2 방향으로 이격된 제1 전극과 제2 전극, 상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되고, 상기 제1 방향 및 상기 제2 방향으로 연장된 외부 뱅크부, 및 상기 외부 뱅크부가 둘러싸는 영역 내에서 상기 제1 방향으로 연장된 복수의 내부 뱅크부들을 포함하는 뱅크층, 상기 내부 뱅크부 및 상기 제1 절연층 상에 배치된 제2 절연층 및 상기 제2 절연층 상에서 상기 내부 뱅크부들 사이에 배치된 복수의 발광 소자들을 포함하고, 상기 내부 뱅크부들은 각각 상기 외부 뱅크부의 상기 제2 방향으로 연장된 부분과 연결된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 발광 소자를 포함하는 자발광 표시 장치가 있다. 자발광 표시 장치는 발광 소자로서 유기물을 발광 물질로 이용하는 유기 발광 표시 장치, 또는 무기물을 발광 물질로 이용하는 무기 발광 표시 장치 등이 있다.
본 발명이 해결하고자 하는 과제는 신규한 적층 구조를 갖는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 연장되고, 서로 제2 방향으로 이격된 제1 전극과 제2 전극, 상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되고, 상기 제1 방향 및 상기 제2 방향으로 연장된 외부 뱅크부, 및 상기 외부 뱅크부가 둘러싸는 영역 내에서 상기 제1 방향으로 연장된 복수의 내부 뱅크부들을 포함하는 뱅크층, 상기 내부 뱅크부 및 상기 제1 절연층 상에 배치된 제2 절연층 및 상기 제2 절연층 상에서 상기 내부 뱅크부들 사이에 배치된 복수의 발광 소자들을 포함하고, 상기 내부 뱅크부들은 각각 상기 외부 뱅크부의 상기 제2 방향으로 연장된 부분과 연결된다.
상기 내부 뱅크부는 상기 제1 전극 상에 배치된 제1 내부 뱅크부, 및 상기 제2 전극 상에 배치되고 상기 제1 내부 뱅크부와 상기 제2 방향으로 이격된 제2 내부 뱅크부를 포함하고, 상기 제2 절연층은 상기 제1 내부 뱅크부 및 상기 제2 내부 뱅크부 사이의 제1 메인 영역, 상기 제1 내부 뱅크부와 상기 외부 뱅크부의 상기 제1 방향으로 연장된 부분 사이의 제1 서브 영역, 상기 제2 내부 뱅크부와 상기 외부 뱅크부의 상기 제1 방향으로 연장된 부분 사이의 제2 서브 영역 및 상기 내부 뱅크부들 상에 배치되는 제1 패턴부를 포함하고, 상기 제1 패턴부는 일부분이 상기 제1 메인 영역, 상기 제1 서브 영역 및 상기 제2 서브 영역을 둘러싸는 상기 외부 뱅크부의 측면 상에 직접 배치될 수 있다.
상기 제1 절연층 및 상기 제2 절연층을 관통하는 복수의 홀을 더 포함하고, 상기 홀은 상기 제1 서브 영역에 배치된 제1 홀, 및 상기 제2 서브 영역에 배치된 제2 홀을 포함할 수 있다.
상기 뱅크층, 상기 제2 절연층 및 상기 발광 소자들 상에 배치되되, 상기 발광 소자들의 양 단부를 노출하는 제3 절연층을 더 포함하고, 상기 제3 절연층은 일부분이 상기 제1 홀 및 상기 제2 홀 내에 배치될 수 있다.
상기 제1 내부 뱅크부와 상기 제2 내부 뱅크부 사이의 간격은 상기 제1 전극과 상기 제2 전극 사이의 간격보다 클 수 있다.
상기 복수의 발광 소자들은 상기 제1 메인 영역에서 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치될 수 있다.
상기 제1 전극 중 상기 외부 뱅크부의 상기 제2 방향으로 연장된 부분과 중첩하는 부분에 배치된 제1 전극 컨택홀, 및 상기 제2 전극 중 상기 외부 뱅크부의 상기 제2 방향으로 연장된 부분과 중첩하는 부분에 배치된 제2 전극 컨택홀을 더 포함할 수 있다.
상기 외부 뱅크부가 둘러싸는 영역으로 상기 발광 소자들이 배치된 영역과 상기 제1 방향으로 이격된 제3 서브 영역을 더 포함하고, 상기 제1 절연층은 일부분이 상기 제3 서브 영역에 배치되고, 상기 제2 절연층은 상기 제3 서브 영역 및 상기 제3 서브 영역을 둘러싸는 상기 외부 뱅크부의 측면 상에 배치된 제2 패턴부를 포함할 수 있다.
상기 제1 전극과 상기 제2 전극은 각각 일부분이 상기 제3 서브 영역에 배치되고, 상기 제3 서브 영역에 배치되고 상기 제1 절연층 및 상기 제2 절연층을 관통하여 상기 제1 전극의 일부를 노출하는 제1 컨택부, 및 상기 제3 서브 영역에 배치되고 상기 제1 절연층 및 상기 제2 절연층을 관통하여 상기 제2 전극의 일부를 노출하는 제2 컨택부를 더 포함할 수 있다.
상기 제1 전극 상에서 상기 제1 방향으로 연장되어 배치되고 상기 제1 컨택부에서 상기 제1 전극과 접촉하는 제1 연결 전극, 및 상기 제2 전극 상에서 상기 제1 방향으로 연장되어 배치되고 상기 제2 컨택부에서 상기 제2 전극과 접촉하는 제2 연결 전극을 더 포함하고, 상기 제1 연결 전극 및 상기 제2 연결 전극은 각각 상기 발광 소자와 접촉할 수 있다.
상기 제3 서브 영역에 배치되고 상기 제1 절연층 및 상기 제2 절연층을 관통하는 개구부를 더 포함하고, 상기 제1 전극 및 상기 제2 전극은 상기 개구부에 배치되지 않을 수 있다.
상기 외부 뱅크부는 상기 제2 절연층이 배치되지 않는 상면에 형성된 플라즈마 영역을 더 포함할 수 있다.
상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극, 및 상기 제2 전극을 사이에 두고 상기 제3 전극과 상기 제2 방향으로 이격된 제4 전극을 더 포함하고, 상기 내부 뱅크부는 상기 제1 전극 상에 배치된 제1 내부 뱅크부, 상기 제4 전극 상에 배치된 제2 내부 뱅크부, 및 상기 제1 내부 뱅크부와 상기 제2 내부 뱅크부 사이에서 상기 제2 전극 및 상기 제3 전극 상에 배치된 제3 내부 뱅크부를 포함할 수 있다.
상기 발광 소자들은 상기 제1 내부 뱅크부와 상기 제3 내부 뱅크부 사이의 제1 메인 영역에서 상기 제1 전극 및 상기 제3 전극 상에 배치된 제1 발광 소자, 및 상기 제3 내부 뱅크부와 상기 제2 내부 뱅크부 사이의 제2 메인 영역에서 상기 제2 전극 및 상기 제4 전극 상에 배치된 제2 발광 소자를 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판, 상기 제1 기판 상에 배치된 제1 전극과 제2 전극, 상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연층, 상기 제1 절연층 상에서 상기 제1 전극 상에 배치된 제1 내부 뱅크부 및 상기 제2 전극 상에 배치된 제2 내부 뱅크부, 상기 제1 절연층 상에서 상기 제1 내부 뱅크부와 상기 제2 내부 뱅크부를 둘러싸는 외부 뱅크부, 상기 제1 절연층, 상기 제1 내부 뱅크부 및 상기 제2 내부 뱅크부 상에 배치된 제2 절연층, 상기 제1 내부 뱅크부와 상기 제2 내부 뱅크부 사이에 배치되고, 양 단부 중 적어도 어느 하나가 상기 제1 전극 또는 상기 제2 전극 상에 배치된 복수의 발광 소자들, 상기 제2 절연층 및 상기 발광 소자 상에 배치되되 상기 발광 소자들의 양 단부는 노출되도록 배치된 제3 절연층, 상기 제1 전극 상에 배치되어 상기 발광 소자의 일 단부와 접촉하는 제1 연결 전극 및 상기 제2 전극 상에 배치되어 상기 발광 소자의 타 단부와 접촉하는 제2 연결 전극을 포함한다.
상기 제2 절연층은 상기 제1 내부 뱅크부와 상기 외부 뱅크부 사이 및 상기 제2 내부 뱅크부와 상기 외부 뱅크부 사이의 영역에도 배치되고, 상기 제1 내부 뱅크부 및 상기 제2 내부 뱅크부와 상기 외부 뱅크부 사이에 배치되어 상기 제1 절연층 및 상기 제2 절연층을 관통하는 복수의 홀들을 더 포함할 수 있다.
상기 제3 절연층은 상기 복수의 홀들 내에도 배치될 수 있다.
상기 제2 절연층은 일부분이 상기 외부 뱅크부들의 측면 상에 직접 배치될 수 있다.
상기 외부 뱅크부는 상기 제2 절연층이 배치되지 않는 상면에 형성된 플라즈마 영역을 더 포함할 수 있다.
상기 제2 절연층은 제1 층, 및 상기 제1 층 상에 배치되고 제1 층과 다른 굴절률을 갖는 재료로 이루어진 제2 층을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 유기물을 포함하는 뱅크층과 전극 사이에 배치되는 절연층을 포함하여, 뱅크층 형성 공정에서 뱅크층의 현상액에 의해 상기 전극들이 손상되는 것을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 제1 서브 화소에 배치된 복수의 전극들과 제1 절연층의 상대적인 배치를 나타내는 평면도이다.
도 4는 도 2의 제1 서브 화소에 배치된 복수의 전극들과 제1 절연층, 및 뱅크층의 상대적인 배치를 나타내는 평면도이다.
도 5는 도 2의 제1 서브 화소에 배치된 뱅크층과 제2 절연층의 상대적인 배치를 나타내는 평면도이다.
도 6은 도 2의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다.
도 7은 도 2의 Q4-Q4'선을 따라 자른 단면도이다.
도 8은 도 2의 Q5-Q5'선을 따라 자른 단면도이다.
도 9는 일 실시예에 따른 발광 소자의 개략도이다.
도 10은 도 2의 Q6-Q6'선을 따라 자른 단면도이다.
도 11은 도 2의 Q7-Q7'선을 따라 자른 단면도이다.
도 12는 다른 실시예에 따른 표시 장치의 제2 절연층의 구조를 나타내는 개략적인 단면도이다.
도 13은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 14는 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 15는 도 14의 제1 서브 화소를 나타내는 평면도이다.
도 16은 도 14의 제1 서브 화소 배치된 복수의 전극들과 제1 절연층의 상대적인 배치를 나타내는 평면도이다.
도 17은 도 14의 제1 서브 화소에 배치된 복수의 전극들과 제1 절연층, 및 뱅크층의 상대적인 배치를 나타내는 평면도이다.
도 18은 도 14의 제1 서브 화소에 배치된 뱅크층과 제2 절연층의 상대적인 배치를 나타내는 평면도이다.
도 19는 도 14의 Q8-Q8'선을 따라 자른 단면도이다.
도 20 및 도 21은 다른 실시예에 따른 표시 장치의 홀을 나타내는 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 2를 참조하면, 표시 장치(10)의 화소(PX)들 각각은 복수의 서브 화소(SPXn, n은 1 내지 3)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 또한, 도면에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다.
발광 영역은 발광 소자(ED)가 배치된 영역을 포함하여, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 서로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
복수의 서브 화소(SPXn)들은 뱅크층(BNL)에 의해 구획될 수 있고, 하나의 서브 화소(SPXn)는 뱅크층(BNL)이 둘러싸는 복수의 영역들을 포함할 수 있다. 뱅크층(BNL)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하는 외부 뱅크부(도 4의 'EB')와 외부 뱅크부(EB)가 둘러싸는 영역 내에 배치된 내부 뱅크부(도 4의 'IB')를 포함할 수 있다. 외부 뱅크부(EB)는 서로 다른 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 서브 화소(SPXn)들 사이의 간격은 외부 뱅크부(EB)의 폭에 따라 달라질 수 있다. 또한, 뱅크층(BNL)의 외부 뱅크부(EB)는 하나의 서브 화소(SPXn)를 두 영역으로 구분하고, 내부 뱅크부(IB)와 함께 서브 화소(SPXn)들을 복수의 영역(도 4의 'MA1', 'SA1', 'SA2', 'SA3')으로 나눌 수 있다. 이에 대한 설명은 다른 도면들을 참조하여 후술된다.
도 3은 도 2의 제1 서브 화소에 배치된 복수의 전극들과 제1 절연층의 상대적인 배치를 나타내는 평면도이다. 도 4는 도 2의 제1 서브 화소에 배치된 복수의 전극들과 제1 절연층, 및 뱅크층의 상대적인 배치를 나타내는 평면도이다. 도 5는 도 2의 제1 서브 화소에 배치된 뱅크층과 제2 절연층의 상대적인 배치를 나타내는 평면도이다. 도 6은 도 2의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다. 도 7은 도 2의 Q4-Q4'선을 따라 자른 단면도이다. 도 8은 도 2의 Q5-Q5'선을 따라 자른 단면도이다.
도 3 내지 도 5는 제1 서브 화소(SPX1)에 배치된 복수의 층들 중, 일부를 생략하여 몇몇 층들만을 도시하고 있다. 도 6은 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)의 양 단부를 가로지르는 단면을 도시하고 있고, 도 7 및 도 8은 각각 제1 서브 화소(SPX1)의 제3 서브 영역(SA3)에 배치된 컨택부(CT1, CT2)들과 분리부(ROP)를 가로지르는 단면을 도시하고 있다.
도 2에 결부하여 도 3 내지 도 7을 참조하면, 표시 장치(10)는 제1 기판(SUB), 및 제1 기판(SUB) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 표시 소자층을 구성할 수 있다.
구체적으로, 제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(CAS)을 포함하고, 하부 금속층(CAS)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(CAS)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 다만, 하부 금속층(CAS)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(CAS) 및 제1 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 액티브층(ACT1)은 후술하는 제2 도전층의 게이트 전극(G1)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL)상에 배치된다. 제1 게이트 절연층(GI)은 제1 트랜지스터(T1)의 게이트 절연막의 역할을 할 수 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 및 복수의 도전 패턴(CDP1, CDP2)들을 포함할 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 일부분이 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 액티브층(ACT1)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다. 제2 전압 배선(VL2)은 후술하는 제2 전극(RME2)과 직접 연결될 수 있다.
제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 액티브층(ACT1)과 접촉할 수 있다. 또한, 제1 도전 패턴(CDP1)은 다른 컨택홀을 통해 하부 금속층(CAS)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다.
제2 도전 패턴(CDP2)은 후술하는 제1 전극(RME1)과 연결될 수 있다. 또한, 제2 도전 패턴(CDP2)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 도면에서는 제1 도전 패턴(CDP1)과 제2 도전 패턴(CDP2)이 서로 분리되어 배치된 것으로 예시되어 있으나, 몇몇 실시예에서, 제2 도전 패턴(CDP2)은 제1 도전 패턴(CDP1)과 일체화되어 하나의 패턴을 형성할 수도 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1)으로 전달할 수 있다.
한편, 도면에서는 제1 도전 패턴(CDP1)과 제2 도전 패턴(CDP2)이 동일한 층에 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제2 도전 패턴(CDP2)은 제1 도전 패턴(CDP1)과 다른 도전층, 예컨대 제3 도전층과 몇몇 절연층을 사이에 두고 제3 도전층 상에 배치된 제4 도전층으로 형성될 수도 있다. 이 경우, 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)도 제3 도전층이 아닌 제4 도전층으로 형성될 수 있고, 제1 전압 배선(VL1)은 다른 도전 패턴을 통해 제1 트랜지스터(T1)의 드레인 전극(D1)과 전기적으로 연결될 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 및 제1 층간 절연층(IL1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 및 제1 층간 절연층(IL1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 및 제1 층간 절연층(IL1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
제2 도전층, 및 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(VIA)은 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
비아층(VIA) 상에는 표시 소자층으로서, 복수의 전극(RME; RME1, RME2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들과 복수의 연결 전극(CNE; CNE1, CNE2)들이 배치된다. 또한, 비아층(VIA) 상에는 복수의 절연층(PAS1, PAS2, PAS3, PAS4)들이 배치될 수 있다.
복수의 전극(RME)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 발광 소자(ED)와 전기적으로 연결될 수 있다. 각 전극(RME)들은 후술하는 연결 전극(CNE; CNE1, CNE2)을 통해 발광 소자(ED)와 연결될 수 있고, 하부의 도전층으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다.
표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함한다. 제1 전극(RME1)은 발광 영역(EMA)의 중심을 기준으로 좌측에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심을 기준으로 우측에 배치된다.
상술한 바와 같이, 하나의 서브 화소(SPXn)는 뱅크층(BNL)의 배치에 의해 복수의 영역들로 구분될 수 있다. 일 실시예에서, 각 서브 화소(SPXn)는 외부 뱅크부(EB)가 둘러싸는 영역으로 발광 영역(EMA)과 제3 서브 영역(SA3)을 포함할 수 있다. 제3 서브 영역(SA3)은 발광 영역(EMA)의 제1 방향(DR1) 타 측인 하측에 배치되어 제1 방향(DR1)으로 이웃하는 서브 화소(SPXn)들의 발광 영역(EMA)들 사이에 배치될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 제3 서브 영역(SA3)들은 각각 제2 방향(DR2)으로 반복 배열되되, 발광 영역(EMA)과 제3 서브 영역(SA3)은 제1 방향(DR1)으로 교대 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 제3 서브 영역(SA3)들은 도 2와 다른 배열을 가질 수도 있다. 제3 서브 영역(SA3)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 제1 방향(DR1)으로 연장되어 발광 영역(EMA)과 제3 서브 영역(SA3)에 걸쳐 배치될 수 있다. 각 전극(RME)들은 제3 서브 영역(SA3)의 분리부(ROP)에서 제1 방향(DR1)으로 이웃한 서브 화소(SPXn)의 다른 전극(RME)과 이격될 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 비아층(VIA) 상에 배치될 수 있다. 일 실시예에서, 제1 전극(RME1)과 제2 전극(RME2)은 비아층(VIA) 상에 직접 배치되며, 비아층(VIA)을 관통하는 컨택홀을 통해 제3 도전층과 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(RME1)과 발광 영역(EMA)의 상측에 배치된 외부 뱅크부(EB)가 중첩하는 부분에는 비아층(VIA)을 관통하는 제1 전극 컨택홀(CTD)이 형성될 수 있다. 제1 전극(RME1)은 제1 전극 컨택홀(CTD)을 통해 제3 도전층의 제2 전극 패턴(CDP2)과 접촉할 수 있다. 이와 유사하게, 제2 전극(RME2)과 발광 영역(EMA)의 상측에 배치된 외부 뱅크부(EB)가 중첩하는 부분에는 비아층(VIA)을 관통하는 제2 전극 컨택홀(CTS)이 형성될 수 있다. 제2 전극(RME2)은 제2 전극 컨택홀(CTS)을 통해 제3 도전층의 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제2 전극 패턴(CDP2)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 도면에서는 제1 전극 컨택홀(CTD)과 제2 전극 컨택홀(CTS)이 외부 뱅크부(EB)의 하부에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 각 전극 컨택홀(CTD, CTS)들은 발광 영역(EMA) 또는 제3 서브 영역(SA3)에 배치될 수도 있다.
복수의 전극(RME)들 각각은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 전극(RME)은 발광 소자(ED)에서 방출되어 제1 뱅크(BNL1)의 측면으로 진행하는 광을 각 서브 화소(SPXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(RME)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(PAS1)은 비아층(VIA) 및 복수의 전극(RME)들 상에 배치된다. 제1 절연층(PAS1)은 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 특히, 제1 절연층(PAS1)은 뱅크층(BNL)이 형성되기 전, 전극(RME)들을 덮도록 배치됨에 따라 전극(RME)들이 뱅크층(BNL)을 형성하는 공정에서 전극(RME)들이 손상되는 것을 방지할 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
일 실시예에 따르면, 제1 절연층(PAS1)은 비아층(VIA) 상에 전면적으로 배치되되, 그 하부의 층들을 부분적으로 개구하는 복수의 개구부들을 포함할 수 있다. 예를 들어, 제1 절연층(PAS1)은 각 전극(RME)들의 상면 일부를 노출하는 복수의 컨택부(CT1, CT2)들을 포함할 수 있다. 복수의 컨택부(CT1, CT2)들은 제1 절연층(PAS1)을 관통하여 전극(RME)들의 상면 일부를 노출할 수 있고, 후술하는 연결 전극(CNE)들은 컨택부(CT1, CT2)들을 통해 노출된 전극(RME)과 접촉할 수 있다. 또한, 제1 절연층(PAS1)은 서로 다른 서브 화소(SPXn)의 전극(RME)들이 이격된 분리부(ROP)에서 비아층(VIA) 상면을 개구할 수 있다. 제1 절연층(PAS1)의 컨택부(CT1, CT2)들과 분리부(ROP)의 개구부는 각각 제3 서브 영역(SA3) 내에 배치될 수 있다. 또한, 일 실시예에 따르면, 제1 절연층(PAS1)은 발광 영역(EMA) 내에서 비아층(VIA) 상면을 개구하는 복수의 홀(H1, H2)들을 포함할 수 있다. 복수의 홀(H1, H2)들은 외부 뱅크부(EB)가 둘러싸는 발광 영역(EMA) 중 내부 뱅크부(IB)와 외부 뱅크부(EB) 사이의 영역에 배치될 수 있다.
후술할 바와 같이, 제1 절연층(PAS1)에 형성된 복수의 개구부들은 그 위에 배치되는 제2 절연층(PAS2)과 함께 패터닝되어 형성될 수 있다. 표시 장치(10)의 제조 공정 중, 제1 절연층(PAS1), 뱅크층(BNL) 및 제2 절연층(PAS2)을 형성한 뒤, 제1 절연층(PAS1)과 제2 절연층(PAS2)이 중첩하는 영역 일부를 패터닝하여 상술한 컨택부(CT1, CT2)들, 홀(H1, H2)들 및 분리부(ROP)의 개구부를 형성할 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)가 차지하는 영역을 기준으로 외부 뱅크부(EB) 및 내부 뱅크부(IB)로 구분될 수 있다.
뱅크층(BNL)의 외부 뱅크부(EB)는 평면도 상 제2 방향(DR2)으로 연장된 제1 외부 뱅크부(EB1) 및 제2 외부 뱅크부(EB2)와, 제1 방향(DR1)으로 연장된 제3 외부 뱅크부(EB3) 및 제4 외부 뱅크부(EB4)를 포함할 수 있다. 외부 뱅크부(EB)는 표시 영역(DPA) 전면에서 격자형 패턴으로 형성되고, 복수의 서브 화소(SPXn)들, 및 각 서브 화소(SPXn)의 발광 영역(EMA)과 제3 서브 영역(SA3)을 구분할 수 있다.
하나의 서브 화소(SPXn)를 기준으로, 제1 외부 뱅크부(EB1)는 발광 영역(EMA)의 상측에 배치되고, 제2 외부 뱅크부(EB2)는 발광 영역(EMA)의 하측 및 제3 서브 영역(SA3)의 상측에 배치된다. 제1 외부 뱅크부(EB1)와 제2 외부 뱅크부(EB2)는 제1 방향(DR1)으로 서로 이격되어 교대로 반복 배치될 수 있다. 제1 외부 뱅크부(EB1)의 제1 방향(DR1)으로 측정된 폭은 제2 외부 뱅크부(EB2)의 폭보다 클 수 있으나, 이에 제한되지 않는다. 제3 외부 뱅크부(EB3)는 발광 영역(EMA)의 제2 방향(DR2) 양 측에 배치되고, 제4 외부 뱅크부(EB4)는 제3 서브 영역(SA3)의 제2 방향(DR2) 양 측에 배치될 수 있다. 제3 외부 뱅크부(EB3)와 제4 외부 뱅크부(EB4)는 각각 제2 방향(DR2)으로 반복 배열될 수 있다. 제3 외부 뱅크부(EB3)의 제2 방향(DR2)으로 측정된 폭은 제4 외부 뱅크부(EB4)의 폭보다 클 수 있으나, 이에 제한되지 않는다.
제1 외부 뱅크부(EB1), 제3 외부 뱅크부(EB3) 및 제4 외부 뱅크부(EB4)는 각각 서로 다른 서브 화소(SPXn)들을 구분하며, 서로 다른 서브 화소(SPXn)들의 경계에 배치될 수 있다. 제1 외부 뱅크부(EB1), 제3 외부 뱅크부(EB3) 및 제2 외부 뱅크부(EB2)가 둘러싸는 영역은 서브 화소(SPXn)의 발광 영역(EMA)으로서 발광 소자(ED)들이 배치될 수 있고, 제2 외부 뱅크부(EB2), 제4 외부 뱅크부(EB4) 및 제1 외부 뱅크부(EB1)가 둘러싸는 영역은 서브 화소(SPXn)의 제3 서브 영역(SA3)으로서 발광 소자(ED)들이 배치되지 않는 비발광 영역일 수 있다.
내부 뱅크부(IB)는 발광 영역(EMA) 내에서 제1 방향(DR1)으로 연장되며, 제1 외부 뱅크부(EB1) 및 제2 외부 뱅크부(EB2)와 연결될 수 있다. 내부 뱅크부(IB)는 발광 영역(EMA)의 중심에서 좌측에 위치한 제1 내부 뱅크부(IB1), 및 제1 내부 뱅크부(IB1)와 제2 방향(DR2)으로 이격된 제2 내부 뱅크부(IB2)를 포함할 수 있다. 제1 내부 뱅크부(IB1)와 제2 내부 뱅크부(IB2)는 발광 영역(EMA)을 제1 방향(DR1)으로 가로지르며 제1 외부 뱅크부(EB1) 및 제2 외부 뱅크부(EB2)의 내측에 각각 연결될 수 있다. 제1 내부 뱅크부(IB1)는 제1 전극(RME1)과 부분적으로 중첩하도록 배치되고, 제2 내부 뱅크부(IB2)는 제2 전극(RME2)과 부분적으로 중첩하도록 배치될 수 있다. 일 실시예에서, 제1 내부 뱅크부(IB1)와 제2 내부 뱅크부(IB2) 사이의 간격은 제1 전극(RME1)과 제2 전극(RME2) 사이의 간격보다 클 수 있고, 내부 뱅크부(IB)들 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다. 내부 뱅크부(IB)들은 서로 동일한 폭을 가질 수 있으나, 이에 제한되지 않고 몇몇 내부 뱅크부는 다른 내부 뱅크부와 다른 폭을 가질 수도 있다.
한편, 뱅크층(BNL)의 외부 뱅크부(EB)와 내부 뱅크부(IB)는 서로 일체화된 하나의 층으로 형성되며, 이들은 상대적인 배치 위치에 따라 구분될 수 있다. 하나의 서브 화소(SPXn)가 차지하는 영역은 전극(RME)들의 배치에 따라 특정 영역으로 정의될 수 있으며, 뱅크층(BNL)은 해당 서브 화소(SPXn)가 차지하는 영역에 대응하여 특정 패턴으로 배치될 수 있다. 뱅크층(BNL) 중 서로 다른 서브 화소(SPXn)들의 경계에 배치되거나 발광 소자(ED)들이 배치된 영역을 둘러싸는 부분이 외부 뱅크부(EB)이고, 서브 화소(SPXn) 내에 배치된 부분이 내부 뱅크부(IB)일 수 있다.
뱅크층(BNL)의 내부 뱅크부(IB) 및 외부 뱅크부(EB)들이 일체화되어 형성됨에 따라, 하나의 서브 화소(SPXn)에는 내부 뱅크부(IB) 및 외부 뱅크부(EB)들이 둘러싸는 복수의 개구 영역들이 정의될 수 있다. 일 실시예에 따르면, 하나의 서브 화소(SPXn)는 내부 뱅크부(IB)들 사이의 제1 메인 영역(MA1), 내부 뱅크부(IB)들과 외부 뱅크부(EB)들 사이의 제1 서브 영역(SA1)과 제2 서브 영역(SA2), 및 외부 뱅크부(EB)들 사이의 제3 서브 영역(SA3)을 포함할 수 있다.
제1 메인 영역(MA1)은 발광 영역(EMA) 내에서 제1 내부 뱅크부(IB1)와 제2 내부 뱅크부(IB2) 사이에 배치된 영역으로, 내부 뱅크부(IB)들, 제1 외부 뱅크부(EB1) 및 제2 외부 뱅크부(EB2)에 의해 둘러싸인 영역일 수 있다. 제1 메인 영역(MA1)에는 전극(RME)들 일부와 복수의 발광 소자(ED)들이 배치될 수 있다.
제1 서브 영역(SA1)은 발광 영역(EMA) 내에서 제1 내부 뱅크부(IB1)와 제3 외부 뱅크부(EB3) 사이에 배치된 영역이고, 제2 서브 영역(SA2)은 발광 영역(EMA) 내에서 제2 내부 뱅크부(IB2)와 제3 외부 뱅크부(EB3) 사이에 배치된 영역일 수 있다. 제1 서브 영역(SA1) 및 제2 서브 영역(SA2)은 각각 내부 뱅크부(IB)들 중 어느 하나와 제1 외부 뱅크부(EB1), 제2 외부 뱅크부(EB2) 및 제3 외부 뱅크부(EB3)에 의해 둘러싸인 영역으로서, 서로 제2 방향(DR2)으로 이격될 수 있다. 제1 서브 영역(SA1)과 제2 서브 영역(SA2)에는 발광 소자(ED)들이 배치되지 않으며, 복수의 홀(H1, H2)들이 배치될 수 있다.
제3 서브 영역(SA3)은 제2 외부 뱅크부(EB2), 제4 외부 뱅크부(EB4) 및 제1 외부 뱅크부(EB1)가 둘러싸는 영역으로, 발광 영역(EMA), 또는 제1 메인 영역(MA1)과 제1 방향(DR1)으로 이격될 수 있다. 제3 서브 영역(SA3)에는 복수의 컨택부(CT1, CT2)들 및 분리부(ROP)가 배치될 수 있다. 표시 장치(10)는 각 서브 화소(SPXn)마다 뱅크층(BNL)이 둘러싸는 개구 영역들을 포함하고, 각 개구 영역들에는 해당 서브 화소(SPXn)를 구성하는 특정 부재들이 배치될 수 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에서 일정 높이를 갖고 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 뱅크층(BNL)의 돌출된 부분은 경사지거나 곡률진 측면을 가질 수 있다. 도면에 예시된 바와 달리, 뱅크층(BNL)의 각 구성들은 단면도 상 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 뱅크층(BNL) 중 외부 뱅크부(EB)는 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 외부 뱅크부(EB)는 다른 서브 화소(SPXn)마다 분사되며 다른 종류의 발광 소자(ED)들을 포함한 잉크가 서로 혼합되는 것을 방지할 수 있다. 뱅크층(BNL)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
제2 절연층(PAS2)은 제1 절연층(PAS1) 및 뱅크층(BNL) 중 일부 상에 배치될 수 있다. 일 실시예에 따르면, 제2 절연층(PAS2)은 각 서브 화소(SPXn)의 발광 영역(EMA) 및 제3 서브 영역(SA3)에 대응하여 배치될 수 있다. 예를 들어, 제2 절연층(PAS2)은 발광 영역(EMA)에 배치된 제1 패턴부(IP1) 및 제3 서브 영역(SA3)에 배치된 제2 패턴부(IP2)를 포함할 수 있다. 제1 패턴부(IP1)와 제2 패턴부(IP2)는 제2 외부 뱅크부(EB2)를 기준으로 서로 제1 방향(DR1)으로 이격될 수 있다. 복수의 제1 패턴부(IP1)와 복수의 제2 패턴부(IP2) 각각은 제2 방향(DR2)으로 반복 배치되고, 제1 패턴부(IP1)와 제2 패턴부(IP2)는 제1 방향(DR1)을 따라 교대로 반복 배치될 수 있다.
제1 패턴부(IP1)는 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치되고, 제2 패턴부(IP2)는 각 서브 화소(SPXn)의 제3 서브 영역(SA3)에 배치될 수 있다. 제1 패턴부(IP1)는 제1 메인 영역(MA1), 제1 서브 영역(SA1) 및 제2 서브 영역(SA2)을 덮으며, 내부 뱅크부(IB)들 상에도 직접 배치될 수 있다. 제2 절연층(PAS2)은 외부 뱅크부(EB)들 상에는 배치되지 않고 각 서브 화소(SPXn)의 발광 영역(EMA)과 제3 서브 영역(SA3)에 배치됨에 따라, 표시 영역(DPA) 전면에서 섬형의 패턴을 형성할 수 있다.
다만, 제2 절연층(PAS2)의 각 패턴부(IP1, IP2)들은 외부 뱅크부(EB)들이 둘러싸는 개구 영역 내에 배치되며, 일부분이 외부 뱅크부(EB)들의 측면 상에 직접 배치될 수 있다. 일 실시예에 따르면, 제2 절연층(PAS2)은 일부분이 외부 뱅크부(EB)의 측면과 접촉하도록 배치될 수 있다. 특히, 외부 뱅크부(EB)들 중 하부에 전극(RME)들이 배치되는 제1 외부 뱅크부(EB1)와 제2 외부 뱅크부(EB2)의 측면 상에 제2 절연층(PAS2)이 배치됨에 따라, 그 하부의 전극(RME)들이 제2 절연층(PAS2)에 의해 완전하게 덮일 수 있다. 도면에서는 제2 절연층(PAS2)이 외부 뱅크부(EB)들 각각의 측면 상에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 제2 절연층(PAS2)은 외부 뱅크부(EB)들 중 하부에 전극(RME)들이 배치되지 않는 제3 외부 뱅크부(EB3)의 측면 상에는 배치되지 않고, 다른 외부 뱅크부(EB)들의 측면 상에만 배치될 수도 있다.
제2 절연층(PAS2)은 제1 절연층(PAS1)과 동일하게 그 하부의 층들을 개구하는 복수의 개구부들을 포함할 수 있다. 일 실시예에 따르면, 제2 절연층(PAS2)의 제1 패턴부(IP1)는 제1 서브 영역(SA1) 및 제2 서브 영역(SA2)에 배치된 복수의 홀(H1, H2)들을 포함하고, 제2 패턴부(IP2)는 제3 서브 영역(SA3)에 배치된 복수의 컨택부(CT1, CT2)들과 분리부(ROP)의 개구부를 포함할 수 있다.
제1 서브 영역(SA1)에는 제1 절연층(PAS1) 및 제2 절연층(PAS2)의 제1 패턴부(IP1)를 관통하는 제1 홀(H1)이 배치되고, 제2 서브 영역(SA2)에는 제1 절연층(PAS1) 및 제2 절연층(PAS2)의 제1 패턴부(IP1)를 관통하는 제2 홀(H2)이 배치될 수 있다. 제1 홀(H1)과 제2 홀(H2)은 각각 제3 외부 뱅크부(EB3)를 따라 제1 방향(DR1)으로 연장된 형상을 가질 수 있다. 제1 홀(H1)과 제2 홀(H2)에는 제1 절연층(PAS1) 및 제2 절연층(PAS2)이 배치되지 않고 비아층(VIA) 상면이 일부 노출되며, 상기 노출된 비아층(VIA)의 상면에는 후술하는 제3 절연층(PAS3)이 직접 배치될 수 있다. 제1 홀(H1)과 제2 홀(H2)은 표시 장치(10)의 제조 공정에서 유기 절연 물질로 이루어진 비아층(VIA), 또는 그 하부의 유기 절연 물질층에서 발생하는 가스(gas)가 빠져나오는 통로가 될 수 있다. 일 실시예에 따르면, 제1 홀(H1)과 제2 홀(H2)의 제2 방향(DR2)으로 측정된 폭(WH)은 발광 소자(ED)의 길이보다 작을 수 있다. 예를 들어, 제1 홀(H1)과 제2 홀(H2)의 제2 방향(DR2)으로 측정된 폭(WH)은 0.1㎛ 내지 5㎛, 또는 2㎛ 내외의 범위를 가질 수 있다. 제1 절연층(PAS1)과 제2 절연층(PAS2) 상에 배치되는 절연층을 형성하는 공정 이전에 비아층(VIA) 또는 그 하부의 유기 절연 물질층에서 발생하는 가스가 충분히 빠져나올 수 있으므로, 제3 절연층(PAS3)과 제4 절연층(PAS4)은 홀(H1, H2)들 상에 배치될 수 있다. 다만, 이에 제한되지 않으며, 홀(H1, H2) 상에는 제3 절연층(PAS3) 및 제4 절연층(PAS4) 중 적어도 어느 하나는 배치되지 않을 수도 있다.
제3 서브 영역(SA3)에는 각 전극(RME)과 중첩하는 제1 컨택부(CT1)와 제2 컨택부(CT2)가 배치된다. 제1 컨택부(CT1)는 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하여 제1 전극(RME1) 일부를 노출하고, 제2 컨택부(CT2)는 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하여 제2 전극(RME2) 일부를 노출할 수 있다. 또한, 제3 서브 영역(SA3)의 분리부(ROP)에서는 제1 절연층(PAS1)과 제2 절연층(PAS2)을 관통하는 개구부가 배치되고, 상기 개구부에는 전극(RME)들이 배치되지 않아 비아층(VIA)의 상면 일부가 노출될 수 있다. 분리부(ROP)의 개구부에서 노출된 비아층(VIA) 상면에는 후술하는 제4 절연층(PAS4)이 직접 배치될 수 있다.
복수의 발광 소자(ED)들은 제2 절연층(PAS2) 상에 배치될 수 있다. 발광 소자(ED)는 발광 소자(ED)는 일 방향으로 연장된 형상을 갖고, 연장된 일 방향이 제1 기판(SUB)과 평행하도록 배치될 수 있다. 후술할 바와 같이, 발광 소자(ED)는 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있고, 상기 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 반도체층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
복수의 발광 소자(ED)들은 내부 뱅크부(IB)들 사이에서 제2 방향(DR2)으로 이격된 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 연장된 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있다. 발광 소자(ED)들은 적어도 일 단부가 서로 다른 전극(RME)들 중 어느 하나 상에 배치되거나, 양 단부가 각각 서로 다른 전극(RME)들 상에 놓이도록 배치될 수 있다. 각 전극(RME)들이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 발광 소자(ED)들은 각 전극(RME)들이 연장된 제1 방향(DR1)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(RME)들이 연장된 방향에 비스듬히 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다. 발광 소자(ED)들은 연결 전극(CNE: CNE1, CNE2)들과 접촉하여 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제3 절연층(PAS3)은 복수의 발광 소자(ED)들, 제2 절연층(PAS2), 및 뱅크층(BNL) 상에 배치될 수 있다. 제3 절연층(PAS3)은 내부 뱅크부(IB)들 사이에서 제1 방향(DR1)으로 연장되어 복수의 발광 소자(ED)들 상에 배치된 패턴부를 포함한다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제3 절연층(PAS3)의 상기 패턴부는 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다. 또한, 제3 절연층(PAS3)은 발광 소자(ED)와 그 하부의 제2 절연층(PAS2) 사이의 공간을 채우도록 배치될 수도 있다. 또한, 제3 절연층(PAS3) 중 일부분은 뱅크층(BNL) 상부, 및 서브 영역(SA1, SA2, SA3)들에 배치될 수 있다.
일 실시예에 따르면, 제3 절연층(PAS3)은 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제1 홀(H1) 및 제2 홀(H2)을 덮도록 배치될 수 있고, 제1 홀(H1) 및 제2 홀(H2) 내에서 비아층(VIA) 상면과 직접 접촉할 수 있다. 제3 절연층(PAS3)은 제1 절연층(PAS1)과 제2 절연층(PAS2)을 관통하는 복수의 개구부들을 형성한 이후의 공정에서 형성될 수 있고, 발광 영역(EMA)의 내부에서 제1 홀(H1) 및 제2 홀(H2) 내에 배치될 수 있다. 반면, 제3 절연층(PAS3)은 제3 서브 영역(SA3)의 컨택부(CT1, CT2)들 및 분리부(ROP)의 개구부 내에는 배치되지 않을 수 있다. 제3 절연층(PAS3) 중 분리부(ROP)의 개구부를 노출하는 부분은 전극(RME)들을 분리하는 공정에서 마스크로 활용될 수 있다. 제3 절연층(PAS3)은 제2 절연층(PAS2)과 뱅크층(BNL) 상에 전면적으로 배치되되, 발광 소자(ED)들의 양 단부와 컨택부(CT1, CT2) 및 분리부(ROP)의 개구부는 노출되도록 패터닝된 형상을 가질 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2)들은 복수의 전극(RME)들, 및 발광 소자(ED)들 상에 배치되고, 이들과 각각 접촉할 수 있다. 예를 들어, 연결 전극(CNE)은 발광 소자(ED)의 어느 한 단부, 및 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 컨택부(CT1, CT2)를 통해 전극(RME)들 중 적어도 어느 하나와 접촉할 수 있다.
제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 상에 배치될 수 있다. 제1 연결 전극(CNE1) 중 제1 내부 뱅크부(IB1) 상에 배치된 부분은 제1 전극(RME1)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장되어 제2 외부 뱅크부(EB2)를 넘어 제3 서브 영역(SA3)까지 배치될 수 있다. 제1 연결 전극(CNE1)은 제3 서브 영역(SA3)에서 제1 전극(RME1)의 상면을 노출하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다. 제1 연결 전극(CNE1)은 발광 소자(ED)들 및 제1 전극(RME1)과 접촉하여 제1 트랜지스터(T1)로부터 인가된 전기 신호를 발광 소자(ED)에 전달할 수 있다.
제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 상에 배치될 수 있다. 제2 연결 전극(CNE2) 중 제2 내부 뱅크부(IB2) 상에 배치된 부분은 제2 전극(RME2)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장되어 제2 외부 뱅크부(EB2)를 넘어 제3 서브 영역(SA3)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제3 서브 영역(SA3)에서 제2 전극(RME2)의 상면을 노출하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다. 제2 연결 전극(CNE2)은 발광 소자(ED)들 및 제2 전극(RME2)과 접촉하여 제2 전압 배선(VL2)으로부터 인가된 전기 신호를 발광 소자(ED)에 전달할 수 있다.
제4 절연층(PAS4)은 제2 연결 전극(CNE2)과 제3 절연층(PAS3) 상에 배치된다. 제4 절연층(PAS4)은 제3 절연층(PAS3) 상에 전면적으로 배치되어 제2 연결 전극(CNE2)을 덮도록 배치되고, 제1 연결 전극(CNE1)은 제4 절연층(PAS4) 상에 배치될 수 있다. 제4 절연층(PAS4)은 제2 연결 전극(CNE2)이 배치된 영역을 제외하고 비아층(VIA) 상에 전면적으로 배치될 수 있다. 즉, 제4 절연층(PAS4)은 제3 절연층(PAS3)에 더하여 뱅크층(BNL)과 서브 영역(SA1, SA2, SA3)들에도 배치될 수 있다. 제4 절연층(PAS4)은 제1 연결 전극(CNE1)이 제2 연결 전극(CNE2)과 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
일 실시예에서, 제4 절연층(PAS4)은 발광 영역(EMA)에서 제1 홀(H1) 및 제2 홀(H2)을 덮도록 배치되며, 제3 서브 영역(SA3)에서 분리부(ROP)의 개구부 내에 배치될 수 있다. 제4 절연층(PAS4)은 제3 서브 영역(SA3)의 분리부(ROP)에서 비아층(VIA)의 상면 일부와 직접 접촉할 수 있다. 다만, 제3 절연층(PAS3)과 유사하게 제4 절연층(PAS4)도 복수의 컨택부(CT1, CT2)는 노출하도록 배치될 수 있다.
도면으로 도시하지 않았으나, 제4 절연층(PAS4), 및 제1 연결 전극(CNE1) 상에는 다른 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제3 절연층(PAS3), 제3 절연층(PAS3) 및 제4 절연층(PAS4)은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다.
도 9는 일 실시예에 따른 발광 소자의 개략도이다.
도 9를 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx) 등을 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
표시 장치(10)는 복수의 발광 소자(ED)들을 포함하고, 발광 소자(ED)들은 잉크젯 프린팅 공정을 통해 각 서브 화소(SPXn)에 배치될 수 있다. 발광 소자(ED)들을 포함하는 잉크는 외부 뱅크부(EB)가 둘러싸는 영역 중 발광 영역(EMA)에 배치되는데, 외부 뱅크부(EB)는 상기 잉크가 다른 서브 화소(SPXn)로 넘치는 것을 방지하는 기능을 수행할 수 있다. 일 실시예에 따르면, 뱅크층(BNL)의 외부 뱅크부(EB)는 상기 잉크가 넘치는 것을 방지하기 위해 상면 일부에 플라즈마(Plasma) 처리된 영역을 포함할 수 있다.
도 10은 도 2의 Q6-Q6'선을 따라 자른 단면도이다. 도 10은 제1 전극(RME1)의 일부분을 제1 방향(DR1)으로 가로지르는 단면으로, 발광 영역(EMA)으로부터 제1 외부 뱅크부(EB1)의 일부분까지 가로지르는 단면이다.
도 2 내지 도 8에 결부하여 도 10을 참조하면, 일 실시예에 따르면 표시 장치(10)는 뱅크층(BNL)의 외부 뱅크부(EB)들 중 제2 절연층(PAS2)이 배치되지 않는 상면에 형성된 플라즈마 영역(PA)을 포함할 수 있다. 플라즈마 영역(PA)은 유기 절연 물질을 포함하는 뱅크층(BNL)의 상면에 플라즈마(Plasma)가 조사된 영역으로, 다른 부분 대비 발액성을 가질 수 있다.
외부 뱅크부(EB)가 둘러싸는 영역에 발광 소자(ED)들이 분산된 잉크가 분사되면, 플라즈마 영역(PA)의 발액성 특성에 의해 잉크들이 외부 뱅크부(EB)를 넘지 않으며 안착될 수 있다. 각 서브 화소(SPXn)마다 다른 종류의 발광 소자(ED)들이 배치되는 실시예에서, 외부 뱅크부(EB)의 상면에 형성된 플라즈마 영역(PA)은 서로 다른 영역에 분사되는 잉크들이 외부 뱅크부(EB)를 넘어 서로 혼합되는 것을 방지할 수 있다.
뱅크층(BNL)의 상면에 플라즈마를 조사하는 단계는 제2 절연층(PAS2)을 형성한 뒤에 수행될 수 있다. 제2 절연층(PAS2)이 내부 뱅크부(IB)들을 덮으며 외부 뱅크부(EB)의 측면 상에 직접 배치됨에 따라, 뱅크층(BNL)은 외부 뱅크부(EB)의 상면에는 제2 절연층(PAS2)이 배치되지 않을 수 있다. 제2 절연층(PAS2)을 형성한 뒤에 플라즈마가 조사되면, 뱅크층(BNL) 중 외부 뱅크부(EB)의 상면에만 선택적으로 플라즈마 영역(PA)이 형성될 수 있고, 내부 뱅크부(IB)의 상면에는 플라즈마 영역(PA)이 형성되지 않을 수 있다. 발광 소자(ED)들이 배치되는 발광 영역(EMA)을 둘러싸는 외부 뱅크부(EB) 상에만 플라즈마 영역(PA)을 형성함으로써, 발광 소자(ED)를 포함한 잉크가 다른 서브 화소(SPXn)에 안착되는 잉크와 혼합되는 것을 방지할 수 있고, 상기 잉크가 제1 외부 뱅크부(EB1) 및 제2 외부 뱅크부(EB2)를 넘어 제3 서브 영역(SA3)으로 넘치는 것을 방지할 수 있다.
도 11은 도 2의 Q7-Q7'선을 따라 자른 단면도이다. 도 11은 제1 홀(H1)을 제2 방향(DR2)으로 가로지르는 단면을 도시하고 있다.
도 2 내지 도 8에 결부하여 도 11을 참조하면, 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 복수의 홀(H1, H2)들은 제2 절연층(PAS2)을 형성한 뒤, 발광 소자(ED)들을 배치하는 공정 이전에 형성될 수 있다. 즉, 제1 절연층(PAS1)은 절연 물질이 비아층(VIA) 상에 전면적으로 증착되었다가, 제2 절연층(PAS2)의 형성 공정에서 일부분이 패터닝되어 복수의 홀(H1, H2)들이 형성될 수 있다. 이와 유사하게, 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 컨택부(CT1, CT2)들과 분리부(ROP)의 개구부도 제2 절연층(PAS2)의 형성 공정에서 일부분이 패터닝되어 형성될 수 있다.
제1 절연층(PAS1)을 형성하여 전극(RME)들을 덮은 이후에는 뱅크층(BNL) 상에 제2 절연층(PAS2)을 형성하는 공정에서 복수의 개구부들이 형성될 수 있다. 제1 홀(H1)과 제2 홀(H2)은 비아층(VIA)에서 발생하는 가스의 배출 경로가 될 수 있고, 복수의 컨택부(CT1, CT2)들은 연결 전극(CNE)과 전극(RME)의 접촉부가 될 수 있다. 분리부(ROP)의 개구부에서는 발광 소자(ED)들을 배치한 뒤 전극(RME)들을 분리하는 공정이 수행될 수 있다. 일 실시예에서, 제1 절연층(PAS1)과 제2 절연층(PAS2)은 동일한 재료로 이루어지고, 상기 복수의 개구부들은 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 동시에 패터닝하는 공정에 의해 형성될 수 있다. 그에 따라, 상기 개구부들에서 제1 절연층(PAS1)과 제2 절연층(PAS2)의 내측 측벽은 서로 나란할 수 있다.
뱅크층(BNL)은 유기 절연 물질을 포함하고, 뱅크층(BNL)의 형성 공정에서 사용되는 현상액은 전극(RME)들을 손상시킬 수도 있다. 일 실시예에 따른 표시 장치(10)는 전극(RME)들을 보호하는 제1 절연층(PAS1)을 포함하여 전극(RME)들이 뱅크층(BNL) 이전에 형성되더라도 전극(RME)들이 상기 현상액에 의해 손상되는 것을 방지할 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(10)의 다양한 실시예들에 대하여 설명하기로 한다.
도 12는 다른 실시예에 따른 표시 장치의 제2 절연층의 구조를 나타내는 개략적인 단면도이다. 도 12는 발광 소자(ED)의 일 측으로서 제2 연결 전극(CNE2)과 접촉하는 일 측 부분에서 제2 절연층(PAS2_1)의 적층 구조를 도시하고 있다.
도 12를 참조하면, 일 실시예에 따른 표시 장치(10_1)는 제2 절연층(PAS2_1)이 복수의 층(IPL1, IPL2, IPL3, IPL4)가 적층된 구조를 가질 수 있다. 제2 절연층(PAS2_1)은 제1 층(IPL1), 및 제1 층(IPL1) 상에 배치되고 제1 층(IPL1)과 다른 재료로 이루어진 제2 층(IPL2)을 포함할 수 있다. 제3 층(IPL3)은 제2 층(IPL2) 상에 배치되며 제2 층(IPL2)과 다른 재료로 이루어지고, 제4 층(IPL4)은 제3 층(IPL3) 상에 배치되며 제3 층(IPL3)과 다른 재료로 이루어질 수 있다. 제2 절연층(PAS2_1)을 이루는 복수의 층(IPL1, IPL2, IPL3, IPL4)들 중 적어도 일부는 서로 다른 굴절률을 갖는 재료로 이루어질 수 있다. 예를 들어, 제1 층(IPL1)은 제2 층(IPL2)과 다른 굴절률을 갖는 재료로 이루어지고, 제3 층(IPL3)은 제4 층(IPL4)과 다른 굴절률을 갖는 재료로 이루어질 수 있다. 예시적인 실시예에서, 제1 층(IPL1)과 제3 층(IPL3)이 서로 동일한 재료로 이루어지고, 제2 층(IPL2)과 제4 층(IPL4)이 서로 동일한 재료로 이루어지며, 제1 층(IPL1) 및 제3 층(IPL3)은 제2 층(IPL2) 및 제4 층(IPL4)과 다른 굴절률을 갖는 재료로 이루어질 수 있다. 일 예로, 제1 층(IPL1)과 제3 층(IPL3)은 실리콘 질화물(SiNx)로 이루어지고, 제2 층(IPL2)과 제4 층(IPL4)은 실리콘 산화물(SiOx)로 이루어질 수 있다.
일 방향으로 연장된 형상의 발광 소자(ED)는 발광층(36)에서 생성된 광이 연장된 방향의 양 단부로 출사될 수 있다. 발광 소자(ED)들은 대체로 양 단부가 내부 뱅크부(IB)들의 측면을 향하도록 배치될 수 있는데, 내부 뱅크부(IB)들의 측면 상에 구조물을 배치한다면 발광 소자(ED)에서 발생한 광의 출광 효율이 개선될 수 있다. 제2 절연층(PAS2_1)은 내부 뱅크부(IB)들 상에 직접 배치되는 층으로서, 발광 소자(ED)에서 방출된 광을 상부 방향으로 출광시키는 구조물의 역할을 할 수 있다. 일 실시예에 따른 제2 절연층(PAS2_1)은 서로 다른 굴절률을 갖는 층들이 적층됨에 따라, 발광 소자(ED)에서 방출된 광이 제2 절연층(PAS2_1)에서 굴절되면서 상부 방향으로 출사될 수 있다. 또한, 제2 절연층(PAS2_1)은 외부 뱅크부(EB)의 측면 상에도 배치되므로, 발광 소자(ED)에서 방출된 광들 중 일부는 외부 뱅크부(EB)의 측면에 배치된 제2 절연층(PAS2_1)에서 상부 방향으로 굴절될 수 있다. 일 실시예에 따른 표시 장치(10_1)는 제2 절연층(PAS2_1)의 적층 구조 및 재료를 선택하여 제2 절연층(PAS2_1)을 발광 소자(ED)에서 방출된 광을 상부 방향으로 출사시키는 출광 구조물로서 활용할 수 있다.
도 13은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 13을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 복수의 홀(H1_2, H2_2)들이 일 방향으로 연장된 형상이 아닌 일 방향을 따라 이격된 패턴 형상으로 배치될 수 있다. 상술한 바와 같이, 제1 서브 영역(SA1)과 제2 서브 영역(SA2)의 홀(H1_2, H2_2)들은 비아층(VIA)의 유기 절연 물질에서 발생하는 가스의 배출 경로가 될 수 있으며, 제1 절연층(PAS1)과 제2 절연층(PAS2)을 관통하는 구조라면 평면도 상의 형상 및 크기가 다양하게 변형될 수 있다. 복수의 제1 홀(H1_2)은 제1 서브 영역(SA1)에서 제1 방향(DR1)으로 서로 이격되어 배열되고, 복수의 제2 홀(H2_2)들은 제2 서브 영역(SA2)에서 제1 방향(DR1)으로 서로 이격되어 배열될 수 있다. 본 실시예는 제1 절연층(PAS1)과 제2 절연층(PAS2)을 패터닝하여 홀(H1_2, H2_2)들을 형성하는 공정에서, 각 홀들이 일 방향으로 연장되지 않고 아일랜드(Island)형 패턴으로 형성되도록 패터닝 공정이 수행될 수 있다.
도 14는 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 15는 도 14의 제1 서브 화소를 나타내는 평면도이다. 도 16은 도 14의 제1 서브 화소 배치된 복수의 전극들과 제1 절연층의 상대적인 배치를 나타내는 평면도이다. 도 17은 도 14의 제1 서브 화소에 배치된 복수의 전극들과 제1 절연층, 및 뱅크층의 상대적인 배치를 나타내는 평면도이다. 도 18은 도 14의 제1 서브 화소에 배치된 뱅크층과 제2 절연층의 상대적인 배치를 나타내는 평면도이다. 도 19는 도 14의 Q8-Q8'선을 따라 자른 단면도이다.
도 14 내지 도 19를 참조하면, 일 실시예에 따른 표시 장치(10_3)는 더 많은 수의 전극(RME)들과 더 많은 수의 연결 전극(CNE)들을 포함할 수 있고, 각 서브 화소(SPXn)에 배치되는 발광 소자(ED)들의 개수가 증가할 수 있다. 본 실시예는 각 서브 화소(SPXn)의 전극(RME) 및 연결 전극(CNE)의 배치와 내부 뱅크부(IB; IB1, IB2, IB3)의 배치가 상이한 점에서 도 2 내지 도 8의 실시예와 차이가 있다. 이하, 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
각 서브 화소(SPXn)마다 배치되는 복수의 전극(RME)은 제1 전극(RME1) 및 제2 전극(RME2)에 더하여 제3 전극(RME3)과 제4 전극(RME4)을 더 포함할 수 있다.
제3 전극(RME3)은 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치되고, 제4 전극(RME4)은 제2 전극(RME2)을 사이에 두고 제3 전극(RME3)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 서브 화소(SPXn)의 좌측으로부터 우측으로 갈수록 제1 전극(RME1), 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)이 배치될 수 있다.
각 전극(RME)들은 제1 외부 뱅크부(EB1) 및 제2 외부 뱅크부(EB2)를 가로지르며 발광 영역(EMA)으로부터 제3 서브 영역(SA3)까지 연장되어 배치될 수 있다. 복수의 전극(RME)들 중, 제1 전극(RME1)과 제2 전극(RME2)은 전극 컨택홀(CTD, CTS)을 통해 하부의 제3 도전층과 연결될 수 있다. 다만, 제3 전극(RME3)과 제4 전극(RME4)은 하부의 제3 도전층과 직접 연결되지 않으며, 발광 소자(ED)들 및 연결 전극(CNE)들을 통해 제1 전극(RME1) 및 제2 전극(RME2)과 전기적으로 연결될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 전극 컨택홀(CTD, CTS)을 통해 제3 도전층과 직접 연결된 제1 타입 전극이고, 제3 전극(RME3)과 제4 전극(RME4)은 그렇지 않은 제2 타입 전극일 수 있다. 제2 타입 전극들은 연결 전극(CNE)과 함께 발광 소자(ED)들의 전기적 연결 경로를 제공할 수 있다.
내부 뱅크부(IB)는 제1 내부 뱅크부(IB1)와 제2 내부 뱅크부(IB2) 사이에 배치된 제3 내부 뱅크부(IB3)를 더 포함할 수 있다. 각 내부 뱅크부(IB1, IB2, IB3)들은 제1 방향(DR1)으로 연장되어 제1 외부 뱅크부(EB1) 및 제2 외부 뱅크부(EB2)와 연결될 수 있다. 제1 내부 뱅크부(IB1)는 제1 전극(RME1) 상에 배치되고 제2 내부 뱅크부(IB2)는 제4 전극(RME4) 상에 배치되며, 제3 내부 뱅크부(IB3)는 제2 전극(RME2) 및 제3 전극(RME3) 상에 배치될 수 있다. 일 실시예에 따르면, 제3 내부 뱅크부(IB3)는 제1 내부 뱅크부(IB1) 및 제2 내부 뱅크부(IB2)보다 제2 방향(DR2)으로 측정된 폭이 더 클 수 있다. 각 내부 뱅크부(IB1, IB2, IB3)들 사이의 제2 방향(DR2)으로 이격된 간격은 제1 전극(RME1)과 제3 전극(RME3) 사이, 및 제2 전극(RME2)과 제4 전극(RME4) 사이의 간격보다 클 수 있다. 그에 따라, 각 전극(RME)들은 적어도 일부분이 내부 뱅크부(IB)들과 비중첩하도록 배치될 수 있다.
뱅크층(BNL)이 더 많은 수의 내부 뱅크부(IB)들을 포함함에 따라, 발광 영역(EMA)은 복수의 내부 뱅크부(IB)들과 외부 뱅크부(EB)들에 의해 더 많은 영역들로 구분될 수 있다. 일 실시예에 따르면, 표시 장치(10_3)의 각 서브 화소(SPXn)는 제1 내부 뱅크부(IB1)와 제3 내부 뱅크부(IB3) 사이의 제1 메인 영역(MA1) 및 제3 내부 뱅크부(IB3)와 제2 내부 뱅크부(IB2) 사이의 제2 메인 영역(MA2)을 포함할 수 있다. 또한, 각 서브 화소(SPXn)는 제1 내부 뱅크부(IB1)와 제3 외부 뱅크부(EB3) 사이의 제1 서브 영역(SA1), 및 제2 내부 뱅크부(IB2)와 다른 제3 외부 뱅크부(EB3) 사이의 제2 서브 영역(SA2)을 포함할 수 있다. 표시 장치(10_3)는 각 서브 화소(SPXn)에 배치된 내부 뱅크부(IB)가 제3 내부 뱅크부(IB3)를 더 포함함에 따라, 제1 메인 영역(MA1)에 더하여 제2 메인 영역(MA2)을 더 포함할 수 있다.
복수의 발광 소자(ED)들은 제1 메인 영역(MA1) 및 제2 메인 영역(MA2)에 배치될 수 있다. 발광 소자(ED)들 중 일부는 제1 내부 뱅크부(IB1)와 제3 내부 뱅크부(IB3) 사이에 배치되고, 다른 일부는 제3 내부 뱅크부(IB3)와 제2 내부 뱅크부(IB2) 사이에 배치될 수 있다. 일 실시예에 따르면, 발광 소자(ED)는 제1 메인 영역(MA1)에 배치된 제1 발광 소자(ED1) 및 제3 발광 소자(ED3)와, 제2 메인 영역(MA2)에 배치된 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)를 포함할 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 각각 제1 전극(RME1)과 제3 전극(RME3) 상에 배치되고, 제2 발광 소자(ED2)와 제4 발광 소자(ED4)는 각각 제2 전극(RME2) 및 제4 전극(RME4) 상에 배치될 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 하측, 또는 제3 서브 영역(SA3)에 인접하여 배치되고, 제3 발광 소자(ED3)와 제4 발광 소자(ED4)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 상측에 인접하여 배치될 수 있다. 다만, 각 발광 소자(ED)들은 발광 영역(EMA)에서 배치된 위치에 따라 구분되는 것이 아니며, 후술하는 연결 전극(CNE)과의 연결 관계에 따라 구분된 것일 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들의 배치 구조에 따라 양 단부가 접촉하는 연결 전극(CNE)이 서로 다를 수 있고, 접촉하는 연결 전극(CNE)의 종류에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
제1 절연층(PAS1) 및 제2 절연층(PAS2)의 배치는 도 2 내지 도 8의 실시예를 참조하여 상술한 바와 동일할 수 있다. 제1 절연층(PAS1)은 서브 화소(SPXn)에서 전면적으로 배치되고, 제2 절연층(PAS2)은 발광 영역(EMA)에 배치된 제1 패턴부(IP1)와 제3 서브 영역(SA3)에 배치된 제2 패턴부(IP2)를 포함할 수 있다. 각 서브 화소(SPXn)에는 제1 절연층(PAS1)과 제2 절연층(PAS2)을 관통하는 제1 홀(H1)과 제2 홀(H2), 분리부(ROP)의 개구부, 및 복수의 컨택부(CT1, CT2, CT3, CT4)들을 포함할 수 있다. 제1 홀(H1)은 제1 서브 영역(SA1)에 배치되고, 제2 홀(H2)은 제2 서브 영역(SA2)에 배치되며, 분리부(ROP)의 개구부, 및 복수의 컨택부(CT1, CT2, CT3, CT4)들은 제3 서브 영역(SA3)에 배치될 수 있다.
각 서브 화소(SPXn)마다 더 많은 수의 전극(RME)들이 배치됨에 따라, 복수의 컨택부(CT1, CT2, CT3, CT4)들의 수도 더 많아질 수 있다. 일 실시예에서, 제3 서브 영역(SA3)에는 제1 전극(RME1) 상에 배치된 제1 컨택부(CT1), 및 제2 전극(RME2) 상에 배치된 제2 컨택부(CT2)에 더하여, 제3 전극(RME3) 상에 배치된 제3 컨택부(CT3)와 제4 전극(RME4) 상에 배치된 제4 컨택부(CT4)가 더 배치될 수 있다. 각 컨택부(CT1, CT2, CT3, CT4)들은 제1 절연층(PAS1)과 제2 절연층(PAS2)의 제2 패턴부(IP2)를 관통하며, 각 전극(RME)들의 상면 일부를 노출할 수 있다.
분리부(ROP)의 개구부에는 각 전극(RME)들이 배치되지 않으며, 제1 방향(DR1)으로 이웃한 다른 서브 화소(SPXn)의 전극(RME)과 해당 서브 화소(SPXn)의 전극(RME)이 서로 이격될 수 있다.
복수의 연결 전극(CNE)은 제1 전극(RME1) 상에 배치된 제1 연결 전극(CNE1) 및 제2 전극(RME2) 상에 배치된 제2 연결 전극(CNE2)에 더하여, 복수의 전극(RME)들에 걸쳐 배치된 제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)을 더 포함할 수 있다.
도 2 내지 도 8의 실시예와 달리, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제1 방향(DR1)으로 연장된 길이가 비교적 짧을 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)의 중심을 기준으로 하측에 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)과 해당 서브 화소(SPXn)의 제3 서브 영역(SA3)에 걸쳐 배치되고, 각각 제3 서브 영역(SA3)에 형성된 제1 컨택부(CT1) 및 제2 컨택부(CT2)를 통해 제1 전극(RME1) 및 제2 전극(RME2)과 접촉할 수 있다.
제3 연결 전극(CNE3)은 제3 전극(RME3) 상에 배치된 제1 연장부(CN_E1), 제1 전극(RME1) 상에 배치된 제2 연장부(CN_E2), 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 제1 연결 전극(CNE1)과 제2 방향(DR2)으로 이격 대향하고, 제2 연장부(CN_E2)는 제1 연결 전극(CNE1)과 제1 방향(DR1)으로 이격될 수 있다. 제1 연장부(CN_E1)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제2 연장부(CN_E2)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제1 연장부(CN_E1)는 발광 영역(EMA) 및 제3 서브 영역(SA3)에 걸쳐 배치되어 제3 서브 영역(SA3)에 형성된 제3 컨택부(CT3)를 통해 제3 전극(RME3)과 연결될 수 있다. 제1 연결부(CN_B1)는 발광 영역(EMA)의 중심부에서 제1 전극(RME1) 및 제3 전극(RME3)에 걸쳐 배치될 수 있다. 제3 연결 전극(CNE3)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제4 연결 전극(CNE4)은 제4 전극(RME4) 상에 배치된 제3 연장부(CN_E3), 제2 전극(RME2) 상에 배치된 제4 연장부(CN_E4), 및 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하는 제2 연결부(CN_B2)를 포함할 수 있다. 제3 연장부(CN_E3)는 제2 연결 전극(CNE2)과 제2 방향(DR2)으로 이격 대향하며, 제4 연장부(CN_E4)는 제2 연결 전극(CNE2)과 제1 방향(DR1)으로 이격될 수 있다. 제3 연장부(CN_E3)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제4 연장부(CN_E4)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제3 연장부(CN_E3)는 발광 영역(EMA) 및 제3 서브 영역(SA3)에 배치되어 제4 컨택부(CT4)를 통해 제4 전극(RME4)과 연결될 수 있다. 제2 연결부(CN_B2)는 발광 영역(EMA)의 중심에 인접하여 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제4 연결 전극(CNE4)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제5 연결 전극(CNE5)은 제3 전극(RME3) 상에 배치된 제5 연장부(CN_E5), 제4 전극(RME4) 상에 배치된 제6 연장부(CN_E6), 및 제5 연장부(CN_E5)와 제6 연장부(CN_E6)를 연결하는 제3 연결부(CN_B3)를 포함할 수 있다. 제5 연장부(CN_E5)는 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)와 제2 방향(DR2)으로 이격 대향하고, 제6 연장부(CN_E6)는 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)와 제2 방향(DR2)으로 이격 대향할 수 있다. 제5 연장부(CN_E5) 및 제6 연장부(CN_E6)는 각각 발광 영역(EMA)의 상측에 배치되고, 제3 연결부(CN_B3)는 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제5 연결 전극(CNE5)은 평면도 상 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)를 둘러싸는 형상으로 배치될 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제3 도전층과 직접 연결된 제1 전극(RME1) 및 제2 전극(RME2)과 접촉하는 제1 타입 연결 전극이고, 제3 연결 전극(CNE3), 및 제4 연결 전극(CNE4)은 제3 도전층과 직접 연결되지 않는 제3 전극(RME3) 및 제4 전극(RME4)과 접촉하는 제2 타입 연결 전극이며, 제5 연결 전극(CNE5)은 전극(RME)들과 접촉하지 않는 제3 타입 연결 전극일 수 있다.
상술한 바와 같이, 연결 전극(CNE)들의 배치 구조에 대응하여 복수의 발광 소자(ED)들은 양 단부가 접촉하는 연결 전극(CNE)에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
제1 발광 소자(ED1) 및 제2 발광 소자(ED2)는 제1 단부가 제1 타입 연결 전극과 접촉하고 제2 단부가 제2 타입 연결 전극과 접촉할 수 있다. 제1 발광 소자(ED1)는 제1 연결 전극(CNE1) 및 제3 연결 전극(CNE3)과 접촉하고, 제2 발광 소자(ED2)는 제2 연결 전극(CNE2) 및 제4 연결 전극(CNE4)과 접촉할 수 있다. 제3 발광 소자(ED3) 및 제4 발광 소자(ED4)는 제1 단부가 제2 타입 연결 전극과 접촉하고 제2 단부가 제3 타입 연결 전극과 접촉할 수 있다. 제3 발광 소자(ED3)는 제3 연결 전극(CNE3) 및 제5 연결 전극(CNE5)과 접촉하고, 제4 발광 소자(ED4)는 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)과 접촉할 수 있다.
복수의 발광 소자(ED)들은 복수의 연결 전극(CNE)들을 통해 서로 직렬로 연결될 수 있다. 본 실시예에 따른 표시 장치(10_3)는 각 서브 화소(SPXn)마다 더 많은 수의 발광 소자(ED)들을 포함하며 이들의 직렬 연결을 구성할 수 있어, 단위 면적 당 발광량이 더욱 증가할 수 있다.
도 20 및 도 21은 다른 실시예에 따른 표시 장치의 홀을 나타내는 단면도들이다.
도 20 및 도 21을 참조하면, 일 실시예에 따른 표시 장치(10_4, 10_5)는 홀(H1, H2) 상에 제3 절연층(PAS3) 및 제4 절연층(PAS4) 중 적어도 어느 한 층이 배치되지 않을 수 있다. 도 20의 표시 장치(10_4)는 제3 절연층(PAS3)이 홀(H1, H2) 상에 배치되지 않도록 제2 절연층(PAS2)이 홀(H1, H2)을 개구하는 부분과 유사하게 패터닝될 수 있고, 도 21의 표시 장치(10_5)는 제3 절연층(PAS3) 및 제4 절연층(PAS4)이 각각 패터닝되어 비아층(VIA)의 상면 중 홀(H1, H2) 부분이 완전히 노출될 수 있다.
상술한 바와 같이, 제1 절연층(PAS1)과 제2 절연층(PAS2)을 형성하는 공정에서 비아층(VIA) 및 그 하부의 유기 절연 물질층에서 발생하는 가스가 홀(H1, H2)을 통해 충분히 빠져나올 수 있다. 그에 따라 제3 절연층(PAS3)과 제4 절연층(PAS4)은 홀(H1, H2)을 덮도록 배치되더라도 무방하나, 제3 절연층(PAS3)과 제4 절연층(PAS4)이 각각 패터닝되어 홀(H1, H2) 부분을 개구한다면 유기 절연 물질층에 남아있는 가스들이 완전히 빠져나갈 수 있다.
도 20의 실시예의 경우, 홀(H1, H2)들이 각각 제1 절연층(PAS1), 제2 절연층(PAS2)의 제1 패턴부(IP1) 및 제3 절연층(PAS3)을 관통하도록 형성되고, 홀(H1, H2)에 의해 노출된 비아층(VIA) 상면에는 제4 절연층(PAS4) 일부가 직접 배치될 수 있다. 제4 절연층(PAS4)은 홀(H1, H2)의 내측벽을 덮도록 배치될 수 있고, 홀(H1, H2)에 의해 노출된 제1 내지 제3 절연층(PAS1, PAS2, PAS3)의 측벽을 덮을 수 있다. 도 21의 실시예의 경우, 홀(H1, H2)들이 각각 제1 내지 제4 절연층(PAS1, PAS2, PAS3, PAS4)을 관통하도록 형성되고, 비아층(VIA)의 상면 중 홀(H1, H2)이 형성된 부분은 완전히 노출될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
RME: 전극
BNL: 뱅크층
IB: 내부 뱅크부 EB: 외부 뱅크부
PAS1, PAS2, PAS3, PAS4: 제1 내지 제4 절연층
ED: 발광 소자
CNE: 연결 전극

Claims (20)

  1. 제1 방향으로 연장되고, 서로 제2 방향으로 이격된 제1 전극과 제2 전극;
    상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되고, 상기 제1 방향 및 상기 제2 방향으로 연장된 외부 뱅크부, 및 상기 외부 뱅크부가 둘러싸는 영역 내에서 상기 제1 방향으로 연장된 복수의 내부 뱅크부들을 포함하는 뱅크층;
    상기 내부 뱅크부 및 상기 제1 절연층 상에 배치된 제2 절연층; 및
    상기 제2 절연층 상에서 상기 내부 뱅크부들 사이에 배치된 복수의 발광 소자들을 포함하고,
    상기 내부 뱅크부들은 각각 상기 외부 뱅크부의 상기 제2 방향으로 연장된 부분과 연결된 표시 장치.
  2. 제1 항에 있어서,
    상기 내부 뱅크부는 상기 제1 전극 상에 배치된 제1 내부 뱅크부, 및 상기 제2 전극 상에 배치되고 상기 제1 내부 뱅크부와 상기 제2 방향으로 이격된 제2 내부 뱅크부를 포함하고,
    상기 제2 절연층은 상기 제1 내부 뱅크부 및 상기 제2 내부 뱅크부 사이의 제1 메인 영역, 상기 제1 내부 뱅크부와 상기 외부 뱅크부의 상기 제1 방향으로 연장된 부분 사이의 제1 서브 영역, 상기 제2 내부 뱅크부와 상기 외부 뱅크부의 상기 제1 방향으로 연장된 부분 사이의 제2 서브 영역 및 상기 내부 뱅크부들 상에 배치되는 제1 패턴부를 포함하고,
    상기 제1 패턴부는 일부분이 상기 제1 메인 영역, 상기 제1 서브 영역 및 상기 제2 서브 영역을 둘러싸는 상기 외부 뱅크부의 측면 상에 직접 배치된 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층을 관통하는 복수의 홀을 더 포함하고,
    상기 홀은 상기 제1 서브 영역에 배치된 제1 홀, 및 상기 제2 서브 영역에 배치된 제2 홀을 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 뱅크층, 상기 제2 절연층 및 상기 발광 소자들 상에 배치되되, 상기 발광 소자들의 양 단부를 노출하는 제3 절연층을 더 포함하고,
    상기 제3 절연층은 일부분이 상기 제1 홀 및 상기 제2 홀 내에 배치된 표시 장치.
  5. 제2 항에 있어서,
    상기 제1 내부 뱅크부와 상기 제2 내부 뱅크부 사이의 간격은 상기 제1 전극과 상기 제2 전극 사이의 간격보다 큰 표시 장치.
  6. 제2 항에 있어서,
    상기 복수의 발광 소자들은 상기 제1 메인 영역에서 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된 표시 장치.
  7. 제2 항에 있어서,
    상기 제1 전극 중 상기 외부 뱅크부의 상기 제2 방향으로 연장된 부분과 중첩하는 부분에 배치된 제1 전극 컨택홀, 및 상기 제2 전극 중 상기 외부 뱅크부의 상기 제2 방향으로 연장된 부분과 중첩하는 부분에 배치된 제2 전극 컨택홀을 더 포함하는 표시 장치.
  8. 제1 항에 있어서,
    상기 외부 뱅크부가 둘러싸는 영역으로 상기 발광 소자들이 배치된 영역과 상기 제1 방향으로 이격된 제3 서브 영역을 더 포함하고,
    상기 제1 절연층은 일부분이 상기 제3 서브 영역에 배치되고,
    상기 제2 절연층은 상기 제3 서브 영역 및 상기 제3 서브 영역을 둘러싸는 상기 외부 뱅크부의 측면 상에 배치된 제2 패턴부를 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 각각 일부분이 상기 제3 서브 영역에 배치되고,
    상기 제3 서브 영역에 배치되고 상기 제1 절연층 및 상기 제2 절연층을 관통하여 상기 제1 전극의 일부를 노출하는 제1 컨택부; 및
    상기 제3 서브 영역에 배치되고 상기 제1 절연층 및 상기 제2 절연층을 관통하여 상기 제2 전극의 일부를 노출하는 제2 컨택부를 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 전극 상에서 상기 제1 방향으로 연장되어 배치되고 상기 제1 컨택부에서 상기 제1 전극과 접촉하는 제1 연결 전극; 및
    상기 제2 전극 상에서 상기 제1 방향으로 연장되어 배치되고 상기 제2 컨택부에서 상기 제2 전극과 접촉하는 제2 연결 전극을 더 포함하고,
    상기 제1 연결 전극 및 상기 제2 연결 전극은 각각 상기 발광 소자와 접촉하는 표시 장치.
  11. 제8 항에 있어서,
    상기 제3 서브 영역에 배치되고 상기 제1 절연층 및 상기 제2 절연층을 관통하는 개구부를 더 포함하고,
    상기 제1 전극 및 상기 제2 전극은 상기 개구부에 배치되지 않는 표시 장치.
  12. 제1 항에 있어서,
    상기 외부 뱅크부는 상기 제2 절연층이 배치되지 않는 상면에 형성된 플라즈마 영역을 더 포함하는 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 배치된 제3 전극; 및
    상기 제2 전극을 사이에 두고 상기 제3 전극과 상기 제2 방향으로 이격된 제4 전극을 더 포함하고,
    상기 내부 뱅크부는 상기 제1 전극 상에 배치된 제1 내부 뱅크부;
    상기 제4 전극 상에 배치된 제2 내부 뱅크부; 및
    상기 제1 내부 뱅크부와 상기 제2 내부 뱅크부 사이에서 상기 제2 전극 및 상기 제3 전극 상에 배치된 제3 내부 뱅크부를 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 발광 소자들은 상기 제1 내부 뱅크부와 상기 제3 내부 뱅크부 사이의 제1 메인 영역에서 상기 제1 전극 및 상기 제3 전극 상에 배치된 제1 발광 소자; 및
    상기 제3 내부 뱅크부와 상기 제2 내부 뱅크부 사이의 제2 메인 영역에서 상기 제2 전극 및 상기 제4 전극 상에 배치된 제2 발광 소자를 포함하는 표시 장치.
  15. 제1 기판;
    상기 제1 기판 상에 배치된 제1 전극과 제2 전극;
    상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연층;
    상기 제1 절연층 상에서 상기 제1 전극 상에 배치된 제1 내부 뱅크부 및 상기 제2 전극 상에 배치된 제2 내부 뱅크부;
    상기 제1 절연층 상에서 상기 제1 내부 뱅크부와 상기 제2 내부 뱅크부를 둘러싸는 외부 뱅크부;
    상기 제1 절연층, 상기 제1 내부 뱅크부 및 상기 제2 내부 뱅크부 상에 배치된 제2 절연층;
    상기 제1 내부 뱅크부와 상기 제2 내부 뱅크부 사이에 배치되고, 양 단부 중 적어도 어느 하나가 상기 제1 전극 또는 상기 제2 전극 상에 배치된 복수의 발광 소자들;
    상기 제2 절연층 및 상기 발광 소자 상에 배치되되 상기 발광 소자들의 양 단부는 노출되도록 배치된 제3 절연층;
    상기 제1 전극 상에 배치되어 상기 발광 소자의 일 단부와 접촉하는 제1 연결 전극; 및
    상기 제2 전극 상에 배치되어 상기 발광 소자의 타 단부와 접촉하는 제2 연결 전극을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제2 절연층은 상기 제1 내부 뱅크부와 상기 외부 뱅크부 사이 및 상기 제2 내부 뱅크부와 상기 외부 뱅크부 사이의 영역에도 배치되고,
    상기 제1 내부 뱅크부 및 상기 제2 내부 뱅크부와 상기 외부 뱅크부 사이에 배치되어 상기 제1 절연층 및 상기 제2 절연층을 관통하는 복수의 홀들을 더 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제3 절연층은 상기 복수의 홀들 내에도 배치된 표시 장치.
  18. 제15 항에 있어서,
    상기 제2 절연층은 일부분이 상기 외부 뱅크부들의 측면 상에 직접 배치된 표시 장치.
  19. 제18 항에 있어서,
    상기 외부 뱅크부는 상기 제2 절연층이 배치되지 않는 상면에 형성된 플라즈마 영역을 더 포함하는 표시 장치.
  20. 제15 항에 있어서,
    상기 제2 절연층은 제1 층, 및 상기 제1 층 상에 배치되고 상기 제1 층과 다른 굴절률을 갖는 재료로 이루어진 제2 층을 포함하는 표시 장치.
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