KR20220131415A - 표시 장치 - Google Patents

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KR20220131415A
KR20220131415A KR1020210035139A KR20210035139A KR20220131415A KR 20220131415 A KR20220131415 A KR 20220131415A KR 1020210035139 A KR1020210035139 A KR 1020210035139A KR 20210035139 A KR20210035139 A KR 20210035139A KR 20220131415 A KR20220131415 A KR 20220131415A
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electrode
connection
disposed
connection electrode
light emitting
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KR1020210035139A
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김슬기
지선범
진태하
김동환
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삼성디스플레이 주식회사
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Abstract

본 발명은 표시 장치에 관한 것이다. 일 실시예에 따른 표시 장치는 기판 상에 배치되며, 일 방향으로 연장되되 서로 이격된 전극들, 상기 전극들 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되며, 상기 전극들 사이에 배치되는 발광 소자들, 상기 발광 소자들 상에 배치되며 상기 일 방향으로 연장된 제2 절연층, 상기 제2 절연층 및 상기 발광 소자들 상에 배치되며, 상기 발광 소자의 양 단부에 각각 접촉하는 연결 전극들, 및 상기 연결 전극들 사이에 배치되는 제3 절연층을 포함하며, 상기 연결 전극들 중 적어도 하나는 일 끝부분이 상기 연결 전극들 중 다른 하나와 중첩한다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함할 수 있다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 연결 전극의 단선으로 인한 암점 불량을 리페어할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에 배치되며, 일 방향으로 연장되되 서로 이격된 전극들, 상기 전극들 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되며, 상기 전극들 사이에 배치되는 발광 소자들, 상기 발광 소자들 상에 배치되며 상기 일 방향으로 연장된 제2 절연층, 상기 제2 절연층 및 상기 발광 소자들 상에 배치되며, 상기 발광 소자의 양 단부에 각각 접촉하는 연결 전극들, 및 상기 연결 전극들 사이에 배치되는 제3 절연층을 포함하며, 상기 연결 전극들 중 적어도 하나는 일 끝부분이 상기 연결 전극들 중 다른 하나와 중첩할 수 있다.
상기 전극들은 제1 전극 및 제2 전극을 포함하고, 상기 제1 전극의 일측과 상기 제2 전극의 일측 사이에 배치되는 제3 전극 및 상기 제2 전극의 타측과 대향하는 제4 전극을 포함할 수 있다.
상기 연결 전극들은 상기 제1 전극과 중첩하는 제1 연결 전극, 상기 제2 전극과 중첩하는 제2 연결 전극, 상기 제3 전극과 중첩하여 연장되되 일부 절곡되어 상기 제1 전극과 중첩하는 제3 연결 전극, 상기 제4 전극과 중첩하여 연장되되 일부 절곡되어 상기 제2 전극과 중첩하는 제4 연결 전극, 및 상기 제3 전극과 중첩하여 연장되되 일부 절곡되어 상기 제4 전극과 중첩하는 제5 연결 전극을 포함할 수 있다.
상기 제3 연결 전극은 상기 제3 전극과 중첩하는 제1 연장부, 상기 제1 전극과 중첩하는 제2 연장부, 및 상기 제1 연장부와 상기 제2 연장부를 연결하는 제1 연결부를 포함하고, 상기 제4 연결 전극은 상기 제4 전극과 중첩하는 제3 연장부, 상기 제2 전극과 중첩하는 제4 연장부, 및 상기 제3 연장부와 상기 제4 연장부를 연결하는 제2 연결부를 포함하며,상기 제5 연결 전극은 상기 제3 전극과 중첩하는 제5 연장부, 상기 제4 전극과 중첩하는 제6 연장부, 및 상기 제5 연장부와 상기 제6 연장부를 연결하는 제3 연결부를 포함할 수 있다.
상기 제1 연결 전극의 상기 일 끝부분은 상기 제1 연결 전극에서 상기 일 방향과 교차하는 타 방향으로 측정된 폭이 가장 큰 제1 부분을 포함하며, 상기 제1 부분은 상기 제3 연결 전극의 상기 제2 연장부와 중첩할 수 있다.
상기 제2 연결 전극은 상기 제2 연결 전극의 끝부분에 배치되며 상기 일 방향과 교차하는 타 방향으로 측정된 폭이 가장 큰 제2 부분을 포함하며, 상기 제2 부분은 상기 제4 연결 전극의 제4 연장부와 중첩할 수 있다.
상기 제5 연결 전극은 상기 제5 연장부의 끝부분에 배치되며 상기 제5 연결 전극에서 상기 일 방향과 교차하는 타 방향으로 측정된 폭이 가장 큰 제3 부분 및 상기 제6 연장부의 끝부분에 배치되며 상기 타 방향으로 측정된 폭이 가장 큰 제4 부분을 포함하며, 상기 제3 부분은 상기 제3 연결 전극의 제1 연장부와 중첩하고, 상기 제4 부분은 상기 제4 연결 전극의 제3 연장부와 중첩할 수 있다.
상기 제1 부분 및 상기 제3 절연층을 관통하여 상기 제3 연결 전극의 상기 제2 연장부를 노출하는 관통홀, 및 상기 제1 부분, 상기 제3 절연층 및 상기 제3 연결 전극의 상기 제2 연장부와 접촉하는 도전 부재를 더 포함할 수 있다.
상기 발광 소자들은 상기 제1 연결 전극과 상기 제3 연결 전극의 상기 제1 연장부 사이에 배치된 제1 발광 소자, 상기 제2 연결 전극과 상기 제4 연결 전극의 상기 제3 연장부 사이에 배치된 제2 발광 소자, 상기 제3 연결 전극의 상기 제2 연장부와 상기 제5 연결 전극의 상기 제5 연장부 사이에 배치된 제3 발광 소자, 및 상기 제4 연결 전극의 상기 제4 연장부와 상기 제5 연결 전극의 상기 제6 연장부 사이에 배치된 제4 발광 소자를 포함할 수 있다.
또한, 일 실시예에 따른 표시 장치는 기판 상에 배치되며, 일 방향으로 연장되되 서로 이격된 전극들, 상기 전극들 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되며, 상기 전극들 사이에 배치되는 발광 소자들, 상기 발광 소자들 상에 배치되며 상기 일 방향으로 연장된 제2 절연층, 상기 제2 절연층 및 상기 발광 소자들 상에 배치되며, 상기 발광 소자의 양 단부에 각각 접촉하는 연결 전극들, 상기 연결 전극들 사이에 배치되는 제3 절연층, 상기 상기 연결 전극들 중 어느 하나와 상기 제3 절연층을 관통하는 관통홀, 및 상기 관통홀을 채우며 배치되는 도전 부재를 포함하며, 상기 연결 전극들 중 적어도 하나는 일 끝부분이 상기 연결 전극들 중 다른 하나와 중첩하고, 상기 관통홀은 상기 끝부분을 관통하여 상기 끝부분과 중첩하는 상기 연결 전극들 중 다른 하나를 노출하고, 상기 도전 부재는 상기 관통홀을 통해 상기 끝부분, 상기 제3 절연층 및 상기 연결 전극들 중 다른 하나와 접촉할 수 있다.
상기 전극들은 제1 전극 및 제2 전극을 포함하고, 상기 제1 전극의 일측과 상기 제2 전극의 일측 사이에 배치되는 제3 전극 및 상기 제2 전극의 타측과 대향하는 제4 전극을 포함하며, 상기 연결 전극들은 상기 제1 전극과 중첩하는 제1 연결 전극, 상기 제2 전극과 중첩하는 제2 연결 전극, 상기 제3 전극과 중첩하여 연장되되 일부 절곡되어 상기 제1 전극과 중첩하는 제3 연결 전극, 상기 제4 전극과 중첩하여 연장되되 일부 절곡되어 상기 제2 전극과 중첩하는 제4 연결 전극, 및 상기 제3 전극과 중첩하여 연장되되 일부 절곡되어 상기 제4 전극과 중첩하는 제5 연결 전극을 포함할 수 있다.
상기 제3 연결 전극은 상기 제3 전극과 중첩하는 제1 연장부, 상기 제1 전극과 중첩하는 제2 연장부, 및 상기 제1 연장부와 상기 제2 연장부를 연결하는 제1 연결부를 포함하고, 상기 제4 연결 전극은 상기 제4 전극과 중첩하는 제3 연장부, 상기 제2 전극과 중첩하는 제4 연장부, 및 상기 제3 연장부와 상기 제4 연장부를 연결하는 제2 연결부를 포함하며, 상기 제5 연결 전극은 상기 제3 전극과 중첩하는 제5 연장부, 상기 제4 전극과 중첩하는 제6 연장부, 및 상기 제5 연장부와 상기 제6 연장부를 연결하는 제3 연결부를 포함할 수 있다.
상기 제1 연결 전극의 상기 끝부분은 상기 제1 연결 전극에서 상기 일 방향과 교차하는 타 방향으로 측정된 폭이 가장 큰 제1 부분을 포함하며, 상기 제1 부분은 상기 제3 연결 전극의 상기 제2 연장부와 중첩할 수 있다.
상기 제2 연결 전극은 상기 제2 연결 전극의 끝부분에 배치되며 상기 일 방향과 교차하는 타 방향으로 측정된 폭이 가장 큰 제2 부분을 포함하며, 상기 제2 부분은 상기 제4 연결 전극의 제4 연장부와 중첩하고, 상기 제5 연결 전극은 상기 제5 연장부의 끝부분에 배치되며 상기 상기 제5 연결 전극에서 상기 일 방향과 교차하는 타 방향으로 측정된 폭이 가장 큰 제3 부분 및 상기 제6 연장부의 끝부분에 배치되며 상기 타 방향으로 측정된 폭이 가장 큰 제4 부분을 포함하며, 상기 제3 부분은 상기 제3 연결 전극의 제1 연장부와 중첩하고, 상기 제4 부분은 상기 제4 연결 전극의 제3 연장부와 중첩할 수 있다.
상기 관통홀은 상기 제1 부분 및 상기 제3 절연층을 관통하여 상기 제3 연결 전극의 상기 제2 연장부를 노출하고, 상기 도전 부재는 상기 제1 부분, 상기 제3 절연층 및 상기 제3 연결 전극의 상기 제2 연장부와 접촉할 수 있다.
또한, 일 실시예에 따른 표시 장치는 기판 상에 배치되며, 일 방향으로 연장되되 서로 이격된 전극들, 상기 전극들 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되며, 상기 전극들 사이에 배치되는 발광 소자들, 상기 발광 소자들 상에 배치되며 상기 일 방향으로 연장된 제2 절연층, 상기 제2 절연층 및 상기 발광 소자들 상에 배치되며, 상기 발광 소자의 양 단부에 각각 접촉하는 연결 전극들, 및 상기 연결 전극들 사이에 배치되는 제3 절연층을 포함하며, 상기 연결 전극들 중 적어도 둘 이상은 상기 일 방향과 교차하는 타 방향으로 돌출된 돌출부를 각각 포함하되, 상기 돌출부 중 어느 하나는 상기 연결 전극들 중 다른 하나의 돌출부와 중첩할 수 있다.
상기 전극들은 제1 전극 및 제2 전극을 포함하고, 상기 제1 전극의 일측과 상기 제2 전극의 일측 사이에 배치되는 제3 전극 및 상기 제2 전극의 타측과 대향하는 제4 전극을 포함하며, 상기 연결 전극들은 상기 제1 전극과 중첩하는 제1 연결 전극, 상기 제2 전극과 중첩하는 제2 연결 전극, 상기 제3 전극과 중첩하여 연장되되 일부 절곡되어 상기 제1 전극과 중첩하는 제3 연결 전극, 상기 제4 전극과 중첩하여 연장되되 일부 절곡되어 상기 제2 전극과 중첩하는 제4 연결 전극, 및 상기 제3 전극과 중첩하여 연장되되 일부 절곡되어 상기 제4 전극과 중첩하는 제5 연결 전극을 포함할 수 있다.
상기 제3 연결 전극은 상기 제3 전극과 중첩하는 제1 연장부, 상기 제1 전극과 중첩하는 제2 연장부, 및 상기 제1 연장부와 상기 제2 연장부를 연결하는 제1 연결부를 포함하고, 상기 제4 연결 전극은 상기 제4 전극과 중첩하는 제3 연장부, 상기 제2 전극과 중첩하는 제4 연장부, 및 상기 제3 연장부와 상기 제4 연장부를 연결하는 제2 연결부를 포함하며, 상기 제5 연결 전극은 상기 제3 전극과 중첩하는 제5 연장부, 상기 제4 전극과 중첩하는 제6 연장부, 및 상기 제5 연장부와 상기 제6 연장부를 연결하는 제3 연결부를 포함할 수 있다.
상기 제1 연결 전극은 상기 제1 연결 전극의 말단에서 상기 타 방향으로 돌출된 제1 돌출부를 포함하고, 상기 제3 연결 전극은 상기 제1 연결부에서 상기 타 방향으로 돌출된 제2 돌출부를 포함하며, 상기 제1 돌출부는 상기 제2 돌출부와 중첩할 수 있다.
상기 제1 돌출부 및 상기 제3 절연층을 관통하여 상기 제2 돌출부를 노출하는 관통홀, 및 상기 제1 돌출부, 상기 제3 절연층 및 상기 제2 돌출부에 접촉하는 도전 부재를 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 연결 전극들을 일부 중첩하도록 배치하여, 연결 전극들의 단선이 발생한 경우 연결 전극들이 중첩된 영역에 관통홀과 도전 부재를 형성하여 리페어할 수 있다.
또한, 실시예들에 따른 표시 장치에 의하면, 연결 전극들의 단선으로 인한 암점 불량을 리페어하여, 생산성을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 서브 화소의 등가 회로도이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 4는 도 3의 제1 서브 화소를 나타내는 평면도이다.
도 5는 도 4의 Q1-Q1'선을 따라 자른 단면도이다.
도 6은 도 4의 Q2-Q2'선을 따라 자른 단면도이다.
도 7은 도 4의 Q3-Q3'선을 따라 자른 단면도이다.
도 8은 일 실시예에 따른 제1 연결 전극, 제2 연결 전극 및 제5 연결 전극을 개략적으로 나타낸 평면도이다.
도 9는 일 실시예에 따른 제3 연결 전극과 제4 연결 전극을 개략적으로 나타낸 평면도이다.
도 10은 일 실시예에 따른 연결 전극들을 개략적으로 나타낸 평면도이다.
도 11은 일 실시예에 따른 발광 소자를 나타낸 사시도이다.
도 12 내지 도 16은 일 실시예에 따른 표시 장치의 리페어 공정을 개략적으로 나타낸 도면들이다.
도 17은 다른 실시예에 따른 일 서브 화소를 나타낸 평면도이다.
도 18은 일 실시예에 따른 제1 연결 전극, 제2 연결 전극 및 제5 연결 전극을 개략적으로 나타낸 평면도이다.
도 19는 일 실시예에 따른 제3 연결 전극과 제4 연결 전극을 개략적으로 나타낸 평면도이다.
도 20은 일 실시예에 따른 연결 전극들을 개략적으로 나타낸 평면도이다.
도 21은 일 실시예에 따른 연결 전극들, 관통홀 및 도전 부재를 개략적으로 나타낸 평면도이다.
도 22는 도 21의 Q6-Q6'선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함할 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함할 수 있다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)를 설명하는 도면에서는 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1)과 제2 방향(DR2)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 위치하는 평면에 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2) 각각에 대해 수직을 이룬다. 표시 장치(10)를 설명하는 실시예에서 제3 방향(DR3)은 표시 장치(10)의 두께 방향을 나타낸다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 평면상 제1 방향(DR1)이 제2 방향(DR2)보다 긴 장변을 포함하는 직사각형 형상을 가질 수 있다. 다른 예로, 표시 장치(10)는 평면상 제2 방향(DR2)이 제1 방향(DR1)보다 긴 장변을 포함하는 직사각형 형상을 가질 수도 있다. 그러나, 이에 제한되지 않으며, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제1 방향(DR1)이 제2 방향(DR2)보다 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 서브 화소의 등가 회로도이다.
도 2를 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPXn)는 발광 소자(ED) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자(ED)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(ED)는 양 단에 연결된 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 소자(ED)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 소자(ED)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 소자(ED)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 소자(ED)의 일 단에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 제1 스캔 라인(SL1)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 제2 스캔 라인(SL2)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 소자(ED)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SL2)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 소자(ED)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다. 도면에서는 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)이 구별되어 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 하나의 배선으로 이루어질 수 있고, 이 경우 제2 트랜지스터(T2)와 제3 트랜지스터(T3)는 동일한 스캔 신호에 의해 동시에 턴-온될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 또한, 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 2에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(10)의 일 화소(PX)의 구조에 대하여 상세히 설명하기로 한다.
도 3은 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3을 참조하면, 표시 장치(10)의 복수의 화소(PX)들을 각각은 복수의 서브 화소(SPXn, n은 1 내지 3)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 또한, 도 3에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)들이 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)들이 배치되지 않고, 발광 소자(ED)들에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역(EMA)은 발광 소자(ED)들이 배치된 영역을 포함하여, 발광 소자(ED)들과 인접한 영역으로 발광 소자(ED)들에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(ED)들에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역(EMA)을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 각각 실질적으로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
또한, 각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)은 발광 영역(EMA)의 제2 방향(DR2)에 배치되어 제2 방향(DR2)으로 이웃하는 서브 화소(SPXn)들의 발광 영역(EMA)들 사이에 배치될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 서브 영역(SA)들은 각각 제2 방향(DR2)으로 반복 배열되되, 발광 영역(EMA)과 서브 영역(SA)은 교번하여 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 3과 다른 배열을 가질 수도 있다. 도 3에 도시된 하나의 화소(PX)는 발광 영역(EMA) 및 발광 영역(EMA)의 제2 방향(DR2) 상측에 배치된 서브 영역(SA)이 하나의 서브 화소(SPXn)에 포함되고, 발광 영역(EMA)의 제2 방향(DR2)의 반대 방향에 배치된 부분은 다른 서브 화소(SPXn)의 서브 영역(SA)일 수 있다.
서브 영역(SA)들 및 발광 영역(EMA)들 사이에는 뱅크(BNL)가 배치되고, 이들 사이의 간격은 뱅크(BNL)의 폭에 따라 달라질 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극들(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들 중 일부는 서브 영역(SA)의 분리부(ROP)에서 서로 분리되어 배치될 수 있다.
뱅크(BNL)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 뱅크(BNL)는 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 뱅크(BNL)는 서브 화소(SPXn)마다 배치된 발광 영역(EMA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
표시 장치(10)의 각 화소(PX) 또는 서브 화소(SPXn)는 화소 구동 회로를 포함할 수 있다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(SPXn)는 상술한 도 2와 같이, 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 다만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 4는 도 3의 제1 서브 화소를 나타내는 평면도이다. 도 5는 도 4의 Q1-Q1'선을 따라 자른 단면도이다. 도 6은 도 4의 Q2-Q2'선을 따라 자른 단면도이다. 도 7은 도 4의 Q3-Q3'선을 따라 자른 단면도이다. 도 8은 일 실시예에 따른 제1 연결 전극, 제2 연결 전극 및 제5 연결 전극을 개략적으로 나타낸 평면도이다. 도 9는 일 실시예에 따른 제3 연결 전극과 제4 연결 전극을 개략적으로 나타낸 평면도이다. 도 10은 일 실시예에 따른 연결 전극들을 개략적으로 나타낸 평면도이다. 하기에서는 전술한 도 3에서 설명된 구성과 중복되는 구성에 대한 설명은 간략히 하기로 한다.
도 3과 결부하여, 도 4 내지 도 7을 참조하면, 표시 장치(10)는 기판(SUB), 및 기판(SUB) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 트랜지스터층과 발광 소자층을 구성할 수 있다.
구체적으로, 기판(SUB)은 절연 기판일 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 도전층은 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(CAS)을 포함하고, 하부 금속층(CAS)은 제1 트랜지스터(T1)의 액티브층(ACT)과 중첩하도록 배치될 수 있다. 하부 금속층(CAS)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT)에 광이 입사되는 것을 방지할 수 있다. 다만, 하부 금속층(CAS)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(CAS) 및 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 트랜지스터들을 보호하기 위해 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치될 수 있다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT)을 포함할 수 있다. 액티브층(ACT)은 후술하는 제2 도전층의 게이트 전극(G1)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
게이트 절연층(GI)은 액티브층(ACT) 및 버퍼층(BL) 상에 배치될 수 있다. 게이트 절연층(GI)은 제1 트랜지스터(T1)의 게이트 절연막의 역할을 할 수 있다.
제2 도전층은 게이트 절연층(GI) 상에 배치될 수 있다. 제2 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
층간 절연층(IL)은 제2 도전층 상에 배치될 수 있다. 층간 절연층(IL)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 층간 절연층(IL) 상에 배치될 수 있다. 제3 도전층은 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 및 도전 패턴(CDP1)을 포함할 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 일부분이 층간 절연층(IL)과 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 액티브층(ACT)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다. 제2 전압 배선(VL2)은 후술하는 제2 전극(RME2)과 직접 연결될 수 있다. 또한, 제1 전압 배선(VL1)은 후술하는 제1 연결 전극(CNE1)과 직접 연결될 수 있고, 제2 전압 배선(VL2)은 후술하는 제2 연결 전극(CNE2)과 직접 연결될 수 있다.
제1 도전 패턴(CDP1)은 층간 절연층(IL)과 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 액티브층(ACT)과 접촉할 수 있다. 또한, 제1 도전 패턴(CDP1)은 다른 컨택홀을 통해 하부 금속층(CAS)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다.
상술한 버퍼층(BL), 게이트 절연층(GI), 및 층간 절연층(IL)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 게이트 절연층(GI), 및 층간 절연층(IL)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 게이트 절연층(GI), 및 층간 절연층(IL)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 층간 절연층(IL)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
제2 도전층, 및 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(VIA)은 제3 도전층 및 층간 절연층(IL) 상에 배치될 수 있다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
비아층(VIA) 상에는 표시 소자층으로서, 복수의 전극(RME; RME1, RME2, RME3, RME4), 복수의 뱅크 패턴(BP; BP1, BP2, BP3), 복수의 발광 소자(ED)들과 복수의 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4, CNE5)들이 배치될 수 있다. 또한, 비아층(VIA) 상에는 복수의 절연층(PAS1, PAS2, PAS3)들이 배치될 수 있다.
복수의 뱅크 패턴(BP)은 비아층(VIA) 상에 직접 배치될 수 있다. 복수의 뱅크 패턴(BP)은 제1 뱅크 패턴(BP1), 제2 뱅크 패턴(BP2), 및 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치된 제3 뱅크 패턴(BP3)을 포함할 수 있다. 제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 뱅크 패턴(BP2)은 발광 영역(EMA)의 중심에서 우측에 배치되며, 제3 뱅크 패턴(BP3)은 발광 영역(EMA)의 중심에 배치될 수 있다. 복수의 뱅크 패턴(BP)들은 제2 방향(DR2)으로 연장된 형상을 갖고 제1 방향(DR1)으로 서로 이격될 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 서로 동일한 폭을 가질 수 있으나, 이에 제한되지 않고 서로 다른 폭을 가질 수도 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)으로 연장된 길이가 뱅크(BNL)에 의해 둘러싸인 발광 영역(EMA)의 제2 방향(DR2) 길이보다 작을 수 있다.
제3 뱅크 패턴(BP3)은 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치되고, 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제3 뱅크 패턴(BP3)은 표시 영역(DPA) 전면에서 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 넓은 폭을 갖고 제2 방향(DR2)으로 연장된 섬형의 패턴을 형성할 수 있다. 제3 뱅크 패턴(BP3)은 발광 영역(EMA)의 중심부에서 배치되고, 제1 뱅크 패턴(BP1)들은 제2 뱅크 패턴(BP2)을 사이에 두고 이와 이격되어 배치된다. 제1 뱅크 패턴(BP1)과 제3 뱅크 패턴(BP3)이 이격된 사이 및 제3 뱅크 패턴(BP3)과 제2 뱅크 패턴(BP2) 사이에는 발광 소자(ED)들이 배치될 수 있다.
복수의 뱅크 패턴(BP)들은 각각 제2 방향(DR2)의 길이가 서로 동일하되, 제1 방향(DR1)으로 측정된 폭은 서로 다를 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 각각의 제1 방향(DR1)으로 측정된 폭은 서로 동일하고, 제3 뱅크 패턴(BP3)의 제1 방향(DR1)으로 측정된 폭은 제1 뱅크 패턴(BP1) 및 제2 뱅크 패턴(BP2)보다 클 수 있다. 복수의 뱅크 패턴(BP)들 사이의 제1 방향(DR1)으로 이격된 간격은 각 전극(RME)들 사이의 간격보다 클 수 있다. 그에 따라, 각 전극(RME)들은 적어도 일부분이 뱅크 패턴(BP)들과 비중첩하도록 배치될 수 있다.
뱅크 패턴(BP)들은 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 뱅크 패턴(BP)들의 돌출된 부분은 경사지거나 곡률진 측면을 가질 수 있다. 도면에 예시된 바와 달리, 뱅크 패턴(BP)들의 각 구성들은 단면도 상 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 뱅크 패턴(BP)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치될 수 있다. 복수의 전극(RME)들은 제2 방향(DR2)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치될 수 있으며, 이들은 서로 제1 방향(DR1)으로 이격되어 배치될 수 있다.
표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1), 제2 전극(RME2), 제3 전극(RME3) 및 제4 전극(RME4)을 포함할 수 있다. 제3 전극(RME3)은 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치되고, 제4 전극(RME4)은 제2 전극(RME2)을 사이에 두고 제3 전극(RME3)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 서브 화소(SPXn)의 좌측으로부터 우측으로 갈수록 제1 전극(RME1), 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)이 순차적으로 배치될 수 있다.
제1 전극(RME1)은 발광 영역(EMA)의 좌측에 배치되어, 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제3 전극(RME3)은 제3 뱅크 패턴(BP3)의 좌측 상에 배치되어 제1 전극(RME1)과 인접하여 대향할 수 있다. 제4 전극(RME4)은 발광 영역(EMA)의 우측에 배치되어 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제2 전극(RME2)은 제3 뱅크 패턴(BP3)의 우측 상에 배치되고 제3 전극(RME3)과 제4 전극(RME4) 사이에 배치될 수 있다. 제1 전극(RME1)과 제3 전극(RME3)은 서로 대향하고 이들 사이에 발광 소자(ED)가 배치될 수 있다. 제2 전극(RME2)과 제4 전극(RME4)은 서로 대향하고 이들 사이에 발광 소자(ED)가 배치될 수 있다.
복수의 전극(RME)들은 적어도 각 뱅크 패턴(BP)들의 경사진 측면 상에 배치될 수 있다. 각 전극(RME)들은 적어도 뱅크 패턴(BP)들의 일 측면은 덮도록 배치되어 발광 소자(ED)들에서 방출된 광을 반사시킬 수 있다. 또한, 복수의 전극(RME)들이 제1 방향(DR1)으로 이격된 간격은 뱅크 패턴(BP)들 사이의 간격보다 좁을 수 있다. 각 전극(RME)들은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 서로 동일 평면 상에 배치될 수 있다.
또한, 제1 전극(RME1)과 제2 전극(RME2)은 각각 뱅크(BNL)와 중첩하는 부분에 형성된 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS)을 통해 제3 도전층과 연결될 수 있다. 제1 전극(RME1)은 그 하부의 비아층(VIA)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP1)과 접촉할 수 있다. 제2 전극(RME2)은 그 하부의 비아층(VIA)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 도면에서는 제1 전극 컨택홀(CTD)과 제2 전극 컨택홀(CTS)이 뱅크(BNL)의 하부에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 각 전극 컨택홀(CTD, CTS)들은 발광 영역(EMA) 또는 서브 영역(SA)에 배치될 수도 있다.
다만, 제3 전극(RME3)과 제4 전극(RME4)은 하부의 제3 도전층과 직접 연결되지 않으며, 발광 소자(ED)들 및 연결 전극(CNE)들을 통해 제1 전극(RME1) 및 제2 전극(RME2)과 전기적으로 연결될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 전극 컨택홀(CTD, CTS)들을 통해 제3 도전층과 직접 연결된 제1 타입 전극이고, 제3 전극(RME3)과 제4 전극(RME4)은 그렇지 않은 제2 타입 전극일 수 있다. 제2 타입 전극들은 연결 전극(CNE)과 함께 발광 소자(ED)들의 전기적 연결 경로를 제공할 수 있다.
제2 방향(DR2) 또는 제2 방향(DR2)의 반대 방향으로 이웃한 서로 다른 서브 화소(SPXn)에 배치된 전극(RME)들은 서브 영역(SA)의 분리부(ROP)에서 서로 이격될 수 있다. 이러한 전극(RME)의 배치는 제2 방향(DR2)으로 연장된 하나의 전극 라인으로 형성되었다가 발광 소자(ED)들을 배치한 뒤 후속 공정에서 상기 전극 라인을 분리함으로써 형성될 수 있다. 전극 라인은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위해 서브 화소(SPXn) 내에 전계를 생성하는 데에 활용될 수 있다.
발광 소자(ED)들을 정렬시킨 뒤 전극 라인을 분리부(ROP)에서 분리하여 서로 제2 방향(DR2)으로 이격된 복수의 전극(RME)들을 형성할 수 있다. 상기 전극 라인을 분리하는 공정은 제2 절연층(PAS2)을 형성하는 공정 이후에 수행될 수 있고, 분리부(ROP)에서는 제2 절연층(PAS2)이 배치되지 않을 수 있다. 제2 절연층(PAS2)은 전극 라인을 분리하는 공정에서 마스크 패턴으로 활용될 수 있다.
복수의 전극(RME)들은 발광 소자(ED)와 전기적으로 연결될 수 있다. 각 전극(RME)들은 후술하는 연결 전극(CNE)들을 통해 발광 소자(ED)와 연결될 수 있고, 하부의 도전층으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다.
복수의 전극(RME)들 각각은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 전극(RME)은 발광 소자(ED)에서 방출되어 뱅크 패턴(BP)들의 측면으로 진행하는 광을 각 서브 화소(SPXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(RME)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(PAS1)은 비아층(VIA), 뱅크 패턴(BP)들 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 비아층(VIA) 상에서 복수의 전극(RME)들과 뱅크 패턴(BP)들을 덮도록 배치될 수 있다. 또한, 제1 절연층(PAS1)은 서브 영역(SA)에서 제2 방향(DR2)으로 이웃한 전극(RME)들이 이격된 분리부(ROP)에는 배치되지 않을 수 있다. 제1 절연층(PAS1)은 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)들이 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제1 방향(DR1)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)들이 배치되고, 발광 소자(ED)들과 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
제1 절연층(PAS1)은 각 전극(RME)들의 상면 일부를 노출하는 복수의 컨택부(CT)들을 포함할 수 있다. 복수의 컨택부(CT)들은 제1 절연층(PAS1)을 관통하며, 후술하는 연결 전극(CNE)들이 컨택부(CT)들을 통해 노출된 전극(RME)들과 각각 접촉할 수 있다. 복수의 컨택부(CT)들은 제1 전극(RME1)과 중첩하는 제1 컨택부(CT1), 제2 전극(RME2)과 중첩하는 제2 컨택부(CT2), 제3 전극(RME3)과 중첩하는 제3 컨택부(CT3) 및 제4 전극(RME4)과 중첩하는 제4 컨택부(CT4)를 포함할 수 있다. 제1 컨택부(CT1)는 제1 전극(RME1)과 후술하는 제1 연결 전극(CNE1)이 연결될 수 있고, 제2 컨택부(CT2)는 제2 전극(RME2)과 후술하는 제2 연결 전극(CNE2)이 연결될 수 있다. 제3 컨택부(CT3)는 제3 전극(RME3)과 후술하는 제3 연결 전극(CNE3)이 연결될 수 있고, 제4 컨택부(CT4)는 제4 전극(RME4)과 후술하는 제4 연결 전극(CNE4)이 연결될 수 있다.
한편, 뱅크(BNL)는 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크(BNL)는 평면도 상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있고, 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 뱅크(BNL)는 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸도록 배치되며, 뱅크(BNL)가 구획하며 개구하는 영역이 각각 발광 영역(EMA)과 서브 영역(SA)일 수 있다.
뱅크(BNL)는 일정 높이를 가질 수 있고, 몇몇 실시예에서, 뱅크(BNL)는 상면의 높이가 뱅크 패턴(BP)들보다 높을 수 있고, 그 두께는 뱅크 패턴(BP)들과 같거나 더 클 수 있다. 다만 이에 제한되지 않으며, 뱅크(BNL)는 상면의 높이가 뱅크 패턴(BP)들과 같거나 작을 수도 있고, 그 두께는 뱅크 패턴(BP)들보다 작을 수도 있다. 뱅크(BNL)는 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크(BNL)는 다른 서브 화소(SPXn)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되는 것을 방지할 수 있다. 뱅크(BNL)는 뱅크 패턴(BP)들과 같이 폴리이미드를 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 발광 소자(ED)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 기판(SUB)의 상면에 평행한 방향으로 배치된 복수의 층들을 포함할 수 있다. 표시 장치(10)의 발광 소자(ED)는 연장된 일 방향이 기판(SUB)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 층들은 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
복수의 발광 소자(ED)들은 뱅크 패턴(BP)들 사이, 또는 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들 중 일부는 제1 뱅크 패턴(BP1)과 제3 뱅크 패턴(BP3) 사이에 배치되고, 다른 일부는 제3 뱅크 패턴(BP3)과 제2 뱅크 패턴(BP2) 사이에 배치될 수 있다. 일 실시예에 따르면, 발광 소자(ED)는 제1 뱅크 패턴(BP1)과 제3 뱅크 패턴(BP3) 사이에 배치된 제1 발광 소자(ED1)와 제3 발광 소자(ED3), 및 제3 뱅크 패턴(BP3)과 제2 뱅크 패턴(BP2) 사이에 배치된 제2 발광 소자(ED2)와 제4 발광 소자(ED4)를 포함할 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 각각 제1 전극(RME1)과 제3 전극(RME3) 상에 배치되고, 제2 발광 소자(ED2)와 제4 발광 소자(ED4)는 각각 제2 전극(RME2) 및 제4 전극(RME4) 상에 배치될 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 상측, 또는 서브 영역(SA)에 인접하여 배치되고, 제3 발광 소자(ED3)와 제4 발광 소자(ED4)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 하측에 인접하여 배치될 수 있다. 다만, 각 발광 소자(ED)들은 발광 영역(EMA)에서 배치된 위치에 따라 구분되는 것이 아니며, 후술하는 연결 전극(CNE)과의 연결 관계에 따라 구분된 것일 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들의 배치 구조에 따라 양 단부가 접촉하는 연결 전극(CNE)이 서로 다를 수 있고, 접촉하는 연결 전극(CNE)의 종류에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
발광 소자(ED)들은 연결 전극(CNE)들과 접촉하여 전기적으로 연결될 수 있다. 발광 소자(ED)들은 연장된 일 방향측 단부면에는 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 연결 전극(CNE)들과 접촉할 수 있다. 제1 발광 소자(ED1)는 일 단부에 제1 연결 전극(CNE1)이 접촉하고 타 단부에 제3 연결 전극(CNE3)의 일부가 접촉할 수 있다. 제2 발광 소자(ED2)는 일 단부에 제2 연결 전극(CNE2)이 접촉하고 타 단부에 제4 연결 전극(CNE4)의 일부가 접촉할 수 있다. 제3 발광 소자(ED3)는 일 단부에 제3 연결 전극(CNE3)의 일부가 접촉하고 타 단부에 제5 연결 전극(CNE5)의 일부가 접촉할 수 있다. 제4 발광 소자(ED4)는 일 단부에 제4 연결 전극(CNE4)의 일부가 접촉하고 타 단부에 제5 연결 전극(CNE5)의 일부가 접촉할 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들을 통해 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들 및 제1 절연층(PAS1) 상에 배치될 수 있다. 제2 절연층(PAS2)은 뱅크 패턴(BP)들 사이에서 제2 방향(DR2)으로 연장되어 복수의 발광 소자(ED)들 상에 배치될 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 제2 절연층(PAS2)은 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)들을 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다. 제2 절연층(PAS2) 중 일부분은 뱅크(BNL) 상부, 및 서브 영역(SA)들에 배치될 수 있으나, 이에 제한되는 것은 아니다. 제2 절연층(PAS2) 중 서브 영역(SA)에 배치된 부분은 제1 컨택부(CT1)와 제2 컨택부(CT2), 및 분리부(ROP)에는 배치되지 않을 수 있다.
복수의 연결 전극(CNE)들은 발광 소자(ED)들, 전극(RME)들 및 뱅크 패턴(BP)들 상에 배치될 수 있다. 복수의 연결 전극(CNE)들은 각각 발광 소자(ED)들 및 전극(RME)들과 접촉할 수 있다. 연결 전극(CNE)들은 발광 소자(ED)의 양 단부면에 노출된 반도체층과 직접 접촉할 수 있고, 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 컨택부(CT)들을 통해 전극(RME)들 중 적어도 어느 하나와 접촉할 수 있다. 발광 소자(ED)의 양 단부는 복수의 연결 전극(CNE)들을 통해 전극(RME)과 전기적으로 연결될 수 있다.
제1 연결 전극(CNE1)은 제2 방향(DR2)으로 연장된 형상을 갖고 제1 전극(RME1) 및 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1) 중 일부는 제1 전극(RME1)과 제1 뱅크 패턴(BP1)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장될 수 있다. 제1 연결 전극(CNE1)은 발광 영역(EMA)으로부터 뱅크(BNL)를 넘어 서브 영역(SA)까지 배치될 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 전극(RME1)을 노출하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다. 제1 연결 전극(CNE1)은 발광 소자(ED)들 및 제1 전극(RME1)과 접촉하여 제1 트랜지스터(T1)로부터 인가된 전기 신호를 발광 소자(ED)에 전달할 수 있다.
제2 연결 전극(CNE2)은 제2 방향(DR2)으로 연장된 형상을 갖고 제2 전극(RME2) 상에 배치될 수 있다. 제2 연결 전극(CNE2) 중 일부는 제2 전극(RME2)과 제2 뱅크 패턴(BP2)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장될 수 있다. 제2 연결 전극(CNE2)은 발광 영역(EMA)으로부터 뱅크(BNL)를 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제2 전극(RME2)을 노출하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다. 제2 연결 전극(CNE2)은 발광 소자(ED)들 및 제2 전극(RME2)과 접촉하여 제2 전압 배선(VL2)으로부터 인가된 전기 신호를 발광 소자(ED)에 전달할 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제2 방향(DR2)으로 연장된 길이가 다른 연결 전극(CNE)들보다 짧을 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)의 중심을 기준으로 상측에 배치될 수 있다. 다만, 이에 제한되지 않으며 서브 영역(SA)이 발광 영역(EMA)의 하측에 배치되는 경우 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)의 중심을 기준으로 하측에 배치될 수도 있다.
제3 연결 전극(CNE3)은 제3 전극(RME3) 상에 배치된 제1 연장부(CN_E1), 제1 전극(RME1) 상에 배치된 제2 연장부(CN_E2), 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 제1 연결 전극(CNE1)과 제1 방향(DR1)으로 이격 대향하고, 제2 연장부(CN_E2)는 제1 연결 전극(CNE1)과 적어도 일부가 중첩될 수 있다. 제1 연장부(CN_E1)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 상측에 배치되며, 제2 연장부(CN_E2)는 발광 영역(EMA)의 하측에 배치될 수 있다. 제1 연장부(CN_E1)는 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치되어 서브 영역(SA)에 형성된 제3 컨택부(CT3)를 통해 제3 전극(RME3)과 연결될 수 있다. 제1 연결부(CN_B1)는 발광 영역(EMA)의 중심부에서 제1 전극(RME1) 및 제3 전극(RME3)에 걸쳐 배치될 수 있다. 제3 연결 전극(CNE3)은 대체로 제2 방향(DR2)으로 연장된 형상을 갖되, 제1 방향(DR1)으로 절곡되었다가 다시 제2 방향(DR2)으로 연장된 형상을 가질 수 있다.
제4 연결 전극(CNE4)은 제4 전극(RME4) 상에 배치된 제3 연장부(CN_E3), 제2 전극(RME2) 상에 배치된 제4 연장부(CN_E4), 및 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하는 제2 연결부(CN_B2)를 포함할 수 있다. 제3 연장부(CN_E3)는 제2 연결 전극(CNE2)과 제1 방향(DR1)으로 이격 대향하며, 제4 연장부(CN_E4)는 제2 연결 전극(CNE2)과 적어도 일부가 중첩할 수 있다. 제3 연장부(CN_E3)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 상측에 배치되며, 제4 연장부(CN_E4)는 발광 영역(EMA)의 하측에 배치될 수 있다. 제3 연장부(CN_E3)는 발광 영역(EMA) 및 서브 영역(SA)에 배치되어 제4 컨택부(CT4)를 통해 제4 전극(RME4)과 연결될 수 있다. 제2 연결부(CN_B2)는 발광 영역(EMA)의 중심에 인접하여 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제4 연결 전극(CNE4)은 대체로 제2 방향(DR2)으로 연장된 형상을 갖되, 제1 방향(DR1)으로 절곡되었다가 다시 제2 방향(DR2)으로 연장된 형상을 가질 수 있다.
제5 연결 전극(CNE5)은 제3 전극(RME3) 상에 배치된 제5 연장부(CN_E5), 제4 전극(RME4) 상에 배치된 제6 연장부(CN_E6), 및 제5 연장부(CN_E5)와 제6 연장부(CN_E6)를 연결하는 제3 연결부(CN_B3)를 포함할 수 있다. 제5 연장부(CN_E5)는 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)와 제1 방향(DR1)으로 이격 대향하고, 제6 연장부(CN_E6)는 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)와 제1 방향(DR1)으로 이격 대향할 수 있다. 제5 연장부(CN_E5) 및 제6 연장부(CN_E6)는 각각 발광 영역(EMA)의 하측에 배치되고, 제3 연결부(CN_B3)는 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제5 연결 전극(CNE5)은 평면도 상 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)를 둘러싸는 형상으로 배치될 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제3 도전층과 직접 연결된 제1 전극(RME1) 및 제2 전극(RME2)과 접촉하는 제1 타입 연결 전극이고, 제3 연결 전극(CNE3), 및 제4 연결 전극(CNE4)은 제3 도전층과 직접 연결되지 않는 제3 전극(RME3) 및 제4 전극(RME4)과 접촉하는 제2 타입 연결 전극이며, 제5 연결 전극(CNE5)은 전극(RME)들과 접촉하지 않는 제3 타입 연결 전극일 수 있다.
상술한 바와 같이, 연결 전극(CNE)들의 배치 구조에 대응하여 복수의 발광 소자(ED)들은 양 단부가 접촉하는 연결 전극(CNE)에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
제1 발광 소자(ED1) 및 제2 발광 소자(ED2)는 제1 단부가 제1 타입 연결 전극과 접촉하고 제2 단부가 제2 타입 연결 전극과 접촉할 수 있다. 제1 발광 소자(ED1)는 제1 연결 전극(CNE1) 및 제3 연결 전극(CNE3)과 접촉하고, 제2 발광 소자(ED2)는 제2 연결 전극(CNE2) 및 제4 연결 전극(CNE4)과 접촉할 수 있다. 제3 발광 소자(ED3) 및 제4 발광 소자(ED4)는 제1 단부가 제2 타입 연결 전극과 접촉하고 제2 단부가 제3 타입 연결 전극과 접촉할 수 있다. 제3 발광 소자(ED3)는 제3 연결 전극(CNE3) 및 제5 연결 전극(CNE5)과 접촉하고, 제4 발광 소자(ED4)는 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)과 접촉할 수 있다.
복수의 발광 소자(ED)들은 복수의 연결 전극(CNE)들을 통해 서로 직렬로 연결될 수 있다. 본 실시예에 따른 표시 장치(10)는 각 서브 화소(SPXn)마다 더 많은 수의 발광 소자(ED)들을 포함하며 이들의 직렬 연결을 구성할 수 있어, 단위 면적 당 발광량이 더욱 증가할 수 있다.
한편, 일 실시예에 따른 표시 장치(10)는 제1 연결 전극(CNE1), 제2 연결 전극(CNE2) 및 제5 연결 전극(CNE5) 각각의 적어도 일 단부가 다른 연결 전극(CNE)들과 중첩하여 배치될 수 있다.
도 4와 결부하여, 도 7 내지 도 10을 참조하면, 제1 연결 전극(CNE1)은 제1 방향(DR1)으로 측정된 폭이 상대적으로 가장 큰 제1 부분(WB1)을 포함할 수 있다. 제1 부분(WB1)은 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치된 제1 연결 전극(CNE1)의 일 끝부분일 수 있다. 제1 부분(WB1)은 제3 연결 전극(CNE3)의 일부와 중첩할 수 있으며, 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)와 중첩할 수 있다. 제1 연결 전극(CNE1)과 제3 연결 전극(CNE3)은 제3 절연층(PAS3)이 사이에 배치되어 제3 방향(DR3)으로 서로 이격될 수 있다. 제1 연결 전극(CNE1)의 제1 부분(WB1)을 제외한 나머지 부분 중 일부는 제3 연결 전극(CNE3)의 제1 연결부(CN_B1)와 중첩할 수 있다. 반면, 제1 연결 전극(CNE1)의 제1 부분(WB1)은 제3 연결 전극(CNE3)의 제1 연결부(CN_B1)와 제2 방향(DR2)으로 이격되어 비중첩할 수 있다.
제2 연결 전극(CNE2)은 제1 방향(DR1)으로 측정된 폭이 상대적으로 가장 큰 제2 부분(WB2)을 포함할 수 있다. 제2 부분(WB2)은 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치된 제2 연결 전극(CNE2)의 끝부분일 수 있다. 제2 부분(WB2)은 제4 연결 전극(CNE4)의 일부와 중첩할 수 있으며, 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)와 중첩할 수 있다. 제2 연결 전극(CNE2)과 제4 연결 전극(CNE4)은 제3 절연층(PAS3)이 사이에 배치되어 제3 방향(DR3)으로 서로 이격될 수 있다. 제2 연결 전극(CNE2)의 제2 부분(WB2)을 제외한 나머지 부분 중 일부는 제4 연결 전극(CNE4)의 제2 연결부(CN_B2)와 중첩할 수 있다. 반면, 제2 연결 전극(CNE2)의 제2 부분(WB2)은 제4 연결 전극(CNE4)의 제2 연결부(CN_B2)와 제2 방향(DR2)으로 이격되어 비중첩할 수 있다.
제5 연결 전극(CNE5)은 제2 방향(DR2)으로 연장된 제5 연장부(CN_E5) 및 제6 연장부(CN_E6) 각각에서 제1 방향(DR1)으로 측정된 폭이 상대적으로 가장 큰 제3 부분(WB3)과 제4 부분(WB4)을 포함할 수 있다. 제3 부분(WB3)과 제4 부분(WB4)의 폭은 동일할 수 있다. 제3 부분(WB3)은 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치된 제5 연결 전극(CNE5)의 제5 연장부(CN_E5)의 끝부분일 수 있다. 제4 부분(WB4)은 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치된 제5 연결 전극(CNE5)의 제6 연장부(CN_E6)의 끝부분일 수 있다.
제3 부분(WB3)은 제3 연결 전극(CNE3)의 일부와 중첩할 수 있으며, 제3 연결 전극(CNE3)의 제1 연장부(CN_E1)와 중첩할 수 있다. 제5 연결 전극(CNE5)의 제3 부분(WB3)을 제외한 나머지 부분 중 일부는 제3 연결 전극(CNE3)의 제1 연결부(CN_B1)와 중첩할 수 있다. 반면, 제5 연결 전극(CNE5)의 제3 부분(WB3)은 제3 연결 전극(CNE3)의 제1 연결부(CN_B1)와 제2 방향(DR2)으로 이격되어 비중첩할 수 있다.
제4 부분(WB4)은 제4 연결 전극(CNE4)의 일부와 중첩할 수 있으며, 제4 연결 전극(CNE4)의 제3 연장부(CN_E3)와 중첩할 수 있다. 제5 연결 전극(CNE5)의 제4 부분(WB4)을 제외한 나머지 부분 중 일부는 제4 연결 전극(CNE4)의 제2 연결부(CN_B2)와 중첩할 수 있다. 반면, 제5 연결 전극(CNE5)의 제4 부분(WB4)은 제4 연결 전극(CNE4)의 제2 연결부(CN_B2)와 제2 방향(DR2)으로 이격되어 비중첩할 수 있다. 제5 연결 전극(CNE5)과 제3 연결 전극(CNE3)은 제3 절연층(PAS3)이 사이에 배치되어 제3 방향(DR3)으로 서로 이격될 수 있다. 제5 연결 전극(CNE5)과 제4 연결 전극(CNE4) 사이는 제3 절연층(PAS3)이 사이에 배치되어 제3 방향(DR3)으로 서로 이격될 수 있다.
일 실시예에서는 제3 연결 전극(CNE3)의 제1 연결부(CN_B1)가 단선된 경우, 제1 연결 전극(CNE1)의 제1 부분(WB1)과 중첩하는 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)를 서로 연결시켜 리페어할 수 있다. 리페어는 후술하는 바와 같이, 제1 부분(WB1)과 제2 연장부(CN_E2)의 중첩 지점에 레이저를 조사하여 홀을 형성하고 홀에 도전 잉크를 채워 제1 연결 전극(CNE1)의 제1 부분(WB1)과 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)를 도통시킬 수 있다. 다른 예로, 제3 연결 전극(CNE3)의 제1 연결부(CN_B1)가 단선된 경우, 제5 연결 전극(CNE5)의 제3 부분(WB3)과 중첩하는 제3 연결 전극(CNE3)의 제1 연장부(CN_E1)를 서로 연결시켜 리페어할 수 있다.
또한, 제4 연결 전극(CNE4)의 제2 연결부(CN_B2)가 단선된 경우, 제2 연결 전극(CNE2)의 제2 부분(WB2)과 중첩하는 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)를 서로 연결시켜 리페어할 수 있다. 다른 예로, 제4 연결 전극(CNE4)의 제2 연결부(CN_B2)가 단선된 경우, 제5 연결 전극(CNE5)의 제4 부분(WB4)과 중첩하는 제4 연결 전극(CNE4)의 제3 연장부(CN_E3)를 서로 연결시켜 리페어할 수 있다.
상기와 같이, 일 실시예에서는 제3 절연층(PAS3)을 사이에 두고 배치되는 연결 전극(CNE)들을 일부 중첩되도록 배치함으로써, 제3 연결 전극(CNE3) 또는 제4 연결 전극(CNE4)의 각 연결부의 단락에 의한 암점을 리페어할 수 있다.
도 11은 일 실시예에 따른 발광 소자를 나타낸 사시도이다.
도 11을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이 방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx) 등을 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
도 12 내지 도 16은 일 실시예에 따른 표시 장치의 리페어 공정을 개략적으로 나타낸 도면들이다. 도 12는 제3 연결 전극의 단선된 모습을 나타내고자 연결 전극들과 발광 소자를 개략적으로 나타내었다. 도 13 내지 도 14는 도 12의 Q4-Q4'선을 따라 자른 단면을 나타내었다. 도 15는 연결 전극들, 관통홀 및 도전 부재가 형성된 모습을 개략적으로 나타내었다. 도 16은 도 15의 Q5-Q5'선을 따라 자른 단면을 나타내었다.
도 12 및 도 13을 참조하면, 일 실시예에 따른 표시 장치는 연결 전극(CNE)들을 제조한 뒤 각 서브 화소(SPXn)들의 점등 검사가 수행된다. 점등 검사 시 일부 서브 화소(SPXn)에서 점등이 안되는 암점 불량이 발생할 수 있다. 암점 불량의 이유 중 하나로 제3 연결 전극(CNE3) 또는 제4 연결 전극(CNE4)의 연결부(CN_B1, CN_B2)들의 단선을 들 수 있다.
도 12 및 도 13에 도시된 바와 같이, 제3 연결 전극(CNE3)의 제1 연결부(CN_B1)가 단선될 수 있다. 이 경우 제1 연결 전극(CNE1)에서 인가되는 신호가 제1 발광 소자(ED1)를 통해 인가되나 제3 연결 전극(CNE3)의 제1 연결부(CN_B1)의 단선으로 인해 제3 연결 전극(CNE3)이 플로팅되어 신호가 끊기게 된다. 이에 따라, 서브 화소(SPXn) 전체에서 발광 소자(ED)들이 발광되지 않는 암점 불량이 발생한다.
도 13에 도시된 바와 같이, 제3 전극(RME3)과 제1 전극(RME1)이 비아층(VIA) 상에 배치되고, 제3 전극(RME3)과 제1 전극(RME1) 상에 제1 절연층(PAS1)이 배치된다. 제1 절연층(PAS1) 상에 제2 절연층(PAS2)과 제3 연결 전극(CNE3)이 배치된다. 제3 연결 전극(CNE3)은 제2 절연층(PAS2)을 덮으며 연속적으로 연결되어야 하나, 단선으로 인해 서로 분리된 상태일 수 있다. 제3 연결 전극(CNE3)과 제2 절연층(PAS2) 상에 제3 절연층(PAS3)이 배치된다. 제3 절연층(PAS3) 상에서 제3 전극(RME3)과 중첩되는 영역에 제5 연결 전극(CNE5)의 제5 연장부(CN_E5) 및 제3 부분(WB3)이 배치되고, 제1 전극(RME1)과 중첩되는 영역에 제1 연결 전극(CNE1)의 제1 부분(WB1)이 배치된다.
일 실시예에서는 제3 연결 전극(CNE3)과 중첩하는 제1 연결 전극(CNE1)의 제1 부분(WB1)을 제3 연결 전극(CNE3)과 연결하여 도통시킬 수 있다.
도 14를 참조하면, 제3 연결 전극(CNE3)과 중첩하는 제1 연결 전극(CNE1)의 제1 부분(WB1)에 레이저(laser)를 조사한다. 레이저(laser)가 조사되면, 제1 연결 전극(CNE1)의 제1 부분(WB1) 및 제3 절연층(PAS3)에 관통홀(VH)이 형성된다. 또한, 제3 연결 전극(CNE3)은 레이저에 의해 표면 일부가 더 제거되어, 두께가 상대적으로 작은 홈(GR)이 형성될 수 있다. 다만 이에 제한되지 않으며, 제3 연결 전극(CNE3)의 표면에 홈(GR)이 형성되지 않을 수도 있다. 관통홀(VH)에는 제1 연결 전극(CNE1)의 제1 부분(WB1)의 측면, 제3 절연층(PAS3)의 측면, 및 제3 연결 전극(CNE3)의 상면이 노출된다.
이어, 도 15 및 도 16을 참조하면, 관통홀(VH)에 도전 잉크를 도포하여 도전 부재(CUI)를 형성한다. 도전 잉크는 도전성 입자(conductive particle)를 포함하는 잉크일 수 있다. 예를 들어, 도전 잉크는 은(Ag) 입자를 포함하는 잉크일 수 있으며, 은 도트(Ag dot)일 수 있다. 도전 잉크는 관통홀(VH)에 도포 정확성을 높이기 위해 잉크젯 프린팅법으로 도포할 수 있다. 다만, 이에 제한되는 것은 아니다.
도전 부재(CUI)는 관통홀(VH) 내부를 채우며 상부로 돌출될 수 있다. 도전 부재(CUI)의 상면은 제1 연결 전극(CNE1)의 제1 부분(WB1)의 상면보다 상부로 돌출될 수 있다. 다만 이에 제한되지 않으며, 도전 부재(CUI)의 상면은 제1 연결 전극(CNE1)의 제1 부분(WB1)의 상면과 동일선 상에 배치될 수도 있다. 도전 부재(CUI)는 제1 연결 전극(CNE1)의 제1 부분(WB1)의 측면, 제3 절연층(PAS3)의 측면 및 제3 연결 전극(CNE3)의 상면에 직접 접촉할 수 있다. 이로써, 도전 부재(CUI)를 통해 제1 연결 전극(CNE1)과 제3 연결 전극(CNE3)이 전기적으로 연결될 수 있다.
제1 연결 전극(CNE1)의 제1 부분(WB1)과 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)가 중첩하는 영역에 관통홀(VH)과 도전 부재(CUI)가 배치된다. 제1 연결 전극(CNE1)으로부터 인가되는 신호는 도전 부재(CUI)를 통해 제1 연결 전극(CNE1)의 제1 부분(WB1)에서 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)로 전달된다. 이 신호는 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)와 제5 연결 전극(CNE5)의 제5 연장부(CN_E5) 사이에 배치된 제3 발광 소자(ED3)에 전달되어 제3 발광 소자(ED3)가 발광한다. 이 신호는 제5 연결 전극(CNE5)의 제5 연장부(CN_E5)를 통해 제4 발광 소자(ED4) 및 제2 발광 소자(ED2)에도 전달되어 제4 발광 소자(ED4)와 제2 발광 소자(ED2)도 마찬가지로 발광할 수 있다. 반면, 제1 발광 소자(ED1)는 제3 연결 전극(CNE3)의 제1 연장부(CN_E1)가 플로팅 상태이므로, 발광하지 않는다. 결과적으로, 리페어 공정을 통해 제1 발광 소자(ED1)를 제외한 나머지 제2 발광 소자(ED2), 제3 발광 소자(ED3) 및 제4 발광 소자(ED4)를 발광시켜 암점 불량을 해소할 수 있다.
도 12 내지 도 16에서는, 제3 연결 전극(CNE3)의 제1 연결부(CN_B1)가 단선된 경우, 제1 연결 전극(CNE1)의 제1 부분(WB1)과 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)가 중첩하는 영역에 관통홀(VH)과 도전 부재(CUI)를 형성하여 리페어한 것을 나타내었다. 이와는 달리, 제5 연결 전극(CNE5)의 제3 부분(WB3)과 제3 연결 전극(CNE3)의 제1 연장부(CN_E2)가 중첩하는 영역에 관통홀과 도전 부재를 형성하여, 제5 연결 전극(CNE5)과 제3 연결 전극(CNE3)을 연결시킬 수 있다. 이 경우, 제3 발광 소자(ED3)는 발광하지 않지만, 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)는 직렬로 연결되어 발광할 수 있다.
또한, 도시되지 않았지만, 제4 연결 전극(CNE4)의 제2 연결부(CN_B2)가 단선될 수도 있다. 이때, 제2 연결 전극(CNE2)의 제2 부분(WB2)과 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)가 중첩하는 영역에 관통홀과 도전 부재를 형성하여, 제2 연결 전극(CNE2)과 제4 연결 전극(CNE4)을 연결시킬 수 있다. 이 경우, 제2 발광 소자(ED2)는 발광하지 않지만, 제1 발광 소자(ED1), 제3 발광 소자(ED3) 및 제4 발광 소자(ED4)는 직렬로 연결되어 발광할 수 있다. 또 다른 예로, 제5 연결 전극(CNE5)의 제4 부분(WB4)과 제4 연결 전극(CNE4)의 제3 연장부(CN_E3)가 중첩하는 영역에 관통홀과 도전 부재를 형성하여, 제4 연결 전극(CNE4)과 제5 연결 전극(CNE5)을 연결시킬 수 있다. 이 경우, 제4 발광 소자(ED4)는 발광하지 않지만, 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)는 직렬로 연결되어 발광할 수 있다.
한편, 일 실시예에 따른 표시 장치(10)는 연결 전극(CNE)들의 구조가 다양하게 변경될 수 있다. 이하, 다른 도면을 더 참조하여 표시 장치(10)의 다른 실시예들에 대하여 설명하기로 한다.
도 17은 다른 실시예에 따른 일 서브 화소를 나타낸 평면도이다. 도 18은 일 실시예에 따른 제1 연결 전극, 제2 연결 전극 및 제5 연결 전극을 개략적으로 나타낸 평면도이다. 도 19는 일 실시예에 따른 제3 연결 전극과 제4 연결 전극을 개략적으로 나타낸 평면도이다. 도 20은 일 실시예에 따른 연결 전극들을 개략적으로 나타낸 평면도이다. 도 21은 일 실시예에 따른 연결 전극들, 관통홀 및 도전 부재를 개략적으로 나타낸 평면도이다. 도 22는 도 21의 Q6-Q6'선을 따라 자른 단면을 나타내었다.
도 17 내지 도 20을 참조하면, 일 실시예에 따른 표시 장치는 연결 전극(CNE)들의 구조가 다르다는 점에서 전술한 도 3 내지 16의 실시예와 차이가 있다. 하기에서는 전술한 실시예에서 설명된 구성과 중복되는 구성에 대한 설명은 생략하고 차이가 있는 구성에 대해 설명하기로 한다.
제1 연결 전극(CNE1)은 제1 연결 전극(CNE1)이 연장된 제2 방향(DR2)과 교차하는 제4 방향(DR4)으로 돌출된 제1 돌출부(PB1)를 포함할 수 있다. 제1 돌출부(PB1)는 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치된 제1 연결 전극(CNE1)의 말단에서 제4 방향(DR4)으로 돌출된 부분일 수 있다. 제1 돌출부(PB1)는 제3 연결 전극(CNE3)의 일부와 중첩할 수 있으며, 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)로부터 제4 방향(DR4)으로 돌출된 제2 돌출부(PB2)와 중첩할 수 있다. 제1 연결 전극(CNE1)과 제3 연결 전극(CNE3)은 제3 절연층(PAS3)이 사이에 배치되어 제3 방향(DR3)으로 서로 이격될 수 있다. 제1 연결 전극(CNE1)의 제1 돌출부(PB1)를 제외한 나머지 부분 중 일부는 제3 연결 전극(CNE3)의 제1 연결부(CN_B1)와 중첩할 수 있다. 반면, 제1 연결 전극(CNE1)의 제1 돌출부(PB1)는 제3 연결 전극(CNE3)의 제1 연결부(CN_B1)와 제4 방향(DR4)으로 이격되어 비중첩할 수 있다.
제3 연결 전극(CNE3)은 제1 연결부(CN_B1)로부터 제4 방향(DR4)으로 돌출된 제2 돌출부(PB2)를 포함할 수 있다. 제2 돌출부(PB2)는 제1 연결 전극(CNE3)의 일부와 중첩할 수 있으며, 제1 연결 전극(CNE1)의 제1 돌출부(PB1)와 중첩할 수 있다. 제1 연결 전극(CNE1)과 제3 연결 전극(CNE3)은 제3 절연층(PAS3)이 사이에 배치되어 제3 방향(DR3)으로 서로 이격될 수 있다. 제3 연결 전극(CNE3)의 제1 연결부(CN_B1)는 제1 연결 전극(CNE1) 및 제5 연결 전극(CNE5)의 제5 연장부(CN_E5)와 중첩할 수 있다. 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)는 제1 연결 전극(CNE1)과 제2 방향(DR2)으로 이격되어 비중첩할 수 있다.
제4 연결 전극(CNE4)은 제2 연결부(CN_B2)로부터 제1 방향(DR1)으로 돌출된 제3 돌출부(PB3)를 포함할 수 있다. 제3 돌출부(PB3)는 제5 연결 전극(CNE5)의 일부와 중첩할 수 있으며, 제5 연결 전극(CNE5)의 제4 돌출부(PB4)와 중첩할 수 있다. 제4 연결 전극(CNE4)과 제5 연결 전극(CNE5)은 제3 절연층(PAS3)이 사이에 배치되어 제3 방향(DR3)으로 서로 이격될 수 있다. 제4 연결 전극(CNE4)의 제2 연결부(CN_B2)는 제2 연결 전극(CNE2) 및 제5 연결 전극(CNE5)의 제6 연장부(CN_E6)와 중첩할 수 있다. 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)는 제2 연결 전극(CNE2)과 제2 방향(DR2)으로 이격되어 비중첩할 수 있다.
제5 연결 전극(CNE5)은 제6 연장부(CN_E6)에서 제1 방향(DR1)으로 돌출된 제4 돌출부(PB4)를 포함할 수 있다. 제4 돌출부(PB4)는 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치된 제5 연결 전극(CNE5)의 제6 연장부(CN_E6)의 말단 부분에서 제1 방향(DR1)으로 돌출된 영역일 수 있다. 제4 돌출부(PB4)는 제4 연결 전극(CNE4)의 일부와 중첩할 수 있으며, 제4 연결 전극(CNE4)의 제3 돌출부(PB3)와 중첩할 수 있다. 제5 연결 전극(CNE5)의 제6 연장부(CN_E6)는 제4 연결 전극(CNE4)과 제2 방향(DR2)으로 이격되어 비중첩할 수 있다. 제5 연결 전극(CNE5)과 제4 연결 전극(CNE4)은 제3 절연층(PAS3)이 사이에 배치되어 제3 방향(DR3)으로 서로 이격될 수 있다.
일 실시예에서는 제3 연결 전극(CNE3)의 제1 연결부(CN_B1)가 단선된 경우, 제1 연결 전극(CNE1)의 제1 돌출부(PB1)와 중첩하는 제3 연결 전극(CNE3)의 제2 돌출부(PB2)를 서로 연결시켜 리페어할 수 있다. 리페어는 전술한 바와 같이, 레이저를 이용하여 관통홀을 형성하고 도전 부재를 관통홀에 채워 연결 전극들을 연결시킬 수 있다. 구체적으로, 제1 돌출부(PB1)와 제2 돌출부(PB2)의 중첩 지점에 레이저를 조사하여 관통홀을 형성하고 관통홀에 도전 잉크를 채워 제1 연결 전극(CNE1)의 제1 돌출부(PB1)와 제3 연결 전극(CNE3)의 제2 돌출부(PB2)를 도통시킬 수 있다. 또한, 제4 연결 전극(CNE4)의 제2 연결부(CN_B2)가 단선된 경우, 제4 연결 전극(CNE4)의 제3 돌출부(PB3)와 중첩하는 제5 연결 전극(CNE5)의 제4 돌출부(PB4)를 서로 연결시켜 리페어할 수 있다.
도 21 및 도 22를 참조하면, 일 실시예에서는 제3 연결 전극(CNE3)의 제1 연결부(CN_B1)가 단선된 경우, 제1 연결 전극(CNE1)의 제1 돌출부(PB1)와 중첩하는 제3 연결 전극(CNE3)의 제2 돌출부(PB2)를 서로 연결시켜 리페어할 수 있다.
제3 연결 전극(CNE3)의 제2 돌출부(PB2)와 중첩하는 제1 연결 전극(CNE1)의 제1 돌출부(PB1)에 레이저를 조사하여 관통홀(VH)을 형성하고, 관통홀(VH)에 도전 잉크를 도포하여 도전 부재(CUI)를 형성한다. 제3 연결 전극(CNE3)의 제2 돌출부(PB2)는 레이저에 의해 표면 일부가 더 제거되어, 두께가 상대적으로 작은 홈(GR)이 형성될 수 있다. 관통홀(VH)에는 제1 연결 전극(CNE1)의 제1 돌출부(PB1)의 측면, 제3 절연층(PAS3)의 측면, 및 제3 연결 전극(CNE3)의 제2 돌출부(PB2)의 상면이 노출된다.
도전 부재(CUI)는 관통홀(VH) 내부를 채우며 상부로 돌출될 수 있다. 도전 부재(CUI)의 상면은 제1 연결 전극(CNE1)의 제1 돌출부(PB1)의 상면보다 상부로 돌출될 수 있다. 다만 이에 제한되지 않으며, 도전 부재(CUI)의 상면은 제1 연결 전극(CNE1)의 제1 돌출부(PB1)의 상면과 동일선 상에 배치될 수도 있다. 도전 부재(CUI)는 제1 연결 전극(CNE1)의 제1 돌출부(PB1)의 측면, 제3 절연층(PAS3)의 측면 및 제3 연결 전극(CNE3)의 제2 돌출부(PB2)의 상면에 직접 접촉할 수 있다. 이로써, 도전 부재(CUI)를 통해 제1 연결 전극(CNE1)과 제3 연결 전극(CNE3)이 전기적으로 연결될 수 있다.
제1 연결 전극(CNE1)으로부터 인가되는 신호는 도전 부재(CUI)를 통해 제1 연결 전극(CNE1)의 제1 돌출부(PB1)에서 제3 연결 전극(CNE3)의 제2 돌출부(PB2)로 전달된다. 이 신호는 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)와 제5 연결 전극(CNE5)의 제5 연장부(CN_E5) 사이에 배치된 제3 발광 소자(ED3)에 전달되어 제3 발광 소자(ED3)가 발광한다. 또한 이 신호는 제5 연결 전극(CNE5)의 제5 연장부(CN_E5)를 통해 제4 발광 소자(ED4) 및 제2 발광 소자(ED2)에도 전달되어 제4 발광 소자(ED4)와 제2 발광 소자(ED2)도 마찬가지로 발광할 수 있다. 반면, 제1 발광 소자(ED1)는 제3 연결 전극(CNE3)의 제1 연장부(CN_E1)가 플로팅 상태이므로, 발광하지 않는다. 결과적으로, 리페어 공정을 통해 제1 발광 소자(ED1)를 제외한 나머지 제2 발광 소자(ED2), 제3 발광 소자(ED3) 및 제4 발광 소자(ED4)를 발광시켜 암점 불량을 해소할 수 있다.
또한, 도시되지 않았지만, 제4 연결 전극(CNE4)의 제2 연결부(CN_B2)가 단선될 수도 있다. 제5 연결 전극(CNE5)의 제4 돌출부(PB4)와 제4 연결 전극(CNE4)의 제3 돌출부(PB3)가 중첩하는 영역에 관통홀과 도전 부재를 형성하여, 제4 연결 전극(CNE4)과 제5 연결 전극(CNE5)을 연결시킬 수 있다. 이 경우, 제4 발광 소자(ED4)는 발광하지 않지만, 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)는 직렬로 연결되어 발광할 수 있다.
상기와 같이, 실시예들에 따른 표시 장치에 의하면, 연결 전극들을 일부 중첩하도록 배치하여, 연결 전극들의 단선이 발생한 경우 연결 전극들이 중첩된 영역에 관통홀과 도전 부재를 형성하여 리페어할 수 있다. 또한, 실시예들에 따른 표시 장치에 의하면, 연결 전극들의 단선으로 인한 암점 불량을 리페어하여, 생산성을 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 ED: 발광 소자
RME1, RME2, RME3, RME4: 제1 내지 제4 전극
CNE1, CNE2, CNE3, CNE4, CNE5: 제1 내지 제5 연결 전극
PAS1, PAS2, PAS3: 제1 내지 제3 절연층
WB1, WB2, WB3, WB4: 제1 내지 제4 부분
PB1, PB2, PB3, PB4: 제1 내지 제4 돌출부

Claims (20)

  1. 기판 상에 배치되며, 일 방향으로 연장되되 서로 이격된 전극들;
    상기 전극들 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되며, 상기 전극들 사이에 배치되는 발광 소자들;
    상기 발광 소자들 상에 배치되며 상기 일 방향으로 연장된 제2 절연층;
    상기 제2 절연층 및 상기 발광 소자들 상에 배치되며, 상기 발광 소자의 양 단부에 각각 접촉하는 연결 전극들; 및
    상기 연결 전극들 사이에 배치되는 제3 절연층을 포함하며,
    상기 연결 전극들 중 적어도 하나는 일 끝부분이 상기 연결 전극들 중 다른 하나와 중첩하는 표시 장치.
  2. 제1 항에 있어서,
    상기 전극들은 제1 전극 및 제2 전극을 포함하고, 상기 제1 전극의 일측과 상기 제2 전극의 일측 사이에 배치되는 제3 전극 및 상기 제2 전극의 타측과 대향하는 제4 전극을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 연결 전극들은 상기 제1 전극과 중첩하는 제1 연결 전극, 상기 제2 전극과 중첩하는 제2 연결 전극, 상기 제3 전극과 중첩하여 연장되되 일부 절곡되어 상기 제1 전극과 중첩하는 제3 연결 전극, 상기 제4 전극과 중첩하여 연장되되 일부 절곡되어 상기 제2 전극과 중첩하는 제4 연결 전극, 및 상기 제3 전극과 중첩하여 연장되되 일부 절곡되어 상기 제4 전극과 중첩하는 제5 연결 전극을 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제3 연결 전극은 상기 제3 전극과 중첩하는 제1 연장부, 상기 제1 전극과 중첩하는 제2 연장부, 및 상기 제1 연장부와 상기 제2 연장부를 연결하는 제1 연결부를 포함하고,
    상기 제4 연결 전극은 상기 제4 전극과 중첩하는 제3 연장부, 상기 제2 전극과 중첩하는 제4 연장부, 및 상기 제3 연장부와 상기 제4 연장부를 연결하는 제2 연결부를 포함하며,
    상기 제5 연결 전극은 상기 제3 전극과 중첩하는 제5 연장부, 상기 제4 전극과 중첩하는 제6 연장부, 및 상기 제5 연장부와 상기 제6 연장부를 연결하는 제3 연결부를 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 연결 전극의 상기 일 끝부분은 상기 제1 연결 전극에서 상기 일 방향과 교차하는 타 방향으로 측정된 폭이 가장 큰 제1 부분을 포함하며, 상기 제1 부분은 상기 제3 연결 전극의 상기 제2 연장부와 중첩하는 표시 장치.
  6. 제4 항에 있어서,
    상기 제2 연결 전극은 상기 제2 연결 전극의 끝부분에 배치되며 상기 일 방향과 교차하는 타 방향으로 측정된 폭이 가장 큰 제2 부분을 포함하며, 상기 제2 부분은 상기 제4 연결 전극의 제4 연장부와 중첩하는 표시 장치.
  7. 제4 항에 있어서,
    상기 제5 연결 전극은 상기 제5 연장부의 끝부분에 배치되며 상기 제5 연결 전극에서 상기 일 방향과 교차하는 타 방향으로 측정된 폭이 가장 큰 제3 부분, 및 상기 제6 연장부의 끝부분에 배치되며 상기 타 방향으로 측정된 폭이 가장 큰 제4 부분을 포함하며,
    상기 제3 부분은 상기 제3 연결 전극의 제1 연장부와 중첩하고, 상기 제4 부분은 상기 제4 연결 전극의 제3 연장부와 중첩하는 표시 장치.
  8. 제5 항에 있어서,
    상기 제1 부분 및 상기 제3 절연층을 관통하여 상기 제3 연결 전극의 상기 제2 연장부를 노출하는 관통홀; 및
    상기 제1 부분, 상기 제3 절연층 및 상기 제3 연결 전극의 상기 제2 연장부와 접촉하는 도전 부재를 더 포함하는 표시 장치.
  9. 제4 항에 있어서,
    상기 발광 소자들은 상기 제1 연결 전극과 상기 제3 연결 전극의 상기 제1 연장부 사이에 배치된 제1 발광 소자, 상기 제2 연결 전극과 상기 제4 연결 전극의 상기 제3 연장부 사이에 배치된 제2 발광 소자, 상기 제3 연결 전극의 상기 제2 연장부와 상기 제5 연결 전극의 상기 제5 연장부 사이에 배치된 제3 발광 소자, 및 상기 제4 연결 전극의 상기 제4 연장부와 상기 제5 연결 전극의 상기 제6 연장부 사이에 배치된 제4 발광 소자를 포함하는 표시 장치.
  10. 기판 상에 배치되며, 일 방향으로 연장되되 서로 이격된 전극들;
    상기 전극들 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되며, 상기 전극들 사이에 배치되는 발광 소자들;
    상기 발광 소자들 상에 배치되며 상기 일 방향으로 연장된 제2 절연층;
    상기 제2 절연층 및 상기 발광 소자들 상에 배치되며, 상기 발광 소자의 양 단부에 각각 접촉하는 연결 전극들;
    상기 연결 전극들 사이에 배치되는 제3 절연층;
    상기 상기 연결 전극들 중 어느 하나와 상기 제3 절연층을 관통하는 관통홀; 및
    상기 관통홀을 채우며 배치되는 도전 부재를 포함하며,
    상기 연결 전극들 중 적어도 하나는 일 끝부분이 상기 연결 전극들 중 다른 하나와 중첩하고,
    상기 관통홀은 상기 끝부분을 관통하여 상기 끝부분과 중첩하는 상기 연결 전극들 중 다른 하나를 노출하고,
    상기 도전 부재는 상기 관통홀을 통해 상기 끝부분, 상기 제3 절연층 및 상기 연결 전극들 중 다른 하나와 접촉하는 표시 장치.
  11. 제10 항에 있어서,
    상기 전극들은 제1 전극 및 제2 전극을 포함하고, 상기 제1 전극의 일측과 상기 제2 전극의 일측 사이에 배치되는 제3 전극 및 상기 제2 전극의 타측과 대향하는 제4 전극을 포함하며,
    상기 연결 전극들은 상기 제1 전극과 중첩하는 제1 연결 전극, 상기 제2 전극과 중첩하는 제2 연결 전극, 상기 제3 전극과 중첩하여 연장되되 일부 절곡되어 상기 제1 전극과 중첩하는 제3 연결 전극, 상기 제4 전극과 중첩하여 연장되되 일부 절곡되어 상기 제2 전극과 중첩하는 제4 연결 전극, 및 상기 제3 전극과 중첩하여 연장되되 일부 절곡되어 상기 제4 전극과 중첩하는 제5 연결 전극을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제3 연결 전극은 상기 제3 전극과 중첩하는 제1 연장부, 상기 제1 전극과 중첩하는 제2 연장부, 및 상기 제1 연장부와 상기 제2 연장부를 연결하는 제1 연결부를 포함하고,
    상기 제4 연결 전극은 상기 제4 전극과 중첩하는 제3 연장부, 상기 제2 전극과 중첩하는 제4 연장부, 및 상기 제3 연장부와 상기 제4 연장부를 연결하는 제2 연결부를 포함하며,
    상기 제5 연결 전극은 상기 제3 전극과 중첩하는 제5 연장부, 상기 제4 전극과 중첩하는 제6 연장부, 및 상기 제5 연장부와 상기 제6 연장부를 연결하는 제3 연결부를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 연결 전극의 상기 끝부분은 상기 제1 연결 전극에서 상기 일 방향과 교차하는 타 방향으로 측정된 폭이 가장 큰 제1 부분을 포함하며, 상기 제1 부분은 상기 제3 연결 전극의 상기 제2 연장부와 중첩하는 표시 장치.
  14. 제12 항에 있어서,
    상기 제2 연결 전극은 상기 제2 연결 전극의 끝부분에 배치되며 상기 일 방향과 교차하는 타 방향으로 측정된 폭이 가장 큰 제2 부분을 포함하며, 상기 제2 부분은 상기 제4 연결 전극의 제4 연장부와 중첩하고,
    상기 제5 연결 전극은 상기 제5 연장부의 끝부분에 배치되며 상기 제5 연결 전극에서 상기 일 방향과 교차하는 타 방향으로 측정된 폭이 가장 큰 제3 부분 및 상기 제6 연장부의 끝부분에 배치되며 상기 타 방향으로 측정된 폭이 가장 큰 제4 부분을 포함하며, 상기 제3 부분은 상기 제3 연결 전극의 제1 연장부와 중첩하고, 상기 제4 부분은 상기 제4 연결 전극의 제3 연장부와 중첩하는 표시 장치.
  15. 제13 항에 있어서,
    상기 관통홀은 상기 제1 부분 및 상기 제3 절연층을 관통하여 상기 제3 연결 전극의 상기 제2 연장부를 노출하고,
    상기 도전 부재는 상기 제1 부분, 상기 제3 절연층 및 상기 제3 연결 전극의 상기 제2 연장부와 접촉하는 표시 장치.
  16. 기판 상에 배치되며, 일 방향으로 연장되되 서로 이격된 전극들;
    상기 전극들 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되며, 상기 전극들 사이에 배치되는 발광 소자들;
    상기 발광 소자들 상에 배치되며 상기 일 방향으로 연장된 제2 절연층;
    상기 제2 절연층 및 상기 발광 소자들 상에 배치되며, 상기 발광 소자의 양 단부에 각각 접촉하는 연결 전극들; 및
    상기 연결 전극들 사이에 배치되는 제3 절연층을 포함하며,
    상기 연결 전극들 중 적어도 둘 이상은 상기 일 방향과 교차하는 타 방향으로 돌출된 돌출부를 각각 포함하되, 상기 돌출부 중 어느 하나는 상기 연결 전극들 중 다른 하나의 돌출부와 중첩하는 표시 장치.
  17. 제16 항에 있어서,
    상기 전극들은 제1 전극 및 제2 전극을 포함하고, 상기 제1 전극의 일측과 상기 제2 전극의 일측 사이에 배치되는 제3 전극 및 상기 제2 전극의 타측과 대향하는 제4 전극을 포함하며,
    상기 연결 전극들은 상기 제1 전극과 중첩하는 제1 연결 전극, 상기 제2 전극과 중첩하는 제2 연결 전극, 상기 제3 전극과 중첩하여 연장되되 일부 절곡되어 상기 제1 전극과 중첩하는 제3 연결 전극, 상기 제4 전극과 중첩하여 연장되되 일부 절곡되어 상기 제2 전극과 중첩하는 제4 연결 전극, 및 상기 제3 전극과 중첩하여 연장되되 일부 절곡되어 상기 제4 전극과 중첩하는 제5 연결 전극을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제3 연결 전극은 상기 제3 전극과 중첩하는 제1 연장부, 상기 제1 전극과 중첩하는 제2 연장부, 및 상기 제1 연장부와 상기 제2 연장부를 연결하는 제1 연결부를 포함하고,
    상기 제4 연결 전극은 상기 제4 전극과 중첩하는 제3 연장부, 상기 제2 전극과 중첩하는 제4 연장부, 및 상기 제3 연장부와 상기 제4 연장부를 연결하는 제2 연결부를 포함하며,
    상기 제5 연결 전극은 상기 제3 전극과 중첩하는 제5 연장부, 상기 제4 전극과 중첩하는 제6 연장부, 및 상기 제5 연장부와 상기 제6 연장부를 연결하는 제3 연결부를 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 연결 전극은 상기 제1 연결 전극의 말단에서 상기 타 방향으로 돌출된 제1 돌출부를 포함하고, 상기 제3 연결 전극은 상기 제1 연결부에서 상기 타 방향으로 돌출된 제2 돌출부를 포함하며,
    상기 제1 돌출부는 상기 제2 돌출부와 중첩하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 돌출부 및 상기 제3 절연층을 관통하여 상기 제2 돌출부를 노출하는 관통홀; 및
    상기 관통홀을 통해 상기 제1 돌출부, 상기 제3 절연층 및 상기 제2 돌출부에 접촉하는 도전 부재를 더 포함하는 표시 장치.
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