CN115701255A - 显示装置 - Google Patents

显示装置 Download PDF

Info

Publication number
CN115701255A
CN115701255A CN202210778570.8A CN202210778570A CN115701255A CN 115701255 A CN115701255 A CN 115701255A CN 202210778570 A CN202210778570 A CN 202210778570A CN 115701255 A CN115701255 A CN 115701255A
Authority
CN
China
Prior art keywords
layer
electrode
disposed
pad
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210778570.8A
Other languages
English (en)
Inventor
车娜贤
申东熹
禹珉圭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of CN115701255A publication Critical patent/CN115701255A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03466—Conformal deposition, i.e. blanket deposition of a conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03622—Manufacturing methods by patterning a pre-deposited material using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05562—On the entire exposed surface of the internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/245—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82106—Forming a build-up interconnect by subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/053—Oxides composed of metals from groups of the periodic table
    • H01L2924/0549—Oxides composed of metals from groups of the periodic table being a combination of two or more materials provided in the groups H01L2924/0531 - H01L2924/0546
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

显示装置包括：衬底，包括显示区域和焊盘区域；第一导电层，设置在衬底上且包括设置在显示区域中的第一信号线；缓冲层，设置在第一导电层上；半导体层，在显示区域中设置在缓冲层上；栅极绝缘膜，设置在半导体层上；第二导电层，设置在栅极绝缘膜上且包括晶体管的在显示区域中分别与半导体层、半导体层的一侧和另一侧重叠的栅电极、第一个电极和第二个电极，且晶体管的第一个电极通过穿透缓冲层和栅极绝缘膜的接触孔连接到第一信号线；第一焊盘，在焊盘区域中设置在衬底上且由焊盘开口暴露；第一绝缘层，设置在第二导电层和第一焊盘上；以及发光元件，在显示区域中设置在第一绝缘层上，其中第一焊盘由第一导电层或第二导电层形成。

Description

显示装置
技术领域
本公开涉及显示装置。
背景技术
显示装置的重要性已随着多媒体的发展而增加。因此，已经使用了各种类型的显示装置，诸如有机发光显示器和液晶显示器(LCD)。
显示装置是显示图像的装置，并且包括显示面板，诸如有机发光显示面板或液晶显示面板。显示面板可以包括发光元件，其可以是发光二极管(LED)。发光二极管的示例包括使用有机材料作为发光材料的有机发光二极管(OLED)、使用无机材料作为发光材料的无机发光二极管等。
发明内容
本公开的方面提供了包括具有高可靠性的布线焊盘的显示装置。
本公开的方面还提供了具有提高的工艺效率的制造显示装置的方法。
然而，本公开的方面不限于本文中阐述的那些。通过参考以下给出的本公开的详细描述，本公开的以上和其它方面对于本公开所属领域的普通技术人员将变得更加显而易见。
根据本公开的方面，显示装置包括：衬底，包括显示区域和焊盘区域；第一导电层，设置在衬底上，并且包括设置在显示区域中的第一信号线；缓冲层，设置在第一导电层上；半导体层，在显示区域中设置在缓冲层上；栅极绝缘膜，设置在半导体层上；第二导电层，设置在栅极绝缘膜上，并且包括晶体管的在显示区域中与半导体层重叠的栅电极、晶体管的设置成在显示区域中与半导体层的一侧重叠并且通过穿透缓冲层和栅极绝缘膜的接触孔连接到第一信号线的第一个电极以及晶体管的设置成在显示区域中与半导体层的另一侧重叠的第二个电极；第一焊盘，在焊盘区域中设置在衬底上，并且由焊盘开口暴露；第一绝缘层，设置在第二导电层和第一焊盘上；以及发光元件，在显示区域中设置在第一绝缘层上，其中，第一焊盘由第一导电层或第二导电层形成。
根据本公开的另一方面，显示装置包括：衬底，包括显示区域和焊盘区域；第一导电层，设置在衬底上并且包括设置在显示区域中的第一信号线和设置在焊盘区域中的第一焊盘；缓冲层，设置在第一导电层上；半导体层，在显示区域中设置在缓冲层上；栅极绝缘膜，设置在半导体层上；第二导电层，设置在栅极绝缘膜上，并且包括晶体管的在显示区域中与半导体层重叠的栅电极、晶体管的设置成在显示区域中与半导体层的一侧重叠的第一个电极以及晶体管的设置成在显示区域中与半导体层的另一侧重叠的第二个电极；第一绝缘层，设置在第二导电层上；发光元件，在显示区域中设置在第一绝缘层上；第一接触电极，设置在显示区域中，并且将晶体管的第一个电极和发光元件的一端彼此电连接；以及焊盘电极，设置在焊盘区域中，并且通过穿透缓冲层和第一绝缘层的焊盘开口电连接到第一焊盘，其中，晶体管的第一个电极通过穿透缓冲层和栅极绝缘膜的接触孔电连接到第一信号线。
其它实施方式的详细内容在详细描述中进行了描述，并且被示出在附图中。
对于根据一个或更多个实施方式的显示装置，掩模工艺的数量被最小化，并且抑制了构成布线焊盘的导电层与反应性材料之间的直接接触，从而可以提高布线焊盘的可靠性。
本公开的效果不限于上述效果，并且各种其它效果包括在说明书中。
附图说明
通过参考附图详细描述本公开的实施方式，本公开的以上和其它方面及特征将变得更加显而易见，在附图中：
图1是根据一个或更多个实施方式的显示装置的示意性平面图；
图2是示出根据一个或更多个实施方式的包括在显示装置中的布线的示意性布局图；
图3是示出根据一个或更多个实施方式的显示装置的一个像素的示意性平面布局图；
图4是根据一个或更多个实施方式的显示装置的剖视图；
图5是根据一个或更多个实施方式的发光元件的示意性立体图；
图6是根据一个或更多个实施方式的显示装置的放大剖视图；
图7至图19是示出制造图4的显示装置的工艺的剖视图；
图20是根据一个或更多个其它实施方式的显示装置的剖视图；
图21是根据又一个或更多个其它实施方式的显示装置的剖视图；
图22是根据又一个或更多个其它实施方式的显示装置的剖视图；
图23至图32是示出制造图22的显示装置的工艺的剖视图；
图33是根据又一个或更多个其它实施方式的显示装置的剖视图；以及
图34是根据又一个或更多个其它实施方式的显示装置的剖视图。
具体实施方式
现在将在下文中参考其中示出了本公开的实施方式的附图更充分地描述本公开。然而，实施方式可以以不同的形式来实施，并且不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式是为了使本公开将是透彻且完整的，并且将向本领域技术人员充分传达本公开的范围。
还将理解的是，当层被称为“在”另一层或衬底“上”时，其可以直接在另一层或衬底上，或者也可以存在居间的层。在整个说明书中，相同的附图标记指示相同的部件。
将理解的是，尽管本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不背离本发明的教导的情况下，以下讨论的第一元件可以被称为第二元件。类似地，第二元件也可以被称为第一元件。
在下文中，将参考附图描述本公开的实施方式。
图1是根据一个或更多个实施方式的显示装置的示意性平面图。
参考图1，显示装置10显示运动图像或静止图像。显示装置10可以表示提供显示屏的所有电子装置。例如，在显示装置10中可以包括提供显示屏的电视、膝上型计算机、监视器、广告牌、物联网(IoT)装置、移动电话、智能电话、平板个人计算机(PC)、电子手表、智能手表、手表电话、头戴式显示器、移动通信终端、电子记事簿、电子书、便携式多媒体播放器(PMP)、导航装置、游戏机、数码相机、摄像机等。
显示装置10包括提供显示屏的显示面板。显示面板的示例包括无机发光二极管显示面板、有机发光显示面板、量子点发光显示面板、等离子体显示面板、场发射显示面板等。在下文中，将通过示例的方式描述将无机发光二极管显示面板用作显示面板的示例的情况，但是本公开不限于此，并且如果适用的话，可以将相同的技术思想应用于其它显示面板。
在下文中，在用于描述显示装置10的一个或更多个实施方式的附图中限定了第一方向DR1、第二方向DR2和第三方向DR3。第一方向DR1和第二方向DR2可以是在一个平面中彼此垂直的方向。第三方向DR3可以是与第一方向DR1和第二方向DR2所在平面垂直的方向。第三方向DR3垂直于第一方向DR1和第二方向DR2中的每个。在用于描述显示装置10的一个或更多个实施方式中，第三方向DR3表示显示装置10的厚度方向(或显示方向)。
显示装置10在平面图中可以具有矩形形状，其中在第一方向DR1上延伸的边比在第二方向DR2上延伸的边长，并且其包括长边和短边。显示装置10的长边和短边在平面图中相交的拐角部分可以是直角的，但不限于此，并且也可以具有圆润的曲形形状。显示装置10的形状不限于以上描述的那些，并且可以被不同地修改。例如，在平面图中，显示装置10的形状也可以是其它形状，诸如正方形形状、其它多边形形状、圆形形状以及具有圆润拐角(顶点)的四边形形状。
显示装置10的显示表面可以设置在显示装置10的在第三方向DR3(其是厚度方向)上的一侧上。在用于描述显示装置10的实施方式中，除非另有说明，否则“上部分”是在第三方向DR3上的一侧，并且表示显示方向，并且“上表面”表示面向在第三方向DR3上的一侧的表面。此外，“下部分”是在第三方向DR3上的另一侧，并且表示与显示方向相反的方向，并且“下表面”表示面向在第三方向DR3上的另一侧的表面。此外，“左”、“右”、“上”和“下”表示在平面图中观察显示装置10时的方向。例如，“右侧”表示在第一方向DR1上的一侧，“左侧”表示在第一方向DR1上的另一侧，“上侧”表示在第二方向DR2上的一侧，并且“下侧”表示在第二方向DR2上的另一侧。
显示装置10可以包括显示区域DPA和非显示区域NDA。显示区域DPA是可以在其中显示图像的区域，并且非显示区域NDA是在其中不显示图像的区域。
显示区域DPA的形状可以遵循显示装置10的形状。例如，类似于显示装置10的整体形状，显示区域DPA在平面图中可以具有矩形形状。显示区域DPA可以基本上占据显示装置10的中央。
显示区域DPA可以包括多个像素PX。多个像素PX可以以矩阵形式布置。每个像素PX的形状在平面图中可以是矩形形状或正方形形状。在一个或更多个实施方式中，每个像素PX可以包括由无机颗粒制成的多个发光元件。
非显示区域NDA可以设置在显示区域DPA周围。非显示区域NDA可以完全地或部分地围绕显示区域DPA。非显示区域NDA可以构成显示装置10的边框。
图2是示出根据一个或更多个实施方式的包括在显示装置中的布线的示意性布局图。
参考图2，显示装置10可以包括多个布线。多个布线可以包括第一电压线VL1、第二电压线VL2、数据线DTL、第一扫描线SL1、第二扫描线SL2和初始化电压线VIL。此外，尽管在图2中未示出，但是还可以在显示装置10中设置其它布线。包括在显示装置10中的多个布线可以由将在稍后描述的电路元件层的第一导电层110或第二导电层130(例如，参见图4)形成。
同时，在本说明书中，术语“连接”可以不仅意指任何一个构件通过与另一构件的物理接触连接到另一构件，而且还意指任何一个构件通过其它构件连接到另一构件。此外，可以理解的是，作为一个一体构件的任何一个部分和另一部分由于其是一体的构件而互连。此外，任何一个构件和另一构件之间的连接可以被解释为除了通过它们之间的直接接触的连接之外还包括通过其它构件的电连接的含义。
第一扫描线SL1和第二扫描线SL2可以分别包括在第一方向DR1上延伸的部分。第一扫描线SL1和第二扫描线SL2还可以分别包括在第二方向DR2上延伸的部分。第一扫描线SL1和第二扫描线SL2的在第一方向DR1上延伸的部分以及第一扫描线SL1和第二扫描线SL2的在第二方向DR2上延伸的部分可以由设置在不同层上的导电层形成。在第二方向DR2上延伸的第一扫描线SL1和第二扫描线SL2的一端可以连接到与扫描驱动器连接的扫描焊盘WPD_SC。第一扫描线SL1和第二扫描线SL2可以设置成从设置在非显示区域NDA中的焊盘区域PDA延伸到显示区域DPA。
多个数据线DTL可以在第二方向DR2上延伸。在多个数据线DTL中，三个数据线DTL形成一个组，并且设置成彼此相邻和彼此邻近。相应的数据线DTL可以设置成从设置在非显示区域NDA中的焊盘区域PDA延伸到显示区域DPA。
初始化电压线VIL可以在第二方向DR2上延伸。初始化电压线VIL可以设置成与数据线DTL间隔开。初始化电压线VIL可以设置成从设置在非显示区域NDA中的焊盘区域PDA延伸到显示区域DPA。
第一电压线VL1和第二电压线VL2可以包括在第二方向DR2上延伸的部分。第一电压线VL1和第二电压线VL2还可以包括在第一方向DR1上延伸的部分。第一电压线VL1和第二电压线VL2的在第一方向DR1上延伸的部分以及第一电压线VL1和第二电压线VL2的在第二方向DR2上延伸的部分可以由设置在不同层上的导电层形成。第一电压线VL1和第二电压线VL2可以具有网状结构，但不限于此。
数据线DTL、初始化电压线VIL、第一电压线VL1和第二电压线VL2可以电连接到至少一个布线焊盘WPD。每个布线焊盘WPD可以设置在包括在非显示区域NDA中的焊盘区域PDA中。焊盘区域PDA可以设置在设置成与显示装置10的第一长边(图2中的下侧)相邻的非显示区域NDA中。然而，焊盘区域PDA的位置不限于此，并且可以被不同地修改。
第一扫描线SL1和第二扫描线SL2的布线焊盘(下文中，称为“扫描焊盘”)WPD_SC、数据线DTL的布线焊盘(下文中，称为“数据焊盘”)WPD_DT、初始化电压线VIL的布线焊盘(下文中，称为“初始化电压焊盘”)WPD_Vint、第一电压线VL1的布线焊盘(下文中，称为“第一电压焊盘”)WPD_VL1和第二电压线VL2的布线焊盘(下文中，称为“第二电压焊盘”)WPD_VL2可以设置于设置在显示区域DPA的下侧处的焊盘区域PDA中。外部装置可以安装在布线焊盘WPD上。外部装置可以通过各向异性导电膜、超声接合等安装在布线焊盘WPD上。同时，已在图2中示出了其中设置有多个布线焊盘WPD的焊盘区域PDA设置在显示区域DPA的下侧处，但是本公开不限于此。
显示装置10的每个像素PX包括像素驱动电路。以上描述的布线可以在穿过相应像素PX或相应像素PX周围的同时将驱动信号施加到相应的像素驱动电路。像素驱动电路可以包括晶体管和电容器。每个像素驱动电路中的晶体管和电容器的数量可以被不同地修改。
图3是示出根据一个或更多个实施方式的显示装置的一个像素的示意性平面布局图。
参考图3，根据一个或更多个实施方式的显示装置10的一个像素PX可以包括多个发光元件ED、第一层200、第二层700和堤部层400。多个发光元件ED、第一层200和第二层700可以设置在每个像素PX中。
显示装置10的每个像素PX可以包括发射区域EMA和非发射区域。发射区域EMA可以限定为其中发射从发光元件ED发射的光的区域，并且非发射区域可以限定为其中从发光元件ED发射的光不到达并且因此不发射光的区域。
发射区域EMA可以包括其中设置有发光元件ED的区域和与其相邻的区域。此外，发射区域EMA还可以包括其中从发光元件ED发射的光被其它构件反射或折射并且然后被发射的区域。
每个像素PX还可以包括设置在非发射区域中的子区域SA。发光元件ED可以不设置在子区域SA中。在一个像素PX中，在平面图中，子区域SA可以设置在发射区域EMA的在第二方向DR2上的一侧或另一侧上。例如，在一个像素PX中，在平面图中，子区域SA可以设置在发射区域EMA的上侧上。子区域SA可以设置于在第二方向DR2上彼此相邻的像素PX的发射区域EMA之间。
子区域SA可以包括其中第一层200的第一电极210和第二电极220分别通过接触部分CT1和CT2电连接到第二层700的第一接触电极710和第二接触电极720的区域。
子区域SA可以包括分离部分ROP。分离部分ROP可以是其中包括在沿着第二方向DR2彼此相邻的相应像素PX中的第一层200彼此分离的区域。
第一层200可以设置成遍及发射区域EMA和子区域SA。第一层200可以包括在第二方向DR2上延伸并且在第一方向DR1上彼此间隔开的多个电极。例如，第一层200可以包括第一电极210和第二电极220。
第一电极210和第二电极220可以设置成遍及每个像素PX的发射区域EMA和子区域SA，但是可以在定位于子区域SA中的分离部分ROP中分别与在第二方向DR2上相邻的像素PX中包括的第一电极210和第二电极220间隔开。
可以在制造显示装置10的工艺中的用于对准多个发光元件ED的工艺之后形成在每个像素PX的分离部分ROP中分离的第一电极210和第二电极220。例如，在制造显示装置10的工艺中的用于对准多个发光元件ED的工艺中，可以使用在第二方向DR2上延伸的对准线来生成电场，并且可以通过在对准线上生成的电场通过接收介电泳力来对准多个发光元件ED。在执行用于对准发光元件ED的工艺之后，将多个对准线在定位于每个像素PX的子区域SA中的分离部分ROP中分离，使得可以形成如图3中所示的在每个像素PX的分离部分ROP中分离的第一电极210和第二电极220。
第一电极210可以通过第一电极接触孔CTD电连接到将在稍后描述的电路元件层。第二电极220可以通过第二电极接触孔CTS电连接到将在稍后描述的电路元件层。
第一电极210通过第一电极接触孔CTD电连接到电路元件层，并且第二电极220通过第二电极接触孔CTS电连接到电路元件层，使得施加到电路元件层的电信号可以分别经由第一电极210和第二电极220传递到发光元件ED的两端。
同时，已在图3中示出了第一电极接触孔CTD和第二电极接触孔CTS设置成在第三方向DR3上与堤部层400的第一堤部430重叠，但是第一电极接触孔CTD和第二电极接触孔CTS的位置不限于此。
堤部层400可以包括彼此间隔开的第一子堤部410、第二子堤部420和第一堤部430。
第一堤部430可以设置成跨过相应的像素PX之间的边界，以划分相邻的像素PX，并且可以划分发射区域EMA和子区域SA。第一堤部430可以通过包括在平面图中在第一方向DR1和第二方向DR2上延伸的部分而在平面图中设置成网格图案。
如稍后描述的，第一堤部430可以形成为具有比第一子堤部410和第二子堤部420高的高度，以允许在制造显示装置10的工艺中的用于对准发光元件ED的喷墨印刷工艺中油墨(其中分散有多个发光元件ED)不在相邻的像素PX中混合并且被喷射到发射区域EMA中。即，第一堤部430可以设置成围绕子区域SA和发射区域EMA，以便将子区域SA和发射区域EMA划分开，并且在用于对准多个发光元件ED的喷墨印刷工艺中用于引导其中分散有多个发光元件ED的油墨，使得油墨不被喷射到子区域SA中并且被稳定地喷射到发射区域EMA中。
第一子堤部410和第二子堤部420可以设置在由第一堤部430分隔开的发射区域EMA中。第一子堤部410和第二子堤部420中的每个可以在第二方向DR2上延伸。第一子堤部410和第二子堤部420可以在发射区域EMA中在第一方向DR1上彼此间隔开。
第一子堤部410可以设置成在发射区域EMA中在第三方向DR3上与第一电极210重叠，并且第二子堤部420可以设置成在发射区域EMA中在第三方向DR3上与第二电极220重叠。
多个发光元件ED可以设置在发射区域EMA中。多个发光元件ED可以不设置在子区域SA中。如上所述，第一堤部430形成为将每个像素PX的子区域SA分隔开，使得其中分散有多个发光元件ED的油墨仅被喷射到发射区域EMA中，并且因此，多个发光元件ED可以设置在发射区域EMA中，但可以不设置在子区域SA中。
多个发光元件ED可以在发射区域EMA中设置在第一子堤部410和第二子堤部420之间。多个发光元件ED中的每个可以具有其在一个方向上延伸的形状，并且每个发光元件ED的延伸方向可以基本上垂直于第一电极210和第二电极220的延伸方向。然而，本公开不限于此，并且发光元件ED的延伸方向也可以相对于第一电极210和第二电极220的延伸方向倾斜。发光元件ED可以在其中第一子堤部410和第二子堤部420彼此间隔开并且彼此面对的区域中对准成使得发光元件ED的两端中的至少一端置于第一电极210或第二电极220上。
多个发光元件ED可以彼此间隔开。多个发光元件ED可以设置成在第一子堤部410和第二子堤部420之间沿着第二方向DR2彼此间隔开。多个发光元件ED可以在第一子堤部410和第二子堤部420之间对准成一列，并且设置成在第二方向DR2上彼此相邻的发光元件ED之间的距离可以是随机的。
第二层700可以设置成遍及发射区域EMA和子区域SA。第二层700可以包括多个接触电极。例如，第二层700可以包括第一接触电极710和第二接触电极720。第一接触电极710和第二接触电极720可以分别在第二方向DR2上延伸，并且可以在第一方向DR1上彼此间隔开。
第一接触电极710可以设置成在每个像素PX的发射区域EMA和子区域SA中在第三方向DR3上与第一电极210重叠。第一接触电极710可以设置成在发射区域EMA中与多个发光元件ED的一端重叠。
第一接触电极710可以在子区域SA中通过第一接触部分CT1与第一电极210接触，并且可以在发射区域EMA中与多个发光元件ED的一端接触。第一接触电极710可以与发光元件ED的一端和第一电极210中的每个接触，使得发光元件ED的一端和第一电极210可以经由第一接触电极710彼此电连接。同时，已在图3中示出了第一接触电极710在子区域SA中与第一电极210接触，本公开不限于此。例如，第一接触电极710也可以在每个像素PX的发射区域EMA中与第一电极210接触。
第二接触电极720可以设置成在每个像素PX的发射区域EMA和子区域SA中在第三方向DR3上与第二电极220重叠。第二接触电极720可以设置成在发射区域EMA中与多个发光元件ED的另一端重叠。
第二接触电极720可以在子区域SA中通过第二接触部分CT2与第二电极220接触，并且可以在发射区域EMA中与多个发光元件ED的另一端接触。第二接触电极720可以与发光元件ED的另一端和第二电极220中的每个接触，使得发光元件ED的另一端和第二电极220可以经由第二接触电极720彼此电连接。同时，已在图3中示出了第二接触电极720在子区域SA中与第二电极220接触，本公开不限于此。例如，第二接触电极720也可以在每个像素PX的发射区域EMA中与第二电极220接触。
图4是根据一个或更多个实施方式的显示装置的剖视图。
图4同时示出了显示区域DPA的一部分和非显示区域NDA的一部分的剖面。发射区域EMA和子区域SA的剖面被示出为显示区域DPA的剖面，并且焊盘区域PDA的剖面被示出为非显示区域NDA的剖面。
参考图4，显示装置10可以包括衬底SUB以及设置在衬底SUB上的半导体层、多个导电层和多个绝缘层。半导体层、导电层和绝缘层可以分别构成显示装置10的电路层和显示元件层。
衬底SUB可以是基础衬底或基础构件。衬底SUB可以由诸如玻璃、石英或聚合物树脂的绝缘材料制成。衬底SUB可以是刚性衬底，但也可以是能够弯曲、折叠或卷曲的柔性衬底。
电路元件层可以设置在衬底SUB上。电路元件层可以包括第一导电层110、缓冲层161、半导体层120、栅极绝缘膜162、第二导电层130、钝化层163和过孔层164。
第一导电层110设置在衬底SUB上。第一导电层110可以包括第一电压线VL1、第二电压线VL2、光阻挡图案BML和第一焊盘PE1。即，设置在显示区域DPA中的第一电压线VL1、第二电压线VL2和光阻挡图案BML以及设置在焊盘区域PDA中的第一焊盘PE1可以由第一导电层110形成。然而，本公开不限于此，并且如上所述在第二方向DR2上延伸的数据线DTL、初始化电压线VIL或者第一扫描线SL1和第二扫描线SL2也可以由第一导电层110形成。
第一电压线VL1可以在衬底SUB的厚度方向上与将在稍后描述的晶体管的漏电极SD1的至少一部分重叠。第一电压线VL1可以通过第一接触孔CNT12电连接到晶体管的漏电极SD1。提供给晶体管的高电势电压(或第一源极电压)可以施加到第一电压线VL1。
第二电压线VL2可以在衬底SUB的厚度方向上与第一导电图案CDP1的至少一部分重叠。第二电压线VL2可以通过第一接触孔CNT12电连接到第一导电图案CDP1。比提供给第一电压线VL1的高电势电压低的低电势电压(或第二源极电压)可以施加到第二电压线VL2。
即，提供给晶体管的高电势电压(或第一源极电压)可以施加到第一电压线VL1，并且比提供给第一电压线VL1的高电势电压低的低电势电压(或第二源极电压)可以施加到第二电压线VL2。
光阻挡图案BML可以设置在晶体管的半导体图案ACT下方，以便至少覆盖晶体管的半导体图案ACT的沟道区域。光阻挡图案BML可以是用于保护晶体管的半导体图案ACT免受外部光影响的光阻挡层。然而，本公开不限于此，并且可以省略光阻挡图案BML。
第一焊盘PE1可以是以上描述的多个布线的布线焊盘WPD中的一个。例如，第一焊盘PE1可以是第一电压焊盘WPD_VL1、第二电压焊盘WPD_VL2、数据焊盘WPD_DT或初始化电压焊盘WPD_Vint中的一个。例如，当第一焊盘PE1是第一电压线VL1的布线焊盘WPD时，第一焊盘PE1可以是设置在第一电压线VL1的一端处的第一电压焊盘WPD_VL1。第一焊盘PE1可以在衬底SUB的厚度方向上与焊盘电极PE2重叠，焊盘电极PE2是将在稍后描述的布线焊盘WPD的接触电极。
在一些实施方式中，第一导电层110可以包括用于阻挡光的材料。例如，第一导电层110可以由阻挡光的透射的不透明金属材料形成。在一些其它实施方式中，第一导电层110可以形成为由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)中的任何一种或其合金制成的单层或多层。然而，本公开不限于此。在一个或更多个实施方式中，第一导电层110可以形成为其中堆叠有钛层和铜层的Ti/Cu双膜，但不限于此。
缓冲层161可以设置在第一导电层110上。缓冲层161可以设置成覆盖衬底SUB的其上设置有第一导电层110的整个表面。缓冲层161可以设置在显示区域DPA和非显示区域NDA的焊盘区域PDA中。缓冲层161可以在显示区域DPA中与栅极绝缘膜162一起限定暴露第一导电层110的部分的第一接触孔CNT1。缓冲层161可以在焊盘区域PDA中与将在稍后描述的第一绝缘层510和第二绝缘层520一起限定暴露第一焊盘PE1的焊盘开口OP_PD。
缓冲层161可以用于保护多个晶体管不受渗透通过易被水分渗透的衬底SUB的水分的影响。缓冲层161可以包括无机绝缘材料，诸如硅氧化物(SiOx)、硅氮化物(SiNx)或硅氮氧化物(SiOxNy)。
半导体层120设置在缓冲层161上。半导体层120可以包括设置在显示区域DPA中的晶体管的半导体图案ACT。晶体管的半导体图案ACT可以设置成与如上所述的光阻挡图案BML重叠。
半导体层120可以包括多晶硅、单晶硅、氧化物半导体等。在一个或更多个实施方式中，当半导体层120包括多晶硅时，可以通过使非晶硅结晶来形成多晶硅。当半导体层120包括多晶硅时，晶体管的半导体图案ACT可以包括掺杂有杂质的多个掺杂区域和在该多个掺杂区域之间的沟道区域。在一个或更多个其它实施方式中，半导体层120可以包括氧化物半导体。氧化物半导体可以是例如铟锡氧化物(ITO)、铟锌氧化物(IZO)、铟镓氧化物(IGO)、铟锌锡氧化物(IZTO)、铟镓锌氧化物(IGZO)、铟镓锡氧化物(IGTO)、铟镓锌锡氧化物(IGZTO)等。
栅极绝缘膜162可以设置在其上设置有半导体层120的缓冲层161上。栅极绝缘膜162可以形成为与将在稍后描述的第二导电层130对应。栅极绝缘膜162的侧壁可以与第二导电层130的侧壁基本上对准，但不限于此。栅极绝缘膜162可以形成为其中包括诸如硅氧化物(SiOx)、硅氮化物(SiNx)和硅氮氧化物(SiOxNy)的无机材料中的至少一种的无机层交替堆叠的多层。
第二导电层130可以设置在栅极绝缘膜162上。第二导电层130可以包括晶体管的栅电极GE、漏电极SD1和源电极SD2以及设置在显示区域DPA中的第一导电图案CDP1。此外，如上所述的在第一方向DR1上延伸的第一扫描线SL1和第二扫描线SL2、在第一方向DR1上延伸的第一电压线VL1和第二电压线VL2等可以由第二导电层130形成。
栅电极GE可以设置成在第三方向DR3(其是衬底SUB的厚度方向)上与半导体图案ACT的沟道区域重叠。
漏电极SD1可以与栅电极GE间隔开。漏电极SD1可以通过穿透栅极绝缘膜162并暴露半导体图案ACT的一个端区域的第一接触孔CNT11与半导体图案ACT的该一个端区域接触并且电连接到半导体图案ACT的该一个端区域。此外，漏电极SD1可以通过穿透栅极绝缘膜162和缓冲层161并暴露第一电压线VL1的部分区域的第一接触孔CNT12与第一电压线VL1接触并且电连接到第一电压线VL1。半导体图案ACT的一个端区域和第一电压线VL1可以通过漏电极SD1彼此电连接。
源电极SD2可以与漏电极SD1和栅电极GE间隔开。源电极SD2可以通过穿透栅极绝缘膜162并暴露半导体图案ACT的另一端区域的第一接触孔CNT11与半导体图案ACT的该另一端区域接触并且电连接到半导体图案ACT的该另一端区域。同时，已在图4中示出了源电极SD2不与设置在其下的光阻挡图案BML接触，但是本公开不限于此。例如，源电极SD2也可以通过穿透栅极绝缘膜162和缓冲层161的接触孔与设置在其下的光阻挡图案BML接触并且电连接到设置在其下的光阻挡图案BML。
第一导电图案CDP1可以与第二电压线VL2重叠。第一导电图案CDP1可以通过穿透栅极绝缘膜162和缓冲层161并暴露第二电压线VL2的部分区域的第一接触孔CNT12与第二电压线VL2接触并且电连接到第二电压线VL2。第一导电图案CDP1可以是将由第一导电层110形成的第二电压线VL2和将在稍后描述的第二电极220彼此电连接的连接图案。
如稍后描述的，穿透缓冲层161和栅极绝缘膜162的第一接触孔CNT12以及穿透栅极绝缘膜162的第一接触孔CNT11可以是通过单个掩模工艺同时形成的第一接触孔CNT1。
第二导电层130可以形成为由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)中的任何一种或其合金制成的单层或多层。
钝化层163可以设置在其上形成有第二导电层130的缓冲层161上。钝化层163可以用于覆盖和保护第二导电层130。钝化层163可以包括无机绝缘材料，诸如硅氧化物(SiOx)、硅氮化物(SiNx)或硅氮氧化物(SiOxNy)。
钝化层163可以形成在显示区域DPA中，但是可以不形成在非显示区域NDA的至少部分区域中。例如，钝化层163可以设置在显示区域DPA中，但可以不设置在非显示区域NDA的至少焊盘区域PDA中。在一个或更多个实施方式中，钝化层163不形成在第一焊盘PE1上，并且因此可以不与焊盘区域PDA中的至少第一焊盘PE1重叠。钝化层163可以以与过孔层164相同的图案形成。钝化层163的侧壁可以与过孔层164的侧壁基本上对准。过孔层164的限定第一电极接触孔CTD的侧壁和钝化层163的限定第一电极接触孔CTD的侧壁可以重叠并且彼此对准，并且过孔层164的限定第二电极接触孔CTS的侧壁和钝化层163的限定第二电极接触孔CTS的侧壁可以重叠并且彼此对准。
过孔层164可以设置在钝化层163上。过孔层164可以设置在显示区域DPA中，但是可以不设置在非显示区域NDA的至少焊盘区域PDA中。过孔层164可以设置成在显示区域DPA中覆盖钝化层163的上表面。在一个或更多个实施方式中，过孔层164不形成在第一焊盘PE1上，并且因此可以不与焊盘区域PDA中的至少第一焊盘PE1重叠。如上所述，在显示区域DPA中，过孔层164的图案可以与设置在过孔层164之下的钝化层163的图案相同。如稍后描述的，在制造显示装置10的工艺中，使用图案化的过孔层164作为蚀刻掩模来图案化钝化层163，并且因此，不需要用于形成钝化层163的单独的掩模。因此，可以减少用于制造显示装置10的掩模的数量，从而可以确保制造显示装置10的工艺的经济效率。
过孔层164可以具有基本上平坦的表面，而不管设置在过孔层164之下的图案的形状如何或者是存在还不存在所述图案。即，过孔层164可以用于使钝化层163的上部分平坦化。过孔层164可以包括有机绝缘材料，例如，诸如聚酰亚胺(PI)的有机材料。
发光元件层可以设置在过孔层164上。发光元件层可以包括以上参考图3描述的第一层200、堤部层400、多个发光元件ED和第二层700。发光元件层还可以包括第一绝缘层510和第二绝缘层520。
第一层200可以在显示区域DPA中设置在过孔层164上。第一层200可以直接设置在过孔层164的上表面上。第一层200可以不设置在非显示区域NDA的焊盘区域PDA中。
第一电极210可以通过穿透过孔层164和钝化层163并暴露晶体管的源电极SD2的第一电极接触孔CTD与晶体管的源电极SD2接触并且电连接到晶体管的源电极SD2。即，第一电极210可以通过第一电极接触孔CTD电连接到电路元件层。
第二电极220可以通过穿透过孔层164和钝化层163并暴露第一导电图案CDP1的第二电极接触孔CTS与第一导电图案CDP1接触并且电连接到第一导电图案CDP1。第二电极220可以通过第一导电图案CDP1电连接到第二电压线VL2。
同时，已在图4中示出了第一电极接触孔CTD和第二电极接触孔CTS与第一堤部430重叠，但是第一电极接触孔CTD和第二电极接触孔CTS的位置不限于此。
第一电极210可以在子区域SA中与另一邻近的像素PX的第一电极210间隔开，且分离部分ROP插置在它们之间。类似地，第二电极220可以在子区域SA中与另一邻近的像素PX的第二电极220间隔开，且分离部分ROP插置在它们之间。因此，第一电极210和第二电极220可以在子区域SA的分离部分ROP中暴露过孔层164。
第一层200可以包括具有高反射率的导电材料。例如，第一层200可以包括诸如银(Ag)、铜(Cu)、铝(Al)、钼(Mo)或钛(Ti)的金属，或者包括包括铝(Al)、镍(Ni)、镧(La)等的合金作为具有高反射率的材料。然而，本公开不限于此，并且第一层200还可以包括透明导电材料。例如，第一层200可以包括诸如ITO、IZO或ITZO的材料。在一些实施方式中，第一层200可以具有其中由透明导电材料制成的一个或更多个层和由具有高反射率的金属制成的一个或更多个层堆叠的结构，或者可以形成为包括透明导电材料和具有高反射率的金属的一个层。例如，第一层200可以具有诸如ITO/Ag/ITO、ITO/Ag/IZO或ITO/Ag/ITZO/IZO的堆叠结构。
第一绝缘层510可以设置在显示区域DPA和非显示区域NDA的焊盘区域PDA中。第一绝缘层510可以设置在其上形成有第一层200的缓冲层161上。第一绝缘层510可以在显示区域DPA中设置在其上形成有第一层200的过孔层164上，并且可以在焊盘区域PDA中设置在缓冲层161上。
第一绝缘层510可以在显示区域DPA中设置成覆盖第一电极210和第二电极220。第一绝缘层510可以用于保护第一层200并使第一电极210和第二电极220彼此绝缘。
第一绝缘层510可以在显示区域DPA的子区域SA中限定穿透第一绝缘层510并暴露第一电极210和第二电极220的至少一部分的第一接触部分CT1和第二接触部分CT2。
第一接触电极710和第一电极210可以通过穿透第一绝缘层510的第一接触部分CT1彼此电连接，并且第二接触电极720和第二电极220可以通过穿透第一绝缘层510的第二接触部分CT2彼此电连接。同时，已在图4中示出了暴露第一层200的部分的第一接触部分CT1和第二接触部分CT2定位在子区域SA中，但是本公开不限于此。例如，暴露第一层200的部分的第一接触部分CT1和第二接触部分CT2也可以定位在发射区域EMA中。
第一绝缘层510可以不设置在显示区域DPA的子区域SA中的分离部分ROP中。第一绝缘层510可以在显示区域DPA的子区域SA中与第一电极210和第二电极220一起暴露过孔层164。
第一绝缘层510可以在焊盘区域PDA中设置在缓冲层161上。第一绝缘层510可以在焊盘区域PDA中直接设置在缓冲层161的上表面上。
第一绝缘层510可以在焊盘区域PDA中与缓冲层161和第二绝缘层520一起限定暴露第一焊盘PE1的焊盘开口OP_PD。缓冲层161和第一绝缘层510的限定焊盘开口OP_PD的侧壁可以彼此对准，但不限于此。在焊盘区域PDA中，第一绝缘层510的内侧壁可以设置成与第一导电层110(具体地，第一焊盘PE1)重叠。
堤部层400可以设置在第一绝缘层510上。堤部层400可以设置在第一绝缘层510上，并且可以形成为具有高度(例如，预定高度)。堤部层400可以包括第一子堤部410和第二子堤部420以及第一堤部430。即，第一子堤部410和第二子堤部420以及第一堤部430可以由堤部层400形成。
因为第一堤部430具有高度并且设置成围绕发射区域EMA，所以在制造显示装置10的工艺中的用于对准发光元件ED的喷墨印刷工艺中，其中分散有多个发光元件ED的油墨可以被喷射到发射区域EMA中，但是可以不被喷射到子区域SA中。
第一子堤部410和第二子堤部420可以设置在由第一堤部430分隔开的发射区域EMA中。第一子堤部410和第二子堤部420的高度可以小于或等于第一堤部430的高度。
第一子堤部410和第二子堤部420可以在制造显示装置10的工艺中的用于对准多个发光元件ED的工艺中用于促使多个发光元件ED设置在第一电极210和第二电极220之间。第一子堤部410和第二子堤部420之间的空间可以提供其中设置多个发光元件ED的区域。
此外，第一子堤部410和第二子堤部420可以具有倾斜的侧表面，以用于将从发光元件ED发射并朝向第一子堤部410和第二子堤部420的侧表面行进的光的行进方向改变成向上方向。即，第一子堤部410和第二子堤部420可以提供其中设置发光元件ED的空间，并且还用作将从发光元件ED发射的光的行进方向改变成向上方向的反射分隔壁。
同时，已在图4中示出了包括在堤部层400中的多个子堤部410和420以及第一堤部430的侧表面中的每个以线性形状倾斜，但是本公开不限于此。例如，包括在堤部层400中的多个子堤部410和420的侧表面(或外表面)和第一堤部430的侧表面也可以具有半圆形或半椭圆形的形状。在一个或更多个实施方式中，堤部层400可以包括诸如聚酰亚胺(PI)的有机绝缘材料，但不限于此。
发光元件ED可以在发射区域EMA中设置在第一绝缘层510上方。发光元件ED可以设置在发射区域EMA中，但是可以不设置在子区域SA中。发光元件ED可以在发射区域EMA中设置在第一子堤部410和第二子堤部420之间。发光元件ED可以设置成使其两端分别接触第一电极210和第二电极220。
发光元件ED可以发射相应的波长带的光。例如，发光元件ED可以发射具有在约480nm或更小的范围内的峰值波长(例如，具有在约445nm至约480nm或更小的范围内的峰值波长)的第三颜色光或蓝光。发光元件ED可以通过与第一接触电极710和第二接触电极720接触而电连接到第一电极210和第二电极220以及电路元件层的导电层110和130，并且可以通过施加到其的电信号发射相应的波长带的光。
第二绝缘层520可以设置在显示区域DPA和非显示区域NDA的焊盘区域PDA中。第二绝缘层520可以设置于在其上方设置发光元件ED的第一绝缘层510上，并且设置于堤部层400上。
第二绝缘层520可以在显示区域DPA中设置于在其上方设置发光元件ED的第一绝缘层510上，并且设置于堤部层400上，但是可以暴露发光元件ED的两端。第二绝缘层520可以在非显示区域NDA的焊盘区域PDA中设置在第一绝缘层510上。
第二绝缘层520可以包括在显示区域DPA的发射区域EMA中设置在发光元件ED上的图案部分。图案部分可以设置成部分地围绕发光元件ED的外表面，但是可以设置成暴露发光元件ED的两端。图案部分可以设置成在平面图中在第一绝缘层510和发光元件ED上在第二方向DR2上延伸，从而在每个像素PX中形成线型或岛状图案。第二绝缘层520的图案部分可以在制造显示装置10的工艺中保护发光元件ED并固定发光元件ED。此外，第二绝缘层520可以在显示区域DPA的发射区域EMA中设置成填充发光元件ED与设置在发光元件ED之下的第一绝缘层510之间的空间。
第二绝缘层520可以在显示区域DPA的子区域SA中限定穿透第二绝缘层520并暴露第一电极210和第二电极220的至少一部分的第一接触部分CT1和第二接触部分CT2。即，第二绝缘层520可以在显示区域DPA的子区域SA中与第一绝缘层510一起限定第一接触部分CT1和第二接触部分CT2。
此外，第二绝缘层520可以不设置在显示区域DPA的子区域SA中的分离部分ROP中。第二绝缘层520可以在显示区域DPA的子区域SA中与第一电极210、第二电极220和第一绝缘层510一起暴露过孔层164。
第二绝缘层520可以在焊盘区域PDA中设置在第一绝缘层510上。第二绝缘层520可以在焊盘区域PDA中直接设置在第一绝缘层510的上表面上。
第二绝缘层520可以在焊盘区域PDA中与第一绝缘层510和缓冲层161一起限定暴露第一焊盘PE1的焊盘开口OP_PD。缓冲层161、第一绝缘层510和第二绝缘层520的限定焊盘开口OP_PD的侧壁可以彼此对准，但不限于此。在焊盘区域PDA中，第二绝缘层520的内侧壁可以设置成与第一导电层110(具体地，第一焊盘PE1)重叠。
第二层700可以设置在第二绝缘层520上。第二层700可以设置在显示区域DPA和非显示区域NDA的焊盘区域PDA中。第二层700可以包括第一接触电极710、第二接触电极720和焊盘电极PE2。即，设置在显示区域DPA中的第一接触电极710和第二接触电极720以及设置在焊盘区域PDA中的布线焊盘WPD的焊盘电极PE2可以由第二层700形成。
第一接触电极710可以在发射区域EMA中设置在第一电极210上。第一接触电极710可以与第一电极210以及设置在第一电极210上的发光元件ED的一端中的每个接触。
第一接触电极710可以在子区域SA中与通过穿透第一绝缘层510和第二绝缘层520的第一接触部分CT1暴露的第一电极210接触，并且可以在发射区域EMA中与发光元件ED的一端接触。即，第一接触电极710可以用于将第一电极210和发光元件ED的一端彼此电连接。
第二接触电极720可以在发射区域EMA中设置在第二电极220上。第二接触电极720可以与第二电极220和设置在第二电极220上的发光元件ED的另一端中的每个接触。
第二接触电极720可以在子区域SA中与通过穿透第一绝缘层510和第二绝缘层520的第二接触部分CT2暴露的第二电极220接触，并且可以在发射区域EMA中与发光元件ED的另一端接触。即，第二接触电极720可以用于将第二电极220和发光元件ED的另一端彼此电连接。
第一接触电极710和第二接触电极720可以在发光元件ED上彼此间隔开。例如，第一接触电极710和第二接触电极720可以彼此间隔开，且第二绝缘层520插置在它们之间。第一接触电极710和第二接触电极720可以彼此电绝缘。
焊盘电极PE2可以设置在非显示区域NDA的焊盘区域PDA中。焊盘电极PE2可以在焊盘区域PDA中设置在第二绝缘层520上。焊盘电极PE2可以在焊盘区域PDA中设置成与第一焊盘PE1重叠。焊盘电极PE2可以通过穿透第二绝缘层520、第一绝缘层510和缓冲层161并暴露第一焊盘PE1的焊盘开口OP_PD与第一焊盘PE1接触并且电连接到第一焊盘PE1。焊盘电极PE2可以在焊盘区域PDA中用作布线焊盘WPD的接触电极。
第一接触电极710、第二接触电极720和焊盘电极PE2可以由第二层700形成，并且因此可以形成在相同的层上。此外，第一接触电极710、第二接触电极720和焊盘电极PE2可以包括相同的材料，并且因此可以由相同的层形成。即，第一接触电极710、第二接触电极720和焊盘电极PE2可以通过单个掩模工艺基本上同时形成。例如，第二层700可以包括导电材料。例如，第二层700可以包括ITO、IZO、ITZO、铝(Al)等。作为示例，第二层700可以包括透明导电材料。
图5是根据一个或更多个实施方式的发光元件的示意性立体图。
参考图5，发光元件ED是颗粒型元件，并且可以具有具备纵横比(例如，预定纵横比)的棒形形状或圆柱形形状。发光元件ED的长度可以大于发光元件ED的直径，并且发光元件ED的纵横比可以是约6：5至约100：1，但是本公开不限于此。
发光元件ED可以具有纳米级(约1nm或更大且小于约1μm)至微米级(约1μm或更大且小于约1mm)的尺寸。在一个或更多个实施方式中，发光元件ED的长度和直径二者可以具有纳米级的尺寸或者可以具有微米级的尺寸。在一些其它实施方式中，发光元件ED的直径可以具有纳米级的尺寸，而发光元件ED的长度可以具有微米级的尺寸。在一些实施方式中，发光元件ED中的一些发光元件的直径和/或长度具有纳米级的尺寸，而发光元件ED中的其它发光元件的直径和/或长度可以具有微米级的尺寸。
在一个或更多个实施方式中，发光元件ED可以是无机发光二极管。无机发光二极管可以包括多个半导体层。例如，无机发光二极管可以包括第一导电类型(例如，n型)半导体层、第二导电类型(例如，p型)半导体层以及插置在第一导电类型半导体层和第二导电类型半导体层之间的有源半导体层。有源半导体层可以分别接收从第一导电类型半导体层和第二导电类型半导体层提供的空穴和电子，并且到达有源半导体层的空穴和电子可以彼此复合以发射光。
在一个或更多个实施方式中，以上描述的半导体层可以沿着一个方向(其是发光元件ED的长度方向)顺序地堆叠。发光元件ED可以包括在一个方向上顺序地堆叠的第一半导体层31、元件有源层33和第二半导体层32。第一半导体层31、元件有源层33和第二半导体层32可以分别是以上描述的第一导电类型半导体层、有源半导体层和第二导电类型半导体层。
第一半导体层31可以掺杂有第一导电类型的掺杂剂。第一导电类型的掺杂剂可以是Si、Ge、Sn等。在一个或更多个实施方式中，第一半导体层31可以由掺杂有n型Si的n-GaN制成。
第二半导体层32可以设置成与第一半导体层31间隔开，且元件有源层33插置在它们之间。第二半导体层32可以掺杂有诸如Mg、Zn、Ca、Sr或Ba的第二导电类型的掺杂剂。在一个或更多个实施方式中，第二半导体层32可以由掺杂有p型Mg的p-GaN制成。
元件有源层33可以包括具有单量子阱结构或多量子阱结构的材料。如上所述，元件有源层33可以根据通过第一半导体层31和第二半导体层32施加的电信号通过电子-空穴对的复合而发射光。
在一些实施方式中，元件有源层33可以具有其中具有大能带隙的半导体材料和具有小能带隙的半导体材料交替地堆叠的结构，并且可以根据发射的光的波长带而包括其它III族至V族半导体材料。
从元件有源层33发射的光可以不仅发射到发光元件ED的在长度方向上的两个端表面，而且还发射到发光元件ED的外周表面(或外表面或侧表面)。即，来自元件有源层33的光的发射方向不限于一个方向。
发光元件ED还可以包括设置在第二半导体层32上的元件电极层37。元件电极层37可以与第二半导体层32接触。元件电极层37可以是欧姆接触电极，但不限于此，并且也可以是肖特基接触电极。
当发光元件ED的两端分别与第一接触电极710和第二接触电极720彼此电连接时，元件电极层37可以设置在第二半导体层32和电极之间以减小电阻，以便向第一半导体层31和第二半导体层32施加电信号。元件电极层37可以包括铝(Al)、钛(Ti)、铟(In)、金(Au)、银(Ag)、铟锡氧化物(ITO)、铟锌氧化物(IZO)和铟锡锌氧化物(ITZO)中的至少一种。元件电极层37还可以包括n型或p型掺杂的半导体材料。
发光元件ED还可以包括围绕第一半导体层31、第二半导体层32、元件有源层33和/或元件电极层37的外周表面的元件绝缘膜38。元件绝缘膜38可以设置成至少围绕元件有源层33的外表面，并且可以在发光元件ED延伸的一个方向上延伸。元件绝缘膜38可以用于保护第一半导体层31、第二半导体层32、元件有源层33和元件电极层37。元件绝缘膜38可以由具有绝缘性质的材料制成，以减小或防止当元件有源层33与通过其向发光元件ED传递电信号的电极直接接触时可能发生的电短路的可能性。此外，元件绝缘膜38保护第一半导体层31和第二半导体层32以及元件有源层33的外周表面，并且因此可以减小或防止发光效率的降低。
图6是根据一个或更多个实施方式的显示装置的放大剖视图。
图6中示出了其中发光元件ED设置在第一电极210和第二电极220之间的区域的放大图。
例如，发光元件ED可以设置成使得发光元件ED的延伸方向平行于衬底SUB(或过孔层164)的一个表面。包括在发光元件ED中的多个半导体层可以沿着平行于过孔层164的上表面的方向顺序地设置。例如，发光元件ED的第一半导体层31、元件有源层33和第二半导体层32可以平行于过孔层164的上表面顺序地设置。
例如，在发光元件ED中，在与发光元件ED的两端交叉的剖面中，第一半导体层31、元件有源层33、第二半导体层32和元件电极层37可以在与过孔层164的上表面平行的方向上顺序地形成。
发光元件ED可以设置成使得其一端置于第一电极210上且其另一端置于第二电极220上。然而，本公开不限于此，并且发光元件ED也可以设置成使得其一端置于第二电极220上且其另一端置于第一电极210上。
第二绝缘层520可以设置在发光元件ED上。第二绝缘层520可以设置成围绕发光元件ED的外表面。在其中设置有发光元件ED的区域中，第二绝缘层520可以设置成围绕发光元件ED的外表面，并且在其中没有设置发光元件ED的区域中，第二绝缘层520可以设置在由发光元件ED或堤部层400暴露的第一绝缘层510上。
第一接触电极710可以与发光元件ED的由第二绝缘层520暴露的一端接触。例如，第一接触电极710可以设置成围绕发光元件ED的由第二绝缘层520暴露的一个端表面。第一接触电极710可以与发光元件ED的元件绝缘膜38和元件电极层37接触。
第二接触电极720可以与发光元件ED的由第二绝缘层520暴露的另一端接触。例如，第二接触电极720可以设置成围绕发光元件ED的由第二绝缘层520暴露的另一端表面。第二接触电极720可以与发光元件ED的元件绝缘膜38和第一半导体层31接触。
第一接触电极710和第二接触电极720可以彼此间隔开，且第二绝缘层520插置在它们之间。第一接触电极710和第二接触电极720可以暴露第二绝缘层520的上表面的至少一部分。
第一接触电极710和第二接触电极720可以形成在相同的层上，并且可以包括相同的材料。即，第一接触电极710和第二接触电极720可以通过单个掩模工艺基本上同时形成。因此，不需要用于形成第一接触电极710和第二接触电极720的附加掩模工艺，并且因此，可以提高制造显示装置10的工艺的效率。
图7至图19是示出制造图4的显示装置的工艺的剖视图。
参考图7，首先，在衬底SUB上形成图案化的第一导电层110。图案化的第一导电层110可以通过掩模工艺形成。例如，可以通过在衬底SUB上完全地沉积用于第一导电层的材料层并且然后通过光刻工艺图案化用于第一导电层的材料层来形成如图7中所示的图案化的第一导电层110。如上所述，第一导电层110可以包括第一电压线VL1、第二电压线VL2、光阻挡图案BML和设置在非显示区域NDA的焊盘区域PDA中的第一焊盘PE1。
接下来，参考图8，在其上形成有第一导电层110的衬底SUB上完全地形成缓冲层161'。缓冲层161'可以完全覆盖第一导电层110。例如，缓冲层161'可以完全覆盖设置在显示区域DPA中的第一电压线VL1、第二电压线VL2和光阻挡图案BML以及设置在非显示区域NDA的焊盘区域PDA中的第一焊盘PE1。
接下来，在缓冲层161'上形成半导体层120。半导体层120可以通过掩模工艺形成。例如，可以通过在缓冲层161'上完全地沉积半导体并且然后通过光刻工艺图案化半导体来形成如图8中所示的半导体层120。
接下来，参考图9和图10，在其上形成有半导体层120的缓冲层161'上形成用于栅极绝缘膜的材料层162'，并且形成暴露第一导电层110或半导体层120的多个第一接触孔CNT1。多个第一接触孔CNT1可以通过掩模工艺形成。
例如，如图9中所示，在其上形成有半导体层120的缓冲层161'上完全地形成用于栅极绝缘膜的材料层162'。用于栅极绝缘膜的材料层162'可以完全覆盖半导体层120。
接下来，如图10中所示，形成暴露半导体层120的部分的第一接触孔CNT11和暴露第一导电层110的部分的第一接触孔CNT12。暴露半导体层120的部分的第一接触孔CNT11可以穿透用于栅极绝缘膜的材料层162”，并且暴露第一导电层110的部分的第一接触孔CNT12可以穿透缓冲层161”和用于栅极绝缘膜的材料层162”。如上所述，第一接触孔CNT11和CNT12可以通过掩模工艺形成。
接下来，参考图11，在其中形成有第一接触孔CNT1的缓冲层161”上形成图案化的栅极绝缘膜162和图案化的第二导电层130。图案化的栅极绝缘膜162和图案化的第二导电层130可以通过单个掩模工艺形成。通过此工艺，第二导电层130的侧壁和栅极绝缘膜162的侧壁可以彼此对准。如上所述，第二导电层130可以包括栅电极GE、漏电极SD1、源电极SD2和第一导电图案CDP1。在一个或更多个实施方式中，第二导电层130可以不形成在非显示区域NDA的焊盘区域PDA中。
例如，在其中形成有第一接触孔CNT1的用于栅极绝缘膜的材料层162”上完全地沉积用于第二导电层的材料层。接下来，将光刻胶层施加到用于第二导电层的材料层上，通过曝光和显影在光刻胶层中形成光刻胶图案，并且然后使用光刻胶图案作为蚀刻掩模顺序地蚀刻用于第二导电层的材料层和其中形成有第一接触孔CNT1的用于栅极绝缘膜的材料层162”。此后，去除光刻胶图案。
在上文已通过示例的方式描述了使用光刻胶图案作为蚀刻掩模直到将栅极绝缘膜162图案化的情况，但是也可以使用图案化的上层(例如，图案化的第二导电层130)作为用于蚀刻下层(例如，栅极绝缘膜162)的硬掩模。在这种情况下，光刻胶图案可以与硬掩模一起用作蚀刻掩模。作为另一示例，在形成硬掩模之后，去除光刻胶图案，并且可以使用硬掩模作为蚀刻掩模来蚀刻下层。
接下来，参考图12，在其上形成有第二导电层130的缓冲层161”上堆叠用于钝化层的材料层163'，并且形成图案化的过孔层164。
用于钝化层的材料层163'可以完全地设置成遍及显示区域DPA和非显示区域NDA，并且可以完全覆盖图案化的第二导电层130。图案化的过孔层164可以设置在显示区域DPA中，但是可以不设置在非显示区域NDA的焊盘区域PDA中。因此，图案化的过孔层164可以暴露形成在非显示区域NDA的焊盘区域PDA中的用于钝化层的材料层163'。
图案化的过孔层164可以设置在显示区域DPA中，并且可以包括与源电极SD2重叠的第一开口OPD和与第一导电图案CDP1重叠的第二开口OPS。第一开口OPD可以暴露用于钝化层的材料层163'的与源电极SD2重叠的一部分，并且第二开口OPS可以暴露用于钝化层的材料层163'的与第一导电图案CDP1重叠的一部分。第一开口OPD可以对应于第一电极接触孔CTD，并且第二开口OPS可以对应于第二电极接触孔CTS。
图案化的过孔层164可以通过掩模工艺形成。例如，用于钝化层的材料层163'完全地沉积在其上形成有第二导电层130的缓冲层161”上。接下来，可以通过将用于过孔层的有机材料层施加到用于钝化层的材料层163'上，通过曝光和显影去除设置在非显示区域NDA的焊盘区域PDA中的用于过孔层的有机材料层，并且然后形成第一开口OPD和第二开口OPS来形成图案化的过孔层164。
同时，当施加用于过孔层的有机材料层时，缓冲层161”设置成在焊盘区域PDA中覆盖第一焊盘PE1，并且因此可以防止用于过孔层的有机材料层与第一焊盘PE1直接接触。
接下来，参考图13，使用图案化的过孔层164作为蚀刻掩模来蚀刻用于钝化层的材料层163'，以形成图案化的钝化层163。形成图案化的钝化层163的工艺可以不需要单独的掩模工艺。
例如，当使用图12的图案化的过孔层164作为蚀刻掩模来蚀刻设置在图案化的过孔层164之下的用于钝化层的材料层163'时，可以蚀刻由图案化的过孔层164暴露的用于钝化层的材料层163'。因此，形成在非显示区域NDA的焊盘区域PDA中的用于钝化层的材料层163'和在显示区域DPA中与第一开口OPD和第二开口OPS重叠的用于钝化层的材料层163'被蚀刻，使得图案化的钝化层163可以具有与图案化的过孔层164相同的图案，如图13中所示。此外，钝化层163的侧壁可以与过孔层164的侧壁对准，但不限于此。
通过该工艺，可以形成穿透过孔层164和钝化层163并暴露源电极SD2的第一电极接触孔CTD以及穿透过孔层164和钝化层163并暴露第一导电图案CDP1的第二电极接触孔CTS。
接下来，参考图14，在其中形成有第一电极接触孔CTD和第二电极接触孔CTS的过孔层164上形成图案化的对准线层200'。图案化的对准线层200'可以通过掩模工艺形成。
对准线层200'可以是与显示装置10的第一层200对应的层。图案化的对准线层200'可以包括彼此间隔开的第一对准线210'和第二对准线220'。第一对准线210'可以对应于第一电极210，并且第二对准线220'可以对应于第二电极220。第一对准线210'对应于第一电极210，并且第二对准线220'对应于第二电极220，但是第一对准线210'和第二对准线220'可以在第二方向DR2上延伸，以连接到相邻的像素PX的对准线，而不在子区域SA中与相邻的像素PX的对准线分离。
如图14中所示的图案化的对准线层200'可以通过在其上形成有图案化的过孔层164的缓冲层161”上完全地沉积用于第一层的材料层并且然后通过光刻工艺图案化用于第一层的材料层来形成。
同时，用于第一层的材料层可以在显示区域DPA中沉积在过孔层164上。用于第一层的材料层也可以在显示区域DPA中沉积在待与第二导电层130的相应部分接触并且电连接到第二导电层130的相应部分的第一电极接触孔CTD和第二电极接触孔CTS的内部分上。
此外，用于第一层的材料层可以在非显示区域NDA的焊盘区域PDA中沉积在缓冲层161”上。即使沉积用于第一层的材料层以在焊盘区域PDA中与第一焊盘PE1重叠，缓冲层161”也形成为在焊盘区域PDA中完全覆盖第一焊盘PE1，并且因此可以防止第一焊盘PE1被在蚀刻用于第一层的材料层的工艺中使用的蚀刻剂损坏。
接下来，参考图15，形成图案化的第一绝缘层510。图案化的第一绝缘层510可以通过掩模工艺形成。
例如，在其上形成图案化的对准线层200'的过孔层164和缓冲层161”上完全地沉积用于第一绝缘层的材料层。用于第一绝缘层的材料层可以在显示区域DPA中沉积在其上形成有对准线层200'的过孔层164上，并且可以在非显示区域NDA的焊盘区域PDA中设置在缓冲层161”上。
接下来，可以在用于第一绝缘层的材料层上形成光刻胶图案，其中光刻胶图案在显示区域DPA中暴露用于第一绝缘层的材料层的与对准线层200'的部分重叠的区域并且在非显示区域NDA的焊盘区域PDA中暴露用于第一绝缘层的材料层的与第一焊盘PE1的部分重叠的区域，并且可以使用光刻胶图案作为蚀刻掩模来蚀刻用于第一绝缘层的材料层，以形成如图15中所示的图案化的第一绝缘层510。
图案化的第一绝缘层510在显示区域DPA中可以包括设置在子区域SA中并且暴露对准线层200'的部分的分离部分ROP、第一接触部分CT1和第二接触部分CT2。此外，图案化的第一绝缘层510在焊盘区域PDA中可以包括与第一焊盘PE1重叠的第一焊盘开口OPP。
同时，在形成图案化的第一绝缘层510的工艺中，缓冲层161”'的设置在焊盘区域PDA中并且与第一焊盘开口OPP重叠的部分区域161”'_OE可以如图15中所示地被过蚀刻。因此，可以减小缓冲层161”'的与第一焊盘开口OPP重叠的部分区域161”'_OE的厚度。
接下来，参考图16，在第一绝缘层510上形成图案化的堤部层400。图案化的堤部层400可以通过掩模工艺形成。例如，如图16中所示的图案化的堤部层400可以通过将用于堤部层的有机材料层施加到其上形成有第一绝缘层510的缓冲层161”'上并且然后对用于堤部层的有机材料层进行曝光和显影来形成。可以使用半色调掩模、狭缝掩模等形成针对每个区域具有不同高度的堤部层400。
同时，第一绝缘层510形成为在形成堤部层400之前覆盖对准线层200'，并且因此可以防止对准线层200'在形成堤部层400的工艺中被用于堤部层的有机材料层损坏。此外，缓冲层161”'的部分区域161”'_OE在焊盘区域PDA中保留在第一焊盘PE1上，并且因此可以防止第一焊盘PE1被用于堤部层的有机材料层损坏。
接下来，参考图17，在显示区域DPA的发射区域EMA中设置发光元件ED。多个发光元件ED可以通过喷墨印刷工艺设置于其下设置有对准线层200'的第一绝缘层510上。当在其中分散有发光元件ED的油墨被喷射到由堤部层400的第一堤部430分隔开的发射区域EMA中之后将对准信号施加到第一对准线210'和第二对准线220'时，油墨中的发光元件ED可以在改变其位置和取向方向的同时在第一对准线210'和第二对准线220'之间安置在第一绝缘层510上。
接下来，参考图18，在其上设置有发光元件ED和堤部层400的第一绝缘层510上形成图案化的第二绝缘层520。图案化的第二绝缘层520可以通过掩模工艺形成。
例如，在其上形成有发光元件ED和堤部层400的第一绝缘层510上完全地沉积用于第二绝缘层的材料层。接下来，可以在用于第二绝缘层的材料层上形成光刻胶图案，其中光刻胶图案在显示区域DPA中暴露用于第二绝缘层的材料层的与对准线层200'的部分重叠的区域并且在非显示区域NDA的焊盘区域PDA中暴露用于第二绝缘层的材料层的与第一焊盘PE1的部分重叠的区域，并且可以使用光刻胶图案作为蚀刻掩模来蚀刻用于第二绝缘层的材料层，以形成如图18中所示的图案化的第二绝缘层520。
图案化的第二绝缘层520在显示区域DPA中可以包括设置在子区域SA中并且暴露对准线层200'的部分的分离部分ROP、第一接触部分CT1和第二接触部分CT2。图案化的第二绝缘层520在显示区域DPA中可以包括暴露设置在发射区域EMA中的发光元件ED的两端的图案部分。图案部分可以设置在发光元件ED上并且可以暴露发光元件ED的两端。
此外，图案化的第二绝缘层520在焊盘区域PDA中可以限定与第一焊盘PE1重叠的焊盘开口OP_PD。同时，在形成图案化的第二绝缘层520的工艺中，缓冲层161”'的设置在焊盘区域PDA中并且与第一焊盘开口OPP重叠的部分区域161”'_OE(参见图17)可以被过蚀刻以暴露第一焊盘PE1的上表面。因此，可以在焊盘区域PDA中形成穿透第二绝缘层520、第一绝缘层510和缓冲层161并且暴露第一焊盘PE1的焊盘开口OP_PD。
接下来，参考图19，在第二绝缘层520上形成图案化的第二层700。图案化的第二层700可以通过掩模工艺形成。例如，如图19中所示的图案化的第二层700可以通过在第二绝缘层520上完全地沉积用于第二层的材料层并且然后通过光刻工艺图案化用于第二层的材料层来形成。如上所述，第二层700可以包括第一接触电极710、第二接触电极720和焊盘电极PE2。
通过该工艺，第一接触电极710还可以沉积在第一接触部分CT1的内部分上以与第一对准线210'的一部分接触并且电连接到第一对准线210'的该部分，并且第二接触电极720还可以沉积在第二接触部分CT2的内部分上以与第二对准线220'的一部分接触并且电连接到第二对准线220'的该部分。此外，焊盘电极PE2还可以沉积在焊盘开口OP_PD的内部分上，以与第一导电层110的第一焊盘PE1接触并且电连接到第一导电层110的第一焊盘PE1。
接下来，参考图19和图4，通过切割与分离部分ROP重叠的对准线层200'来形成如图4中所示的在分离部分ROP中分离的第一电极210和第二电极220。通过切割工艺，可以去除与分离部分ROP重叠的对准线层200'，以暴露过孔层164的一个表面。
利用根据一个或更多个实施方式的制造显示装置10的工艺，通过使用第一导电层110和第二导电层130形成多个布线并且通过第二导电层130将半导体层120和第一导电层110彼此电连接，可以减少掩模的数量。此外，使用图案化的过孔层164作为蚀刻掩模来图案化钝化层163，并且因此，不需要用于形成钝化层163的单独的掩模，从而可以确保制造显示装置10的工艺的经济效率。
此外，可以通过使用第一导电层110形成第一焊盘PE1来形成具有良好可靠性的布线焊盘WPD和焊盘电极PE2。例如，在设置于焊盘区域PDA中的第一导电层110在图案化第一绝缘层510或第二绝缘层520的工艺之前被缓冲层161覆盖的状态下，执行图案化第一绝缘层510或第二绝缘层520的工艺，并且因此，可以减小或防止在第一焊盘PE1与在图案化第一绝缘层510或第二绝缘层520的工艺中使用的化学材料(例如，蚀刻剂或材料层)之间的直接接触，从而减小或防止第一焊盘PE1被损坏的可能性。
此外，可以实现其中第二层700和第一导电层110可以彼此直接接触并且彼此电连接而不在第二层700和第一导电层110之间设置附加的连接图案的结构。因此，可以在不另外设计将第二层700和第一导电层110彼此连接的连接图案的情况下制造显示装置10，并且因此，另外确保了显示装置10的设计空间，从而可以容易地设计显示装置10。
图20是根据一个或更多个其它实施方式的显示装置的剖视图。
参考图20，根据一个或更多个实施方式的显示装置10与图4的显示装置10的不同之处在于：省略了第二绝缘层520。例如，当省略了第二绝缘层520时，第一绝缘层510的侧壁可以限定第一接触部分CT1和第二接触部分CT2。此外，缓冲层161和第一绝缘层510的侧壁可以限定设置在焊盘区域PDA中的焊盘开口OP_PD。
在一个或更多个实施方式中，即使省略了第二绝缘层520，但可以通过在图案化第一绝缘层510的工艺中使与焊盘开口OP_PD重叠的缓冲层161过蚀刻来形成由缓冲层161的侧壁和第一绝缘层510的侧壁限定的焊盘开口OP_PD，以暴露第一焊盘PE1。
在一个或更多个实施方式中，省略了第二绝缘层520，并且因此，省略了制造显示装置10的工艺中的图案化第二绝缘层520的掩模工艺，从而可以确保制造显示装置10的工艺的经济效率。
图21是根据又一个或更多个其它实施方式的显示装置的剖视图。
参考图21，根据一个或更多个实施方式的显示装置10与根据图4的一个或更多个实施方式的显示装置10的不同之处在于：第二电极220通过第三电极接触孔CTL与第二导电图案CDP2接触并且电连接到第二导电图案CDP2，并且第二接触电极720_1通过第二电极接触孔CTS_1与第二电压线VL2接触并且电连接到第二电压线VL2。
例如，第二电极220可以通过穿透过孔层164和钝化层163的第三电极接触孔CTL电连接到第二导电图案CDP2。第二导电图案CDP2可以是在制造显示装置10的工艺中的用于对准发光元件ED的对准工艺中向对准线施加对准信号的连接图案。
在一个或更多个实施方式中，在显示区域DPA中，第二层700的部分区域可以通过穿透第一绝缘层510、过孔层164、钝化层163和缓冲层161并暴露第一导电层110的部分区域的孔与第一导电层110的部分区域接触并且电连接到第一导电层110的部分区域。例如，第二接触电极720_1可以通过穿透第二绝缘层520、第一绝缘层510、过孔层164、钝化层163和缓冲层161并暴露第一导电层110的第二电压线VL2的第二电极接触孔CTS_1与第二电压线VL2接触并且电连接到第二电压线VL2。
形成将第二接触电极720_1和第一导电层110的第二电压线VL2彼此连接的第二电极接触孔CTS_1的工艺可以包括：形成缓冲层161以便覆盖第二电压线VL2；以及形成与被缓冲层161覆盖的第二电压线VL2重叠但暴露缓冲层161的图案化的过孔层164。接下来，可以通过使用图案化的过孔层164图案化钝化层163的工艺来暴露与第二电压线VL2重叠的缓冲层161。接下来，在图案化第一绝缘层510的工艺中，可以过蚀刻缓冲层161的由过孔层164和钝化层163暴露的部分。接下来，在图案化第二绝缘层520的工艺中，可以过蚀刻在图案化第一绝缘层510的工艺中保留的缓冲层161，以形成穿透第二绝缘层520、第一绝缘层510、过孔层164、钝化层163和缓冲层161并暴露第一导电层110的第二电压线VL2的第二电极接触孔CTS_1。
因此，类似于显示区域DPA，第二层700和第一导电层110在焊盘区域PDA中也可以彼此接触并且彼此电连接。同时，图21中所示的第一导电层110和第二层700之间的连接关系可以仅仅是示例。作为另一示例，第一导电层110的另一图案和第二层700的第一接触电极710也可以彼此直接连接。
图22是根据又一个或更多个其它实施方式的显示装置的剖视图。
参考图22，根据一个或更多个实施方式的显示装置10与图4的显示装置10的不同之处在于：钝化层163_1也设置在非显示区域NDA的焊盘区域PDA中，并且第一焊盘PE1_1由第二导电层130形成。
例如，第一导电层110可以包括设置在显示区域DPA中的光阻挡图案BML、第一电压线VL1和第二电压线VL2。在一个或更多个实施方式中，第一导电层110可以不设置在非显示区域NDA的焊盘区域PDA中。
缓冲层161可以设置在第一导电层110上。在焊盘区域PDA中，缓冲层161可以不包括穿透缓冲层161的孔。即，缓冲层161可以在焊盘区域PDA中完全地覆盖衬底SUB。
半导体层120可以设置在缓冲层161上，并且包括多个第一接触孔CNT1的栅极绝缘膜162可以设置在其中形成有半导体层120的缓冲层161上。第二导电层130可以设置在栅极绝缘膜162上。
在一个或更多个实施方式中，第二导电层130可以包括漏电极SD1、源电极SD2、栅电极GE和第一焊盘PE1_1。即，设置在显示区域DPA中的漏电极SD1、源电极SD2、栅电极GE和第一导电图案CDP1以及设置在非显示区域NDA的焊盘区域PDA中的第一焊盘PE1_1可以由第二导电层130形成。
第一焊盘PE1_1可以是以上描述的多个布线的布线焊盘WPD中的一个。例如，第一焊盘PE1_1可以是第一电压焊盘WPD_VL1、第二电压焊盘WPD_VL2、数据焊盘WPD_DT和初始化电压焊盘WPD_Vint中的一个。例如，当第一焊盘PE1_1是扫描线SL1和SL2的布线焊盘WPD时，第一焊盘PE1_1可以是扫描焊盘WPD_SC。
设置在第一焊盘PE1_1和缓冲层161之间的栅极绝缘膜162可以具有与以上描述的第一焊盘PE1_1相同的图案。第一焊盘PE1_1的侧壁可以与设置在第一焊盘PE1_1之下的栅极绝缘膜162的侧壁对准，但不限于此。
在一个或更多个实施方式中，钝化层163_1可以在显示区域DPA和非显示区域NDA中设置在第二导电层130上。钝化层163_1可以包括设置在显示区域DPA中的第一区域163A和设置在非显示区域NDA中的第二区域163B。
钝化层163_1的第一区域163A可以在显示区域DPA中设置成覆盖第二导电层130。钝化层163_1的第一区域163A可以与过孔层164一起限定第一电极接触孔CTD和第二电极接触孔CTS。
钝化层163_1的第二区域163B可以不形成在非显示区域NDA的焊盘区域PDA的一部分中。钝化层163_1的第二区域163B可以暴露第一焊盘PE1_1的至少一部分。例如，钝化层163_1的第二区域163B可以覆盖设置在焊盘区域PDA中的第一焊盘PE1_1和栅极绝缘膜162的侧壁，但是可以暴露第一焊盘PE1_1的上表面的一部分。钝化层163_1的第二区域163B可以与第一绝缘层510和第二绝缘层520一起限定暴露第一焊盘PE1_1的焊盘开口OP_PD。
在焊盘区域PDA中限定焊盘开口OP_PD的第一绝缘层510、第二绝缘层520和钝化层163_1(具体地，钝化层163_1的第二区域163B)的侧壁可以彼此对准。
对于根据一个或更多个实施方式的显示装置10，可以使用第二导电层130形成第一焊盘PE1_1，并且第二层700的焊盘电极PE2和第二导电层130的第一焊盘PE1_1可以通过由第一绝缘层510、第二绝缘层520和钝化层163_1的侧壁限定的焊盘开口OP_PD彼此接触并且彼此电连接。
图23至图32是示出了制造图22的显示装置的工艺的剖视图。
首先，参考图23，在衬底SUB上形成图案化的第一导电层110，并且在其上形成有第一导电层110的衬底SUB上完全地形成缓冲层161'。接下来，在缓冲层161'上形成半导体层120，并且在其上形成有半导体层120的缓冲层161'上形成用于栅极绝缘膜的材料层162'。
在一个或更多个实施方式中，图案化的第一导电层110可以包括第一电压线VL1、第二电压线VL2和光阻挡图案BML，并且第一导电层110可以不形成在非显示区域NDA的焊盘区域PDA中。
接下来，参考图24，形成暴露第一导电层110或半导体层120的多个第一接触孔CNT1。第一接触孔CNT1包括暴露半导体层120的部分的第一接触孔CNT11和暴露第一导电层110的部分的第一接触孔CNT12。
接下来，参考图25，在其中形成有第一接触孔CNT1的缓冲层161上形成图案化的栅极绝缘膜162和图案化的第二导电层130。在一个或更多个实施方式中，第二导电层130可以包括设置在显示区域DPA中的栅电极GE、漏电极SD1、源电极SD2和第一导电图案CDP1以及设置在非显示区域NDA的焊盘区域PDA中的第一焊盘PE1_1。
接下来，参考图26，在其上形成有第二导电层130的缓冲层161上堆叠用于钝化层的材料层163'，并且形成图案化的过孔层164。
用于钝化层的材料层163'可以完全地设置成遍及显示区域DPA和非显示区域NDA，并且可以完全覆盖图案化的第二导电层130。
图案化的过孔层164可以设置在显示区域DPA中，但是可以不设置在非显示区域NDA的焊盘区域PDA中。图案化的过孔层164可以设置在显示区域DPA中，并且可以包括与源电极SD2重叠的第一开口OPD和与第一导电图案CDP1重叠的第二开口OPS。
接下来，参考图27，通过蚀刻用于钝化层的材料层163'来形成图案化的钝化层163”。图案化的钝化层163”可以通过掩模工艺形成。
例如，在其上形成有图26的过孔层164的用于钝化层的材料层163'上形成光刻胶图案。光刻胶图案可以暴露与过孔层164的第一开口OPD和第二开口OPS重叠的区域，并且覆盖设置在非显示区域NDA的焊盘区域PDA中的用于钝化层的材料层163'。使用光刻胶图案作为蚀刻掩模来蚀刻用于钝化层的材料层163'。通过该工艺，由第一开口OPD和第二开口OPS暴露的用于钝化层的材料层163'被蚀刻，使得第一电极接触孔CTD和第二电极接触孔CTS可以如图27中所示地形成在用于钝化层的材料层163'的设置在显示区域DPA中的第一区域163A中。此外，设置在非显示区域NDA的焊盘区域PDA中的由光刻胶图案覆盖的用于钝化层的材料层163'保留，使得钝化层163”的第二区域163”_B可以如图27中所示地完全覆盖第一焊盘PE1_1。
接下来，参考图28，在其中形成有第一电极接触孔CTD和第二电极接触孔CTS的过孔层164上形成图案化的对准线层200'。图案化的对准线层200'可以通过掩模工艺形成。
接下来，参考图29，在对准线层200'上形成图案化的第一绝缘层510。图案化的第一绝缘层510可以通过掩模工艺形成。
例如，如图29中所示，在其上形成有图案化的对准线层200'的过孔层164和钝化层163”上完全地沉积用于第一绝缘层的材料层。用于第一绝缘层的材料层可以在显示区域DPA中沉积在其上形成有对准线层200'的过孔层164上，并且可以在非显示区域NDA的焊盘区域PDA中设置在钝化层163”的第二区域163”_B上。
接下来，可以在用于第一绝缘层的材料层上形成光刻胶图案，该光刻胶图案在显示区域DPA中暴露用于第一绝缘层的材料层的与对准线层200'的部分重叠的区域并且在非显示区域NDA的焊盘区域PDA中暴露用于第一绝缘层的材料层的与第一焊盘PE1_1的部分重叠的区域，并且可以使用光刻胶图案作为蚀刻掩模来蚀刻用于第一绝缘层的材料层，以形成如图29中所示的图案化的第一绝缘层510。
图案化的第一绝缘层510在显示区域DPA中可以包括设置在子区域SA中并且暴露对准线层200'的部分的分离部分ROP、第一接触部分CT1和第二接触部分CT2。此外，图案化的第一绝缘层510在焊盘区域PDA中可以包括与第一焊盘PE1_1重叠的第一焊盘开口OPP。
同时，在形成图案化的第一绝缘层510的工艺中，可以如图29中所示地过蚀刻钝化层163”'的设置在焊盘区域PDA中并与第一焊盘开口OPP重叠的部分区域163”'_OE。因此，可以减小钝化层163”'(具体地，钝化层163”'的第二区域163”'_B)的与第一焊盘开口OPP重叠的部分区域163”'_OE的厚度。
接下来，参考图30，在第一绝缘层510上形成图案化的堤部层400，并且将发光元件ED设置在显示区域DPA的发射区域EMA中。
接下来，参考图31，在其上设置有发光元件ED和堤部层400的第一绝缘层510上形成图案化的第二绝缘层520。图案化的第二绝缘层520可以通过掩模工艺形成。
图案化的第二绝缘层520可以在显示区域DPA中包括设置在子区域SA中并且暴露对准线层200'的部分的分离部分ROP、第一接触部分CT1和第二接触部分CT2。图案化的第二绝缘层520可以在显示区域DPA中包括暴露设置在发射区域EMA中的发光元件ED的两端的图案部分。图案部分可以设置在发光元件ED上并且暴露发光元件ED的两端。
此外，图案化的第二绝缘层520可以在焊盘区域PDA中限定与第一焊盘PE1_1重叠的焊盘开口OP_PD。同时，在形成图案化的第二绝缘层520的工艺中，钝化层163”'的设置在焊盘区域PDA中并且与焊盘开口OP_PD重叠的部分区域163”'_OE(参见图30)可以被过蚀刻以暴露第一焊盘PE1_1的上表面。因此，可以在焊盘区域PDA中形成穿透第二绝缘层520、第一绝缘层510和钝化层163_1并暴露第一焊盘PE1_1的焊盘开口OP_PD。
接下来，参考图32，在第二绝缘层520上形成图案化的第二层700。通过该工艺，第一接触电极710还可以沉积在第一接触部分CT1的内部分上以与第一对准线210'的一部分接触并且电连接到第一对准线210'的该部分，并且第二接触电极720还可以沉积在第二接触部分CT2的内部分上以与第二对准线220'的一部分接触并且电连接到第二对准线220'的该部分。此外，焊盘电极PE2还可以沉积在焊盘开口OP_PD的内部分上以与第二导电层130的第一焊盘PE1_1接触并且电连接到第二导电层130的第一焊盘PE1_1。
接下来，参考图32和图22，通过切割与分离部分ROP重叠的对准线层200'来形成如图22中所示的在分离部分ROP中分离的第一电极210和第二电极220。通过切割工艺，可以去除与分离部分ROP重叠的对准线层200'，以暴露过孔层164的一个表面。
利用根据一个或更多个实施方式的制造显示装置10的工艺，通过使用第一导电层110和第二导电层130形成多个布线并且通过第二导电层130将半导体层120和第一导电层110彼此电连接，可以减少掩模的数量。
此外，可以通过使用第二导电层130形成第一焊盘PE1_1来形成具有良好可靠性的布线焊盘WPD和焊盘电极PE2。例如，在设置于焊盘区域PDA中的第二导电层130在图案化第一绝缘层510或第二绝缘层520的工艺之前被钝化层163覆盖的状态下，执行图案化第一绝缘层510或第二绝缘层520的工艺，并且因此，可以减小或防止在第一焊盘PE1_1与在图案化第一绝缘层510或第二绝缘层520的工艺中使用的化学材料(例如，蚀刻剂或材料层)之间的直接接触，以减小或防止第一焊盘PE1_1被损坏的可能性。
同时，使用第二导电层130形成第一焊盘PE1_1，并且因此，可以增加用于形成钝化层163_1的掩模工艺，以便使用钝化层163_1来保护第二导电层130。因此，在根据一个或更多个实施方式的制造显示装置10的工艺的情况下，可以降低制造显示装置10的工艺的效率，但是显示装置10可以包括由第二导电层130形成并具有提高的可靠性的第一焊盘PE1_1。
此外，可以实现其中第二层700和第二导电层130可以彼此直接接触并且彼此电连接而不在第二层700和第二导电层130之间设置附加的连接图案的结构。因此，可以在不另外设计将第二层700和第二导电层130彼此连接的连接图案的情况下制造显示装置10，并且因此，另外确保了显示装置10的设计空间，使得可以容易地设计显示装置10。
图33是根据又一个或更多个其它实施方式的显示装置的剖视图。
参考图33，根据一个或更多个实施方式的显示装置10与根据图22的又一个或更多个其它实施方式的显示装置10的不同之处在于：在显示区域DPA中，包括在第二层700_1中的第一接触电极710_1与包括在第二导电层130中的源电极SD2直接接触并且电连接到包括在第二导电层130中的源电极SD2，并且包括在第二层700_1中的第二接触电极720_1与包括在第二导电层130中的第一导电图案CDP1直接接触并且电连接到包括在第二导电层130中的第一导电图案CDP1。
例如，第一接触电极710_1可以与由第一电极接触孔CTD_1暴露的源电极SD2接触并且电连接到由第一电极接触孔CTD_1暴露的源电极SD2，其中第一电极接触孔CTD_1穿透设置在显示区域DPA中的钝化层163_1的第一区域163A、过孔层164、第一绝缘层510和第二绝缘层520。第一接触电极710_1可以不与第一电极210_1直接接触。
第二接触电极720_1可以与由第二电极接触孔CTS_1暴露的第一导电图案CDP1接触并且电连接到由第二电极接触孔CTS_1暴露的第一导电图案CDP1，其中第二电极接触孔CTS_1穿透设置在显示区域DPA中的钝化层163_1的第一区域163A、过孔层164、第一绝缘层510和第二绝缘层520。第二接触电极720_1可以不与第二电极220_1直接接触。
同时，在一个或更多个实施方式中，第一层200_1的第一电极210_1和第二电极220_1可以在对准发光元件ED的工艺中使用，并且可以省略使第一层200_1的第一电极210_1和第二电极220_1分别与第二层700_1的第一接触电极710_1和第二接触电极720_1接触的工艺。在一个或更多个实施方式中，第二层700_1的第一接触电极710_1和第二接触电极720_1与第二导电层130在显示区域DPA中也彼此直接接触并且彼此连接，而没有将第二层700_1和第二导电层130彼此连接的附加的连接图案，并且因此，确保了设计空间，从而可以容易地设计显示装置10。
在一个或更多个实施方式中，在显示区域DPA中形成将第二层700_1和第二导电层130彼此连接的第一电极接触孔CTD_1和第二电极接触孔CTS_1的工艺可以以与在焊盘区域PDA中形成焊盘开口OP_PD的工艺相同的方式来执行。例如，在钝化层163_1在形成第一绝缘层510和第二绝缘层520的工艺之前覆盖第二导电层130的源电极SD2和第一导电图案CDP1的状态下，执行形成第一绝缘层510和第二绝缘层520的工艺，并且在形成第一绝缘层510和第二绝缘层520的工艺中，钝化层163_1可以被过蚀刻以形成如图33中所示的第一电极接触孔CTD_1和第二电极接触孔CTS_1。
图34是根据又一个或更多个其它实施方式的显示装置的剖视图。
参考图34，根据一个或更多个实施方式的显示装置10与根据图22的又一个或更多个其它实施方式的显示装置10的不同之处在于：钝化层163_1也设置在非显示区域NDA的焊盘区域PDA中，并且第一焊盘PE1_1由第二导电层130形成。
形成将第二接触电极720_1和第一导电层110的第二电压线VL2彼此连接的第二电极接触孔CTS_1的工艺可以包括：形成缓冲层161以覆盖第二电压线VL2；以及形成与由缓冲层161覆盖的第二电压线VL2重叠但暴露缓冲层161的图案化的过孔层164。接下来，可以通过使用图案化的过孔层164图案化钝化层163_1的工艺来暴露与第二电压线VL2重叠的缓冲层161。接下来，在图案化第一绝缘层510的工艺中，可以过蚀刻缓冲层161的由过孔层164和钝化层163_1暴露的部分。接下来，在图案化第二绝缘层520的工艺中，可以过蚀刻在图案化第一绝缘层510的工艺中保留的缓冲层161，以形成穿透第二绝缘层520、第一绝缘层510、过孔层164、钝化层163_1和缓冲层161并暴露第一导电层110的第二电压线VL2的第二电极接触孔CTS_1。
因此，在显示区域DPA中，第二层700和第一导电层110可以彼此直接接触并且彼此电连接，并且在焊盘区域PDA中，第二层700和第二导电层130可以彼此直接接触并且彼此电连接。同时，图34中所示的第一导电层110和第二层700之间的连接关系可以仅仅是示例。作为另一示例，源电极SD2可以由第一导电层110形成，并且源电极SD2和第二层700的第一接触电极710也可以彼此直接连接。
在详细描述的最后，本领域的技术人员将理解的是，在基本上不背离本公开的原理的情况下，可以对实施方式作出许多变化和修改。因此，所公开的本公开的实施方式仅以概述性和描述性含义使用，而并非出于限制的目的。

Claims (20)

1.显示装置，包括：
衬底，包括显示区域和焊盘区域；
第一导电层，设置在所述衬底上，并且包括设置在所述显示区域中的第一信号线；
缓冲层，设置在所述第一导电层上；
半导体层，在所述显示区域中设置在所述缓冲层上；
栅极绝缘膜，设置在所述半导体层上；
第二导电层，设置在所述栅极绝缘膜上，并且包括：
晶体管的栅电极，在所述显示区域中与所述半导体层重叠，
所述晶体管的第一个电极，设置成在所述显示区域中与所述半导体层的一侧重叠，并且通过穿透所述缓冲层和所述栅极绝缘膜的接触孔连接到所述第一信号线，以及
所述晶体管的第二个电极，设置成在所述显示区域中与所述半导体层的另一侧重叠；
第一焊盘，在所述焊盘区域中设置在所述衬底上，并且由焊盘开口暴露；
第一绝缘层，设置在所述第二导电层和所述第一焊盘上；以及
发光元件，在所述显示区域中设置在所述第一绝缘层上，
其中，所述第一焊盘由所述第一导电层或所述第二导电层形成。
2.根据权利要求1所述的显示装置，还包括：
钝化层，设置在所述第二导电层和所述第一焊盘上；
过孔层，设置在所述钝化层上；以及
第一电极和第二电极，在所述显示区域中设置所述过孔层上，并且彼此间隔开，
其中，所述第一绝缘层设置在所述第一电极和所述第二电极上，所述发光元件在所述第一绝缘层上设置在所述第一电极和所述第二电极之间，并且所述焊盘开口由所述第一绝缘层限定。
3.根据权利要求2所述的显示装置，其中，所述第一焊盘由所述第一导电层形成，所述焊盘开口由所述第一绝缘层和所述缓冲层限定，并且所述第一绝缘层和所述缓冲层的限定所述焊盘开口的侧壁彼此对准。
4.根据权利要求3所述的显示装置，其中，所述钝化层和所述过孔层不设置在所述焊盘区域中。
5.根据权利要求3所述的显示装置，其中，所述过孔层的侧壁和所述钝化层的侧壁彼此对准。
6.根据权利要求2所述的显示装置，其中，所述第一焊盘由所述第二导电层形成，所述焊盘开口由所述第一绝缘层和所述钝化层限定，并且所述第一绝缘层和所述钝化层的限定所述焊盘开口的侧壁彼此对准。
7.根据权利要求6所述的显示装置，其中，所述钝化层包括设置在所述显示区域中并且与所述过孔层重叠的第一区域以及设置在所述焊盘区域中并且由所述过孔层暴露的第二区域。
8.根据权利要求2所述的显示装置，其中，所述晶体管的所述第一个电极由所述钝化层和所述过孔层覆盖，并且所述晶体管的所述第二个电极由穿透所述钝化层和所述过孔层的第一电极接触孔暴露。
9.根据权利要求8所述的显示装置，其中，所述第一电极通过所述第一电极接触孔与所述晶体管的所述第二个电极接触并且电连接到所述晶体管的所述第二个电极。
10.根据权利要求9所述的显示装置，还包括第一接触电极，所述第一接触电极与所述发光元件的一端和由所述第一绝缘层暴露的所述第一电极接触。
11.根据权利要求8所述的显示装置，还包括与所述发光元件的一端接触的第一接触电极，其中，所述第一接触电极通过所述第一电极接触孔与所述晶体管的所述第二个电极接触并且电连接到所述晶体管的所述第二个电极。
12.根据权利要求11所述的显示装置，其中，所述第一焊盘由所述第二导电层形成。
13.根据权利要求2所述的显示装置，还包括：
第一接触电极，在所述显示区域中设置在所述发光元件上并且与所述发光元件的一端接触；
第二接触电极，在所述显示区域中设置在所述发光元件上并且与所述发光元件的另一端接触；以及
焊盘电极，在所述焊盘区域中设置在所述第一绝缘层上并且与由所述焊盘开口暴露的所述第一焊盘接触。
14.根据权利要求13所述的显示装置，其中，所述第一导电层还包括设置在所述显示区域中的第二信号线，并且所述第二接触电极电连接到所述第二信号线。
15.根据权利要求14所述的显示装置，其中，所述第二导电层还包括第一导电图案，所述第一导电图案设置成在所述显示区域中与所述第二信号线重叠并且通过穿透所述缓冲层和所述栅极绝缘膜的接触孔连接到所述第二信号线，所述第二电极与所述第一导电图案接触，且所述第二接触电极与由所述第一绝缘层暴露的所述第二电极接触。
16.根据权利要求14所述的显示装置，其中，所述第二接触电极与由所述第一绝缘层和所述缓冲层暴露的所述第二信号线接触。
17.根据权利要求13所述的显示装置，其中，所述第一接触电极、所述第二接触电极和所述焊盘电极形成在相同的层上。
18.显示装置，包括：
衬底，包括显示区域和焊盘区域；
第一导电层，设置在所述衬底上并且包括设置在所述显示区域中的第一信号线和设置在所述焊盘区域中的第一焊盘；
缓冲层，设置在所述第一导电层上；
半导体层，在所述显示区域中设置在所述缓冲层上；
栅极绝缘膜，设置在所述半导体层上；
第二导电层，设置在所述栅极绝缘膜上，并且包括：
晶体管的栅电极，在所述显示区域中与所述半导体层重叠，
所述晶体管的第一个电极，设置成在所述显示区域中与所述半导体层的一侧重叠，以及
所述晶体管的第二个电极，设置成在所述显示区域中与所述半导体层的另一侧重叠；
第一绝缘层，设置在所述第二导电层上；
发光元件，在所述显示区域中设置在所述第一绝缘层上；
第一接触电极，设置在所述显示区域中，并且将所述晶体管的所述第一个电极和所述发光元件的一端彼此电连接；以及
焊盘电极，设置在所述焊盘区域中，并且通过穿透所述缓冲层和所述第一绝缘层的焊盘开口电连接到所述第一焊盘，
其中，所述晶体管的所述第一个电极通过穿透所述缓冲层和所述栅极绝缘膜的接触孔电连接到所述第一信号线。
19.根据权利要求18所述的显示装置，其中，所述第一接触电极和所述焊盘电极形成在相同的层上。
20.根据权利要求18所述的显示装置，其中，所述缓冲层和所述第一绝缘层的限定所述焊盘开口的侧壁彼此对准。
CN202210778570.8A 2021-07-22 2022-06-30 显示装置 Pending CN115701255A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210096260A KR20230016080A (ko) 2021-07-22 2021-07-22 표시 장치
KR10-2021-0096260 2021-07-22

Publications (1)

Publication Number Publication Date
CN115701255A true CN115701255A (zh) 2023-02-07

Family

ID=84976989

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210778570.8A Pending CN115701255A (zh) 2021-07-22 2022-06-30 显示装置

Country Status (4)

Country Link
US (1) US20230027391A1 (zh)
KR (1) KR20230016080A (zh)
CN (1) CN115701255A (zh)
WO (1) WO2023003320A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117055750A (zh) * 2022-05-11 2023-11-14 群创光电股份有限公司 触控电子装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102311938B1 (ko) * 2014-07-11 2021-10-13 엘지디스플레이 주식회사 유기전계발광 표시장치 및 그 제조 방법
KR102637068B1 (ko) * 2016-06-01 2024-02-16 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20210014233A (ko) * 2019-07-29 2021-02-09 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR20210035357A (ko) * 2019-09-23 2021-04-01 삼성디스플레이 주식회사 표시 장치
KR20210065238A (ko) * 2019-11-26 2021-06-04 삼성디스플레이 주식회사 표시 장치

Also Published As

Publication number Publication date
WO2023003320A1 (ko) 2023-01-26
US20230027391A1 (en) 2023-01-26
KR20230016080A (ko) 2023-02-01

Similar Documents

Publication Publication Date Title
KR20210124564A (ko) 표시 장치
US20220069165A1 (en) Display device and method of fabricating the same
US20240153935A1 (en) Display device and method of fabricating the same
US20220238756A1 (en) Light-emitting element, light-emitting element unit including the light-emitting element, and display device
CN115701255A (zh) 显示装置
US11811010B2 (en) Display device and method of fabricating the same
EP3993033A2 (en) Display device and method of fabricating the same
US20220005975A1 (en) Display device
CN114551526A (zh) 显示装置
CN114122047A (zh) 显示装置
CN115427877A (zh) 显示装置及其制造方法
US11978835B2 (en) Display device
US20220271021A1 (en) Display device and method of fabricating the same
US20220208901A1 (en) Display device
US20230317908A1 (en) Display device
US20230343899A1 (en) Display device and manufacturing method therefor
US20230142777A1 (en) Display device
US20220238758A1 (en) Display device
KR20220090621A (ko) 표시 장치
KR20230120151A (ko) 표시 장치 및 이의 제조 방법
KR20230165925A (ko) 표시 장치
CN115132772A (zh) 显示装置
CN116964745A (zh) 显示装置及其修复方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication