WO2021182681A1 - 표시 장치 - Google Patents

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WO2021182681A1
WO2021182681A1 PCT/KR2020/008275 KR2020008275W WO2021182681A1 WO 2021182681 A1 WO2021182681 A1 WO 2021182681A1 KR 2020008275 W KR2020008275 W KR 2020008275W WO 2021182681 A1 WO2021182681 A1 WO 2021182681A1
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disposed
connection electrode
base substrate
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PCT/KR2020/008275
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English (en)
French (fr)
Inventor
노정훈
안이준
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삼성디스플레이 주식회사
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
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    • H01L33/58—Optical field-shaping elements

Definitions

  • the present invention relates to a display device.
  • OLED organic light emitting display
  • LCD liquid crystal display
  • a device for displaying an image of a display device includes a display panel such as an organic light emitting display panel or a liquid crystal display panel.
  • the light emitting display panel may include a light emitting device.
  • a light emitting diode LED
  • OLED organic light emitting diode
  • An object of the present invention is to provide a display device in which a driving circuit unit is disposed on a rear surface of a base substrate.
  • a display device includes a base substrate having a display area and a non-display area positioned around the display area defined, and including a substrate connection electrode penetrating the base substrate in a thickness direction. a base substrate, an etching stopper disposed on one surface of the base substrate and covering the substrate through hole, and a first pad disposed on the other surface of the base substrate opposite to the one surface and overlapping the substrate through hole; wherein the substrate connection electrode is disposed in the display area, the substrate connection electrode is connected to the etching stopper and the first pad, and the etching stopper is electrically connected to the first pad through the substrate connection electrode and the etching stopper includes a conductive material.
  • the method may further include a connection line connected to the etching stopper through a penetrating data connection electrode and disposed on the other surface of the base substrate, wherein the connection line is connected to the first pad.
  • a chip on film disposed on the other surface of the base substrate and having a driving chip mounted thereon, and further comprising a second pad disposed on the other surface of the base substrate, wherein the second pad is connected to the connection line and connected, and the chip-on-film may be connected to the second pad.
  • the display device further includes a driving chip disposed on the other surface of the base substrate, and a second pad disposed on the other surface of the base substrate, wherein the second pad is connected to the connection line and the driving chip may overlap the second pad and be connected to the second pad.
  • the one surface of the base substrate may be in contact with the etching stopper, and the substrate connection electrode may be surrounded by an extension line of the other surface of the base substrate, an extension line of one surface of the base substrate, and side surfaces of the base substrate.
  • the width of the substrate connection electrode may become smaller as it approaches the extension line of one surface of the base substrate from the extension line of the other surface of the base substrate.
  • the side surface of the substrate connection electrode in contact with the side surface of the base substrate may have a steeper inclination as it approaches the extension line of the other surface of the base substrate from the extension line of the other surface of the base substrate.
  • a width of the substrate connection electrode may be constant from an extension line of the other surface of the base substrate to an extension line of one surface of the base substrate.
  • One surface of the buffer layer in contact with the substrate connection electrode may have a greater roughness than a surface of the buffer layer not in contact with the substrate connection electrode.
  • An etching residue may be further disposed on one surface of the buffer layer in contact with the substrate connection electrode, and the etching residue may include the same material as the base substrate.
  • the display area includes a plurality of pixels, and each pixel includes a light emitting area and a non-emission area positioned around the light emitting area, wherein an external bank disposed on the data line is disposed in the non-emission area; , a light emitting device may be disposed in the light emitting area, and the light emitting area may be surrounded by the external bank in plan view.
  • the substrate connection electrode may be disposed to overlap the light emitting area.
  • the substrate connection electrode may be overlapped with the external bank of the non-emission area.
  • a first gate insulating layer disposed on the active material layer, a gate connection electrode disposed on the first gate insulating layer, a first protective layer disposed on the gate connection electrode, and disposed on the first protection layer and a data line connected to the first passivation layer, wherein the data line is connected to the gate connection electrode through a data connection electrode penetrating the first passivation layer, and the gate connection electrode penetrates the first gate insulating layer and the buffer layer. It may be connected to the etching stopper through a gate connection electrode.
  • a display device provides a base substrate in which a display area and a non-display area positioned around the display area are defined, and includes a substrate through-hole penetrating the base substrate in a thickness direction.
  • the one surface of the base substrate is in contact with the buffer layer, and the substrate through-hole is surrounded by an extension line of the other surface of the base substrate, an extension line of one surface of the base substrate, and side surfaces of the base substrate, and the buffer layer is the base one surface of the substrate in contact with the one surface and the other surface opposite to the one surface of the buffer layer, wherein the buffer through hole is surrounded by an extension line of one surface of the buffer layer, an extension line of the other surface of the buffer layer, and side surfaces of the buffer layer and an average slope of the side surface of the buffer layer may be greater than an average slope of the side surface of the base substrate.
  • first gate insulating layer disposed directly on the other surface of the buffer layer, wherein one surface of the first gate insulating layer in contact with the substrate connection electrode is greater than one surface of the first gate insulating layer not in contact with the substrate connection electrode
  • the roughness can be large.
  • etching residue is further disposed on one surface of the first gate insulating layer in contact with the substrate connection electrode, and the etching residue is a material of the buffer layer may contain the same material as
  • the buffer through-hole may be disposed to partially overlap one surface of the base substrate in a thickness direction.
  • the driving circuit unit may be disposed on the rear surface of the base substrate to reduce a dead space.
  • FIG. 1 is a plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a cross-sectional view taken along line I-I' of FIG. 1 .
  • FIG 3 is a plan view of a display device viewed from an upper direction according to an exemplary embodiment.
  • FIG. 4 is an enlarged plan view of the pixel of FIG. 3 .
  • FIG. 5 is a cross-sectional view taken along line IV-IV', line V-V', and line VI-VI' of FIG. 4 .
  • FIG. 6 is a plan view of a display device viewed from a downward direction according to an exemplary embodiment.
  • FIG. 7 is a cross-sectional view taken along lines II-II' and III-III' of FIGS. 3 and 6 .
  • FIG. 8 is an enlarged cross-sectional view of area A of FIG. 7 .
  • 9 to 14 are cross-sectional views of a process step-by-step process of a method of manufacturing a display device according to an exemplary embodiment.
  • FIG. 15 is a cross-sectional view of a display device according to another exemplary embodiment.
  • 16 is a cross-sectional view of a display device according to another exemplary embodiment.
  • 17 is a cross-sectional view of a display device according to another exemplary embodiment.
  • FIG. 18 is a cross-sectional view of a display device according to another exemplary embodiment.
  • FIG. 19 is a cross-sectional view of a display device according to another exemplary embodiment.
  • FIG. 20 is a cross-sectional view of a display device according to another exemplary embodiment.
  • 21 is a plan view of a display device according to another exemplary embodiment when viewed from an upper direction.
  • FIG. 22 is an enlarged plan view of a pixel of a display device according to another exemplary embodiment.
  • FIG. 23 is a plan view of a display device according to another exemplary embodiment as viewed from a lower direction.
  • FIGS. 23 and 25 are cross-sectional views of the display device according to FIGS. 23 and 25 .
  • 25 is a plan view of a display device viewed from a bottom direction according to another exemplary embodiment.
  • 26 is a cross-sectional view of the display device of FIG. 25 .
  • FIG. 27 is a cross-sectional view of a display device according to another exemplary embodiment.
  • FIG. 28 is a cross-sectional view of a display device according to another exemplary embodiment.
  • 29 is an enlarged cross-sectional view of area B of FIG. 28 .
  • 30 to 33 are cross-sectional views illustrating steps of a method of manufacturing a display device according to another exemplary embodiment.
  • FIG. 34 is a cross-sectional view of a display device according to another exemplary embodiment.
  • 35 is a cross-sectional view of a display device according to another exemplary embodiment.
  • 36 is a cross-sectional view of a display device according to another exemplary embodiment.
  • FIG. 37 is a plan view of a display device according to another exemplary embodiment.
  • FIG. 1 is a plan view of a display device according to an exemplary embodiment.
  • FIG. 2 is a cross-sectional view taken along line I-I' of FIG. 1 .
  • the display device 1 includes a tablet PC, a smartphone, a car navigation unit, a camera, a center information display (CID) provided to a car, a wrist watch type electronic device, and a PDA ( Personal Digital Assistant), PMP (Portable Multimedia Player), small and medium electronic equipment such as game machines, televisions, external billboards, monitors, personal computers, can be applied to various electronic equipment such as medium and large electronic equipment such as notebook computers.
  • PMP Personal Digital Assistant
  • PMP Portable Multimedia Player
  • small and medium electronic equipment such as game machines, televisions, external billboards, monitors, personal computers
  • these are presented as exemplary embodiments, and it is obvious that they may be employed in other electronic devices without departing from the concept of the present invention.
  • the display device 1 may have a rectangular shape in plan view.
  • the display device 1 may include two first sides extending in a first direction DR1 and two second sides extending in a second direction DR2 crossing the first direction DR1 .
  • An edge where the first side and the second side of the display device 1 meet may be a right angle, but is not limited thereto, and may form a curved surface.
  • the first side may be longer than the second side, but is not limited thereto.
  • the flat shape of the display device 1 is not limited to the illustrated one, and a circular shape or other shape may be applied.
  • the display device 1 may include a display area DA displaying an image and a non-display area NDA not displaying an image.
  • the non-display area NDA may be located around the display area DA and surround the display area DA.
  • the display device 1 includes a first display substrate 10 and a second display substrate 20 facing the first display substrate 10 , the first display substrate 10 and the second display substrate 10 .
  • a sealing member SEAL coupling the display substrate 20 and a filler FM filled between the first display substrate 10 and the second display substrate 20 may be further included.
  • the sealing member SEAL may be disposed in the non-display area NDA and may not overlap the display area DA.
  • the first display substrate 10 includes a device and circuits for displaying an image, for example, a pixel circuit such as a switching device, an external bank defining a light emitting area and a non-emission area to be described later in the display area DA, and a self-emission device ( self-light emitting element).
  • the self-luminous device is an organic light-emitting device (Organic Light Emitting Diode), a quantum dot light-emitting device (Quantum dot Light Emitting Diode), an inorganic material-based micro light-emitting diode (eg, Micro LED), an inorganic material-based nano light-emitting diode ( For example, it may include at least one of nano LEDs).
  • the second display substrate 20 may be positioned on the first display substrate 10 and may face the first display substrate 10 .
  • the second display substrate 20 may include a color conversion pattern for converting a color of incident light.
  • the color conversion pattern may include at least one of a color filter and a color control layer.
  • the sealing member SEAL may be positioned between the first display substrate 10 and the second display substrate 20 in the non-display area NDA.
  • the sealing member SEAL may be disposed along edges of the first display substrate 10 and the second display substrate 20 in the non-display area NDA to surround the display area DA in a plan view.
  • the first display substrate 10 and the second display substrate 20 may be coupled to each other through the sealing member SEAL.
  • the sealing member SEAL may be formed of an organic material.
  • the sealing member SEAL may be made of an epoxy-based resin, but is not limited thereto.
  • the filler FM may be positioned in a space between the first display substrate 10 and the second display substrate 20 surrounded by the sealing member SEAL.
  • the filler FM may fill a space between the first display substrate 10 and the second display substrate 20 .
  • the filler FM may be made of a material that can transmit light.
  • the filler FM may be formed of an organic material.
  • the filler FM may be made of a silicon-based organic material, an epoxy-based organic material, or the like, but is not limited thereto. Also, in some cases, the filler FM may be omitted.
  • FIG 3 is a plan view of a display device viewed from an upper direction according to an exemplary embodiment.
  • a plurality of pixels PX may be disposed in the display area DA.
  • the plurality of pixels PX may be arranged in a matrix manner in the first direction DR1 and the second direction DR2 .
  • the plurality of pixels PXs arranged along the first direction DR1 may form a pixel row.
  • the pixel row may be plural.
  • the plurality of pixel rows may be arranged in the second direction DR2 .
  • the plurality of pixels PXs arranged along the second direction DR2 may form a pixel column.
  • the pixel column may be plural.
  • the plurality of pixel columns may be arranged in the first direction DR1 .
  • the scan driver SP may be disposed in the non-display area NDA.
  • the scan driver SP may include at least one thin film transistor.
  • the scan driver SP may be connected to the scan line SL.
  • the scan driver SP may be plural.
  • Each scan driver SP includes a non-display area NA on one side (or the right side) of the first direction DR1 of the display area DA, and the other side (or left side) of the display area DA in the first direction DR1. may be respectively located in the non-display area NA of .
  • One scan driver SP may be disposed in the non-display area NA on one side or the other side of the first direction DR1 of the display area DA.
  • the scan line SL may extend along the pixel row.
  • the scan line SL may be plural.
  • the plurality of scan lines SL may be arranged in the second direction DR2 .
  • Each of the plurality of scan lines SL arranged in the second direction DR2 may be connected to any one of the plurality of pixel rows.
  • the data line DL may extend along the pixel column.
  • the data line DL may be plural.
  • the plurality of data lines DL may be arranged along the first direction DR1 .
  • Each of the plurality of data lines DL arranged in the first direction DR1 may be connected to any one of the plurality of pixel columns.
  • the data line DL may be connected to the substrate connection electrode CNTb.
  • the substrate connection electrode CNTb may be plural. Each substrate connection electrode CNTb may correspond to each data line DL.
  • 3 illustrates that the plurality of substrate connection electrodes CNTb are arranged along the first direction DR1 , but the arrangement of the plurality of substrate connection electrodes CNTb is not limited thereto.
  • the data line DL is connected through the data connection electrode (see CNTa in FIG. 7 ), an etching stopper (see ES in FIG. 7 ), and the substrate connection electrode CNTb through the first pad ( FIGS. 6 and 6 ), as will be described later. 7) can be connected to PAD1).
  • Each pixel PX may include an emission area EMA and a non-emission area NEA positioned around the emission area EMA.
  • the non-emission area NEA and the light emission area EMA may be divided through an external bank (see 45 of FIG. 7 ) and a light emitting device (see 30 of FIG. 7 ).
  • the external bank 45 may be disposed in the non-emission area NEA, and the light emitting device 30 may be disposed in the light emission area EMA.
  • the external bank 45 may not be disposed in the light emitting area EMA, and the light emitting device 30 may not be disposed in the non-emission area EMA.
  • the substrate connection electrode CNTb and the data connection electrode CNTa may be disposed in the emission area EMA.
  • FIG. 4 is an enlarged plan view of the pixel of FIG. 3 .
  • FIG. 5 is a cross-sectional view taken along line IV-IV', line V-V', and line VI-VI' of FIG. 4 .
  • one of the plurality of pixels PX emits light of a first color
  • the other of the plurality of pixels PX emits light of a second color
  • the plurality of pixels may emit light of a third color.
  • the first color may be red
  • the second color may be green
  • the third color may be blue.
  • the present invention is not limited thereto, and all pixels PX may emit light of the same color.
  • the pixels PX of the display device 1 may include an area defined as the emission area EMA.
  • the light emitting area EMA may be defined as an area in which the light emitting device 30 included in the display device 1 is disposed and light of a specific wavelength band is emitted.
  • the light emitting device 30 includes an active layer, and the active layer may emit light in a specific wavelength band without direction. Lights emitted from the active layer of the light emitting device 30 may be emitted in both side directions of the light emitting device 30 .
  • the light emitting area EMA may include an area in which the light emitting device 30 is disposed, and an area adjacent to the light emitting device 30 , from which light emitted from the light emitting device 30 is emitted.
  • the light emitting area EMA is not limited thereto, and the light emitted from the light emitting device 30 may be reflected or refracted by other members to be emitted.
  • the plurality of light emitting devices 30 may be disposed in each pixel PX, and may form a light emitting area EMA including an area in which they are disposed and an area adjacent thereto.
  • each pixel PX of the display device 1 may include a non-emission area NEA defined as an area other than the emission area EMA.
  • the non-emission area NEA may be an area in which the light emitting device 30 is not disposed and the light emitted from the light emitting device 30 does not reach and thus does not emit light.
  • An external bank 45 may be disposed in the non-emission area NEA.
  • the display device 1 may include a first substrate 11 or a first base substrate, and a circuit element layer and a display element layer disposed on the first substrate 11 .
  • a semiconductor layer, a plurality of conductive layers, and a plurality of insulating layers are disposed on the first substrate 11 , which may constitute a circuit element layer and a display element layer, respectively.
  • the plurality of conductive layers are disposed under the first planarization layer 19 to form a circuit element layer, including a first gate conductive layer, a second gate conductive layer, a first data conductive layer, a second data conductive layer, and a first It may include electrodes 21 and 22 and contact electrodes 26 disposed on the planarization layer 19 to form the display device layer.
  • the plurality of insulating layers include a buffer layer 12 , a first gate insulating layer 13 , a first protective layer 15 , a first interlayer insulating layer 17 , a second interlayer insulating layer 18 , and a first planarization layer ( 19), a first insulating layer 51 , a second insulating layer 52 , a third insulating layer 53 , and a fourth insulating layer 54 .
  • the first substrate 11 may be an insulating substrate.
  • the first substrate 11 may be made of an insulating material such as glass, quartz, or polymer resin.
  • the first substrate 11 may be a rigid substrate, but may also be a flexible substrate capable of bending, folding, rolling, and the like.
  • the light blocking layers BML1 and BML2 may be disposed on the first substrate 11 .
  • the first substrate 11 may include one surface on which the light blocking layers BML1 and BML2 are disposed, and the other surface opposite to the one surface of the first substrate 11 .
  • the light blocking layers BML1 and BML2 may be directly disposed on one surface of the first substrate 11 .
  • the light blocking layers BML1 and BML2 may include a first light blocking layer BML1 and a second light blocking layer BML2.
  • the first light blocking layer BML1 and the second light blocking layer BML2 may overlap at least the first active material layer DT_ACT of the driving transistor DT and the second active material layer ST_ACT of the switching transistor ST, respectively.
  • the light blocking layers BML1 and BML2 may include a light blocking material to prevent light from being incident on the first and second active material layers DT_ACT and ST_ACT.
  • the first and second light blocking layers BML1 and BML2 may be formed of an opaque metal material that blocks light transmission.
  • the present invention is not limited thereto, and the light blocking layers BML1 and BML2 may be omitted in some cases.
  • the buffer layer 12 may be entirely disposed on the first substrate 11 including the light blocking layers BML1 and BML2 .
  • the buffer layer 12 is formed on the first substrate 11 to protect the transistors DT and ST of the pixel PX from moisture penetrating through the first substrate 11, which is vulnerable to moisture permeation, and has a surface planarization function. can be done
  • the buffer layer 12 may be formed of a plurality of inorganic layers alternately stacked.
  • the buffer layer 12 may be formed as a multilayer in which inorganic layers including at least one of silicon oxide (SiOx), silicon nitride (SiNx), and silicon oxynitride (SiON) are alternately stacked.
  • a semiconductor layer is disposed on the buffer layer 12 .
  • the semiconductor layer may include a first active material layer DT_ACT of the driving transistor DT and a second active material layer ST_ACT of the switching transistor ST. These may be disposed to partially overlap with the gate electrodes DT_G and ST_G of the first gate conductive layer, which will be described later.
  • the semiconductor layer may include polycrystalline silicon, single crystal silicon, an oxide semiconductor, or the like. Polycrystalline silicon may be formed by crystallizing amorphous silicon.
  • the first active material layer DT_ACT may include a first doped region DT_ACTa, a second doped region DT_ACTb, and a first channel region DT_ACTc.
  • the first channel region DT_ACTc may be disposed between the first doped region DT_ACTa and the second doped region DT_ACTb.
  • the second active material layer ST_ACT may include a third doped region ST_ACTa, a fourth doped region ST_ACTb, and a second channel region ST_ACTc.
  • the second channel region ST_ACTc may be disposed between the third doped region ST_ACTa and the fourth doped region ST_ACTb.
  • the first doped region DT_ACTa, the second doped region DT_ACTb, the third doped region ST_ACTa, and the fourth doped region ST_ACTb are formed of the first active material layer DT_ACT and the second active material layer ST_ACT.
  • a partial region may be a region doped with impurities.
  • the first active material layer DT_ACT and the second active material layer ST_ACT may include an oxide semiconductor.
  • each of the doped regions of the first active material layer DT_ACT and the second active material layer ST_ACT may be a conductive region.
  • the oxide semiconductor may be an oxide semiconductor containing indium (In).
  • the oxide semiconductor is indium-tin oxide (ITO), indium-zinc oxide (IZO), indium-gallium oxide (IGO), indium- Indium-Zinc-Tin Oxide (IZTO), Indium-Gallium-Tin Oxide (IGTO), Indium-Gallium-Zinc-Tin Oxide, IGZTO) and the like.
  • ITO indium-tin oxide
  • IZO indium-zinc oxide
  • IGO indium-gallium oxide
  • IZTO indium- Indium-Zinc-Tin Oxide
  • IGTO Indium-Gallium-Tin Oxide
  • IGZTO Indium-Gallium-Zinc
  • the first gate insulating layer 13 is disposed on the semiconductor layer and the buffer layer 12 .
  • the first gate insulating layer 13 may include a semiconductor layer and be disposed on the buffer layer 12 .
  • the first gate insulating layer 13 may function as a gate insulating layer of the driving transistor DT and the switching transistor ST.
  • the first gate insulating layer 13 may be made of an inorganic layer including an inorganic material, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiON), or may be formed in a stacked structure.
  • the first gate conductive layer is disposed on the first gate insulating layer 13 .
  • the first gate conductive layer may include a first gate electrode DT_G of the driving transistor DT and a second gate electrode ST_G of the switching transistor ST.
  • the first gate electrode DT_G is disposed to overlap the first channel region DT_ACTc of the first active material layer DT_ACT in the thickness direction
  • the second gate electrode ST_G is the second active material layer ST_ACT. It may be disposed to overlap the second channel region ST_ACTc in the thickness direction.
  • the first gate conductive layer may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or these It may be formed as a single layer or multiple layers made of an alloy of However, the present invention is not limited thereto.
  • the first passivation layer 15 is disposed on the first gate conductive layer.
  • the first passivation layer 15 may be disposed to cover the first gate conductive layer to protect the first gate conductive layer.
  • the first protective layer 15 may be formed of an inorganic layer including an inorganic material, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiON), or may be formed in a stacked structure.
  • the second gate conductive layer is disposed on the first passivation layer 15 .
  • the second gate conductive layer may include the first capacitance electrode CE1 of the storage capacitor disposed so that at least a partial region overlaps the first gate electrode DT_G in the thickness direction.
  • the first capacitor electrode CE1 may overlap the first gate electrode DT_G in the thickness direction with the first passivation layer 15 interposed therebetween, and a storage capacitor may be formed therebetween.
  • the second gate conductive layer may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or these It may be formed as a single layer or multiple layers made of an alloy of However, the present invention is not limited thereto.
  • the first interlayer insulating layer 17 is disposed on the second gate conductive layer.
  • the first interlayer insulating layer 17 may function as an insulating layer between the second gate conductive layer and other layers disposed thereon.
  • the first interlayer insulating layer 17 may be formed of an inorganic layer including an inorganic material, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiON), or may be formed in a stacked structure.
  • the first data conductive layer is disposed on the first interlayer insulating layer 17 .
  • the first gate conductive layer includes the first source/drain electrodes DT_SD1 and the second source/drain electrodes DT_SD2 of the driving transistor DT, and the first source/drain electrodes ST_SD1 and the second of the switching transistor ST.
  • the source/drain electrode ST_SD2 may be included.
  • the first source/drain electrode DT_SD1 and the second source/drain electrode DT_SD2 of the driving transistor DT are connected through a contact hole penetrating the first interlayer insulating layer 17 and the first gate insulating layer 13 .
  • the first doped region DT_ACTa and the second doped region DT_ACTb of the first active material layer DT_ACT may be in contact with each other.
  • the first source/drain electrode ST_SD1 and the second source/drain electrode ST_SD2 of the switching transistor ST are connected through a contact hole penetrating the first interlayer insulating layer 17 and the first gate insulating layer 13 .
  • the third doped region ST_ACTa and the fourth doped region ST_ACTb of the second active material layer ST_ACT may be in contact with each other.
  • the first source/drain electrode DT_SD1 of the driving transistor DT and the first source/drain electrode ST_SD1 of the switching transistor ST are connected to the first light blocking layer BML1 and the first light blocking layer BML1 through another contact hole, respectively. It may be electrically connected to the second light blocking layer BML2.
  • the first source/drain electrodes DT_SD1 and ST_SD1 and the second source/drain electrodes DT_SD2 and ST_SD2 of the driving transistor DT and the switching transistor ST have a drain when one electrode is a source electrode. It may be an electrode.
  • the present invention is not limited thereto, and when one of the first source/drain electrodes DT_SD1 and ST_SD1 and the second source/drain electrodes DT_SD2 and ST_SD2 is a drain electrode, the other electrode may be a source electrode.
  • the first data conductive layer may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or these It may be formed as a single layer or multiple layers made of an alloy of However, the present invention is not limited thereto.
  • the second interlayer insulating layer 18 may be disposed on the first data conductive layer.
  • the second interlayer insulating layer 18 covers the first data conductive layer and is entirely disposed on the first interlayer insulating layer 17 , and may serve to protect the first data conductive layer.
  • the second interlayer insulating layer 18 may be formed of an inorganic layer including an inorganic material, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiON), or may be formed in a stacked structure.
  • a second data conductive layer is disposed on the second interlayer insulating layer 18 .
  • the second data conductive layer may include a first voltage line VL1 , a second voltage line VL2 , and a first conductive pattern CDP.
  • the first voltage line VL1 is applied with a high potential voltage (or a first power voltage, VDD) supplied to the driving transistor DT, and the second voltage line VL2 is supplied to the second electrode 22 .
  • a low potential voltage (or a second power voltage, VSS) may be applied.
  • An alignment signal necessary for aligning the light emitting device 30 may be applied to the second voltage line VL2 during the manufacturing process of the display device 1 .
  • the first conductive pattern CDP may be electrically connected to the first source/drain electrode DT_SD1 of the driving transistor DT through a contact hole formed in the second interlayer insulating layer 18 .
  • the first conductive pattern CDP also contacts the first electrode 21 to be described later, and the driving transistor DT applies the first power voltage VDD applied from the first voltage line VL1 to the first conductive pattern CDP. ) through the first electrode 21 .
  • the second data conductive layer includes one second voltage line VL2 and one first voltage line VL1 in the drawings, the present invention is not limited thereto.
  • the second data conductive layer may include a greater number of first voltage lines VL1 and second voltage lines VL2 .
  • the second data conductive layer may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or these It may be formed as a single layer or multiple layers made of an alloy of However, the present invention is not limited thereto.
  • the first planarization layer 19 is disposed on the second data conductive layer.
  • the first planarization layer 19 may include an organic insulating material, for example, an organic material such as polyimide (PI), and may perform a surface planarization function.
  • PI polyimide
  • first planarization layer 19 On the first planarization layer 19 , inner banks 41 and 42 , a plurality of electrodes 21 and 22 , an outer bank 45 , a plurality of contact electrodes 26 , and a light emitting device 30 are disposed. In addition, a plurality of insulating layers 51 , 52 , 53 , and 55 may be further disposed on the first planarization layer 19 .
  • the inner banks 41 and 42 may be disposed directly on the first planarization layer 19 .
  • the internal banks 41 and 42 may include a first internal bank 41 and a second internal bank 42 disposed adjacent to the center of each pixel PX.
  • the first inner bank 41 and the second inner bank 42 may be disposed to face each other and spaced apart from each other in the first direction DR1 .
  • the inner banks 41 and 42 may be disposed to face each other to be spaced apart from each other, thereby forming a region in which the light emitting device 30 is disposed.
  • the first internal bank 41 and the second internal bank 42 extend in the second direction DR2 , but do not extend to other neighboring pixels PX in the second direction DR2 such that the pixels PX do not extend to each other. It can be terminated by being separated from the boundary between them. Accordingly, the first internal bank 41 and the second internal bank 42 may be disposed for each pixel PX to form a pattern on the front surface of the display device 1 .
  • FIGS. 4 and 5 the present invention is not limited thereto.
  • a larger number of internal banks 41 and 42 may be further disposed according to the number of electrodes 21 and 22 to be described later.
  • the first inner bank 41 and the second inner bank 42 may have a structure in which at least a portion protrudes from the top surface of the first planarization layer 19 .
  • the protruding portions of the first inner bank 41 and the second inner bank 42 may have inclined side surfaces, and the light emitted from the light emitting device 30 hits the inclined side surfaces of the inner banks 41 and 42 . can proceed towards.
  • the electrodes 21 and 22 disposed on the inner banks 41 and 42 may include a material with high reflectivity, and light emitted from the light emitting device 30 is transmitted to the inner banks 41 and 42 . It may be reflected from the electrodes 21 and 22 disposed on the side surface of the , and may be emitted upwardly of the first planarization layer 19 .
  • the internal banks 41 and 42 may provide a region in which the light emitting device 30 is disposed and at the same time perform the function of a reflective barrier rib that reflects the light emitted from the light emitting device 30 in an upward direction.
  • the internal banks 41 and 42 may include an organic insulating material such as polyimide (PI), but is not limited thereto.
  • the plurality of electrodes 21 and 22 are disposed on the inner banks 41 and 42 and the first planarization layer 19 .
  • the plurality of electrodes 21 and 22 are electrically connected to the light emitting devices 30 , and a predetermined voltage may be applied so that the light emitting devices 30 emit light of a specific wavelength band. Also, at least a portion of each of the electrodes 21 and 22 may be utilized to form an electric field in the pixel PX to align the light emitting device 30 .
  • the plurality of electrodes 21 and 22 may include a first electrode 21 disposed on the first internal bank 41 and a second electrode 22 disposed on the second internal bank 42 .
  • the first electrode 21 and the second electrode 22 are respectively extended in the first direction DR1 in the electrode stem portions 21S and 22S and in the electrode stem portions 21S and 22S in the first direction DR1 . It may include at least one electrode branch 21B, 22B extending and branching in the second direction DR2, which is a direction crossing the .
  • the first electrode 21 includes a first electrode stem portion 21S extending in the first direction DR1 and at least one branched portion extending in the second direction DR2 from the first electrode stem portion 21S.
  • a first electrode branch portion 21B may be included.
  • Both ends of the first electrode stem 21S are spaced apart from each other between the pixels PX, and the first electrode stem 21S of the neighboring pixels in the same row (eg, adjacent in the first direction DR1) is terminated. ) may lie on substantially the same straight line as Both ends of the first electrode stem portions 21S disposed in each pixel PX are spaced apart from each other to apply different electrical signals to each of the first electrode branch portions 21B, and the first electrode branch portions 21B ) can be driven separately.
  • the first electrode 21 contacts the first conductive pattern CDP through the first contact hole CT1 penetrating the first planarization layer 19 , and through this, the first source/drain of the driving transistor DT It may be electrically connected to the electrode DT_SD1.
  • the first electrode branch portion 21B is branched from at least a portion of the first electrode stem portion 21S and is disposed to extend in the second direction DR2 , and is disposed to face the first electrode stem portion 21S.
  • the termination may be performed while being spaced apart from the electrode stem 22S.
  • the second electrode 22 extends in the first direction DR1 and is spaced apart from the first electrode stem 21S in the second direction DR2 to face the second electrode stem 22S and the second electrode stem. It may include a second electrode branch 22B branching at 22S and extending in the second direction DR2 .
  • the second electrode stem portion 22S may extend in the first direction DR1 and may be disposed beyond a boundary with another adjacent pixel PX.
  • the second electrode stem portion 22S crossing the plurality of pixels PX may be connected to an outer portion of the display area DA or a portion extending in one direction from the non-display area NDA.
  • the second electrode 22 may contact the second voltage line VL2 through the second contact hole CT2 penetrating the first planarization layer 19 .
  • the second electrodes 22 of the pixels PX adjacent in the first direction DR1 are connected to one second electrode stem 22S through the second contact hole CT2. It may be electrically connected to the second voltage line VL2 .
  • the present invention is not limited thereto, and in some cases, the second contact hole CT2 may be formed for each pixel PX.
  • the second electrode branch 22B may be spaced apart from the first electrode branch 21B to face it, and may terminate while being spaced apart from the first electrode stem 21S.
  • the second electrode branch portion 22B may be connected to the second electrode stem portion 22S, and an extended end portion may be disposed in the pixel PX while being spaced apart from the first electrode stem portion 21S.
  • first electrode branches 21B and one second electrode branch 22B are disposed in each pixel PX
  • the present invention is not limited thereto.
  • the number of the first electrode branch portions 21B and the second electrode branch portions 22B disposed in each pixel PX may be greater.
  • the first electrode 21 and the second electrode 22 disposed in each pixel PX may not necessarily have a shape extending in one direction, and the first electrode 21 and the second electrode 22 may not necessarily have a shape extending in one direction. may be arranged in various structures.
  • the first electrode 21 and the second electrode 22 may be disposed on the first inner bank 41 and the second inner bank 42, respectively, and may face each other by being spaced apart from each other.
  • each electrode branch portions 21B and 22B are disposed on the first inner bank 41 and the second inner bank 42 , and at least a partial region of the first It may be disposed directly on the planarization layer 19 .
  • At least one end of the plurality of light emitting devices 30 disposed between the first internal bank 41 and the second internal bank 42 may be electrically connected to the first electrode 21 and the second electrode 22 . .
  • each of the electrodes 21 and 22 may include a transparent conductive material.
  • each of the electrodes 21 and 22 may include a material such as indium tin oxide (ITO), indium zinc oxide (IZO), or indium tin-zinc oxide (ITZO), but is not limited thereto.
  • each of the electrodes 21 and 22 may include a highly reflective conductive material.
  • each of the electrodes 21 and 22 may include a metal having high reflectivity, such as silver (Ag), copper (Cu), or aluminum (Al). In this case, light incident on each of the electrodes 21 and 22 may be reflected and emitted upwardly of each pixel PX.
  • the electrodes 21 and 22 may have a structure in which a transparent conductive material and a metal layer having high reflectivity are stacked in one or more layers, or may be formed as a single layer including them.
  • each of the electrodes 21 and 22 has a stacked structure of ITO/silver (Ag)/ITO/IZO, or an alloy including aluminum (Al), nickel (Ni), lanthanum (La), or the like. can be However, the present invention is not limited thereto.
  • the plurality of electrodes 21 and 22 may be electrically connected to the light emitting devices 30 , and a predetermined voltage may be applied to the light emitting devices 30 to emit light.
  • the plurality of electrodes 21 and 22 are electrically connected to the light emitting device 30 through a contact electrode 26 to be described later, and transmit an electrical signal applied to the electrodes 21 and 22 to the contact electrode 26 . ) through the light emitting device 30 can be transmitted.
  • the first electrode 21 may be a separate pixel electrode for each pixel PX, and the second electrode 22 may be a common electrode commonly connected along each pixel PX.
  • One of the first electrode 21 and the second electrode 22 may be an anode electrode of the light emitting device 30 , and the other may be a cathode electrode of the light emitting device 30 .
  • the present invention is not limited thereto and vice versa.
  • each of the electrodes 21 and 22 may be used to form an electric field in the pixel PX to align the light emitting device 30 .
  • the light emitting device 30 applies an alignment signal to the first electrode 21 and the second electrode 22 to form an electric field between the first electrode 21 and the second electrode 22 to form the first electrode It may be disposed between the 21 and the second electrode 22 .
  • the light emitting device 30 is sprayed onto the first electrode 21 and the second electrode 22 in a state of being dispersed in ink through an inkjet printing process, and is disposed between the first electrode 21 and the second electrode 22 .
  • an alignment signal to apply a dielectrophoretic force to the light emitting device 30, the alignment may be performed between them.
  • the first insulating layer 51 is disposed on the first planarization layer 19 , the first electrode 21 , and the second electrode 22 .
  • the first insulating layer 51 is disposed to partially cover the first electrode 21 and the second electrode 22 .
  • the first insulating layer 51 may be disposed to cover most of the upper surfaces of the first electrode 21 and the second electrode 22 , and may expose a portion of the first electrode 21 and the second electrode 22 .
  • the first insulating layer 51 includes a portion of the upper surfaces of the first electrode 21 and the second electrode 22 , for example, the upper surface of the first electrode branch 21B disposed on the first internal bank 41 and the second insulating layer 51 .
  • a portion of the upper surface of the second electrode branch 22B disposed on the second inner bank 42 may be exposed.
  • the first insulating layer 51 is substantially entirely formed on the first planarization layer 19 , and may include an opening partially exposing the first electrode 21 and the second electrode 22 .
  • a step may be formed between the first electrode 21 and the second electrode 22 so that a portion of the upper surface of the first insulating layer 51 is recessed.
  • the first insulating layer 51 includes an inorganic insulating material, and the first insulating layer 51 disposed to cover the first electrode 21 and the second electrode 22 is disposed below. A portion of the upper surface may be depressed by the step of the member.
  • the light emitting device 30 disposed on the first insulating layer 51 between the first electrode 21 and the second electrode 22 may form an empty space between the recessed upper surface of the first insulating layer 51 .
  • the light emitting device 30 may be disposed to be partially spaced apart from the upper surface of the first insulating layer 51 , and a material constituting the second insulating layer 52 , which will be described later, may be filled in the space.
  • the first insulating layer 51 may form a flat top surface on which the light emitting device 30 is disposed.
  • the first insulating layer 51 may protect the first electrode 21 and the second electrode 22 and at the same time insulate them from each other. Also, it is possible to prevent the light emitting device 30 disposed on the first insulating layer 51 from being damaged by direct contact with other members.
  • the shape and structure of the first insulating layer 51 is not limited thereto.
  • the external bank 45 may be disposed on the first insulating layer 51 .
  • the outer bank 45 includes a region in which the light emitting device 30 is disposed, including a region in which the inner banks 41 and 42 and the electrodes 21 and 22 are disposed on the first insulating layer 51 . It surrounds and may be disposed at a boundary between the pixels PX.
  • the external bank 45 may be disposed in the non-emission area NEA.
  • the external bank 45 may be disposed to have a shape extending in the first direction DR1 and the second direction DR2 to form a grid pattern over the entire display area DA.
  • the height of the outer bank 45 may be greater than the height of the inner banks 41 and 42 .
  • the external bank 45 separates the neighboring pixels PX and, at the same time, uses ink in the inkjet printing process for disposing the light emitting device 30 during the manufacturing process of the display device 1 . may perform a function of preventing overflow into the adjacent pixel PX.
  • the external bank 45 may separate the different light emitting devices 30 for each pixel PX so that the inks dispersed therein are not mixed with each other.
  • the external bank 45 may include polyimide (PI) like the internal banks 41 and 42 , but is not limited thereto.
  • the light emitting device 30 may be disposed between each of the electrodes 21 and 22 .
  • the light emitting device 30 may be disposed between the respective electrode branches 21B and 22B.
  • the plurality of light emitting devices 30 may be disposed to be spaced apart from each other and may be aligned substantially parallel to each other.
  • the interval at which the light emitting elements 30 are spaced apart is not particularly limited.
  • a plurality of light emitting devices 30 are arranged adjacent to each other to form a group, and a plurality of other light emitting devices 30 may form a group spaced apart from each other by a predetermined interval, or may be disposed with non-uniform density.
  • the light emitting device 30 has a shape extending in one direction, and the direction in which the electrodes 21 and 22 extend and the direction in which the light emitting device 30 extends are substantially perpendicular to each other. have.
  • the present invention is not limited thereto, and the light emitting device 30 may be disposed at an angle instead of perpendicular to the direction in which the electrodes 21 and 22 extend.
  • the light emitting device 30 may include active layers including different materials to emit light of different wavelength bands to the outside.
  • the display device 1 may include light emitting devices 30 that emit light of different wavelength bands.
  • the light emitting device 30 may be disposed on the first insulating layer 51 between the internal banks 41 and 42 or between the respective electrodes 21 and 22 .
  • the light emitting device 30 may be disposed on the first insulating layer 51 disposed between the internal banks 41 and 42 .
  • the light emitting device 30 may be disposed so that a partial region overlaps each of the electrodes 21 and 22 in the thickness direction.
  • One end of the light emitting device 30 overlaps the first electrode 21 in the thickness direction and is placed on the first electrode 21 , and the other end overlaps the second electrode 22 in the thickness direction and overlaps with the second electrode. (22) can be placed on top.
  • each pixel PX may be in a region other than the region formed between the internal banks 41 and 42 , for example, each electrode. It may be disposed in a region other than between the branch portions 21B and 22B or between the inner banks 41 and 42 and the outer bank 45 .
  • One end of the light emitting device 30 may contact the first contact electrode 26a, and the other end may contact the second contact electrode 26b.
  • an insulating layer is not formed on an end surface of the extended one direction side and a part of the semiconductor layer is exposed, so that the exposed semiconductor layer includes a first contact electrode 26a and a second contact electrode 26a to be described later. It may be in contact with the two-contact electrode 26b.
  • the present invention is not limited thereto.
  • at least a portion of the insulating layer may be removed, and the insulating layer may be removed to partially expose both end surfaces of the semiconductor layers.
  • the second insulating layer 52 may be partially disposed on the light emitting device 30 disposed between the first electrode 21 and the second electrode 22 .
  • the second insulating layer 52 may be disposed to partially surround the outer surface of the light emitting device 30 .
  • a portion of the second insulating layer 52 disposed on the light emitting device 30 may have a shape extending in the second direction DR2 between the first electrode 21 and the second electrode 22 in plan view.
  • the second insulating layer 52 may form a stripe-shaped or island-shaped pattern in each pixel PX.
  • the second insulating layer 52 is disposed on the light emitting device 30 , and may expose one end and the other end of the light emitting device 30 .
  • the exposed end of the light emitting device 30 may contact a contact electrode 26 to be described later.
  • the shape of the second insulating layer 52 may be formed by a patterning process using a material constituting the second insulating layer 52 using a conventional mask process.
  • the mask for forming the second insulating layer 52 has a width narrower than the length of the light emitting device 30 , and the material constituting the second insulating layer 52 is patterned to expose both ends of the light emitting device 30 .
  • the present invention is not limited thereto.
  • the plurality of contact electrodes 26 are disposed on the first electrode 21 , the second electrode 22 , and the second insulating layer 52 .
  • the third insulating layer 53 may be disposed on any one of the contact electrodes 26 .
  • the plurality of contact electrodes 26 may have a shape extending in one direction.
  • the plurality of contact electrodes 26 may be in contact with the light emitting device 30 and the electrodes 21 and 22 , respectively, and the light emitting devices 30 may be connected to the first electrode 21 and the second electrode through the contact electrode 26 .
  • An electrical signal may be transmitted from the electrode 22 .
  • the contact electrode 26 may include a first contact electrode 26a and a second contact electrode 26b.
  • the first contact electrode 26a and the second contact electrode 26b may be disposed on the first electrode 21 and the second electrode 22 , respectively.
  • Each of the first contact electrode 26a and the second contact electrode 26b may have a shape extending in the second direction DR2 .
  • the first contact electrode 26a and the second contact electrode 26b may be spaced apart from each other in the first direction DR1 and may form a stripe-shaped pattern in the emission area EMA of each pixel PX.
  • first contact electrode 26a and the second contact electrode 26b are formed of the first electrode 21 and the second electrode 22 . It may come into contact with the exposed upper surface.
  • first contact electrode 26a is in contact with a portion of the first electrode 21 located on the first internal bank 41
  • second contact electrode 26b is the second electrode 22 of the second electrode 22 . 2 may be in contact with the portion located on the inner bank 42 .
  • the present invention is not limited thereto, and in some cases, the width of the first contact electrode 26a and the second contact electrode 26b is formed smaller than that of the first electrode 21 and the second electrode 22 so that the upper surface is exposed. It may be arranged to cover only a portion.
  • the semiconductor layer is exposed on both end surfaces of the light emitting device 30 in the extending direction, and the first contact electrode 26a and the second contact electrode 26b are end surfaces on which the semiconductor layer is exposed. may be in contact with the light emitting device 30 .
  • the present invention is not limited thereto.
  • semiconductor layers may be exposed at both ends of the light emitting device 30 , and each contact electrode 26 may contact the exposed semiconductor layer.
  • One end of the light emitting element 30 is electrically connected to the first electrode 21 through the first contact electrode 26a, and the other end is electrically connected to the second electrode 22 through the second contact electrode 26b. can be connected to
  • first contact electrodes 26a and one second contact electrode 26b are disposed in one pixel PX
  • present invention is not limited thereto.
  • the number of the first contact electrode 26a and the second contact electrode 26b may vary according to the number of the first electrode branch 21B and the second electrode branch 22B disposed in each pixel PX. .
  • the contact electrode 26 may include a conductive material.
  • it may include ITO, IZO, ITZO, aluminum (Al), and the like.
  • the contact electrode 26 may include a transparent conductive material, and light emitted from the light emitting device 30 may pass through the contact electrode 26 to travel toward the electrodes 21 and 22 .
  • Each of the electrodes 21 and 22 includes a material with high reflectivity, and the electrodes 21 and 22 placed on the inclined sides of the inner banks 41 and 42 direct the incident light to the upper direction of the first substrate 11 . can be reflected by
  • the present invention is not limited thereto.
  • the third insulating layer 53 is disposed on the first contact electrode 26a.
  • the third insulating layer 53 may electrically insulate the first contact electrode 26a and the second contact electrode 26b from each other.
  • the third insulating layer 53 is disposed to cover the first contact electrode 26a, but is not disposed on the other end of the light emitting device 30 so that the light emitting device 30 can contact the second contact electrode 26b. it may not be
  • the third insulating layer 53 may partially contact the first contact electrode 26a and the second insulating layer 52 on the upper surface of the second insulating layer 52 .
  • a side of the third insulating layer 53 in the direction in which the second electrode 22 is disposed may be aligned with one side of the second insulating layer 52 .
  • the third insulating layer 53 may be disposed on the non-emission region, for example, on the first insulating layer 51 disposed on the first planarization layer 19 .
  • the present invention is not limited thereto.
  • the fourth insulating layer 54 may be entirely disposed on the first substrate 11 .
  • the fourth insulating layer 54 may function to protect the members disposed on the first substrate 11 from an external environment.
  • first insulating layer 51 , the second insulating layer 52 , the third insulating layer 53 , and the fourth insulating layer 54 described above may include an inorganic insulating material or an organic insulating material.
  • first insulating layer 51 , the second insulating layer 52 , the third insulating layer 53 and the fourth insulating layer 54 are silicon oxide (SiOx), silicon nitride (SiNx), It may include an inorganic insulating material such as silicon oxynitride (SiOxNy), aluminum oxide (Al2O3), aluminum nitride (AlN), or the like.
  • acrylic resin epoxy resin, phenol resin, polyamide resin, polyimide resin, unsaturated polyester resin, polyphenylene resin, polyphenylene sulfide resin, benzocyclobutene, cardo resin, siloxane. resin, silsesquioxane resin, polymethyl methacrylate, polycarbonate, polymethyl methacrylate-polycarbonate synthetic resin, and the like.
  • the present invention is not limited thereto.
  • FIG. 6 is a plan view of a display device viewed from a downward direction according to an exemplary embodiment.
  • the data line DL may be connected to the substrate connection electrode CNTb.
  • the data line DL is connected to a data connection electrode (see CNTa in FIG. 7 ), an etching stopper (see ES in FIG. 7 ), and a first pad (see PAD1 in FIGS. 6 and 7 ) through the substrate connection electrode CNTb. can be connected with
  • connection line CL may be disposed on the other surface of the first substrate 11 .
  • One end of the connection line CL may form a first pad PAD1
  • the other end of the connection line CL may form a second pad PAD2 .
  • FIG. 6 it has been described that one end of the connection line CL may form the first pad PAD1 and the other end of the connection line CL may form the second pad PAD2 , but the connection line CL is It may be understood that the first pad PAD1 and the second pad PAD2 are respectively connected.
  • the second pad PAD2 may have a one-to-one correspondence with the connection line CL.
  • the second pad PAD2 may be plural.
  • the plurality of second pads PAD2 may be arranged along the first direction DR1 .
  • a portion of the connection line CL may include at least one bent portion while being connected to the first pad PAD1 and extending downward in the second direction DR2 .
  • the plurality of connection lines CL may include an extension portion extending from one end of the connection line CL in the second direction DR2 , and a fan-out disposed between the bent portion and the second pad PAD2 . It may include a wiring part.
  • the adjacent connection lines CL may be close to each other in the fan-out wiring part.
  • One end of the fan-out wiring part may be connected to the extension of the connection line CL, and the other end of the fan-out wiring part may be connected to the second pad PAD2 .
  • a chip on film COF may be disposed on adjacent second pads PAD2 .
  • the chip-on-film COF may be attached on adjacent second pads PAD2 .
  • the chip-on-film (COF) may be plural.
  • the plurality of chip-on-film COFs may be arranged to be spaced apart from each other in the first direction DR1 .
  • Adjacent second pads PAD2 may form a pad group.
  • the pad group may be plural.
  • the plurality of pad groups may be arranged to be spaced apart from each other in the first direction DR1 .
  • Each pad group may be connected to a different chip-on-film (COF).
  • a driving chip IC may be mounted on the chip on film COF.
  • the chip-on-film COF may be disposed in the display area DA of the display device 1 .
  • the chip-on-film COF is disposed on the other surface of the first substrate 11 of the display device 1 and is disposed in the display area DA, thereby generating a dead space resulting from the disposition of the chip-on-film COF. it can be prevented
  • FIG. 7 is a cross-sectional view taken along lines II-II' and III-III' of FIGS. 3 and 6 .
  • a redundant description of the same configuration as that of FIG. 5 will be omitted.
  • the etching stopper ES may be disposed on one surface of the first substrate 11 .
  • the etching stopper ES may be disposed on the same layer as the light blocking layers BML1 and BML2 .
  • the etching stopper ES may be directly disposed on one surface of the first substrate 11 .
  • the etching stopper ES may include the same material as the light blocking layers BML1 and BML2.
  • the etching stopper ES may be disposed to be spaced apart from the light blocking layers BML1 and BML2 .
  • the etching stopper ES may cover the substrate through hole TH.
  • the width of the etching stopper ES may be greater than the width of the substrate through hole TH (refer to W1 of FIG. 8 ).
  • the data line DL may be located on the same layer as the first data conductive layer described with reference to FIG. 5 .
  • the data line DL is disposed on the same layer as the first source/drain electrode DT_SD1 and the second source/drain electrode DT_SD2 disposed on the first data conductive layer, and may include the same material.
  • the data line DL is to be connected to the etching stopper ES through the data connection electrode CNTa penetrating the first interlayer insulating layer 17 , the first passivation layer 15 , and the first gate insulating layer 13 .
  • the data connection electrode CNTa may include the same material as the data line DL.
  • the data line DL and the etching stopper ES may be electrically connected through the data connection electrode CNTa.
  • the first substrate 11 may include a substrate through hole TH.
  • the substrate through hole TH may completely penetrate the first substrate 11 in the thickness direction from one surface to the other surface of the first substrate 11 .
  • the substrate through hole TH may be disposed in the light emitting area EMA.
  • the substrate connection electrode CNTb may be filled in the substrate through hole TH.
  • the substrate connection electrode CNTb may be completely filled in the substrate through hole TH.
  • the substrate connection electrode CNTb may be in contact with side surfaces (or inner surfaces) that the substrate through hole TH of the first substrate 11 is in contact with.
  • the substrate connection electrode CNTb may include a conductive material.
  • the substrate connection electrode (CNTb) may include molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). Any one or an alloy thereof may be included.
  • the substrate connection electrode CNTb may be formed of a single layer made of the above-described material.
  • the substrate connection electrode CNTb may be formed of a multilayer formed of the above-described material.
  • the substrate connection electrode CNTb may be connected to the etching stopper ES.
  • the substrate connection electrode CNTb may directly contact the etching stopper ES.
  • the substrate connection electrode CNTb may be electrically connected to the etching stopper ES.
  • a connection line CL may be disposed on the other surface (or rear surface) of the first substrate 11 .
  • the connection line CL may be directly disposed on the other surface of the first substrate 11 .
  • One end of the connection line CL may be connected to the first pad PAD1 , and the other end of the connection line CL may be connected to the second pad PAD2 .
  • the first pad PAD1 may overlap the substrate connection electrode CNTb in the thickness direction and may directly contact the substrate connection electrode CNTb.
  • the first pad PAD1 may be electrically connected to the substrate connection electrode CNTb.
  • the connection line CL, the first pad PAD1 , and the second pad PAD2 may be disposed on the same layer and may include the same material. However, the present invention is not limited thereto, and each of the connection line CL, the first pad PAD1 , and the second pad PAD2 may include different materials.
  • connection line CL may include a conductive material.
  • the connection line CL may be selected from among molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). Any one or an alloy thereof may be included.
  • the connection line CL may be formed of a single layer made of the above-described material. In some embodiments, the connection line CL may be formed of a multi-layer made of the above-described material.
  • a chip on film COF may be attached on the second pad PAD2 .
  • the chip-on-film COF may include a lead line LE.
  • An anisotropic conductive film ACF may be disposed between the lead line LE and the second pad PAD2 .
  • the lead line LE and the second pad PAD2 may be electrically connected to each other through the anisotropic conductive film ACF.
  • a driving chip IC may be mounted on the chip on film COF.
  • the driving chip IC may be mounted on the other surface that is opposite to the one surface of the chip on film COF on which the lead line LE is disposed, but is not limited thereto, and the lead line LE and the driving chip IC may It may be disposed on the same surface of the chip-on-film (COF).
  • the driving chip IC may serve to apply a data signal to each data line DL.
  • the data signal provided from the driving chip IC includes the second pad PAD2 , the connection line CL, the first pad PAD1 , the substrate connection electrode CNTb, the etching stopper ES, and the data connection electrode CNTa. may be transmitted to the data line DL through
  • FIG. 8 is an enlarged cross-sectional view of area A of FIG. 7 .
  • the first substrate 11 may include one surface and the other surface 11b described above in FIG. 7 .
  • the first substrate 11 may further include a side surface 11a in contact with the substrate through hole CNTb.
  • the substrate through hole TH may be surrounded by an extension line of one surface of the first substrate 11 , an extension line of the other surface 11b of the first substrate 11 , and side surfaces 11a of the first substrate 11 . have. Extension lines of one surface of the first substrate 11 may meet the adjacent one surface of the first substrate 11 , respectively. Extension lines of the other surface 11b of the first substrate 11 may meet the other surface 11b of the adjacent first substrate 11 , respectively. Each of the side surfaces 11a of the first substrate 11 is an extension line of one surface of the first substrate 11 , and a point where one surface of the first substrate 11 meets an extension line of the other surface 11b of the first substrate 11 , respectively. , and a point where the other surface 11b of the first substrate 11 meets may be connected.
  • the width of the substrate through hole TH may decrease as it approaches the extension line of the other surface 11b of the first substrate 11 from the extension line of the other surface 11b of the first substrate 11 .
  • the width of the substrate through hole TH is a first width W1 equal to the length of the extension line of one surface of the first substrate 11 , and a second width equal to the length of the extension line of the other surface 11b of the first substrate 11 . It may include a width W2. In an embodiment, the first width W1 may be smaller than the second width W2.
  • the side surfaces 11a of the first substrate 11 forming the substrate through hole TH may form a curved surface CR.
  • Each of the curved surfaces CR formed by the side surfaces 11a of the first substrate 11 may have a convex cross-sectional shape toward the substrate through hole TH.
  • the side surface 11a of the first substrate 11 is formed from a point where an extension line of the other surface 11b of the first substrate 11 and the other surface 11b of the first substrate 11 meet.
  • the inclination may gradually increase to a point where an extension line of one surface of , and one surface of the first substrate 11 meet.
  • the substrate through-hole TH may be formed through laser irradiation and wet etching.
  • a laser may be irradiated to an area where the substrate through-hole TH is to be formed.
  • the laser may be a femtosecond laser.
  • a femtosecond laser may mean a laser having a pulse width of 200 femtoseconds or more and 500 femtoseconds or less.
  • the present invention is not limited thereto, and may be light of a short wavelength range from a near-infrared (IR) laser to an ultraviolet (UV) laser, or light of a multi-wavelength band including light of various wavelengths.
  • the laser may be irradiated from the other surface of the first substrate to one surface in contact with the etching stopper ES.
  • the focus of the laser can be variously modified. In one embodiment, the focus of the laser may be one surface of the first substrate, but is not limited thereto.
  • the etching selectivity in the corresponding region to the etching solution may be greater than the etching selectivity in the non-laser-irradiated region to the etching solution.
  • the entire surface of the first substrate is etched.
  • wet etching may be applied.
  • a basic solution such as potassium hydroxide (KOH) or sodium hydroxide (NaOH), or an acidic solution such as hydrofluoric acid (HF) may be used.
  • KOH potassium hydroxide
  • NaOH sodium hydroxide
  • HF hydrofluoric acid
  • the etching selectivity in the laser-irradiated area to the etching solution is greater than the etching selectivity in the non-laser-irradiated area to the etching solution, the laser-irradiated area has wet etching results, substrate through-holes TH ) can be formed.
  • the etching selectivity of the first substrate to the etching solution may be much greater than the etching selectivity of the etching stopper ES. Accordingly, even if the etching solution comes into contact with the etching stopper ES in the etching step, one surface of the etching stopper ES may not be substantially etched.
  • the substrate through hole TH when forming the substrate through hole TH, laser irradiation and etching are accompanied together, so the processing quality, speed, and high aspect ratio of the substrate through hole TH (compared to the thickness of the substrate through hole TH) width) can be obtained.
  • the width of the etching stopper ES is formed to be larger than the width of the substrate through-hole TH (see W1 of FIG. 8 ), so that the etching solution is prevented from diffusing to one surface of the first substrate when the substrate through-hole TH is formed. can be prevented in advance. For this reason, it is possible to prevent corrosion and/or etching of the electrodes on the first substrate by the etching solution in advance.
  • the etching stopper ES is formed at the same time when the light blocking layers BML1 and BML2 are formed, so that there is no additional member and/or configuration, thereby simplifying the manufacturing process.
  • the substrate connection electrode CNTb is disposed in the display area DA
  • the chip-on-film COF connected to the substrate connection electrode CNTb is formed on the first substrate 11 of the display device 1 . ), and may be disposed in the display area DA. For this reason, it is possible to reduce the dead space resulting from the chip-on-film (COF) arrangement and the fan-out wiring.
  • 9 to 14 are cross-sectional views of a process step-by-step process of a method of manufacturing a display device according to an exemplary embodiment.
  • the upper structures on the first substrate 11 described above in FIGS. 5 and 7 are formed on the first substrate 11_1a.
  • the light blocking layers BML1 and BML2 and the etching stopper ES are formed on the first substrate 11_1a, and the light blocking layers BML1 and BML2 and the etching stopper ES are formed on the light blocking layer BML1 and BML2 and the etching stopper ES in FIG. 5 .
  • the buffer layer 12 described above in FIG. 7 and upper structures of the buffer layer 12 may be formed.
  • the etching stopper ES may be disposed on the same layer as the light blocking layers BML1 and BML2 .
  • the etching stopper ES may be directly disposed on one surface of the first substrate 11 .
  • the etching stopper ES may include the same material as the light blocking layers BML1 and BML2.
  • the etching stopper ES may be disposed to be spaced apart from the light blocking layers BML1 and BML2 .
  • the etching stopper ES may cover the substrate through hole TH.
  • the width of the etching stopper ES may be greater than the width of the substrate through hole TH (refer to W1 of FIG. 8 ).
  • the thickness of the first substrate 11_1a according to FIG. 9 may be greater than the thickness of the first substrate 11 according to FIGS. 5 and 7 . Thereafter, the overall thickness of the first substrate 11_1a may be reduced through wet etching.
  • the laser LS may be irradiated to the region where the substrate through-hole TH is to be formed.
  • the laser LS may be a femtosecond laser.
  • a femtosecond laser may mean a laser having a pulse width of 200 femtoseconds or more and 500 femtoseconds or less.
  • the present invention is not limited thereto, and may be light of a short wavelength range from a near-infrared (IR) laser to an ultraviolet (UV) laser, or light of a multi-wavelength band including light of various wavelengths.
  • the laser LS may be irradiated from the other surface 11b of the first substrate (refer to 11 of FIG. 9 ) to one surface in contact with the etching stopper ES.
  • the focus of the laser LS may be variously modified.
  • the focal point of the laser LS may be one surface of the first substrate 11 , but is not limited thereto.
  • the first substrate 11_1b When the laser LS is irradiated to the region where the substrate through hole TH is to be formed, the first substrate 11_1b may be formed. Structural deformation may occur in the region irradiated with the laser LS of the first substrate 11_1b. For example, the Si-O bond of the glass constituting the first substrate 11_1b in the corresponding region may be broken. Accordingly, the etching selectivity in the corresponding region to the etching solution may be greater than the etching selectivity in the non-laser-irradiated region to the etching solution.
  • the entire surface of the first substrate 11_1b is etched.
  • wet etching may be applied.
  • a basic solution such as potassium hydroxide (KOH) or sodium hydroxide (NaOH), or an acidic solution such as hydrofluoric acid (HF) may be used.
  • KOH potassium hydroxide
  • NaOH sodium hydroxide
  • HF hydrofluoric acid
  • the thickness of the first substrate 11_1b may be reduced by being gradually etched from the other surface 11b by the etching solution.
  • the etching selectivity ratio of the laser LS-irradiated region to the etching solution may be greater than the etching selectivity ratio of the laser LS-irradiated region to the etching solution. Accordingly, as a result of wet etching, substrate through-holes TH may be formed in the area irradiated with the laser LS as shown in FIGS. 11 and 7 .
  • the substrate connection electrode CNTb is filled in the substrate through hole TH.
  • the substrate connection electrode CNTb may include a conductive material.
  • the substrate connection electrode (CNTb) may include molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). Any one or an alloy thereof may be included.
  • the substrate connection electrode CNTb may be formed of a single layer made of the above-described material. In some embodiments, the substrate connection electrode CNTb may be formed of a multilayer formed of the above-described material.
  • the substrate connection electrode CNTb may be connected to the etching stopper ES.
  • the substrate connection electrode CNTb may directly contact the etching stopper ES.
  • the substrate connection electrode CNTb may be electrically connected to the etching stopper ES.
  • a first pad PAD1 , a connection line CL, and a second pad PAD2 are formed.
  • the first pad PAD1 , the connection line CL, and the second pad PAD2 may be respectively disposed on the other surface (or the rear surface) of the first substrate 11 .
  • One end of the connection line CL may be connected to the first pad PAD1
  • the other end of the connection line CL may be connected to the second pad PAD2 .
  • the first pad PAD1 may overlap the substrate connection electrode CNTb in the thickness direction and may directly contact the substrate connection electrode CNTb.
  • the first pad PAD1 may be electrically connected to the substrate connection electrode CNTb.
  • the connection line CL, the first pad PAD1 , and the second pad PAD2 may be disposed on the same layer and may include the same material.
  • connection line CL may include a conductive material.
  • the connection line CL may be selected from among molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). Any one or an alloy thereof may be included.
  • the connection line CL may be formed of a single layer made of the above-described material. In some embodiments, the connection line CL may be formed of a multi-layer made of the above-described material.
  • a chip-on-film COF is disposed on the second pad PAD2 through the anisotropic conductive film ACF.
  • the lead line LE of the chip-on-film COF may be electrically connected to the second pad PAD2 through the anisotropic conductive film ACF.
  • FIG. 15 is a cross-sectional view of a display device according to another exemplary embodiment.
  • the etching stopper ES_1 according to FIG. 8 in that one surface ESa_1 of the etching stopper ES_1 according to the present embodiment includes a first portion ESa1_1 and a second portion ESa2_1 . different from
  • one surface ESa_1 of the etching stopper ES_1 may include a first portion ESa1_1 and a second portion ESa2_1 .
  • a surface roughness of the first portion ESa1_1 may be smaller than a surface roughness of the second portion ESa2_1 .
  • the first portion ESa1_1 may be a portion not in contact with the substrate connection electrode CNTb, and the second portion ESa2_1 may be a portion contacting the substrate connection electrode CNTb.
  • the second portion ESa2_1 may be formed by partially etching one surface of the etching stopper ES_1 exposed by the first substrate 11 to the etching solution in the etching step.
  • 16 is a cross-sectional view of a display device according to another exemplary embodiment.
  • an etching residue ER may remain on one surface ESa of the etching stopper ES in the substrate through hole TH.
  • the etching residue ER may remain on one surface ESa of the etching stopper ES in the substrate through hole TH.
  • the residue of the first substrate remains on one surface ESa of the etching stopper ES, and the residue of the first substrate is not completely removed.
  • the first substrate residue that is, the etching residue ER, may include the same material as the first substrate 11 .
  • the etching residue ER may directly contact the substrate connection electrode CNTb in the substrate through hole TH.
  • a structure of materials of the etching residue ER may be different from a structure of materials of the first substrate 11 .
  • at least one of the Si-O bonds in the etch residue ER may be in a broken state.
  • 17 is a cross-sectional view of a display device according to another exemplary embodiment.
  • the first substrate 11_2 includes a substrate through hole TH_2, and the inclination of the side surface 11a_1 of the first substrate 11_2 in contact with the substrate through hole TH_2 is It is different from the first substrate 11 and the substrate through hole TH of FIG. 8 in that the cross-sectional shape has a linear shape.
  • the first substrate 11_2 includes the substrate through-hole TH_2, and the inclination of the side surface 11a_1 of the first substrate 11_2 in contact with the substrate through-hole TH_2 is
  • the cross-sectional shape may have a linear shape.
  • the inclination angle of the side surface 11a_1 of the first substrate 11_2 may be constant.
  • the present embodiment may be formed by adjusting an etching solution or an etching time when the substrate through-hole TH_2 is formed.
  • the present embodiment may be formed when dry etching is used to form the substrate through-hole TH_2 .
  • FIG. 18 is a cross-sectional view of a display device according to another exemplary embodiment.
  • the hole TH_3 is different from the first substrate 11 and the substrate through hole TH according to FIG. 8 in that the length and width of the extension line of the other surface 11b of the first substrate 11_3 of the hole TH_3 are equal to each other.
  • the side surface 11a_2 of the first substrate 11_3 may be substantially perpendicular to the other surface 11b of the first substrate 11_3 .
  • the substrate through hole TH_3 has a third width W3
  • the third width W3 is an extension line of one surface of the first substrate 11_3 to the other surface 11b of the first substrate 11_3 . ) can all be the same.
  • dry etching is used to form the substrate through-hole TH_3. Since other descriptions have been made above with reference to FIG. 8 , repeated descriptions thereof will be omitted.
  • FIG. 19 is a cross-sectional view of a display device according to another exemplary embodiment.
  • the first substrate 11 and the substrate according to FIG. 8 in that the first width W1 of the substrate through hole TH_3 of the first substrate 11_4 is greater than the second width W2 . It is different from the through hole TH.
  • the side surface 11a_3 of the first substrate 11_4 is an extension line of the other surface 11b of the first substrate 11_4, and the first substrate ( It is different from the first substrate 11_4 and the substrate through-hole TH_4 according to FIG. 8 in that the inclination may gradually become gentle to the point where the extension line of one surface of 11_4 and the one surface of the first substrate 11_4 meet. do.
  • FIG. 20 is a cross-sectional view of a display device according to another exemplary embodiment.
  • the curved surfaces formed by the side surfaces 11a_4 of the substrate through hole TH_5 of the first substrate 11_5 according to the present embodiment each have a convex cross-sectional shape in the opposite direction of the substrate through hole TH_5. is different from the first substrate 11_4 and the substrate through-hole TH_4 of FIG. 19 in that .
  • 21 is a plan view of a display device according to another exemplary embodiment when viewed from an upper direction.
  • 22 is an enlarged plan view of a pixel of a display device according to another exemplary embodiment.
  • 23 is a plan view of a display device according to another exemplary embodiment as viewed from a lower direction.
  • 24 is a cross-sectional view of the display device according to FIGS. 21 and 23 .
  • the substrate connection electrode CNTb is disposed to overlap the non-emission area NEA of the pixel PX in the display area DA. , different from the display device 1 according to FIGS. 3 , 4 , 6 , and 7 .
  • the substrate connection electrode CNTb may be disposed to overlap the non-emission area NEA of the pixel PX in the display area DA.
  • the substrate connection electrode CNTb may be overlapped with the external bank 45 in the thickness direction.
  • the first pad PAD1 connected to the substrate connection electrode CNTb may be overlapped with the non-emission area NEA, like the substrate connection electrode CNTb.
  • the substrate connection electrode CNTb is formed only in the first substrate 11 , any interference with the upper structure of the first substrate 11 may not occur. Therefore, when the substrate connection electrode CNTb is formed, there may be no restriction on the formation area of the light emitting area EMA or the non-emission area NEA.
  • 25 is a plan view of a display device viewed from a bottom direction according to another exemplary embodiment. 26 is a cross-sectional view of the display device of FIG. 25 .
  • the driving chip IC of the display device 3 according to the present exemplary embodiment is overlapped with the second pads PAD2 and connected to the second pads PAD2 . In that it is different from the display device 1 according to FIGS. 6 and 7 .
  • the driving chip IC of the display device 3 according to the present exemplary embodiment may overlap the second pads PAD2 and may be connected to the second pads PAD2 .
  • the display device 3 according to the present exemplary embodiment is different from the display device 1 according to FIGS. 6 and 7 in that the chip-on-film (COF) of FIGS. 6 and 7 is omitted.
  • COF chip-on-film
  • the structure of the display device 3 is can be simplified.
  • FIG. 27 is a cross-sectional view of a display device according to another exemplary embodiment.
  • the gate connection electrode GCE connected to the data line DL, and the gate connection electrode GCE connected to the gate connection electrode GCE and the etching stopper ES differs from the display device 1 according to FIG. 7 in that it further includes (CNTc).
  • the display device 4 has a gate connection electrode GCE connected to the data line DL, and a gate connection electrode connected between the gate connection electrode GCE and the etching stopper ES. (CNTc) may be further included.
  • the gate connection electrode GCE may be disposed on the first gate conductive layer described above with reference to FIG. 7 .
  • the gate connection electrode CNTc may penetrate the first gate insulating layer 13 and the buffer layer 12 in the thickness direction.
  • the gate connection electrode GCE may be disposed on the second gate conductive layer.
  • the gate connection electrode CNTc may penetrate the first passivation layer 15 , the first gate insulating layer 13 , and the buffer layer 12 in the thickness direction.
  • the gate connection electrode GCE and the gate connection electrode CNTc are further formed, the overall resistance of the current path from the data line DL to the first pad PAD1 may be lowered.
  • 28 is a cross-sectional view of a display device according to another exemplary embodiment. 29 is an enlarged cross-sectional view of area B of FIG. 28 .
  • the buffer layer 12_1 functions as the etching stopper ES in the display device 1 according to the exemplary embodiment. It is different from the display device 1 according to the embodiment.
  • the buffer layer 12_1 may function as the etching stopper ES in the display device 1 according to the embodiment.
  • the buffer layer 12_1 may include a buffer through hole THa overlapping the substrate through hole TH.
  • the substrate connection electrode CNTb_1 described above in FIG. 7 may be filled in the substrate through hole TH and the buffer through hole THa.
  • the substrate connection electrode CNTb_1 may be connected to the data line DL through the gate connection electrode CNTc, the gate connection electrode GCE, and the data connection electrode CNTa described above with reference to FIG. 27 .
  • the gate connection electrode CNTc and the gate connection electrode GCE may be omitted.
  • the data connection electrode CNTa may pass through the first interlayer insulating layer 17 , the first passivation layer 15 , and the first gate insulating layer 13 , and the data connection electrode CNTa is connected to the substrate It may be directly connected to the connection electrode CNTc.
  • the buffer layer 12_1 may include one surface 12b in contact with one surface of the first substrate 11 and the other surface opposite to the one surface 12b of the buffer layer 12_1 .
  • the other surface of the buffer layer 12_1 may be in direct contact with the first surface 13a of the first gate insulating layer 13 .
  • the buffer through hole THa may be surrounded by an extension line of one surface 12b of the buffer layer 12_1 , an extension line of the other surface of the buffer layer 12 , and side surfaces 12a of the buffer layer 12 .
  • the average slope of the side surface 12a of the buffer layer 12_1 may be greater than the average slope of the side surface 11a of the first substrate 11 .
  • the width W4 of the extension line of one surface 12b of the buffer layer 12_1 or the upper width of the buffer through hole THa, and the width W4 of the extension line of the other surface of the buffer layer 12 may be the same.
  • the width W4 of the extension line of the one surface 12b of the buffer layer 12_1 may be greater than the width W1 of the substrate through hole TH.
  • the buffer through-hole THa may overlap the substrate through-hole TH in the thickness direction, and may partially overlap one surface of the first substrate 11 .
  • the processing quality, speed, and high aspect ratio of the substrate through hole TH (compared to the thickness of the substrate through hole TH) width) can be obtained.
  • the buffer layer 12_1 may be used to prevent the etching solution from diffusing to one surface of the first substrate when the substrate through-hole TH is formed. For this reason, it is possible to prevent corrosion and/or etching of the electrodes on the first substrate by the etching solution in advance.
  • the existing buffer layer 12_1 on the first substrate is used as it is, thereby simplifying the manufacturing process without adding additional members and/or components.
  • the substrate connection electrode CNTb is disposed in the display area DA, the chip on film COF connected to the substrate connection electrode CNTb is formed on the other surface of the first substrate 11 of the display device 5 . disposed in the display area DA. For this reason, it is possible to reduce the dead space resulting from the chip-on-film (COF) arrangement and the fan-out wiring.
  • COF chip-on-film
  • 30 to 33 are cross-sectional views illustrating steps of a method of manufacturing a display device according to another exemplary embodiment.
  • a substrate through hole TH is formed by using the buffer layer 12 as an etching stopper. A description of the formation of the substrate through-hole TH will be omitted as described above with reference to FIGS. 10 and 11 .
  • a buffer through hole THa is formed. Dry etching may be used to form the buffer through-hole THa. Since the buffer through hole THa is formed by dry etching and the substrate through hole TH is formed by wet etching, the average slope of the side surface 12a of the buffer layer 12_1 is the side surface 11a of the first substrate 11 . ) can be greater than the average slope of
  • one surface of the first substrate 11 may be partially exposed by the buffer layer 12_1 .
  • the buffer through-hole THa may overlap the substrate through-hole TH in the thickness direction, and may partially overlap one surface of the first substrate 11 .
  • the substrate connection electrode CNTb_1 is filled in the substrate through hole TH and the buffer through hole THa.
  • the substrate connection electrode CNTb_1 may be connected to the data line DL through the gate connection electrode CNTc, the gate connection electrode GCE, and the data connection electrode CNTa described above with reference to FIG. 27 .
  • a first pad PAD1 , a connection line CL, and a second pad PAD2 are formed.
  • the first pad PAD1 , the connection line CL, and the second pad PAD2 may be respectively disposed on the other surface (or the rear surface) of the first substrate 11 .
  • One end of the connection line CL may be connected to the first pad PAD1
  • the other end of the connection line CL may be connected to the second pad PAD2 .
  • the first pad PAD1 may overlap the substrate connection electrode CNTb_1 in the thickness direction and may directly contact the substrate connection electrode CNTb_1 .
  • the first pad PAD1 may be electrically connected to the substrate connection electrode CNTb_1 .
  • the connection line CL, the first pad PAD1 , and the second pad PAD2 may be disposed on the same layer and may include the same material.
  • connection line CL may include a conductive material.
  • the connection line CL may be selected from among molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). Any one or an alloy thereof may be included.
  • the connection line CL may be formed of a single layer made of the above-described material. In some embodiments, the connection line CL may be formed of a multi-layer made of the above-described material.
  • the chip-on-film COF is disposed on the second pad PAD2 through the anisotropic conductive film ACF.
  • the lead line LE of the chip-on-film COF may be electrically connected to the second pad PAD2 through the anisotropic conductive film ACF.
  • FIG. 34 is a cross-sectional view of a display device according to another exemplary embodiment.
  • the width of the buffer through hole THa_1 gradually increases. It is different from the buffer layer 12 and the buffer through-hole THa according to FIG. 29 in that it becomes smaller.
  • the width of the buffer through hole THa_1 gradually increases.
  • the inclined cross-sectional shape of the side surface 12a_1 of the buffer layer 12_2 in contact with the buffer through hole THa_1 may have a linear shape inclined with respect to the third direction DR3 .
  • the inclination angle of the side surface 12a_1 of the buffer layer 12_2 may be constant.
  • 35 is a cross-sectional view of a display device according to another exemplary embodiment.
  • an etching residue ER may remain on one surface 13a of the first gate insulating layer 13 in the buffer through hole THa. .
  • the etching residue ER may remain on the one surface 13a of the first gate insulating layer 13 in the buffer through hole THa.
  • the buffer layer residue remains on one surface 13a of the first gate insulating layer 13 and the buffer layer residue is not completely removed.
  • the buffer layer residue that is, the etching residue ER, may include the same material as the buffer layer 12_1 .
  • the etching residue ER may directly contact the substrate connection electrode CNTb_1 in the buffer through hole THa.
  • 36 is a cross-sectional view of a display device according to another exemplary embodiment.
  • the first surface 13a_1 of the first gate insulating layer 13_1 includes a first portion 13a1_1 and a second portion 13a2_1 according to the first embodiment of FIG. 29 . It is different from the gate insulating layer 13 .
  • one surface 13a_1 of the first gate insulating layer 13_1 may include a first portion 13a1_1 and a second portion 13a2_1.
  • a surface roughness of the first portion 13a1_1 may be smaller than a surface roughness of the second portion 13a2_1 .
  • the second portion 13a2_1 may be in contact with the substrate connection electrode CNTb_1
  • the first portion 13a1_1 may be a portion not in contact with the substrate connection electrode CNTb_1 .
  • the second portion 13a2_1 may be formed by partially etching one surface of the first gate insulating layer 13_1 exposed by the buffer layer 12_1 with respect to a dry etching solution in the etching step.
  • FIG. 37 is a plan view of a display device according to another exemplary embodiment.
  • a tile-type display device is applied to the display device 6 according to the present exemplary embodiment, and the display device 6 according to the exemplary embodiment includes a plurality of display devices 1 . It is different from (1).
  • Each of the display devices 1 may have a long side or a short side connected to each other and may be disposed. In addition, some display devices 1 may form one side of the display device 6 , and some display devices 1 are positioned at corners of the display device 6 to form two adjacent sides of the display device 6 . Alternatively, some display devices 1 may be positioned inside the display device T6 and may be surrounded by other display devices 1 . Each of the plurality of display devices 1 may have a different bezel shape according to a location, and each display device may have the same bezel shape.

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Abstract

표시 장치는 표시 영역, 및 표시 영역의 주변에 위치한 비표시 영역이 정의된 베이스 기판으로서, 두께 방향으로 베이스 기판을 관통하는 기판 연결 전극을 포함하는 베이스 기판, 베이스 기판의 일면 상에 배치되고 기판 연결 전극을 덮는 에칭 스토퍼, 및 베이스 기판의 일면의 반대면인 타면 상에 배치되고 기판 관통홀과 중첩 배치된 제1 패드를 포함하되, 기판 연결 전극은 표시 영역에 배치되고, 기판 연결 전극은 에칭 스토퍼, 및 제1 패드와 연결되며, 에칭 스토퍼는 기판 연결 전극을 통해 제1 패드와 전기적으로 연결되고, 에칭 스토퍼는 도전 물질을 포함한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 구동 회로부가 베이스 기판의 배면에 배치된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역, 및 상기 표시 영역의 주변에 위치한 비표시 영역이 정의된 베이스 기판으로서, 두께 방향으로 상기 베이스 기판을 관통하는 기판 연결 전극을 포함하는 베이스 기판, 상기 베이스 기판의 일면 상에 배치되고 상기 기판 관통홀을 덮는 에칭 스토퍼, 및 상기 베이스 기판의 상기 일면의 반대면인 타면 상에 배치되고 상기 기판 관통홀과 중첩 배치된 제1 패드를 포함하되, 상기 기판 연결 전극은 상기 표시 영역에 배치되고, 상기 기판 연결 전극은 상기 에칭 스토퍼, 및 상기 제1 패드와 연결되며, 상기 에칭 스토퍼는 상기 기판 연결 전극을 통해 상기 제1 패드와 전기적으로 연결되고, 상기 에칭 스토퍼는 도전 물질을 포함한다.
상기 에칭 스토퍼 상에 배치된 버퍼층, 상기 버퍼층 상에 배치된 활성 물질층, 및 상기 활성 물질층과 중첩 배치된 차광층을 더 포함하고, 상기 차광층은 상기 에칭 스토퍼와 동일층에 배치되고 상기 에칭 스토퍼와 이격될 수 있다.
상기 활성 물질층 상에 배치된 제1 게이트 절연층, 및 상기 제1 게이트 절연층 상에 배치된 데이터 라인을 더 포함하고, 상기 데이터 라인은 상기 제1 게이트 절연층, 및 상기 버퍼층을 두께 방향으로 관통하는 데이터 연결 전극을 통해 상기 에칭 스토퍼와 연결되며, 상기 베이스 기판의 상기 타면 상에 배치된 연결 라인을 더 포함하고, 상기 연결 라인은 상기 제1 패드와 연결될 수 있다.
상기 베이스 기판의 상기 타면 상에 배치되고 구동 칩이 실장된 칩 온 필름을 더 포함하고, 상기 베이스 기판의 상기 타면 상에 배치된 제2 패드를 더 포함하고, 상기 제2 패드는 상기 연결 라인과 연결되고, 상기 칩 온 필름은 상기 제2 패드와 연결될 수 있다.
상기 베이스 기판의 상기 타면 상에 배치된 구동 칩을 더 포함하고, 상기 베이스 기판의 상기 타면 상에 배치된 제2 패드를 더 포함하고, 상기 제2 패드는 상기 연결 라인과 연결되고, 상기 구동 칩은 상기 제2 패드와 중첩 배치되고 상기 제2 패드와 연결될 수 있다.
상기 베이스 기판의 상기 일면은 상기 에칭 스토퍼에 접하고, 상기 기판 연결 전극은 상기 베이스 기판의 타면의 연장선, 상기 베이스 기판의 일면의 연장선, 및 상기 베이스 기판의 측면들에 의해 둘러싸일 수 있다.
상기 기판 연결 전극의 폭은 상기 베이스 기판의 타면의 연장선으로부터 상기 베이스 기판의 일면의 연장선에 가까워질수록 작아질 수 있다.
상기 베이스 기판의 측면과 접하는 상기 기판 연결 전극의 측면은 상기 베이스 기판의 타면의 연장선으로부터 상기 베이스 기판의 일면의 연장선에 가까워질수록 경사가 급격해질 수 있다.
상기 기판 연결 전극의 폭은 상기 베이스 기판의 타면의 연장선으로부터 상기 베이스 기판의 일면의 연장선에까지 일정할 수 있다.
상기 기판 연결 전극과 접하는 상기 버퍼층의 일면은 상기 기판 연결 전극과 접하지 않는 상기 버퍼층의 일면보다 거칠기가 클 수 있다.
상기 기판 연결 전극과 접하는 상기 버퍼층의 일면에 에칭 잔여물이 더 배치되고, 상기 에칭 잔여물은 상기 베이스 기판과 동일한 물질을 포함할 수 있다.
상기 표시 영역은 복수의 화소를 포함하고, 상기 각 화소는 발광 영역, 및 상기 발광 영역의 주변에 위치한 비발광 영역을 포함하고, 상기 비발광 영역에는 상기 데이터 라인 상에 배치된 외부 뱅크가 배치되고, 상기 발광 영역에는 발광 소자가 배치되며, 상기 발광 영역은 평면상 상기 외부 뱅크에 의해 둘러싸일 수 있다.
상기 기판 연결 전극은 상기 발광 영역에 중첩 배치될 수 있다.
상기 기판 연결 전극은 상기 비발광 영역의 상기 외부 뱅크에 중첩 배치될 수 있다.
상기 활성 물질층 상에 배치된 제1 게이트 절연층, 상기 제1 게이트 절연층 상에 배치된 게이트 연결 전극, 상기 게이트 연결 전극 상에 배치된 제1 보호층, 및 상기 제1 보호층 상에 배치된 데이터 라인을 더 포함하고, 상기 데이터 라인은 상기 제1 보호층을 관통하는 데이터 연결 전극을 통해 상기 게이트 연결 전극과 연결되고, 상기 게이트 연결 전극은 상기 제1 게이트 절연층, 및 상기 버퍼층을 관통하는 게이트 연결 전극을 통해 상기 에칭 스토퍼에 연결될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 표시 영역, 및 상기 표시 영역의 주변에 위치한 비표시 영역이 정의된 베이스 기판으로서, 두께 방향으로 상기 베이스 기판을 관통하는 기판 관통홀을 포함하는 베이스 기판, 상기 베이스 기판의 일면 상에 배치된 버퍼층으로서, 상기 기판 연결 전극과 중첩 배치되고 두께 방향으로 상기 버퍼층을 관통하는 버퍼 관통홀을 포함하는 버퍼층, 상기 버퍼층 상에 배치된 데이터 라인, 및 상기 기판 관통홀, 및 상기 버퍼 관통홀을 채우는 기판 연결 전극을 포함하고, 상기 기판 연결 전극은 상기 표시 영역에 배치되고, 상기 기판 연결 전극은 상기 데이터 라인과 연결되며, 상기 베이스 기판의 상기 일면의 반대면인 타면 상에 배치되고 상기 기판 관통홀과 중첩 배치된 제1 패드를 더 포함하되, 상기 제1 패드는 상기 기판 관통홀과 연결된다.
상기 베이스 기판의 상기 일면은 상기 버퍼층에 접하고, 상기 기판 관통홀은 상기 베이스 기판의 타면의 연장선, 상기 베이스 기판의 일면의 연장선, 및 상기 베이스 기판의 측면들에 의해 둘러싸이고, 상기 버퍼층은 상기 베이스 기판의 상기 일면과 접하는 일면, 및 상기 버퍼층의 일면의 반대면인 타면을 포함하고, 상기 버퍼 관통홀은 상기 버퍼층의 일면의 연장선, 상기 버퍼층의 타면의 연장선, 및 상기 버퍼층의 측면들에 의해 둘러싸이며, 상기 버퍼층의 상기 측면의 평균 기울기는 상기 베이스 기판의 상기 측면의 평균 기울기보다 클 수 있다.
상기 버퍼층의 타면에 직접 배치된 제1 게이트 절연층을 더 포함하고, 상기 기판 연결 전극과 접하는 상기 제1 게이트 절연층의 일면은 상기 기판 연결 전극에 접하지 않는 상기 제1 게이트 절연층의 일면보다 거칠기가 클 수 있다.
상기 버퍼층의 타면에 직접 배치된 제1 게이트 절연층을 더 포함하고, 상기 기판 연결 전극과 접하는 상기 제1 게이트 절연층의 일면에 에칭 잔여물이 더 배치되고, 상기 에칭 잔여물은 상기 버퍼층의 물질과 동일한 물질을 포함할 수 있다.
상기 버퍼 관통홀은 두께 방향에서 상기 베이스 기판의 일면과 부분적으로 중첩 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 구동 회로부가 베이스 기판의 배면에 배치되어, 데드 스페이스(Dead space)를 줄일 수 있다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다.
도 3은 일 실시예에 따른 표시 장치의 상부 방향에서 바라본 평면도이다.
도 4는 도 3의 화소를 확대한 평면도이다.
도 5는 도 4의 Ⅳ-Ⅳ' 선, Ⅴ-Ⅴ' 선, 및 Ⅵ-Ⅵ' 선을 따라 자른 단면도이다.
도 6은 일 실시예에 따른 표시 장치의 하부 방향에서 바라본 평면도이다.
도 7은 도 3, 및 도 6의 Ⅱ-Ⅱ' 선, 및 Ⅲ-Ⅲ' 선을 따라 자른 단면도이다.
도 8은 도 7의 A 영역을 확대한 단면도이다.
도 9 내지 도 14는 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 15는 다른 실시예에 따른 표시 장치의 단면도이다.
도 16은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 17은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 18은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 19는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 20은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 21은 다른 실시예에 따른 표시 장치의 상부 방향에서 바라본 평면도이다.
도 22는 다른 실시예에 따른 표시 장치의 화소를 확대한 평면도이다.
도 23은 다른 실시예에 따른 표시 장치의 하부 방향에서 바라본 평면도이다.
도 24는 도 23, 및 도 25에 따른 표시 장치의 단면도이다.
도 25는 또 다른 실시예에 따른 표시 장치의 하부 방향에서 바라본 평면도이다.
도 26은 도 25에 따른 표시 장치의 단면도이다.
도 27은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 28은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 29는 도 28의 B 영역을 확대한 단면도이다.
도 30 내지 도 33는 또 다른 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 34는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 35는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 36은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 37은 다른 실시예에 따른 표시 장치의 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 태블릿 PC, 스마트폰, 자동차 내비게이션 유닛, 카메라, 자동차에 제공되는 중앙정보 디스플레이(center information display, CID), 손목 시계형 전자 기기, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 게임기와 같은 중소형 전자 장비, 텔레비전, 외부 광고판, 모니터, 퍼스널 컴퓨터, 노트북 컴퓨터와 같은 중대형 전자 장비 등 다양한 전자기기에 적용될 수 있다. 다만, 이들은 예시적인 실시예로서 제시된 것들로써, 본 발명의 개념에서 벗어나지 않는 범위 내에서 다른 전자 기기에도 채용될 수 있음은 자명하다.
몇몇 실시예에서 표시 장치(1)는 평면상 직사각형 형상으로 이루어질 수 있다. 표시 장치(1)는 제1 방향(DR1)으로 연장된 두개의 제1 변들과 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 두개의 제2 변들을 포함할 수 있다. 표시 장치(1)의 상기 제1 변과 상기 제2 변이 만나는 모서리는 직각일 수 있지만, 이에 제한되지 않으며, 곡면을 이룰 수도 있다. 몇몇 실시예에서 상기 제1 변은 상기 제2 변보다 길 수 있으나, 이에 제한되는 것은 아니다. 표시 장치(1)의 평면 형상은 예시된 것에 제한되지 않고, 원형이나 기타 다른 형상으로 적용될 수도 있다.
표시 장치(1)는 영상을 표시하는 표시 영역(DA) 및 영상을 표시하지 않는 비표시 영역(NDA)을 포함할 수 있다. 몇몇 실시예에서 비표시 영역(NDA)은 표시 영역(DA)의 주변에 위치할 수 있으며, 표시 영역(DA)을 둘러쌀 수 있다.
일 실시예에서, 표시 장치(1)는 제1 표시 기판(10), 제1 표시 기판(10)과 대향하는 제2 표시 기판(20)을 포함하며, 제1 표시 기판(10)과 제2 표시 기판(20)을 결합하는 실링 부재(SEAL), 및 제1 표시 기판(10)과 제2 표시 기판(20) 사이에 채워진 충진재(FM)를 더 포함할 수 있다. 실링 부재(SEAL)는 비표시 영역(NDA) 내에 배치되고, 표시 영역(DA)과 중첩 배치되지 않을 수 있다.
제1 표시 기판(10)은 영상을 표시하기 위한 소자 및 회로들, 예컨대 스위칭 소자 등과 같은 화소 회로, 표시 영역(DA)에 후술할 발광 영역 및 비발광 영역을 정의하는 외부 뱅크 및 자발광 소자(self-light emitting element)를 포함할 수 있다. 예시적인 실시예에서 상기 자발광 소자는 유기발광소자(Organic Light Emitting Diode), 양자점 발광소자(Quantum dot Light Emitting Diode), 무기물 기반의 마이크로 발광다이오드(예컨대 Micro LED), 무기물 기반의 나노 발광 다이오드(예컨대 nano LED) 중 적어도 하나를 포함할 수 있다.
제2 표시 기판(20)은 제1 표시 기판(10) 상에 위치하고 제1 표시 기판(10)과 대향할 수 있다. 제2 표시 기판(20)은 입사광의 색을 변환하는 색변환 패턴을 포함할 수 있다. 몇몇 실시예에서 상기 색변환 패턴은 컬러필터와 컬러 제어층 중 적어도 어느 하나를 포함할 수 있다.
실링 부재(SEAL)는 비표시 영역(NDA)에서 제1 표시 기판(10)과 제2 표시 기판(20) 사이에 위치할 수 있다. 실링 부재(SEAL)는 비표시 영역(NDA)에서 제1 표시 기판(10)과 제2 표시 기판(20)의 가장자리를 따라 배치되어 평면 상에서 표시 영역(DA)을 둘러쌀 수 있다. 제1 표시 기판(10)과 제2 표시 기판(20)은 실링 부재(SEAL)를 통해 상호 결합될 수 있다. 몇몇 실시예에서 실링 부재(SEAL)는 유기물질로 이루어질 수 있다. 일 예로 실링 부재(SEAL)는 에폭시계 레진으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
충진재(FM)는 실링 부재(SEAL)에 의해 둘러싸인 제1 표시 기판(10)과 제2 표시 기판(20) 사이의 공간에 위치할 수 있다. 충진재(FM)는 제1 표시 기판(10)과 제2 표시 기판(20) 사이를 채울 수 있다. 충진재(FM)는 광을 투과할 수 있는 재질로 이루어질 수 있다. 몇몇 실시예에서 충진재(FM)는 유기물질로 이루어질 수 있다. 일 예로 충진재(FM)는 실리콘계 유기물질, 에폭시계 유기물질 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 또한, 경우에 따라서 충진재(FM)는 생략될 수도 있다.
도 3은 일 실시예에 따른 표시 장치의 상부 방향에서 바라본 평면도이다.
도 3을 참조하면, 표시 영역(DA)에는 복수의 화소(PX)들이 배치될 수 있다. 복수의 화소(PX)는 제1 방향(DR1) 및 제2 방향(DR2)을 따라 매트릭스 방식으로 배열될 수 있다. 제1 방향(DR1)을 따라 배열된 복수의 화소(PX)들은 화소 행을 이룰 수 있다. 상기 화소 행은 복수개일 수 있다. 복수개의 상기 화소 행들은 제2 방향(DR2)을 따라 배열될 수 있다. 마찬가지로, 제2 방향(DR2)을 따라 배열된 복수의 화소(PX)들은 화소 열을 이룰 수 있다. 상기 화소 열은 복수개일 수 있다. 복수개의 상기 화소 열들은 제1 방향(DR1)을 따라 배열될 수 있다.
비표시 영역(NDA)에는 스캔 구동부(SP)가 배치될 수 있다. 스캔 구동부(SP)를 적어도 하나의 박막 트랜지스터를 포함할 수 있다. 스캔 구동부(SP)는 스캔 라인(SL)과 연결될 수 있다. 스캔 구동부(SP)는 복수개일 수 있다. 각 스캔 구동부(SP)는 표시 영역(DA)의 제1 방향(DR1) 일측(또는 우측)의 비표시 영역(NA), 및 표시 영역(DA)의 제1 방향(DR1) 타측(또는 좌측)의 비표시 영역(NA)에 각각 위치할 수 있다. 몇몇 실시예에서 스캔 구동부(SP)는 하나일 수 있다. 하나의 스캔 구동부(SP)는 표시 영역(DA)의 제1 방향(DR1) 일측 또는 타측의 비표시 영역(NA)에 배치될 수 있다. 스캔 라인(SL)은 상기 화소 행을 따라 연장될 수 있다. 스캔 라인(SL)은 복수개일 수 있다. 복수의 스캔 라인(SL)들은 제2 방향(DR2)을 따라 배열될 수 있다. 제2 방향(DR2)을 따라 배열된 복수의 스캔 라인(SL)들은 각각 복수의 상기 화소 행들 중 어느 하나에 연결될 수 있다.
데이터 라인(DL)은 상기 화소 열을 따라 연장될 수 있다. 데이터 라인(DL)은 복수개일 수 있다. 복수의 데이터 라인(DL)들은 제1 방향(DR1)을 따라 배열될 수 있다. 제1 방향(DR1)을 따라 배열된 복수의 데이터 라인(DL)들은 각각 복수의 상기 화소 열들 중 어느 하나에 연결될 수 있다.
데이터 라인(DL)은 기판 연결 전극(CNTb)과 연결될 수 있다. 기판 연결 전극(CNTb)은 복수개일 수 있다. 각 기판 연결 전극(CNTb)은 각 데이터 라인(DL)에 대응될 수 있다. 도 3에서는 복수개의 기판 연결 전극(CNTb)이 제1 방향(DR1)을 따라 배열된 것으로 예시되었으나, 복수개의 기판 연결 전극(CNTb)들의 배열은 이에 제한되는 것은 아니다. 데이터 라인(DL)은 후술되는 바와 같이, 데이터 연결 전극(도 7의 CNTa 참조), 에칭 스토퍼(도 7의 ES 참조), 및 기판 연결 전극(CNTb)을 통해 제1 패드(도 6, 및 도 7의 PAD1 참조)와 연결될 수 있다.
각 화소(PX)는 발광 영역(EMA), 및 발광 영역(EMA)의 주변에 위치한 비발광 영역(NEA)을 포함할 수 있다. 비발광 영역(NEA)과 발광 영역(EMA)은 상술된 바와 같이, 외부 뱅크(도 7의 45 참조), 및 발광 소자(도 7의 30 참조)를 통해 구분될 수 있다. 비발광 영역(NEA)에는 외부 뱅크(45)가 배치될 수 있고, 발광 영역(EMA)에는 발광 소자(30)가 배치될 수 있다. 발광 영역(EMA)에는 외부 뱅크(45)가 배치되지 않을 수 있고, 비발광 영역(EMA)에는 발광 소자(30)가 배치되지 않을 수 있다. 기판 연결 전극(CNTb), 및 데이터 연결 전극(CNTa)은 발광 영역(EMA)에 배치될 수 있다.
도 4는 도 3의 화소를 확대한 평면도이다. 도 5는 도 4의 Ⅳ-Ⅳ' 선, Ⅴ-Ⅴ' 선, 및 Ⅵ-Ⅵ' 선을 따라 자른 단면도이다.
도 4를 참조하면, 복수의 화소(PX)들 중 어느 하나는 제1 색의 광을 발광하고, 복수의 화소(PX)들 중 다른 하나는 제2 색의 광을 발광하며, 복수의 화소(PX)들 중 또 다른 하나는 제3 색의 광을 발광할 수 있다. 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 다만, 이에 제한되지 않고, 모든 화소(PX)들은 동일한 색의 광을 발광할 수도 있다.
표시 장치(1)의 화소(PX)들은 발광 영역(EMA)으로 정의되는 영역을 포함할 수 있다. 발광 영역(EMA)은 표시 장치(1)에 포함되는 발광 소자(30)가 배치되어 특정 파장대의 광이 출사되는 영역으로 정의될 수 있다. 발광 소자(30)는 활성층을 포함하고, 활성층은 특정 파장대의 광을 방향성 없이 방출할 수 있다. 발광 소자(30)의 활성층에서 방출된 광들은 발광 소자(30)의 양 측면 방향으로 방출될 수 있다. 발광 영역(EMA)은 발광 소자(30)가 배치된 영역을 포함하여, 발광 소자(30)와 인접한 영역으로 발광 소자(30)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(30)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(30)들은 각 화소(PX)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역(EMA)을 형성할 수 있다.
도면에 도시되지 않았으나, 표시 장치(1)의 각 화소(PX)들은 발광 영역(EMA) 이외의 영역으로 정의된 비발광 영역(NEA)을 포함할 수 있다. 비발광 영역(NEA)은 발광 소자(30)가 배치되지 않고, 발광 소자(30)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 비발광 영역(NEA)에는 외부 뱅크(45)가 배치될 수 있다.
도 4에 결부하여 도 5를 참조하면, 표시 장치(1)는 제1 기판(11) 또는 제1 베이스 기판, 및 제1 기판(11) 상에 배치되는 회로 소자층과 표시 소자층을 포함할 수 있다. 제1 기판(11) 상에는 반도체층, 복수의 도전층, 및 복수의 절연층이 배치되고, 이들은 각각 회로 소자층과 표시 소자층을 구성할 수 있다. 복수의 도전층은 제1 평탄화층(19)의 하부에 배치되어 회로소자층을 구성하는 제1 게이트 도전층, 제2 게이트 도전층, 제1 데이터 도전층, 제2 데이터 도전층과, 제1 평탄화층(19) 상에 배치되어 표시소자층을 구성하는 전극(21, 22) 및 접촉 전극(26)들을 포함할 수 있다. 복수의 절연층은 버퍼층(12), 제1 게이트 절연층(13), 제1 보호층(15), 제1 층간 절연층(17), 제2 층간 절연층(18), 제1 평탄화층(19), 제1 절연층(51), 제2 절연층(52), 제3 절연층(53) 및 제4 절연층(54) 등을 포함할 수 있다.
구체적으로, 제1 기판(11)은 절연 기판일 수 있다. 제1 기판(11)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(11)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.
차광층(BML1, BML2)은 제1 기판(11) 상에 배치될 수 있다. 제1 기판(11)은 차광층(BML1, BML2)이 배치된 일면, 및 제1 기판(11)의 일면의 반대면인 타면을 포함할 수 있다. 차광층(BML1, BML2)은 제1 기판(11)의 일면에 직접 배치될 수 있다. 차광층(BML1, BML2)은 제1 차광층(BML1) 및 제2 차광층(BML2)을 포함할 수 있다. 제1 차광층(BML1)과 제2 차광층(BML2)은 적어도 각각 구동 트랜지스터(DT)의 제1 활성물질층(DT_ACT) 및 스위칭 트랜지스터(ST)의 제2 활성물질층(ST_ACT)과 중첩하도록 배치된다. 차광층(BML1, BML2)은 광을 차단하는 재료를 포함하여, 제1 및 제2 활성물질층(DT_ACT, ST_ACT)에 광이 입사되는 것을 방지할 수 있다. 일 예로, 제1 및 제2 차광층(BML1, BML2)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 차광층(BML1, BML2)은 생략될 수 있다.
버퍼층(12)은 차광층(BML1, BML2)을 포함하여 제1 기판(11) 상에 전면적으로 배치될 수 있다. 버퍼층(12)은 투습에 취약한 제1 기판(11)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터(DT, ST)들을 보호하기 위해 제1 기판(11) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(12)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(12)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
반도체층은 버퍼층(12) 상에 배치된다. 반도체층은 구동 트랜지스터(DT)의 제1 활성물질층(DT_ACT)과 스위칭 트랜지스터(ST)의 제2 활성물질층(ST_ACT)을 포함할 수 있다. 이들은 후술하는 제1 게이트 도전층의 게이트 전극(DT_G, ST_G)등과 부분적으로 중첩하도록 배치될 수 있다.
예시적인 실시예에서, 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층이 다결정 실리콘을 포함하는 경우, 제1 활성물질층(DT_ACT)은 제1 도핑 영역(DT_ACTa), 제2 도핑 영역(DT_ACTb) 및 제1 채널 영역(DT_ACTc)을 포함할 수 있다. 제1 채널 영역(DT_ACTc)은 제1 도핑 영역(DT_ACTa)과 제2 도핑 영역(DT_ACTb) 사이에 배치될 수 있다. 제2 활성물질층(ST_ACT)은 제3 도핑 영역(ST_ACTa), 제4 도핑 영역(ST_ACTb) 및 제2 채널 영역(ST_ACTc)을 포함할 수 있다. 제2 채널 영역(ST_ACTc)은 제3 도핑 영역(ST_ACTa)과 제4 도핑 영역(ST_ACTb) 사이에 배치될 수 있다. 제1 도핑 영역(DT_ACTa), 제2 도핑 영역(DT_ACTb), 제3 도핑 영역(ST_ACTa) 및 제4 도핑 영역(ST_ACTb)은 제1 활성물질층(DT_ACT) 및 제2 활성물질층(ST_ACT)의 일부 영역이 불순물로 도핑된 영역일 수 있다.
다른 예시적인 실시예에서, 제1 활성물질층(DT_ACT) 및 제2 활성물질층(ST_ACT)은 산화물 반도체를 포함할 수도 있다. 이 경우, 제1 활성물질층(DT_ACT)과 제2 활성물질층(ST_ACT)의 도핑 영역은 각각 도체화 영역일 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다. 다만, 이에 제한되지 않는다.
제1 게이트 절연층(13)은 반도체층 및 버퍼층(12)상에 배치된다. 제1 게이트 절연층(13)은 반도체층을 포함하여, 버퍼층(12) 상에 배치될 수 있다. 제1 게이트 절연층(13)은 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(13)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 게이트 도전층은 제1 게이트 절연층(13) 상에 배치된다. 제1 게이트 도전층은 구동 트랜지스터(DT)의 제1 게이트 전극(DT_G)과 스위칭 트랜지스터(ST)의 제2 게이트 전극(ST_G)을 포함할 수 있다. 제1 게이트 전극(DT_G)은 제1 활성물질층(DT_ACT)의 제1 채널 영역(DT_ACTc)과 두께 방향으로 중첩하도록 배치되고, 제2 게이트 전극(ST_G)은 제2 활성물질층(ST_ACT)의 제2 채널 영역(ST_ACTc)과 두께 방향으로 중첩하도록 배치될 수 있다.
제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 보호층(15)은 제1 게이트 도전층 상에 배치된다. 제1 보호층(15)은 제1 게이트 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 제1 보호층(15)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제2 게이트 도전층은 제1 보호층(15) 상에 배치된다. 제2 게이트 도전층은 적어도 일부 영역이 제1 게이트 전극(DT_G)과 두께 방향으로 중첩하도록 배치된 스토리지 커패시터의 제1 용량 전극(CE1)을 포함할 수 있다. 제1 용량 전극(CE1)은 제1 보호층(15)을 사이에 두고 제1 게이트 전극(DT_G)과 두께 방향으로 중첩하고, 이들 사이에는 스토리지 커패시터가 형성될 수 있다. 제2 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연층(17)은 제2 게이트 도전층 상에 배치된다. 제1 층간 절연층(17)은 제2 게이트 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 제1 층간 절연층(17)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 데이터 도전층은 제1 층간 절연층(17) 상에 배치된다. 제1 게이트 도전층은 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 제2 소스/드레인 전극(DT_SD2), 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(ST_SD1)과 제2 소스/드레인 전극(ST_SD2)을 포함할 수 있다.
구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 제2 소스/드레인 전극(DT_SD2)은 제1 층간 절연층(17)과 제1 게이트 절연층(13)을 관통하는 콘택홀을 통해 제1 활성물질층(DT_ACT)의 제1 도핑 영역(DT_ACTa) 및 제2 도핑 영역(DT_ACTb)과 각각 접촉될 수 있다. 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(ST_SD1)과 제2 소스/드레인 전극(ST_SD2)은 제1 층간 절연층(17)과 제1 게이트 절연층(13)을 관통하는 콘택홀을 통해 제2 활성물질층(ST_ACT)의 제3 도핑 영역(ST_ACTa) 및 제4 도핑 영역(ST_ACTb)과 각각 접촉될 수 있다. 또한, 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(ST_SD1)은 또 다른 콘택홀을 통해 각각 제1 차광층(BML1) 및 제2 차광층(BML2)과 전기적으로 연결될 수 있다. 한편, 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)의 제1 소스/드레인 전극(DT_SD1, ST_SD1) 및 제2 소스/드레인 전극(DT_SD2, ST_SD2)은 어느 한 전극이 소스 전극인 경우 다른 전극은 드레인 전극일 수 있다. 다만 이에 제한되지 않고, 제1 소스/드레인 전극(DT_SD1, ST_SD1) 및 제2 소스/드레인 전극(DT_SD2, ST_SD2)은 어느 한 전극이 드레인 전극인 경우 다른 전극은 소스 전극일 수 있다.
제1 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 층간 절연층(18)은 제1 데이터 도전층 상에 배치될 수 있다. 제2 층간 절연층(18)은 제1 데이터 도전층을 덮으며 제1 층간 절연층(17) 상에 전면적으로 배치되고, 제1 데이터 도전층을 보호하는 기능을 수행할 수 있다. 제2 층간 절연층(18)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제2 데이터 도전층은 제2 층간 절연층(18) 상에 배치된다. 제2 데이터 도전층은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 구동 트랜지스터(DT)에 공급되는 고전위 전압(또는, 제1 전원 전압, VDD)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(22)에 공급되는 저전위 전압(또는, 제2 전원 전압, VSS)이 인가될 수 있다. 제2 전압 배선(VL2)은 표시 장치(1)의 제조 공정 중, 발광 소자(30)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수도 있다.
제1 도전 패턴(CDP)은 제2 층간 절연층(18)에 형성된 콘택홀을 통해 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(21)과도 접촉하며, 구동 트랜지스터(DT)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압(VDD)을 제1 도전 패턴(CDP)을 통해 제1 전극(21)으로 전달할 수 있다. 한편, 도면에서는 제2 데이터 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제2 데이터 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)을 포함할 수 있다.
제2 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 평탄화층(19)은 제2 데이터 도전층 상에 배치된다. 제1 평탄화층(19)은 유기 절연 물질, 예를 들어 폴리 이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제1 평탄화층(19) 상에는 내부 뱅크(41, 42), 복수의 전극(21, 22), 외부 뱅크(45), 복수의 접촉 전극(26), 및 발광 소자(30)가 배치된다. 또한, 제1 평탄화층(19) 상에는 복수의 절연층(51, 52, 53, 55)들이 더 배치될 수 있다.
내부 뱅크(41, 42)는 제1 평탄화층(19) 상에 직접 배치될 수 있다. 내부 뱅크(41, 42)는 각 화소(PX)의 중심부에 인접하여 배치된 제1 내부 뱅크(41)와 제2 내부 뱅크(42)를 포함할 수 있다.
제1 내부 뱅크(41)와 제2 내부 뱅크(42)는 제1 방향(DR1)으로 서로 이격 대향하도록 배치될 수 있다. 내부 뱅크(41, 42)는 서로 이격 대향하도록 배치됨으로써 이들 사이에 발광 소자(30)가 배치되는 영역을 형성할 수 있다. 또한, 제1 내부 뱅크(41)와 제2 내부 뱅크(42)는 제2 방향(DR2)으로 연장되되, 제2 방향(DR2)으로 이웃하는 다른 화소(PX)로 연장되지 않도록 화소(PX)들 간의 경계에서 이격되어 종지할 수 있다. 이에 따라 제1 내부 뱅크(41)와 제2 내부 뱅크(42)는 각 화소(PX) 마다 배치되어 표시 장치(1)의 전면에 있어 패턴을 이룰 수 있다. 도 4, 및 도 5에서는 하나의 제1 내부 뱅크(41)와 하나의 제2 내부 뱅크(42)만 도시하고 있으나, 이에 제한되지 않는다. 후술하는 전극(21, 22)의 수에 따라 더 많은 수의 내부 뱅크(41, 42)들이 더 배치될 수도 있다.
제1 내부 뱅크(41)와 제2 내부 뱅크(42)는 제1 평탄화층(19)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 내부 뱅크(41)와 제2 내부 뱅크(42)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(30)에서 방출된 광은 내부 뱅크(41, 42)의 경사진 측면을 향해 진행될 수 있다. 후술할 바와 같이, 내부 뱅크(41, 42) 상에 배치되는 전극(21, 22)들은 반사율이 높은 재료를 포함할 수 있고, 발광 소자(30)에서 방출된 광은 내부 뱅크(41, 42)의 측면에 배치된 전극(21, 22)에서 반사되어 제1 평탄화층(19)의 상부 방향으로 출사될 수 있다. 즉, 내부 뱅크(41, 42)는 발광 소자(30)가 배치되는 영역을 제공함과 동시에 발광 소자(30)에서 방출된 광을 상부 방향으로 반사시키는 반사격벽의 기능을 수행할 수도 있다. 예시적인 실시예에서 내부 뱅크(41, 42)들은 폴리 이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(21, 22)은 내부 뱅크(41, 42)와 제1 평탄화층(19) 상에 배치된다. 복수의 전극(21, 22)은 발광 소자(30)들과 전기적으로 연결되고, 발광 소자(30)가 특정 파장대의 광을 방출하도록 소정의 전압이 인가될 수 있다. 또한, 각 전극(21, 22)의 적어도 일부는 발광 소자(30)를 정렬하기 위해 화소(PX) 내에 전기장을 형성하는 데에 활용될 수 있다.
복수의 전극(21, 22)은 제1 내부 뱅크(41) 상에 배치된 제1 전극(21)과 제2 내부 뱅크(42) 상에 배치된 제2 전극(22)을 포함할 수 있다.
제1 전극(21)과 제2 전극(22)은 각각 제1 방향(DR1)으로 연장되어 배치되는 전극 줄기부(21S, 22S)와 전극 줄기부(21S, 22S)에서 제1 방향(DR1)과 교차하는 방향인 제2 방향(DR2)으로 연장되어 분지되는 적어도 하나의 전극 가지부(21B, 22B)를 포함할 수 있다.
제1 전극(21)은 제1 방향(DR1)으로 연장되어 배치되는 제1 전극 줄기부(21S)와 제1 전극 줄기부(21S)에서 분지되어 제2 방향(DR2)으로 연장된 적어도 하나의 제1 전극 가지부(21B)를 포함할 수 있다.
제1 전극 줄기부(21S)는 양 단이 각 화소(PX) 사이에서 이격되어 종지하되, 동일 행(예컨대, 제1 방향(DR1)으로 인접한)에서 이웃하는 화소의 제1 전극 줄기부(21S)와 실질적으로 동일 직선 상에 놓일 수 있다. 각 화소(PX)에 배치되는 제1 전극 줄기부(21S)들은 양 단이 상호 이격됨으로써 각 제1 전극 가지부(21B)에 서로 다른 전기 신호를 인가할 수 있고, 제1 전극 가지부(21B)는 각각 별개로 구동될 수 있다. 제1 전극(21)은 제1 평탄화층(19)을 관통하는 제1 콘택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉하고, 이를 통해 구동 트랜지스터(DT)의 제1 소스/드레인 전극(DT_SD1)과 전기적으로 연결될 수 있다.
제1 전극 가지부(21B)는 제1 전극 줄기부(21S)의 적어도 일부에서 분지되고 제2 방향(DR2)으로 연장되어 배치되되, 제1 전극 줄기부(21S)와 대향하여 배치된 제2 전극 줄기부(22S)와 이격된 상태에서 종지할 수 있다.
제2 전극(22)은 제1 방향(DR1)으로 연장되어 제1 전극 줄기부(21S)와 제2 방향(DR2)으로 이격되어 대향하는 제2 전극 줄기부(22S)와 제2 전극 줄기부(22S)에서 분지되고 제2 방향(DR2)으로 연장된 제2 전극 가지부(22B)를 포함할 수 있다.
제2 전극 줄기부(22S)는 제1 방향(DR1)으로 연장되어 인접한 다른 화소(PX)와의 경계를 넘어 배치될 수 있다. 복수의 화소(PX)를 가로지르는 제2 전극 줄기부(22S)는 표시 영역(DA)의 외곽부, 또는 비표시 영역(NDA)에서 일 방향으로 연장된 부분과 연결될 수 있다. 제2 전극(22)은 제1 평탄화층(19)을 관통하는 제2 콘택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 도면에 도시된 바와 같이, 제1 방향(DR1)으로 이웃하는 화소(PX)의 제2 전극(22)들은 하나의 제2 전극 줄기부(22S)와 연결되어 제2 콘택홀(CT2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며, 경우에 따라서는 제2 콘택홀(CT2)의 경우에도 각 화소(PX) 마다 형성될 수 있다.
제2 전극 가지부(22B)는 제1 전극 가지부(21B)와 이격되어 대향하고, 제1 전극 줄기부(21S)와 이격된 상태에서 종지될 수 있다. 제2 전극 가지부(22B)는 제2 전극 줄기부(22S)와 연결되고, 연장된 방향의 단부는 제1 전극 줄기부(21S)와 이격된 상태로 화소(PX) 내에 배치될 수 있다.
한편, 도면에서는 각 화소(PX)마다 두개의 제1 전극 가지부(21B)와 하나의 제2 전극 가지부(22B)가 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 각 화소(PX)마다 배치되는 제1 전극 가지부(21B)와 제2 전극 가지부(22B)의 수는 더 많을 수 있다. 또한, 각 화소(PX)에 배치된 제1 전극(21)과 제2 전극(22)은 반드시 일 방향으로 연장된 형상을 갖지 않을 수 있으며, 제1 전극(21)과 제2 전극(22)은 다양한 구조로 배치될 수 있다.
제1 전극(21)과 제2 전극(22)은 각각 제1 내부 뱅크(41)와 제2 내부 뱅크(42) 상에 배치되고, 이들은 서로 이격 대향할 수 있다. 제1 전극(21)과 제2 전극(22)은 각 전극 가지부(21B, 22B)들이 제1 내부 뱅크(41) 및 제2 내부 뱅크(42) 상에 배치되되, 적어도 일부 영역은 제1 평탄화층(19) 상에 직접 배치될 수 있다. 제1 내부 뱅크(41)와 제2 내부 뱅크(42) 사이에 배치된 복수의 발광 소자(30)들은 적어도 일 단부가 제1 전극(21) 및 제2 전극(22)과 전기적으로 연결될 수 있다.
각 전극(21, 22)은 투명성 전도성 물질을 포함할 수 있다. 일 예로, 각 전극(21, 22)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 각 전극(21, 22)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 이 경우, 각 전극(21, 22)으로 입사되는 광을 반사시켜 각 화소(PX)의 상부 방향으로 출사시킬 수도 있다.
또한, 전극(21, 22)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예시적인 실시예에서, 각 전극(21, 22)은 ITO/은(Ag)/ITO/IZO의 적층구조를 갖거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 다만, 이에 제한되는 것은 아니다.
복수의 전극(21, 22)들은 발광 소자(30)들과 전기적으로 연결되고, 발광 소자(30)가 광을 방출하도록 소정의 전압을 인가받을 수 있다. 예를 들어, 복수의 전극(21, 22)들은 후술하는 접촉 전극(26)을 통해 발광 소자(30)와 전기적으로 연결되고, 전극(21, 22)들로 인가된 전기 신호를 접촉 전극(26)을 통해 발광 소자(30)에 전달할 수 있다.
예시적인 실시예에서, 제1 전극(21)은 각 화소(PX) 마다 분리된 화소 전극이고, 제2 전극(22)은 각 화소(PX)를 따라 공통으로 연결된 공통 전극일 수 있다. 제1 전극(21)과 제2 전극(22) 중 어느 하나는 발광 소자(30)의 애노드(Anode) 전극일 수 있고, 다른 하나는 발광 소자(30)의 캐소드(Cathode) 전극일 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
또한, 각 전극(21, 22)은 발광 소자(30)를 정렬하기 위해 화소(PX) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(30)는 제1 전극(21)과 제2 전극(22)에 정렬 신호를 인가하여 제1 전극(21)과 제2 전극(22) 사이에 전기장을 형성하는 공정을 통해 제1 전극(21)과 제2 전극(22) 사이에 배치될 수 있다. 발광 소자(30)는 잉크젯 프린팅 공정을 통해 잉크에 분산된 상태로 제1 전극(21)과 제2 전극(22) 상에 분사되고, 제1 전극(21)과 제2 전극(22) 사이에 정렬 신호를 인가하여 발광 소자(30)에 유전영동힘(Dieletrophoretic Force)을 인가하는 방법을 통해 이들 사이에 정렬될 수 있다.
제1 절연층(51)은 제1 평탄화층(19), 제1 전극(21) 및 제2 전극(22) 상에 배치된다. 제1 절연층(51)은 제1 전극(21) 및 제2 전극(22)을 부분적으로 덮도록 배치된다. 제1 절연층(51)은 제1 전극(21)과 제2 전극(22)의 상면을 대부분 덮도록 배치되되, 제1 전극(21)과 제2 전극(22)의 일부를 노출시킬 수 있다. 제1 절연층(51)은 제1 전극(21)과 제2 전극(22)의 상면 중 일부, 예컨대 제1 내부 뱅크(41) 상에 배치된 제1 전극 가지부(21B)의 상면과 제2 내부 뱅크(42) 상에 배치된 제2 전극 가지부(22B)의 상면 중 일부가 노출되도록 배치될 수 있다. 제1 절연층(51)은 실질적으로 제1 평탄화층(19) 상에 전면적으로 형성되되, 제1 전극(21)과 제2 전극(22)을 부분적으로 노출하는 개구부를 포함할 수 있다.
예시적인 실시예에서, 제1 절연층(51)은 제1 전극(21)과 제2 전극(22) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 몇몇 실시예에서, 제1 절연층(51)은 무기물 절연성 물질을 포함하고, 제1 전극(21)과 제2 전극(22)을 덮도록 배치된 제1 절연층(51)은 하부에 배치되는 부재의 단차에 의해 상면의 일부가 함몰될 수 있다. 제1 전극(21)과 제2 전극(22) 사이에서 제1 절연층(51) 상에 배치되는 발광 소자(30)는 제1 절연층(51)의 함몰된 상면 사이에서 빈 공간을 형성할 수 있다. 발광 소자(30)는 제1 절연층(51)의 상면과 부분적으로 이격된 상태로 배치될 수 있고, 후술하는 제2 절연층(52)을 이루는 재료가 상기 공간에 채워질 수도 있다. 다만, 이에 제한되지 않는다. 제1 절연층(51)은 발광 소자(30)가 배치되도록 평탄한 상면을 형성할 수 있다.
제1 절연층(51)은 제1 전극(21)과 제2 전극(22)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(51) 상에 배치되는 발광 소자(30)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다. 다만, 제1 절연층(51)의 형상 및 구조는 이에 제한되지 않는다.
외부 뱅크(45)는 제1 절연층(51) 상에 배치될 수 있다. 몇몇 실시예에서, 외부 뱅크(45)는 제1 절연층(51) 상에서 내부 뱅크(41, 42) 및 전극(21, 22)들이 배치된 영역을 포함하여 발광 소자(30)가 배치된 영역을 둘러싸며 각 화소(PX)들 간의 경계에 배치될 수 있다. 외부 뱅크(45)는 비발광 영역(NEA)에 배치될 수 있다. 외부 뱅크(45)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 형상을 갖도록 배치되어 표시 영역(DA) 전면에 걸쳐 격자형 패턴을 형성할 수 있다.
일 실시예에 따르면, 외부 뱅크(45)의 높이는 내부 뱅크(41, 42)의 높이보다 클 수 있다. 내부 뱅크(41, 42)와 달리, 외부 뱅크(45)는 이웃하는 화소(PX)들을 구분함과 동시에 표시 장치(1)의 제조 공정 중 발광 소자(30)를 배치하기 위한 잉크젯 프린팅 공정에서 잉크가 인접한 화소(PX)로 넘치는 것을 방지하는 기능을 수행할 수 있다. 외부 뱅크(45)는 서로 다른 화소(PX)마다 다른 발광 소자(30)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 외부 뱅크(45)는 내부 뱅크(41, 42)와 같이 폴리 이미드(Polyimide, PI)를 포함할 수 있으나, 다만, 이에 제한되는 것은 아니다.
발광 소자(30)는 각 전극(21, 22) 사이에 배치될 수 있다. 예시적으로, 발광 소자(30)는 각 전극 가지부(21B, 22B) 사이에 배치될 수 있다. 복수의 발광 소자(30)들은 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(30)들이 이격되는 간격은 특별히 제한되지 않는다. 경우에 따라서 복수의 발광 소자(30)들이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자(30)들은 일정 간격 이격된 상태로 무리를 이룰 수도 있으며, 불균일한 밀집도를 갖고 배치될 수도 있다. 또한, 예시적인 실시예에서 발광 소자(30)는 일 방향으로 연장된 형상을 가지며, 각 전극(21, 22)들이 연장된 방향과 발광 소자(30)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)는 각 전극(21, 22)들이 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
일 실시예에 따른 발광 소자(30)는 서로 다른 물질을 포함하는 활성층을 포함하여 서로 다른 파장대의 광을 외부로 방출할 수 있다. 표시 장치(1)는 서로 다른 파장대의 광을 방출하는 발광 소자(30)들을 포함할 수 있다.
발광 소자(30)는 내부 뱅크(41, 42)들 사이 또는 각 전극(21, 22) 사이에서 제1 절연층(51) 상에 배치될 수 있다. 예를 들어, 발광 소자(30)는 내부 뱅크(41, 42) 사이에 배치된 제1 절연층(51) 상에 배치될 수 있다. 이와 동시에 발광 소자(30)는 일부 영역이 각 전극(21, 22)과 두께 방향으로 중첩하도록 배치될 수 있다. 발광 소자(30)의 일 단부는 제1 전극(21)과 두께 방향으로 중첩하여 제1 전극(21) 상에 놓이고, 타 단부는 제2 전극(22)과 두께 방향으로 중첩하여 제2 전극(22) 상에 놓일 수 있다. 다만, 이에 제한되지 않으며, 도면에 도시되지 않았으나 각 화소(PX) 내에 배치된 발광 소자(30)들 중 적어도 일부는 내부 뱅크(41, 42) 사이에 형성된 영역 이외의 영역, 예를 들어 각 전극 가지부(21B, 22B) 사이 이외의 영역, 또는 내부 뱅크(41, 42)와 외부 뱅크(45) 사이에 배치될 수도 있다.
발광 소자(30)의 일 단부는 제1 접촉 전극(26a)과 접촉하고, 타 단부는 제2 접촉 전극(26b)과 접촉할 수 있다. 일 실시예에 따르면, 발광 소자(30)는 연장된 일 방향측 단부면에는 절연막이 형성되지 않고 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 후술하는 제1 접촉 전극(26a) 및 제2 접촉 전극(26b)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 절연막 중 적어도 일부 영역이 제거되고, 절연막이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다.
제2 절연층(52)은 제1 전극(21)과 제2 전극(22) 사이에 배치된 발광 소자(30) 상에 부분적으로 배치될 수 있다. 제2 절연층(52)은 발광 소자(30)의 외면을 부분적으로 감싸도록 배치될 수 있다. 제2 절연층(52) 중 발광 소자(30) 상에 배치된 부분은 평면상 제1 전극(21)과 제2 전극(22) 사이에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 일 예로, 제2 절연층(52)은 각 화소(PX) 내에서 스트라이프형 또는 아일랜드형 패턴을 형성할 수 있다.
제2 절연층(52)은 발광 소자(30) 상에 배치되되, 발광 소자(30)의 일 단부 및 타 단부를 노출할 수 있다. 발광 소자(30)의 노출된 단부는 후술하는 접촉 전극(26)과 접촉할 수 있다. 이러한 제2 절연층(52)의 형상은 통상적인 마스크 공정을 이용하여 제2 절연층(52)을 이루는 재료를 이용한 패터닝 공정으로 형성된 것일 수 있다. 제2 절연층(52)을 형성하기 위한 마스크는 발광 소자(30)의 길이보다 좁은 폭을 갖고, 제2 절연층(52)을 이루는 재료가 패터닝되어 발광 소자(30)의 양 단부가 노출될 수 있다. 다만, 이에 제한되는 것은 아니다.
복수의 접촉 전극(26)들은 제1 전극(21), 제2 전극(22) 및 제2 절연층(52) 상에 배치된다. 또한, 제3 절연층(53)은 어느 한 접촉 전극(26) 상에 배치될 수 있다.
복수의 접촉 전극(26)들은 일 방향으로 연장된 형상을 가질 수 있다. 복수의 접촉 전극(26)들은 각각 발광 소자(30) 및 전극(21, 22)들과 접촉할 수 있고, 발광 소자(30)들은 접촉 전극(26)을 통해 제1 전극(21)과 제2 전극(22)으로부터 전기 신호를 전달받을 수 있다.
접촉 전극(26)은 제1 접촉 전극(26a) 및 제2 접촉 전극(26b)을 포함할 수 있다. 제1 접촉 전극(26a)과 제2 접촉 전극(26b)은 각각 제1 전극(21)과 제2 전극(22) 상에 배치될 수 있다. 제1 접촉 전극(26a)과 제2 접촉 전극(26b)은 각각 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(26a)과 제2 접촉 전극(26b)은 서로 제1 방향(DR1)으로 이격 대향할 수 있으며, 이들은 각 화소(PX)의 발광 영역(EMA) 내에서 스트라이프형 패턴을 형성할 수 있다.
제1 전극(21)과 제2 전극(22)은 상면 일부가 노출되고, 제1 접촉 전극(26a)과 제2 접촉 전극(26b)은 제1 전극(21)과 제2 전극(22)의 노출된 상면과 접촉할 수 있다. 예를 들어, 제1 접촉 전극(26a)은 제1 전극(21) 중 제1 내부 뱅크(41) 상에 위치한 부분과 접촉하고, 제2 접촉 전극(26b)은 제2 전극(22) 중 제2 내부 뱅크(42) 상에 위치한 부분과 접촉할 수 있다. 다만, 이에 제한되지 않고, 경우에 따라서 제1 접촉 전극(26a) 및 제2 접촉 전극(26b)은 그 폭이 제1 전극(21)과 제2 전극(22)보다 작게 형성되어 상면의 노출된 부분만을 덮도록 배치될 수도 있다.
일 실시예에 따르면, 발광 소자(30)는 연장된 방향의 양 단부면에는 반도체층이 노출되고, 제1 접촉 전극(26a)과 제2 접촉 전극(26b)은 상기 반도체층이 노출된 단부면에서 발광 소자(30)와 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 양 단부의 측면에서 반도체층들이 노출될 수 있고, 각 접촉 전극(26)들은 상기 노출된 반도체층과 접촉할 수 있다. 발광 소자(30)의 일 단부는 제1 접촉 전극(26a)을 통해 제1 전극(21)과 전기적으로 연결되고, 타 단부는 제2 접촉 전극(26b)을 통해 제2 전극(22)과 전기적으로 연결될 수 있다.
도면에서는 하나의 화소(PX)에 2개의 제1 접촉 전극(26a)과 하나의 제2 접촉 전극(26b)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(26a)과 제2 접촉 전극(26b)의 개수는 각 화소(PX)에 배치된 제1 전극 가지부(21B)와 제2 전극 가지부(22B)의 수에 따라 달라질 수 있다.
접촉 전극(26)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(26)은 투명성 전도성 물질을 포함하고, 발광 소자(30)에서 방출된 광은 접촉 전극(26)을 투과하여 전극(21, 22)들을 향해 진행할 수 있다. 각 전극(21, 22)은 반사율이 높은 재료를 포함하고, 내부 뱅크(41, 42)의 경사진 측면 상에 놓인 전극(21, 22)은 입사되는 광을 제1 기판(11)의 상부 방향으로 반사시킬 수 있다. 다만, 이에 제한되는 것은 아니다.
제3 절연층(53)은 제1 접촉 전극(26a) 상에 배치된다. 제3 절연층(53)은 제1 접촉 전극(26a)과 제2 접촉 전극(26b)을 전기적으로 상호 절연시킬 수 있다. 제3 절연층(53)은 제1 접촉 전극(26a)을 덮도록 배치되되, 발광 소자(30)가 제2 접촉 전극(26b)과 접촉할 수 있도록 발광 소자(30)의 타 단부 상에는 배치되지 않을 수 있다. 제3 절연층(53)은 제2 절연층(52)의 상면에서 제1 접촉 전극(26a) 및 제2 절연층(52)과 부분적으로 접촉할 수 있다. 제3 절연층(53)의 제2 전극(22)이 배치된 방향의 측면은 제2 절연층(52)의 일 측면과 정렬될 수 있다. 또한, 제3 절연층(53)은 비발광 영역, 예컨대 제1 평탄화층(19) 상에 배치된 제1 절연층(51) 상에도 배치될 수 있다. 다만, 이에 제한되는 것은 아니다.
제4 절연층(54)은 제1 기판(11) 상에 전면적으로 배치될 수 있다. 제4 절연층(54)은 제1 기판(11) 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(51), 제2 절연층(52), 제3 절연층(53) 및 제4 절연층(54) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(51), 제2 절연층(52), 제3 절연층(53) 및 제4 절연층(54)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리 이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 6은 일 실시예에 따른 표시 장치의 하부 방향에서 바라본 평면도이다.
도 6을 참조하면, 데이터 라인(DL)은 기판 연결 전극(CNTb)과 연결될 수 있다. 데이터 라인(DL)은 데이터 연결 전극(도 7의 CNTa 참조), 에칭 스토퍼(도 7의 ES 참조), 및 기판 연결 전극(CNTb)을 통해 제1 패드(도 6, 및 도 7의 PAD1 참조)와 연결될 수 있다.
연결 라인(CL)은 제1 기판(11)의 타면 상에 배치될 수 있다. 연결 라인(CL)의 일 단부는 제1 패드(PAD1)를 이룰 수 있고, 연결 라인(CL)의 타 단부는 제2 패드(PAD2)를 이룰 수 있다. 도 6에서는 연결 라인(CL)의 일 단부는 제1 패드(PAD1)를 이룰 수 있고, 연결 라인(CL)의 타 단부는 제2 패드(PAD2)를 이루는 것으로 설명되었지만, 연결 라인(CL)은 제1 패드(PAD1), 및 제2 패드(PAD2)와 각각 연결되는 것으로 이해될 수도 있다. 제2 패드(PAD2)는 연결 라인(CL)과 일대일 대응될 수 있다. 제2 패드(PAD2)는 복수개일 수 있다. 복수개의 제2 패드(PAD2)들은 제1 방향(DR1)을 따라 배열될 수 있다. 연결 라인(CL) 중 일부는 제1 패드(PAD1)와 연결되고 제2 방향(DR2) 하측으로 연장되면서 적어도 하나의 절곡부를 포함할 수 있다.
예를 들어, 복수의 연결 라인(CL)들은 연결 라인(CL)의 일 단부로부터 제2 방향(DR2)으로 연장된 연장부, 및 상기 절곡부로부터 제2 패드(PAD2) 사이에 배치된 팬 아웃 배선부를 포함할 수 있다. 인접한 연결 라인(CL)들은 상기 팬 아웃 배선부에서 서로 가까워질 수 있다. 상기 팬 아웃 배선부의 일 단부는 연결 라인(CL)의 연장부와 연결되고, 상기 팬 아웃 배선부의 타 단부는 제2 패드(PAD2)와 연결될 수 있다.
인접한 제2 패드(PAD2)들 상에 칩 온 필름(COF)이 배치될 수 있다. 칩 온 필름(COF)은 인접한 제2 패드(PAD2)들 상에 부착될 수 있다. 칩 온 필름(COF)은 복수개일 수 있다. 복수개의 칩 온 필름(COF)은 제1 방향(DR1)을 따라 이격되어 배열될 수 있다. 인접한 제2 패드(PAD2)들은 패드 그룹을 이룰 수 있다. 패드 그룹은 복수개일 수 있다. 복수개의 패드 그룹은 제1 방향(DR1)을 따라 이격되어 배열될 수 있다. 패드 그룹 각각은 서로 다른 칩 온 필름(COF)과 연결될 수 있다. 칩 온 필름(COF) 상에는 구동 칩(IC)이 실장될 수 있다. 칩 온 필름(COF)은 표시 장치(1)의 표시 영역(DA) 내에 배치될 수 있다. 칩 온 필름(COF)은 표시 장치(1)의 제1 기판(11)의 타면 상에 배치되고, 표시 영역(DA) 내에 배치됨으로써, 칩 온 필름(COF) 배치로부터 기인되는 데드 스페이스가 발생되는 것을 방지할 수 있다.
도 7은 도 3, 및 도 6의 Ⅱ-Ⅱ' 선, 및 Ⅲ-Ⅲ' 선을 따라 자른 단면도이다. 도 7의 설명에서 도 5에서 구성과 동일한 구성에 대해서는 중복 설명이 생략될 것이다.
도 5, 및 도 7을 참조하면, 에칭 스토퍼(ES)는 제1 기판(11)의 일면 상에 배치될 수 있다. 에칭 스토퍼(ES)는 차광층(BML1, BML2)과 동일층에 배치될 수 있다. 에칭 스토퍼(ES)는 제1 기판(11)의 일면에 직접 배치될 수 있다. 에칭 스토퍼(ES)는 차광층(BML1, BML2)과 동일한 물질을 포함할 수 있다. 에칭 스토퍼(ES)는 차광층(BML1, BML2)과 이격되어 배치될 수 있다. 에칭 스토퍼(ES)는 기판 관통홀(TH)을 덮을 수 있다. 에칭 스토퍼(ES)의 폭은 기판 관통홀(TH)의 폭(도 8의 W1 참조)보다 크게 형성될 수 있다.
데이터 라인(DL)은 도 5에서 설명된 제1 데이터 도전층과 동일층에 위치할 수 있다. 데이터 라인(DL)은 제1 데이터 도전층에 배치된 제1 소스/드레인 전극(DT_SD1), 및 제2 소스/드레인 전극(DT_SD2)과 동일층에 배치되며, 동일한 물질을 포함할 수 있다.
데이터 라인(DL)은 제1 층간 절연층(17), 제1 보호층(15), 및 제1 게이트 절연층(13)을 관통하는 데이터 연결 전극(CNTa)을 통해 에칭 스토퍼(ES)와 연결될 수 있다. 데이터 연결 전극(CNTa)은 데이터 라인(DL)과 동일한 물질을 포함할 수 있다. 데이터 연결 전극(CNTa)을 통해 데이터 라인(DL)과 에칭 스토퍼(ES)는 전기적으로 연결될 수 있다.
제1 기판(11)은 기판 관통홀(TH)을 포함할 수 있다. 기판 관통홀(TH)은 제1 기판(11)의 일면으로부터 타면까지 제1 기판(11)을 두께 방향으로 완전히 관통할 수 있다. 기판 관통홀(TH)은 발광 영역(EMA)에 배치될 수 있다.
기판 관통홀(TH) 내에는 기판 연결 전극(CNTb)이 채워질 수 있다. 기판 관통홀(TH) 내에는 기판 연결 전극(CNTb)이 완전히 채워질 수 있다. 기판 연결 전극(CNTb)은 제1 기판(11)의 기판 관통홀(TH)이 접하는 측면들(또는 내측면들)과 접할 수 있다. 기판 연결 전극(CNTb)은 도전 물질을 포함할 수 있다. 예를 들어, 기판 연결 전극(CNTb)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금을 포함할 수 있다. 기판 연결 전극(CNTb)은 상기된 물질로 이루어진 단일층으로 형성될 수 있다. 몇몇 실시예에서 기판 연결 전극(CNTb)은 상기된 물질로 이루어진 다중층으로 형성될 수 있다. 기판 연결 전극(CNTb)은 에칭 스토퍼(ES)와 연결될 수 있다. 기판 연결 전극(CNTb)은 에칭 스토퍼(ES)와 직접 접할 수 있다. 기판 연결 전극(CNTb)은 에칭 스토퍼(ES)와 전기적으로 연결될 수 있다.
제1 기판(11)의 타면(또는 배면)에는 연결 라인(CL)이 배치될 수 있다. 연결 라인(CL)은 제1 기판(11)의 타면에 직접 배치될 수 있다. 연결 라인(CL)의 일 단부는 제1 패드(PAD1)에 연결되고, 연결 라인(CL)의 타 단부는 제2 패드(PAD2)에 연결될 수 있다. 제1 패드(PAD1)는 기판 연결 전극(CNTb)과 두께 방향에서 중첩 배치될 수 있고, 기판 연결 전극(CNTb)과 직접 접할 수 있다. 제1 패드(PAD1)는 기판 연결 전극(CNTb)과 전기적으로 연결될 수 있다. 연결 라인(CL), 제1 패드(PAD1), 및 제2 패드(PAD2)는 동일층에 배치되며, 동일한 물질을 포함할 수 있다. 다만, 이에 제한되지 않고, 연결 라인(CL), 제1 패드(PAD1), 및 제2 패드(PAD2)는 각각 다른 물질을 포함할 수도 있다.
연결 라인(CL)은 도전 물질을 포함할 수 있다. 예를 들어, 연결 라인(CL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금을 포함할 수 있다. 연결 라인(CL)은 상기된 물질로 이루어진 단일층으로 형성될 수 있다. 몇몇 실시예에서 연결 라인(CL)은 상기된 물질로 이루어진 다중층으로 형성될 수 있다.
제2 패드(PAD2) 상에는 칩 온 필름(COF)이 부착될 수 있다. 칩 온 필름(COF)은 리드 라인(LE)을 포함할 수 있다. 리드 라인(LE)과 제2 패드(PAD2) 사이에는 이방성 도전 필름(ACF)이 배치될 수 있다. 리드 라인(LE)과 제2 패드(PAD2)는 이방성 도전 필름(ACF)을 통해 전기적으로 연결될 수 있다. 칩 온 필름(COF) 상에는 구동 칩(IC)이 실장될 수 있다. 구동 칩(IC)은 리드 라인(LE)이 배치된 칩 온 필름(COF)의 일면의 반대면인 타면에 실장될 수 있지만, 이에 제한되지 않고, 리드 라인(LE)과 구동 칩(IC)은 칩 온 필름(COF)의 동일면에 배치될 수도 있다.
구동 칩(IC)은 데이터 신호를 각 데이터 라인(DL)에 인가하는 역할을 할 수 있다. 구동 칩(IC)으로부터 제공된 데이터 신호는 제2 패드(PAD2), 연결 라인(CL), 제1 패드(PAD1), 기판 연결 전극(CNTb), 에칭 스토퍼(ES), 및 데이터 연결 전극(CNTa)을 통해 데이터 라인(DL)에 전달될 수 있다.
이하, 기판 관통홀(CNTb)의 형상에 대해 도 8을 참조하여 설명된다.
도 8은 도 7의 A 영역을 확대한 단면도이다.
도 8을 참조하면, 제1 기판(11)은 도 7에서 상술된 일면, 및 타면(11b)을 포함할 수 있다. 제1 기판(11)은 기판 관통홀(CNTb)과 접하는 측면(11a)을 더 포함할 수 있다.
기판 관통홀(TH)은 제1 기판(11)의 일면의 연장선, 제1 기판(11)의 타면(11b)의 연장선, 및 제1 기판(11)의 측면(11a)들에 의해 둘러싸일 수 있다. 제1 기판(11)의 일면의 연장선은 인접한 제1 기판(11)의 일면과 각각 만날 수 있다. 제1 기판(11)의 타면(11b)의 연장선은 인접한 제1 기판(11)의 타면(11b)과 각각 만날 수 있다. 제1 기판(11)의 측면(11a)은 각각 제1 기판(11)의 일면의 연장선, 및 제1 기판(11)의 일면이 만나는 지점과 제1 기판(11)의 타면(11b)의 연장선, 및 제1 기판(11)의 타면(11b)이 만나는 지점을 연결할 수 있다.
기판 관통홀(TH)의 폭은 제1 기판(11)의 타면(11b)의 연장선으로부터 제1 기판(11)의 일면의 연장선에 가까워질수록 작아질 수 있다. 기판 관통홀(TH)의 폭은 제1 기판(11)의 일면의 연장선의 길이와 동일한 제1 폭(W1), 및 제1 기판(11)의 타면(11b)의 연장선의 길이와 동일한 제2 폭(W2)을 포함할 수 있다. 일 실시예에서, 제1 폭(W1)은 제2 폭(W2)보다 작을 수 있다.
기판 관통홀(TH)을 이루는 제1 기판(11)의 측면(11a)들은 곡면(CR)을 형성할 수 있다.
제1 기판(11)의 측면(11a)들이 형성하는 곡면(CR)은 각각 기판 관통홀(TH)을 향해 볼록한 단면 형상을 가질 수 있다.
나아가, 제1 기판(11)의 측면(11a)은 제1 기판(11)의 타면(11b)의 연장선, 및 제1 기판(11)의 타면(11b)이 만나는 지점으로부터 제1 기판(11)의 일면의 연장선, 및 제1 기판(11)의 일면이 만나는 지점까지 점차적으로 경사가 급해질 수 있다.
일 실시예에 따른 기판 관통홀(TH)은 레이저 조사, 및 습식 에칭(Wet etching)을 통해 형성될 수 있다.
예를 들어, 기판 관통홀(TH) 형성될 영역에 레이저가 조사될 수 있다. 상기 레이저는 펨토초 레이저일 수 있다. 본 명세서에서 펨토초 레이저라 함은 펄스(pulse) 폭이 200 펨토초 이상 500 펨토초 이하인 레이저를 의미할 수 있다. 다만, 이에 제한되지 않고 근적외선(IR) 레이저에서부터 자외선(UV) 레이저에 이르는 단파장대의 광이거나 다양한 파장대의 광을 포함하는 다파장대의 광일 수 있다.
레이저는 제1 기판의 타면으로부터 에칭 스토퍼(ES)에 접하는 일면까지 조사될 수 있다. 레이저의 초점은 다양하게 변형될 수 있다. 일 실시예에서, 레이저의 초점은 제1 기판의 일면일 수 있으나, 이에 제한되는 것은 아니다.
기판 관통홀(TH)이 형성될 영역에 레이저가 조사되면, 해당 영역에서 구조 변형이 일어날 수 있다. 예를 들어, 해당 영역에서 제1 기판을 이루는 예시된 유리의 Si-O 결합은 끊어질 수 있다. 따라서, 에칭 용액에 대한 해당 영역에서의 에칭 선택비는 에칭 용액에 대한 레이저 조사되지 않는 영역에서의 에칭 선택비보다 클 수 있다.
레이저 조사 후에, 제1 기판의 전면을 에칭(Etching)한다. 상기 에칭은 습식 에칭(Wet etching)이 적용될 수 있다. 에칭 단계에서 에칭 용액으로는 수산화 칼륨(KOH), 또는 수산화 나트륨(NaOH)과 같은 염기성 용액, 또는 불산(HF)과 같은 산성 용액이 이용될 수 있다. 습식 에칭은 제1 기판의 전면(Whole surface)에 걸쳐 진행될 수 있다.
상술한 바와 같이 에칭 용액에 대한 레이저 조사된 영역에서의 에칭 선택비는 에칭 용액에 대한 레이저 조사되지 않는 영역에서의 에칭 선택비보다 크므로, 레이저 조사된 영역에는 습식 에칭 결과, 기판 관통홀(TH)이 형성될 수 있다.
에칭 단계에서 에칭 용액에 대한 제1 기판의 에칭 선택비는 에칭 스토퍼(ES)의 에칭 선택비보다 훨씬 클 수 있다. 따라서, 에칭 단계에서 에칭 스토퍼(ES)에 에칭 용액이 접하더라도 에칭 스토퍼(ES)의 일면은 실질적으로 에칭되지 않을 수 있다.
일 실시예에 의하면, 기판 관통홀(TH) 형성 시, 레이저 조사, 및 에칭이 함께 수반되므로, 기판 관통홀(TH)의 가공 품질, 속도, 및 높은 종횡비(기판 관통홀(TH)의 두께 대비 폭)를 확보할 수 있다.
나아가, 에칭 스토퍼(ES)의 폭은 기판 관통홀(TH)의 폭(도 8의 W1 참조)보다 크게 형성됨으로써, 기판 관통홀(TH) 형성 시 에칭 용액이 제1 기판의 일면으로 확산되는 것을 미연에 방지할 수 있다. 이로 인해, 에칭 용액에 의한 제1 기판 상부의 전극들의 부식 및/또는 식각을 미연에 방지할 수 있다.
나아가, 에칭 스토퍼(ES)는 차광층(BML1, BML2)을 형성할 때, 동시에 형성됨으로써, 별도의 부재 및/또는 구성 추가가 없어 제조 공정을 단순화할 수 있다.
또한, 상술된 바와 같이, 기판 연결 전극(CNTb)이 표시 영역(DA) 내에 배치되므로, 기판 연결 전극(CNTb)과 연결되는 칩 온 필름(COF)은 표시 장치(1)의 제1 기판(11)의 타면 상에 배치되고, 표시 영역(DA) 내에 배치될 수 있다. 이로 인해, 칩 온 필름(COF) 배치, 및 팬 아웃 배선으로부터 기인되는 데드 스페이스를 줄일 수 있다.
이하, 일 실시예에 따른 표시 장치(1)의 제조 방법에 대해 설명한다.
이하의 실시예에서 이미 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로서 지칭하고, 그 설명을 생략하거나 간략화한다.
도 9 내지 도 14는 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
우선, 도 9, 도 5, 및 도 7을 함께 참조하면, 제1 기판(11_1a) 상에 도 5, 및 도 7에서 상술된 제1 기판(11) 상의 상부 구조들을 형성한다.
더욱 구체적으로 설명하면, 제1 기판(11_1a) 상에 차광층(BML1, BML2), 및 에칭 스토퍼(ES)를 형성하고, 차광층(BML1, BML2), 및 에칭 스토퍼(ES) 상에 도 5, 및 도 7에서 상술된 버퍼층(12), 및 버퍼층(12)의 상부 구조들을 형성할 수 있다. 에칭 스토퍼(ES)는 차광층(BML1, BML2)과 동일층에 배치될 수 있다. 에칭 스토퍼(ES)는 제1 기판(11)의 일면에 직접 배치될 수 있다. 에칭 스토퍼(ES)는 차광층(BML1, BML2)과 동일한 물질을 포함할 수 있다. 에칭 스토퍼(ES)는 차광층(BML1, BML2)과 이격되어 배치될 수 있다. 에칭 스토퍼(ES)는 기판 관통홀(TH)을 덮을 수 있다. 에칭 스토퍼(ES)의 폭은 기판 관통홀(TH)의 폭(도 8의 W1 참조)보다 크게 형성될 수 있다.
도 9에 따른 제1 기판(11_1a)의 두께는 도 5, 및 도 7에 따른 제1 기판(11)의 두께보다 클 수 있다. 이후, 제1 기판(11_1a)은 습식 에칭을 통해 전반적으로 두께가 감소될 수 있다.
이어서, 도 10을 참조하면, 상술된 바와 같이, 기판 관통홀(TH) 형성될 영역에 레이저(LS)가 조사될 수 있다. 레이저(LS)는 펨토초 레이저일 수 있다. 본 명세서에서 펨토초 레이저라 함은 펄스(pulse) 폭이 200 펨토초 이상 500 펨토초 이하인 레이저를 의미할 수 있다. 다만, 이에 제한되지 않고 근적외선(IR) 레이저에서부터 자외선(UV) 레이저에 이르는 단파장대의 광이거나 다양한 파장대의 광을 포함하는 다파장대의 광일 수 있다.
레이저(LS)는 제1 기판(도 9의 11 참조)의 타면(11b)으로부터 에칭 스토퍼(ES)에 접하는 일면까지 조사될 수 있다. 레이저(LS)의 초점은 다양하게 변형될 수 있다. 일 실시예에서, 레이저(LS)의 초점은 제1 기판(11)의 일면일 수 있으나, 이에 제한되는 것은 아니다.
기판 관통홀(TH)이 형성될 영역에 레이저(LS)가 조사되면, 제1 기판(11_1b)이 형성될 수 있다. 제1 기판(11_1b)의 레이저(LS)가 조사된 해당 영역에서 구조 변형이 일어날 수 있다. 예를 들어, 해당 영역에서 제1 기판(11_1b)을 이루는 예시된 유리의 Si-O 결합은 끊어질 수 있다. 따라서, 에칭 용액에 대한 해당 영역에서의 에칭 선택비는 에칭 용액에 대한 레이저 조사되지 않는 영역에서의 에칭 선택비보다 클 수 있다.
레이저(LS) 조사 후에, 제1 기판(11_1b)의 전면을 에칭(Etching)한다. 상기 에칭은 습식 에칭(Wet etching)이 적용될 수 있다. 에칭 단계에서 에칭 용액으로는 수산화 칼륨(KOH), 또는 수산화 나트륨(NaOH)과 같은 염기성 용액, 또는 불산(HF)과 같은 산성 용액이 이용될 수 있다. 습식 에칭은 제1 기판 제1 기판(11_1b)의 전면(Whole surface)에 걸쳐 진행될 수 있다.
에칭 용액에 의해 제1 기판(11_1b)은 타면(11b)으로부터 점차적으로 에칭되어 두께가 감소될 수 있다. 상술한 바와 같이 에칭 용액에 대한 레이저(LS) 조사된 영역에서의 에칭 선택비는 에칭 용액에 대한 레이저(LS) 조사되지 않는 영역에서의 에칭 선택비보다 클 수 있다. 따라서, 레이저(LS) 조사된 영역에는 습식 에칭 결과, 도 11, 및 도 7과 같이 기판 관통홀(TH)이 형성될 수 있다.
이어서, 도 12를 참조하면, 기판 관통홀(TH) 내에 기판 연결 전극(CNTb)을 채운다.
기판 연결 전극(CNTb)은 도전 물질을 포함할 수 있다. 예를 들어, 기판 연결 전극(CNTb)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금을 포함할 수 있다. 기판 연결 전극(CNTb)은 상기된 물질로 이루어진 단일층으로 형성될 수 있다. 몇몇 실시예에서 기판 연결 전극(CNTb)은 상기된 물질로 이루어진 다중층으로 형성될 수 있다. 기판 연결 전극(CNTb)은 에칭 스토퍼(ES)와 연결될 수 있다. 기판 연결 전극(CNTb)은 에칭 스토퍼(ES)와 직접 접할 수 있다. 기판 연결 전극(CNTb)은 에칭 스토퍼(ES)와 전기적으로 연결될 수 있다.
이어서, 도 13을 참조하면, 제1 패드(PAD1), 연결 라인(CL), 및 제2 패드(PAD2)를 형성한다.
제1 패드(PAD1), 연결 라인(CL), 및 제2 패드(PAD2)는 각각 제1 기판(11)의 타면(또는 배면)에 배치될 수 있다. 연결 라인(CL)의 일 단부는 제1 패드(PAD1)에 연결되고, 연결 라인(CL)의 타 단부는 제2 패드(PAD2)에 연결될 수 있다. 제1 패드(PAD1)는 기판 연결 전극(CNTb)과 두께 방향에서 중첩 배치될 수 있고, 기판 연결 전극(CNTb)과 직접 접할 수 있다. 제1 패드(PAD1)는 기판 연결 전극(CNTb)과 전기적으로 연결될 수 있다. 연결 라인(CL), 제1 패드(PAD1), 및 제2 패드(PAD2)는 동일층에 배치되며, 동일한 물질을 포함할 수 있다. 다만, 이에 제한되지 않고, 연결 라인(CL), 제1 패드(PAD1), 및 제2 패드(PAD2)는 각각 다른 물질을 포함할 수도 있다. 연결 라인(CL)은 도전 물질을 포함할 수 있다. 예를 들어, 연결 라인(CL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금을 포함할 수 있다. 연결 라인(CL)은 상기된 물질로 이루어진 단일층으로 형성될 수 있다. 몇몇 실시예에서 연결 라인(CL)은 상기된 물질로 이루어진 다중층으로 형성될 수 있다.
이어서, 도 14를 참조하면, 이방성 도전 필름(ACF)을 통해 제2 패드(PAD2) 상에 칩 온 필름(COF)을 배치한다.
칩 온 필름(COF)의 리드 라인(LE)은 이방성 도전 필름(ACF)을 통해 제2 패드(PAD2)와 전기적으로 연결될 수 있다.
이하, 일 실시예에 따른 표시 장치의 다른 실시예에 대해 설명한다. 이하의 실시예에서 이미 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로서 지칭하고, 그 설명을 생략하거나 간략화한다.
도 15는 다른 실시예에 따른 표시 장치의 단면도이다.
도 15를 참조하면, 본 실시예에 따른 에칭 스토퍼(ES_1)의 일면(ESa_1)은 제1 부분(ESa1_1), 및 제2 부분(ESa2_1)을 포함한다는 점에서 도 8에 따른 에칭 스토퍼(ES_1)와 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 에칭 스토퍼(ES_1)의 일면(ESa_1)은 제1 부분(ESa1_1), 및 제2 부분(ESa2_1)을 포함할 수 있다. 제1 부분(ESa1_1)의 표면 거칠기는 제2 부분(ESa2_1)의 표면 거칠기보다 작을 수 있다. 제1 부분(ESa1_1)은 기판 연결 전극(CNTb)과 접하지 않는 부분일 수 있고, 제2 부분(ESa2_1)은 기판 연결 전극(CNTb)과 접하는 부분일 수 있다. 제2 부분(ESa2_1)은 에칭 단계에서, 에칭 용액에 대해 제1 기판(11)이 노출하는 에칭 스토퍼(ES_1)의 일면이 일부 에칭되어 형성될 수 있다.
그 외 설명은 도 8에서 상술된 바 중복 설명은 생략하기로 한다.
도 16은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 16을 참조하면, 기판 관통홀(TH) 내의 에칭 스토퍼(ES)의 일면(ESa) 상에 에칭 잔여물(ER)이 잔여할 수 있다는 점에서 도 8에 따른 실시예와 상이하다.
더욱 구체적으로 설명하면, 기판 관통홀(TH) 내의 에칭 스토퍼(ES)의 일면(ESa) 상에 에칭 잔여물(ER)이 잔여할 수 있다. 본 실시예는 기판 관통홀(TH) 형성 후, 제1 기판의 잔여물이 에칭 스토퍼(ES)의 일면(ESa)에 남아 있고, 상기 제1 기판의 잔여물이 완전히 제거되지 않은 경우에 형성될 수 있다. 상기 제1 기판 잔여물, 즉 에칭 잔여물(ER)은 제1 기판(11)과 동일한 물질을 포함할 수 있다. 에칭 잔여물(ER)은 기판 관통홀(TH) 내의 기판 연결 전극(CNTb)과 직접 접할 수 있다. 다만, 에칭 잔여물(ER)의 물질들이 이루는 구조는 제1 기판(11)의 물질들이 이루는 구조와 상이할 수 있다. 예를 들어, 에칭 잔여물(ER) 내의 Si-O 결합들 중 적어도 하나는 끊어진 상태로 존재될 수 있다.
그 외 설명은 도 8에서 상술된 바 중복 설명은 생략하기로 한다.
도 17은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 17을 참조하면, 본 실시예에 따른 제1 기판(11_2)은 기판 관통홀(TH_2)을 포함하고, 기판 관통홀(TH_2)과 접하는 제1 기판(11_2)의 측면(11a_1)의 경사의 단면 형상이 직선 형상을 가진다는 점에서 도 8에 따른 제1 기판(11) 및 기판 관통홀(TH)과 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 제1 기판(11_2)은 기판 관통홀(TH_2)을 포함하고, 기판 관통홀(TH_2)과 접하는 제1 기판(11_2)의 측면(11a_1)의 경사의 단면 형상이 직선 형상을 가질 수 있다. 예를 들어, 제1 기판(11_2)의 측면(11a_1)의 경사 각도는 일정할 수 있다.
본 실시예는 기판 관통홀(TH_2) 형성 시 에칭 용액이나 에칭 시간을 조절하여 형성될 수 있다.
몇몇 경우에, 본 실시예는 기판 관통홀(TH_2) 형성 시 건식 에칭(Dry etching)이 이용된 경우에 형성될 수 있다.
그 외 설명은 도 8에서 상술된 바 중복 설명은 생략하기로 한다.
도 18은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 18을 참조하면, 본 실시예에 따른 제1 기판(11_3)의 기판 관통홀(TH_3)의 제1 기판(11_3)의 일면의 연장선의 길이와 동일한 폭과 제1 기판(11_3)의 기판 관통홀(TH_3)의 제1 기판(11_3)의 타면(11b)의 연장선의 길이와 동일한 폭이 서로 동일하다는 점에서 도 8에 따른 제1 기판(11), 및 기판 관통홀(TH)과 상이하다. 제1 기판(11_3)의 측면(11a_2)은 제1 기판(11_3)의 타면(11b)과 실질적으로 직교할 수 있다.
더욱 구체적으로 설명하면, 기판 관통홀(TH_3)은 제3 폭(W3)을 가지며, 제3 폭(W3)은 제1 기판(11_3)의 일면의 연장선으로부터 제1 기판(11_3)의 타면(11b)에 이르기까지 모두 동일할 수 있다.
본 실시예는 기판 관통홀(TH_3) 형성 시 건식 에칭(Dry etching)이 이용된 경우에 형성될 수 있다. 그 외 설명은 도 8에서 상술된 바 이하 중복 설명은 생략하기로 한다.
도 19는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 19를 참조하면, 제1 기판(11_4)의 기판 관통홀(TH_3)의 제1 폭(W1)이 제2 폭(W2)보다 크다는 점에서 도 8에 따른 제1 기판(11), 및 기판 관통홀(TH)과 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 제1 기판(11_4)의 측면(11a_3)은 제1 기판(11_4)의 타면(11b)의 연장선, 및 타면(11b)이 만나는 지점으로부터 제1 기판(11_4)의 일면의 연장선, 및 제1 기판(11_4)의 일면이 만나는 지점까지 점차적으로 경사가 완만해질 수 있다는 점에서 도 8에 따른 제1 기판(11_4), 및 기판 관통홀(TH_4)과 상이하다.
그 외 설명은 도 8에서 상술된 바 중복 설명은 생략하기로 한다.
도 20은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 20을 참조하면, 본 실시예에 따른 제1 기판(11_5)의 기판 관통홀(TH_5)의 측면(11a_4)들이 형성하는 곡면은 각각 기판 관통홀(TH_5)의 반대 방향으로 볼록한 단면 형상을 가진다는 점에서 도 19에 따른 제1 기판(11_4), 및 기판 관통홀(TH_4)과 상이하다.
그 외 설명은 도 19, 및 도 8에서 상술된 바 중복 설명은 생략하기로 한다.
도 21은 다른 실시예에 따른 표시 장치의 상부 방향에서 바라본 평면도이다. 도 22는 다른 실시예에 따른 표시 장치의 화소를 확대한 평면도이다. 도 23은 다른 실시예에 따른 표시 장치의 하부 방향에서 바라본 평면도이다. 도 24는 도 21, 및 도 23에 따른 표시 장치의 단면도이다.
도 21 내지 도 24를 참조하면, 본 실시예에 따른 표시 장치(2)는 기판 연결 전극(CNTb)이 표시 영역(DA)의 화소(PX)의 비발광 영역(NEA)에 중첩 배치된다는 점에서, 도 3, 도 4, 도 6, 및 도 7에 따른 표시 장치(1)와 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 장치(2)는 기판 연결 전극(CNTb)이 표시 영역(DA)의 화소(PX)의 비발광 영역(NEA)에 중첩 배치될 수 있다.
기판 연결 전극(CNTb)은 외부 뱅크(45)와 두께 방향에서 중첩 배치될 수 있다. 기판 연결 전극(CNTb)과 연결되는 제1 패드(PAD1)는 기판 연결 전극(CNTb)과 마찬가지로, 비발광 영역(NEA)에 중첩 배치될 수 있다.
본 실시예에 의하면, 기판 연결 전극(CNTb)은 제1 기판(11) 내에만 형성되므로, 제1 기판(11) 상부 구조와 어떠한 간섭이 일어나지 않을 수 있다. 따라서, 기판 연결 전극(CNTb)을 형성할 때, 발광 영역(EMA)이든 비발광 영역(NEA)이든 형성 영역의 제약이 없을 수 있다.
도 25는 또 다른 실시예에 따른 표시 장치의 하부 방향에서 바라본 평면도이다. 도 26은 도 25에 따른 표시 장치의 단면도이다.
도 25, 및 도 26을 참조하면, 본 실시예에 따른 표시 장치(3)의 구동 칩(IC)은 제2 패드(PAD2)들 상에 중첩 배치되고, 제2 패드(PAD2)들과 연결된다는 점에서, 도 6, 및 도 7에 따른 표시 장치(1)와 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 장치(3)의 구동 칩(IC)은 제2 패드(PAD2)들 상에 중첩 배치되고, 제2 패드(PAD2)들과 연결될 수 있다. 본 실시예에 따른 표시 장치(3)는 도 6, 및 도 7에 따른 칩 온 필름(COF)이 생략된다는 점에서, 도 6, 및 도 7에 따른 표시 장치(1)와 상이하다.
본 실시예에 의하면, 칩 온 필름(도 6, 및 도 7의 COF)이 생략되고 바로 구동 칩(IC)이 제2 패드(PAD2)들 상에 부착되어 연결되므로, 표시 장치(3)의 구조를 단순화할 수 있다.
도 27은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 27을 참조하면, 본 실시예에 따른 표시 장치(4)는 데이터 라인(DL)과 연결된 게이트 연결 전극(GCE), 및 게이트 연결 전극(GCE)과 에칭 스토퍼(ES)를 연결하는 게이트 연결 전극(CNTc)을 더 포함한다는 점에서, 도 7에 따른 표시 장치(1)와 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 장치(4)는 데이터 라인(DL)과 연결된 게이트 연결 전극(GCE), 및 게이트 연결 전극(GCE)과 에칭 스토퍼(ES)를 연결하는 게이트 연결 전극(CNTc)을 더 포함할 수 있다.
게이트 연결 전극(GCE)은 도 7에서 상술된 제1 게이트 도전층에 배치될 수 있다. 게이트 연결 전극(CNTc)은 두께 방향에서 제1 게이트 절연층(13), 및 버퍼층(12)을 관통할 수 있다.
몇몇 실시예에서, 게이트 연결 전극(GCE)은 제2 게이트 도전층에 배치될 수도 있다. 이 경우, 게이트 연결 전극(CNTc)은 두께 방향에서, 제1 보호층(15), 제1 게이트 절연층(13), 및 버퍼층(12)을 관통할 수 있다.
본 실시예에 의하면, 게이트 연결 전극(GCE), 및 게이트 연결 전극(CNTc)이 더 형성됨으로써 데이터 라인(DL)으로부터 제1 패드(PAD1)에 이르는 전류 통로의 전반적인 저항이 낮아질 수 있다.
도 28은 또 다른 실시예에 따른 표시 장치의 단면도이다. 도 29는 도 28의 B 영역을 확대한 단면도이다.
도 28, 및 도 29를 참조하면, 본 실시예에 따른 표시 장치(5)는 일 실시예에 따른 표시 장치(1)에서 에칭 스토퍼(ES)로서의 기능을 버퍼층(12_1)이 한다는 점에서, 일 실시예에 따른 표시 장치(1)와 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 장치(5)는 일 실시예에 따른 표시 장치(1)에서 에칭 스토퍼(ES)로서의 기능을 버퍼층(12_1)이 할 수 있다.
본 실시예에 따른 버퍼층(12_1)은 기판 관통홀(TH)과 중첩 배치되는 버퍼 관통홀(THa)을 포함할 수 있다. 도 7에서 상술된 기판 연결 전극(CNTb_1)은 기판 관통홀(TH), 및 버퍼 관통홀(THa) 내에 채워질 수 있다. 기판 연결 전극(CNTb_1)은 도 27에서 상술된 게이트 연결 전극(CNTc), 게이트 연결 전극(GCE), 및 데이터 연결 전극(CNTa)을 통해 데이터 라인(DL)과 연결될 수 있다. 몇몇 실시예에서, 게이트 연결 전극(CNTc), 및 게이트 연결 전극(GCE)은 생략될 수 있다. 이 경우, 데이터 연결 전극(CNTa)은 제1 층간 절연층(17), 제1 보호층(15), 및 제1 게이트 절연층(13)을 관통할 수 있고, 데이터 연결 전극(CNTa)은 기판 연결 전극(CNTc)에 직접 연결될 수 있다.
버퍼층(12_1)은 제1 기판(11)의 일면과 접하는 일면(12b), 및 버퍼층(12_1)의 일면(12b)의 반대면인 타면을 포함할 수 있다. 버퍼층(12_1)의 타면은 제1 게이트 절연층(13)의 일면(13a)과 직접 접할 수 있다. 버퍼 관통홀(THa)은 버퍼층(12_1)의 일면(12b)의 연장선, 버퍼층(12)의 타면의 연장선, 및 버퍼층(12)의 측면(12a)들에 의해 둘러싸일 수 있다.
버퍼층(12_1)의 측면(12a)의 평균 기울기는 제1 기판(11)의 측면(11a)의 평균 기울기보다 클 수 있다.
버퍼 관통홀(THa) 내에서, 버퍼층(12_1)의 일면(12b)의 연장선의 폭(W4) 또는 버퍼 관통홀(THa)의 상측 폭, 및 버퍼층(12)의 타면의 연장선의 폭(W4) 또는 버퍼 관통홀(THa)의 하측 폭은 서로 동일할 수 있다.
버퍼층(12_1)의 일면(12b)의 연장선의 폭(W4)은 기판 관통홀(TH)의 폭(W1)보다 클 수 있다. 예를 들어, 버퍼 관통홀(THa)은 두께 방향에서 기판 관통홀(TH)과 중첩 배치되고, 제1 기판(11)의 일면과 부분적으로 중첩 배치될 수 있다.
본 실시예에 의하면, 기판 관통홀(TH) 형성 시, 레이저 조사, 및 에칭이 함께 수반되므로, 기판 관통홀(TH)의 가공 품질, 속도, 및 높은 종횡비(기판 관통홀(TH)의 두께 대비 폭)를 확보할 수 있다.
나아가, 에칭 스토퍼로서, 버퍼층(12_1)이 이용되어, 기판 관통홀(TH) 형성 시 에칭 용액이 제1 기판의 일면으로 확산되는 것을 미연에 방지할 수 있다. 이로 인해, 에칭 용액에 의한 제1 기판 상부의 전극들의 부식 및/또는 식각을 미연에 방지할 수 있다.
나아가, 에칭 스토퍼로서, 기존의 제1 기판 상의 버퍼층(12_1)이 그대로 이용됨으로써, 별도의 부재 및/또는 구성 추가가 없어 제조 공정을 단순화할 수 있다.
또한, 기판 연결 전극(CNTb)이 표시 영역(DA) 내에 배치되므로, 기판 연결 전극(CNTb)과 연결되는 칩 온 필름(COF)은 표시 장치(5)의 제1 기판(11)의 타면 상에 배치되고, 표시 영역(DA) 내에 배치될 수 있다. 이로 인해, 칩 온 필름(COF) 배치, 및 팬 아웃 배선으로부터 기인되는 데드 스페이스를 줄일 수 있다.
도 30 내지 도 33는 또 다른 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
우선, 도 30을 참조하면, 버퍼층(12)을 에칭 스토퍼로 이용하여, 기판 관통홀(TH)을 형성한다. 기판 관통홀(TH) 형성에 대한 설명은 도 10, 및 도 11에서 상술된 바 중복 설명은 생략하기로 한다.
이어서, 도 31을 참조하면, 버퍼 관통홀(THa)을 형성한다. 버퍼 관통홀(THa) 형성은 건식 에칭이 이용될 수 있다. 버퍼 관통홀(THa)은 건식 에칭으로 형성되고, 기판 관통홀(TH)은 습식 에칭으로 형성되기 때문에, 버퍼층(12_1)의 측면(12a)의 평균 기울기는 제1 기판(11)의 측면(11a)의 평균 기울기보다 클 수 있다.
과에칭(Over etching)되는 경우, 도 31에 도시된 바와 같이, 제1 기판(11)의 일면은 버퍼층(12_1)에 의해 부분적으로 노출될 수 있다. 예를 들어, 버퍼 관통홀(THa)은 두께 방향에서 기판 관통홀(TH)과 중첩 배치되고, 제1 기판(11)의 일면과 부분적으로 중첩 배치될 수 있다.
이어서, 도 32를 참조하면, 기판 관통홀(TH), 및 버퍼 관통홀(THa) 내에 기판 연결 전극(CNTb_1)을 채운다. 기판 연결 전극(CNTb_1)은 도 27에서 상술된 게이트 연결 전극(CNTc), 게이트 연결 전극(GCE), 및 데이터 연결 전극(CNTa)을 통해 데이터 라인(DL)과 연결될 수 있다.
이어서, 도 33을 참조하면, 제1 패드(PAD1), 연결 라인(CL), 및 제2 패드(PAD2)를 형성한다.
제1 패드(PAD1), 연결 라인(CL), 및 제2 패드(PAD2)는 각각 제1 기판(11)의 타면(또는 배면)에 배치될 수 있다. 연결 라인(CL)의 일 단부는 제1 패드(PAD1)에 연결되고, 연결 라인(CL)의 타 단부는 제2 패드(PAD2)에 연결될 수 있다. 제1 패드(PAD1)는 기판 연결 전극(CNTb_1)과 두께 방향에서 중첩 배치될 수 있고, 기판 연결 전극(CNTb_1)과 직접 접할 수 있다. 제1 패드(PAD1)는 기판 연결 전극(CNTb_1)과 전기적으로 연결될 수 있다. 연결 라인(CL), 제1 패드(PAD1), 및 제2 패드(PAD2)는 동일층에 배치되며, 동일한 물질을 포함할 수 있다. 다만, 이에 제한되지 않고, 연결 라인(CL), 제1 패드(PAD1), 및 제2 패드(PAD2)는 각각 다른 물질을 포함할 수도 있다. 연결 라인(CL)은 도전 물질을 포함할 수 있다. 예를 들어, 연결 라인(CL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금을 포함할 수 있다. 연결 라인(CL)은 상기된 물질로 이루어진 단일층으로 형성될 수 있다. 몇몇 실시예에서 연결 라인(CL)은 상기된 물질로 이루어진 다중층으로 형성될 수 있다.
이어서, 이방성 도전 필름(ACF)을 통해 제2 패드(PAD2) 상에 칩 온 필름(COF)을 배치한다. 칩 온 필름(COF)의 리드 라인(LE)은 이방성 도전 필름(ACF)을 통해 제2 패드(PAD2)와 전기적으로 연결될 수 있다.
도 34는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 34를 참조하면, 본 실시예에 따른 버퍼층(12_2)의 버퍼 관통홀(THa_1)은 버퍼층(12_2)의 일면(12b)의 연장선으로부터 타면의 연장선까지 버퍼 관통홀(THa_1)의 폭이 점차적으로 작아진다는 점에서, 도 29에 따른 버퍼층(12), 및 버퍼 관통홀(THa)과 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 버퍼층(12_2)의 버퍼 관통홀(THa_1)은 버퍼층(12_2)의 일면(12b)의 연장선으로부터 타면의 연장선까지 버퍼 관통홀(THa_1)의 폭이 점차적으로 작아질 수 있다.
본 실시예에 의하면, 버퍼 관통홀(THa_1)과 접하는 버퍼층(12_2)의 측면(12a_1)의 경사의 단면 형상은 제3 방향(DR3)에 대해 기울어진 직선 형상을 가질 수 있다. 예를 들어, 버퍼층(12_2)의 측면(12a_1)의 경사 각도는 일정할 수 있다.
도 35는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 35를 참조하면, 버퍼 관통홀(THa) 내의 제1 게이트 절연층(13)의 일면(13a) 상에 에칭 잔여물(ER)이 잔여할 수 있다는 점에서 도 29에 따른 실시예와 상이하다.
더욱 구체적으로 설명하면, 버퍼 관통홀(THa) 내의 제1 게이트 절연층(13)의 일면(13a) 상에 에칭 잔여물(ER)이 잔여할 수 있다.
본 실시예는 버퍼 관통홀(THa) 형성 후, 버퍼층의 잔여물이 제1 게이트 절연층(13)의 일면(13a)에 남아 있고, 상기 버퍼층의 잔여물이 완전히 제거되지 않은 경우에 형성될 수 있다. 상기 버퍼층 잔여물, 즉 에칭 잔여물(ER)은 버퍼층(12_1)과 동일한 물질을 포함할 수 있다. 에칭 잔여물(ER)은 버퍼 관통홀(THa) 내의 기판 연결 전극(CNTb_1)과 직접 접할 수 있다.
도 36은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 36을 참조하면, 본 실시예에 따른 제1 게이트 절연층(13_1)의 일면(13a_1)은 제1 부분(13a1_1), 및 제2 부분(13a2_1)을 포함한다는 점에서 도 29에 따른 제1 게이트 절연층(13)과 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 제1 게이트 절연층(13_1)의 일면(13a_1)은 제1 부분(13a1_1), 및 제2 부분(13a2_1)을 포함할 수 있다. 제1 부분(13a1_1)의 표면 거칠기는 제2 부분(13a2_1)의 표면 거칠기보다 작을 수 있다. 제2 부분(13a2_1)은 기판 연결 전극(CNTb_1)과 접하는 부분일 수 있고, 제1 부분(13a1_1)은 기판 연결 전극(CNTb_1)과 접하지 않는 부분일 수 있다. 제2 부분(13a2_1)은 에칭 단계에서, 건식 식각 용액에 대해, 버퍼층(12_1)이 노출하는 제1 게이트 절연층(13_1)의 일면이 일부 에칭되어 형성될 수 있다.
그 외 설명은 도 29에서 상술된 바 중복 설명은 생략하기로 한다.
도 37은 다른 실시예에 따른 표시 장치의 평면도이다.
도 37을 참조하면, 본 실시예에 따른 표시 장치(6)는 타일형 표시 장치가 적용되고, 표시 장치(6)가 다수의 표시 장치(1)를 포함한다는 점에서 일 실시예에 따른 표시 장치(1)와 상이하다.
표시 장치(6)에 포함된 다수의 표시 장치(1)는 상술된 바 자세한 설명은 생략하기로 한다.
표시 장치(1) 각각은 장변 또는 단변이 서로 연결되며 배치될 수도 있다. 그리고, 일부 표시 장치(1)는 표시 장치(6)의 일변을 이룰 수 있고, 몇몇 표시 장치(1)는 표시 장치(6)의 모서리에 위치하여 표시 장치(6)의 인접한 2개의 변을 구성할 수 있고, 몇몇 표시 장치(1)는 표시 장치(T6)의 내부에 위치해서 다른 표시 장치(1)에 둘러싸여 있는 구조일 수 있다. 다수의 표시 장치(1) 각각 위치에 따라 다른 베젤 형상을 가질 수 있고, 각 표시 장치가 동일한 베젤 형상을 가질 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 표시 영역, 및 상기 표시 영역의 주변에 위치한 비표시 영역이 정의된 베이스 기판으로서, 두께 방향으로 상기 베이스 기판을 관통하는 기판 연결 전극을 포함하는 베이스 기판;
    상기 베이스 기판의 일면 상에 배치되고 상기 기판 연결 전극을 덮는 에칭 스토퍼; 및
    상기 베이스 기판의 상기 일면의 반대면인 타면 상에 배치되고 상기 기판 관통홀과 중첩 배치된 제1 패드를 포함하되,
    상기 기판 연결 전극은 상기 표시 영역에 배치되고,
    상기 기판 연결 전극은 상기 에칭 스토퍼, 및 상기 제1 패드와 연결되며,
    상기 에칭 스토퍼는 상기 기판 연결 전극을 통해 상기 제1 패드와 전기적으로 연결되고,
    상기 에칭 스토퍼는 도전 물질을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 에칭 스토퍼 상에 배치된 버퍼층, 상기 버퍼층 상에 배치된 활성 물질층, 및 상기 활성 물질층과 중첩 배치된 차광층을 더 포함하고,
    상기 차광층은 상기 에칭 스토퍼와 동일층에 배치되고 상기 에칭 스토퍼와 이격된 표시 장치.
  3. 제2 항에 있어서,
    상기 활성 물질층 상에 배치된 제1 게이트 절연층, 및 상기 제1 게이트 절연층 상에 배치된 데이터 라인을 더 포함하고,
    상기 데이터 라인은 상기 제1 게이트 절연층, 및 상기 버퍼층을 두께 방향으로 관통하는 데이터 연결 전극을 통해 상기 에칭 스토퍼와 연결되며, 상기 베이스 기판의 상기 타면 상에 배치된 연결 라인을 더 포함하고,
    상기 연결 라인은 상기 제1 패드와 연결된 표시 장치.
  4. 제3 항에 있어서,
    상기 베이스 기판의 상기 타면 상에 배치되고 구동 칩이 실장된 칩 온 필름을 더 포함하고,
    상기 베이스 기판의 상기 타면 상에 배치된 제2 패드를 더 포함하고,
    상기 제2 패드는 상기 연결 라인과 연결되고, 상기 칩 온 필름은 상기 제2 패드와 연결된 표시 장치.
  5. 제3 항에 있어서,
    상기 베이스 기판의 상기 타면 상에 배치된 구동 칩을 더 포함하고,
    상기 베이스 기판의 상기 타면 상에 배치된 제2 패드를 더 포함하고,
    상기 제2 패드는 상기 연결 라인과 연결되고,
    상기 구동 칩은 상기 제2 패드와 중첩 배치되고 상기 제2 패드와 연결된 표시 장치.
  6. 제3 항에 있어서,
    상기 베이스 기판의 상기 일면은 상기 에칭 스토퍼에 접하고,
    상기 기판 연결 전극은 상기 베이스 기판의 타면의 연장선, 상기 베이스 기판의 일면의 연장선, 및 상기 베이스 기판의 측면들에 의해 둘러싸이는 표시 장치.
  7. 제6 항에 있어서,
    상기 기판 연결 전극의 폭은 상기 베이스 기판의 타면의 연장선으로부터 상기 베이스 기판의 일면의 연장선에 가까워질수록 작아지는 표시 장치.
  8. 제7 항에 있어서,
    상기 베이스 기판의 측면과 접하는 상기 기판 연결 전극의 측면은 상기 베이스 기판의 타면의 연장선으로부터 상기 베이스 기판의 일면의 연장선에 가까워질수록 경사가 급격해지는 표시 장치.
  9. 제6 항에 있어서,
    상기 기판 연결 전극의 폭은 상기 베이스 기판의 타면의 연장선으로부터 상기 베이스 기판의 일면의 연장선에까지 일정한 표시 장치.
  10. 제6 항에 있어서,
    상기 기판 연결 전극과 접하는 상기 버퍼층의 일면은 상기 기판 연결 전극과 접하지 않는 상기 버퍼층의 일면보다 거칠기가 큰 표시 장치.
  11. 제6 항에 있어서,
    상기 기판 연결 전극과 접하는 상기 버퍼층의 일면에 에칭 잔여물이 더 배치되고,
    상기 에칭 잔여물은 상기 베이스 기판과 동일한 물질을 포함하는 표시 장치.
  12. 제3 항에 있어서,
    상기 표시 영역은 복수의 화소를 포함하고,
    상기 각 화소는 발광 영역, 및 상기 발광 영역의 주변에 위치한 비발광 영역을 포함하고,
    상기 비발광 영역에는 상기 데이터 라인 상에 배치된 외부 뱅크가 배치되고, 상기 발광 영역에는 발광 소자가 배치되며,
    상기 발광 영역은 평면상 상기 외부 뱅크에 의해 둘러싸이는 표시 장치.
  13. 제12 항에 있어서,
    상기 기판 연결 전극은 상기 발광 영역에 중첩 배치된 표시 장치.
  14. 제12 항에 있어서,
    상기 기판 연결 전극은 상기 비발광 영역의 상기 외부 뱅크에 중첩 배치된 표시 장치.
  15. 제2 항에 있어서,
    상기 활성 물질층 상에 배치된 제1 게이트 절연층, 상기 제1 게이트 절연층 상에 배치된 게이트 연결 전극, 상기 게이트 연결 전극 상에 배치된 제1 보호층, 및 상기 제1 보호층 상에 배치된 데이터 라인을 더 포함하고,
    상기 데이터 라인은 상기 제1 보호층을 관통하는 데이터 연결 전극을 통해 상기 게이트 연결 전극과 연결되고,
    상기 게이트 연결 전극은 상기 제1 게이트 절연층, 및 상기 버퍼층을 관통하는 게이트 연결 전극을 통해 상기 에칭 스토퍼에 연결되는 표시 장치.
  16. 표시 영역, 및 상기 표시 영역의 주변에 위치한 비표시 영역이 정의된 베이스 기판으로서, 두께 방향으로 상기 베이스 기판을 관통하는 기판 관통홀을 포함하는 베이스 기판;
    상기 베이스 기판의 일면 상에 배치된 버퍼층으로서, 상기 기판 관통홀과 중첩 배치되고 두께 방향으로 상기 버퍼층을 관통하는 버퍼 관통홀을 포함하는 버퍼층;
    상기 버퍼층 상에 배치된 데이터 라인; 및
    상기 기판 관통홀, 및 상기 버퍼 관통홀을 채우는 기판 연결 전극을 포함하고,
    상기 기판 연결 전극은 상기 표시 영역에 배치되고,
    상기 기판 연결 전극은 상기 데이터 라인과 연결되며,
    상기 베이스 기판의 상기 일면의 반대면인 타면 상에 배치되고 상기 기판 관통홀과 중첩 배치된 제1 패드를 더 포함하되,
    상기 제1 패드는 상기 기판 관통홀과 연결된 표시 장치.
  17. 제16 항에 있어서,
    상기 베이스 기판의 상기 일면은 상기 버퍼층에 접하고,
    상기 기판 관통홀은 상기 베이스 기판의 타면의 연장선, 상기 베이스 기판의 일면의 연장선, 및 상기 베이스 기판의 측면들에 의해 둘러싸이고,
    상기 버퍼층은 상기 베이스 기판의 상기 일면과 접하는 일면, 및 상기 버퍼층의 일면의 반대면인 타면을 포함하고,
    상기 버퍼 관통홀은 상기 버퍼층의 일면의 연장선, 상기 버퍼층의 타면의 연장선, 및 상기 버퍼층의 측면들에 의해 둘러싸이며,
    상기 버퍼층의 상기 측면의 평균 기울기는 상기 베이스 기판의 상기 측면의 평균 기울기보다 큰 표시 장치.
  18. 제17 항에 있어서,
    상기 버퍼층의 타면에 직접 배치된 제1 게이트 절연층을 더 포함하고,
    상기 기판 연결 전극과 접하는 상기 제1 게이트 절연층의 일면은 상기 기판 연결 전극에 접하지 않는 상기 제1 게이트 절연층의 일면보다 거칠기가 큰 표시 장치.
  19. 제17 항에 있어서,
    상기 버퍼층의 타면에 직접 배치된 제1 게이트 절연층을 더 포함하고,
    상기 기판 연결 전극과 접하는 상기 제1 게이트 절연층의 일면에 에칭 잔여물이 더 배치되고,
    상기 에칭 잔여물은 상기 버퍼층의 물질과 동일한 물질을 포함하는 표시 장치.
  20. 제17 항에 있어서,
    상기 버퍼 관통홀은 두께 방향에서 상기 베이스 기판의 일면과 부분적으로 중첩 배치된 표시 장치.
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