KR20190003198A - 발광 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따라 기판상에 마이크로 발광 소자가 있는 표시장치가 제공된다. 기판의 전면(前面)에 제1 전극이 배치되고 기판의 배면(背面)에 제2 전극이 배치되며 제1 전극과 제2 전극은 기판의 측면에 배치된 배선전극에 의해 연결된다. 기판의 전면에 있는 전극을 기판의 배면으로 연결하면, 표시장치의 비표시영역을 최소화 할 수 있고, 멀티 스크린 표시장치를 구현함에 있어 복수의 표시장치의 경계에서 발생할 수 있는 암부를 최소화 할 수 있다.

Description

발광 표시 장치{LIGHT EMITTING DIODE DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것으로서, 보다 구체적으로는, 발광 다이오드가 있는 발광 표시 장치를 제공하는 것이다.
표시 장치는 텔레비전 또는 모니터의 표시 장치 이외에도 노트북 컴퓨터, 테블릿 컴퓨터, 스마트 폰, 휴대용 표시 기기 및 휴대용 정보 기기 등의 표시 화면으로 널리 사용되고 있다.
표시 장치는 반사형 표시 장치와 발광형 표시 장치로 구분될 수 있는데, 반사형 표시 장치는 자연광 또는 표시 장치의 외부 조명에서 나오는 빛이 표시 장치에 반사되어 정보를 표시하는 방식의 표시 장치이고 발광형 표시 장치는 발광소자 또는 광원을 표시 장치에 내장되어 있으며, 내장된 발광소자 또는 광원에서 나오는 빛을 사용하여 정보를 표시하는 방식이다.
표시 장치는 복수의 화소가 배치되고, 각가의 화소는 스위칭 소자로서 박막 트랜지스터(Thin Filim Transistor)를 이용하여 영상을 표시한다.
박막 트랜지스터가 사용된 대표적인 표시 장치로서는 액정 표시 장치와 유기 발광 표시 장치가 있으며, 액정 표시 장치는 자체 발광 방식이 아니기 때문에 액정 표시 장치의 하부(후면)에 배치된 백라이트 유닛(Backlight unit)을 가지므로 표시 장치의 두께가 증가하고 다양한 형태의 디자인으로 표시 장치를 구현하는데 제한이 있으며, 휘도 및 응답 속도가 저하될 수 있다.
자체 발광 소자가 있는 표시 장치는 광원을 내장하는 표시 장치보다 얇게 구현될 수 있고, 플렉서블하고 접을 수 있는 표시 장치를 구현할 수 있는 장점이 있다.
상술한 바와 같이 자체 발광 소자가 있는 유기 발광 표시 장치 또는 마이크로 발광 소자 표시 장치와 같은 표시 장치가 근래 주요 연구 개발의 대상이 되고 있다.
자체 발광 소자가 있는 표시 장치 중에서 유기 발광 표시 장치는 유기 발광 소자를 화소로 사용한 표시 장치로서, 별도의 광원이 필요하지 않는 반면에 수분과 산소에 의해 암점불량이 발생되기 쉬우므로 산소와 수분의 침투를 저지하기 위한 다양한 기술적 구성이 추가적으로 요구된다.
최근에는, 미세한 크기의 마이크로 LED(Light emitting diode)를 발광 소자, 특히 표시 장치의 화소에 대응하도록 구성 하는 발광 표시 장치에 대한 연구 및 개발이 진행되고 있으며, 이러한 발광 표시 장치는 고화질과 고신뢰성을 갖기 때문에 차세대 표시 장치로서 각광받고 있다.
더 자세히 살펴 보면, LED는 GaN와 같은 화합물 반도체로 구성되어 무기 재료 특성상 고 전류를 주입할 수 있어 고휘도를 구현할 수 있고, 열, 수분, 산소 등 환경 영향성이 낮아 고신뢰성을 갖는다.
또한, LED는 내부 양자 효율이 90% 수준으로 유기 발광 표시 장치 보다 높으므로 고휘도의 영상을 표시할 수 있으면서 소모 전력이 낮은 표시 장치를 구현할 수 있는 장점이 있다.
또한, 유기 발광 표시 장치와는 달리 산소와 수분의 침투를 최소화 하기 위한 별도의 봉지막 또는 봉지기판이 필요가 없으므로, 비표시 베젤영역을 최소화 할 수 있는 장점이 있다.
그러나, LED를 개별 화소의 발광 소자로 사용하는 디스플레이 장치에 있어서, LED 자체의 높은 가격과 디스플레이 장치에 LED를 이식/전사하는 공정비용등이 발생할 수 있어, 이로 인하여 생산성이 떨어진다는 문제점이 있다.
상술한 바와 같이 단위 화소의 발광 소자로 LED소자가 사용된 발광 표시 장치를 구현하기 위해서는 몇가지 기술적인 요구사항이 있다. 우선, 사파이어(Sapphire) 또는 실리콘(Si)과 같은 반도체 웨이퍼(wafer) 기판 상에 LED소자를 결정화 시키고, 결정화된 복수의 LED 칩을 구동소자가 있는 기판에 이동 시키되 각각의 화소에 대응하는 위치에 위치시키는 정교한 전사 공정이 요구된다.
LED소자는 무기재료를 사용하여 형성할 수 있으나, GaN과 같은 무기재료를 결정화 하여야 하기에 상술한 무기재료의 결정화를 효율적으로 유도 할 수 있는 반도체 기판상에서 무기재료를 결정화 시키어야 한다.
이와 같이 LED발광 소자를 구성하는 GaN과 같은 무기재료를 반도체 기판상에 결정화 함에 있어 소요되는 반도체 기판의 높은 가격으로 인해 단순한 조명 또는 백라이트에 사용되는 광원으로서의 LED가 아닌 표시 장치의 발광 화소로서 다량의 LED를 사용하게 되는 경우 제조 비용이 높아지는 문제점이 있다.
또한, 상술한 바와 같이 반도체 기판상에 형성된 LED소자는 표시장치를 구성하는 기판으로 전사(Transfer)하는 단계가 필요하게 되는데, 이 과정에서 반도체 기판상에서 LED소자를 분리하는데에 어려움이 있고, 분리된 LED소자를 원하는 지점에 바르게 이식(transplant)할때에도 많은 어려움이 있을 수 있다.
한편, 유기 발광 표시 장치와는 다르게 LED소자가 사용된 표시장치는 봉지막이나 봉지기판이 필요하지 않아 베젤 영역을 최소화 할 수 있고, 복수의 표시장치를 사용한 모듈라(Modular) 형식의 표시장치를 구성하는데 유리하다. 그러나, 이와 같은 모듈라 형식의 표시장치 또한 회로기판 또는 회로부와의 연결이 필수적인데, 이는 각각의 표시장치간의 베젤영역인 비표시영역을 더욱 최소화 하는데 있어 어려움이 있을 수 있다.
상술한 바와 같은 기술의 문제점을 해결하기 위한 것으로 LED소자가 있는 표시장치를 모듈라 형식의 표시장치로 구성하기 위해 최소화된 베젤 영역을 갖는 표시장치 및 이를 이용한 모듈라 형식의 멀티 스크린 표시 장치를 제공하는 것을 기술적 과제로 한다.
또한, 인접한 표시 장치 사이의 경계 부분이 최소화된 멀티 스크린 표시 장치를 제공하는 것을 기술적 과제로 한다.
본 발명의 일 실시예에 따른 모듈라 형식의 표시장치 또는 멀티 스크린 방식의 표시장치가 제공된다. 기판상에 데이터전극 및 게이트전극에 의해 화소영역이 정의되고, 화소영역에 적어도 하나의 구동소자와 구동소자와 연결된 LED소자가 배치된다.
이와 같이, 기판상에는 데이터전극 또는 게이트전극인 제1전극이 배치되고 기판의 배면에있는 제2전극과 배선전극을 통해 전기적으로 연결된다. 배선전극은 기판의 측면에 배치되어 제1전극과 제2전극이 전기적으로 연결되도록 하는데, 기판의 측면에서 기판의 전면과 배면으로 일부 연장되어 제1전극 및 제2전극과 연결된다.
배선전극은 복수의 전극일 수 있으며 도선성 물질을 포함하는 혼합물질로 구성될 수 있다.
본 발명의 실시예에 따라 표시장치는 배면으로 전극을 연결하는 배선전극을 구비함으로써 베젤 영역에 마련되는 패드부의 제거에 따라 베젤영역을 최소화 시키거나 제로화 시킬수 있는 효과가 있다. 또한, 본 발명의 실시예에 따른 멀티 스크린 표시 장치는 베젤영역의 최소화를 통해 복수의 스크린 모듈들이 격자 형태를 가지도록 측면끼리 연결되더라도 전체 화면에 단절감이 최소화된 하나의 영상을 표시할 수 있으며, 이를 통해 대형 크기의 화면에 표시되는 영상의 품질을 향상시키어 사용자의 영상에 대한 몰입도를 향상시킬 수 있다.
본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 발명의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 개략적인 평면도이다.
도 2는 도 1에 도시된 표시장치의 배면을 나타내는 평면도이다.
도 3은 도 1에 도시된 일 실시예에 따른 단위 화소의 구성을 설명하기 위한 개략적인 회로도이다.
도 4는 도 3에 도시된 화소의 구조를 설명하기 위한 개략적인 단면도이다.
도 5는 도 4에 도시된 마이크로 발광 소자의 구조를 설명하기 위한 개략적인 단면도이다.
도 6은 도 1에 도시된 선 I-I'의 개략적인 단면도이다.
도 7은 본 발명의 일 실시예에 따른 전극의 연결관계를 설명하기 위한 개략적인 도면이다.
도 8은 본 발명의 일 실시예에 따른 표시장치를 이용한 멀티 스크린 표시장치를 설명하기 위한 개략적인 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
신호의 흐름 관계에 대한 설명일 경우, 예를 들어, 'A 노드에서 B 노드로 신호가 전달된다'는 경우에도 '바로' 또는 '직접'이 사용되지 않은 이상, A 노드에서 다른 노드를 경유하여 B 노드로 신호가 전달되는 경우를 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는, 본 발명의 일 실시예에 따른 LED소자가 있는 표시장치의 다양한 구성에 대해 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 개략적인 평면도이며 도 2는 도 1에 도시된 표시장치의 후면을 나타내는 평면도이다. 도 3은 도 1에 도시된 일 실시예에 따른 단위 화소의 구성을 설명하기 위한 개략적인 회로도이다. 도 1 내지 도 3을 참조하여 설명하면, 본 발명의 일 실시예에 따른 표시장치(100)는 복수의 단위 픽셀(UP)이 있는 표시영역(AA)과 비표시영역(IA)이 정의된 기판(110)을 포함한다.
단위픽셀(UP)은 기판(110)의 전면(110a)에 있는 복수의 서브픽셀(SP1, SP2, SP3)로 구성될 수 있으며 통상적으로 레드(Red), 블루(Blue) 및 그린(Green)의 빛을 발광하는 서브픽셀(SP1, SP2, SP3)을 포함할 수 있으나 이에 한정되지 않고, 화이트(White)등의 빛을 발하는 서브픽셀을 포함할 수 있다.
상기 기판(110)은 박막 트랜지스터 어레이 기판으로서, 유리 또는 플라스틱 재질로 이루어 질 수 있으며, 두장 이상의 기판의 합착 또는 두층이상의 층으로 구분되는 기판일 수 있다. 비표시영역(IA)은 표시영역(AA)을 제외한 기판(110)상의 영역으로 정의될 수 있는데, 상대적으로 매우 좁은 폭을 갖을 수 있으며, 베젤(Bezel)영역으로 정의될 수 있다.
복수의 단위픽셀(UP)각각은 표시영역(AA)에 배치된다. 이때, 복수의 단위픽셀(UP)각각은 X축 방향을 따라 미리 설정된 제1 기준 픽셀 피치를 가지게 되고 Y축 방향을 따라 미리 설정된 제2 기준 픽셀 피치를 가지도록 표시영역(AA)에 배치된다. 제1 기준 픽셀 피치는 인접한 단위픽셀(UP)각각의 정 중앙부간의 거리로 정의될 수 있으며, 제2 기준 픽셀 피치는 제1 기준 픽셀 피치와 유사하게 기준 방향으로 인접한 단위픽셀(UP) 각각의 정 중앙부간의 거리로 정의될 수 있다.
한편, 단위픽셀(UP)를 이루는 서브픽셀(SP1, SP2, SP3)간의 거리 또한 제1 기준 픽셀 피치 및 제2 기준 픽셀 피치와 유사하게 제1 기준 서프픽셀 피치 및 제2 기준 서브픽셀 피치로 정의될 수 있다.
LED소자인 마이크로 발광 소자(150)를 포함하는 표시장치(100)는 비표시영역(IA)의 폭이 상술한 픽셀 피치 혹은 서브픽셀 피치보다 작을 수 있으며, 픽셀 피치 혹은 서브픽셀 피치 보다 같거나 작은 길이의 비표시영역(IA)을 갖는 표시장치(100)로 멀티 스크린 표시장치를 구성하는 경우, 비표시영역(IA)이 픽셀 피치 또는 서브 픽셀 피치보다 작으므로 베젤영역이 실질적으로 없는 멀티 스크린 표시장치를 구현할 수 있게 된다.
상술한 바와 같은, 베젤영역이 실질적으로 없거나 최소화 된, 멀티 스크린 방식의 표시장치를 구현하기 위해 표시장치(100)는 표시영역(AA)내에서 제1 기준 픽셀 피치, 제2 기준 픽셀 피치, 제1 기준 서브픽셀 피치 및 제2 기준 서브픽셀 피치를 일정하게 유지할 수도 있으나, 표시영역(AA)을 복수의 구역으로 정의하고 각각의 구역내에서 상술한 피치 길이를 서로 다르게 하되, 비표시영역(IA)과 인접한 구역의 픽셀 피치를 다른 구역보다 넓게 함으로서 더욱 베젤영역의 크기를 상대적으로 픽셀 피치보다 작도록 할수 있다.
이와같이, 서로다른 픽셀 피치를 갖는 표시장치(100)는 화상에 대한 왜곡 현상이 발생 할 수 있으므로 설정된 픽셀 피치를 고려하여 인접한 구역과 비교하여 이미지 데이터를 샘플링하는 방식으로 이미지 프로세싱을 하여 화상에 대한 외곡 현상을 최소화 하면서 베젤영역을 최소화 할 수 있다.
그러나, 비표시영역(IA)를 최소화 하는데에 마이크로 발광 소자(150)가 있는 단위 화소(UP)에 전원 공급과 데이터 신호를 주고 받을수 있는 회로부와의 연결을 위한 패드영역과 구동을 위한 드라이브 IC등을 위한 최소한의 영역이 필요하다.
도 2를 참조하면, 표시장치(100)는 기판(110)의 배면(110b)에 제1 패드부(PP1), 복수의 제1 라우팅 라인(RL1), 복수의 제2 패드부(PP2), 복수의 제2 라우팅 라인(RL2), 데이터 구동 회로(210), 게이트 구동 회로(230), 제어보드(250) 및 타이밍 컨트롤러(270)와 같은 표시 구동 회로부 더 포함할 수 있다.
복수의 제 1 패드부(PP1) 각각은 기판(110)의 제 1 측 후면 가장자리에 일정한 간격으로 가지도록 마련된다. 이러한 복수의 제 1 패드부(PP1) 각각은 복수의 제 1 패드를 포함한다.
복수의 제 1 라우팅 라인(RL1)은 기판(110)의 전면(前面)(110a)에 마련된 복수의 픽셀 구동 라인, 보다 구체적으로는 복수의 데이터 라인(DL) 각각의 끝단에 전기적으로 연결되고 기판(110)의 비표시 영역(IA)에서 기판(110)의 측면과 기판(110)의 후면에 연장되어 배치되어 복수의 제 1 패드부(PP1)에 전기적으로 연결된다. 즉, 복수의 제 1 라우팅 라인(RL1) 각각은 기판(110)의 제 1측 외측면을 감싸도록 마련되고, 그 일단은 기판(110)의 비표시 영역(IA)에서 복수의 데이터 라인(DL)과 연결되며, 그 타단은 기판(110)의 배면(110b)에 마련된 해당하는 제 1 패드부(PP1)의 제 1 패드들과 일대일로 연결된다. 여기서, 기판(110)의 비표시 영역(IA)은 도 1에 도시된 기판(110)의 하측 가장자리 영역이 될 수 있다.
복수의 제 2 패드부(PP2) 각각은 기판(110)의 제 2 측 후면 가장자리에 일정한 간격으로 가지도록 마련된다. 이러한 복수의 제 2 패드부(PP2) 각각은 복수의 제 2 패드를 포함한다.
복수의 제 2 라우팅 라인(RL2)은 기판(110)의 전면(前面)(110a)에 마련된 복수의 픽셀 구동 라인, 보다 구체적으로는 복수의 게이트 라인(GL) 각각의 끝단에 전기적으로 연결되고 기판(110)의 비표시 영역(IA)에서 기판(110)의 측면과 기판(110)의 후면 에 연장되도록 배치되어 복수의 제 2 패드부(PP2)에 전기적으로 연결된다. 즉, 복수의 제 2 라우팅 라인(RL2) 각각은 기판(110)의 제 2 외측면을 감싸도록 마련되고, 그 일단은 기판(110)의 비표시 영역(IA)에서 복수의 게이트 라인(GL)과 연결되며, 그 타단은 기판(110)의 배면(110b)에 마련된 해당하는 제 2 패드부(PP2)의 제 2 패드들과 일대일로 연결된다. 이때의, 기판(110)의 비표시 영역(IA)은 도 1에 도시된 기판(110)의 우측 가장자리 영역이 될 수 있다.
상술한 제1 라우팅 라인(RL1) 및 제2 라우팅 라인(RL2)은 기판(110)의 전면(110a)에 있는 게이트 라인(GL) 및 데이터라인(DL)을 기판(110)의 배면(110b)에 있는 전극 또는 패드와 전기적으로 연결하는데 있어 전극의 폭등을 고려한 제조공정중 기판(110)에 대한 정렬(Align)과정에서 전극간의 단락등의 문제가 있을 수 있다. 이와 관련된 상세한 기술적 구성에 대하여서는 이후 상세히 설명하기로 한다.
복수의 데이터 구동 회로(210) 각각은 복수의 데이터 연성 회로 필름(211) 및 복수의 데이터 구동 집적 회로(213)를 포함한다.
복수의 데이터 연성 회로 필름(211) 각각은 필름 부착 공정에 의해 기판(110)의 후면(100b)에 마련된 복수의 제 1 패드부(PP1)에 부착될 수 있다.
구체적인 도면을 제공하지는 않았으나, 데이터 구동회로(210) 및 게이트 구동회로(230)은 두장 이상의 복수의 기판으로 기판(110)을 구성되는 경우 서로다른 기판에 실장된 형태로 기판(110)과 합착될 수 있으며, 이러한 경우 결과적으로 기판(110)의 배면(110b)에 직접 실장되어 제공될 수 있다. 혹은, 복수의 기판이 아닌 단일 기판상에서도 후면에 직접 실장될 수 있다. 이하에서는 도 2에 도시된 바와 같이 연성 회로 필름(211,231)이 사용된 구성에 대하여 설명하도록 한다.
복수의 데이터 구동 집적 회로(213) 각각은 복수의 데이터 연성 회로 필름(211) 각각에 개별적으로 실장된다. 이러한 복수의 데이터 구동 집적 회로(213) 각각은 타이밍 컨트롤러(270)로부터 제공되는 서브 픽셀 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 서브 픽셀 데이터를 아날로그 형태의 서브 픽셀별 데이터 전압으로 변환하여 해당하는 데이터 라인(DL)에 공급한다.
선택적으로, 상술한 바와 같이 복수의 데이터 구동 집적 회로(213) 각각은 데이터 연성 회로 필름(211)에 실장되지 않고, 복수의 제 1 패드부(PP1)와 일대일로 연결되도록 기판(110)의 후면(100b)에 직접적으로 실장될 수 있다. 여기서, 복수의 데이터 구동 집적 회로(213) 각각은 칩 온 글라스(chip on glass) 방식에 따른 칩 실장 공정에 의해 기판(110)의 후면(100b)에 실장될 수 있다. 이 경우, 데이터 연성 회로 필름(211)이 삭제될 수 있고, 이로 인해 데이터 구동 회로(210)의 구성이 단순화될 수 있다.
복수의 게이트 구동 회로(230)는 각각은 복수의 게이트 연성 회로 필름(231) 및 복수의 게이트 구동 집적 회로(233)를 포함한다.
복수의 게이트 연성 회로 필름(231) 각각은 필름 부착 공정에 의해 기판(110)의 배면(110b)에 마련된 복수의 제 2 패드부(PP2)에 부착된다.
복수의 게이트 구동 집적 회로(233) 각각은 복수의 게이트 연성 회로 필름(231) 각각에 개별적으로 실장된다. 이러한 복수의 게이트 구동 집적 회로(233) 각각은 타이밍 컨트롤러(270)로부터 제공되는 게이트 제어 신호를 기반으로 스캔 펄스를 생성하고, 생성되는 스캔 펄스를 정해진 순서에 해당하는 게이트 라인(GL)에 공급한다.
선택적으로, 복수의 게이트 구동 집적 회로(233) 각각은 게이트 연성 회로 필름(231)에 실장되지 않고, 복수의 제 2 패드부(PP2)와 일대일로 연결되도록 기판(110)의 배면(110b)에 직접적으로 실장될 수 있다. 여기서, 복수의 게이트 구동 집적 회로(233) 각각은 칩 온 글라스(chip on glass) 방식에 따른 칩 실장 공정에 의해 기판(110)의 배면(110b)에 실장될 수 있다. 이 경우, 게이트 연성 회로 필름(231)이 삭제될 수 있고, 이로 인해 게이트 구동 회로(230)의 구성이 단순화될 수 있다.
상기 제어 보드(250)는 복수의 데이터 연성 회로 필름(211) 각각과 복수의 게이트 연성 회로 필름(231) 각각과 연결된다. 예를 들어, 제어 보드(250)는 복수의 제 1 신호 전송 케이블(STC1)을 통해서 복수의 데이터 연성 회로 필름(211)과 전기적으로 연결되고, 복수의 제 2 신호 전송 케이블(STC2)을 통해서 복수의 게이트 연성 회로 필름(231)와 전기적으로 연결될 수 있다. 이러한 제어 보드(250)는 타이밍 컨트롤러(270)를 지지하고, 표시 구동 회로의 구성들 간의 신호 및 전원을 전달하는 역할을 한다.
상기 타이밍 컨트롤러(270)는 제어 보드(250)에 실장되고, 제어 보드(250)에 마련된 유저 커넥터를 통해 표시 구동 시스템으로부터 제공되는 영상 데이터와 타이밍 동기 신호를 수신한다. 타이밍 컨트롤러(270)는 타이밍 동기 신호에 기초해 영상 데이터를 표시 영역(AA)의 서브 픽셀 배치 구조에 알맞도록 정렬하여 서브 픽셀 데이터를 생성하고, 생성된 서브 픽셀 데이터를 해당하는 데이터 구동 집적 회로(213)에 제공한다. 또한, 타이밍 컨트롤러(270)는 타이밍 동기 신호에 기초해 데이터 제어 신호와 게이트 제어 신호 각각을 생성하여 복수의 데이터 구동 집적 회로(213) 및 복수의 게이트 구동 집적 회로(233) 각각의 구동 타이밍을 제어한다.
추가적으로, 복수의 데이터 구동 집적 회로(213)과 복수의 게이트 구동 집적 회로(233) 및 타이밍 컨트롤러(270)는 하나의 통합 구동 집적 회로로 구성될 수도 있다. 이 경우, 하나의 통합 구동 집적 회로는 기판(110)의 배면(110b)에 실장되고, 복수의 제 1 라우팅 라인(RL1)과 복수의 제 2 라우팅 라인(RL2) 각각은 기판(110)의 배면(110b)에 추가적으로 라우팅되어 통합 구동 집적 회로에 마련된 해당하는 채널과 전기적으로 연결될 수 있다. 이 경우, 복수의 제 1 패드부(PP1), 복수의 제 2 패드부(PP2), 복수의 데이터 연성 회로 필름(211) 및 복수의 게이트 연성 회로 필름(231) 각각은 생략된다.
추가적으로, 본 예에서, 기판(110)의 각 모서리 부분은 일정한 각도 또는 길이를 가지도록 모따기되거나 일정한 곡률를 가지도록 라운딩될 수 있다. 이에 따라, 본 발명의 일 실시예는 기판(110)의 모서리 부분과 외측벽외측면에 복수의 제 1 라우팅 라인(RL1)과 복수의 제 2 라우팅 라인(RL2) 각각을 단선 없이 용이하게 형성할 수 있다.
도 3을 참조하여, 표시장치(100)의 단위픽셀(UP)를 구성하는 서브픽셀(SP1, SP2, SP3)의 구성 및 회로구조에 대하여 설명하도록 한다. 픽셀 구동 라인들은 기판(110)의 전면(前面)(110a) 상에 마련되어 복수의 서브 픽셀(SP1, SP2, SP3) 각각에 필요한 신호를 공급한다. 본 발명의 일 실시예에 따른 픽셀 구동 라인들은 복수의 게이트 라인(GL), 복수의 데이터 라인(DL), 복수의 구동 전원 라인(DPL), 및 복수의 공통 전원 라인(CPL)을 포함한다.
복수의 게이트 라인(GL) 각각은 기판(101)의 전면(前面)(100a) 상에 마련되는 것으로, 기판(110)의 제 1 수평 축 방향(X)을 따라 길게 연장되면서 제 2 수평 축 방향(Y)을 따라 일정한 간격으로 이격된다.
복수의 데이터 라인(DL)은 복수의 게이트 라인(GL)과 교차하도록 기판(110)의 전면(前面)(110a) 상에 마련되는 것으로, 기판(110)의 제 2 수평 축 방향(Y)을 따라 길게 연장되면서 제 1 수평 축 방향(X)을 따라 일정한 간격으로 이격된다.
복수의 구동 전원 라인(DPL)은 복수의 데이터 라인(DL) 각각과 나란하도록 기판(110) 상에 마련되는 것으로, 복수의 데이터 라인(DL) 각각과 함께 형성될 수 있다. 이러한 복수의 구동 전원 라인(DPL) 각각은 외부로부터 제공되는 픽셀 구동 전원을 인접한 서브 픽셀(SP)에 공급한다.
복수의 공통 전원 라인(CPL)은 복수의 게이트 라인(GL) 각각과 나란하도록 기판(110) 상에 마련되는 것으로, 복수의 게이트 라인(GL) 각각과 함께 형성될 수 있다. 이러한 복수의 공통 전원 라인(CPL) 각각은 외부로부터 제공되는 공통 전원을 인접한 서브 픽셀(SP1, SP2, SP3)에 공급한다.
복수의 서브 픽셀(SP1, SP2, SP3) 각각은 게이트 라인(GL)과 데이터 라인(DL)에 의해 정의되는 서브 픽셀 영역에 마련된다. 복수의 서브 픽셀(SP1, SP2, SP3) 각각은 실제 빛이 발광되는 최소 단위의 영역으로 정의될 수 있다.
서로 인접한 적어도 3개의 서브 픽셀(SP1, SP2, SP3)은 컬러 표시를 위한 하나의 단위 픽셀(UP)을 구성할 수 있다. 예를 들어, 하나의 단위 픽셀(UP)은 제 1 수평 축 방향(X)을 따라 서로 인접한 적색 서브 픽셀(SP1), 녹색 서브 픽셀(SP2) 및 청색 서브 픽셀(SP3)를 포함하며, 휘도 향상을 위해 백색 서브 픽셀을 더 포함할 수도 있다.
선택적으로, 복수의 구동 전원 라인(DPL) 각각은 복수의 단위 픽셀(UP) 각각마다 하나씩 마련될 수 있다. 이 경우, 각 단위 픽셀(UP)을 구성하는 적어도 3개의 서브 픽셀(SP1, SP2, SP3)은 하나의 구동 전원 라인(DPL)을 공유한다. 이에 따라, 각 서브 픽셀(SP1, SP2, SP3)의 구동을 위한 구동 전원 라인의 개수를 감소시킬 수 있고, 감소하는 구동 전원 라인의 개수만큼 각 단위 픽셀(UP)의 개구율을 증가시키거나 각 단위 픽셀(UP)의 크기를 감소시킬 수 있다.
본 발명의 일 실시예에 따른 복수의 서브 픽셀(SP1, SP2, SP3) 각각은 픽셀 회로(PC), 오목부(130), 및 마이크로 발광 소자(150)를 포함한다.
픽셀 회로(PC)는 각 서브 픽셀(SP)에 정의된 회로 영역에 마련되어 인접한 게이트 라인(GL)과 데이터 라인(DL) 및 구동 전원 라인(DPL)에 연결된다. 이러한 픽셀 회로(PC)는 구동 전원 라인(DPL)으로부터 공급되는 픽셀 구동 전원을 기반으로, 게이트 라인(GL)으로부터의 스캔 펄스에 응답하여 데이터 라인(DL)으로부터의 데이터 신호에 따라 마이크로 발광 소자(150)에 흐르는 전류를 제어한다. 본 발명의 일 실시예에 따른 픽셀 회로(PC)는 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 및 커패시터(Cst)를 포함한다.
스위칭 박막 트랜지스터(T1)는 게이트 라인(GL)에 연결된 게이트 전극, 데이터 라인(DL)에 연결된 제 1 전극, 및 구동 박막 트랜지스터(T2)의 게이트 전극(N1)에 연결된 제 2 전극을 포함한다. 여기서, 상기 스위칭 박막 트랜지스터(T1)의 제 1 및 제 2 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다. 이러한 상기 스위칭 박막 트랜지스터(T1)는 게이트 라인(GL)에 공급되는 스캔 펄스에 따라 스위칭되어 데이터 라인(DL)에 공급되는 데이터 신호를 구동 박막 트랜지스터(T2)에 공급한다.
구동 박막 트랜지스터(T2)는 스위칭 박막 트랜지스터(T1)로부터 공급되는 전압 및/또는 커패시터(Cst)의 전압에 의해 턴-온됨으로써 구동 전원 라인(DPL)으로부터 마이크로 발광 소자(150)로 흐르는 전류 량을 제어한다. 이를 위해, 본 발명의 일 실시예에 따른 구동 박막 트랜지스터(T2)는 상기 스위칭 박막 트랜지스터(T1)의 제 2 전극(N1)에 연결된 게이트 전극, 구동 전원 라인(DPL)에 연결된 드레인 전극, 및 마이크로 발광 소자(150)에 연결되는 소스 전극을 포함한다. 이러한 구동 박막 트랜지스터(T2)는 스위칭 박막 트랜지스터(T1)로부터 공급되는 데이터 신호를 기반으로 구동 전원 라인(DPL)으로부터 마이크로 발광 소자(150)로 흐르는 데이터 전류를 제어함으로써 마이크로 발광 소자(150)의 발광을 제어한다.
커패시터(Cst)는 구동 박막 트랜지스터(T2)의 게이트 전극(N1)과 소스 전극 사이의 중첩 영역에 마련되어 구동 박막 트랜지스터(T2)의 게이트 전극에 공급되는 데이터 신호에 대응되는 전압을 저장하고, 저장된 전압으로 구동 박막 트랜지스터(T2)를 턴-온시킨다.
선택적으로, 픽셀 회로(PC)는 구동 박막 트랜지스터(T2)의 문턱 전압 변화를 보상하기 위한 적어도 하나의 보상 박막 트랜지스터를 더 포함할 수 있으며, 나아가 적어도 하나의 보조 커패시터를 더 포함할 수 있다. 이러한 픽셀 회로(PC)는 박막 트랜지스터와 보조 커패시터의 개수에 따라 초기화 전압 등의 보상 전원을 추가로 공급받을 수도 있다. 따라서, 본 발명의 일 실시예에 따른 픽셀 회로(PC)는 유기 발광 표시 장치의 각 서브 픽셀과 동일하게 전류 구동 방식을 통해 마이크로 발광 소자(150)를 구동하기 때문에 공지된 유기 발광 표시 장치의 화소픽셀 회로로 변경 가능하다.
오목부(130)는 복수의 서브 픽셀(SP1, SP2, SP3) 각각에 마련되는 것으로, 마이크로 발광 소자(150)를 수납하기 위해 오목하게 마련된다. 이러한 오목부(130)는 복수의 서브 픽셀(SP1, SP2, SP3) 각각에 마이크로 발광 소자(150)를 실장하는 공정시, 마이크로 발광 소자(150)의 이탈을 방지하고, 마이크로 발광 소자(150)의 얼라인(Align) 정밀도를 향상시킬 수 있다.
마이크로 발광 소자(150)는 복수의 서브 픽셀(SP1, SP2, SP3) 각각에 마련된 오목부(130)에 실장된다. 이러한 마이크로 발광 소자(150)는 해당 서브 픽셀(SP)의 화소픽셀 회로(PC)와 공통 전원 라인(CPL)에 전기적으로 연결됨으로써 화소픽셀 회로(PC), 즉 구동 박막 트랜지스터(T2)로부터 공통 전원 라인(CPL)으로 흐르는 전류에 의해 발광한다. 본 발명의 일 실시예에 따른 마이크로 발광 소자(150)는 적색 광, 녹색 광, 청색 광, 및 백색 광 중 어느 하나의 광을 방출하는 마이크로 발광 소자 또는 마이크로 발광 다이오드 칩일 수 있다. 여기서, 마이크로 발광 다이오드 칩은 1 내지 100 마이크로 미터의 스케일을 가질 수 있으나, 이에 한정되지 않으며, 서브 픽셀 영역 중 화소픽셀 회로(PC)가 차지하는 회로 영역을 제외한 나머지 발광 영역의 크기보다 작은 크기를 가질 수 있다.
도 4는 도 3에 도시된 화소의 구조를 설명하기 위한 개략적인 단면도이며, 도 5는 도 4에 도시된 마이크로 발광 소자의 구조를 설명하기 위한 개략적인 단면도이다.
도 4 및 도 5를 참조하여 설명하되 도1 내지 도3과 결부하여 설명하면, 일 실시 예에 따른 발광 다이오드 표시 장치의 각 서브 픽셀(SP1, SP2, SP3)은 화소픽셀 회로(PC), 보호층(116), 오목부(130), 마이크로 발광 소자(150), 평탄화층(160), 픽셀 전극(PE), 및 공통 전극(CE)을 포함한다.
먼저, 도 4에서는 기판(110)의 두께를 상대적으로 얇게 도시하였지만, 실질적으로 기판(110)의 두께는 기판(110) 상에 마련된 층 구조의 전체 두께보다 상대적으로 매우 두꺼운 두께를 갖을 수 있으며, 복수의 층으로 구성되거나 복수의 기판이 합착된 기판일 수 있다.
화소픽셀 회로(PC)는 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 및 커패시터(C)를 포함한다. 이러한 픽셀 회로(PC)는 전술한 바와 동일하므로, 이에 대한 구체적인 설명은 생략하기로 하고, 이하 구동 박막 트랜지스터(T2)의 구조를 예를 들어 설명하기로 한다.
구동 박막 트랜지스터(T2)는 게이트 전극(GE), 반도체층(SCL), 오믹 컨택층(OCL), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.
게이트 전극(GE)은 기판(110) 상에 게이트 라인(GL)과 함께 형성된다. 이러한 게이트 전극(GE)은 게이트 절연층(103)에 의해 덮인다. 상기 게이트 절연층(113)은 무기 물질로 이루어진 단일층 또는 복수의 층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 이루어질 수 있다.
반도체층(SCL)은 게이트 전극(GE)과 중첩(overlap)되도록 게이트 절연층(103) 상에 미리 설정된 패턴(또는 섬) 형태로 마련된다. 이러한 반도체층(SCL)은 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 산화물(oxide) 및 유기물(organic material) 중 어느 하나로 이루어진 반도체 물질로 구성될 수 있지만, 이에 제한되지 않는다.
오믹 컨택층(OCL)은 반도체층(SCL) 상에 미리 설정된 패턴(또는 섬) 형태로 마련된다. 여기서, 오믹 컨택층(PCL)은 반도체층(SCL)과 소스/드레인 전극(SE, DE) 간의 오믹 컨택을 위한 것으로, 생략 가능하다.
소스 전극(SE)은 반도체층(SCL)의 일측과 중첩되도록 오믹 컨택층(OCL)의 일측 상에 형성된다. 소스 전극(SE)은 데이터 라인(DL) 및 구동 전원 라인(DPL)과 함께 형성된다.
드레인 전극(DE)은 반도체층(SCL)의 타측과 중첩되면서 소스 전극(SE)과 이격되도록 오믹 컨택층(OCL)의 타측 상에 형성된다. 상기 드레인 전극(DE)은 소스 전극(SE)과 함께 형성되는 것으로, 인접한 구동 전원 라인(DPL)으로부터 분기되거나 돌출된다.
부가적으로, 화소픽셀 회로(PC)를 구성하는 스위칭 박막 트랜지스터(T1)는 구동 박막 트랜지스터(T2)와 동일한 구조로 형성된다. 이때, 스위칭 박막 트랜지스터(T1)의 게이트 전극은 게이트 라인(GL)으로부터 분기되거나 돌출되고, 스위칭 박막 트랜지스터(T1)의 제 1 전극은 데이터 라인(DL)으로부터 분기되거나 돌출되며, 스위칭 박막 트랜지스터(T1)의 제 2 전극은 게이트 절연층(113)에 마련된 비아홀을 통해서 구동 박막 트랜지스터(T2)의 게이트 전극(GE)과 연결된다.
화소픽셀 회로(PC)는 층간 절연층(115)에 의해 덮일 수 있다. 층간 절연층(115)은 구동 박막 트랜지스터(T2)를 포함하는 화소픽셀 회로(PC)를 덮도록 기판(110)의 전면(全面) 전체에 마련된다. 본 발명의 일 실시예에 따른 층간 절연층(115)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx)과 같은 무기 물질로 이루어지거나 벤조사이클로부텐(benzocyclobutene) 또는 포토 아크릴(photo acryl)과 같은 유기 물질로 이루어질 수 있다. 이러한 층간 절연층(115)은 생략 가능하다.
보호층(116)은 서브 픽셀(SP), 즉 픽셀 회로(PC)를 덮도록 기판(110)의 전면(全面) 전체에 마련되거나 층간 절연층(115)을 덮도록 기판(110)의 전면(全面) 전체에 마련된다. 이러한 보호층(116)은 픽셀 회로(PC)를 보호하면서 층간 절연층(115) 상에 평탄면을 제공한다. 본 발명의 일 실시예에 따른 보호층(116)은 벤조사이클로부텐(benzocyclobutene) 또는 포토 아크릴(photo acryl)과 같은 유기 물질로 이루어질 수 있으나, 공정의 편의를 위해 포토 아크릴 물질로 이루어지는 것이 바람직하다.
오목부(130)는 서브 픽셀(SP)에 정의된 서브 픽셀 영역의 발광 영역에 마련되어 마이크로 발광 소자(150)를 수납한다. 본 발명의 일 실시예에 따른 오목부(130)는 보호층(116)으로부터 일정한 깊이(D1)를 가지도록 오목하게 마련된다. 이때, 오목부(130)는 마이크로 발광 소자(150)의 두께(또는 전체 높이)에 대응되는 깊이(D1)를 가지도록 보호층(116)의 상면(116a)으로부터 오목하게 마련된 수납 공간을 포함한다. 여기서, 오목부(130)의 바닥면은 마이크로 발광 소자(150)의 두께에 기초하여 설정된 깊이(D1)를 가지도록 보호층(116)의 일부, 보호층(116)의 전체, 보호층(116)의 전체와 층간 절연층(115)의 일부, 또는 보호층(116)과 층간 절연층(115) 및 게이트 절연층(113)의 전체가 제거되어 형성될 수도 있다. 예를 들어, 오목부(130)는 보호층(116)의 상면(116a)으로부터 2~6 마이크로 미터의 깊이를 가지도록 마련될 수 있다. 이러한 오목부(130)는 마이크로 발광 소자(150)의 후면(또는 하면)보다 넓은 크기를 갖는 홈(groove) 또는 컵(cup) 형태를 가질 수 있다.
본 발명의 일 실시예에 따른 오목부(130)는 바닥면과 보호층(116)의 상면(116a) 사이에 마련된 경사면을 포함할 수 있으며, 이러한 경사면은 마이크로 발광 소자(150)로부터 방출되는 광을 오목부(130)의 전방 쪽으로 진행시키는 역할을 할 수 있다.
마이크로 발광 소자(150)는 오목부(130)에 실장되어 화소픽셀 회로(PC)와 공통 전원 라인(CPL)에 전기적으로 연결됨으로써 화소픽셀 회로(PC), 즉 구동 박막 트랜지스터(T2)로부터 공통 전원 라인(CPL)으로 흐르는 전류에 의해 발광한다. 본 발명의 일 실시예에 따른 마이크로 발광 소자(150)는 발광층(EL), 제 1 전극(또는 애노드 단자)(E1), 및 제 2 전극(또는 캐소드 단자) (E2)을 포함한다.
발광층(EL)은 제 1 전극(E1)과 제 2 전극(E2) 사이에 흐르는 전류에 따른 전자와 정공의 재결합에 따라 발광한다. 본 발명의 일 실시예에 따른 발광층(EL)은 제 1 반도체층(151), 활성층(153), 및 제 2 반도체층(155)을 포함한다.
제 1 반도체층(151)은 활성층(153)에 전자를 제공한다. 본 발명의 일 실시예에 따른 제 1 반도체층(151)은 n-GaN계 반도체 물질로 이루어질 수 있으며, n-GaN계 반도체 물질로는 GaN, AlGaN, InGaN, 또는 AlInGaN 등이 될 수 있다. 여기서, 제 1 반도체층(151)의 도핑에 사용되는 불순물로는 Si, Ge, Se, Te, 또는 C 등이 사용될 수 있다.
활성층(153)은 제 1 반도체층(151)의 일측 상에 마련된다. 이러한 활성층(153)은 우물층과 우물층보다 밴드 갭이 높은 장벽층을 갖는 다중 양자 우물(MQW; Multi Quantum Well) 구조를 갖는다. 본 발명의 일 실시예에 따른 활성층(153)은 InGaN/GaN 등의 다중 양자 우물 구조를 가질 수 있다.
제 2 반도체층(155)은 활성층(153) 상에 마련되어, 활성층(153)에 정공을 제공한다. 본 발명의 일 실시예에 따른 제 2 반도체층(155)은 p-GaN계 반도체 물질로 이루어질 수 있으며, p-GaN계 반도체 물질로는 GaN, AlGaN, InGaN, 또는 AlInGaN 등이 될 수 있다. 여기서, 제 2 반도체층(155)의 도핑에 사용되는 불순물로는 Mg, Zn, 또는 Be 등이 이용될 수 있다.
제 1 전극(E1)은 제 2 반도체층(155) 상에 마련된다. 이러한 제 1 전극(E1)은 구동 박막화소 구동 트랜지스터(T2)의 소스 전극(SE)과 연결된다.
제 2 전극(E2)은 활성층(153)과 제 2 반도체층(155)으로부터 전기적으로 분리되도록 제 1 반도체층(151)의 타측 상에 마련된다. 이러한 제 2 전극(E2)은 공통 전원 라인(CPL)과 연결된다.
본 발명의 일 실시예에 따른 제 1 및 제 2 전극(E1, E2) 각각은 Au, W, Pt, Si, Ir, Ag, Cu, Ni, Ti, 또는 Cr 등의 금속 물질 및 그 합금 중 하나 이상을 포함한 물질로 이루어질 수 있다. 다른 실시예에 따른 제 1 및 제 2 전극(E1, E2) 각각은 투명 도전성 재질로 이루어질 수 있으며, 상기 투명 도전성 재질은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등이 될 수 있지만, 이에 한정되지 않는다.
부가적으로, 제 1 반도체층(151)과 활성층(153) 및 제 2 반도체층(155) 각각은 반도체 기판 상에 순차적으로 적층되는 구조로 마련될 수 있다. 여기서, 반도체 기판은 사파이어 기판(sapphire substrate) 또는 실리콘 기판 등의 반도체 물질을 포함한다. 이러한 반도체 기판은 제 1 반도체층(151)과 활성층(153) 및 제 2 반도체층(155) 각각을 성장시키기 위한 성장용 기판으로 사용된 후, 기판 분리 공정에 의해 제 1 반도체층(151)으로부터 분리될 수 있다. 여기서, 기판 분리 공정은 레이저 리프트 오프(Laser Lift Off) 또는 케미컬 리프트 오프(Chemical Lift Off) 등이 될 수 있다. 이에 따라, 마이크로 발광 소자(150)에서 성장용 반도체 기판이 제거됨에 따라 마이크로 발광 소자(150)는 상대적으로 얇은 두께를 가질 수 있으며, 이로 인하여 각 서브 픽셀(SP)에 마련된 오목부(130)에 수납될 수 있다.
이와 같은, 마이크로 발광 소자(150)는 제 1 전극(E1)과 제 2 전극(E2) 사이에 흐르는 전류에 따른 전자와 정공의 재결합에 따라 발광한다. 마이크로 발광 소자(150)는 픽셀 회로(PC)와 연결되는 제 1 및 제 2 전극(E1, E2)을 갖는 제 1 부분(또는 전면부)(FP), 및 제 1 부분(FP)과 반대되는 제 2 부분(또는 후면부)(RP)을 포함한다. 이때, 제 1 부분(FP)은 제 2 부분(RP)보다 오목부(130)의 바닥면으로부터 상대적으로 멀리 이격된다. 여기서, 제 1 부분(FP)은 제 2 부분(RP)보다 작은 크기를 가질 수 있으며, 이 경우, 마이크로 발광 소자(150)는 제 1 부분(FP)과 대응되는 윗변과 제 2 부분(RP)과 대응되는 밑변을 갖는 사다리꼴 형태의 단면을 가질 수 있다.
평탄화층(160)은 마이크로 발광 소자(150)를 덮도록 보호층(116) 상에 마련된다. 즉, 평탄화층(160)은 보호층(116)의 상면, 마이크로 발광 소자(150)가 수납된 오목부(130)의 나머지 수납 공간의 전면(前面)을 모두 덮을 수 있을 정도의 두께를 가지도록 보호층(116) 상에 마련된다.
이와 같은, 평탄화층(160)은 보호층(116) 상에 평탄면을 제공한다. 또한, 평탄화층(160)은 마이크로 발광 소자(150)가 수납된 오목부(130)의 나머지 수납 공간에 매립됨으로써 마이크로 발광 소자(150)의 위치를 고정하는 역할을 한다.
픽셀 전극(PE)은 마이크로 발광 소자(150)의 제 1 전극(E1)을 구동 박막 트랜지스터(T2)의 소스 전극(SE)에 연결하는 것으로, 애노드 전극으로 정의될 수 있다. 본 발명의 일 실시예에 따른 픽셀 전극(PE)은 마이크로 발광 소자(150)의 제 1 전극(E1)과 구동 박막 트랜지스터(T2)에 중첩되는 평탄화층(160)의 상면(160a)에 마련된다. 픽셀 전극(PE)은 층간 절연층(115)과 보호층(116) 및 평탄화층(160)을 관통하여 마련된 제 1 회로 컨택홀(CCH1)을 통해서 구동 박막 트랜지스터(T2)의 소스 전극(SE)에 전기적으로 연결되고, 평탄화층(160)에 마련된 제 1 전극 컨택홀(ECH1)을 통해서 마이크로 발광 소자(150)의 제 1 전극(E1)에 전기적으로 연결된다. 이에 따라, 마이크로 발광 소자(150)의 제 1 전극(E1)은 픽셀 전극(PE)을 통해서 구동 박막 트랜지스터(T2)의 소스 전극(SE)과 전기적으로 연결된다. 이러한 픽셀 전극(PE)은 발광 다이오드 표시 장치가 전면 발광(top emission) 방식일 경우, 투명 도전 물질로 이루어지고, 발광 다이오드 표시 장치가 후면 발광(bottom emission) 방식일 경우, 광 반사 도전 물질로 이루어질 수 있다. 여기서, 투명 도전 물질은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등이 될 수 있지만, 이에 한정되지 않는다. 광 반사 도전 물질은 Al, Ag, Au, Pt, 또는 Cu 등이 될 수 있지만, 이에 한정되지 않는다. 광 반사 도전 물질로 이루어진 픽셀 전극(PE)은 광 반사 도전 물질을 포함하는 단일층 또는 상기 단일층이 적층된 다중층으로 이루어질 수 있다.
공통 전극(CE)은 마이크로 발광 소자(150)의 제 2 전극(E2)과 공통 전원 라인(CPL)을 전기적으로 연결하는 것으로, 캐소드 전극으로 정의될 수 있다. 공통 전극(CE)은 마이크로 발광 소자(150)의 제 2 전극(E2)과 중첩되면서 공통 전원 라인(CPL)과 중첩되는 평탄화층(160)의 상면(160a)에 마련된다. 여기서, 공통 전극(CE)은 픽셀 전극(PE)과 동일한 물질로 이루어질 수 있다.
본 발명의 일 실시예에 따른 공통 전극(CE)의 일측은 공통 전원 라인(CPL)과 중첩되는 게이트 절연층(113)과 층간 절연층(115)과 보호층(116) 및 평탄화층(160)을 관통하여 마련된 제 2 회로 컨택홀(CCH2)을 통해서 공통 전원 라인(CPL)에 전기적으로 연결된다. 본 발명의 일 실시예에 따른 공통 전극(CE)의 타측은 마이크로 발광 소자(150)의 제 2 전극(E2)과 중첩되도록 평탄화층(160)에 마련된 제 2 전극 컨택홀(ECH2)을 통해서 마이크로 발광 소자(150)의 제 2 전극(E2)에 전기적으로 연결된다. 이에 따라, 마이크로 발광 소자(150)의 제 2 전극(E2)은 공통 전극(CE)을 통해서 공통 전원 라인(CPL)과 전기적으로 연결된다.
본 발명의 일 실시예에 따른 픽셀 전극(PE)과 공통 전극(CE)은 제 1 및 제 2 회로 컨택홀(CCH1, CCH2), 및 제 1 및 제 2 전극 컨택홀(ECH1, ECH2)을 포함하는 평탄화층(160) 상에 전극 물질을 증착하는 증착 공정과 포토리소그라피 공정 및 식각 공정을 이용한 전극 패터닝 공정에 의해 동시에 마련될 수 있다. 이에 따라, 본 발명의 일 실시예는 마이크로 발광 소자(150)를 픽셀 회로(PC)에 연결하는 픽셀 전극(PE)과 공통 전극(CE)을 동시에 형성할 수 있으므로, 전극 연결 공정을 단순화할 수 있으며, 마이크로 발광 소자(150)와 픽셀 회로(PC)를 연결하는 공정 시간을 크게 단축시키고, 이를 통해서 발광 다이오드 표시 장치의 생산성을 향상시킬 수 있다.
본 발명의 일 실시예에 따르면, 발광 다이오드 표시 장치는 투명 버퍼층(170)를 더 포함한다.
투명 버퍼층(170)은 픽셀 전극(PE)과 공통 전극(CE)이 마련된 평탄화층(160)의 전체를 모두 덮도록 기판(110) 상에 마련됨으로써 평탄화층(160) 상에 평탄면을 제공하면서 외부 충격으로부터 마이크로 발광 소자(150) 및 화소픽셀 회로(PC)를 보호한다. 이에 따라, 픽셀 전극(PE)과 공통 전극(CE) 각각은 평탄화층(160)과 투명 버퍼층(170) 사이에 마련된다. 본 발명의 일 실시예에 따른 투명 버퍼층(170)은 OCA(optical clear adhesive) 또는 OCR(optical clear resin) 등이 될 수 있지만, 이에 한정되지 않는다.
본 발명의 일 실시예에 따른 발광 다이오드 표시 장치는 각 서브 픽셀(SP)의 발광 영역 아래에 마련된 반사층(101)을 더 포함한다.
반사층(101)은 마이크로 발광 소자(150)를 포함하는 발광 영역과 중첩되도록 오목부(130)의 바닥면과 기판(110) 사이에 마련된다. 본 발명의 일 실시예에 따른 반사층(101)은 구동 박막 트랜지스터(T2)의 게이트 전극(GE)과 동일한 물질로 이루어져 게이트 전극(GE)과 동일한 층에 마련될 수 있으나 이에 한정되지 않는다. 반사층(101)은 구동 박막 트랜지스터(T2)를 구성하는 전득들중 어느하나의 전극과 동일한 물질로 이루어질 수 있다.
이러한 반사층(101)은 마이크로 발광 소자(150)로부터 입사되는 광을 마이크로 발광 소자(150)의 제 1 부분(FP) 쪽으로 반사시킨다. 이에 따라, 본 발명의 일 실시예에 따른 발광 다이오드 표시 장치는 반사층(101)을 포함함에 따라 전면 발광(top emission) 구조를 갖는다. 다만, 본 발명의 일 실시예에 따른 발광 다이오드 표시 장치가 후면 발광(bottom emission) 구조를 가질 경우, 상기 반사층(101)을 생략되거나, 마이크로 발광 소자(150)의 상부에 배치될 수 있다.
선택적으로, 상기 반사층(101)은 구동 박막 트랜지스터(T2)의 소스/드레인 전극(SE/DE)과 동일한 물질로 이루어져 소스/드레인 전극(SE/DE)과 동일한 층에 마련될 수도 있다.
본 발명의 일 실시예에 따른 발광 다이오드 표시 장치는 각 서브 픽셀(SP)에 실장되는 마이크로 발광 소자(150)는 접착 부재(120)에 의해 해당하는 오목부(130)의 바닥면에 접착될 수 있다.
접착 부재(120)는 각 서브 픽셀(SP)의 오목부(130)와 마이크로 발광 소자(150) 사이에 개재되어 마이크로 발광 소자(150)를 해당하는 오목부(130)의 바닥면에 접착시킴으로써 마이크로 발광 소자(150)를 1차적으로 고정한다.
본 발명의 일 실시예에 따른 접착 부재(120)는 마이크로 발광 소자(150)의 제 2 부분(RP), 즉 제 1 반도체층(151)의 이면에 부착(또는 코팅)되어 마이크로 발광 소자의 실장 공정시 각 서브 픽셀(SP)의 오목부(130)에 접착될 수 있다.
본 발명의 일 실시예에 따른 접착 부재(120)는 각 서브 픽셀(SP)의 오목부(130)에 도팅(dotting)되어 마이크로 발광 소자의 실장 공정시 가해지는 가압력에 의해 퍼짐으로써 마이크로 발광 소자(150)의 제 2 부분(RP)에 접착될 수 있다. 이에 따라, 오목부(130)에 실장된 마이크로 발광 소자(150)는 접착 부재(120)에 의해 1차적으로 위치 고정될 수 있다. 따라서, 본 실시예에 따르면, 마이크로 발광 소자의 실장 공정은 마이크로 발광 소자(150)를 해당하는 오목부(130)의 바닥면에 단순 접착하는 방식으로 수행됨으로써 마이크로 발광 소자의 실장 공정 시간이 크게 단축될 수 있다.
다른 예에 따른 접착 부재(120)는 보호층(116)의 상면(116a)과 오목부(130)의 바닥면과 경사면 모두에 코팅된다. 즉, 접착 부재(120)는 보호층(116)의 전면(前面) 중 컨택홀들을 제외한 나머지 전체를 덮도록 마련된다. 다시 말하여, 접착 부재(120)는 보호층(116)과 평탄화층(160) 사이에 개재되고, 마이크로 발광 소자(150)와 보호층(116) 사이에 개재된다. 이러한 다른 예에 따른 접착 부재(120)는 오목부(130)가 마련된 보호층(116)의 상면(116a) 전체에 일정한 두께로 코팅되되, 컨택홀들이 마련될 보호층(116)의 상면(116a)에 코팅된 접착 부재(120)의 일부는 컨택홀들의 형성시 제거된다. 이에 따라, 본 발명의 일 실시예는 마이크로 발광 소자의 실장 공정 직전에, 접착 부재(120)를 보호층(116)의 상면(116a) 전체에 일정한 두께로 코팅함으로써 접착 부재(120)를 형성하는 공정 시간을 단축시킬 수 있다.
본 발명의 일 실시예에서, 접착 부재(120)가 보호층(116)의 상면 전체에 마련되기 때문에 본 예의 평탄화층(160)은 접착 부재(120)를 덮도록 마련된다.
본 발명의 또다른 일 실시예에서, 마이크로 발광 소자(150)는 별도의 수용하기 위한 오목부(130)가 없이 접착 부재(120)상에 위치할 수 있다. 상술한 마이크로 발광 소자(150)을 수용하기 위한 오목부(130)은 표시장치를 구현하기 위한 다양한 공정의 조건에 따라 삭제될 수도 있다.
본 발명의 일 실시예에 따른 마이크로 발광 소자의 실장 공정은 적색 서브 픽셀들(SP1) 각각에 적색의 마이크로 발광 소자를 실장하는 공정, 녹색 서브 픽셀들(SP2) 각각에 녹색의 마이크로 발광 소자를 실장하는 공정, 및 청색 서브 픽셀들(SP3) 각각에 청색의 마이크로 발광 소자를 실장하는 공정을 포함할 수 있으며, 백색 서브 픽셀들 각각에 백색의 마이크로 발광 소자를 실장하는 공정을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 마이크로 발광 소자의 실장 공정은 서브 픽셀들 각각에 백색의 마이크로 발광 소자를 실장하는 공정만을 포함할 수 있다. 이 경우, 기판(110)은 각 서브 픽셀과 중첩되는 컬러필터층을 포함한다. 컬러필터층은 백색 광 중에서 해당 서브 픽셀과 대응되는 색상의 파장을 갖는 광만을 투과시킨다.
본 발명의 일 실시예에 따른 마이크로 발광 소자의 실장 공정은 서브 픽셀들 각각에 제 1 색상의 마이크로 발광 소자를 실장하는 공정만을 포함할 수 있다. 이 경우, 기판(110)은 파장 변환층, 및 각 서브 픽셀과 중첩되는 컬러필터층을 포함한다. 파장 변환층은 마이크로 발광 소자로부터 입사되는 제 1 색상의 광 중 일부를 기반으로 제 2 색상의 광을 방출한다. 컬러필터층은 제 1 색상의 광과 제 2 색상의 광의 혼합에 따른 백색 광 중에서 해당 서브 픽셀과 대응되는 색상의 파장을 갖는 광만을 투과시킨다. 여기서, 제 1 색상은 청색이 될 수 있고, 제 2 색상은 황색이 될 수 있다. 그리고, 파장 변환층은 제 1 색상의 광 중 일부를 기반으로 제 2 색상의 광을 방출하는 형광체 또는 양자점 입자를 포함할 수 있다.
도 6은 도 1에 도시된 선 I-I'의 개략적인 단면도이다. 도 6을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(110) 및 배선전극(310)을 포함한다.
상기 기판(110)은 박막 트랜지스터 어레이 기판으로 정의될 수 있다. 일 실시예에 따른 기판(110)은 베이스 플레이트, 픽셀 구동 배선들, 및 복수의 서브 픽셀을 포함할 수 있으며, 적어도 하나 이상의 기판이 합착된 기판일 수 있다.
상기 기판(110)은 유리 또는 플라스틱 재질로 이루어질 수 있으며, 바람직하게는 유리 재질로 이루어질 수 있다. 기판(110)은 표시 영역(AA)과 비표시 영역(IA, BA)을 포함한다. 표시 영역(AA)은 기판(110)의 가장자리를 제외한 나머지 영역으로 정의될 수 있으며, 픽셀회로(PC)로 정의되는 서브 픽셀이 배치된 영역으로도 정의될 수 있다. 비표시 영역(IA)은 표시 영역(AA)의 외곽부로 정의 될 수 있는데, 이러한 비표시 영역(IA)은 상대적으로 매우 좁은 폭을 가지며, 베젤 영역으로 정의될 수도 있다.
픽셀을 구동하며, 전원을 공급하는 배선들, 특히 데이터 라인(DL)과 같은 구동 배선들은 기판(110)의 전면(前面)(110a) 상에 배치되어 픽셀 각각의 구동에 필요한 신호를 공급한다. 본 발명의 일 실시예에 따른 픽셀 구동 배선들은 복수의 데이터 배선, 복수의 게이트 배선, 복수의 구동 전원 배선 및 복수의 공통 전원 배선을 포함한다.
기판(110)의 전면(110a)상에 배치된 배선들은 연결전극(310)을 통해 기판(110)의 배면(110b)으로 연결된다. 기판(110)의 배면(110b)에는 도 2에 도시되고 상술한 바와 같이 타이밍 컨트롤러(270)를 포함하는 제어보드(250)가 배치되고 신호 전송 케이블(STC)은 제어보드(250)과 패드부(PP)를 통해 라우팅 라인(RL)과 연결된다.
라우팅라인(RL)은 패드부(PP)와 전기적으로 연결되어 신호 전송 케이블(STC)과 전기적으로 연결될 수 있으며 라우팅 라인(RL)은 배선전극(310)과 전기적으로 연결된다.
상술한 바와 같이, 배선전극(310)은 기판(110)의 측면을 포함하여 배치되고 기판(110)의 전면(110a)에 배치된 데이터 라인(DL)과 같은 전극과 기판(110)의 배면(110b)에 배치된 라우팅 라인(RL)과 전기적으로 연결되도록 한다.
별도의 구성요소로 도시하지는 않았으나 데이터 라인(DL)과 배선전극(310)의 더욱 원활한 전기적 연결을 위해 데이터 라인(DL)의 끝단에는 배선전극(310)과 연결된 패드부가 더 포함되어 배치될 수 있다.
배선전극(310)은 전기저항을 낮추면서, 기판(110)의 측면에 배치가 원활 하도록 하기 위해 은(Ag)과 같은 전도도가 높은 물질과 점성이 있는 잉크의 혼합물이거나 전도성 물질이 혼합된 혼합물일 수 있으나 이에 한정되지는 않는다.
배선전극(310)은 산화를 방지하기 위한 산화방지막 또는 보호층에 의해 덮일 수 있으며, 산화방지막 또는 보호층은 별도의 테잎 형태로 배선전극(310)상에 부착될 수 있다.
배선전극(310)을 사용하여 상술한 바와 같이 기판(110)의 전면(110a)에 배치되어 있는 픽셀 회로(PC)와 연결된 데이터 라인(DL)과 같은 전극을 기판(110)의 배면(110b)으로 전기적으로 연장시키면, 기판(110)의 전면(110a)에 라우팅 라인(RL) 및 정전기방지 회로등 기타 전기적 회로를 구성할 수 있는 구성요소의 배치가 필요없게 되고, 결과적으로 비표시영역(IA)의 폭을 최대한으로 줄일 수 있게 된다.
이와 같이, 비표시영역(IA) 크기를 최대한으로 줄이는 경우 복수의 표시장치가 사용된 멀티 스크린 표시장치에서 베젤부위가 사용자에게 시인 되는 것을 최소화 할 수 있다. 멀티 스크린 표시장치에서 사용자에게 비표시영역(IA)이 시인되지 않도록 하기 위해 비표시영역(IA)의 폭은 복수의 픽셀로 구성되는 단위화소간의 거리의 절반보다 작도록 할 필요가 있다. 상술한 배선전극(310)은 비표시영역(IA)의 폭을 최소한으로 줄일 수 있도록 한다.
본 발명의 일 실시예에 따른 기판(110)은 전면(前面)(110a)과 각 측변 사이의 상측 모서리 부분에 마련된 경사부 또는 곡률부를 포함할 수 있다. 기판(110)의 측면 모서리는 모따기 공정에 의해 일정한 각도 또는 일정한 길이로 모따기되거나 그라인딩 공정(또는 기판 라운딩 공정)에 의해 일정한 곡률을 가지도록 라운딩될 수 있다
따라서, 기판(110)의 측면 모서리 부분이 뾰족하기 않고 경사지거나 곡면 형태를 가짐으로써 배선전극(310)이 기판(110)의 전면(110a)의 일부로부터 측면을 통해 기판(110)의 배면(110b)으로 연장되어 배치될 수 있다.
선택적으로, 기판(110)의 일 측변은 그라인딩 공정(또는 기판 라운딩 공정)에 의해 일정한 곡률을 갖는 곡면, 예를 들어 반원 형태 또는 반타원 형태의 단면을 가질 수도 있다.
배선전극(310)은 복수의 데이터 라인(DL)각각에 데이터 신호를 공급한다. 도면에서는 데이터 라인(DL)로 도시하였으나 이에 제한되지는 않으며 표시영역(AA)으로부터 연장된 전극일 수 있다.
배선전극(310)은 기판(110)의 배면(110b)로 연장되고 라우팅 라인(RL)과 전기적으로 연결된다. 라우팅 라인은(RL)은 패드부(PP)를 통해 신호 전송 케이블(STC)과 전기적으로 연결을 이루고, 최종적으로 타이밍 컨트롤러(270)가 있는 제어보드(250)과 연결된다.
도면에서는, 배선전극(310)이 기판(110)의 전면(110a)에 있는 데이터 라인(DL) 및 기판(110)의 배면(110b)에 있는 라우팅 라인(RL)을 덮도록 배치되어 전기적인 연결이 이루어 진 것으로 도시되었으나 배선전극(310)이 데이터 라인(DL) 및 라우팅 라인(RL)에 의해 덮이도록 배치되어 연결되는 구조일 수도 있다.
발명의 일 실시예를 설명하기 위해 기판(110)의 전면(110a)에 위치한 데이터 라인(DL)을 예를 들어 배선전극(310)을 통해 기판(110)의 배면(110b)으로의 전기적 연결 관계를 설명하였다. 그러나, 표시영역(AA)에 있는 다른 구성요소의 전기적 연결 또한 상술한 배선전극(310)을 통한 연결관계에 의해 기판(110)의 배면(110b)로 전기적으로 연결될 수 있다.
이와 같이 본 발명의 일 실시예에 따른 표시 장치는 배선전극(310)을 통한 기판(110)의 전면(110a)에 있는 전극을 배면(110b)에 있는 구성요소와 전기적 연결을 이룰 수 있으며, 이로 인하여 멀티 스크린 표시 장치에서 서로 연결된 표시 장치 사이의 경계부를 최소화하는데 적합한 비표시영역(IA, BA)을 가질 수 있다.
도 7은 본 발명의 일 실시예에 따른 전극의 연결관계를 설명하기 위한 개략적인 도면이다.
도 7을 참조하여 상술한 배전전극(310)과 전극의 연결관계를 설명하면, 기판(110) 의 전면(110a)에 적어도 하나의 데이터 라인(DL)이 배치되고 기판(110)의 배면(110b)에 라우팅 라인(RL)이 배치된다, 데이터 라인(DL)과 라우팅 라인(RL)은 편의상 제1 전극 및 제2 전극으로 명칭될 수 있다.
복수의 배전전극(310)은 기판(110)의 전면(110a)에서 기판(110)의 배면(110b)으로 연장되어 배치된다. 배선전극(310)은 은(Ag)등의 전도성이 높은 물질을 파우더 형태로 잉크와 같은 고착용액에 혼합시키어 기판(110)의 측면에 프린팅하여 배치할 수 있다.
프린팅하여 기판(110)의 측면에 인쇄하여 배전전극(310)을 배치하는 경우, 배선전극(310)은 8μm내지 10μm의 넓이(W')를 갖는 미세전극(311,312)으로 인쇄할 수 있다.
기판(110)의 전면(110a) 및 배면(110b)에 있는 복수의 데이터 라인(DL) 및 라우팅 라인(RL)의 개별 전극의 전극넓이(W)는 50μm 내지 80μm로 배치될 수 있다.
배선전극(310)은 17μm 내지 25μm의 피치(P)을 갖도록 기판(110)의 측면에 인쇄하여 배치할 수 있는데, 배선전극(310)은 데이터 라인(DL) 및 라우팅 라인(RL)을 전기적으로 연결함에 있어 적어도 하나 이상의 배선전극(310)을 통해 연결될수 있다.
한편, 이웃하는 배선전극(310) 이 넓거나 좁은 간격으로 배치될 수 있는데, 배치된 배선전극(310)의 간격에 따라 복수의 배선전극(310)을 구성하는 미세전극(311,312)중 적어도 하나는, 상술한 데이터 라인(DL) 및 라우팅 라인(RL) 중 어느 것과도 연결되지 않는 더미전극(312)일 수 있다.
배선전극(310)은 상술한 바와 같이 기판(110)의 측면부를 감싸면서 배치되고, 은(Ag)과 같은 전기 전도성이 높은 물질을 베이스로 하기에 표시장치의 측면에서 테두리에 전극이 배치되므로 절연이 필요할 수 있다.
배선전극(310)은 표면 절연을 위해 절연테이프에 의해 커버될 수 있고, 전기 전도도가 낮은 물질이 배선전극(310)상에 배치될 수 있다. 배선전극(310)의 절연을 위해 상술한 바와 같이 절연층 또는 절연테이프가 배선전극(310)을 커버하도록 배치될 수도 있고, 배선전극(310)이 다층구조로 배치하되 최상부층을 전기 전도도가 낮은 물질을 사용하여 배선전극(310)을 배치하면, 별도로 절연층 또는 절연 테이프를 부착하는 공정이 필요 없이 배선전극(310)을 절연시킬 수 있다.
배선전극(310)은 상술한 바와 같이 기판(110)의 측면에 인쇄되는 미세전극(311,312) 으로 이루어 질 수 있는데, 미세전극(311,312)은 기판(110)의 측면에서 수직형태, 곡선형태 또는 사선형태로 배치될 수 있다. 기판(110)의 전면(110a)에 있는 데이터 라인(DL)과 배면(110b)에 있는 라우팅 라인(RL)의 정렬(align)되는 정밀도에 따라(또는 설계적으로 서로 다른 위치에 배치되는 경우) 기판(110)의 측면에 배치되는 배선전극(310)을 통해 전기적 연결이 되도록 배선전극(310)은 상술한 다양한 형태의 미세전극(311,312)으로 구성될 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시장치를 이용한 멀티 스크린 표시장치를 설명하기 위한 개략적인 도면이다.
본 발명의 일 실시예에 따른 표시장치를 사용한 멀티 스크린 표시 장치는 복수의 스크린 모듈(400-1, 400-2, 400-3, 400-4) 및 하우징(500)을 포함한다.
복수의 스크린 모듈(400-1, 400-2, 400-3, 400-4) 각각은 N(N은 2 이상의 양의 정수)×M(M은 2 이상의 양의 정수) 형태로 배치됨으로써 개별 영상을 표시하거나 하나의 영상을 분할하여 표시한다. 이러한 복수의 스크린 모듈(400-1, 400-2, 400-3, 400-4) 각각은 본 상술하여 설명한 표시 장치를 포함하는 것으로, 이에 대한 중복 설명은 생략하기로 한다.
본 발명의 일 실시예에 따른 표시장치가 사용된 복수의 스크린 모듈(500-1, 500-2, 500-3, 500-4) 각각은 모듈 연결 부재를 매개로 하여 측면끼리 서로 부착될 수 있다. 모듈 연결 부재는 인접한 2개의 스크린 모듈(500-1, 500-2, 500-3, 500-4)을 측면끼리 연결함으로써 멀티 스크린 표시 장치를 구현한다.
복수의 스크린 모듈(500-1, 500-2, 500-3, 500-4)에 사용되는 개별 모듈들은 본 발명의 일 실시예에 따른 비표시영역의 크기가 최소화 된 표시장치가 사용되어 복수의 스크린 모듈(500-1, 500-2, 500-3, 500-4) 사이에 마련되는 경계부에 의한 암부 발생 영역이 최소화되거나 제거될 수 있고, 이로 인하여 전체 화면에 단절감이 최소화된 영상을 표시할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시장치
110: 기판
150: 마이크로 발광 소자
310: 배선전극

Claims (20)

  1. 기판의 전면(前面)에 있는 제1전극;
    상기 기판의 배면(背面)에 있는 제2전극;
    상기 기판의 측면에 있으며 상기 기판의 전면 및 배면으로 연장된 복수의 배선전극;
    상기 복수의 배선전극 중 적어도 일부는 상기 제1전극 및 상기 제2전극과 연결된 표시장치.
  2. 제 1 항에 있어서,
    상기 복수의 배선전극 중 적어도 일부는 더미전극인 표시장치.
  3. 제 1 항에 있어서,
    상기 기판상에 복수의 게이트 라인과 복수의 데이터 라인이 있고, 상기 게이트 라인과 상기 데이터 라인으로 정의된 화소영역이 있는 표시장치.
  4. 제 3 항에 있어서,
    상기 제1전극은 상기 게이트라인 또는 상기 데이터 라인인 표시장치
  5. 제 3 항에 있어서,
    상기 화소영역에 상기 제1전극과 연결된 적어도 하나의 구동소자 및
    상기 구동소자와 연결된 LED소자를 더 포함하는 표시장치.
  6. 제 1 항에 있어서,
    상기 배선전극의 폭은 상기 제1전극 및 상기 제2전극의 폭보다 작은 표시장치.
  7. 제 6 항에 있어서,
    상기 제1전극의 폭은 50μm 내지 80μm 인 표시장치.
  8. 제 6 항에 있어서,
    상기 배선전극의 폭은 8μm 내지 10μm인 표시장치.
  9. 제 6 항에 있어서,
    상기 복수의 배선전극간의 간격은 17μm 내지 25μm인 표시장치.
  10. 제 6 항에 있어서,
    상기 배선전극은 베이스 물질로 Ag를 포함하는 혼합물인 표시장치.
  11. 제 10 항에 있어서,
    상기 배선전극은 프린팅 방식으로 상기 기판에 인쇄된 표시장치.
  12. 제 6 항에 있어서,
    상기 배선전극은 상기 제1전극의 일부 또는 상기 제2전극의 일부를 덮도록 배치되어 연결된 표시장치.
  13. 제 6 항에 있어서,
    상기 제1전극의 일부 또는 상기 제2전극의 일부가 상기 배선전극을 덮도록 배치되어 연결된 표시장치.
  14. 제 1 항에 있어서,
    상기 기판의 배면에 상기 제2전극과 연결된 회로부를 더 포함하는 표시장치.
  15. 제 1 항에 있어서,
    상기 배선전극상에 절연층을 더 포함하는 표시장치.
  16. 기판상에 제1전극이 있고 상기 기판의 후면에 제2전극이 있으며, 화소의 발광소자로 상기 기판상에 마이크로LED소자가 사용되는 표시장치에 있어서,
    상기 제1전극과 상기 제2전극은 상기 기판의 측면에 있는 복수의 미세전극으로 구성된 연결전극패턴으로 연결되어 연결전극을 배치하기 위한 정렬(Align)공정을 간략화 할 수 있는 표시장치.
  17. 제 16 항에 있어서,
    상기 복수의 미세전극중 일부는 더미전극인 표시장치.
  18. 제 16 항에 있어서,
    상기 제1전극은 상기 기판상에 배치된 게이트 라인 또는 데이터 라인인 표시장치.
  19. 제 16 항에 있어서,
    상기 기판의 배면에 상기 제2전극과 연결된 회로부를 더 포함하는 표시장치.
  20. 제 16 항에 있어서,
    상기 배선전극상에 절연층을 더 포함하는 표시장치.
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