WO2022225189A1 - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치 및 표시 장치의 제조 방법 Download PDF

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WO2022225189A1
WO2022225189A1 PCT/KR2022/003615 KR2022003615W WO2022225189A1 WO 2022225189 A1 WO2022225189 A1 WO 2022225189A1 KR 2022003615 W KR2022003615 W KR 2022003615W WO 2022225189 A1 WO2022225189 A1 WO 2022225189A1
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light emitting
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alignment
electrode layer
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배성근
박장순
이정현
정다솔
허원형
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삼성디스플레이 주식회사
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    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate

Definitions

  • Embodiments of the present invention relate to a display device and a method of manufacturing the display device.
  • a display device may include: a light emitting area and a non-emission area surrounding the light emitting area; a first pattern and a second pattern spaced apart from each other in the light emitting region; a first light emitting device arranged between the first pattern and the second pattern; a first alignment electrode positioned on the first pattern and having a first inclined surface facing a first end of the first light emitting device; a first connection electrode disposed on the same layer as the first alignment electrode; a first electrode electrically connected to the first end of the first light emitting device; a second electrode electrically connected to a second end of the first light emitting device; and a bank provided in the non-light emitting area and defining the light emitting area.
  • Each of the first alignment electrode and the first connection electrode includes a first electrode layer and a second electrode layer sequentially stacked, and a contact hole exposing the first electrode layer is formed in the second electrode layer of the first connection electrode, , the first electrode contacts side surfaces of the first electrode layer of the first connection electrode and the second electrode layer of the first connection electrode through the contact hole.
  • the first electrode may be electrically connected to a transistor or a power line through the first connection electrode.
  • the reflectance of the first electrode layer may be greater than that of the second electrode layer, and the electrical conductivity of the second electrode layer may be greater than the electrical conductivity of the first electrode layer.
  • the first electrode layer may include aluminum, and the second electrode layer may include molybdenum.
  • the first electrode layer may be exposed by the second electrode layer on the first inclined surface of the first alignment electrode.
  • the display device further includes a first insulating layer disposed between the first alignment electrode and the first electrode to overlap the first light emitting element in a thickness direction of the display device, and On the first pattern, a side surface of the first insulating layer may be positioned on the same plane as a side surface of the second electrode layer of the first alignment electrode.
  • the display device may further include a second alignment electrode positioned on the second pattern and having a second inclined surface facing the second end of the first light emitting device.
  • the display device further includes a separation region spaced apart from the emission region with the non-emission region interposed therebetween, wherein the separation region is defined by the bank, and the first connection electrode includes the separation region. may be located in the area.
  • the second electrode may be disposed on a layer different from the first electrode with an insulating layer interposed therebetween.
  • the display device may include: a second light emitting device arranged between the first pattern and the second pattern; a third electrode positioned between the first electrode and the second electrode and electrically connected between the first and second electrodes through the first and second light emitting devices; and a third alignment electrode overlapping one region of the second pattern.
  • the display device may include: a third pattern with the second pattern interposed therebetween and facing the first pattern; a fourth alignment electrode positioned on the third pattern; a third light emitting element and a fourth light emitting element each arranged between the second pattern and the third pattern; a fourth electrode electrically connected between the second and third electrodes; and a fifth electrode electrically connected between the second and fourth electrodes.
  • the display device further includes a display area, a non-display area surrounding the display area, and a pad formed in the non-display area, wherein the display area comprises the light emitting area and the non-emission area wherein the pad includes a third connection electrode formed through the same process as that of the first alignment electrode, and a pad electrode formed through the same process as the first electrode, and a second electrode layer of the third connection electrode An opening exposing the first electrode layer may be formed in the electrode, and the pad electrode may contact side surfaces of the first electrode layer of the pad electrode and the second electrode layer of the pad electrode through the opening.
  • the reflectance of the second electrode layer may be greater than that of the first electrode layer, and the electrical conductivity of the first electrode layer may be greater than the electrical conductivity of the second electrode layer.
  • the second electrode layer may include aluminum, and the first electrode layer may include molybdenum.
  • a method of manufacturing a display device may include forming a first pattern and a second pattern on a base layer; Forming a first alignment electrode overlapping the first pattern, a second alignment electrode overlapping the second pattern, and a first connection electrode - the first alignment electrode, the second alignment electrode, and the first each of the connecting electrodes includes a first electrode layer and a second electrode layer formed on the first electrode layer; forming a first insulating layer on the first alignment electrode, the second alignment electrode, and the first connection electrode; arranging a first light emitting device on the first insulating layer between the first pattern and the second pattern; forming a second insulating pattern partially overlapping the first light emitting device; forming a first electrode electrically connected to a first end of the first light emitting device; and forming a second electrode electrically connected to a second end of the first light emitting device.
  • the forming of the second insulating pattern may include forming a second insulating layer; and partially etching the second insulating layer and the second electrode layer of the first connection electrode to form a contact hole of the second insulating pattern and the second electrode layer.
  • the first electrode is in contact with a side surface of the first electrode layer of the first connection electrode and the second electrode layer of the first connection electrode through the contact hole.
  • the reflectance of the first electrode layer may be greater than that of the second electrode layer, and the electrical conductivity of the second electrode layer may be greater than the electrical conductivity of the first electrode layer.
  • the first electrode layer may include aluminum, and the second electrode layer may include molybdenum.
  • the forming of the second insulating pattern may include: forming the second insulating layer covering the first light emitting device; and batch etching the first insulating layer, the second insulating layer, and the second electrode layer of the first alignment electrode.
  • the first electrode layer may be exposed by the second electrode layer on a first inclined surface of the first alignment electrode facing the first end of the first light emitting device.
  • a method of manufacturing a display device may include forming a first pattern and a second pattern on a base layer; Forming a first alignment electrode overlapping the first pattern, a second alignment electrode overlapping the second pattern, and a first connection electrode - the first alignment electrode, the second alignment electrode, and the first each of the connecting electrodes includes a first electrode layer and a second electrode layer formed on the first electrode layer; forming a first insulating pattern between the first alignment electrode and the second alignment electrode; arranging a first light emitting device on the first insulating pattern between the first pattern and the second pattern; forming a second insulating pattern partially overlapping the first light emitting device; forming a second electrode electrically connected to a second end of the first light emitting device; and forming a first electrode electrically connected to a first end of the first light emitting device.
  • the forming of the second electrode may include forming an electrode layer; and partially etching the second electrode layer of the electrode layer and the first connection electrode to form a contact hole between the second electrode and the second electrode layer.
  • the first electrode is in contact with a side surface of the first electrode layer of the first connection electrode and the second electrode layer of the first connection electrode through the contact hole.
  • each of the alignment electrodes and the connection electrode has a multi-layer structure including a first electrode layer and a second electrode layer stacked sequentially, and the pixel electrode is a transistor (or a power line) through the connection electrode. is connected to The pixel electrode may contact the first electrode layer and the second electrode layer (side surface of the second electrode layer) of the connection electrode through a contact portion (or a contact hole) formed in the second electrode layer of the connection electrode.
  • One of the first electrode layer and the second electrode layer may have relatively high electrical conductivity (or conductivity), and the first and second electrode layers may directly contact the pixel electrode at the contact portion. Accordingly, contact resistance and resistance-capacitance between the pixel electrode and the connection electrode can be reduced.
  • the other of the first electrode layer and the second electrode layer has a relatively high reflectivity, and light emitted from the light emitting device by the other one of the first electrode layer and the second electrode layer may be reflected to the front surface of the display device. Accordingly, the ratio of light emitted from the light emitting device and traveling toward the front surface of the display device, that is, the light output ratio of the pixel, may be maintained at a desired ratio (eg, a predetermined ratio).
  • FIG. 1A is a perspective view illustrating a light emitting device according to an embodiment of the present invention.
  • FIG. 1B to 1D are cross-sectional views illustrating the light emitting device of FIG. 1A.
  • FIG. 2 is a plan view illustrating a display device according to an exemplary embodiment.
  • 3A to 3C are circuit diagrams illustrating pixels included in the display device of FIG. 2 .
  • FIG. 4 is a plan view illustrating an exemplary embodiment of a pixel included in the display device of FIG. 2 .
  • 5A is a cross-sectional view illustrating an exemplary embodiment of a pixel taken along line I-I' of FIG. 4 .
  • FIG. 5B is a cross-sectional view illustrating an exemplary embodiment of a pixel taken along line II-II′ of FIG. 4 .
  • FIG. 5C is a cross-sectional view illustrating an exemplary embodiment of a pixel taken along line III-III′ of FIG. 4 .
  • 6A is a plan view illustrating an exemplary embodiment of a pad included in the display device of FIG. 2 .
  • 6B is a cross-sectional view illustrating an embodiment of a pad taken along line V-V' of FIG. 6A.
  • FIG. 7A to 7G are cross-sectional views for explaining an exemplary embodiment of a method of manufacturing the display device of FIG. 2 .
  • 8A is a cross-sectional view illustrating another exemplary embodiment of a pixel taken along line I-I' of FIG. 4 .
  • 8B is a cross-sectional view illustrating another exemplary embodiment of a pixel taken along line II-II′ of FIG. 4 .
  • 8C is a cross-sectional view illustrating another embodiment of a pixel taken along line III-III' of FIG. 4 .
  • 8D is a cross-sectional view illustrating another embodiment of the pad taken along line V-V' of FIG. 6A.
  • 8E is a cross-sectional view illustrating another embodiment of the pad taken along line V-V' of FIG. 6A.
  • 9A to 9G are cross-sectional views illustrating another exemplary embodiment of a method of manufacturing the display device of FIG. 2 .
  • 10A is a cross-sectional view illustrating another embodiment of a pixel taken along line I-I' of FIG. 4 .
  • 10B is a cross-sectional view illustrating another embodiment of a pixel taken along line II-II' of FIG. 4 .
  • 10C is a cross-sectional view illustrating another embodiment of a pixel taken along line III-III' of FIG. 4 .
  • 10D is a cross-sectional view illustrating another embodiment of the pad taken along line V-V' of FIG. 6A.
  • 11A to 11E are cross-sectional views illustrating another exemplary embodiment of a method of manufacturing the display device of FIG. 2 .
  • the present invention is not limited to the embodiments disclosed below, and may be changed and implemented in various forms.
  • each of the embodiments disclosed below may be implemented alone or in combination with at least one other embodiment.
  • first,” “second,” “third,” and the like may be used herein to describe various elements, components, regions, layers and/or sections, such elements, components, and the like. . Regions, layers and/or sections are not limited by these terms. These terms are only used to distinguish one element, component, region, layer or section from another element, component, region, layer or section. Accordingly, a first element, component, region, layer or section discussed herein may be referred to as a second element, component, region, layer or section without departing from the scope of the present disclosure.
  • the device may be positioned in other orientations (eg, rotated 90 degrees or in other orientations) and spatially relative descriptors used herein should be interpreted accordingly. It will also be understood that when a layer is referred to as being between two layers, it may be the only layer between the two layers or there may be more than one intermediate layer.
  • the singular form “a or an” is intended to include the plural form as well, unless the context clearly dictates otherwise.
  • the term “comprise or comprising” as used herein designates the presence of a stated feature, integer, step, operation, element and/or component, but one or more other features, integer, step, operation, element , it will be understood that this does not exclude the presence of components and/or groups thereof.
  • the term “and/or” includes any and all combinations of one or more associated listed items. Expressions such as “at least one”, when preceded by a list of elements, apply to the entire list of elements, not to individual elements of the list.
  • the term “may” means “one or more embodiments of the present invention”.
  • the term “exemplary” is intended to represent an example or illustration.
  • the term “use, using, used” may be regarded as synonymous with the term “utilize, utilizing, utilized”.
  • an element or layer When an element or layer is referred to as “on”, “connected to”, “coupled to” or “adjacent to” another element or layer, it may be directly on top of, There may then be one or more intervening elements or layers that are connected or joined, adjacent to other elements or layers. In contrast, an element or hierarchy is "directly on,” “directly connected to,” “directly coupled to,” or “immediately adjacent to,” another element or hierarchy. When referred to as , there are no intermediate elements or hierarchies.
  • FIG. 1A is a perspective view illustrating a light emitting device according to an embodiment of the present invention.
  • 1B to 1D are cross-sectional views illustrating the light emitting device of FIG. 1A.
  • FIGS. 1B to 1D show different embodiments of the configuration of the light emitting device LD of FIG. 1A .
  • 1A to 1D illustrate a rod-shaped light emitting device LD having a cylindrical shape, the type and/or shape of the light emitting device LD is not limited thereto.
  • the light emitting device LD is disposed between a first semiconductor layer SCL1 and a second semiconductor layer SCL2 and the first and second semiconductor layers SCL1 and SCL2. and an interposed active layer ACT.
  • the light emitting device LD may include a first semiconductor layer SCL1 , an active layer ACT, and a second semiconductor layer SCL2 sequentially stacked in the length L direction.
  • the light emitting device LD may be provided in the shape of a rod extending in one direction.
  • the extending direction of the light emitting device LD is referred to as a length L direction
  • the light emitting device LD may have a first end EP1 and a second end EP2 along the length L direction.
  • any one of the first and second semiconductor layers SCL1 and SCL2 may be disposed on the first end EP1 of the light emitting device LD.
  • the other one of the first and second semiconductor layers SCL1 and SCL2 may be disposed on the second end EP2 of the light emitting device LD.
  • the second semiconductor layer SCL2 may be disposed on the first end EP1 of the light emitting device LD
  • the first semiconductor layer SCL1 may be disposed on the second end EP2 of the light emitting device LD.
  • the light emitting device LD may be a rod-shaped light emitting device (also referred to as a “bar light emitting diode”) manufactured in a rod shape through an etching method or the like.
  • the term "bar-shaped” means a rod-like shape elongated in the length L direction (ie, an aspect ratio greater than 1), such as a circular column or a polygonal column, or a bar-like shape. shape), and the shape of the cross-section is not particularly limited.
  • a length L of the light emitting device LD may be greater than a diameter D (or a width of a cross-section) thereof.
  • the light emitting device LD may have a size as small as a nano-scale to a micro-scale.
  • each of the light emitting devices LD may have a diameter D (or width) and/or a length L in a nanoscale to microscale range.
  • the size of the light emitting device LD is not limited thereto.
  • the size of the light emitting device LD may be changed according to design conditions of various devices using the light emitting device LD as a light source, for example, a display device.
  • the first semiconductor layer SCL1 may be a semiconductor layer of the first conductivity type.
  • the first semiconductor layer SCL1 may include an N-type semiconductor layer.
  • the first semiconductor layer SCL1 includes a semiconductor material of any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and is an N-type semiconductor doped with a first conductivity type dopant such as Si, Ge, or Sn. layers may be included.
  • the first semiconductor layer SCL1 may be formed of various materials.
  • the active layer ACT is disposed on the first semiconductor layer SCL1 and may have a single-quantum well or multi-quantum well structure.
  • the position of the active layer ACT may be variously changed according to the type of the light emitting device LD.
  • the active layer ACT may emit light having a wavelength of 400 nm to 900 nm, and may have a double hetero-structure.
  • a clad layer doped with a conductive dopant may be formed on the upper and/or lower portions of the active layer ACT.
  • the cladding layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN or AlInGaN may be used to form the active layer ACT, and in addition to this, the active layer ACT may be formed of various materials.
  • the second semiconductor layer SCL2 is disposed on the active layer ACT and may include a semiconductor layer of a different type from that of the first semiconductor layer SCL1 .
  • the second semiconductor layer SCL2 may include a P-type semiconductor layer.
  • the second semiconductor layer SCL2 may include at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and may include a P-type semiconductor layer doped with a second conductivity type dopant such as Mg. can
  • the second semiconductor layer SCL2 may be formed of various materials.
  • the first semiconductor layer SCL1 and the second semiconductor layer SCL2 may have different lengths (or thicknesses) in the length L direction of the light emitting device LD.
  • the first semiconductor layer SCL1 may have a longer length (or a thicker thickness) than the second semiconductor layer SCL2 in the length L direction of the light emitting device LD.
  • the active layer ACT of the light emitting device LD may be located closer to the first end EP1 than the second end EP2 .
  • the light emitting device LD When a voltage equal to or greater than the threshold voltage is applied between both ends of the light emitting device LD, the light emitting device LD emits light while electron-hole pairs are combined in the active layer ACT.
  • the light emitting element LD can be used as a light source of various light emitting devices including pixels of a display device.
  • the light emitting device LD may further include additional components in addition to the first semiconductor layer SCL1 , the active layer ACT, and the second semiconductor layer SCL2 .
  • the light emitting device LD may include one or more phosphor layers, active layers, semiconductor layers, and/or one or more phosphor layers disposed on one side of the first semiconductor layer SCL1 , the active layer ACT and/or the second semiconductor layer SCL2 .
  • An electrode layer may be additionally included.
  • the light emitting device LD may further include an electrode layer ETL1 disposed on one end side of the second semiconductor layer SCL2 as shown in FIG. 1C .
  • the electrode layer ETL1 may be positioned at the first end EP1 of the light emitting device LD.
  • the light emitting device LD may further include another electrode layer ETL2 disposed on one end side of the first semiconductor layer SCL1 as shown in FIG. 1D .
  • electrode layers ETL1 and ETL2 may be disposed on the first and second ends EP1 and EP2 of the light emitting device LD.
  • the electrode layers ETL1 and ETL2 may be ohmic contact electrodes, but are not limited thereto.
  • the electrode layers ETL1 and ETL2 may be Schottky contact electrodes.
  • the electrode layers ETL1 and ETL2 may include a metal or a conductive oxide.
  • the electrode layers ETL1 and ETL2 are formed by using chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), oxides or alloys thereof, ITO, etc. alone or by mixing them.
  • Cr chromium
  • Ti titanium
  • Al aluminum
  • Au gold
  • Ni nickel
  • oxides or alloys thereof ITO, etc. alone or by mixing them.
  • Materials included in each of the electrode layers ETL1 and ETL2 may be the same or different from each other.
  • the electrode layers ETL1 and ETL2 may be substantially transparent or translucent. Accordingly, light generated from the light emitting device LD may pass through the electrode layers ETL1 and ETL2 and be emitted to the outside of the light emitting device LD. In another embodiment, light generated by the light emitting device LD does not pass through the electrode layers ETL1 and ETL2 and is emitted to the outside of the light emitting device LD through a region except for both ends of the light emitting device LD In this case, the electrode layers ETL1 and ETL2 may be opaque.
  • the light emitting device LD may further include an insulating film INF provided on a surface (eg, an outer circumferential surface).
  • the insulating film INF may be formed on the surface (eg, the outer peripheral surface) of the light emitting device LD at least around (or surround) the outer peripheral surface of the active layer ACT, and in addition to the first and second semiconductor layers It may be disposed around (or surround) one region of (SCL1, SCL2).
  • the insulating film INF may at least partially cover the surfaces (eg, outer circumferential surfaces) of the electrode layers ETL1 and ETL2 , or may not cover them. can That is, the insulating film INF may be selectively formed on surfaces (eg, outer peripheral surfaces) of the electrode layers ETL1 and ETL2 .
  • the insulating layer INF may expose both ends of the light emitting device LD in the length L direction of the light emitting device LD.
  • the insulating film INF may be formed at the first and second ends EP1 and EP2 of the light emitting device LD, the first and second semiconductor layers SCL1 and SCL2 and the electrode layers ETL1 and ETL2 . ) may be exposed.
  • the insulating film INF may not be provided on the light emitting element LD.
  • the active layer ACT is at least one It is possible to prevent a short circuit with an electrode (eg, an alignment electrode and/or a pixel electrode to be described later) and the like. Accordingly, electrical stability of the light emitting device LD may be secured.
  • the insulating layer INF may include a transparent insulating material.
  • the insulating film INF may include SiO 2 or non-determined silicon oxide (SiOx), Si 3 N 4 or non-determined silicon nitride (SiN x ), Al 2 O 3 or non-determined oxide. It may include, but is not limited to, aluminum (Al x O y ), and at least one insulating material of TiO 2 or titanium oxide (TiO x ) which is not determined thereto. That is, the constituent material of the insulating film INF is not particularly limited.
  • the insulating film INF When the insulating film INF is provided on the surface of the light emitting device LD, surface defects of the light emitting device LD may be minimized to improve lifespan and efficiency. In addition, when the insulating film INF is formed on each light emitting device LD, an undesired short circuit may occur between the light emitting devices LD even when the plurality of light emitting devices LD are disposed close to each other. can be prevented from occurring.
  • the light emitting device LD may be manufactured through a surface treatment process.
  • a plurality of light emitting devices LD are mixed with a fluid solution (or solvent) and supplied to each light emitting region (eg, a light emitting region of each pixel)
  • the light emitting devices LD are
  • Each light emitting device LD may be surface-treated so that it may be uniformly dispersed without being non-uniformly agglomerated in the solution.
  • the insulating film INF itself may be formed as a hydrophobic film using a hydrophobic material, or a hydrophobic film made of a hydrophobic material may be additionally formed on the insulating film INF.
  • the insulating film INF may be formed of a single layer or multiple layers.
  • the insulating film INF may be formed of a double film.
  • the insulating layer INF may be partially etched in at least one region, for example, at least one of an upper region and a lower region.
  • the insulating film INF may have a rounded shape in the at least one region, but is not limited thereto.
  • the insulating film INF may be partially or entirely removed. Accordingly, at least one of the first semiconductor layer SCL1 , the second semiconductor layer SCL2 , and the electrode layers ETL1 and ETL2 may be partially exposed.
  • the light emitting device LD may be used in various types of devices requiring a light source, including a display device.
  • a plurality of light emitting devices LD may be disposed in each pixel of the display panel, and the light emitting devices LD may be used as a light source of each pixel.
  • the field of application of the light emitting device LD is not limited to the above-described example.
  • the light emitting device LD may be used in other types of devices requiring a light source, such as a lighting device.
  • FIG. 2 is a plan view illustrating a display device according to an exemplary embodiment.
  • FIG. 2 discloses a display device DD as an example of an electronic device that can use the light emitting device LD described in the embodiments of FIGS. 1A to 1D as a light source.
  • the display device DD is displayed centered on the display panel DP.
  • the structure of the device DD will be described.
  • each pixel PXL of the display panel DP may include at least one light emitting device LD.
  • the structure of the display panel DP is briefly illustrated with the display area DA as the center.
  • at least one driving circuit unit and wires not shown may be further provided on the display panel DP.
  • a display panel DP may include a base layer BSL and pixels PXL provided on the base layer BSL.
  • the display panel DP may have various shapes. As an example, the display panel DP may be provided in a rectangular plate shape, but is not limited thereto. For example, the display panel DP may have a shape such as a circular shape or an oval shape. Also, the display panel DP may include angled corners and/or curved corners. For convenience, in FIG. 2 , the display panel DP is illustrated as having a rectangular plate shape. Also, in FIG. 2 , an extension direction (eg, a horizontal direction) of a long side of the display panel DP is a first direction DR1 , and an extension direction (eg, a vertical direction) of a short side of the display panel DP is a second direction DR2 . to display
  • the display panel DP and the base layer BSL for forming the same may include a display area DA for displaying an image and a non-display area NA excluding the display area DA.
  • the display area DA may constitute a screen or a screen on which an image is displayed, and the non-display area NA may be the remaining area of the display panel DP except for the display area DA.
  • the non-display area NA may be located (or may be wrapped around) the outer periphery of the display area DA.
  • Pixels PXL may be disposed in the display area DA on the base layer BSL.
  • the display area DA may include a plurality of pixel areas in which each pixel PXL is disposed.
  • a non-display area NA may be disposed around the display area DA.
  • Various wires, pads, and/or built-in circuits connected to the pixels PXL of the display area DA may be disposed in the non-display area NA.
  • the non-display area NA includes a pad area PDA, and pads PADs may be disposed in the pad area PDA.
  • the pads PAD may be connected to a driving circuit such as a source driver and a timing controller mounted on the flexible circuit board FCB.
  • the pad areas PDA may respectively correspond to the source drivers.
  • the pixel PXL is connected to the pad PAD through the data line DL, and may receive a data signal from the source driver.
  • the display panel DP includes a built-in circuit unit (eg, a gate driver)
  • the built-in circuit unit may be connected to the pad PAD.
  • the pad PAD (or the pad area PDA) is illustrated as being disposed only under the display panel DP, but the present invention is not limited thereto.
  • the pad PAD may include the display panel ( DP) may be respectively disposed above and below.
  • connection may refer to a physical and/or electrical connection (or connection) inclusively. Also, it may refer generically to a direct or indirect connection (or connection) and an integral or non-integral connection (or connection).
  • each pixel unit composed of pixels PXL of different colors disposed adjacent to each other may express various colors.
  • each pixel PXL is set as a pixel of a desired color (eg, a predetermined color), and includes a light emitting device LD that generates light of the desired color (eg, a predetermined color).
  • a desired color eg, a predetermined color
  • at least some of the pixels PXL include a light emitting device LD that generates light of a first color, and transmits the light of the first color to the light of the second color on an upper portion of the pixel PXL.
  • a light conversion layer that converts to may be disposed. Accordingly, the light of the second color may be generated using the at least some of the pixels PXL.
  • the pixel PXL may have an appropriate control signal (eg, a predetermined control signal) (eg, a scan signal and a data signal) and/or a power supply (eg, a predetermined power) (eg, a first power supply and a second power supply). 2) may include at least one light source driven by the power source.
  • the light source is at least one light emitting device LD according to the embodiments of FIGS. 1A to 1D , for example, at least one rod-shaped light emitting device having a size as small as a nano-scale to a micro-scale ( LD) may be included.
  • various types of light emitting devices may be used as the light source of the pixel PXL.
  • a light source of each pixel PXL may be configured using a light emitting device having a core-shell structure.
  • the pixel PXL may have a structure according to at least one of the embodiments to be described below.
  • each pixel PXL may have a structure to which any one of the embodiments to be described later is applied, or a structure to which at least two embodiments are applied in combination.
  • the pixel PXL may be an active pixel, but is not limited thereto.
  • the pixel PXL may be configured as a pixel of a passive or active light emitting display device having various structures and/or driving methods.
  • FIGS. 3A to 3C are circuit diagrams illustrating a pixel PXL included in the display device DD of FIG. 2 .
  • FIGS. 3A to 3C illustrate exemplary embodiments of a pixel PXL that may be applied to an active display device, and illustrate different exemplary embodiments in relation to the structure of the light emitting unit EMU.
  • each of the pixels PXL illustrated in FIGS. 3A to 3C may be any one of the pixels PXL disposed in the display area DA of FIG. 2 .
  • the pixels PXL disposed in the display area DA may have substantially the same or similar structure to each other.
  • the pixel PXL includes a light emitting unit EMU for generating light having a luminance corresponding to a data signal. Also, the pixel PXL may further include a pixel circuit PXC for driving the light emitting unit EMU.
  • the pixel circuit PXC may be electrically connected between the first power source VDD and the light emitting unit EMU.
  • the pixel circuit PXC is electrically connected to the scan line SL and the data line DL of the corresponding pixel PXL, and receives the scan signal and the data signal supplied from the scan line SL and the data line DL. In response, the operation of the light emitting unit EMU may be controlled.
  • the pixel circuit PXC may be further selectively connected to the sensing signal line SSL and the sensing line SENL.
  • the pixel circuit PXC may include at least one transistor and a capacitor.
  • the pixel circuit PXC may include a first transistor M1 , a second transistor M2 , a third transistor M3 , and a storage capacitor Cst.
  • the first transistor M1 is electrically connected between the first power source VDD and the first pixel electrode ELT1 of the light emitting unit EMU.
  • the gate electrode of the first transistor M1 is electrically connected to the first node N1 .
  • the first transistor M1 controls the driving current supplied to the light emitting unit EMU in response to the voltage of the first node N1 . That is, the first transistor M1 may be a driving transistor that controls the driving current of the pixel PXL.
  • the first transistor M1 may optionally include a bottom metal layer (BML) (also referred to as a “lower electrode”, a “back gate electrode”, or a “lower light blocking layer”).
  • BML bottom metal layer
  • the gate electrode of the first transistor M1 and the lower metal layer BML may overlap each other with an insulating layer interposed therebetween.
  • the lower metal layer BML may be electrically connected to one electrode of the first transistor M1, for example, a source or drain electrode.
  • a back-biasing voltage is applied to the lower metal layer BML of the first transistor M1 when the pixel PXL is driven to obtain the first
  • a back-biasing technique (or a sync technique) that moves the threshold voltage of the transistor M1 in a negative direction or a positive direction
  • the threshold voltage of the first transistor M1 can be moved in a negative or positive direction by connecting the lower metal layer BML to the source electrode of the first transistor M1 and applying a source-sink technique.
  • the lower metal layer BML when the lower metal layer BML is disposed under the semiconductor pattern constituting the channel of the first transistor M1 , the lower metal layer BML serves as a light blocking pattern and improves the operating characteristics of the first transistor M1 . can be stabilized.
  • the function and/or utilization method of the lower metal layer BML is not limited thereto.
  • the second transistor M2 is electrically connected between the data line DL and the first node N1 . And, the gate electrode of the second transistor M2 is electrically connected to the scan line SL.
  • the second transistor M2 is turned on when a scan signal of a gate-on voltage (eg, a high level voltage) is supplied from the scan line SL to connect the data line DL and the first node N1 . electrically connect.
  • a gate-on voltage eg, a high level voltage
  • the data signal of the corresponding frame is supplied to the data line DL, and the data signal is supplied to the first through the second transistor M2 that is turned on during the period in which the scan signal of the gate-on voltage is supplied. It is transmitted to the node N1. That is, the second transistor M2 may be a switching transistor for transferring each data signal to the inside of the pixel PXL.
  • One electrode of the storage capacitor Cst is electrically connected to the first node N1 , and the other electrode is electrically connected to a second electrode (eg, a source electrode) of the first transistor M1 .
  • the storage capacitor Cst charges (or holds) a voltage corresponding to the data signal supplied to the first node N1 during each frame period.
  • the third transistor M3 is electrically connected between the first pixel electrode ELT1 (or the second electrode of the first transistor M1 ) of the light emitting unit EMU and the sensing line SENL.
  • the gate electrode of the third transistor M3 is electrically connected to the sensing signal line SSL.
  • the third transistor M3 may transmit a voltage value applied to the first pixel electrode ELT1 to the sensing line SENL according to a sensing signal supplied to the sensing signal line SSL.
  • the voltage value transmitted through the sensing line SENL may be provided to an external circuit (eg, a timing controller), which provides characteristic information (eg, the first The threshold voltage of the transistor M1, etc.) may be extracted.
  • the extracted characteristic information may be used to convert image data so that characteristic deviation between pixels PXL is compensated.
  • transistors included in the pixel circuit PXC are illustrated as N-type transistors in FIGS. 3A to 3C , the present invention is not limited thereto.
  • at least one of the first, second, and third transistors M1 , M2 , and M3 may be changed to a P-type transistor.
  • the structure and driving method of the pixel PXL may be variously changed.
  • the pixel circuit PXC may include pixel circuits having various structures and/or driving methods in addition to the embodiments illustrated in FIGS. 3A to 3C .
  • the pixel circuit PXC may not include the third transistor M3 .
  • the pixel circuit PXC includes a compensation transistor for compensating for the threshold voltage of the first transistor M1 , an initialization transistor for initializing the voltage of the first node N1 and/or the first pixel electrode ELT1 ,
  • Other circuit elements such as an emission control transistor for controlling a period during which a driving current is supplied to the light emitting unit EMU and/or a boosting capacitor for boosting the voltage of the first node N1 may be further included.
  • the pixel circuit PXC may be omitted.
  • the light emitting unit EMU may be directly connected to the scan line SL, the data line DL, the first power line PL1, the second power line PL2, and/or other signal lines or power lines. have.
  • the light emitting unit EMU may include at least one light emitting device LD electrically connected between the first power source VDD and the second power source VSS, for example, a plurality of light emitting devices LD. .
  • the light emitting unit EMU may include a first pixel electrode ELT1 (“first electrode”) electrically connected to the first power source VDD through the pixel circuit PXC and the first power line PL1 .
  • the second pixel electrode ELT2 (“second electrode” or “second contact electrode”) electrically connected to the second power source VSS through the “first contact electrode” or the second power line PL2 "), and a plurality of light emitting devices LD electrically connected between the first and second pixel electrodes ELT1 and ELT2.
  • the first power source VDD and the second power source VSS may have different potentials so that the light emitting devices LD emit light.
  • the first power VDD may be set as a high potential power
  • the second power VSS may be set as a low potential power.
  • the light emitting unit EMU includes a plurality of light emitting devices connected in parallel in the same direction between the first pixel electrode ELT1 and the second pixel electrode ELT2 as in the embodiment of FIG. 3A .
  • each light emitting device LD may include a first pixel electrode ELT1 and/or a first pixel circuit PXC and a first power supply line PL1 electrically connected to the first power source VDD.
  • a first end EP1 eg, a P-type end
  • a second end EP2 electrically connected to the second power source VSS through the second pixel electrode ELT2 and the second power line PL2 ( As an example, it may include an N-type end). That is, the light emitting elements LD may be connected in parallel in a forward direction between the first and second pixel electrodes ELT1 and ELT2 .
  • Each light emitting device LD connected in a forward direction between the first power source VDD and the second power source VSS may constitute a respective effective light source. These effective light sources may be gathered to configure the light emitting unit EMU of the pixel PXL.
  • the first ends EP1 of the light emitting elements LD are commonly connected to the pixel circuit PXC through one electrode (eg, the first pixel electrode ELT1 ) of the light emitting unit EMU, and the pixel It may be electrically connected to the first power source VDD through the circuit PXC and the first power line PL1 .
  • the second ends EP2 of the light emitting devices LD are connected to a second electrode (eg, the second pixel electrode ELT2 ) of the light emitting unit EMU and the second power line PL2 . It may be commonly connected to the power supply (VSS).
  • the pixel PXL may include the light emitting unit EMU having a series structure or a series/parallel structure.
  • the light emitting unit EMU may include a plurality of light emitting devices LD divided and connected to a plurality of series terminals as in the embodiments of FIGS. 3B and 3C .
  • the light emitting unit EMU may include a first series end including at least one first light emitting element LD1 and a second series end including at least one second light emitting element LD2.
  • the first series end includes a first pixel electrode ELT1 and a third pixel electrode ELT3 (also referred to as a “third electrode” or a “third contact electrode”), and the first and third pixel electrodes ELT1 and ELT3 ) may include at least one first light emitting device LD1 electrically connected between the .
  • Each of the first light emitting devices LD1 may be connected in a forward direction between the first and third pixel electrodes ELT1 and ELT3 .
  • the first end EP1 of the first light emitting element LD1 is electrically connected to the first pixel electrode ELT1
  • the second end EP2 of the first light emitting element LD1 is connected to the third pixel It may be electrically connected to the electrode ELT3 .
  • the third pixel electrode ELT3 may constitute a first intermediate electrode IET1 connecting the first series end and the second series end.
  • the second series end includes the third pixel electrode ELT3 and the second pixel electrode ELT2 , and at least one second light emitting device LD2 electrically connected between the third and second pixel electrodes ELT3 and ELT2 .
  • Each of the second light emitting devices LD2 may be connected in a forward direction between the third and second pixel electrodes ELT3 and ELT2 .
  • the first end EP1 of the second light emitting element LD2 is electrically connected to the third pixel electrode ELT3
  • the second end EP2 of the second light emitting element LD2 is connected to the second pixel It may be electrically connected to the electrode ELT2.
  • each light emitting unit EMU may include a plurality of light emitting devices LD divided and connected to four series terminals as in the embodiment of FIG. 3C .
  • the light emitting unit EMU includes a first series end including at least one first light emitting element LD1 , a second series end including at least one second light emitting element LD2 , and at least one It may include a third series stage including the third light emitting element LD3 and a fourth series stage including at least one fourth light emitting element LD4 .
  • the first series end includes the first pixel electrode ELT1 and the third pixel electrode ELT3 and at least one first light emitting device LD1 electrically connected between the first and third pixel electrodes ELT1 and ELT3. ) may be included.
  • Each of the first light emitting devices LD1 may be connected in a forward direction between the first and third pixel electrodes ELT1 and ELT3 .
  • the first end EP1 of the first light emitting element LD1 is electrically connected to the first pixel electrode ELT1
  • the second end EP2 of the first light emitting element LD1 is connected to the third pixel It may be electrically connected to the electrode ELT3 .
  • the second series end includes a third pixel electrode ELT3 and a fourth pixel electrode ELT4 (also referred to as a “fourth electrode” or a “fourth contact electrode”), and the third and fourth pixel electrodes ELT3 and ELT4 ) may include at least one second light emitting device LD2 electrically connected between.
  • Each of the second light emitting devices LD2 may be connected in a forward direction between the third and fourth pixel electrodes ELT3 and ELT4 .
  • the first end EP1 of the second light emitting element LD2 is electrically connected to the third pixel electrode ELT3
  • the second end EP2 of the second light emitting element LD2 is connected to the fourth pixel It may be electrically connected to the electrode ELT4 .
  • the third series end includes a fourth pixel electrode ELT4 and a fifth pixel electrode ELT5 (also referred to as a “fifth electrode” or a “fifth contact electrode”), and the fourth and fifth pixel electrodes ELT4 and ELT5 ) may include at least one third light emitting device LD3 electrically connected between them.
  • Each of the third light emitting devices LD3 may be connected in a forward direction between the fourth and fifth pixel electrodes ELT4 and ELT5 .
  • the first end EP1 of the third light emitting element LD3 is electrically connected to the fourth pixel electrode ELT4
  • the second end EP2 of the third light emitting element LD3 is connected to the fifth pixel It may be electrically connected to the electrode ELT5 .
  • the fourth series end is the fifth pixel electrode ELT5 and the second pixel electrode ELT2 , and at least one fourth light emitting element LD4 electrically connected between the fifth and second pixel electrodes ELT5 and ELT2 .
  • Each of the fourth light emitting devices LD4 may be connected in a forward direction between the fifth and second pixel electrodes ELT5 and ELT2 .
  • the first end EP1 of the fourth light emitting element LD4 is electrically connected to the fifth pixel electrode ELT5
  • the second end EP2 of the fourth light emitting element LD4 is connected to the second pixel It may be electrically connected to the electrode ELT2.
  • the light emitting unit EMU may include at least one series end.
  • Each series end may include a pair of pixel electrodes (eg, two pixel electrodes) and at least one light emitting device LD connected in a forward direction between the pair of pixel electrodes.
  • the number of series stages constituting the light emitting unit EMU and the number of light emitting elements LD constituting each series stage are not particularly limited.
  • the number of light emitting devices LD constituting each series stage may be the same or different from each other, and the number of light emitting devices LD is not particularly limited.
  • the first electrode of the light emitting unit EMU for example, the first pixel electrode ELT1 may be an anode electrode of the light emitting unit EMU.
  • the last electrode of the light emitting unit EMU for example, the second pixel electrode ELT2 may be a cathode electrode of the light emitting unit EMU.
  • the remaining electrodes of the light emitting unit EMU for example, the third pixel electrode ELT3 , the fourth pixel electrode ELT4 and/or the fifth pixel electrode ELT5 of FIGS. 3B and 3C , respectively connect the intermediate electrodes to each other.
  • the third pixel electrode ELT3 constitutes the first intermediate electrode IET1
  • the fourth pixel electrode ELT4 constitutes the second intermediate electrode IET2
  • the fifth pixel electrode ELT5 The third intermediate electrode IET3 may be configured.
  • the structure of the pixel PXL may be simplified.
  • the light emitting devices LD are connected in series or series/parallel structure as in the embodiments of FIGS. 3B and 3C , an embodiment in which the same number of light emitting devices LD are connected only in parallel (for example, FIG. 3C ) 3a), the power efficiency can be improved.
  • the desired luminance For example, since a certain level of brightness
  • the possibility of defective dark spots in the pixel PXL can be reduced.
  • the present invention is not limited thereto.
  • the light emitting unit EMU may be configured by connecting the light emitting elements LD only in series.
  • Each of the light emitting elements LD is provided with a first power supply (eg, via at least one pixel electrode (eg, the first pixel electrode ELT1 ), the pixel circuit PXC, and/or the first power line PL1 ).
  • VDD via a first end EP1 (eg, a P-type end), at least one other pixel electrode (eg, a second pixel electrode ELT2), and a second power line PL2, etc. to include a second end EP2 (eg, an N-type end) connected to the second power source VSS.
  • the light emitting devices LD may be connected in a forward direction between the first power source VDD and the second power source VSS.
  • the light emitting elements LD connected in the forward direction may constitute effective light sources of the light emitting unit EMU.
  • the light emitting devices LD When a driving current is supplied through the corresponding pixel circuit PXC, the light emitting devices LD may emit light with a luminance corresponding to the driving current. For example, during each frame period, the pixel circuit PXC may supply a driving current corresponding to a grayscale value to be expressed in the corresponding frame to the light emitting unit EMU. Accordingly, while the light emitting devices LD emit light with a luminance corresponding to the driving current, the light emitting unit EMU may express the luminance corresponding to the driving current.
  • the light emitting unit EMU may further include at least one ineffective light source in addition to the light emitting elements LD constituting each effective light source.
  • at least one ineffective light emitting element arranged in a reverse direction or having at least one end floating may be further connected to the at least one serial end.
  • the inactive light emitting device maintains a deactivated state even when a forward driving voltage is applied between the pixel electrodes, and thus may substantially maintain a non-light emitting state.
  • FIG. 4 is a plan view illustrating an exemplary embodiment of a pixel PXL included in the display device of FIG. 2 .
  • FIG. 4 shows an embodiment of the pixel area PXA of the pixel PXL with the light emitting unit EMU of the pixel PXL including four serial stages as the center as in the embodiment of FIG. 3C . indicates
  • the pixel PXL may include an emission area EA, a non-emission area NEA, and an isolation area SPA.
  • the pixel area PXA in which each pixel PXL is provided is the light emitting area EA in which the light emitting elements LD are provided and/or aligned, and the periphery (eg, the light emitting area EA) of the light emitting area EA.
  • it may include an enclosing non-emission area NEA, and an isolation area SPA with the non-emission area NEA interposed therebetween and spaced apart from the light emitting area EA.
  • the light emitting area EA may be an area capable of emitting light by including the light emitting devices LD.
  • the non-emission area NEA may be an area in which the bank BNK around (eg, surrounding) the light emitting area EA is provided.
  • the emission area EA may be located in the first opening OPA1 of the bank BNK.
  • the separation area SPA is located in the second opening OPA2 of the bank BNK among the remaining pixel areas PXA except for the emission area EA and may be an area where at least one alignment electrode ALE is cut off.
  • the pixel PXL includes at least pixel electrodes ELT provided in the emission area EA, light emitting elements LD electrically connected between the pixel electrodes ELT, and the pixel electrodes ELT. alignment electrodes ALE provided at positions corresponding to Alternatively, bank patterns) may be included.
  • the pixel PXL may be electrically connected between at least the first to fifth pixel electrodes ELT1 to ELT5 provided in the emission area EA and the first to fifth pixel electrodes ELT1 to ELT5 .
  • the first to fourth light emitting devices LD1 to LD4 connected by First to fourth alignment electrodes ALE1 to ALE4 provided, and first to fourth alignment electrodes ALE1 to ALE4 provided under the first to fourth alignment electrodes ALE1 to ALE4 so as to partially overlap with at least one alignment electrode ALE, respectively It may include third patterns BNP1 to BNP3.
  • the pixel PXL includes a first connection electrode ALE5 (or a fifth alignment electrode) electrically connecting the first pixel electrode ELT1 to the pixel circuit PXC (refer to FIG. 3C ), and a second pixel electrode A second connection electrode ALE6 (or a sixth alignment electrode) electrically connecting ELT2 to the second power line PL2 (refer to FIG.
  • the first and second connection electrodes ALE5 and ALE6 may be configured to include the same material through the same process as the alignment electrodes ALE (eg, ALE1 to ALE4).
  • the first connection electrode ALE5 may be integrally formed with the first alignment electrode ALE1 and may be a part of the first alignment electrode ALE1
  • the second connection electrode ALE6 may include It is integrally formed with the second alignment electrode ALE2 and may be a part of the second alignment electrode ALE2.
  • the pixel PXL may include at least one pair of pixel electrodes ELT, alignment electrodes ALE, and/or patterns BNP, respectively, and may include pixel electrodes ELT and alignment electrodes ALE. And/or the number, shape, size, and arrangement of each of the patterns BNP may vary according to the structure of the pixel PXL (eg, the light emitting unit EMU described with reference to FIGS. 3A to 3C ). can be changed.
  • the patterns BNP, the alignment electrodes ALE, the light emitting elements LD, and the pixel electrodes ELT are based on one surface of the base layer BSL on which the pixel PXL is formed. These may be presented sequentially in the order described.
  • the ELTs may be sequentially provided in the order described.
  • the position and formation order of electrode patterns and/or insulating patterns constituting the pixel PXL may be variously changed according to embodiments. A detailed description of the cross-sectional structure of the pixel PXL will be described later.
  • the patterns BNP may be provided at least in the emission area EA, may be spaced apart from each other in the first direction DR1 in the emission area EA, and may each extend in the second direction DR2 .
  • the first direction DR1 may be a horizontal direction or a row direction
  • the second direction DR2 may be a vertical direction or a column direction, but is not limited thereto.
  • Each pattern BNP (also referred to as a “wall pattern” or “protrusion pattern”) may have a uniform width in the emission area EA.
  • each of the first, second, and third patterns BNP1 , BNP2 , and BNP3 may have a straight pattern shape having a constant width in the light emitting area EA when viewed in a plan view.
  • the patterns BNP may have the same or different widths.
  • the first and third patterns BNP1 and BNP3 may have the same width at least in the emission area EA and may face (or face) each other with the second pattern BNP2 interposed therebetween. have.
  • the first and third patterns BNP1 and BNP3 may be formed symmetrically with respect to the second pattern BNP2 in the emission area EA.
  • the patterns BNP may be arranged at uniform intervals in the emission area EA.
  • the first, second, and third patterns BNP1 , BNP2 , and BNP3 may be sequentially arranged at regular intervals by a first distance along the first direction DR1 in the emission area EA. have.
  • Each pattern BNP may partially overlap at least one alignment electrode ALE in at least the emission area EA.
  • the first pattern BNP1 is provided under (or under) the first alignment electrode ALE1 to overlap one region of the first alignment electrode ALE1
  • the second pattern BNP2 is It is provided under (or under) the second and third alignment electrodes ALE2 and ALE3 to overlap one region of each of the second and third alignment electrodes ALE2 and ALE3, and a third pattern ( BNP3 may be provided under the fourth alignment electrode ALE4 to overlap one region of the fourth alignment electrode ALE4 .
  • a wall structure may be formed around the light emitting devices LD.
  • a wall structure may be formed in the light emitting area EA to face (or face) the first and second ends EP1 and EP2 of the light emitting devices LD.
  • a reflective wall structure may be formed around the light emitting devices LD. Accordingly, the light emitted from the light emitting devices LD is directed (or proceeds) toward the upper direction of the pixel PXL (eg, the front direction of the display panel DP including a predetermined viewing angle range). Light efficiency of the pixel PXL may be improved.
  • the at least one pattern BNP may extend from the light-emitting area EA to the non-emission area NEA.
  • the at least one pattern BNP may include an edge area of the bank BNK at the boundary between the non-emission area NEA and the separation area SPA, for example, a lower edge area based on the light emission area EA and/or It can overlap the top edge area.
  • the second pattern BNP2 may extend from the light-emitting area EA to the non-emission area NEA.
  • the second pattern BNP2 may have a vertically symmetrical shape with respect to the emission area EA.
  • the present invention is not limited thereto.
  • the second pattern BNP2 may extend to the separation area SPA.
  • the first pattern BNP1 and the third pattern BNP3 may extend from the light-emitting area EA to the non-emission area NEA.
  • the first, second, third, and fourth alignment electrodes ALE1, ALE2, and An electric field (and the phenomenon of electric-osmosis, or alternating current electric-osmosis; ACEO) between ALE3 and ALE4) occurs uniformly within the luminescent region (EA), particularly in the non-luminescent region (NEA).
  • EA luminescent region
  • NAA non-luminescent region
  • an electric field is uniformly generated between the first, second, third, and fourth alignment electrodes ALE1, ALE2, ALE3, and ALE4. This can be more uniformly aligned.
  • the alignment electrodes ALE may be provided at least in the light emitting area EA, be spaced apart from each other in the first direction DR1 in the light emitting area EA, and may each extend in the second direction DR2 . Also, the alignment electrodes ALE may extend from the light emitting area EA to the isolation area SPA through the non-emission area NEA, and may be disconnected from the isolation area SPA. For example, each of the first to fourth alignment electrodes ALE1 to ALE4 extends from the light emitting area EA to the isolation area SPA, and is removed in the isolation area SPA (or the isolation area SPA). It may be separated from the alignment electrodes ALE of the adjacent pixel PXL by being disconnected from the area RA.
  • At least one of the alignment electrodes ALE may be integrally connected to the second alignment electrode ALE2 of the adjacent pixel PXL).
  • the first and second connection electrodes ALE5 and ALE6 may be provided in at least the separation area SPA and may be disposed to be spaced apart from the alignment electrodes ALE in the first direction DR1 .
  • the first connection electrode ALE5 may extend from a left point of the first alignment electrode ALE1 to the non-emission area NEA.
  • the second connection electrode ALE6 may be disposed on the right side of the fourth alignment electrode ALE4 .
  • the first and second connection electrodes ALE5 and ALE6 are to be electrically connected to the pixel circuit PXC and/or a power line (eg, a predetermined power line) through respective contact portions (or contact holes).
  • a power line eg, a predetermined power line
  • the first connection electrode ALE5 is electrically connected to the pixel circuit PXC (refer to FIG. 3C ) and/or the first power line PL1 (refer to FIG. 3C ) through the first contact portion CNT1 (refer to FIG. 5B ).
  • the second alignment electrode ALE2 may be electrically connected to the second power line PL2 (refer to FIG. 3C ) through the second contact unit CNT2 (refer to FIG. 5B ).
  • the first and second contact portions CNT1 and CNT2 may be formed on at least one insulating layer (eg, the passivation layer PSV of FIG. 5B ) covering the pixel circuit PXC (refer to FIG. 3C ).
  • the first and second contact parts CNT1 and CNT2 may be formed in the separation area SPA or in the non-emission area NEA.
  • the first contact portion CNT1 may be formed in the non-emission area NEA
  • the second contact portion CNT2 may be formed in the separation area SPA.
  • the positions of the first and second contact parts CNT1 and CNT2 are not limited thereto, and the pixel circuit PXC (or the first transistor M1 (refer to FIG. 3C )), the first power line PL1 , and Positions of the first and second contact parts CNT1 and CNT2 may be variously changed in response to the arrangement of the second power line PL2 .
  • Shapes of the first and second connection electrodes ALE5 and ALE6 may also be variously changed according to positions of the first and second contact parts CNT1 and CNT2 .
  • the first and second connection electrodes ALE5 and ALE6 may be connected to any one pixel electrode ELT through a contact unit.
  • the first connection electrode ALE5 is connected to the first pixel electrode ELT1 through the fifth contact portion CNT5 (or the first contact hole)
  • the second connection electrode ALE6 is connected to the sixth It may be connected to the second pixel electrode ELT2 through the contact portion CNT6 (or the second contact hole).
  • the fifth contact part CNT5 and the sixth contact part CNT6 may be provided in the separation area SPA.
  • the fifth contact part CNT5 and the sixth contact part CNT6 may include at least one insulating layer covering the first and second connection electrodes ALE5 and ALE6 (and the alignment electrodes ALE).
  • the first and second connection electrodes ALE5 and ALE6 include a plurality of electrode layers.
  • the fifth contact part CNT5 and the sixth contact part CNT6 may be formed on one electrode layer among the plurality of electrode layers.
  • the fifth contact portion CNT5 and the sixth contact portion CNT6 are It may also be formed in the two-electrode layer.
  • the first pixel electrode ELT1 is in contact with the first electrode layer (or the upper surface of the first electrode layer exposed by the fifth contact part CNT5 ) of the first connection electrode ALE5 and the side surface of the second electrode layer and the second pixel electrode ELT2 may contact side surfaces of the first electrode layer and the second electrode layer of the second connection electrode ALE6 .
  • the first and second pixel electrodes ELT1 and ELT2 and the first and second connection electrodes ALE5 and ALE6 Since the contact area between the first and second pixel electrodes ELT1 and ELT2 and the first and second connection electrodes ALE5 and ALE6 is relatively increased, the first and second pixel electrodes ELT1 and ELT2 The contact resistance between the first and second connection electrodes ALE5 and ALE6 is reduced, and defects due to the contact resistance (or signal attenuation due to the contact resistance, resistance-capacitance delay) may be alleviated or prevented. In addition, when one of the first and second electrode layers has relatively high electrical conductivity (or conductivity), contact resistance and resistance-capacitance delay may be further reduced.
  • the alignment electrodes ALE may be connected to the pixel circuit PXC and/or a power line (eg, a predetermined power line) through a contact unit.
  • the first alignment electrode ALE1 is connected to the first power line PL1 (refer to FIG. 3C ) through the first dummy alignment positive electrode ALE_D1 and the third contact part CNT3, and the fourth alignment electrode ( ALE4 may be connected to the first power line PL1 through the second dummy alignment electrode ALE_D2 and the fourth contact portion CNT4 .
  • the second alignment electrode ALE2 and the third alignment electrode ALE3 may be connected to the second power line PL2 (refer to FIG.
  • each of the first to fourth alignment electrodes ALE1 to ALE4 is cut off in the isolation area SPA (or the removal area RA within the isolation area SPA), thereby connecting the first and second power lines It can be separated from (PL1, PL2). That is, in the process of aligning the light emitting elements LD between the alignment electrodes ALE, the first and second power lines PL1 and PL2 may be utilized to reduce wiring resistance, and the light emitting elements LD may be used. ) are aligned, the connection between the alignment electrodes ALE and the first and second power lines PL1 and PL2 may be disconnected.
  • Each alignment electrode ALE may be positioned on any one pattern BNP.
  • the first alignment electrode ALE1 is located on one area of the first pattern BNP1
  • the second and third alignment electrodes ALE2 and ALE3 are different areas of the second pattern BNP2 .
  • the fourth alignment electrode ALE4 may be positioned on one region of the third pattern BNP3.
  • the third alignment electrode ALE3 is positioned between the first and second alignment electrodes ALE1 and ALE2
  • the third alignment electrode ALE3 is a left region of the second pattern BNP2 .
  • the second alignment electrode ALE2 may be positioned in a right region of the second pattern BNP2 .
  • the first alignment electrode ALE1 partially overlaps the first pattern BNP1 and the fourth alignment electrode ALE4 partially overlaps the third pattern BNP3 , but is not limited thereto.
  • the first alignment electrode ALE1 may cover the first pattern BNP1
  • the fourth alignment electrode ALE4 may cover the third pattern BNP3 .
  • Each alignment electrode ALE may have a uniform width in the emission area EA.
  • each of the first, second, third, and fourth alignment electrodes ALE1, ALE2, ALE3, and ALE4 has a straight pattern shape having a constant width in the light emitting area EA when viewed in a plan view. can have The alignment electrodes ALE may have the same or different widths.
  • each alignment electrode ALE may be continuously formed in the light emitting area EA in the second direction DR2 .
  • each alignment electrode ALE may extend in the second direction DR2 so as not to be interrupted within the emission area EA.
  • a pair of adjacent alignment electrodes ALE may receive different signals in an alignment step of the light emitting elements LD, and may be spaced apart from each other at uniform intervals in the light emitting area EA. Also, assuming that at least two pairs of alignment electrodes ALE are provided in the emission area EA, each pair of alignment electrodes ALE may be spaced apart from each other by the same interval.
  • the first alignment electrode ALE1, the third alignment electrode ALE3, the second alignment electrode ALE2, and the fourth alignment electrode ALE4 are formed along the first direction DR1. are sequentially arranged, the first and third alignment electrodes ALE1 and ALE3 form a pair to receive different alignment signals, and the second and fourth alignment electrodes ALE2 and ALE4 form a pair to provide different alignment signals Assume that signals are supplied.
  • the first and third alignment electrodes ALE1 and ALE3 are spaced apart from each other at regular intervals by a second distance along the first direction DR1, and the second and fourth alignment
  • the electrodes ALE2 and ALE4 may also be spaced apart from each other at regular intervals by a second distance along the first direction DR1 .
  • the second and third alignment electrodes ALE2 and ALE3 may receive the same signal in the alignment step of the light emitting devices LD during the manufacturing process of the pixel PXL.
  • the second and third alignment electrodes ALE2 and ALE3 may be spaced apart from each other by a distance equal to or different from the second distance.
  • the second and third alignment electrodes ALE2 and ALE3 may be integrally or non-integrally connected to each other in the alignment step of the light emitting devices LD.
  • each alignment electrode ALE may or may not have a curved portion in the non-emission area NEA and/or the separation area SPA, and may have a shape and a shape in the area other than the light-emitting area EA. / or the size is not particularly limited.
  • the shape and/or size of the alignment electrodes ALE may be variously changed in the non-emission area NEA and/or the separation area SPA.
  • Each of the light emitting devices LD may be aligned between a pair of patterns BNP and may be respectively connected between a pair of pixel electrodes ELT.
  • each of the first light emitting devices LD1 is aligned between the first and second patterns BNP1 and BNP2 and electrically connected between the first and third pixel electrodes ELT1 and ELT3 and each second light emitting device LD2 may be aligned between the first and second patterns BNP1 and BNP2 and electrically connected between the third and fourth pixel electrodes ELT3 and ELT4.
  • each of the first light emitting devices LD1 is aligned with a lower region among the regions between the first and second patterns BNP1 and BNP2, and includes a first end EP1 of the first light emitting device LD1 and The second end EP2 may be connected to the first pixel electrode ELT1 and the third pixel electrode ELT3 , respectively.
  • each of the second light emitting devices LD2 is aligned with an upper region among the regions between the first and second patterns BNP1 and BNP2 , and includes the first end EP1 and the second light emitting device LD2 of the second light emitting device LD2 .
  • the second end EP2 may be connected to the third pixel electrode ELT3 and the fourth pixel electrode ELT4, respectively.
  • each of the third light emitting devices LD3 is aligned between the second and third patterns BNP2 and BNP3 and is electrically connected between the fourth and fifth pixel electrodes ELT4 and ELT5 and , each of the fourth light emitting devices LD4 may be aligned between the second and third patterns BNP2 and BNP3 and electrically connected between the second and fifth pixel electrodes ELT2 and ELT5 .
  • each of the third light emitting devices LD3 is aligned with an upper region among the regions between the second and third patterns BNP2 and BNP3, and includes a first end EP1 of the third light emitting device LD3 and The second end EP2 may be connected to the fourth pixel electrode ELT4 and the fifth pixel electrode ELT5 , respectively.
  • each of the fourth light emitting devices LD4 is aligned with a lower region among the regions between the second and third patterns BNP2 and BNP3 , and includes the first end EP1 and the second light emitting device LD4 of the fourth light emitting device LD4 .
  • the second end EP2 may be connected to the fifth pixel electrode ELT5 and the second pixel electrode ELT2 , respectively.
  • the plurality of first light emitting devices LD1 may be positioned in the lower left region of the light emitting area EA, and the second light emitting devices LD2 may be positioned in the upper left region of the light emitting area EA.
  • the third light emitting devices LD3 may be positioned in the upper right area of the light emitting area EA, and the fourth light emitting devices LD4 may be positioned in the lower right area of the light emitting area EA.
  • the arrangement and/or connection structure of the light emitting elements LD may be variously changed according to the structure of the light emitting unit EMU and/or the number of series stages.
  • the pixel electrodes ELT are provided in at least the light emitting area EA, and may be provided at positions corresponding to the at least one alignment electrode ALE and the light emitting element LD, respectively.
  • each pixel electrode ELT is formed on the alignment electrode ALE and the light emitting device LD so as to overlap each of the alignment electrode ALE and each light emitting device LD, so as to overlap at least the light emitting device. It may be electrically connected to the device LD.
  • each pixel electrode ELT may be connected to one end of at least one light emitting device LD in the light emitting area EA.
  • the first pixel electrode ELT1 is formed on the first area (eg, the lower area) of the first alignment electrode ALE1 and the first ends EP1 of the first light emitting elements LD1 to form the first It may be electrically connected to the first ends EP1 of the light emitting elements LD1 .
  • the first pixel electrode ELT1 may be connected to the first ends EP1 of the first light emitting devices LD1 in the emission area EA.
  • the second pixel electrode ELT2 is formed on the first area (eg, the lower area) of the second alignment electrode ALE2 and the second ends EP2 of the fourth light emitting devices LD4 to form a fourth It may be electrically connected to the second ends EP2 of the light emitting elements LD4 .
  • the second pixel electrode ELT2 may be connected to the second ends EP2 of the fourth light emitting devices LD4 in the emission area EA.
  • the second pixel electrode ELT2 is electrically connected to the first, second, and third light emitting devices LD1 , LD2 and LD3 via at least one other pixel electrode ELT and/or the light emitting device LD.
  • the second pixel electrode ELT2 includes the third pixel electrode ELT3 , the second light emitting device LD2 , the fourth pixel electrode ELT4 , the third light emitting device LD3 , and the fifth pixel electrode ELT5 .
  • it may be electrically connected to the second ends EP2 of the first light emitting devices LD1 via the fourth light emitting device LD4.
  • the third pixel electrode ELT3 is formed on the first area (eg, the lower area) of the third alignment electrode ALE3 and the second ends EP2 of the first light emitting devices LD1 to form the first It may be electrically connected to the second ends EP2 of the light emitting elements LD1 .
  • the third pixel electrode ELT3 is formed on the second area (eg, the upper area) of the first alignment electrode ALE1 and the first ends EP1 of the second light emitting devices LD2, It may be electrically connected to the first ends EP1 of the second light emitting elements LD2 .
  • the third pixel electrode ELT3 may include the second ends EP2 of the first light emitting devices LD1 and the first ends LD2 of the second light emitting devices LD2 in the light emitting area EA. EP1).
  • the third pixel electrode ELT3 may have a curved shape.
  • the third pixel electrode ELT3 has a bent or bent structure at a boundary between a region in which at least one first light emitting element LD1 is arranged and a region in which at least one second light emitting element LD2 is arranged. can have
  • the third pixel electrode ELT3 is positioned between the first and second pixel electrodes ELT1 and ELT2 , and passes through the light emitting devices LD to the first and second pixel electrodes ELT1 and ELT2 .
  • the third pixel electrode ELT3 is connected to the first pixel electrode ELT1 through at least one first light emitting element LD1 , and includes at least one second light emitting element LD2 and a fourth pixel electrode It may be connected to the second pixel electrode ELT2 through ELT4 , at least one third light emitting element LD3 , a fifth pixel electrode ELT5 , and a fourth light emitting element LD4 .
  • the fourth pixel electrode ELT4 is formed on the second area (eg, the top area) of the third alignment electrode ALE3 and the second ends EP2 of the second light emitting devices LD2 to form the second It may be electrically connected to the second ends EP2 of the light emitting elements LD2 .
  • the fourth pixel electrode ELT4 is formed on the second region (eg, the upper region) of the fourth alignment electrode ALE4 and the first ends EP1 of the third light emitting devices LD3, It may be electrically connected to the first ends EP1 of the third light emitting elements LD3 .
  • the fourth pixel electrode ELT4 may include second ends EP2 of the second light emitting devices LD2 and first ends LD3 of the third light emitting devices LD3 in the light emitting area EA. EP1).
  • the fourth pixel electrode ELT4 may have a curved shape.
  • the fourth pixel electrode ELT4 is bent at or around a boundary between a region in which at least one second light emitting element LD2 is arranged and a region in which at least one third light emitting element LD3 is arranged.
  • it may have a curved structure.
  • the fourth pixel electrode ELT4 may not extend to the non-emission area NEA and may be formed only in the light emitting area EA, but is not limited thereto.
  • the fourth pixel electrode ELT4 may be electrically connected between the first and second pixel electrodes ELT1 and ELT2 through the light emitting devices LD.
  • the fourth pixel electrode ELT4 may be connected to the first pixel electrode ELT1 through at least one first light emitting element LD1 , a third pixel electrode ELT3 , and at least one second light emitting element LD2 .
  • the second pixel electrode ELT2 may be connected to the second pixel electrode ELT2 through at least one third light emitting element LD3 , a fifth pixel electrode ELT5 , and at least one fourth light emitting element LD4 .
  • the fifth pixel electrode ELT5 is formed on the second area (eg, the upper area) of the second alignment electrode ALE2 and the second ends EP2 of the third light emitting elements LD3 to form a third It may be electrically connected to the second ends EP2 of the light emitting elements LD3 .
  • the fifth pixel electrode ELT5 is formed on the first region (eg, the lower region) of the fourth alignment electrode ALE4 and the first ends EP1 of the fourth light emitting devices LD4, It may be electrically connected to the first ends EP1 of the fourth light emitting devices LD4 .
  • the fifth pixel electrode ELT5 may include second ends EP2 of the third light emitting devices LD3 and first ends LD4 of the fourth light emitting devices LD4 in the light emitting area EA. EP1).
  • the fifth pixel electrode ELT5 may have a curved shape.
  • the fifth pixel electrode ELT5 has a bent or bent structure at a boundary between a region in which at least one third light emitting element LD3 is arranged and a region in which at least one fourth light emitting element LD4 is arranged. can have
  • the fifth pixel electrode ELT5 may be electrically connected between the first and second pixel electrodes ELT1 and ELT2 through the light emitting devices LD.
  • the fifth pixel electrode ELT5 may include at least one first light emitting element LD1 , a third pixel electrode ELT3 , at least one second light emitting element LD2 , a fourth pixel electrode ELT4 , and connected to the first pixel electrode ELT1 through at least one third light emitting element LD3 and connected to the second pixel electrode ELT2 through at least one fourth light emitting element LD4.
  • the at least one pixel electrode ELT extends from the light emitting area EA through the non-emission area NEA to the isolation area SPA, and a corresponding contact in the isolation area SPA.
  • Each of the parts may be connected to any one alignment electrode ALE.
  • the first and second pixel electrodes ELT1 and ELT2 may extend from the emission area EA to the separation area SPA.
  • the first pixel electrode ELT1 is connected to the first connection electrode ALE5 through the fifth contact part CNT5
  • the second pixel electrode ELT2 is connected to the sixth contact part CNT6 .
  • the light emitting devices LD aligned between the alignment electrodes ALE and/or the patterns BNP corresponding thereto may be connected in a desired shape using the pixel electrodes ELT.
  • the first light emitting elements LD1 , the second light emitting elements LD2 , the third light emitting elements LD3 , and the fourth light emitting elements LD4 are sequentially arranged using the pixel electrodes ELT. can be connected in series.
  • each light emitting area In EA
  • the light emitting devices LD may be aligned so that a greater number (or ratio) of the light emitting devices LD are aligned in a specific direction.
  • each pixel electrode ELT is directly formed on the first or second ends EP1 and EP2 of the adjacent light emitting devices LD, such that the first or second of the light emitting devices LD It may be connected to the second ends EP1 and EP2.
  • the pixel electrodes ELT and the first and second connection electrodes ALE5 and ALE6 connect each contact portion (eg, a contact portion formed in the separation area SPA) outside the emission area EA. can be connected through In this case, a more uniform electric field is formed in the light emitting area EA in the alignment step of the light emitting elements LD by forming the contact portion avoiding the light emitting area EA to which the light emitting elements LD are supplied and aligned, It is possible to prevent separation of the light emitting elements LD.
  • the bank BNK may be provided in the non-emission area NEA around (or surround) the light emitting area EA and the isolation area SPA.
  • the bank BNK includes a plurality of openings OPA corresponding to the light emitting areas EA and the separation areas SPA of the pixels PXL so as to include an outer portion and/or a plurality of openings OPA of each pixel area PXA. It may be provided between adjacent pixel areas PXA.
  • the bank BNK includes, in each pixel area PXA, a first opening OPA1 corresponding to the emission area EA, and a second opening OPA2 corresponding to the separation area SPA. can do.
  • the bank BNK may form a dam structure defining each light emitting area EA to which the light emitting devices LD are to be supplied in the step of supplying the light emitting devices LD to each pixel PXL.
  • each light emitting area EA is partitioned by the bank BNK, a desired type and/or amount of light emitting device ink can be supplied to the light emitting area EA.
  • the bank BNK may include at least one light blocking and/or reflective material, thereby preventing light leakage between adjacent pixels PXL.
  • the bank BNK may include at least one black matrix material and/or a color filter material.
  • the bank BNK may be formed in a black opaque pattern capable of blocking light transmission.
  • a reflective film or the like may be formed on a surface (eg, a sidewall) of the bank BNK to increase the optical efficiency of each pixel PXL.
  • the bank BNK may be formed on a layer different from that of the patterns BNP through a process separate from the process of forming the patterns BNP.
  • the bank BNK may be formed on the insulating layer (eg, the second insulating layer INS2 of FIGS. 5A and 5B ) provided on the patterns BNP and the alignment electrodes ALE.
  • the bank BNK may be provided on the same layer as the patterns BNP or may be provided on a different layer, and may be formed simultaneously with the patterns BNP or sequentially.
  • the positions and/or the formation order of the bank BNK and the patterns BNP are not particularly limited.
  • the bank BNK may be formed integrally with the patterns BNP or may be formed separately from the patterns BNP.
  • patterns BNP may be first formed on one surface of the base layer BSL. Thereafter, the alignment electrodes ALE and the bank BNK may be sequentially formed on one surface of the base layer BSL on which the patterns BNP are formed. In another embodiment, the alignment electrodes ALE may be formed first on one surface of the base layer BSL. Thereafter, the patterns BNP and the bank BNK may be simultaneously or sequentially formed on one surface of the base layer BSL on which the alignment electrodes ALE are formed. In another embodiment, the patterns BNP and the bank BNK may be formed first on one surface of the base layer BSL. Thereafter, alignment electrodes ALE may be formed on one surface of the base layer BSL on which the patterns BNP and the bank BNK are formed.
  • the patterns BNP and the bank BNK may be formed to be connected to each other or not to be connected to each other.
  • the patterns BNP and the bank BNK may be integrally formed such that the lower surfaces thereof are connected to each other.
  • the patterns BNP and the bank BNK may be formed not to be connected to each other.
  • the patterns BNP and the bank BNK may be formed simultaneously on the same layer, and may be separated from each other while having an independent pattern.
  • FIG. 5A is a cross-sectional view illustrating an exemplary embodiment of a pixel taken along line I-I' of FIG. 4 .
  • 5A shows an example of circuit elements that may be disposed in the circuit layer PCL, and an arbitrary transistor M not including the lower metal layer BML (eg, the second transistor M2 of FIGS. 3A to 3C ) is shown in FIG. 5A . )) is shown.
  • FIG. 5B is a cross-sectional view illustrating an exemplary embodiment of a pixel taken along line II-II′ of FIG. 4 .
  • 5B illustrates a cross-section of the pixel PXL including the contact portion. Also, in FIG.
  • FIG. 5B is a cross-sectional view illustrating an exemplary embodiment of a pixel taken along line III-III′ of FIG. 4 .
  • a pixel PXL and a display device DD including the same are formed of a base layer BSL.
  • the display area DA may include a circuit layer PCL disposed on one surface of the base layer BSL and a display layer DPL disposed on the circuit layer PCL.
  • the mutual positions of the circuit layer PCL and the display layer DPL on the base layer BSL may vary according to exemplary embodiments.
  • circuit layer PCL and the display layer DPL are divided and overlapped on different layers, a pixel circuit (refer to “PXC” in FIGS. 3A to 3C) and a light emitting unit (“EMU” in FIGS. 3A to 3C) on a planar view Note), it is possible to secure enough space for each layout to form.
  • PXC pixel circuit
  • EMU light emitting unit
  • Circuit elements constituting the pixel circuit PXC of the corresponding pixel PXL and various wirings connected thereto may be disposed in each pixel area PXA of the circuit layer PCL. have.
  • the alignment electrodes ALE, the light emitting elements LD, and/or the pixel electrodes ELT constituting the light emitting unit EMU of the corresponding pixel PXL are provided. ) can be placed.
  • the circuit layer PCL may include a plurality of insulating layers (or insulating layers) in addition to circuit elements and wirings.
  • the circuit layer PCL includes a buffer layer BFL, a gate insulating layer GI, an interlayer insulating layer ILD, and/or a passivation layer PSV sequentially stacked on one surface of the base layer BSL. can do.
  • circuit layer PCL may optionally further include a first conductive layer including a lower metal layer BML disposed under at least some of the transistors M (eg, the first transistor M1 ). have.
  • the first conductive layer is disposed between the base layer BSL and the buffer layer BFL, and includes a gate electrode GE of at least one transistor M (eg, the first transistor M1 ), and / or a lower metal layer BML overlapping the semiconductor pattern SCP in the third direction DR3 .
  • the lower metal layer BML may be connected to one electrode of the corresponding transistor M.
  • the lower metal layer BML may be connected to a source electrode (or a drain electrode) of the first transistor M1 .
  • a buffer layer BFL may be disposed on one surface of the base layer BSL on which the first conductive layer is selectively formed.
  • the buffer layer BFL may prevent impurities from diffusing into each circuit element.
  • a semiconductor layer may be disposed on the buffer layer BFL.
  • the semiconductor layer may include a semiconductor pattern SCP of each transistor M.
  • the semiconductor pattern SCP includes a channel region overlapping the gate electrode GE in the third direction DR3 , and first and second conductive regions (eg, source and drain regions) disposed on both sides of the channel region. ) may be included.
  • a gate insulating layer GI may be disposed on the semiconductor layer and the buffer layer BFL.
  • a second conductive layer may be disposed on the gate insulating layer GI.
  • the second conductive layer may include the gate electrode GE of each transistor M.
  • the second conductive layer may further include one electrode and/or a wiring (eg, a predetermined wiring) of the storage capacitor Cst.
  • An interlayer insulating layer ILD may be disposed on the second conductive layer and the gate insulating layer GI.
  • a third conductive layer may be disposed on the interlayer insulating layer ILD.
  • the third conductive layer may include first and second transistor electrodes TE1 and TE2 of each transistor M.
  • the first and second transistor electrodes TE1 and TE2 may be source and drain electrodes.
  • One of the first and second transistor electrodes TE1 and TE2, for example, the first transistor electrode TE1 of the first transistor M1 is connected to each light emitting part ( It may be directly connected to the first connection electrode ALE5 of the EMU.
  • the third conductive layer may include a wiring (eg, a predetermined wiring) (eg, a second power line PL2 and/or a first power line (refer to “PL1” in FIGS. 3A to 3C )).
  • a wiring eg, a predetermined wiring
  • PL2 a second power line PL2 and/or a first power line (refer to “PL1” in FIGS. 3A to 3C )
  • the second power line PL2 may be directly connected to the second connection electrode ALE6 of each light emitting unit EMU through the second contact unit CNT2 .
  • Each of the first and second contact parts CNT1 and CNT2 may include a via hole and/or a contact hole formed in the passivation layer PSV.
  • an additional interlayer insulating layer may be disposed on the third conductive layer, and a fourth conductive layer may be disposed on the additional interlayer insulating layer.
  • a wiring eg, a predetermined wiring
  • a bridge pattern is provided on the fourth conductive layer, and the first connection electrode ALE5 is connected to the first transistor electrode TE1 of the first transistor M1 through the first contact portion CNT1 and the bridge pattern (or, It may be connected to the second transistor electrode TE2).
  • first and/or second power lines PL1 and PL2 may be variously changed according to embodiments.
  • each of the first and second power lines PL1 and PL2 may be provided in the first conductive layer, the second conductive layer, or the third conductive layer.
  • the first and/or second power lines PL1 and PL2 may include at least one of the first to third conductive layers. It may include multiple layers of interconnects provided in two layers.
  • a passivation layer PSV may be disposed on the third conductive layer.
  • the passivation layer PSV may include at least an organic insulating layer and substantially planarize the surface of the circuit layer PCL.
  • the passivation layer PSV may be formed of a multilayer including an inorganic insulating layer and an organic insulating layer.
  • a display layer DPL may be disposed on the passivation layer PSV.
  • the display layer DPL may include a light emitting unit (refer to “EMU” in FIGS. 3A to 3C ) of each pixel PXL.
  • the display layer DPL is arranged between the alignment electrodes ALE of each pixel PXL, the first and second connection electrodes ALE5 and ALE6, and the alignment electrodes ALE. It may include light emitting devices LD and pixel electrodes ELT connected to the light emitting devices LD.
  • at least some of the pixel electrodes ELT may be connected to different alignment electrodes ALE through contact portions (or openings) formed in the first and second insulating layers INS1 and INS2 . .
  • the display layer DPL may include patterns BNP disposed under the alignment electrodes ALE and a first insulating layer INS1 disposed above the alignment electrodes ALE.
  • the display layer DPL may include patterns BNP disposed under one area of the alignment electrodes ALE so as to protrude one area of each of the alignment electrodes ALE in an upward direction, and at least light emission.
  • the area EA may include a first insulating layer INS1 disposed on the alignment electrodes ALE to cover the alignment electrodes ALE.
  • the display layer DPL may further include at least one conductive layer and/or an insulating layer.
  • the display layer DPL may include patterns BNP, alignment electrodes ALE, first insulating layer INS1 , and light emitting devices sequentially disposed and/or formed on the circuit layer PCL.
  • LD the second insulating layer INS2 , the first, second, and fourth pixel electrodes ELT1 , ELT2 , ELT4 , and the third insulating layer INS3 , and the third and fifth pixel electrodes ELT3 , ELT5).
  • the patterns BNP may be disposed on one surface of the base layer BSL on which the circuit layer PCL is formed.
  • the patterns BNP may be provided on the passivation layer PSV.
  • the patterns BNP may protrude in a height direction or a thickness direction (eg, the third direction DR3 ) of the pixel PXL on one surface of the base layer BSL. Accordingly, one region of the alignment electrodes ALE disposed on the patterns BNP may protrude upward, and the alignment electrodes ALE may have inclined surfaces.
  • the patterns BNP may include an insulating material including at least one inorganic material and/or an organic material.
  • the patterns BNP may include at least one inorganic layer including various inorganic insulating materials including silicon nitride (SiN x ), silicon oxide (SiO x ), or silicon oxynitride (SiO x N y ).
  • the patterns BNP include at least one layer of an organic layer including various types of organic insulating materials including a photoresist material, or a single layer or multi-layered insulator including an organic/inorganic material in combination. it might be
  • a reflective wall structure may be formed around the light emitting devices LD by the patterns BNP and the alignment electrodes ALE disposed thereon.
  • the alignment electrodes ALE include a reflective electrode layer
  • light emitted through the first and second ends EP1 and EP2 of the light emitting devices LD is reflected by the reflective electrode layer, each Light may be emitted in an upper direction (eg, an image display direction) of the pixel PXL.
  • the patterns BNP may have various shapes.
  • the patterns BNP may have a curved side surface or a semicircular (or semi-elliptical) cross-section with respect to the base layer BSL as shown in FIGS. 5A and 5B .
  • the patterns BNP may have an inclined surface or a stepped side surface inclined at a desired angle (eg, an angle within a predetermined range).
  • Conductive layers (or electrodes) and/or insulating layers disposed on the patterns BNP may have a surface profile corresponding to the patterns BNP.
  • Alignment electrodes ALE may be disposed on the patterns BNP.
  • the alignment electrodes ALE may be disposed to be spaced apart from each other in each light emitting area EA.
  • each alignment electrode ALE may have a pattern separated for each pixel PXL.
  • each of the first to fourth alignment electrodes ALE1 to ALE4 may be formed in the separation area SPA (or the separation area RA shown in FIG. 5C ) located at the outer portion of the corresponding pixel area PXA.
  • an independent pattern having both ends cut off in the second direction DR2 may be formed between adjacent pixel areas PXA.
  • the first and second connection electrodes ALE5 and ALE6 may be formed through the same process as the alignment electrodes ALE.
  • each of the first and second connection electrodes ALE5 and ALE6 and the alignment electrodes ALE may have a multilayer structure including a plurality of electrode layers.
  • each of the first and second connection electrodes ALE5 and ALE6 and the alignment electrodes ALE may include a first electrode layer and a second electrode layer.
  • One of the first electrode layer and the second electrode layer may have a relatively high reflectance, and the other of the first electrode layer and the second electrode layer may have a relatively high electrical conductivity (or conductivity). That is, one of the first electrode layer and the second electrode layer is made of a material having a constant reflectance in order to allow light emitted from the light emitting elements LD to travel in the third direction DR3 (or the image display direction of the display device). and the other one of the first electrode layer and the second electrode layer may include a low-resistance material to reduce resistance (or contact resistance).
  • the first electrode layers RMTL1 to RMTL6 (or the first conductive layers) have a relatively high reflectance
  • the second electrode layers CMTL1 to CMTL6 may It may have a relatively large electrical conductivity.
  • the first electrode layers RMTL1 to RMTL6 include silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), A metal such as neodymium (Nd), iridium (Ir), chromium (Cr), titanium (Ti), and alloys thereof may be included, but may include a metal having a greater reflectance than that of the second electrode layers CTML1 to CMTL6.
  • the first electrode layers RMTL1 to RMTL6 may include aluminum (Al).
  • the second electrode layers CMTL1 to CMTL6 include a metal such as molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al), silver (Ag), and alloys thereof, A metal having greater electrical conductivity than the first electrode layers RMTL1 to RMTL6 may be included.
  • the second electrode layers CMTL1 to CMTL6 may include molybdenum (Mo).
  • a fifth contact portion CNT5 exposing the first electrode layer RMTL5 of the first connection electrode ALE5 may be formed on the second electrode layer CMTL5 of the first connection electrode ALE5 .
  • the first pixel electrode ELT1 contacts the upper surface of the first electrode layer RMTL5 of the first connection electrode ALE5 through the fifth contact part CNT5 , and also The first connection electrode ALE5 may contact a side surface of the second electrode layer CMTL5 .
  • the first pixel electrode ELT1 and the first connection electrode ALE5 may decrease the contact resistance and resistance-capacitance between them.
  • the contact resistance of the first connecting electrode ALE5 Compared to the contact resistance of the connecting electrode comprising only aluminum (eg, about 800 K ⁇ to about 1200 K ⁇ ), the contact resistance (eg, about 51 ⁇ ) of the first connecting electrode ALE5 comprising aluminum and molybdenum is about It can be reduced to 1/10 4 level. In addition, compared to the contact resistance (eg, about 420 ⁇ ) of the connection electrode including aluminum and indium zinc oxide (IZO), the contact resistance of the first connection electrode ALE5 is about 1/8 level can be reduced.
  • the contact resistance of the first connection electrode ALE5 is about 1/8 level can be reduced.
  • a sixth contact portion CNT6 exposing the first electrode layer RMTL6 of the second connection electrode ALE6 may be formed on the second electrode layer CMTL6 of the second connection electrode ALE6 .
  • the second pixel electrode ELT2 contacts the upper surface of the first electrode layer RMTL6 of the second connection electrode ALE6 through the sixth contact part CNT6 , and also The second connection electrode ALE6 may contact the side surface of the second electrode layer CMTL6 .
  • the first electrode layer may be exposed by the second electrode layer on an inclined surface of each of the alignment electrodes ALE facing (or facing) the light emitting elements LD. That is, only the second electrode layer may be selectively removed (eg, etched) from the inclined surfaces of the alignment electrodes ALE facing (or facing) the light emitting elements LD.
  • the first electrode layer RMTL1 of the first alignment electrode ALE1 is disposed on the inclined surface of the first alignment electrode ALE1 facing (or facing) the light emitting elements LD, and , the second electrode layer CMTL1 of the first alignment electrode ALE1 may not be disposed.
  • the light emitted from the light emitting devices LD is reflected in the third direction DR3 by the first electrode layer RMTL1 of the first alignment electrode ALE1 having a relatively high reflectivity, and is emitted from the pixel.
  • the luminous intensity can be maintained.
  • the second electrode layer CMTL1 of the first alignment electrode ALE1 when the second electrode layer CMTL1 of the first alignment electrode ALE1 is disposed on the inclined surface of the first alignment electrode ALE1 , the light emission rate of the pixel decreases, so that the first alignment electrode ALE1 is disposed on the inclined surface of the first alignment electrode ALE1.
  • the second electrode layer CMTL1 of the first alignment electrode ALE1 may not be disposed.
  • the second alignment electrode ALE2 facing (or facing) the light emitting elements LD
  • only the first electrode layer RMTL2 of the second alignment electrode ALE2 is disposed, and the second alignment electrode The second electrode layer CMTL2 of ALE2 may not be disposed.
  • the fourth alignment electrode ALE4 On an inclined surface of the fourth alignment electrode ALE4 facing (or facing) the light emitting elements LD, only the first electrode layer RMTL4 of the fourth alignment electrode ALE4 is disposed, and the fourth alignment electrode ALE4 The second electrode layer CMTL4 may not be disposed.
  • a first insulating layer INS1 (or a first insulating pattern) may be disposed on one region of the first and second connection electrodes ALE5 and ALE6 and the alignment electrodes ALE.
  • the first insulating layer INS1 may be formed to cover the first and second connection electrodes ALE5 and ALE6 .
  • the first insulating layer INS1 is formed to cover one area of the alignment electrodes ALE and may include an opening exposing another area of the alignment electrodes ALE. As shown in FIG. 5A , the first insulating layer INS1 may expose inclined surfaces of the alignment electrodes ALE facing (or facing) the light emitting devices LD.
  • the first insulating layer INS1 may be formed to primarily cover the first and second connection electrodes ALE5 and ALE6 and the alignment electrodes ALE entirely.
  • the first insulating layer INS1 may prevent the alignment electrodes ALE from being damaged or metal from being deposited in a subsequent process.
  • the first insulating layer INS1 may be partially opened to expose the alignment electrodes ALE.
  • the first insulating layer INS1 may have fifth and sixth contact portions CNT5 and CNT6 exposing one regions of the first and second connection electrodes ALE5 and ALE6 .
  • the present invention is not limited thereto, and the first insulating layer INS1 may be an individual layer that is locally disposed under (or under) the light emitting devices LD after supply and alignment of the light emitting devices LD are completed. It may be patterned in the form of a pattern.
  • the first insulating layer INS1 may be disposed under the light emitting devices LD to stably support the light emitting devices LD.
  • side surfaces of the first insulating layer INS1 may be positioned on the same line as side surfaces of the second electrode layer of the alignment electrodes ALE.
  • a side surface of the first insulating layer INS1 may be positioned on the same line as a side surface of the second electrode layer CMTL2 of the first alignment electrode ALE1 .
  • the second electrode layer and the first insulating layer INS1 of the alignment electrodes ALE may be batch-patterned (or batch-etched). In this case, the alignment electrodes A side surface of the second electrode layer of the ALE and a side surface of the first insulating layer INS1 may coincide with each other or may be aligned.
  • the first insulating layer INS1 may include at least one inorganic insulating material and/or an organic insulating material.
  • the first insulating layer INS1 may include various types of currently known organic/inorganic insulating materials including silicon nitride (SiNx), and the constituent material of the first insulating layer INS1 is not particularly limited. does not
  • a bank BNK may be disposed on one surface of the base layer BSL including the first insulating layer INS1 .
  • the bank BNK may be provided in the non-emission area NEA around (or surround) the light emitting area EA and the isolation area SPA.
  • the bank BNK may be provided so as not to overlap the fifth and sixth contact parts CNT5 and CNT6 .
  • the first and second connection electrodes ALE5 and ALE6 may be easily connected to the first and second pixel electrodes ELT1 and ELT2 .
  • the bank BNK may include an insulating material including at least one inorganic material and/or an organic material.
  • the bank BNK may include a light blocking material, a color filter material, or the like, thereby blocking light leakage between adjacent pixels PXL.
  • the bank BNK may include at least one material among materials constituting the patterns BNP, or may include a material different from that of the patterns BNP.
  • the bank BNK may have a hydrophobic surface.
  • the bank BNK itself is formed in a hydrophobic pattern using a hydrophobic material, or a hydrophobic film made of a hydrophobic material is formed on the bank BNK so that the bank BNK has a hydrophobic surface. can do.
  • the bank BNK may be formed using a hydrophobic organic insulating material having a large contact angle, such as polyacrylate. In this case, in the process of supplying the light emitting devices LD, the light emitting device ink including the light emitting devices LD is prevented from overflowing to the periphery of the light emitting area EA, and the supply area of the light emitting device ink is easily provided. can be controlled
  • Light emitting devices LD may be supplied and arranged in each light emitting area EA.
  • a plurality of light emitting elements LD are supplied to the light emitting area EA of each pixel PXL through an inkjet method, a slit coating method, or various other methods, and the alignment electrodes ALE ( Alternatively, by applying an alignment signal (eg, a predetermined alignment signal) (or an alignment voltage) to each of the alignment lines before being separated into the alignment electrodes ALE), the light emitting elements LD are formed. Alignment may be performed between the alignment electrodes ALE.
  • the light emitting devices LD may be formed in a region (eg, between a pair of patterns BNP) positioned under (or under) a pair of alignment electrodes ALE receiving different alignment signals. , a region between the first and second patterns BNP1 and BNP2, and a region between the second and third patterns BNP2 and BNP3).
  • At least some of the light emitting devices LD are aligned with both ends (ie, first and second ends EP1 and EP2 , refer to FIG. 4 ) in the longitudinal direction of which are adjacent to each other.
  • both ends of the light emitting elements LD may be connected to respective pixel electrodes ELT.
  • the light emitting devices LD may be aligned in the second direction DR2 between the pair of alignment electrodes ALE.
  • a second insulating layer INS2 (or a second insulating pattern) may be disposed on one region of the light emitting devices LD.
  • the second insulating layer INS2 may be locally disposed on one region of each of the light emitting devices LD to expose both ends of each of the light emitting devices LD.
  • the second insulating layer INS2 is locally disposed on one region of the first light emitting device LD1 to expose both ends of the first light emitting device LD1
  • the amount of the fourth light emitting device LD4 is It may be locally disposed on one region of the fourth light emitting device LD4 to expose the ends.
  • Both ends of the light emitting devices LD not covered by the second insulating layer INS2 may be connected to each of the pixel electrodes ELT. If the second insulating layer INS2 is formed on the light emitting devices LD after alignment of the light emitting devices LD is completed, the light emitting devices LD may be stably fixed.
  • the space may be filled by the second insulating layer INS2 . Accordingly, the light emitting devices LD may be more stably supported.
  • the second insulating layer INS2 may include at least one inorganic insulating material and/or an organic insulating material.
  • the second insulating layer INS2 may include various types of currently known organic/inorganic insulating materials including silicon nitride (SiNx), and the constituent material of the second insulating layer INS2 is not particularly limited. does not
  • the first pixel electrode ELT1 may be disposed on the first end of the first light emitting device LD1 and the first connection electrode ALE5 .
  • the first pixel electrode ELT1 may contact the first end of the first light emitting device LD1 and may contact the first connection electrode ALE5 through the fifth contact portion CNT5 . That is, the first pixel electrode ELT1 may electrically connect the first end of the first light emitting element LD1 and the first connection electrode ALE5 .
  • the first pixel electrode ELT1 may contact the first electrode layer RMTL1 of the first alignment electrode ALE1 .
  • the first alignment electrode ALE1 in the inclined surface of the first alignment electrode ALE1 facing the light emitting elements LD or in a region adjacent thereto, the first pixel electrode ELT1 is the first alignment electrode ALE1. may be in contact with the first electrode layer RMTL1 of
  • the present invention is not limited thereto, and the first pixel electrode ELT1 is also formed on one region of the second insulating layer INS2 . can be placed.
  • the second pixel electrode ELT2 may be disposed on the second end of the fourth light emitting element LD4 and the second connection electrode ALE6 .
  • the second pixel electrode ELT2 may contact the second end of the fourth light emitting element LD4 and may contact the second connection electrode ALE6 through the sixth contact portion CNT6 . That is, the second pixel electrode ELT2 may electrically connect the second end of the fourth light emitting element LD4 and the second connection electrode ALE6 .
  • the second pixel electrode ELT2 may contact the first electrode layer RMTL2 of the second alignment electrode ALE2 .
  • the fourth pixel electrode ELT4 is disposed on the second end of the second light emitting element LD2 and the first end of the third light emitting element LD3, and the second light emitting element ( The second end of the LD2 and the first end of the third light emitting device LD3 may be electrically connected.
  • the third insulating layer INS3 (or the third insulating pattern) may be disposed on the first pixel electrode ELT1 and the second pixel electrode ELT2 (and the fourth pixel electrode ELT4 ).
  • the third insulating layer INS3 covers the first pixel electrode ELT1 and the second pixel electrode ELT2 (and the fourth pixel electrode ELT4 ), and includes the first pixel electrode ELT1 and the second pixel electrode ELT2 . ) (and the fourth pixel electrode ELT4) can be prevented from being directly connected to the third pixel electrode ELT3 and the fifth pixel electrode ELT5 (that is, a short circuit is generated). have.
  • first pixel electrode ELT1 and the second pixel electrode ELT2 are connected to the third pixel electrode ELT3 and the fifth pixel electrode ELT5 through the third insulating layer INS3 . ) and can be insulated from
  • the third insulating layer INS3 may include at least one inorganic insulating material and/or an organic insulating material.
  • the third insulating layer INS3 may include various types of currently known organic/inorganic insulating materials including silicon nitride (SiNx), and the material of the third insulating layer INS3 is not particularly limited. does not
  • first, second, and third insulating layers INS1 , INS2 , and INS3 include different insulating materials, or at least one of the first, second, and third insulating layers INS1 , INS2 and INS3 . Some may include the same insulating material as each other.
  • the third pixel electrode ELT3 is disposed on the second end of the first light emitting element LD1 and may contact the second end of the first light emitting element LD1 . Also, as described with reference to FIG. 4 , the third pixel electrode ELT3 is disposed on the first end of the second light emitting device LD2 and may contact the first end of the second light emitting device LD2 . have. That is, the third pixel electrode ELT3 may electrically connect the second end of the first light emitting element LD1 and the first end of the second light emitting element LD2 .
  • the third pixel electrode ELT3 may be spaced apart from the third alignment electrode ALE3 by the first insulating layer INS1 and may not be electrically connected to the third alignment electrode ALE3 .
  • the present invention is not limited thereto, and in some embodiments, the third pixel electrode ELT3 emits light. It may also be disposed on one region of the third insulating layer INS3 on the device LD.
  • the fifth pixel electrode ELT5 is disposed on the first end of the fourth light emitting element LD4 and may contact the first end of the fourth light emitting element LD4 . Also, as described with reference to FIG. 4 , the fifth pixel electrode ELT5 is disposed on the second end of the third light emitting element LD3 and may contact the second end of the third light emitting element LD3 . have. That is, the fifth pixel electrode ELT5 may electrically connect the second end of the third light emitting element LD3 and the first end of the fourth light emitting element LD4 .
  • the fifth pixel electrode ELT5 may be spaced apart from the fourth alignment electrode ALE4 by the first insulating layer INS1 and may not be electrically connected to the fourth alignment electrode ALE4 .
  • the first to fifth pixel electrodes ELT1 to ELT5 may be formed of various transparent conductive materials.
  • the pixel electrodes ELT may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), or indium gallium zinc oxide (indium gallium zinc oxide).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • ITZO indium gallium zinc oxide
  • ITZO indium gallium zinc oxide
  • At least one insulating layer and/or a light conversion layer may be provided on the pixel electrodes ELT.
  • An insulating layer may be entirely formed on the display area DA to cover an upper portion of the .
  • the insulating layer may include a single-layer or multi-layered encapsulation layer.
  • at least one overcoat layer, a filler, and/or an upper substrate may be further disposed on the insulating layer.
  • a light conversion layer may be selectively provided in the emission area EA of each pixel PXL.
  • the light conversion layer may include a color conversion layer (or a wavelength conversion layer) and/or a color filter layer corresponding to a desired color (eg, a predetermined color).
  • the light conversion layer may be formed directly on the pixel electrodes ELT of each pixel PXL or may be formed on an insulating layer covering the pixel electrodes ELT. It is not particularly limited.
  • light conversion particles for example, light conversion particles for converting a color (or wavelength) of light emitted from the light emitting devices LD
  • a quantum dot of a desired color eg, a predetermined color
  • light scattering particles for increasing the utilization rate of light emitted from the light emitting devices LD
  • a desired color eg, a predetermined color
  • a light conversion layer including a color filter material of may be optionally further provided.
  • each of the alignment electrodes ALE and the first and second connection electrodes ALE5 and ALE6 has a multilayer structure including a first electrode layer and a second electrode layer stacked sequentially, and the first electrode layer is A material having a relatively high reflectance or a constant reflectance may be included, and the second electrode layer may include a material having a relatively high electrical conductivity or a low resistance material.
  • a fifth contact part CNT5 exposing the first electrode layer RMTL5 of the first connection electrode ALE5 is formed on the second electrode layer CMTL5 of the first connection electrode ALE5 , and the first pixel electrode ELT1 may contact side surfaces of the first electrode layer RMTL5 of the first connection electrode ALE5 and the second electrode layer CMTL5 of the first connection electrode ALE5 through the fifth contact portion CNT5 . Accordingly, the contact resistance between the first pixel electrode ELT1 and the first connection electrode ALE5 may be reduced, and defects caused by the contact resistance may be alleviated or prevented.
  • the first electrode layer may be disposed and the second electrode layer may not be disposed. Accordingly, the light emitted from the light emitting devices LD is reflected in the image display direction (eg, the third direction DR3 ) by the first electrode layer of the alignment electrodes ALE having a relatively high reflectance. , the light output rate of the pixel may be maintained.
  • the second electrode layer and the first insulating layer (and the second insulating layer) of the alignment electrodes ALE are batch patterned (or batch etched) during a manufacturing process, and thus, the alignment electrodes ALE on the patterns BNP. ) may coincide with or be aligned with the side surface of the second electrode layer and the side surface of the first insulating layer INS1 (and the second insulating layer INS2 ). That is, the manufacturing process of the display device may be more simplified.
  • 6A is a plan view illustrating an exemplary embodiment of a pad included in the display device of FIG. 2 .
  • the pad PAD connected to the data line DL is illustrated by way of example.
  • 6B is a cross-sectional view illustrating an embodiment of a pad taken along line V-V' of FIG. 6A.
  • the pad PAD is disposed in the pad area PDA and may be connected to the data line DL.
  • the base layer BSL, the buffer layer BFL, the gate insulating layer GI, the interlayer insulating layer ILD, the passivation layer PSV, the first insulating layer INS1, and the second insulating layer INS2 are shown in FIGS. 5A to 5C. Since the description has been made with reference, overlapping descriptions will not be repeated.
  • the data line DL may include a first metal layer MTL1 and a second metal layer MTL2 sequentially stacked on the interlayer insulating layer ILD.
  • the data line DL forms a double-layer structure or a multi-layer structure including the first metal layer MTL1 and the second metal layer MTL2 to reduce wiring resistance, and the first metal layer MTL1 and the second metal layer (MTL2) each may contain a material selected from copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), silver (Ag), and alloys thereof.
  • the first metal layer MTL1 may include titanium (Ti)
  • the second metal layer MTL2 may include copper (Cu).
  • the data line DL that is, the first and second metal layers MTL1 and MTL2 of the data line DL extending through the non-display area NA to the pad area PDA is a passivation layer PSV. It may be disposed at the bottom.
  • the pad PAD may include a pad connection electrode ALEP and a pad electrode ELTP.
  • the pad connection electrode ALEP may include a first electrode layer RMTLP and a second electrode layer CMTLP.
  • the first electrode layer RMTLP is disposed on the passivation layer PSV and the second metal layer MTL2
  • the second electrode layer CMTLP is disposed on the first electrode layer RMTLP
  • the pad electrode ELTP is disposed on the second It may be disposed on the insulating layer INS2 and the pad connection electrode ALEP.
  • the first electrode layer RMTLP, the second electrode layer CMTLP, and the pad electrode ELTP are the first electrode layer RMTL5 and the first connection electrode of the first connection electrode ALE5 described with reference to FIGS. 5A to 5C .
  • the second electrode layer CMTL5 and the first pixel electrode ELT1 of ALE5 may be substantially the same as or similar to each other. Accordingly, overlapping descriptions will not be repeated.
  • the first electrode layer RMTLP is formed through the same process as the first electrode layer RMTL5 of the first connection electrode ALE5 , and for example, the first electrode layer RMTLP may include aluminum (Al).
  • the second electrode layer CMTLP is formed through the same process as the second electrode layer CMTL5 of the first connection electrode ALE5 .
  • the second electrode layer CMTLP may include molybdenum (Mo).
  • Mo molybdenum
  • the pad electrode ELTP is formed through the same process as the first pixel electrode ELT1.
  • the pad electrode ELTP may include a transparent conductive material such as indium tin oxide (ITO). have.
  • an opening or a contact portion exposing the first electrode layer RMTLP may be formed in the second electrode layer CMTLP.
  • the pad electrode ELTP is in contact with the upper surface of the first electrode layer RMTLP through the opening (or the contact portion), and the side surface of the second electrode layer CMTLP and can be contacted
  • the contact resistance (and resistance-capacitance delay) between the pad electrode ELTP and the first and second electrode layers RMTLP and CMTLP is reduced, and defects due to the contact resistance This can be mitigated or prevented.
  • FIGS. 7A to 7G are cross-sectional views for explaining an exemplary embodiment of a method of manufacturing the display device of FIG. 2 . Sections corresponding to FIGS. 5A, 5B, 5C, and 6B are shown in each of FIGS. 7A to 7G .
  • a display device DD (refer to FIG. 2 ) is briefly illustrated centered on the display layer (DPL, see FIG. 5A ).
  • first, second, and third patterns BNP1 on the passivation film PSV; BNP2 and BNP3 are formed, and the first electrode layer and the second electrode layer may be sequentially formed or patterned on the first, second, and third patterns BNP1, BNP2, BNP3 and the passivation film PSV. .
  • first and second electrode layers are entirely formed on the passivation layer PSV, and first to fourth alignment electrodes ALE1 to ALE4 and first connection electrodes ALE5 separated from each other through patterning , and first and second electrode layers RMTLP and CMTLP of the pad PAD may be formed. Since the first electrode layer and the second electrode layer are collectively patterned, the second electrode layer may completely overlap the first electrode layer in the step of forming the first and second electrode layers.
  • FIGS. 4 and 6A The arrangement positions of the first to fourth alignment electrodes ALE1 to ALE4 , the first connection electrode ALE5 , and the first and second electrode layers RMTLP and CMTLP of the pad PAD are shown in FIGS. 4 and 6A . Since the description has been made with reference, overlapping descriptions will not be repeated.
  • a first insulating film INS1 is formed on the passivation film PSV to cover the patterned first and second electrode layers, and a bank ( INS1 ) is formed on the first insulating film INS1 .
  • BNK is formed, the light emitting devices LD are supplied and arranged on the first insulating layer INS1 , and cover the light emitting devices LD, the patterned first and second electrode layers, and the bank BNK.
  • the second insulating layer INS2 may be formed entirely on the passivation layer PSV.
  • the light emitting elements LD are prepared in a dispersed form in an appropriate solution (eg, a predetermined solution) and supplied to the light emitting area EA of the pixel area PXA through an inkjet printing method or a slit coating method.
  • an appropriate voltage eg, a predetermined voltage
  • an electric field is formed between the first and third alignment electrodes ALE1 and ALE3
  • the first light emitting device LD1 (and the second light emitting device LD2 (refer to FIG. 4 )) self-aligns between the first and third alignment electrodes ALE1 and ALE3 .
  • the first light emitting device LD4 (and the third light emitting device LD3 (refer to FIG. 4 )) self-aligns between the second and fourth alignment electrodes ALE2 and ALE4.
  • the solvent is evaporated or removed by other methods, and thus between the first and third alignment electrodes ALE1 and ALE3 and between the second and fourth alignment electrodes ALE2 and ALE2.
  • the light emitting elements LD may be stably arranged between the ALE4 ).
  • the first and second insulating layers INS1 and INS2 and the second electrode layer may be partially patterned.
  • a mask eg, photoresist
  • the second insulating layer INS2 illustrated in FIG. 7C may be formed to overlap the second insulating layer INS2 illustrated in FIG. 7C , and the second insulating layer INS2 exposed by the mask and the underlying components may be etched.
  • the first insulating layer INS1 and the second insulating layer INS2 include the same type of organic/inorganic insulating material
  • the first insulating layer INS1 and the second insulating layer INS2 are etched through a single etching process. This can be etched at the same time.
  • the second insulating layer INS2 may substantially completely overlap the first insulating layer INS1 .
  • the second electrode layer (for example, the second electrode layer CMTL2 of the first alignment electrode ALE1) includes molybdenum
  • the second electrode layer may be etched together with the first and second insulating layers INS1 and INS2 through one etching process using a fluorine-based gas.
  • the first and second insulating layers INS1 and INS2 and the second electrode layer may be etched through different etching processes using the same mask.
  • first and second insulating layers INS1 and INS2 and the second electrode layer are formed using the same mask, side surfaces of the first and second insulating layers INS1 and INS2 and the second electrode layer coincide with or align with each other. ) can be In some embodiments, a region of the first insulating layer INS1 positioned below (or under) the light emitting devices LD may not be etched by the light emitting devices LD, and the light emitting devices LD LD), the side surface of the first insulating layer INS1 may not coincide with the side surface of the second insulating layer INS2.
  • the second conductive layers CMTL1 to CMTRL4 corresponding to inclined surfaces of the first to fourth alignment electrodes ALE1 to ALE4 facing (or facing) the light emitting devices LD are formed. It may be selectively etched. Similarly, the second electrode layer CMTL3 of the third alignment electrode ALE3 may be etched in the separation area SPA (or the removal area RA). Also, in the separation area SPA, the second electrode layer CMTL5 of the first alignment electrode ALE5 may be etched to form a fifth contact portion CNT5 . Similarly, an opening (or a contact hole) may be formed in the second electrode layer CMTLP of the pad connection electrode ALEP in the pad area PDA.
  • an electrode layer ELT0 is entirely formed on the passivation layer PSV to cover the second insulating layer INS2 , and the first pixel electrode ELT1 shown in FIG. 7E ,
  • a mask PR (or a photoresist pattern) for forming the second pixel electrode ELT2 (and the fourth pixel electrode ELT4 (refer to FIG. 4 )) may be formed on the electrode layer ELT0.
  • a mask PR for the first pixel electrode ELT1 (refer to FIG. 7E ) in the separation area SPA and a mask PR for the pad electrode ELTP (refer to FIG. 7E ) in the pad area PDA are also formed.
  • the electrode layer ELT0 is etched based on the mask PR, and as shown in FIG. 7E , the first pixel electrode ELT1 , the second pixel electrode ELT2 (and the fourth pixel electrode ELT4 in FIG. 7E ). 4)), and a pad electrode ELTP may be formed.
  • the first pixel electrode ELT1 is in contact with the upper surface of the first electrode layer RMTL5 and the side surface of the second electrode layer CMTL5 of the first connection electrode ALE5 through the fifth contact portion CNT5. , the contact resistance of the first pixel electrode ELT1 may be reduced.
  • the pad electrode ELTP may be formed through an opening (or a contact hole) penetrating the first and second insulating layers INS1 and INS2 and the second electrode layer CMTLP of the pad connection electrode ALEP.
  • the upper surface of the first electrode layer RMTLP of the ALEP and the side surface of the second electrode layer CMTLP may be in contact with each other, and a contact resistance of the pad electrode ELTP may be reduced.
  • a third insulating layer INS3 is formed to cover the first pixel electrode ELT1 and the second pixel electrode ELT2 (and the fourth pixel electrode ELT4 (refer to FIG. 4 )).
  • the first pixel electrode ELT1 and the second pixel electrode ELT2 (and the fourth pixel electrode ELT4 ) are third and fifth A direct connection to the pixel electrodes ELT3 and ELT5 (ie, a short circuit) is prevented, and the third insulating layer INS3 includes the first pixel electrode ELT1 and the second pixel electrode ELT2 . (and the fourth pixel electrode ELT4 ).
  • the third insulating layer INS3 may not cover the first pixel electrode ELT1 or may not be disposed, and similarly, the pad area ( In the PDA), the third insulating layer INS3 may not cover the pad connection electrode ELTP.
  • a third pixel electrode ELT3 and a fifth pixel electrode ELT5 may be formed.
  • an electrode layer is formed on the entire passivation layer PSV, and a mask corresponding to the third pixel electrode ELT3 and the fifth pixel electrode ELT5 is formed, and the mask By etching the electrode layer using , a third pixel electrode ELT3 and a fifth pixel electrode ELT5 may be formed.
  • the first electrode layer RMTL3 of the third alignment electrode ALE3 in the removal area RA may be removed.
  • the third alignment electrode ALE3 is completely separated from the third alignment electrode ALE3 of the adjacent pixel PXL in the second direction DR2 in the separation area SPA.
  • the first to fourth alignment electrodes ALE1 to ALE4 may be separated simultaneously with the formation of the third pixel electrode ELT3 .
  • the first, second, and fourth alignment electrodes ALE1 , ALE2 , ALE4 are moved in the second direction DR2 . may be completely separated from the first, second, and fourth alignment electrodes ALE1, ALE2, and ALE4 of the adjacent pixel PXL.
  • FIG. 8A is a cross-sectional view illustrating another exemplary embodiment of a pixel taken along line I-I' of FIG. 4 .
  • FIG. 8A shows an example of circuit elements that may be disposed in the circuit layer PCL, and includes an arbitrary transistor M (eg, the second transistor M2 of FIGS. 3A to 3C ) not including the lower metal layer BML. )) is shown.
  • 8B is a cross-sectional view illustrating another exemplary embodiment of a pixel taken along line II-II′ of FIG. 4 . 8B shows a cross-section of the pixel PXL_1 including the contact part. Also, in FIG.
  • 8B as an example of circuit elements that may be disposed on the circuit layer PCL, a transistor connected to the first connection electrode ALE5_1 through the first contact portion CNT1 and including the lower metal layer BML.
  • M (for example, the first transistor M1 of FIGS. 3A to 3C ) is illustrated, as an example of a wiring that may be disposed in the circuit layer PCL, through the second contact part CNT2
  • the second power line PL2 connected to the second alignment electrode ALE2 is illustrated.
  • 8C is a cross-sectional view illustrating another embodiment of a pixel taken along line III-III' of FIG. 4 .
  • first to fourth alignment electrodes ALE1_1 to ALE4_1 and first and second connections Except for the electrodes ALE5_1 and ALE6_1 , the pixel PXL_1 of FIGS. 8A to 8C is substantially the same as or similar to the pixel PXL of FIGS. 5A to 5C , and thus the overlapping description will not be repeated.
  • First to fourth alignment electrodes ALE1_1 to ALE4_1 may be disposed on the patterns BNP.
  • the first to fourth alignment electrodes ALE1_1 to ALE4_1 may be disposed to be spaced apart from each other in each light emitting area EA.
  • the first and second connection electrodes ALE5_1 and ALE6_1 may be formed through the same process as that of the first to fourth alignment electrodes ALE1_1 to ALE4_1 .
  • each of the first and second connection electrodes ALE5_1 and ALE6_1 and the first to fourth alignment electrodes ALE1_1 to ALE4_1 may have a multilayer structure including a plurality of electrode layers.
  • each of the first and second connection electrodes ALE5_1 and ALE6_1 and the first to fourth alignment electrodes ALE1_1 to ALE4_1 may include a first electrode layer and a second electrode layer.
  • One of the first electrode layer and the second electrode layer may have a relatively high reflectance, and the other of the first electrode layer and the second electrode layer may have a relatively high electrical conductivity (or conductivity).
  • one of the first electrode layer and the second electrode layer is made of a material having a constant reflectance in order to allow light emitted from the light emitting elements LD to travel in the third direction DR3 (or the image display direction of the display device). and the other one of the first electrode layer and the second electrode layer may include a low-resistance material to reduce resistance (or contact resistance).
  • the first electrode layers RMTL1_1 to RMTL6_1 may have relatively high reflectance, and the second electrode layers CMTL1_1 to CMTL6_1 may have relatively high electrical conductivity.
  • the second electrode layers CMTL1 to CMTL6 are disposed on the first electrode layers RMTL1 to RMTL6 , but in FIGS. 8A to 8C , the first electrode layer is on the second electrode layers CMTL1_1 to CMTL6_1 .
  • RMTL1_1 to RMTL6_1 may be arranged.
  • the first electrode layers RMTL1_1 to RMTL6_1 may include aluminum (Al)
  • the second electrode layers CMTL1_1 to CMTL6_1 may include titanium (Ti) or molybdenum (Mo).
  • the fifth contact portion CNT5 exposing the second electrode layer CMTL5_1 of the first connection electrode ALE5_1 may be formed on the first electrode layer RMTL5_1 of the first connection electrode ALE5_1 .
  • the first pixel electrode ELT1_1 contacts the upper surface of the second electrode layer CMTL5_1 of the first connection electrode ALE5_1 through the fifth contact part CNT5, and also The first connection electrode ALE5_1 may contact a side surface of the first electrode layer RMTL5_1 .
  • the first pixel electrode ELT1_1 and the first connection electrode ALE5_1 may decrease the contact resistance and resistance-capacitance between them.
  • the sixth contact portion CNT6 exposing the second electrode layer CMTL6_1 of the second connection electrode ALE6_1 may be formed on the first electrode layer RMTL6_1 of the second connection electrode ALE6_1 .
  • the second pixel electrode ELT2_1 contacts the upper surface of the second electrode layer CMTL6_1 of the second connection electrode ALE6_1 through the sixth contact part CNT6, and also The second connection electrode ALE6_1 may contact a side surface of the first electrode layer RMTL6_1 .
  • the first electrode layers RMTL1_1 to RMTL6_1 may substantially completely overlap the second electrode layers CMTL1_1 to CMTL6_1 .
  • Some of the second electrode layers CMTL1 to CMTL6 described with reference to FIGS. 5A to 5C are selectively etched to expose some of the first electrode layers RMTL1 to RMTL6, but in FIGS. 8A to 8C , the first electrode layer The RMTL1_1 to RMTL6_1 may overlap the second electrode layers CMTL1_1 to CMTL6_1 except for the fifth and sixth contact parts CNT5 and CNT6 .
  • the first electrode layers RMTL1_1 to RMTL6_1 having a relatively high reflectivity are disposed on the second electrode layers CMTL1_1 to CMTL6_1, the first electrode layers RMTL1_1 to RMTL6_1 (or the second electrode layers CMTL1_1 to CMTL6_1) ) may not be required for selective etching.
  • a first insulating layer INS1 may be disposed on the first and second connection electrodes ALE5_1 and ALE6_1 and the alignment electrodes ALE.
  • the first insulating layer INS1 may be entirely disposed on the passivation layer PSV to cover the first and second connection electrodes ALE5_1 and ALE6_1 and the alignment electrodes ALE.
  • a bank BNK may be disposed on the first insulating layer INS1 .
  • the light emitting devices LD are disposed on the first insulating layer INS1 .
  • a second insulating layer INS2 may be disposed on one region of the light emitting devices LD.
  • the third pixel electrode ELT3_1 is disposed on the second end of the first light emitting device LD1 and may be in contact with the second end of the first light emitting device LD1 . Also, as described with reference to FIG. 4 , the third pixel electrode ELT3_1 may be disposed on the first end of the second light emitting device LD2 and may be in contact with the first end of the second light emitting device LD2 . have. That is, the third pixel electrode ELT3_1 may electrically connect the second end of the first light emitting element LD1 and the first end of the second light emitting element LD2 .
  • the fifth pixel electrode ELT5_1 is disposed on the first end of the fourth light emitting element LD4 and may contact the first end of the fourth light emitting element LD4 . Also, as described with reference to FIG. 4 , the fifth pixel electrode ELT5_1 may be disposed on the second end of the third light emitting device LD3 and may be in contact with the second end of the third light emitting device LD3 . have. That is, the fifth pixel electrode ELT5_1 may electrically connect the second end of the third light emitting element LD3 and the first end of the fourth light emitting element LD4 . The fifth pixel electrode ELT5_1 may not be electrically connected to the fourth alignment electrode ALE4_1 , but is not limited thereto. For example, the fifth pixel electrode ELT5_1 passes through the first insulating layer INS1 . It may also contact the fourth alignment electrode ALE4_1 through a contact hole.
  • the third insulating layer INS3 may be disposed on the third pixel electrode ELT3_1 and the fifth pixel electrode ELT5_1 .
  • the third insulating layer INS3 covers the third pixel electrode ELT3_1 and the fifth pixel electrode ELT5_1 , and the third pixel electrode ELT3_1 and the fifth pixel electrode ELT5_1 include the first pixel electrode ELT1_1 and Direct connection to the second pixel electrode ELT2_1 (and the fourth pixel electrode ELT4 (refer to FIG. 4 )) (ie, a short circuit) may be prevented.
  • the third pixel electrode ELT3_1 and the fifth pixel electrode ELT5_1 are connected to the first pixel electrode ELT1_1 and the second pixel electrode ELT2_1 (and the fourth pixel electrode ELT4) through the third insulating layer INS3 . ) and can be insulated from
  • the third insulating layer INS3 (and the second insulating layer INS2 ) may not be disposed in the isolation area SPA, but is not limited thereto, and for example, shown in FIG. 5C . As described above, the third insulating layer INS3 (and/or the second insulating layer INS2 ) may be disposed in the isolation area SPA.
  • a first pixel electrode ELT1_1 and a second pixel electrode ELT2_1 (and a fourth pixel electrode ELT4 (refer to FIG. 4 )) may be disposed on the third insulating layer INS3 .
  • the first pixel electrode ELT1_1 may be disposed on the first end of the first light emitting device LD1 and the first connection electrode ALE5_1 .
  • the first pixel electrode ELT1_1 may electrically connect the first end of the first light emitting device LD1 and the first connection electrode ALE5_1 .
  • the first pixel electrode ELT1_1 may be spaced apart from the first alignment electrode ALE1_1 by the first insulating layer INS1 and the third insulating layer INS3 and may not be electrically connected to the first alignment electrode ALE1_1 .
  • the second pixel electrode ELT2_1 may be disposed on the second end of the fourth light emitting device LD4 and the second connection electrode ALE6_1 .
  • the second pixel electrode ELT2_1 may electrically connect the second end of the fourth light emitting element LD4 to the second connection electrode ALE6_1 .
  • the second pixel electrode ELT2_1 may be spaced apart from the second alignment electrode ALE2_1 by the first insulating layer INS1 and the third insulating layer INS3 and may not be electrically connected to the second alignment electrode ALE2_1 .
  • each of the first to fourth alignment electrodes ALE1_1 to ALE4_1 and the first and second connection electrodes ALE5_1 and ALE6_1 has a multilayer structure including a second electrode layer and a first electrode layer sequentially stacked , the second electrode layer may include a material having relatively high electrical conductivity or a low resistance material, and the first electrode layer may include a material having a relatively large reflectance or a constant reflectance.
  • a fifth contact portion CNT5 exposing the second electrode layer CMTL5_1 of the first connection electrode ALE5_1 is formed on the first electrode layer RMTL5_1 of the first connection electrode ALE5_1 , and the first pixel electrode ELT1_1 may contact side surfaces of the second electrode layer CMTL5_1 of the first connection electrode ALE5_1 and the first electrode layer RMTL5_1 of the first connection electrode ALE5 through the fifth contact portion CNT5 . Accordingly, the contact resistance between the first pixel electrode ELT1_1 and the first connection electrode ALE5_1 is reduced, and defects caused by the contact resistance may be alleviated or prevented.
  • FIG. 8D is a cross-sectional view illustrating another embodiment of the pad taken along line V-V' of FIG. 6A.
  • FIG. 8D shows a diagram corresponding to FIG. 6B .
  • the pad PAD_1 of FIG. 8D is substantially the same as or similar to the pad PAD of FIG. 6B . not to repeat.
  • the pad PAD_1 may include a pad connection electrode ALEP_1 and a pad electrode ELTP_1 .
  • the pad connection electrode ALEP_1 may include a second electrode layer CMTLP_1 and a first electrode layer RMTLP_1 that are sequentially stacked.
  • the second electrode layer CMTLP_1 is disposed on the passivation layer PSV and the second metal layer MTL2
  • the first electrode layer RMTLP_1 is disposed on the second electrode layer CMTLP_1
  • the pad electrode ELTP_1 is disposed on the first It may be disposed on the insulating layer INS1 and the pad connection electrode ALEP_1 .
  • the first electrode layer RMTLP_1 is formed through the same process as the first electrode layer RMTL5_1 of the first connection electrode ALE5_1 (refer to FIG. 8B ).
  • the first electrode layer RMTLP_1 includes aluminum (Al). can do.
  • the second electrode layer CMTLP_1 is formed through the same process as the second electrode layer CMTL5_1 of the first connection electrode ALE5_1.
  • the second electrode layer CMTLP_1 is made of titanium (Ti) or molybdenum (Mo). may include
  • the pad electrode ELTP_1 is formed through the same process as the first pixel electrode ELT1_1 (refer to FIG. 8B ).
  • the pad electrode ELTP_1 is formed of a transparent conductive material such as indium tin oxide (ITO). may include.
  • an opening or a contact portion exposing the second electrode layer CMTLP_1 may be formed in the first electrode layer RMTLP_1 .
  • the pad electrode ELTP_1 is in contact with the upper surface of the second electrode layer CMTLP_1 through the opening (or the contact portion), and the side surface of the first electrode layer RMTLP_1 and can be contacted
  • the contact resistance (and resistance-capacitance delay) between the pad electrode ELTP_1 and the pad connection electrode ALEP_1 is reduced, and defects due to the contact resistance can be alleviated or prevented. have.
  • the present invention is not limited thereto, and the pad electrode ELTP_1 and the pad connection electrode ALEP_1 are not limited thereto.
  • at least one insulating layer eg, the second insulating layer INS2 illustrated in FIG. 6B ) may be further disposed therebetween.
  • FIG. 8E is a cross-sectional view illustrating another embodiment of the pad taken along line V-V' of FIG. 6A.
  • FIG. 8E is a diagram corresponding to FIG. 8D .
  • the pad connection electrode ALEP_2 includes only the second electrode layer CMTLP_1
  • the pad PAD_2 of FIG. 8E is substantially the same as the pad PAD_1 of FIG. 8D , or Since they are similar, overlapping descriptions will not be repeated.
  • the second electrode layer CMTLP_1 may be disposed on the second metal layer MTL2 (and the passivation layer PSV), and the pad electrode ELTP_1 may be disposed on the second electrode layer CMTLP_1 .
  • the second electrode layer CMTLP_1 is formed through the same process as the second electrode layer CMTL5_1 of the first connection electrode ALE5_1 (refer to FIG. 8B ).
  • the second electrode layer CMTLP_1 includes molybdenum (Mo). can do.
  • the pad electrode ELTP_1 is formed through the same process as the first pixel electrode ELT1_1 (refer to FIG. 8B ).
  • the pad electrode ELTP_1 is formed of a transparent conductive material such as indium tin oxide (ITO). may include.
  • a first electrode layer RMTLP_1 overlapping the first insulating layer INS1 may exist while the first insulating layer INS1 partially covers the pad connection electrode ALEP_1 .
  • the first insulating layer INS1_1 does not cover the pad connection electrode ALEP_2
  • the first insulating layer All of the first electrode layer exposed by INS1_1 may be removed, and the pad connection electrode ALEP_2 may include only the second electrode layer CMTLP_1 .
  • the third insulating layer INS3 may be disposed on the second electrode layer CMTLP_1 , and an opening or a contact portion exposing the second electrode layer CMTLP_1 may be formed in the third insulating layer INS3 .
  • the pad electrode ELTP_1 may contact the second electrode layer CMTLP_1 through the opening of the third insulating layer INS3 . Since the pad electrode ELTP_1 is in contact with the second electrode layer CMTLP_1 , the contact resistance (and resistance-capacitance delay) between the pad electrode ELTP_1 and the pad connection electrode ALEP_2 is reduced, and defects caused by the contact resistance are alleviated. or can be prevented.
  • FIGS. 9A to 9G are cross-sectional views illustrating another exemplary embodiment of a method of manufacturing the display device of FIG. 2 .
  • a cross section corresponding to FIGS. 8A, 8C, and 8D is shown in each of FIGS. 9A to 9G .
  • 9A to 9G a display device DD (refer to FIG. 2 ) is briefly illustrated centering on a display layer (DPL, see FIG. 8A ).
  • first, second, and third patterns BNP1 on the passivation film PSV; BNP2 and BNP3 are formed, and the first electrode layer and the second electrode layer may be sequentially formed or patterned on the first, second, and third patterns BNP1, BNP2, BNP3 and the passivation film PSV. .
  • FIGS. 4 and 8A The arrangement positions of the first to fourth alignment electrodes ALE1_1 to ALE4_1, the first connection electrode ALE5_1, and the first and second electrode layers RMTLP_1 and CMTLP_1 of the pad PAD_1 are shown in FIGS. 4 and 8A . Since the description has been made with reference, overlapping descriptions will not be repeated.
  • a first insulating layer INS1 may be formed or patterned to cover the passivation layer PSV between the first to third patterns BNP1 to BNP3 .
  • the first insulating layer INS1 may be formed to cover the entire emission area EA.
  • the removal area RA and portions of the insulating layer INS1 corresponding to the contact part may be removed, and a part of the insulating layer INS1 corresponding to the contact part may also be removed from the pad area PDA.
  • a bank BNK is formed on the first insulating layer INS1 (or the passivation layer PSV), and the light emitting devices LD are supplied and disposed on the first insulating layer INS1 . They are aligned, and a second insulating layer INS2 may be formed or patterned on the light emitting devices LD.
  • the light emitting devices LD (for example, the first to fourth light emitting devices LD1 to LD4) are disposed between the first and third alignment electrodes ALE1_1 and ALE3_1 and between the second and fourth alignment electrodes ALE1_1 and ALE3_1. It can be arranged between ALE2_1 and ALE4_1).
  • an electrode layer ELT0 is completely formed on the passivation layer PSV to cover the second insulating layer INS2 , and the third pixel electrode ELT3_1 shown in FIG. 9E ,
  • a mask PR (or a photoresist pattern) for forming the fifth pixel electrode ELT5_1 may be formed on the electrode layer ELT0. Separate masks may not be formed in the separation area SPA and the pad area PDA.
  • the electrode layer ELT0 is etched based on the mask PR to form a third pixel electrode ELT3_1 and a fifth pixel electrode ELT5_1 as shown in FIG. 9E .
  • the third pixel electrode ELT3_1 contacts the third alignment electrode ALE3_1 through the contact hole. can do.
  • the fifth pixel electrode ELT5_1 may also contact the fourth alignment electrode ALE4_1 through a contact hole.
  • the first electrode layer RMTL3_1 of the third alignment electrode ALE3_1 may be partially etched in the separation area SPA.
  • the first electrode layer RMTL5_1 of the first connection electrode ALE5_1 may be partially etched to form a fifth contact portion CNT5 on the first electrode layer RMTL5_1 of the first connection electrode ALE5_1 .
  • the present invention is not limited thereto.
  • the electrode layer exposed to the outside may be etched in stages while performing development and cleaning processes for forming the first insulating layer INS1 , the bank BNK, and the second insulating layer INS2 .
  • a portion of the first electrode layer RMTL3_1 of the third alignment electrode ALE3_1 (that is, a portion corresponding to the separation region RA) in the separation area SPA is formed through the developing and cleaning processes. It can be etched in stages.
  • the first electrode layer RMTL5_1 (ie, a portion corresponding to the fifth contact portion CNT5 ) of the first connection electrode ALE5_1 may be etched stepwise through the developing and cleaning processes.
  • the first insulating film ( The INS1 may be disposed substantially entirely in the light emitting area EA.
  • a third insulating layer INS3 may be formed to cover the third pixel electrode ELT3_1 and the fifth pixel electrode ELT5_1 .
  • a first pixel electrode ELT1_1 , a second pixel electrode ELT2_1 (and a fourth pixel electrode ELT4 (refer to FIG. 4 )), and a pad electrode ELTP_1 may be formed. have.
  • an electrode layer is entirely formed on the passivation film PSV, and corresponding to the first pixel electrode ELT1_1 , the second pixel electrode ELT2_1 , and the pad electrode ELTP_1 .
  • a mask is formed, and by etching the electrode layer using the mask, a first pixel electrode ELT1_1 , a second pixel electrode ELT2_1 , and a pad electrode ELTP_1 may be formed.
  • the first pixel electrode ELT1_1 contacts the upper surface of the second electrode layer CMTL5_1 of the first connection electrode ALE5_1 and the side surface of the first electrode layer RMTL5_1 through the fifth contact part CNT5. , the contact resistance of the first pixel electrode ELT1_1 may be reduced.
  • the pad electrode ELTP_1 may be formed through an opening (or a contact hole) penetrating the first insulating layers INS1 and the first electrode layer RMTLP_1 of the pad connection electrode ALEP_1 .
  • the upper surface of the second electrode layer CMTLP_1 and the side surface of the first electrode layer RMTLP_1 are in contact, and contact resistance of the pad electrode ELTP_1 may be reduced.
  • the second electrode layer CMTL3_1 of the third alignment electrode ALE3_1 in the removal area RA may be removed.
  • the third alignment electrode ALE3_1 may be completely separated from the third alignment electrode ALE3_1 of the adjacent pixel PXL in the separation area SPA. That is, the first to fourth alignment electrodes ALE1_1 to ALE4_1 may be separated at the same time as the first pixel electrode ELT1_1 is formed.
  • FIG. 10A is a cross-sectional view illustrating another embodiment of a pixel taken along line I-I' of FIG. 4 .
  • FIG. 10A is a diagram corresponding to FIG. 8A .
  • 10B is a cross-sectional view illustrating another embodiment of a pixel taken along line II-II' of FIG. 4 .
  • FIG. 10B is a diagram corresponding to FIG. 8B .
  • 10C is a cross-sectional view illustrating another embodiment of a pixel taken along line III-III' of FIG. 4 .
  • first, second, fourth, and fifth pixel electrodes ELT1_2 to ELT5_2 Except for , the pixel PXL_2 of FIGS. 10A to 10C is substantially the same as or similar to the pixel PXL_1 of FIGS. 8A to 8C , and thus the overlapping description will not be repeated.
  • First to fourth alignment electrodes ALE1_1 to ALE4_1 may be disposed on the first to third patterns BNP1 to BNP3 .
  • the first and second connection electrodes ALE5_1 and ALE6_1 may be formed through the same process as that of the first to fourth alignment electrodes ALE1_1 to ALE4_1 .
  • the first and second connection electrodes ALE5_1 and ALE6_1 and the first to fourth alignment electrodes ALE1_1 to ALE4_1 are sequentially stacked second electrode layers CMTL1_1 to CMTL6_1 and first electrode layers RMTL1_1 to RMTL6_1 may include.
  • the first electrode layers RMTL1_1 to RMTL6_1 may have relatively high reflectance
  • the second electrode layers CMTL1_1 to CMTL6_1 may have relatively high electrical conductivity.
  • the first electrode layers RMTL1_1 to RMTL6_1 may include aluminum (Al)
  • the second electrode layers CMTL1_1 to CMTL6_1 may include molybdenum (Mo).
  • a fifth contact portion CNT5 exposing the second electrode layer CMTL5_1 of the first connection electrode ALE5_1 may be formed on the first electrode layer RMTL5_1 of the first connection electrode ALE5_1 .
  • the first pixel electrode ELT1_2 contacts the upper surface of the second electrode layer CMTL5_1 of the first connection electrode ALE5_1 through the fifth contact part CNT5 and also The first connection electrode ALE5_1 may contact a side surface of the first electrode layer RMTL5_1 .
  • the sixth contact portion CNT6 exposing the second electrode layer CMTL6_1 of the second connection electrode ALE6_1 may be formed on the first electrode layer RMTL6_1 of the second connection electrode ALE6_1 .
  • the second pixel electrode ELT2_2 contacts the upper surface of the second electrode layer CMTL6_1 of the second connection electrode ALE6_1 through the sixth contact part CNT6 and also The second connection electrode ALE6_1 may contact a side surface of the first electrode layer RMTL6_1 .
  • a first insulating layer INS1 may be disposed on the first and second connection electrodes ALE5 and ALE6 and the alignment electrodes ALE.
  • a bank BNK may be disposed on the first insulating layer INS1 .
  • the light emitting devices LD are disposed on the first insulating layer INS1 .
  • a second insulating layer INS2 may be disposed on one region of the light emitting devices LD.
  • the first pixel electrode ELT1_2 may be disposed on the first end of the first light emitting device LD1 and the first connection electrode ALE5_1 .
  • the first pixel electrode ELT1_2 may electrically connect the first end of the first light emitting device LD1 and the first connection electrode ALE5_1 .
  • the second pixel electrode ELT2_2 may be disposed on the second end of the fourth light emitting device LD4 and the second connection electrode ALE6_1 .
  • the second pixel electrode ELT2_2 may electrically connect the second end of the fourth light emitting device LD4 and the second connection electrode ALE6_1 .
  • the third insulating layer INS3 may be disposed on the first pixel electrode ELT1_2 and the second pixel electrode ELT2_2 (and the fourth pixel electrode ELT4 (refer to FIG. 4 )).
  • the third insulating layer INS3 covers the first pixel electrode ELT2_2 and the second pixel electrode ELT2_2 , and the first pixel electrode ELT1_2 and the second pixel electrode ELT2_2 include the third pixel electrode ELT3_1 and A direct connection to the fifth pixel electrode ELT5_1 (ie, a short circuit) may be prevented.
  • the third insulating layer INS3 may not be disposed in the isolation area SPA, but is not limited thereto.
  • the third insulating layer INS3 . may be disposed in the separation area SPA.
  • a third pixel electrode ELT3_2 and a fifth pixel electrode ELT5_2 may be disposed on the third insulating layer INS3 .
  • the third pixel electrode ELT3_2 is disposed on the second end of the first light emitting element LD1 and may contact the second end of the first light emitting element LD1 . Also, as described with reference to FIG. 4 , the third pixel electrode ELT3_2 is disposed on the first end of the second light emitting device LD2 and may contact the first end of the second light emitting device LD2 . have. That is, the third pixel electrode ELT3_2 may electrically connect the second end of the first light emitting element LD1 and the first end of the second light emitting element LD2 .
  • the fifth pixel electrode ELT5_2 is disposed on the first end of the fourth light emitting device LD4 and may be in contact with the first end of the fourth light emitting device LD4 . Also, as described with reference to FIG. 4 , the fifth pixel electrode ELT5_2 is disposed on the second end of the third light emitting device LD3 and may contact the second end of the third light emitting device LD3 . have. That is, the fifth pixel electrode ELT5_1 may electrically connect the second end of the third light emitting element LD3 and the first end of the fourth light emitting element LD4 .
  • the first pixel electrode ELT1_1 and the second pixel electrode ELT2_1 disposed on the third insulating layer INS3 are connected through the fifth contact part CNT5 and the sixth contact part CNT6 .
  • the first pixel electrode ELT1_2 and the second pixel electrode ELT2_2 contact the first connection electrode ALE5_1 and the second connection electrode ALE6_1 and are disposed under the third insulating layer INS3 in FIGS. 10A to 10C .
  • ) may contact the first connection electrode ALE5_1 and the second connection electrode ALE6_1 through the fifth contact part CNT5 and the sixth contact part CNT6 .
  • FIG. 10D is a cross-sectional view illustrating another embodiment of the pad taken along line V-V' of FIG. 6A.
  • FIG. 10D is a diagram corresponding to FIG. 8D .
  • the pad PAD_2 of FIG. 10D is substantially the same as or similar to the pad PAD_1 of FIG. 8D , and thus the overlapping description will not be repeated.
  • the pad PAD_1 may include a pad connection electrode ALEP_1 and a pad electrode ELTP_1 .
  • the pad connection electrode ALEP_1 may include a second electrode layer CMTLP_1 and a first electrode layer RMTLP_1 that are sequentially stacked.
  • the pad PAD_2 may include a pad connection electrode ALEP_1 and a pad electrode ELTP_2 .
  • the pad connection electrode ALEP_1 may include a second electrode layer CMTLP_1 and a first electrode layer RMTLP_1 that are sequentially stacked.
  • the second electrode layer CMTLP_1 is disposed on the passivation layer PSV and the second metal layer MTL2
  • the first electrode layer RMTLP_1 is disposed on the second electrode layer CMTLP_1
  • the pad electrode ELTP_2 is disposed on the first It may be disposed on the insulating layer INS1 and the pad connection electrode ALEP_1 .
  • the first electrode layer RMTLP_1 is formed through the same process as the first electrode layer RMTL5_1 of the first connection electrode ALE5_1 (refer to FIG. 10B ).
  • the first electrode layer RMTLP_1 includes aluminum (Al). can do.
  • the second electrode layer CMTLP_1 is formed through the same process as the second electrode layer CMTL5_1 of the first connection electrode ALE5_1 .
  • the second electrode layer CMTLP_1 may include molybdenum (Mo).
  • the pad electrode ELTP_2 is formed through the same process as the first pixel electrode ELT1_2 (refer to FIG. 10B ).
  • the pad electrode ELTP_2 is formed of a transparent conductive material such as indium tin oxide (ITO). may include
  • an opening or a contact portion exposing the second electrode layer CMTLP_1 may be formed in the first electrode layer RMTLP_1 .
  • the pad electrode ELTP_2 is in contact with the upper surface of the second electrode layer CMTLP_1 through the opening (or the contact portion), and the side surface of the first electrode layer RMTLP_1 and can be contacted
  • FIGS. 11A to 11E are cross-sectional views for explaining another exemplary embodiment of a method of manufacturing the display device of FIG. 2 .
  • a cross section corresponding to FIGS. 10A to 10D is shown in each of FIGS. 11A to 11E .
  • the display device DD (refer to FIG. 2 ) is schematically illustrated with the display layer DPL (refer to FIG. 10A ) as the center.
  • first, second, and third patterns BNP1, BNP2 and BNP3 are formed, and the first electrode layer and the second electrode layer may be sequentially formed or patterned on the first, second, and third patterns BNP1, BNP2, BNP3 and the passivation film PSV.
  • the arrangement positions of the first to fourth alignment electrodes ALE1_1 to ALE4_1 , the first connection electrode ALE5_1 , and the first and second electrode layers RMTLP_1 and CMTLP_1 of the pad PAD_2 are shown in FIGS. 4 and 10A . Since the description has been made with reference, overlapping descriptions will not be repeated.
  • a first insulating layer INS1 may be formed or patterned between the first to third patterns BNP1 to BNP3 to cover the passivation layer PSV.
  • the first insulating layer INS1 may be formed to cover the entire emission area EA.
  • the removal area RA and portions of the insulating layer INS1 corresponding to the contact part may be removed, and a part of the insulating layer INS1 corresponding to the contact part may also be removed from the pad area PDA.
  • the first electrode layers RMTL3_1 , RMTL5_1 , and RMTLP_1 exposed by the first insulating layer INS1 may be partially removed.
  • the first electrode layers RMTL3_1 , RMTL5_1 , and RMTLP_1 exposed to a chemical solution or gas used for etching the first insulating layer INS1 may be partially removed, and also during the cleaning process after etching (eg, For example, the first electrode layers RMTL3_1 , RMTL5_1 , and RMTLP_1 exposed by the first insulating layer INS1 may be partially removed (by organic cleaning).
  • a bank BNK may be formed on the first insulating layer INS1 (or the passivation layer PSV).
  • the first electrode layers RMTL3_1 and RMTL5_1 exposed by the first insulating layer INS1 . , RMTLP_1) may be partially removed.
  • the light emitting devices LD may be supplied and aligned on the first insulating layer INS1 , and a second insulating layer INS2 may be formed or patterned on the light emitting devices LD. have.
  • the second insulating layer INS2 in the process of patterning the second insulating layer INS2 , similarly to the process of removing a portion of the first insulating layer INS1 , the second insulating layer INS2 (and the first insulating layer INS1 )
  • the exposed first electrode layers RMTL3_1 , RMTL5_1 , and RMTLP_1 may be partially removed.
  • the first insulating layer INS1 (and the second insulating layer INS2 ) through development and cleaning processes for forming the first insulating layer INS1 , the bank BNK, and the second insulating layer IN2 are performed. ), the first electrode layers RMTL3_1 , RMTL5_1 , and RMTLP_1 are removed in stages, and a contact part exposing the second electrode layers CMTL3_1 , CMTL5_1 and CMTLP_1 to the first electrode layers RMTL3_1 , RMTL5_1 , RMTLP_1 . Or an opening may be formed.
  • a portion of the first electrode layer RMTL3_1 of the third alignment electrode ALE3_1 (that is, a portion corresponding to the separation region RA) in the separation area SPA is formed through the developing and cleaning processes. It can be etched in stages.
  • the first electrode layer RMTL5_1 (ie, a portion corresponding to the fifth contact portion CNT5 ) of the first connection electrode ALE5_1 may be etched stepwise through the developing and cleaning processes.
  • an electrode layer ELT0 is completely formed on the passivation layer PSV to cover the second insulating layer INS2 , and the first pixel electrode ELT1_2 shown in FIG. 10E and A mask PR (or a photoresist pattern) for forming the second pixel electrode ELT2_2 (and the fourth pixel electrode ELT4 (refer to FIG. 4 )) may be formed on the electrode layer ELT0.
  • a separate mask may not be formed in the separation area SPA.
  • the electrode layer ELT0 is etched based on the mask PR to form a first pixel electrode ELT1_2 and a second pixel electrode ELT2_2 as shown in FIG. 11E .
  • a third insulating layer INS3 is formed to cover the first pixel electrode ELT1_2 and the second pixel electrode ELT2_2 , and thereafter, as described with reference to FIG. 7G , A third pixel electrode ELT3_2 and a fifth pixel electrode ELT5_2 are formed on the third insulating layer INS3 , and accordingly, the pixel PXL_2 of FIGS. 10A to 10C and the pad PAD_2 of FIG. 10D are formed.
  • the first insulating layer INS1 (and the second insulating layer INS2) is applied to the first insulating layer INS1 (and the second insulating layer INS2) through development and cleaning processes to form the first insulating layer INS1, the bank BNK, and the second insulating layer IN2.
  • the ELT2_2 contacts the first connection electrode ALE5_1 and the second connection electrode ALE6_1 through the fifth contact part CNT5 and the sixth contact part CNT6 , and as shown in FIG. 10D , the first pixel
  • the pad electrode ELTP_2 formed through the same process as the electrode ELT1_2 may contact the top surface of the second electrode layer CMTLP_1 and the side surface of the first electrode layer RMTLP_1 .

Abstract

표시 장치는, 제1 패턴 및 제2 패턴 사이에 정렬되는 제1 발광 소자; 제1 패턴 상에 위치하며 제1 발광 소자와 마주하는 제1 경사면을 가지는 제1 정렬 전극; 제1 정렬 전극과 동일한 층에 배치되는 제1 연결 전극; 및 제1 발광 소자의 양 단부들에 각각 연결되는 제1 전극 및 제2 전극을 포함한다. 제1 정렬 전극 및 제1 연결 전극 각각은 순차 적층된 제1 전극층 및 제2 전극층을 포함하며, 제1 연결 전극의 제2 전극층에는 제1 전극층을 노출시키는 컨택홀이 형성되고, 제1 전극은 컨택홀을 통해 제1 연결 전극의 제1 전극층과 제1 연결 전극의 제2 전극층의 측면과 접촉한다.

Description

표시 장치 및 표시 장치의 제조 방법
본 발명의 실시예는 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 과제는, 전극들의 접촉 저항 및 저항-커패시턴스(resistive-capacitive; RC) 지연을 감소시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 표시 장치는, 발광 영역 및 상기 발광 영역을 둘러싸는 비발광 영역; 상기 발광 영역에서 상호 이격되는 제1 패턴 및 제2 패턴; 상기 제1 패턴 및 상기 제2 패턴 사이에 정렬되는 제1 발광 소자; 상기 제1 패턴 상에 위치하며 상기 제1 발광 소자의 제1 단부와 마주하는 제1 경사면을 가지는 제1 정렬 전극; 상기 제1 정렬 전극과 동일한 층에 배치되는 제1 연결 전극; 상기 제1 발광 소자의 상기 제1 단부에 전기적으로 연결되는 제1 전극; 상기 제1 발광 소자의 제2 단부에 전기적으로 연결되는 제2 전극; 및 상기 비발광 영역에 제공되며 상기 발광 영역을 정의하는 뱅크를 포함한다. 상기 제1 정렬 전극 및 상기 제1 연결 전극 각각은 순차 적층된 제1 전극층 및 제2 전극층을 포함하며, 상기 제1 연결 전극의 상기 제2 전극층에는 상기 제1 전극층을 노출시키는 컨택홀이 형성되고, 상기 제1 전극은 상기 컨택홀을 통해 상기 제1 연결 전극의 상기 제1 전극층과 상기 제1 연결 전극의 상기 제2 전극층의 측면과 접촉한다.
일 실시예에서, 상기 제1 전극은 상기 제1 연결 전극을 통해 트랜지스터 또는 전원선과 전기적으로 연결될 수 있다.
일 실시예에서, 상기 제1 전극층의 반사율은 상기 제2 전극층의 반사율보다 크고, 상기 제2 전극층의 전기전도도는 상기 제1 전극층의 전기전도도보다 클 수 있다.
일 실시예에서, 상기 제1 전극층은 알루미늄을 포함하고, 상기 제2 전극층은 몰리브덴을 포함할 수 있다.
일 실시예에서, 상기 제1 정렬 전극의 상기 제1 경사면에서, 상기 제2 전극층에 의해 상기 제1 전극층이 노출될 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 정렬 전극 및 상기 제1 전극 사이에 상기 표시 장치의 두께 방향으로 상기 제1 발광 소자와 중첩하는 위치에 배치되는 제1 절연막을 더 포함하고, 상기 제1 패턴 상에서, 상기 제1 절연막의 측면은 상기 제1 정렬 전극의 상기 제2 전극층의 측면과 동일한 평면에 위치할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제2 패턴 상에 위치하며 상기 제1 발광 소자의 상기 제2 단부와 마주하는 제2 경사면을 가지는 제2 정렬 전극을 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 비발광 영역을 사이에 두고 상기 발광 영역으로부터 이격된 분리 영역을 더 포함하고, 상기 분리 영역은 상기 뱅크에 의해 정의되며, 상기 제1 연결 전극은 상기 분리 영역에 위치할 수 있다.
일 실시예에서, 상기 제2 전극은 절연막을 사이에 두고 상기 제1 전극과 다른 층에 배치될 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 패턴과 상기 제2 패턴의 사이에 정렬된 제2 발광 소자; 상기 제1 전극과 상기 제2 전극의 사이에 위치하며 상기 제1 및 제2 발광 소자들을 통해 상기 제1 및 제2 전극들의 사이에 전기적으로 연결되는 제3 전극; 및 상기 제2 패턴의 일 영역과 중첩하는 제3 정렬 전극을 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제2 패턴을 사이에 개재하고 상기 제1 패턴과 마주하는 제3 패턴; 상기 제3 패턴 상에 위치하는 제4 정렬 전극; 각각이 상기 제2 패턴과 상기 제3 패턴의 사이에 정렬되는 제3 발광 소자 및 제4 발광 소자; 상기 제2 및 제3 전극들의 사이에 전기적으로 연결되는 제4 전극; 및 상기 제2 및 제4 전극들의 사이에 전기적으로 연결되는 제5 전극을 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역, 및 상기 비표시 영역에 형성되는 패드를 더 포함하고, 상기 표시 영역은 상기 발광 영역 및 상기 비발광 영역을 포함하며, 상기 패드는 상기 제1 정렬 전극과 동일한 공정을 통해 형성되는 제3 연결 전극, 및 상기 제1 전극과 동일한 공정을 통해 형성되는 패드 전극을 포함하고, 상기 제3 연결 전극의 제2 전극층에는 제1 전극층을 노출시키는 개구가 형성되며, 상기 패드 전극은 상기 개구를 통해 상기 패드 전극의 상기 제1 전극층과 상기 패드 전극의 상기 제2 전극층의 측면과 접촉할 수 있다.
일 실시예에서, 상기 제2 전극층의 반사율은 상기 제1 전극층의 반사율보다 크고, 상기 제1 전극층의 전기전도도는 상기 제2 전극층의 전기전도도보다 클 수 있다.
일 실시예에서, 상기 제2 전극층은 알루미늄을 포함하고, 상기 제1 전극층은 몰리브덴을 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치의 제조 방법은, 베이스층 상에 제1 패턴 및 제2 패턴을 형성하는 단계; 상기 제1 패턴과 중첩하는 제1 정렬 전극, 상기 제2 패턴과 중첩하는 제2 정렬 전극, 및 제1 연결 전극을 형성하는 단계 - 상기 제1 정렬 전극, 상기 제2 정렬 전극, 및 상기 제1 연결 전극 각각은 제1 전극층 및 상기 제1 전극층 상에 형성되는 제2 전극층을 포함함 -; 상기 제1 정렬 전극, 상기 제2 정렬 전극, 및 상기 제1 연결 전극 상에 제1 절연막을 형성하는 단계; 상기 제1 패턴 및 상기 제2 패턴 사이에서, 상기 제1 절연막 상에 제1 발광 소자를 정렬하는 단계; 상기 제1 발광 소자와 부분적으로 중첩하는 제2 절연 패턴을 형성하는 단계; 상기 제1 발광 소자의 제1 단부에 전기적으로 연결되는 제1 전극을 형성하는 단계; 및 상기 제1 발광 소자의 제2 단부에 전기적으로 연결되는 제2 전극을 형성하는 단계를 포함한다. 상기 제2 절연 패턴을 형성하는 단계는, 제2 절연막을 형성하는 단계; 및 상기 제2 절연막 및 상기 제1 연결 전극의 상기 제2 전극층을 부분적으로 식각하여 상기 제2 절연 패턴 및 상기 제2 전극층의 컨택홀을 형성하는 단계를 포함한다. 상기 제1 전극은, 상기 컨택홀을 통해 상기 제1 연결 전극의 상기 제1 전극층과, 상기 제1 연결 전극의 상기 제2 전극층의 측면과 접촉한다.
일 실시예에서, 상기 제1 전극층의 반사율은 상기 제2 전극층의 반사율보다 크고, 상기 제2 전극층의 전기전도도는 상기 제1 전극층의 전기전도도보다 클 수 있다.
일 실시예에서, 상기 제1 전극층은 알루미늄을 포함하고, 상기 제2 전극층은 몰리브덴을 포함할 수 있다.
일 실시예에서, 상기 제2 절연 패턴을 형성하는 단계는, 제1 발광 소자를 커버하는 상기 제2 절연막을 형성하는 단계; 및 상기 제1 절연막, 상기 제2 절연막, 및 상기 제1 정렬 전극의 상기 제2 전극층을 일괄 식각하는 단계를 포함할 수 있다.
일 실시예에서, 상기 제1 발광 소자의 상기 제1 단부와 마주하는 상기 제1 정렬 전극의 제1 경사면에서, 상기 제2 전극층에 의해 상기 제1 전극층이 노출될 수 있다.
본 발명의 실시예들에 따른 표시 장치의 제조 방법은, 베이스층 상에 제1 패턴 및 제2 패턴을 형성하는 단계; 상기 제1 패턴과 중첩하는 제1 정렬 전극, 상기 제2 패턴과 중첩하는 제2 정렬 전극, 및 제1 연결 전극을 형성하는 단계 - 상기 제1 정렬 전극, 상기 제2 정렬 전극, 및 상기 제1 연결 전극 각각은 제1 전극층 및 상기 제1 전극층 상에 형성되는 제2 전극층을 포함함 -; 상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에 제1 절연 패턴을 형성하는 단계; 상기 제1 패턴 및 상기 제2 패턴 사이에서, 상기 제1 절연 패턴 상에 제1 발광 소자를 정렬하는 단계; 상기 제1 발광 소자와 부분적으로 중첩하는 제2 절연 패턴을 형성하는 단계; 상기 제1 발광 소자의 제2 단부에 전기적으로 연결되는 제2 전극을 형성하는 단계; 및 상기 제1 발광 소자의 제1 단부에 전기적으로 연결되는 제1 전극을 형성하는 단계를 포함한다. 상기 제2 전극을 형성하는 단계는, 전극층을 형성하는 단계; 및 상기 전극층 및 상기 제1 연결 전극의 상기 제2 전극층을 부분적으로 식각하여 상기 제2 전극 및 상기 제2 전극층의 컨택홀을 형성하는 단계를 포함한다. 상기 제1 전극은, 상기 컨택홀을 통해 상기 제1 연결 전극의 상기 제1 전극층과, 상기 제1 연결 전극의 상기 제2 전극층의 측면과 접촉한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 정렬 전극들 및 연결 전극 각각은 순차 적층된 제1 전극층 및 제2 전극층을 포함하는 다중막 구조를 가지고, 화소 전극은 연결 전극을 통해 트랜지스터(또는, 전원선)에 연결된다. 화소 전극은 연결 전극의 제2 전극층에 형성된 컨택부(또는, 컨택홀)를 통해 연결 전극의 제1 전극층 및 제2 전극층(제2 전극층의 측면)과 접촉할 수 있다. 제1 전극층 및 제2 전극층 중 하나는 상대적으로 큰 전기전도도(또는, 도전율, conductivity)를 가지며, 제1 및 제2 전극층들이 컨택부에서 화소 전극과 직접적으로 접촉할 수 있다. 따라서, 화소 전극 및 연결 전극 간의 접촉 저항 및 저항-커패시턴스가 감소될 수 있다.
제1 전극층 및 제2 전극층 중 다른 하나는 상대적으로 큰 반사율을 가지며, 제1 전극층 및 제2 전극층 중 다른 하나에 의해 발광 소자로부터 발산된 광이 표시 장치의 전면으로 반사될 수 있다. 따라서, 발광 소자로부터 발산되어 표시 장치의 전면으로 진행하는 광의 비율, 즉, 화소의 출광율이 원하는 비율(예를 들어, 소정의 비율)로 유지될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 1b 내지 도 1d는 도 1a의 발광 소자를 나타내는 단면도들이다.
도 2는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 3a 내지 도 3c는 도 2의 표시 장치에 포함된 화소를 나타내는 회로도들이다.
도 4는 도 2의 표시 장치에 포함된 화소의 일 실시예를 나타내는 평면도이다.
도 5a는 도 4의 Ⅰ-Ⅰ'선에 따른 화소의 일 실시예를 나타내는 단면도이다.
도 5b는 도 4의 Ⅱ-Ⅱ'선에 따른 화소의 일 실시예를 나타내는 단면도이다.
도 5c는 도 4의 Ⅲ-Ⅲ'선에 따른 화소의 일 실시예를 나타내는 단면도이다.
도 6a는 도 2의 표시 장치에 포함된 패드의 일 실시예를 나타내는 평면도이다.
도 6b는 도 6a의 Ⅴ-Ⅴ'선에 따른 패드의 일 실시예를 나타내는 단면도이다.
도 7a 내지 도 7g는 도 2의 표시 장치를 제조하는 방법의 일 실시예를 설명하기 위한 단면도들이다.
도 8a는 도 4의 Ⅰ-Ⅰ'선에 따른 화소의 다른 실시예를 나타내는 단면도이다.
도 8b는 도 4의 Ⅱ-Ⅱ'선에 따른 화소의 다른 실시예를 나타내는 단면도이다.
도 8c는 도 4의 Ⅲ-Ⅲ'선에 따른 화소의 다른 실시예를 나타내는 단면도이다.
도 8d는 도 6a의 Ⅴ-Ⅴ'선에 따른 패드의 다른 실시예를 나타내는 단면도이다.
도 8e는 도 6a의 Ⅴ-Ⅴ'선에 따른 패드의 다른 실시예를 나타내는 단면도이다.
도 9a 내지 도 9g는 도 2의 표시 장치를 제조하는 방법의 다른 실시예를 설명하기 위한 단면도들이다.
도 10a는 도 4의 Ⅰ-Ⅰ'선에 따른 화소의 다른 실시예를 나타내는 단면도이다.
도 10b는 도 4의 Ⅱ-Ⅱ'선에 따른 화소의 다른 실시예를 나타내는 단면도이다.
도 10c는 도 4의 Ⅲ-Ⅲ'선에 따른 화소의 다른 실시예를 나타내는 단면도이다.
도 10d는 도 6a의 Ⅴ-Ⅴ'선에 따른 패드의 다른 실시예를 나타내는 단면도이다.
도 11a 내지 도 11e는 도 2의 표시 장치를 제조하는 방법의 다른 실시예를 설명하기 위한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
비록 용어 "제1", "제2", "제3" 등이 본 명세서에서 다양한 요소, 구성 요소, 영역, 층 및/또는 섹션, 이러한 요소, 구성 요소를 설명하기 위해 사용될 수 있음을 이해할 것이다. 영역, 층 및/또는 섹션은 이러한 용어들로 제한되는 것은 아니다. 이러한 용어는 하나의 요소, 구성 요소, 영역, 레이어 또는 섹션을 다른 요소, 구성 요소, 영역, 레이어 또는 섹션과 구별하는 데만 사용됩니다. 따라서, 본 명세서에서 논의 된 제1 요소, 구성 요소, 영역, 층 또는 섹션은 본 개시 내용의 범위를 벗어나지 않는 범위에서, 제2 요소, 구성 요소, 영역, 층 또는 섹션으로 지칭 될 수 있다.
"아래(beneath)", "아래(below)", "아래(lower)", "아래(under)", "위(above)", "위(upper)"등과 같은 공간적으로 상대적인 용어는 도면에 표시된 하나의 요소 또는 특징, 다른 요소 또는 기능과의 관계를 용이하게 설명하기 위해 본 명세서에서 사용될 수 있다. 그러한 공간적으로 상대적인 용어는 도면에 도시된 방향에 더하여 사용 또는 작동 중인 장치의 다른 방향을 포함하도록 의도된 것임을 이해할 것이다. 예를 들어, 도면의 장치가 뒤집힌 경우, 다른 요소 또는 기능의 "아래(beneath)", "아래(below)", "아래(under)"로 설명 된 요소는 다른 요소 또는 기능의 "위(above)"로 향하게 된다. 따라서, 예시적인 용어 "아래(below)" 및 "아래(under)"는 위와 아래의 방향을 모두 포함 할 수 있다. 장치는 다른 방향으로 배치 될 수 있으며 (예를 들어, 90도 회전하거나 다른 방향으로) 여기에 사용된 공간적으로 상대적인 설명자는 그에 따라 해석되어야 한다. 또한, 한 층이 두 층 사이에있는 것으로 언급되는 경우, 두 층 사이의 유일한 층일 수 있거나 하나 이상의 중간 층이 존재할 수도 있음을 또한 이해할 것이다.
본 명세서에서 사용 된 용어는 단지 특정 실시 예를 설명하기 위한 것이며 본 개시를 제한하려는 의도가 아니다. 본 명세서에서 사용되는 용어 "실질적으로", "약" 및 유사한 용어는 정도의 용어가 아닌, 당업자에게 인식될 수 있는 근사값, 측정 또는 계산된 값의 고유 한 편차를 설명하기 위한 용어로 사용된다.
본 명세서에서 사용 된 바와 같이, 단수 형태 "하나의(a 또는 an)"은 문맥 상 명백하게 달리 나타내지 않는 한 복수 형태도 포함하도록 의도된다. 본 명세서에서 사용될 때 용어 "포함하는(comprise 또는 comprising)"은 언급 된 특징, 정수, 단계, 연산, 요소 및/또는 구성 요소의 존재를 지정하지만, 하나 이상의 다른 특징, 정수, 단계, 연산, 요소, 구성 요소 및/또는 그 그룹을 존재를 배제하지는 않는 것으로 이해 될 것이다. 본 명세서에서 사용되는 용어 "및/또는"은 하나 이상의 연관된 나열된 항목의 임의의 및 모든 조합을 포함한다. "적어도 하나"와 같은 표현은 요소 목록 앞에 올 때 전체 요소 목록에 적용되고 목록의 개별 요소에 적용되지 않는다. 또한, 본 발명의 실시예를 설명 할 때 "할 수 있다"라는 용어는 "본 발명의 하나 이상의 실시예"를 의미한다. 또한, "예시적인"이라는 용어는 예 또는 예시를 나타내는 것으로 의도된다. 본 명세서에서 사용되는 용어 "사용(use, using, used)"는 "활용(utilize, utilizing, utilized)"라는 용어와 동의어로 간주 될 수 있다.
요소 또는 층이 다른 요소 또는 층 "상(on)", "연결(connected to)", "결합(coupled to)" 또는 "인접(adjacent to)"으로 언급 될 때, 그것은 바로 위에 있을 수 있고, 다음에 연결 또는 결합되거나, 다른 요소 또는 층에 인접하거나, 하나 이상의 개재 요소 또는 층이 존재할 수 있다. 대조적으로, 요소 또는 계층이 다른 요소 또는 계층에 "바로 위(directly on)", "직접 연결(directly connected to)", "직접 결합(directly coupled to)" 또는 "바로 인접(immediately adjacent to)"으로 언급 될 때, 중간 요소 또는 계층이 존재하지 않는다.
도 1a는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다. 도 1b 내지 도 1d는 도 1a의 발광 소자를 나타내는 단면도들이다. 예를 들어, 도 1b 내지 도 1d는 도 1a의 발광 소자(LD)의 구성에 대한 서로 다른 실시예들을 나타낸다. 도 1a 내지 도 1d에서는 원 기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1a 내지 도 1d를 참조하면, 발광 소자(LD)는, 제1 반도체층(SCL1) 및 제2 반도체층(SCL2)과, 상기 제1 및 제2 반도체층들(SCL1, SCL2)의 사이에 개재된 활성층(ACT)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향으로 순차적으로 적층된 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다.
발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(SCL1, SCL2) 중 어느 하나가 배치될 수 있다. 그리고, 발광 소자(LD)의 제2 단부(EP2)에는 상기 제1 및 제2 반도체층들(SCL1, SCL2) 중 나머지 하나가 배치될 수 있다. 일 예로, 발광 소자(LD)의 제1 단부(EP1)에는 제2 반도체층(SCL2)이 배치되고, 제2 단부(EP2)에는 제1 반도체층(SCL1)이 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 막대 형상으로 제조된 막대형 발광 소자("막대형 발광 다이오드"라고도 함)일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 변경될 수 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SCL1)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 물질을 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 또한, 이외에도 다양한 물질로 제1 반도체층(SCL1)을 형성할 수 있다.
활성층(ACT)은 제1 반도체층(SCL1) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(ACT)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 사용할 수 있다.
활성층(ACT)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질로 활성층(ACT)을 형성할 수 있다.
제2 반도체층(SCL2)은 활성층(ACT) 상에 배치되며, 제1 반도체층(SCL1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 물질을 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 또한, 이 외에도 다양한 물질로 제2 반도체층(SCL2)을 형성할 수 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 발광 소자(LD)의 길이(L) 방향 상에서 서로 다른 길이(또는 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(SCL1)이 제2 반도체층(SCL2)보다 긴 길이(또는, 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(ACT)은 제2 단부(EP2)보다 제1 단부(EP1)에 더 가깝게 위치할 수 있다.
발광 소자(LD)의 양단 사이에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(ACT)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로서 이용할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(SCL1), 활성층(ACT) 및/또는 제2 반도체층(SCL2)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 1c에 도시된 바와 같이 제2 반도체층(SCL2)의 일단 측에 배치되는 전극층(ETL1)을 더 포함할 수 있다. 이 경우, 전극층(ETL1)은 발광 소자(LD)의 제1 단부(EP1)에 위치할 수 있다.
또한, 발광 소자(LD)는 도 1d에 도시된 바와 같이 제1 반도체층(SCL1)의 일단 측에 배치되는 다른 전극층(ETL2)을 더 포함할 수도 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 전극층들(ETL1, ETL2)이 배치될 수 있다.
전극층들(ETL1, ETL2)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 전극층들(ETL1, ETL2)은 쇼트키(Schottky) 컨택 전극일 수도 있다.
전극층들(ETL1, ETL2)은 금속 또는 도전성 산화물을 포함할 수 있다. 일 예로, 전극층들(ETL1, ETL2)은 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO 등을 단독 또는 혼합하여 형성될 수 있다. 전극층들(ETL1, ETL2) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다.
전극층들(ETL1, ETL2)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(ETL1, ETL2)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 다른 실시예에서, 발광 소자(LD)에서 생성된 빛이 전극층들(ETL1, ETL2)을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 전극층들(ETL1, ETL2)은 불투명할 수도 있다.
일 실시예에서, 발광 소자(LD)는 표면(예를 들어, 외주면)에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(ACT)의 외주면의 주변에(또는 둘러싸도록) 발광 소자(LD)의 표면(예를 들어, 외주면)에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(SCL1, SCL2)의 일 영역의 주변에(또는 둘러싸도록) 배치될 수 있다.
발광 소자(LD)가 전극층들(ETL1, ETL2)을 포함할 경우, 절연성 피막(INF)은 전극층들(ETL1, ETL2)의 표면(예를 들어, 외주면)을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(ETL1, ETL2)의 표면(예를 들어, 외주면)에 선택적으로 형성될 수 있다.
절연성 피막(INF)은 발광 소자(LD)의 길이(L) 방향 상에서 상기 발광 소자(LD)의 양 단부들을 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 제1 및 제2 반도체층들(SCL1, SCL2) 및 전극층들(ETL1, ETL2) 중 적어도 하나를 노출할 수 있다. 또는, 다른 실시예에서는, 발광 소자(LD)에 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면(예를 들어, 외주면), 특히 활성층(ACT)의 표면(예를 들어, 외주면)을 커버하도록 절연성 피막(INF)이 제공되면, 상기 활성층(ACT)이 적어도 하나의 전극(일 예로, 후술할 정렬 전극 및/또는 화소 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
절연성 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(INF)은, SiO2 또는 이로 확정되지 않은 실리콘 산화물(SiOx), Si3N4 또는 이로 확정되지 않은 실리콘 질화물(SiNx), Al2O3 또는 이로 확정되지 않은 산화 알루미늄(AlxOy), 및 TiO2 또는 이로 확정되지 않은 산화 티타늄(TiOx) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않는다.
발광 소자(LD)의 표면에 절연성 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다. 이와 관련한 비제한적인 실시예로서, 소수성 물질을 이용하여 절연성 피막(INF) 자체를 소수성막으로 형성하거나, 절연성 피막(INF) 상에 소수성 물질로 이루어진 소수성 피막을 추가적으로 형성할 수 있다.
절연성 피막(INF)은 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 절연성 피막(INF)은 이중막으로 이루어질 수 있다.
절연성 피막(INF)은 적어도 일 영역, 일 예로 상부 영역 및 하부 영역 중 적어도 하나의 영역에서 일부 식각될 수 있다. 이 경우, 절연성 피막(INF)은 상기 적어도 하나의 영역에서 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다.
예를 들어, 절연성 피막(INF)의 상부 영역 및 하부 영역 중 적어도 하나의 영역에서, 상기 절연성 피막(INF)이 부분적으로 또는 전체적으로 제거될 수 있다. 이에 따라, 제1 반도체층(SCL1), 제2 반도체층(SCL2) 및 전극층들(ETL1, ETL2) 중 적어도 하나가 일부 노출될 수 있다.
발광 소자(LD)는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 복수의 발광 소자들(LD)을 배치하고, 상기 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 2는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다. 도 2에서는 도 1a 내지 도 1d의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서 표시 장치(DD)를 개시하며, 특히 표시 패널(DP)을 중심으로 표시 장치(DD)의 구조를 개시하기로 한다. 예를 들어, 표시 패널(DP)의 각 화소(PXL)는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
편의상, 도 2에서는 표시 영역(DA)을 중심으로 표시 패널(DP)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부 및 배선들이 표시 패널(DP)에 더 제공될 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 의한 표시 패널(DP)은, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 제공된 화소(PXL)들을 포함할 수 있다.
표시 패널(DP)은 다양한 형상을 가질 수 있다. 일 예로, 표시 패널(DP)은 직사각형의 판상으로 제공될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 표시 패널(DP)은 원형 또는 타원형 등의 형상을 가질 수도 있다. 또한, 표시 패널(DP)은 각진 모서리 및/또는 곡선형의 모서리를 포함할 수 있다. 편의상, 도 2에서는 표시 패널(DP)이 직사각형의 판 형상을 가지는 것으로 도시하기로 한다. 또한, 도 2에서는 표시 패널(DP)의 장변의 연장 방향(일 예로, 가로 방향)을 제1 방향(DR1)으로, 단변의 연장 방향(일 예로, 세로 방향)을 제2 방향(DR2)으로 표시하기로 한다.
표시 패널(DP) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NA)을 포함할 수 있다. 표시 영역(DA)은 영상이 표시되는 화면 또는 스크린을 구성할 수 있고, 비표시 영역(NA)은 표시 영역(DA)을 제외한 표시 패널(DP)의 나머지 영역일 수 있다. 일 실시예에서, 비표시 영역(NA)은 표시 영역(DA)의 외측 주변에 위치할 수 있다(또는, 감쌀 수 있다).
베이스 층(BSL) 상의 표시 영역(DA)에는 화소(PXL)들이 배치될 수 있다. 일 예로, 표시 영역(DA)은 각각의 화소(PXL)가 배치되는 복수의 화소 영역들을 포함할 수 있다.
표시 영역(DA)의 주변에는 비표시 영역(NA)이 배치될 수 있다. 비표시 영역(NA)에는 표시 영역(DA)의 화소(PXL)들에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다. 비표시 영역(NA)은 패드 영역(PDA)을 포함하며, 패드 영역(PDA)에는 패드(PAD)들이 배치될 수 있다. 예를 들어, 패드들(PAD)은 연성 회로 기판(FCB)에 실장된 소스 드라이버, 타이밍 제어부와 같은 구동 회로에 연결될 수 있다. 표시 패널(DP)이 복수의 소스 드라이버들과 연결되는 경우, 패드 영역들(PDA)은 소스 드라이버들에 각각 대응할 수 있다.
화소(PXL)는 데이터선(DL)을 통해 패드(PAD)에 연결되며, 소스 드라이버로부터 데이터 신호를 수신할 수 있다. 표시 패널(DP)에 내장 회로부(예를 들어, 게이트 드라이버)가 구비되는 경우, 내장 회로부는 패드(PAD)에 연결될 수도 있다. 도 2에서, 패드(PAD)(또는, 패드 영역(PDA))가 표시 패널(DP)의 하측에만 배치되는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 예를 들어, 패드(PAD)는 표시 패널(DP)의 상측 및 하측에 각각 배치될 수도 있다.
본 발명의 실시예들을 설명함에 있어서, "연결(또는, 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결(또는, 접속)과, 일체형 또는 비일체형 연결(또는, 접속)을 포괄적으로 의미할 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하는 적어도 두 종류의 화소(PXL)들이 배치될 수 있다. 그리고, 서로 인접하게 배치된 서로 다른 색의 화소(PXL)들로 구성된 각각의 화소 유닛은 다양한 색을 표현할 수 있다.
일 실시예에서, 각각의 화소(PXL)는 원하는 색(예를 들어, 소정 색)의 화소로 설정되고, 상기 원하는 색(예를 들어, 소정 색)의 빛을 생성하는 발광 소자(LD)를 포함할 수 있다. 다른 실시예에서, 적어도 일부의 화소(PXL)들은 제1 색의 빛을 생성하는 발광 소자(LD)를 포함하고, 상기 화소(PXL)의 상부에 상기 제1 색의 빛을 제2 색의 빛으로 변환하는 광 변환층이 배치될 수 있다. 이에 따라, 상기 적어도 일부의 화소(PXL)들을 이용하여 제2 색의 빛을 생성할 수 있다.
화소(PXL)는 적절한 제어 신호(예를 들어, 소정의 제어 신호)(일 예로, 주사 신호 및 데이터 신호) 및/또는 전원(예를 들어, 소정의 전원)(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은, 도 1a 내지 도 1d의 실시예들에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 막대형 발광 소자(LD)를 포함할 수 있다. 이외에도, 다양한 종류의 발광 소자가 화소(PXL)의 광원으로 이용될 수 있다. 예를 들어, 다른 실시예에서는 코어-쉘 구조의 발광 소자를 이용하여 각 화소(PXL)의 광원을 구성할 수도 있다.
또한, 화소(PXL)는 이하에서 설명할 실시예들 중 적어도 하나의 실시예에 의한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)는 후술할 실시예들 중 어느 하나의 실시예가 적용된 구조를 가지거나, 적어도 두 개의 실시예들이 복합적으로 적용된 구조를 가질 수 있다.
일 실시예에서, 화소(PXL)는 능동형 화소로 구성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 다양한 구조 및/또는 구동 방식의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 3a 내지 도 3c는 도 2의 표시 장치(DD)에 포함된 화소(PXL)를 나타내는 회로도들이다. 예를 들어, 도 3a 내지 도 3c는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 대한 실시예들을 나타내는 것으로서, 발광부(EMU)의 구조와 관련하여 서로 다른 실시예들을 나타낸다.
실시예에 따라, 도 3a 내지 도 3c에 도시된 각각의 화소(PXL)는 도 2의 표시 영역(DA)에 배치된 화소(PXL)들 중 어느 하나일 수 있다. 또한, 표시 영역(DA)에 배치된 화소(PXL)들은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 3a 내지 도 3c를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU)를 포함한다. 또한, 화소(PXL)는 상기 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 발광부(EMU)의 사이에 전기적으로 연결될 수 있다. 또한, 화소 회로(PXC)는 해당 화소(PXL)의 주사선(SL) 및 데이터선(DL)에 전기적으로 연결되어, 상기 주사선(SL) 및 데이터선(DL)으로부터 공급되는 주사 신호 및 데이터 신호에 대응하여 발광부(EMU)의 동작을 제어할 수 있다. 또한, 화소 회로(PXC)는 센싱 신호선(SSL) 및 센싱선(SENL)에 선택적으로 더 연결될 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터 및 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원(VDD)과 발광부(EMU)의 제1 화소 전극(ELT1) 사이에 전기적으로 연결된다. 그리고, 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결된다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어한다. 즉, 제1 트랜지스터(M1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 하부 금속층(BML: Bottom Metal Layer)("하부 전극", "백 게이트 전극" 또는 "하부 차광층"이라고도 함)을 선택적으로 포함할 수 있다. 제1 트랜지스터(M1)의 게이트 전극과 하부 금속층(BML)은 절연막을 사이에 두고 서로 중첩될 수 있다. 일 실시예에서, 하부 금속층(BML)은 제1 트랜지스터(M1)의 일 전극, 일 예로 소스 또는 드레인 전극에 전기적으로 연결될 수 있다.
제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 실시예에서, 화소(PXL)의 구동 시에 제1 트랜지스터(M1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 일 예로, 하부 금속층(BML)을 제1 트랜지스터(M1)의 소스 전극에 연결하여 소스-싱크 기술을 적용함으로써, 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시킬 수 있다. 또한, 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴의 하부에 하부 금속층(BML)을 배치할 경우, 하부 금속층(BML)이 차광 패턴의 역할을 하면서 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다. 다만, 하부 금속층(BML)의 기능 및/또는 활용 방식이 이에 한정되지는 않는다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 전기적으로 연결된다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 전기적으로 연결된다. 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 게이트-온 전압의 주사 신호가 공급되는 기간 동안 턴-온된 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달된다. 즉, 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 전기적으로 연결되고, 다른 전극은 제1 트랜지스터(M1)의 제2 전극(예를 들어, 소스 전극)에 전기적으로 연결된다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다(또는, 전하를 홀드한다).
제3 트랜지스터(M3)는 발광부(EMU)의 제1 화소 전극(ELT1)(또는, 제1 트랜지스터(M1)의 제2 전극)과 센싱선(SENL)의 사이에 전기적으로 연결된다. 제3 트랜지스터(M3)의 게이트 전극은 센싱 신호선(SSL)에 전기적으로 연결된다. 제3 트랜지스터(M3)는 센싱 신호선(SSL)에 공급되는 센싱 신호에 따라 제1 화소 전극(ELT1)에 인가된 전압 값을 센싱선(SENL)으로 전달할 수 있다. 센싱선(SENL)을 통해 전달된 전압 값은 외부 회로(일 예로, 타이밍 제어부)에 제공될 수 있고, 상기 외부 회로는 제공된 전압 값에 기초하여 각 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소(PXL)들 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
도 3a 내지 도 3c에서는 화소 회로(PXC)에 포함되는 트랜지스터들을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다.
또한, 화소(PXL)의 구조 및 구동 방식은 다양하게 변경될 수 있다. 예를 들어, 화소 회로(PXC)는 도 3a 내지 도 3c에 도시된 실시예 외에도, 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
일 예로, 화소 회로(PXC)는 제3 트랜지스터(M3)를 포함하지 않을 수 있다. 또한, 화소 회로(PXC)는 제1 트랜지스터(M1)의 문턱 전압 등을 보상하기 위한 보상 트랜지스터, 제1 노드(N1) 및/또는 제1 화소 전극(ELT1)의 전압을 초기화하기 위한 초기화 트랜지스터, 발광부(EMU)로 구동 전류가 공급되는 기간을 제어하기 위한 발광 제어 트랜지스터, 및/또는 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 더 포함할 수도 있다.
또 다른 실시예에서, 화소(PXL)가 수동형 발광 표시 장치의 화소일 경우, 화소 회로(PXC)는 생략될 수 있다. 이 경우, 발광부(EMU)는 주사선(SL), 데이터선(DL), 제1 전원선(PL1), 제2 전원선(PL2), 및/또는 이외의 다른 신호선이나 전원선 등에 직접 연결될 수 있다.
발광부(EMU)는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 전기적으로 연결된 적어도 하나의 발광 소자(LD), 일 예로, 복수의 발광 소자들(LD)을 포함할 수 있다.
예를 들어, 발광부(EMU)는, 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 전기적으로 연결되는 제1 화소 전극(ELT1)("제1 전극" 또는 "제1 컨택 전극"이라고도 함), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 전기적으로 연결되는 제2 화소 전극(ELT2)("제2 전극" 또는 "제2 컨택 전극"이라고도 함), 및 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전기적으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다.
일 실시예에서, 발광부(EMU)는, 도 3a의 실시예에서와 같이 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)의 사이에서 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 각각의 발광 소자(LD)는, 제1 화소 전극(ELT1) 및/또는 화소 회로(PXC) 및 제1 전원 라인(PL1)을 통해 제1 전원(VDD)에 전기적으로 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 제2 화소 전극(ELT2) 및 제2 전원 라인(PL2)을 통해 제2 전원(VSS)에 전기적으로 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 순방향으로 병렬 연결될 수 있다.
제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
발광 소자들(LD)의 제1 단부들(EP1)은 발광부(EMU)의 일 전극(일 예로, 제1 화소 전극(ELT1))을 통해 화소 회로(PXC)에 공통으로 연결되며, 상기 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 전기적으로 연결될 수 있다. 그리고, 상기 발광 소자들(LD)의 제2 단부들(EP2)은 발광부(EMU)의 다른 전극(일 예로, 제2 화소 전극(ELT2)) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 연결될 수 있다.
한편, 도 3a에서는 화소(PXL)가 병렬 구조의 발광부(EMU)를 포함하는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 직렬 구조 또는 직/병렬 구조의 발광부(EMU)를 포함할 수도 있다. 일 예로, 발광부(EMU)는, 도 3b 및 도 3c의 실시예들에서와 같이 복수의 직렬 단들에 나뉘어 연결된 복수의 발광 소자들(LD)을 포함할 수도 있다.
도 3b를 참조하면, 발광부(EMU)는, 적어도 하나의 제1 발광 소자(LD1)를 포함한 제1 직렬 단, 및 적어도 하나의 제2 발광 소자(LD2)를 포함한 제2 직렬 단을 포함할 수 있다.
제1 직렬 단은 제1 화소 전극(ELT1) 및 제3 화소 전극(ELT3)("제3 전극" 또는 "제3 컨택 전극"이라고도 함)과, 제1 및 제3 화소 전극들(ELT1, ELT3)의 사이에 전기적으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 각각의 제1 발광 소자(LD1)는 제1 및 제3 화소 전극들(ELT1, ELT3)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 화소 전극(ELT1)에 전기적으로 연결되고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제3 화소 전극(ELT3)에 전기적으로 연결될 수 있다. 제3 화소 전극(ELT3)은 제1 직렬 단과 제2 직렬 단을 연결하는 제1 중간 전극(IET1)을 구성할 수 있다.
제2 직렬 단은 제3 화소 전극(ELT3) 및 제2 화소 전극(ELT2)과, 제3 및 제2 화소 전극들(ELT3, ELT2)의 사이에 전기적으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 각각의 제2 발광 소자(LD2)는 제3 및 제2 화소 전극들(ELT3, ELT2)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제2 발광 소자(LD2)의 제1 단부(EP1)는 제3 화소 전극(ELT3)에 전기적으로 연결되고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다.
한편, 각각의 발광부(EMU)를 구성하는 직렬 단의 개수는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 발광부(EMU)는, 도 3c의 실시예에서와 같이 네 개의 직렬 단들에 나뉘어 연결된 복수의 발광 소자들(LD)을 포함할 수도 있다.
도 3c를 참조하면, 발광부(EMU)는, 적어도 하나의 제1 발광 소자(LD1)를 포함한 제1 직렬 단, 적어도 하나의 제2 발광 소자(LD2)를 포함한 제2 직렬 단, 적어도 하나의 제3 발광 소자(LD3)를 포함한 제3 직렬 단, 및 적어도 하나의 제4 발광 소자(LD4)를 포함한 제4 직렬 단을 포함할 수 있다.
제1 직렬 단은 제1 화소 전극(ELT1) 및 제3 화소 전극(ELT3)과, 제1 및 제3 화소 전극들(ELT1, ELT3)의 사이에 전기적으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 각각의 제1 발광 소자(LD1)는 제1 및 제3 화소 전극들(ELT1, ELT3)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 화소 전극(ELT1)에 전기적으로 연결되고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제3 화소 전극(ELT3)에 전기적으로 연결될 수 있다.
제2 직렬 단은 제3 화소 전극(ELT3) 및 제4 화소 전극(ELT4)("제4 전극" 또는 "제4 컨택 전극"이라고도 함)과, 제3 및 제4 화소 전극들(ELT3, ELT4)의 사이에 전기적으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 각각의 제2 발광 소자(LD2)는 제3 및 제4 화소 전극들(ELT3, ELT4)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제2 발광 소자(LD2)의 제1 단부(EP1)는 제3 화소 전극(ELT3)에 전기적으로 연결되고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제4 화소 전극(ELT4)에 전기적으로 연결될 수 있다.
제3 직렬 단은 제4 화소 전극(ELT4) 및 제5 화소 전극(ELT5)("제5 전극" 또는 "제5 컨택 전극"이라고도 함)과, 제4 및 제5 화소 전극들(ELT4, ELT5)의 사이에 전기적으로 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다. 각각의 제3 발광 소자(LD3)는 제4 및 제5 화소 전극들(ELT4, ELT5)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제3 발광 소자(LD3)의 제1 단부(EP1)는 제4 화소 전극(ELT4)에 전기적으로 연결되고, 제3 발광 소자(LD3)의 제2 단부(EP2)는 제5 화소 전극(ELT5)에 전기적으로 연결될 수 있다.
제4 직렬 단은 제5 화소 전극(ELT5) 및 제2 화소 전극(ELT2)과, 제5 및 제2 화소 전극들(ELT5, ELT2)의 사이에 전기적으로 연결된 적어도 하나의 제4 발광 소자(LD4)를 포함할 수 있다. 각각의 제4 발광 소자(LD4)는 제5 및 제2 화소 전극들(ELT5, ELT2)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제4 발광 소자(LD4)의 제1 단부(EP1)는 제5 화소 전극(ELT5)에 전기적으로 연결되고, 제4 발광 소자(LD4)의 제2 단부(EP2)는 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다.
즉, 도 3a 내지 도 3c의 실시예들에서, 발광부(EMU)는 적어도 하나의 직렬 단을 포함할 수 있다. 각각의 직렬 단은, 한 쌍의 화소 전극들(일 예로, 두 개의 화소 전극들)과, 상기 한 쌍의 화소 전극들의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 여기서, 발광부(EMU)를 구성하는 직렬 단의 개수, 및 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다. 일 예로, 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 상기 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다.
발광부(EMU)의 첫 번째 전극, 일 예로 제1 화소 전극(ELT1)은 상기 발광부(EMU)의 애노드 전극일 수 있다. 발광부(EMU)의 마지막 전극, 일 예로 제2 화소 전극(ELT2)은 상기 발광부(EMU)의 캐소드 전극일 수 있다.
발광부(EMU)의 나머지 전극, 일 예로, 도 3b 및 도 3c의 제3 화소 전극(ELT3), 제4 화소 전극(ELT4) 및/또는 제5 화소 전극(ELT5)은, 각각의 중간 전극을 구성할 수 있다. 예를 들어, 제3 화소 전극(ELT3)은 제1 중간 전극(IET1)을 구성하고, 제4 화소 전극(ELT4)은 제2 중간 전극(IET2)을 구성하며, 제5 화소 전극(ELT5)은 제3 중간 전극(IET3)을 구성할 수 있다.
도 3a의 실시예에서와 같이 발광 소자들(LD)을 병렬로만 연결할 경우, 화소(PXL)의 구조를 단순화할 수 있다. 도 3b 및 도 3c의 실시예들에서와 같이 발광 소자들(LD)을 직렬 또는 직/병렬 구조로 연결할 경우, 동일 개수의 발광 소자들(LD)을 병렬로만 연결하는 실시예(일 예로, 도 3a의 실시예)에 비해 전력 효율을 향상시킬 수 있다. 또한, 발광 소자들(LD)을 직렬 또는 직/병렬 구조로 연결한 화소(PXL)에서는, 일부의 직렬 단에서 쇼트 결함 등이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 원하는 휘도(예를 들어, 어느 정도의 휘도)를 표현할 수 있기 때문에, 화소(PXL)의 암점 불량 가능성을 낮출 수 있다.
한편, 도 3a 내지 도 3c에서는 발광 소자들(LD)을 병렬 또는 직/병렬 구조로 연결한 실시예들을 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 발광 소자들(LD)을 직렬로만 연결하여 발광부(EMU)를 구성할 수도 있다.
발광 소자들(LD) 각각은, 적어도 하나의 화소 전극(일 예로, 제1 화소 전극(ELT1)), 화소 회로(PXC) 및/또는 제1 전원선(PL1) 등을 경유하여 제1 전원(VDD)에 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 적어도 하나의 다른 화소 전극(일 예로, 제2 화소 전극(ELT2)) 및 제2 전원선(PL2) 등을 경유하여 제2 전원(VSS)에 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결될 수 있다. 순방향으로 연결된 발광 소자들(LD)은 발광부(EMU)의 유효 광원들을 구성할 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 구동 전류가 공급될 때 상기 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 이에 따라, 발광 소자들(LD)이 구동 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도를 표현할 수 있게 된다.
일 실시예에서, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 적어도 하나의 직렬 단에는, 역방향으로 배열되거나, 적어도 일 단부가 플로우팅된 적어도 하나의 비유효 발광 소자가 더 연결되어 있을 수 있다. 비유효 발광 소자는, 화소 전극들의 사이에 순방향의 구동 전압이 인가되더라도 비활성화된 상태를 유지하게 되고, 이에 따라 실질적으로 비발광 상태를 유지할 수 있다.
도 4는 도 2의 표시 장치에 포함된 화소(PXL)의 일 실시예를 나타내는 평면도이다. 예를 들어, 도 4는 도 3c의 실시예에서와 같이 4개의 직렬 단들을 포함한 화소(PXL)의 발광부(EMU)를 중심으로, 상기 화소(PXL)의 화소 영역(PXA)에 대한 실시예를 나타낸다.
도 2, 도 3c, 및 도 4를 참조하면, 화소(PXL)는, 발광 영역(EA), 비발광 영역(NEA) 및 분리 영역(SPA)을 포함할 수 있다. 예를 들어, 각각의 화소(PXL)가 제공되는 화소 영역(PXA)은, 발광 소자들(LD)이 제공 및/또는 정렬되는 발광 영역(EA), 상기 발광 영역(EA)의 주위의(예를 들어, 둘러싸는) 비발광 영역(NEA), 및 상기 비발광 영역(NEA)을 사이에 개재하고 발광 영역(EA)으로부터 이격되는 분리 영역(SPA)을 포함할 수 있다.
발광 영역(EA)은 발광 소자들(LD)을 포함함으로써 빛을 방출할 수 있는 영역일 수 있다. 비발광 영역(NEA)은 발광 영역(EA)의 주위의(예를 들어, 둘러싸는) 뱅크(BNK)가 제공되는 영역일 수 있다. 발광 영역(EA)은 뱅크(BNK)의 제1 개구부(OPA1)에 위치할 수 있다. 분리 영역(SPA)은 발광 영역(EA)을 제외한 나머지 화소 영역(PXA) 중 뱅크(BNK)의 제2 개구부(OPA2)에 위치하며 적어도 하나의 정렬 전극(ALE)이 끊어지는 영역일 수 있다.
화소(PXL)는, 적어도 발광 영역(EA)에 제공되는 화소 전극들(ELT), 상기 화소 전극들(ELT)의 사이에 전기적으로 연결되는 발광 소자들(LD), 상기 화소 전극들(ELT)과 대응하는 위치에 제공되는 정렬 전극들(ALE), 및 각각 적어도 하나의 정렬 전극(ALE)과 중첩하도록 정렬 전극들(ALE)의 하부에(또는, 아래에) 제공되는 패턴들(BNP)(또는, 뱅크 패턴들)을 포함할 수 있다. 예를 들어, 화소(PXL)는, 적어도 발광 영역(EA)에 제공된 제1 내지 제5 화소 전극들(ELT1~ELT5), 상기 제1 내지 제5 화소 전극들(ELT1~ELT5)의 사이에 전기적으로 연결된 제1 내지 제4 발광 소자들(LD1~LD4), 각각 적어도 하나의 화소 전극(ELT)과 중첩하도록 제1 내지 제5 화소 전극들(ELT1~ELT5)의 하부에(또는, 아래에) 제공된 제1 내지 제4 정렬 전극들(ALE1~ALE4), 및 각각 적어도 하나의 정렬 전극(ALE)과 부분적으로 중첩하도록 제1 내지 제4 정렬 전극들(ALE1~ALE4)의 하부에 제공된 제1 내지 제3 패턴들(BNP1~BNP3)을 포함할 수 있다. 또한, 화소(PXL)는 제1 화소 전극(ELT1)을 화소 회로(PXC, 도 3c 참고)에 전기적으로 연결하는 제1 연결 전극(ALE5)(또는, 제5 정렬 전극)과, 제2 화소 전극(ELT2)을 제2 전원선(PL2, 도 3c 참고)에 전기적으로 연결하는 제2 연결 전극(ALE6)(또는, 제6 정렬 전극)을 더 포함할 수 있다. 제1 및 제2 연결 전극들(ALE5, ALE6)은 정렬 전극들(ALE)(예를 들어, ALE1~ALE4)과 동일한 공정을 통해 동일한 물질을 포함하도록 구성될 수 있다. 실시예에 따라, 제1 연결 전극(ALE5)은 제1 정렬 전극(ALE1)과 일체로 형성되며 제1 정렬 전극(ALE1)의 일 부분일 수 있으며, 유사하게, 제2 연결 전극(ALE6)은 제2 정렬 전극(ALE2)과 일체로 형성되며 제2 정렬 전극(ALE2)의 일 부분일 수도 있다.
화소(PXL)는 각각 적어도 한 쌍의 화소 전극들(ELT), 정렬 전극들(ALE) 및/또는 패턴들(BNP)을 포함할 수 있으며, 화소 전극들(ELT), 정렬 전극들(ALE) 및/또는 패턴들(BNP) 각각의 개수, 형상, 크기 및 배열 구조 등은 화소(PXL)(예를 들어, 도 3a 내지 도 3c를 참조하여 설명한 발광부(EMU))의 구조에 따라 다양하게 변경될 수 있다.
일 실시예에서, 상기 화소(PXL)가 형성되는 베이스 층(BSL)의 일면을 기준으로, 패턴들(BNP), 정렬 전극들(ALE), 발광 소자들(LD) 및 화소 전극들(ELT)이 기재된 순서로 순차적으로 제공될 수 있다. 다른 실시예에서, 상기 화소(PXL)가 형성되는 베이스 층(BSL, 도 2 참고)의 일면을 기준으로, 정렬 전극들(ALE), 패턴들(BNP), 발광 소자들(LD) 및 화소 전극들(ELT)이 기재된 순서로 순차적으로 제공될 수 있다. 이외에도 화소(PXL)를 구성하는 전극 패턴들 및/또는 절연 패턴들의 위치 및 형성 순서는 실시예에 따라 다양하게 변경될 수 있다. 화소(PXL)의 단면 구조에 대한 상세한 설명은 후술하기로 한다.
패턴들(BNP)은, 적어도 발광 영역(EA)에 제공되며, 상기 발광 영역(EA)에서 제1 방향(DR1)을 따라 서로 이격되고 각각이 제2 방향(DR2)으로 연장할 수 있다. 일 실시예에서, 제1 방향(DR1)은 가로 방향 또는 행 방향이고, 제2 방향(DR2)은 세로 방향 또는 열 방향일 수 있으나, 이에 한정되지는 않는다.
각각의 패턴(BNP)("월(wall) 패턴" 또는 "돌출 패턴"이라고도 함)은 발광 영역(EA)에서 균일한 폭을 가질 수 있다. 일 예로, 제1, 제2, 및 제3 패턴들(BNP1, BNP2, BNP3) 각각은, 평면 상에서 보았을 때 발광 영역(EA) 내에서 일정한 폭을 가지는 일자형의 패턴 형상을 가질 수 있다.
패턴들(BNP)은 서로 동일하거나 상이한 폭을 가질 수 있다. 예를 들어, 제1 및 제3 패턴들(BNP1, BNP3)은 적어도 발광 영역(EA)에서 서로 동일한 폭을 가지며, 제2 패턴(BNP2)을 사이에 개재하고 서로 대향(또는, 마주)할 수 있다. 일 예로, 제1 및 제3 패턴들(BNP1, BNP3)은, 발광 영역(EA)에서 제2 패턴(BNP2)을 중심으로 서로 대칭으로 형성될 수 있다.
패턴들(BNP)은 발광 영역(EA)에서 균일한 간격으로 배열될 수 있다. 예를 들어, 제1, 제2 및 제3 패턴들(BNP1, BNP2, BNP3)은, 발광 영역(EA)에서 제1 방향(DR1)을 따라 제1 거리만큼 일정한 간격을 두고 순차적으로 배열될 수 있다.
각각의 패턴(BNP)은 적어도 발광 영역(EA)에서 적어도 하나의 정렬 전극(ALE)과 부분적으로 중첩될 수 있다. 예를 들어, 제1 패턴(BNP1)은 제1 정렬 전극(ALE1)의 일 영역과 중첩하도록 제1 정렬 전극(ALE1)의 하부에(또는, 아래에) 제공되고, 제2 패턴(BNP2)은 제2 및 제3 정렬 전극들(ALE2, ALE3) 각각의 일 영역들과 중첩하도록 제2 및 제3 정렬 전극들(ALE2, ALE3)의 하부에(또는, 아래에) 제공되며, 제3 패턴(BNP3)은 제4 정렬 전극(ALE4)의 일 영역과 중첩하도록 제4 정렬 전극(ALE4)의 하부에 제공될 수 있다.
패턴들(BNP)이 정렬 전극들(ALE) 각각의 일 영역 하부에 제공됨에 따라, 상기 패턴들(BNP)이 형성된 영역에서 정렬 전극들(ALE) 각각의 일 영역이 화소(PXL)의 상부 방향으로 돌출될 수 있다. 이에 따라, 발광 소자들(LD)의 주변에 벽 구조물이 형성될 수 있다. 예를 들어, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)과 대향(또는, 마주)하도록 발광 영역(EA) 내에 벽 구조물이 형성될 수 있다.
일 실시예에서, 패턴들(BNP) 및/또는 정렬 전극들(ALE)이 반사성 물질을 포함할 경우, 발광 소자들(LD)의 주변에 반사성의 벽 구조물이 형성될 수 있다. 이에 따라, 발광 소자들(LD)로부터 방출되는 빛이 보다 화소(PXL)의 상부 방향(일 예로, 소정의 시야각 범위를 포함한 표시 패널(DP)의 정면 방향)으로 향하게(또는, 진행하게) 되면서 화소(PXL)의 광 효율이 개선될 수 있다.
일 실시예에서, 적어도 하나의 패턴(BNP)은 발광 영역(EA)으로부터 비발광 영역(NEA)까지 연장할 수 있다. 상기 적어도 하나의 패턴(BNP)은, 비발광 영역(NEA)과 분리 영역(SPA)의 경계에서 뱅크(BNK)의 가장자리 영역, 일 예로, 발광 영역(EA)을 기준으로 하단 가장자리 영역 및/또는 상단 가장자리 영역과 중첩할 수 있다. 예를 들어, 제2 패턴(BNP2)은 발광 영역(EA)으로부터 비발광 영역(NEA)으로 연장할 수 있다. 예를 들어, 제2 패턴(BNP2)은 발광 영역(EA)을 중심으로 상하 대칭인 형상을 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제2 패턴(BNP2)은 분리 영역(SPA)까지 연장할 수도 있다. 제2 패턴(BNP2)과 유사하게, 제1 패턴(BNP1) 및 제3 패턴(BNP3)은 발광 영역(EA)으로부터 비발광 영역(NEA)으로 연장할 수 있다. 이 경우, 화소(PXL)의 제조 과정에서, 제1 내지 제3 패턴들(BNP1, BNP2, BNP3) 상에 배치되는 제1, 제2, 제3, 및 제4 정렬 전극들(ALE1, ALE2, ALE3, ALE4) 사이에서 전계(및 전계에 따른 전기적 삼투(electric-osmosis, 또는 alternating current electric-osmosis; ACEO) 현상)가 발광 영역(EA) 내에서 균일하게 발생하며, 특히, 비발광 영역(NEA)과 인접한 발광 영역(EA)의 가장자리에서도 전계가 균일하게 발생하며, 제1, 제2, 제3, 및 제4 정렬 전극들(ALE1, ALE2, ALE3, ALE4) 사이에서 발광 소자들(LD)이 보다 균일하게 정렬될 수 있다.
정렬 전극들(ALE)은, 적어도 발광 영역(EA)에 제공되며, 상기 발광 영역(EA)에서 제1 방향(DR1)을 따라 서로 이격되고 각각이 제2 방향(DR2)으로 연장할 수 있다. 또한, 정렬 전극들(ALE)은 발광 영역(EA)으로부터 비발광 영역(NEA)을 지나 분리 영역(SPA)으로 연장되며, 상기 분리 영역(SPA)에서 끊길 수 있다. 예를 들어, 제1 내지 제4 정렬 전극들(ALE1~ALE4) 각각은, 발광 영역(EA)으로부터 분리 영역(SPA)으로 연장되고, 분리 영역(SPA)(또는, 분리 영역(SPA) 내 제거 영역(RA))에서 끊어짐으로써 인접 화소(PXL)의 정렬 전극들(ALE)로부터 분리될 수 있다. 한편, 다른 실시예에서는 정렬 전극들(ALE) 중 적어도 하나, 일 예로 제2 정렬 전극(ALE2)은, 분리 영역(SPA)에서 끊기지 않고 인접 화소(PXL)(예를 들어, 제2 방향(DR2)으로의 인접 화소(PXL))의 제2 정렬 전극(ALE2)에 일체로 연결될 수도 있다.
제1 및 제2 연결 전극들(ALE5, ALE6)은 적어도 분리 영역(SPA)에 제공되며, 정렬 전극들(ALE)로부터 제1 방향(DR1)을 따라 이격되어 배치될 수 있다. 예를 들어, 제1 연결 전극(ALE5)은 제1 정렬 전극(ALE1)의 좌측 일 지점으로부터 비발광 영역(NEA)까지 연장할 수 있다. 제2 연결 전극(ALE6)은 제4 정렬 전극(ALE4)의 우측에 배치될 수 있다.
제1 및 제2 연결 전극들(ALE5, ALE6)은 각각의 컨택부(또는, 컨택홀)를 통해 화소 회로(PXC) 및/또는 전원선(예를 들어, 소정의 전원선)에 전기적으로 연결될 수 있다. 예를 들어, 제1 연결 전극(ALE5)은 제1 컨택부(CNT1, 도 5b 참고)를 통해 화소 회로(PXC, 도 3c 참고) 및/또는 제1 전원선(PL1, 도 3c 참고)에 전기적으로 연결되고, 제2 정렬 전극(ALE2)은 제2 컨택부(CNT2, 도 5b 참고)를 통해 제2 전원선(PL2, 도 3c 참고)에 전기적으로 연결될 수 있다. 제1 및 제2 컨택부들(CNT1, CNT2)은 화소 회로(PXC, 도 3c 참고)를 덮는 적어도 한 층의 절연막(일 예로, 도 5b의 패시베이션막(PSV))에 형성될 수 있다.
제1 및 제2 컨택부들(CNT1, CNT2)은 분리 영역(SPA) 내에 또는 비발광 영역(NEA)에 형성될 수 있다. 예를 들어, 제1 컨택부(CNT1)는 비발광 영역(NEA)에 형성되고, 제2 컨택부(CNT2)는 분리 영역(SPA)에 형성될 수 있다. 제1 및 제2 컨택부들(CNT1, CNT2)의 위치들이 이에 한정되는 것은 아니며, 화소 회로(PXC)(또는, 제1 트랜지스터(M1, 도 3c 참고)), 제1 전원선(PL1), 및 제2 전원선(PL2)의 배치에 대응하여 제1 및 제2 컨택부들(CNT1, CNT2)의 위치들이 다양하게 변경될 수 있다. 제1 및 제2 컨택부들(CNT1, CNT2)의 위치들에 따라, 제1 및 제2 연결 전극들(ALE5, ALE6)의 형상도 다양하게 변경될 수 있다.
실시예에 따라, 제1 및 제2 연결 전극들(ALE5, ALE6)은 컨택부를 통해 어느 하나의 화소 전극(ELT)에 연결될 수 있다. 예를 들어, 제1 연결 전극(ALE5)은 제5 컨택부(CNT5)(또는, 제1 컨택홀)를 통해 제1 화소 전극(ELT1)에 연결되고, 제2 연결 전극(ALE6)은 제6 컨택부(CNT6)(또는, 제2 컨택홀)를 통해 제2 화소 전극(ELT2)에 연결될 수 있다. 제5 컨택부(CNT5) 및 제6 컨택부(CNT6)는 분리 영역(SPA)에 제공될 수 있다. 예를 들어, 제5 컨택부(CNT5) 및 제6 컨택부(CNT6)는 제1 및 제2 연결 전극들(ALE5, ALE6)(및 정렬 전극들(ALE))을 덮는 적어도 한 층의 절연막(일 예로, 도 5b의 제2 절연막(INS2) 및 제1 절연막(INS1))에 형성될 수 있다. 또한, 도 5b를 참조하여 후술하겠지만, 제1 및 제2 연결 전극들(ALE5, ALE6)(및 정렬 전극들(ALE), 예를 들어, ALE1, ALE2, ALE3, ALE4)이 복수의 전극층들을 포함하는 다중막 구조(예를 들어, 이중막 구조)를 가지는 경우, 제5 컨택부(CNT5) 및 제6 컨택부(CNT6)는 복수의 전극층들 중 하나의 전극층에 형성될 수 있다. 예를 들어, 제1 및 제2 연결 전극들(ALE5, ALE6)이 순차 적층된 제1 전극층 및 제2 전극층을 포함하는 경우, 제5 컨택부(CNT5) 및 제6 컨택부(CNT6)는 제2 전극층에도 형성될 수 있다. 이 경우, 제1 화소 전극(ELT1)은 제1 연결 전극(ALE5)의 제1 전극층(또는, 제5 컨택부(CNT5)에 의해 노출된 제1 전극층의 상면)과 제2 전극층의 측면과 접촉하며, 제2 화소 전극(ELT2)은 제2 연결 전극(ALE6)의 제1 전극층과 제2 전극층의 측면과 접촉할 수 있다. 제1 및 제2 화소 전극들(ELT1, ELT2)과 제1 및 제2 연결 전극들(ALE5, ALE6) 간의 접촉 면적이 상대적으로 증가하므로, 제1 및 제2 화소 전극들(ELT1, ELT2)와 제1 및 제2 연결 전극들(ALE5, ALE6)간의 접촉 저항이 감소하며, 접촉 저항(또는, 접촉 저항에 기인한 신호 감쇠, 저항-커패시턴스 지연)에 기인한 불량이 완화되거나 방지될 수 있다. 또한, 제1 및 제2 전극층들 중 하나가 상대적으로 큰 전기전도도(또는, 도전율)을 가지는 경우, 접촉 저항 및 저항-커패시턴스 지연이 보다 감소할 수 있다.
정렬 전극들(ALE) 중 적어도 일부는, 컨택부를 통해 화소 회로(PXC) 및/또는 전원선(예를 들어, 소정의 전원선)에 연결될 수 있다. 예를 들어, 제1 정렬 전극(ALE1)은 제1 더미 정렬 정극(ALE_D1) 및 제3 컨택부(CNT3)를 통해 제1 전원선(PL1, 도 3c 참고)에 연결되고, 제4 정렬 전극(ALE4)은 제2 더미 정렬 전극(ALE_D2) 및 제4 컨택부(CNT4)를 통해 제1 전원선(PL1)에 연결될 수 있다. 제2 정렬 전극(ALE2) 및 제3 정렬 전극(ALE3)은 제3 더미 정렬 전극(ALE_D3) 및 더미 컨택부(CNT_D)를 통해 제2 전원선(PL2, 도 3c 참고)에 연결될 수 있다. 예를 들어, 제1 내지 제4 정렬 전극들(ALE1~ALE4) 각각은, 분리 영역(SPA)(또는, 분리 영역(SPA) 내 제거 영역(RA))에서 끊어짐으로써 제1 및 제2 전원선들(PL1, PL2)로부터 분리될 수 있다. 즉, 발광 소자들(LD)을 정렬 전극들(ALE) 사이에 정렬하는 공정에서 배선 저항을 감소시키기 위하여 제1 및 제2 전원선들(PL1, PL2)이 활용될 수 있으며, 발광 소자들(LD)이 정렬된 이후에 정렬 전극들(ALE) 및 제1 및 제2 전원선들(PL1, PL2)간의 연결이 끊어질 수 있다.
각각의 정렬 전극(ALE)은 어느 하나의 패턴(BNP) 상에 위치할 수 있다. 예를 들어, 제1 정렬 전극(ALE1)은 제1 패턴(BNP1)의 일 영역 상에 위치하고, 제2 및 제3 정렬 전극들(ALE2, ALE3)은 제2 패턴(BNP2)의 서로 다른 일 영역들 상에 위치하며, 제4 정렬 전극(ALE4)은 제3 패턴(BNP3)의 일 영역 상에 위치할 수 있다. 일 실시예에서, 제3 정렬 전극(ALE3)이 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 위치할 경우, 제3 정렬 전극(ALE3)은 제2 패턴(BNP2)의 좌측 영역에 위치하고, 제2 정렬 전극(ALE2)은 제2 패턴(BNP2)의 우측 영역에 위치할 수 있다. 도 4에서 제1 정렬 전극(ALE1)은 제1 패턴(BNP1)과 부분적으로 중첩하고 제4 정렬 전극(ALE4)은 제3 패턴(BNP3)과 부분적으로 중첩하는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 정렬 전극(ALE1)은 제1 패턴(BNP1)을 커버하고, 제4 정렬 전극(ALE4)은 제3 패턴(BNP3)을 커버할 수도 있다.
각각의 정렬 전극(ALE)은 발광 영역(EA)에서 균일한 폭을 가질 수 있다. 일 예로, 제1, 제2, 제3, 및 제4 정렬 전극들(ALE1, ALE2, ALE3, ALE4) 각각은, 평면 상에서 보았을 때 발광 영역(EA) 내에서 일정한 폭을 가지는 일자형의 패턴 형상을 가질 수 있다. 정렬 전극들(ALE)은 서로 동일하거나 상이한 폭을 가질 수 있다.
또한, 각각의 정렬 전극(ALE)은 발광 영역(EA)에서 제2 방향(DR2)을 따라 연속적으로 형성될 수 있다. 예를 들어, 각각의 정렬 전극(ALE)은 발광 영역(EA) 내에서 끊기지 않도록 제2 방향(DR2)으로 연장할 수 있다.
서로 인접한 한 쌍의 정렬 전극들(ALE)은 발광 소자들(LD)의 정렬 단계에서 서로 다른 신호들을 공급받으며, 발광 영역(EA)에서 균일한 간격으로 서로 이격될 수 있다. 또한, 발광 영역(EA)에 적어도 두 쌍의 정렬 전극들(ALE)이 제공된다고 할 때, 각 쌍의 정렬 전극들(ALE)은 동일한 간격으로 서로 이격될 수 있다.
예를 들어, 발광 영역(EA)에서 제1 방향(DR1)을 따라 제1 정렬 전극(ALE1), 제3 정렬 전극(ALE3), 제2 정렬 전극(ALE2) 및 제4 정렬 전극(ALE4)이 순차적으로 배열되고, 제1 및 제3 정렬 전극들(ALE1, ALE3)이 쌍을 이뤄 서로 다른 정렬 신호들을 공급받고, 제2 및 제4 정렬 전극들(ALE2, ALE4)이 쌍을 이뤄 서로 다른 정렬 신호들을 공급받는다고 가정하기로 한다. 이 경우, 발광 영역(EA)에서, 제1 및 제3 정렬 전극들(ALE1, ALE3)은 제1 방향(DR1)을 따라 제2 거리만큼 일정한 간격을 두고 서로 이격되고, 제2 및 제4 정렬 전극들(ALE2, ALE4)도 제1 방향(DR1)을 따라 제2 거리만큼 일정한 간격을 두고 서로 이격될 수 있다.
일 실시예에서, 제2 및 제3 정렬 전극들(ALE2, ALE3)은 화소(PXL)의 제조 과정 중 발광 소자들(LD)의 정렬 단계에서 서로 동일한 신호를 공급받을 수 있다. 이 경우, 제2 및 제3 정렬 전극들(ALE2, ALE3)은 제2 거리와 동일하거나 상이한 간격을 두고 이격될 수 있다. 또한, 제2 및 제3 정렬 전극들(ALE2, ALE3)은 발광 소자들(LD)의 정렬 단계에서 서로 일체 또는 비일체로 연결될 수 있다.
일 실시예에서, 각각의 정렬 전극(ALE)은 비발광 영역(NEA) 및/또는 분리 영역(SPA)에서 굴곡부를 가지거나 가지지 않을 수 있으며, 발광 영역(EA)을 제외한 나머지 영역에서의 형상 및/또는 크기가 특별히 한정되지는 않는다. 예를 들어, 비발광 영역(NEA) 및/또는 분리 영역(SPA)에서는 정렬 전극들(ALE)의 형상 및/또는 크기를 다양하게 변경할 수 있다.
발광 소자들(LD)은 각각 한 쌍의 패턴들(BNP)의 사이에 정렬되며, 각각 한 쌍의 화소 전극들(ELT)의 사이에 연결될 수 있다.
예를 들어, 각각의 제1 발광 소자(LD1)는 제1 및 제2 패턴들(BNP1, BNP2)의 사이에 정렬되어 제1 및 제3 화소 전극들(ELT1, ELT3)의 사이에 전기적으로 연결되고, 각각의 제2 발광 소자(LD2)는 제1 및 제2 패턴들(BNP1, BNP2)의 사이에 정렬되어 제3 및 제4 화소 전극들(ELT3, ELT4)의 사이에 전기적으로 연결될 수 있다. 일 예로, 각각의 제1 발광 소자(LD1)는 제1 및 제2 패턴들(BNP1, BNP2) 사이의 영역 중 하단 영역에 정렬되며, 제1 발광 소자(LD1)의 제1 단부(EP1) 및 제2 단부(EP2)는 각각 제1 화소 전극(ELT1) 및 제3 화소 전극(ELT3)에 연결될 수 있다. 그리고, 각각의 제2 발광 소자(LD2)는 제1 및 제2 패턴들(BNP1, BNP2) 사이의 영역 중 상단 영역에 정렬되며, 제2 발광 소자(LD2)의 제1 단부(EP1) 및 제2 단부(EP2)는 각각 제3 화소 전극(ELT3) 및 제4 화소 전극(ELT4)에 연결될 수 있다.
유사하게, 각각의 제3 발광 소자(LD3)는 제2 및 제3 패턴들(BNP2, BNP3)의 사이에 정렬되어 제4 및 제5 화소 전극들(ELT4, ELT5)의 사이에 전기적으로 연결되고, 각각의 제4 발광 소자(LD4)는 제2 및 제3 패턴들(BNP2, BNP3)의 사이에 정렬되어 제2 및 제5 화소 전극들(ELT2, ELT5)의 사이에 전기적으로 연결될 수 있다. 일 예로, 각각의 제3 발광 소자(LD3)는 제2 및 제3 패턴들(BNP2, BNP3) 사이의 영역 중 상단 영역에 정렬되며, 제3 발광 소자(LD3)의 제1 단부(EP1) 및 제2 단부(EP2)는 각각 제4 화소 전극(ELT4) 및 제5 화소 전극(ELT5)에 연결될 수 있다. 그리고, 각각의 제4 발광 소자(LD4)는 제2 및 제3 패턴들(BNP2, BNP3) 사이의 영역 중 하단 영역에 정렬되며, 제4 발광 소자(LD4)의 제1 단부(EP1) 및 제2 단부(EP2)는 각각 제5 화소 전극(ELT5) 및 제2 화소 전극(ELT2)에 연결될 수 있다.
일 예로, 발광 영역(EA)의 좌측 하단 영역에는 복수의 제1 발광 소자들(LD1)이 위치하고, 발광 영역(EA)의 좌측 상단 영역에는 제2 발광 소자들(LD2)이 위치할 수 있다. 발광 영역(EA)의 우측 상단 영역에는 제3 발광 소자들(LD3)이 위치하고, 발광 영역(EA)의 우측 하단 영역에는 제4 발광 소자들(LD4)이 위치할 수 있다. 다만, 발광 소자들(LD)의 배열 및/또는 연결 구조 등은 발광부(EMU)의 구조 및/또는 직렬 단의 개수 등에 따라 다양하게 변경될 수 있다.
화소 전극들(ELT)은 적어도 발광 영역(EA)에 제공되며, 각각 적어도 하나의 정렬 전극(ALE) 및 발광 소자(LD)에 대응하는 위치에 제공될 수 있다. 예를 들어, 각각의 화소 전극(ELT)은 각각의 정렬 전극(ALE) 및 각각의 발광 소자(LD)와 중첩하도록 상기 정렬 전극(ALE) 및 발광 소자(LD) 상에 형성되어, 적어도 상기 발광 소자(LD)에 전기적으로 연결될 수 있다. 일 예로, 각각의 화소 전극(ELT)은 발광 영역(EA)에서 적어도 하나의 발광 소자(LD)의 일 단부에 연결될 수 있다.
제1 화소 전극(ELT1)은 제1 정렬 전극(ALE1)의 제1 영역(일 예로, 하단 영역) 및 제1 발광 소자들(LD1)의 제1 단부들(EP1) 상에 형성되어, 제1 발광 소자들(LD1)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 예를 들어, 제1 화소 전극(ELT1)은 발광 영역(EA)에서 제1 발광 소자들(LD1)의 제1 단부들(EP1)에 연결될 수 있다.
제2 화소 전극(ELT2)은 제2 정렬 전극(ALE2)의 제1 영역(일 예로, 하단 영역) 및 제4 발광 소자들(LD4)의 제2 단부들(EP2) 상에 형성되어, 제4 발광 소자들(LD4)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 예를 들어, 제2 화소 전극(ELT2)은 발광 영역(EA)에서 제4 발광 소자들(LD4)의 제2 단부들(EP2)에 연결될 수 있다.
또한, 제2 화소 전극(ELT2)은 적어도 하나의 다른 화소 전극(ELT) 및/또는 발광 소자(LD)를 경유하여 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)에 전기적으로 연결될 수 있다. 일 예로, 제2 화소 전극(ELT2)은 제3 화소 전극(ELT3), 제2 발광 소자(LD2), 제4 화소 전극(ELT4), 제3 발광 소자(LD3), 제5 화소 전극(ELT5) 및 제4 발광 소자(LD4)를 경유하여 제1 발광 소자들(LD1)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다.
제3 화소 전극(ELT3)은 제3 정렬 전극(ALE3)의 제1 영역(일 예로, 하단 영역) 및 제1 발광 소자들(LD1)의 제2 단부들(EP2) 상에 형성되어, 제1 발광 소자들(LD1)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 또한, 제3 화소 전극(ELT3)은 제1 정렬 전극(ALE1)의 제2 영역(일 예로, 상단 영역) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 형성되어, 제2 발광 소자들(LD2)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 예를 들어, 제3 화소 전극(ELT3)은, 발광 영역(EA)에서 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1)에 연결될 수 있다.
이를 위해, 제3 화소 전극(ELT3)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제3 화소 전극(ELT3)은, 적어도 하나의 제1 발광 소자(LD1)가 배열되는 영역과 적어도 하나의 제2 발광 소자(LD2)가 배열되는 영역의 경계에서, 꺾이거나 구부러진 구조를 가질 수 있다.
또한, 제3 화소 전극(ELT3)은 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 위치하며, 발광 소자들(LD)을 통해 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제3 화소 전극(ELT3)은 적어도 하나의 제1 발광 소자(LD1)를 통해 제1 화소 전극(ELT1)에 연결되고, 적어도 하나의 제2 발광 소자(LD2), 제4 화소 전극(ELT4), 적어도 하나의 제3 발광 소자(LD3), 제5 화소 전극(ELT5), 및 제4 발광 소자(LD4)을 통해 제2 화소 전극(ELT2)에 연결될 수 있다.
제4 화소 전극(ELT4)은 제3 정렬 전극(ALE3)의 제2 영역(일 예로, 상단 영역) 및 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 형성되어, 제2 발광 소자들(LD2)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 또한, 제4 화소 전극(ELT4)은 제4 정렬 전극(ALE4)의 제2 영역(일 예로, 상단 영역) 및 제3 발광 소자들(LD3)의 제1 단부들(EP1) 상에 형성되어, 제3 발광 소자들(LD3)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 예를 들어, 제4 화소 전극(ELT4)은, 발광 영역(EA)에서 제2 발광 소자들(LD2)의 제2 단부들(EP2) 및 제3 발광 소자들(LD3)의 제1 단부들(EP1)에 연결될 수 있다.
이를 위해, 제4 화소 전극(ELT4)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제4 화소 전극(ELT4)은, 적어도 하나의 제2 발광 소자(LD2)가 배열되는 영역과 적어도 하나의 제3 발광 소자(LD3)가 배열되는 영역의 경계 또는 그 주변에서, 꺾이거나 구부러진 구조를 가질 수 있다. 일 실시예에서, 제4 화소 전극(ELT4)은 비발광 영역(NEA)으로는 연장되지 않고, 발광 영역(EA)의 내부에만 형성될 수 있으나, 이에 한정되지는 않는다.
또한, 제4 화소 전극(ELT4)은 발광 소자들(LD)을 통해 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제4 화소 전극(ELT4)은 적어도 하나의 제1 발광 소자(LD1), 제3 화소 전극(ELT3), 및 적어도 하나의 제2 발광 소자(LD2)를 통해 제1 화소 전극(ELT1)에 연결되고, 적어도 하나의 제3 발광 소자(LD3), 제5 화소 전극(ELT5), 및 적어도 하나의 제4 발광 소자(LD4)를 통해 제2 화소 전극(ELT2)에 연결될 수 있다.
제5 화소 전극(ELT5)은 제2 정렬 전극(ALE2)의 제2 영역(일 예로, 상단 영역) 및 제3 발광 소자들(LD3)의 제2 단부들(EP2) 상에 형성되어, 제3 발광 소자들(LD3)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 또한, 제5 화소 전극(ELT5)은 제4 정렬 전극(ALE4)의 제1 영역(일 예로, 하단 영역) 및 제4 발광 소자들(LD4)의 제1 단부들(EP1) 상에 형성되어, 제4 발광 소자들(LD4)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 예를 들어, 제5 화소 전극(ELT5)은, 발광 영역(EA)에서 제3 발광 소자들(LD3)의 제2 단부들(EP2) 및 제4 발광 소자들(LD4)의 제1 단부들(EP1)에 연결될 수 있다.
이를 위해, 제5 화소 전극(ELT5)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제5 화소 전극(ELT5)은, 적어도 하나의 제3 발광 소자(LD3)가 배열되는 영역과 적어도 하나의 제4 발광 소자(LD4)가 배열되는 영역의 경계에서, 꺾이거나 구부러진 구조를 가질 수 있다.
또한, 제5 화소 전극(ELT5)은 발광 소자들(LD)을 통해 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제5 화소 전극(ELT5)은 적어도 하나의 제1 발광 소자(LD1), 제3 화소 전극(ELT3), 적어도 하나의 제2 발광 소자(LD2), 제4 화소 전극(ELT4), 및 적어도 하나의 제3 발광 소자(LD3)를 통해 제1 화소 전극(ELT1)에 연결되고, 적어도 하나의 제4 발광 소자(LD4)를 통해 제2 화소 전극(ELT2)에 연결될 수 있다.
본 발명의 실시예에서, 적어도 하나의 화소 전극(ELT)은, 발광 영역(EA)으로부터 비발광 영역(NEA)을 지나 분리 영역(SPA)으로 연장되고, 상기 분리 영역(SPA)에서 대응되는 컨택부를 통해 각각 어느 하나의 정렬 전극(ALE)에 연결될 수 있다. 예를 들어, 제1 및 제2 화소 전극들(ELT1, ELT2)은 발광 영역(EA)으로부터 분리 영역(SPA)으로 연장할 수 있다. 분리 영역(SPA)에서, 제1 화소 전극(ELT1)은 제5 컨택부(CNT5)를 통해 제1 연결 전극(ALE5)에 연결되고, 제2 화소 전극(ELT2)은 제6 컨택부(CNT6)를 통해 제2 연결 전극(ALE6)에 연결될 수 있다.
상술한 방식으로, 화소 전극들(ELT)을 이용하여 정렬 전극들(ALE) 및/또는 이에 대응하는 패턴들(BNP)의 사이에 정렬된 발광 소자들(LD)을 원하는 형태로 연결할 수 있다. 예를 들어, 화소 전극들(ELT)을 이용하여 제1 발광 소자들(LD1), 제2 발광 소자들(LD2), 제3 발광 소자들(LD3) 및 제4 발광 소자들(LD4)을 순차적으로 직렬 연결할 수 있다.
또한, 각각의 발광 영역(EA)에 공급된 발광 소자들(LD)의 활용률을 높이기 위하여 상기 발광 소자들(LD)을 정렬하기 위한 정렬 신호들을 조정하거나 자계를 형성하는 등에 의해, 각각의 발광 영역(EA)에서 보다 많은 개수(또는 비율)의 발광 소자들(LD)이 특정 방향으로 정렬되도록 상기 발광 소자들(LD)을 정렬할 수 있다. 이 경우, 화소 전극들(ELT)을 이용하여, 보다 다수인 발광 소자들(LD)의 정렬 방향에 맞춰 상기 발광 소자들(LD)을 연결할 수 있게 된다. 이에 따라, 발광 소자들(LD)의 활용률을 높이고, 화소(PXL)의 광 효율을 향상시킬 수 있다.
일 실시예에서, 각각의 화소 전극(ELT)은, 인접한 발광 소자들(LD)의 제1 또는 제2 단부들(EP1, EP2) 상에 직접 형성됨으로써 상기 발광 소자들(LD)의 제1 또는 제2 단부들(EP1, EP2)에 연결될 수 있다.
한편, 화소 전극들(ELT)과 제1 및 제2 연결 전극들(ALE5, ALE6)은 발광 영역(EA)의 외부에서 각각의 컨택부(일 예로, 분리 영역(SPA)에 형성된 컨택부)를 통해 연결될 수 있다. 이 경우, 발광 소자들(LD)이 공급 및 정렬되는 발광 영역(EA)을 피해 컨택부를 형성함으로써, 발광 소자들(LD)의 정렬 단계에서 발광 영역(EA)에 보다 균일한 전계를 형성하고, 발광 소자들(LD)의 이탈을 방지할 수 있다.
뱅크(BNK)는 발광 영역(EA) 및 분리 영역(SPA)의 주변에(또는, 둘러싸도록) 비발광 영역(NEA)에 제공될 수 있다. 또한, 뱅크(BNK)는 화소(PXL)들의 발광 영역들(EA) 및 분리 영역들(SPA)에 대응하는 다수의 개구부들(OPA)을 포함하도록 각 화소 영역(PXA)의 외곽부 및/또는 인접한 화소 영역들(PXA)의 사이에 제공될 수 있다. 일 예로, 뱅크(BNK)는, 각각의 화소 영역(PXA)에서, 발광 영역(EA)에 대응하는 제1 개구부(OPA1), 및 분리 영역(SPA)에 대응하는 제2 개구부(OPA2)를 포함할 수 있다.
뱅크(BNK)는, 각각의 화소(PXL)에 발광 소자들(LD)을 공급하는 단계에서 상기 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EA)을 규정하는 댐 구조물을 형성할 수 있다. 예를 들어, 뱅크(BNK)에 의해 각각의 발광 영역(EA)이 구획됨으로써, 상기 발광 영역(EA)에 원하는 종류 및/또는 양의 발광 소자 잉크를 공급할 수 있다.
뱅크(BNK)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있고, 이에 따라 인접한 화소(PXL)들의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 뱅크(BNK)는, 적어도 하나의 블랙 매트릭스 물질 및/또는 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 뱅크(BNK)는 광의 투과를 차단할 수 있는 흑색의 불투명 패턴으로 형성될 수 있다. 일 실시예에서, 각 화소(PXL)의 광 효율을 높일 수 있도록 뱅크(BNK)의 표면(일 예로, 측벽)에 반사막 등이 형성될 수도 있다.
뱅크(BNK)는, 패턴들(BNP)을 형성하는 공정과는 별개의 공정을 통해, 상기 패턴들(BNP)과 상이한 층에 형성될 수 있다. 일 예로, 뱅크(BNK)는, 패턴들(BNP) 및 정렬 전극들(ALE) 상에 제공된 절연막(일 예로, 도 5a 및 도 5b의 제2 절연막(INS2))의 상부에 형성될 수 있다.
뱅크(BNK)는 패턴들(BNP)과 동일한 층에 제공되거나 상이한 층에 제공될 수 있으며, 패턴들(BNP)과 동시에 형성되거나 순차적으로 형성될 수 있다. 뱅크(BNK)와 패턴들(BNP)이 순차적으로 형성될 경우, 상기 뱅크(BNK)와 패턴들(BNP)의 위치 및/또는 형성 순서가 특별히 한정되지는 않는다. 또한, 뱅크(BNK)는 패턴들(BNP)과 일체로 형성되거나, 패턴들(BNP)과 분리되어 형성될 수 있다.
일 실시예에서, 베이스 층(BSL)의 일면 상에 패턴들(BNP)이 먼저 형성될 수 있다. 이후, 상기 패턴들(BNP)이 형성된 베이스 층(BSL)의 일면 상에 정렬 전극들(ALE) 및 뱅크(BNK)가 순차적으로 형성될 수 있다. 다른 실시예에서, 베이스 층(BSL)의 일면 상에 정렬 전극들(ALE)이 먼저 형성될 수 있다. 이후, 상기 정렬 전극들(ALE)이 형성된 베이스 층(BSL)의 일면 상에 패턴들(BNP) 및 뱅크(BNK)가 동시에 또는 순차적으로 형성될 수도 있다. 또 다른 실시예에서, 베이스 층(BSL)의 일면 상에 패턴들(BNP) 및 뱅크(BNK)가 먼저 형성될 수 있다. 이후, 상기 패턴들(BNP) 및 뱅크(BNK)가 형성된 베이스 층(BSL)의 일면 상에 정렬 전극들(ALE)이 형성될 수도 있다.
패턴들(BNP) 및 뱅크(BNK)가 동시에 형성되는 경우, 상기 패턴들(BNP) 및 뱅크(BNK)는 서로 연결되거나 연결되지 않도록 형성될 수 있다. 일 예로, 패턴들(BNP) 및 뱅크(BNK)는 하부면 등이 서로 연결되도록 일체로 형성될 수 있다. 또는, 패턴들(BNP) 및 뱅크(BNK)가 동시에 형성되더라도, 상기 패턴들(BNP) 및 뱅크(BNK)는 서로 연결되지 않도록 형성될 수 있다. 일 예로, 패턴들(BNP) 및 뱅크(BNK)는 동일 층에 동시에 형성되되, 각각이 독립된 패턴을 가지면서 서로 분리될 수도 있다.
도 5a는 도 4의 Ⅰ-Ⅰ'선에 따른 화소의 일 실시예를 나타내는 단면도이다. 도 5a에는 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 하부 금속층(BML)을 포함하지 않는 임의의 트랜지스터(M)(일 예로, 도 3a 내지 도 3c의 제2 트랜지스터(M2))가 도시되었다. 도 5b는 도 4의 Ⅱ-Ⅱ'선에 따른 화소의 일 실시예를 나타내는 단면도이다. 도 5b에는 컨택부를 포함한 화소(PXL)의 단면이 도시되었다. 또한, 도 5b에는 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 제1 컨택부(CNT1)를 통해 제1 연결 전극(ALE5)에 연결되며 하부 금속층(BML)을 포함하는 트랜지스터(M)(일 예로, 도 3a 내지 도 3c의 제1 트랜지스터(M1))가 도시되었으며, 상기 회로층(PCL)에 배치될 수 있는 배선의 일 예로서, 제2 컨택부(CNT2)를 통해 제2 정렬 전극(ALE2)에 연결되는 제2 전원선(PL2)이 도시되었다. 도 5c는 도 4의 Ⅲ-Ⅲ'선에 따른 화소의 일 실시예를 나타내는 단면도이다.
도 2, 도 3a 내지 도 3c, 도 4, 도 5a, 도 5b, 및 도 5c를 참조하면, 화소(PXL) 및 이를 구비한 표시 장치(DD, 도 2 참고)는, 베이스 층(BSL)의 일면 상에 두께 방향으로, 예를 들어, 베이스 층(BSL)의 제3 방향(DR3)으로 서로 중첩하도록 배치된 회로층(PCL)(또는, 화소 회로층) 및 표시층(DPL)(또는, 표시 소자층)을 포함할 수 있다. 예를 들어, 표시 영역(DA)은, 베이스 층(BSL)의 일면 상에 배치된 회로층(PCL)과, 상기 회로층(PCL) 상에 배치된 표시층(DPL)을 포함할 수 있다. 다만, 베이스 층(BSL) 상에서의 회로층(PCL)과 표시층(DPL)의 상호 위치는, 실시예에 따라 달라질 수 있다. 회로층(PCL)과 표시층(DPL)을 서로 다른 층에 나누어 중첩시킬 경우, 평면 상에서 화소 회로(도 3a 내지 도 3c의 "PXC" 참고) 및 발광부(도 3a 내지 도 3c의 "EMU" 참고)를 형성하기 위한 각각의 레이아웃 공간을 충분히 확보할 수 있다.
회로층(PCL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들(일 예로, 트랜지스터들(M)) 및 이에 연결되는 각종 배선들이 배치될 수 있다. 그리고, 표시층(DPL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 발광부(EMU)를 구성하는 정렬 전극들(ALE), 발광 소자들(LD) 및/또는 화소 전극들(ELT)이 배치될 수 있다.
회로층(PCL)은 회로 소자들 및 배선들 외에도 복수의 절연막들(또는, 절연층들)을 포함할 수 있다. 예를 들어, 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연막(GI), 층간 절연막(ILD), 및/또는 패시베이션막(PSV)을 포함할 수 있다.
또한, 회로층(PCL)은 적어도 일부의 트랜지스터(M)(일 예로, 제1 트랜지스터(M1))의 하부에 배치된 하부 금속층(BML) 등을 포함한 제1 도전층을 선택적으로 더 포함할 수 있다.
일 예로, 제1 도전층은, 베이스 층(BSL)과 버퍼층(BFL)의 사이에 배치되며, 적어도 하나의 트랜지스터(M)(일 예로, 제1 트랜지스터(M1))의 게이트 전극(GE) 및/또는 반도체 패턴(SCP)과 제3 방향(DR3)으로 중첩하는 하부 금속층(BML)을 포함할 수 있다.
일 실시예에서, 하부 금속층(BML)은 해당 트랜지스터(M)의 일 전극에 연결될 수 있다. 일 예로, 제1 트랜지스터(M1)가 하부 금속층(BML)을 포함할 때, 상기 하부 금속층(BML)은 제1 트랜지스터(M1)의 소스 전극(또는 드레인 전극)에 연결될 수 있다.
제1 도전층이 선택적으로 형성된 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체층이 배치될 수 있다. 반도체층은 각 트랜지스터(M)의 반도체 패턴(SCP) 등을 포함할 수 있다. 반도체 패턴(SCP)은 게이트 전극(GE)과 제3 방향(DR3)으로 중첩하는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역들(일 예로, 소스 및 드레인 영역들)을 포함할 수 있다.
반도체층 및 버퍼층(BFL) 상에는 게이트 절연막(GI)이 배치될 수 있다. 그리고, 게이트 절연막(GI) 상에는 제2 도전층이 배치될 수 있다.
제2 도전층은 각 트랜지스터(M)의 게이트 전극(GE)을 포함할 수 있다. 또한, 제2 도전층은 스토리지 커패시터(Cst)의 일 전극 및/또는 배선(예를 들어, 소정의 배선)을 더 포함할 수 있다.
제2 도전층 및 게이트 절연층(GI) 상에는 층간 절연막(ILD)이 배치될 수 있다. 그리고, 층간 절연막(ILD) 상에는 제3 도전층이 배치될 수 있다.
제3 도전층은 각 트랜지스터(M)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함할 수 있다. 여기서, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 소스 및 드레인 전극들일 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 하나는, 예를 들어, 제1 트랜지스터(M1)의 제1 트랜지스터 전극(TE1)은 제1 컨택부(CNT1)를 통해, 각 발광부(EMU)의 제1 연결 전극(ALE5)에 직접 연결될 수 있다.
또한, 제3 도전층은 배선(예를 들어, 소정의 배선)(일 예로, 제2 전원선(PL2) 및/또는 제1 전원선(도 3a 내지 도 3c의 "PL1" 참고)을 포함할 수 있다.
제2 전원선(PL2)은, 제2 컨택부(CNT2)를 통해, 각 발광부(EMU)의 제2 연결 전극(ALE6)에 직접 연결될 수 있다. 제1 및 제2 컨택부들(CNT1, CNT2) 각각은 패시베이션막(PSV)에 형성된 비아홀 및/또는 컨택홀로 구성될 수 있다.
다른 실시예에서, 제3 도전층 상에는 추가 층간 절연막이 배치되고, 추가 층간 절연막 상에는 제4 도전층이 배치될 수도 있다. 이 경우, 배선(예를 들어, 소정의 배선)은 제4 도전층에 배치될 수도 있다. 또한, 제4 도전층에 브릿지 패턴이 제공되고, 제1 연결 전극(ALE5)은 제1 컨택부(CNT1) 및 브릿지 패턴을 통해 제1 트랜지스터(M1)의 제1 트랜지스터 전극(TE1)(또는, 제2 트랜지스터 전극(TE2))에 연결될 수도 있다.
제1 및/또는 제2 전원선들(PL1, PL2)의 위치는 실시예에 따라 다양하게 변경될 수 있다. 일 예로, 제1 및 제2 전원선들(PL1, PL2) 각각은 제1 도전층, 제2 도전층 또는 제3 도전층에 제공될 수 있다. 또한, 제1 및/또는 제2 전원선들(PL1, PL2)이 다중층 구조를 가지는 경우, 상기 제1 및/또는 제2 전원선들(PL1, PL2)은 제1 내지 제3 도전층들 중 적어도 두 개의 층에 제공된 다중층의 배선들을 포함할 수 있다.
제3 도전층 상에는 패시베이션막(PSV)이 배치될 수 있다. 실시예에 따라, 패시베이션막(PSV)은 적어도 유기 절연막을 포함하며 회로층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 일 실시예에서, 패시베이션막(PSV)은 무기 절연막 및 유기 절연막을 포함하는 다중층으로 구성될 수도 있다. 상기 패시베이션막(PSV)의 상부에는 표시층(DPL)이 배치될 수 있다.
표시층(DPL)은, 각 화소(PXL)의 발광부(도 3a 내지 도 3c의 "EMU" 참고)를 포함할 수 있다. 예를 들어, 표시층(DPL)은, 각 화소(PXL)의 정렬 전극들(ALE), 제1 및 제2 연결 전극들(ALE5, ALE6), 상기 정렬 전극들(ALE)의 사이에 정렬된 발광 소자들(LD), 및 상기 발광 소자들(LD)에 연결된 화소 전극들(ELT)을 포함할 수 있다. 일 실시예에서, 적어도 일부의 화소 전극들(ELT)은 제1 및 제2 절연막들(INS1, INS2)에 형성된 컨택부(또는, 개구부)를 통해 서로 다른 정렬 전극들(ALE)에 연결될 수 있다.
또한, 표시층(DPL)은, 정렬 전극들(ALE)의 하부에 배치된 패턴들(BNP), 및 정렬 전극들(ALE)의 상부에 배치된 제1 절연막(INS1)을 포함할 수 있다. 일 예로, 표시층(DPL)은, 정렬 전극들(ALE) 각각의 일 영역을 상부 방향으로 돌출시키기 위하여 상기 정렬 전극들(ALE)의 일 영역 하부에 배치되는 패턴들(BNP)과, 적어도 발광 영역(EA)에서 정렬 전극들(ALE)을 덮을 수 있도록 상기 정렬 전극들(ALE)의 상부에 배치되는 제1 절연막(INS1)을 포함할 수 있다. 이 외에도, 표시층(DPL)은 적어도 하나의 도전층 및/또는 절연막을 더 포함할 수 있다.
예를 들어, 표시층(DPL)은, 회로층(PCL)의 상부에 순차적으로 배치 및/또는 형성된, 패턴들(BNP), 정렬 전극들(ALE), 제1 절연막(INS1), 발광 소자들(LD), 제2 절연막(INS2), 제1, 제2, 및 제4 화소 전극들(ELT1, ELT2, ELT4), 및 제3 절연막(INS3), 및 제3 및 제5 화소 전극들(ELT3, ELT5)을 포함할 수 있다.
패턴들(BNP)은 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에 배치될 수 있다. 예를 들어, 패턴들(BNP)은 패시베이션막(PSV)의 상부에 제공될 수 있다. 이러한 패턴들(BNP)은 베이스 층(BSL)의 일면 상에서 화소(PXL)의 높이 방향 또는 두께 방향(일 예로, 제3 방향(DR3))으로 돌출될 수 있다. 이에 따라, 패턴들(BNP) 상에 배치된 정렬 전극들(ALE)의 일 영역이 상부로 돌출되며, 정렬 전극들(ALE)은 경사면을 가질 수 있다.
패턴들(BNP)은 적어도 하나의 무기 물질 및/또는 유기 물질을 포함하는 절연 물질을 포함할 수 있다. 일 예로, 패턴들(BNP)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 패턴들(BNP)은 포토레지스트 물질 등을 비롯한 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다.
패턴들(BNP) 및 그 상부에 배치되는 정렬 전극들(ALE)에 의해, 발광 소자들(LD)의 주변에 반사성의 벽 구조물이 형성될 수 있다. 일 예로, 정렬 전극들(ALE)이 반사 전극층을 포함할 경우, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 통해 방출된 빛이 상기 반사 전극층에서 반사되어, 각 화소(PXL)의 상부 방향(예를 들어, 영상 표시 방향)으로 출광될 수 있다.
패턴들(BNP)은 다양한 형상을 가질 수 있다. 일 실시예에서, 패턴들(BNP)은 도 5a 및 도 5b에 도시된 바와 같이 베이스 층(BSL)에 대하여 곡면 형상의 측면 또는 반원(또는, 반타원) 형상의 단면을 가질 수 있다. 다른 실시예에서, 패턴들(BNP)은 원하는 각도(예를 들어, 소정 범위의 각도)로 기울어진 경사면 또는 계단 형상의 측면을 가질 수도 있다. 패턴들(BNP)의 상부에 배치되는 도전층들(또는, 전극들) 및/또는 절연막들은 패턴들(BNP)에 대응하는 표면 프로파일을 가질 수 있다.
패턴들(BNP)의 상부에는 정렬 전극들(ALE)이 배치될 수 있다. 정렬 전극들(ALE)은 각각의 발광 영역(EA)에서 서로 이격되도록 배치될 수 있다. 실시예에 따라, 각각의 정렬 전극(ALE)은 화소(PXL)별로 분리된 패턴을 가질 수 있다. 예를 들어, 제1 내지 제4 정렬 전극들(ALE1~ALE4) 각각은 해당 화소 영역(PXA)의 외곽부에 위치한 분리 영역(SPA)(또는, 도 5c에 도시된 분리 영역(RA))에서 또는 인접한 화소 영역들(PXA)의 사이에서 제2 방향(DR2)으로 양단이 끊긴 독립된 패턴을 가질 수 있다.
제1 및 제2 연결 전극들(ALE5, ALE6)은 정렬 전극들(ALE)과 동일한 공정을 통해 형성될 수 있다.
실시예들에서, 제1 및 제2 연결 전극들(ALE5, ALE6) 및 정렬 전극들(ALE) 각각은 복수의 전극층들을 포함하는 다중막 구조를 가질 수 있다. 예를 들어, 제1 및 제2 연결 전극들(ALE5, ALE6) 및 정렬 전극들(ALE) 각각은 제1 전극층 및 제2 전극층을 포함할 수 있다. 제1 전극층 및 제2 전극층 중 하나는 상대적으로 큰 반사율을 가지고, 제1 전극층 및 제2 전극층 중 다른 하나는 상대적으로 큰 전기전도도(또는, 도전율)를 가질 수 있다. 즉, 제1 전극층 및 제2 전극층 중 하나는 발광 소자들(LD)로부터 방출되는 광을 제3 방향(DR3)(또는, 표시 장치의 화상 표시 방향)으로 진행되게 하기 위해 일정한 반사율을 갖는 물질로 이루어지고, 제1 전극층 및 제2 전극층 중 다른 하나는 저항(또는, 접촉 저항)을 감소시키기 위해 저저항 물질을 포함할 수 있다.
실시예들에서, 제1 전극층들(RMTL1~RMTL6)(또는, 제1 도전층들)은 상대적으로 큰 반사율을 가지고, 제2 전극층들(CMTL1~CMTL6)(또는, 제2 도전층들)은 상대적으로 큰 전기전도도를 가질 수 있다.
일 실시예에서, 제1 전극층들(RMTL1~RMTL6)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 이들의 합금과 같은 금속을 포함하되, 제2 전극층들(CTML1~CMTL6)보다 큰 반사율을 가지는 금속을 포함할 수 있다. 예를 들어, 제1 전극층들(RMTL1~RMTL6)은 알루미늄(Al)을 포함할 수 있다.
일 실시예에서, 제2 전극층들(CMTL1~CMTL6)은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 은(Ag) 및 이들의 합금과 같은 금속을 포함하되, 제1 전극층들(RMTL1~RMTL6)보다 큰 전기전도도를 가지는 금속을 포함할 수 있다. 예를 들어, 제2 전극층들(CMTL1~CMTL6)은 몰리브덴(Mo)을 포함할 수 있다.
일 실시예에서, 제1 연결 전극(ALE5)의 제2 전극층(CMTL5)에는 제1 연결 전극(ALE5)의 제1 전극층(RMTL5)을 노출시키는 제5 컨택부(CNT5)가 형성될 수 있다. 이 경우, 도 5b에 도시된 바와 같이, 제1 화소 전극(ELT1)은 제5 컨택부(CNT5)를 통해 제1 연결 전극(ALE5)의 제1 전극층(RMTL5)의 상면과 접촉하며, 또한 제1 연결 전극(ALE5)의 제2 전극층(CMTL5)의 측면과 접촉할 수 있다. 제1 화소 전극(ELT1)과 제1 연결 전극(ALE5) 간의 접촉 면적의 증가와 제2 전극층(CMTL5)의 상대적으로 큰 전기전도도에 의해, 제1 화소 전극(ELT1)과 제1 연결 전극(ALE5) 간의 접촉 저항 및 저항-커패시턴스가 감소할 수 있다.
알루미늄만을 포함하는 연결 전극의 접촉 저항(예를 들어, 약 800KΩ 내지 약 1200KΩ)과 비교하여, 알루미늄 및 몰리브덴을 포함하는 제1 연결 전극(ALE5)의 접촉 저항(예를 들어, 약 51Ω)이 약 1/104 수준으로 감소될 수 있다. 또한, 알루미늄 및 인듐 아연 산화물(indium zinc oxide, IZO)을 포함하는 연결 전극의 접촉 저항(예를 들어, 약 420Ω)과 비교하여, 상기 제1 연결 전극(ALE5)의 접촉 저항이 약 1/8 수준으로 감소될 수 있다.
유사하게, 제2 연결 전극(ALE6)의 제2 전극층(CMTL6)에는 제2 연결 전극(ALE6)의 제1 전극층(RMTL6)을 노출시키는 제6 컨택부(CNT6)가 형성될 수 있다. 이 경우, 도 5b에 도시된 바와 같이, 제2 화소 전극(ELT2)은 제6 컨택부(CNT6)를 통해 제2 연결 전극(ALE6)의 제1 전극층(RMTL6)의 상면과 접촉하며, 또한 제2 연결 전극(ALE6)의 제2 전극층(CMTL6)의 측면과 접촉할 수 있다.
실시예들에서, 발광 소자들(LD)과 대향(또는, 마주)하는 정렬 전극들(ALE) 각각의 경사면에서 제2 전극층에 의해 제1 전극층이 노출될 수 있다. 즉, 발광 소자들(LD)과 대향(또는, 마주)하는 정렬 전극들(ALE) 각각의 경사면에서 제2 전극층만이 선택적으로 제거(예를 들어, 식각)될 수 있다.
도 5a에 도시된 바와 같이, 발광 소자들(LD)과 대향(또는, 마주)하는 제1 정렬 전극(ALE1)의 경사면에서, 제1 정렬 전극(ALE1)의 제1 전극층(RMTL1)만이 배치되고, 제1 정렬 전극(ALE1)의 제2 전극층(CMTL1)은 배치되지 않을 수 있다. 이 경우, 발광 소자들(LD)로부터 방출된 광이, 상대적으로 큰 반사율을 가지는 제1 정렬 전극(ALE1)의 제1 전극층(RMTL1)에 의해 제3 방향(DR3)으로 반사되고, 화소의 출광율이 유지될 수 있다. 즉, 제1 정렬 전극(ALE1)의 경사면에서, 제1 정렬 전극(ALE1)의 제2 전극층(CMTL1)이 배치되는 경우 화소의 출광율이 저하되므로, 제1 정렬 전극(ALE1)의 경사면에서 제1 정렬 전극(ALE1)의 제2 전극층(CMTL1)은 배치되지 않을 수 있다.
유사하게, 발광 소자들(LD)과 대향(또는, 마주)하는 제2 정렬 전극(ALE2)의 경사면에서, 제2 정렬 전극(ALE2)의 제1 전극층(RMTL2)만이 배치되고, 제2 정렬 전극(ALE2)의 제2 전극층(CMTL2)은 배치되지 않을 수 있다. 발광 소자들(LD)과 대향(또는, 마주)하는 제3 정렬 전극(ALE3)의 경사면에서, 제3 정렬 전극(ALE3)의 제1 전극층(RMTL3)만이 배치되고, 제3 정렬 전극(ALE3)의 제2 전극층(CMTL3)은 배치되지 않을 수 있다. 발광 소자들(LD)과 대향(또는, 마주)하는 제4 정렬 전극(ALE4)의 경사면에서, 제4 정렬 전극(ALE4)의 제1 전극층(RMTL4)만이 배치되고, 제4 정렬 전극(ALE4)의 제2 전극층(CMTL4)은 배치되지 않을 수 있다.
제1 및 제2 연결 전극들(ALE5, ALE6) 및 정렬 전극들(ALE)의 일 영역 상에는 제1 절연막(INS1)(또는, 제1 절연 패턴)이 배치될 수 있다. 예를 들어, 제1 절연막(INS1)은 제1 및 제2 연결 전극들(ALE5, ALE6)을 커버하도록 형성될 수 있다. 또한, 제1 절연막(INS1)은 정렬 전극들(ALE)의 일 영역을 커버하도록 형성되며, 정렬 전극들(ALE)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다. 도 5a에 도시된 바와 같이, 제1 절연막(INS1)은 발광 소자들(LD)과 대향(또는, 마주)하는 정렬 전극들(ALE)의 경사면을 노출시킬 수 있다.
일 실시예에서, 제1 절연막(INS1)은, 일차적으로 제1 및 제2 연결 전극들(ALE5, ALE6) 및 정렬 전극들(ALE)을 전면적으로 커버하도록 형성될 수 있다. 제1 절연막(INS1)은 후속 공정에서 정렬 전극들(ALE)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 제1 절연막(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 절연막(INS1)은 정렬 전극들(ALE)을 노출하도록 부분적으로 개구될 수 있다. 제1 절연막(INS1)은 제1 및 제2 연결 전극들(ALE5, ALE6)의 일 영역들을 노출시키는 제5 및 제6 컨택부들(CNT5, CNT6)을 가질 수 있다.
다만, 이에 한정되는 것은 아니며, 제1 절연막(INS1)은, 발광 소자들(LD)이 공급 및 정렬이 완료된 이후, 발광 소자들(LD)의 하부에(또는, 아래에) 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
또한, 제1 절연막(INS1)은, 발광 소자들(LD) 하부에 배치되어 발광 소자들(LD)을 안정적으로 지지할 수 있다.
일 실시예에서, 패턴들(BNP) 상에서, 제1 절연막(INS1)의 측면은 정렬 전극들(ALE)의 제2 전극층의 측면과 동일한 선 상에 위치할 수 있다. 예를 들어, 제1 패턴(BNP1) 상에서 제1 절연막(INS1)의 측면은 제1 정렬 전극(ALE1)의 제2 전극층(CMTL2)의 측면과 동일한 선 상에 위치할 수 있다. 도 7c를 참조하여 후술하겠지만, 제조 공정을 단순화시키기 위해 정렬 전극들(ALE)의 제2 전극층과 제1 절연막(INS1)은 일괄 패터닝(또는, 일괄 식각)될 수 있고, 이 경우, 정렬 전극들(ALE)의 제2 전극층의 측면과 제1 절연막(INS1)의 측면은 상호 일치하거나 정렬(align)될 수 있다.
제1 절연막(INS1)은 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연막(INS1)은, 실리콘 질화물(SiNx)을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제1 절연막(INS1)의 구성 물질이 특별히 한정되지는 않는다.
제1 절연막(INS1)을 포함한 베이스 층(BSL)의 일면 상에는 뱅크(BNK)가 배치될 수 있다. 예를 들어, 뱅크(BNK)는 발광 영역(EA) 및 분리 영역(SPA)의 주변에(또는, 둘러싸도록) 비발광 영역(NEA)에 제공될 수 있다.
뱅크(BNK)는 제5 및 제6 컨택부들(CNT5, CNT6)과 중첩하지 않도록 제공될 수 있다. 이 경우, 뱅크(BNK)의 형성 이후에 제1 및 제2 연결 전극들(ALE5, ALE6)이 제1 및 제2 화소 전극들(ELT1, ELT2)에 용이하게 연결될 수 있다.
뱅크(BNK)는 적어도 하나의 무기 물질 및/또는 유기 물질을 포함하는 절연 물질을 포함할 수 있다. 일 실시예에서, 뱅크(BNK)는 차광성 물질이나 컬러 필터 물질 등을 포함함으로써, 인접한 화소(PXL)들의 사이에서 빛샘이 발생하는 것을 차단할 수 있다. 또한, 뱅크(BNK)는 패턴들(BNP)을 구성하는 물질 중 적어도 하나의 물질을 포함하거나, 패턴들(BNP)과 상이한 물질을 포함할 수 있다.
일 실시예에서, 뱅크(BNK)는 소수성의 표면을 가질 수 있다. 예를 들어, 소수성 물질을 이용하여 뱅크(BNK) 자체를 소수성의 패턴으로 형성하거나, 뱅크(BNK) 상에 소수성 물질로 이루어진 소수성 피막을 형성함으로써, 뱅크(BNK)가 소수성의 표면을 가지도록 형성할 수 있다. 일 예로, 폴리아크릴레이트(Polyacrylate) 등과 같이 접촉각이 큰 소수성의 유기 절연 물질을 이용하여 뱅크(BNK)를 형성할 수 있다. 이 경우, 발광 소자들(LD)을 공급하는 과정에서 상기 발광 소자들(LD)을 포함한 발광 소자 잉크가 발광 영역(EA)의 주변으로 흘러 넘치는 것을 방지하고, 발광 소자 잉크의 공급 영역을 용이하게 제어할 수 있다.
각각의 발광 영역(EA)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 실시예에 따라, 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 각 화소(PXL)의 발광 영역(EA)에 다수의 발광 소자들(LD)을 공급하고, 정렬 전극들(ALE)(또는, 상기 정렬 전극들(ALE)로 분리되기 이전의 정렬 배선들) 각각에 정렬 신호(예를 들어, 소정의 정렬 신호)(또는, 정렬 전압)를 인가함에 의해 상기 발광 소자들(LD)을 정렬 전극들(ALE)의 사이에 정렬할 수 있다. 일 예로, 발광 소자들(LD)은 서로 다른 정렬 신호들을 공급받는 한 쌍의 정렬 전극들(ALE)의 하부에(또는, 아래에) 위치한 한 쌍의 패턴들(BNP) 사이의 영역(일 예로, 제1 및 제2 패턴들(BNP1, BNP2) 사이의 영역, 및 제2 및 제3 패턴들(BNP2, BNP3) 사이의 영역)에 정렬될 수 있다.
일 실시예에서, 발광 소자들(LD) 중 적어도 일부는, 그 길이 방향의 양 단부들(즉, 제1 및 제2 단부들(EP1, EP2), 도 4 참고)이 이웃한 한 쌍의 정렬 전극들(ALE)과 중첩하거나 중첩하지 않도록 상기 한 쌍의 정렬 전극들(ALE)의 사이에 가로 방향(또는, 제1 방향(DR1)) 또는 사선 방향(예를 들어, 제1 방향(DR1)과 제2 방향(DR2) 사이의 방향) 등을 따라 연장될 수 있다. 또한, 발광 소자들(LD)의 양 단부들은 각각의 화소 전극들(ELT)에 연결될 수 있다. 나아가, 발광 소자들(LD)은 한 쌍의 정렬 전극들(ALE) 사이에서 제2 방향(DR2)을 따라 정렬될 수 있다.
발광 소자들(LD)의 일 영역 상에는, 제2 절연막(INS2)(또는, 제2 절연 패턴)이 배치될 수 있다. 제2 절연막(INS2)은, 발광 소자들(LD) 각각의 양 단부들을 노출하도록 상기 발광 소자들(LD) 각각의 일 영역 상에 국부적으로 배치될 수 있다. 예를 들어, 제2 절연막(INS2)은 제1 발광 소자(LD1)의 양 단부들을 노출하도록 제1 발광 소자(LD1)의 일 영역 상에 국부적으로 배치되며, 제4 발광 소자(LD4)의 양 단부들을 노출하도록 제4 발광 소자(LD4)의 일 영역 상에 국부적으로 배치될 수 있다. 제2 절연막(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들은 각각의 화소 전극들(ELT)에 연결될 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연막(INS2)을 형성하게 되면, 상기 발광 소자들(LD)을 안정적으로 고정할 수 있다.
제2 절역막(INS2)의 형성 이전에 제1 절연막(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 공간은 제2 절역막(INS2)에 의해 채워질 수 있다. 이에 따라, 발광 소자들(LD)은 보다 안정적으로 지지될 수 있다.
제2 절연막(INS2)은 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연막(INS2)은, 실리콘 질화물(SiNx)을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제2 절연막(INS2)의 구성 물질이 특별히 한정되지는 않는다.
제1 화소 전극(ELT1)은 제1 발광 소자(LD1)의 제1 단부와 제1 연결 전극(ALE5) 상에 배치될 수 있다. 제1 화소 전극(ELT1)은 제1 발광 소자(LD1)의 제1 단부와 접촉하고, 제5 컨택부(CNT5)를 통해 제1 연결 전극(ALE5)과 접촉할 수 있다. 즉, 제1 화소 전극(ELT1)은 제1 발광 소자(LD1)의 제1 단부와 제1 연결 전극(ALE5)을 전기적으로 연결할 수 있다.
또한, 제1 화소 전극(ELT1)은 제1 정렬 전극(ALE1)의 제1 전극층(RMTL1)과 접촉할 수도 있다. 도 5a 및 도 5b에 도시된 바와 같이, 발광 소자들(LD)과 마주하는 제1 정렬 전극(ALE1)의 경사면 또는 이에 인접한 영역에서, 제1 화소 전극(ELT1)은 제1 정렬 전극(ALE1)의 제1 전극층(RMTL1)과 접촉할 수 있다.
도 5a에서 제1 화소 전극(ELT1)은 제2 절연막(INS2)과 중첩하지 않는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 제1 화소 전극(ELT1)은 제2 절연막(INS2)의 일 영역 상에도 배치될 수 있다.
제2 화소 전극(ELT2)은 제4 발광 소자(LD4)의 제2 단부와 제2 연결 전극(ALE6) 상에 배치될 수 있다. 제2 화소 전극(ELT2)은 제4 발광 소자(LD4)의 제2 단부와 접촉하고, 제6 컨택부(CNT6)를 통해 제2 연결 전극(ALE6)과 접촉할 수 있다. 즉, 제2 화소 전극(ELT2)은 제4 발광 소자(LD4)의 제2 단부와 제2 연결 전극(ALE6)을 전기적으로 연결할 수 있다. 또한, 제2 화소 전극(ELT2)은 제2 정렬 전극(ALE2)의 제1 전극층(RMTL2)과 접촉할 수도 있다.
도 4를 참조하여 설명한 바와 같이, 제4 화소 전극(ELT4)은 제2 발광 소자(LD2)의 제2 단부와 제3 발광 소자(LD3)의 제1 단부 상에 배치되며, 제2 발광 소자(LD2)의 제2 단부와 제3 발광 소자(LD3)의 제1 단부를 전기적으로 연결할 수 있다.
제3 절연막(INS3)(또는, 제3 절연 패턴)은 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4)) 상에 배치될 수 있다. 제3 절연막(INS3)은 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4))을 커버하며, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4))이 제3 화소 전극(ELT3) 및 제5 화소 전극(ELT5)과 직접적으로 연결되는 것(즉, 단락(short) 회로가 발생하는 것)을 방지할 수 있다. 즉, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4))은 제3 절연막(INS3)을 통해 제3 화소 전극(ELT3) 및 제5 화소 전극(ELT5)으로부터 이격되고 절연될 수 있다.
제3 절연막(INS3)은 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제3 절연막(INS3)은, 실리콘 질화물(SiNx)을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제3 절연막(INS3)의 구성 물질이 특별히 한정되지는 않는다.
또한, 제1, 제2, 및 제3 절연막들(INS1, INS2, INS3)은 서로 다른 절연 물질을 포함하거나, 또는 제1, 제2, 및 제3 절연막들(INS1, INS2, INS3) 중 적어도 일부는 서로 동일한 절연 물질을 포함할 수 있다.
제3 화소 전극(ELT3)은 제1 발광 소자(LD1)의 제2 단부 상에 배치되며, 제1 발광 소자(LD1)의 제2 단부와 접촉할 수 있다. 또한, 도 4를 참조하여 설명한 바와 같이, 제3 화소 전극(ELT3)은 제2 발광 소자(LD2)의 제1 단부 상에 배치되며, 제2 발광 소자(LD2)의 제1 단부와 접촉할 수 있다. 즉, 제3 화소 전극(ELT3)은 제1 발광 소자(LD1)의 제2 단부와 제2 발광 소자(LD2)의 제1 단부를 전기적으로 연결할 수 있다.
제3 화소 전극(ELT3)은 제1 절연막(INS1)에 의해 제3 정렬 전극(ALE3)으로부터 이격되며 제3 정렬 전극(ALE3)에 전기적으로 연결되지 않을 수 있다.
도 5a에서 발광 소자(LD) 상에서 제3 화소 전극(ELT3)은 제3 절연막(INS3)과 중첩하지 않는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 실시예에 따라 제3 화소 전극(ELT3)은 발광 소자(LD) 상에서 제3 절연막(INS3)의 일 영역 상에도 배치될 수 있다.
제5 화소 전극(ELT5)은 제4 발광 소자(LD4)의 제1 단부 상에 배치되며, 제4 발광 소자(LD4)의 제1 단부와 접촉할 수 있다. 또한, 도 4를 참조하여 설명한 바와 같이, 제5 화소 전극(ELT5)은 제3 발광 소자(LD3)의 제2 단부 상에 배치되며, 제3 발광 소자(LD3)의 제2 단부와 접촉할 수 있다. 즉, 제5 화소 전극(ELT5)은 제3 발광 소자(LD3)의 제2 단부와 제4 발광 소자(LD4)의 제1 단부를 전기적으로 연결할 수 있다.
제5 화소 전극(ELT5)은 제1 절연막(INS1)에 의해 제4 정렬 전극(ALE4)으로부터 이격되며 제4 정렬 전극(ALE4)에 전기적으로 연결되지 않을 수 있다.
제1 내지 제5 화소 전극들(ELT1~ELT5)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 화소 전극들(ELT)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)을 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 발광 소자들(LD)의 양 단부들로부터 방출되는 광이, 제1 내지 제5 화소 전극들(ELT1~ELT5)을 투과하여 화소(PXL)의 외부로 방출될 수 있게 된다.
일 실시예에서, 화소 전극들(ELT) 상에는 적어도 하나의 절연막 및/또는 광 변환층이 제공될 수 있다.
예를 들어, 패턴들(BNP), 화소 전극들(ELT), 제1 내지 제3 절연막들(INS1, INS2, INS3), 발광 소자들(LD), 화소 전극들(ELT) 및 뱅크(BNK)의 상부를 덮도록, 표시 영역(DA) 상에 절연막이 전면적으로 형성될 수 있다. 일 실시예에서, 상기 절연막은 단일층 또는 다중층의 봉지막을 포함할 수 있다. 또한, 실시예에 따라서는, 상기 절연막의 상부에 적어도 한 층의 오버 코트막, 충진재 및/또는 상부 기판 등이 더 배치될 수도 있다.
또한, 각 화소(PXL)의 발광 영역(EA)에는 광 변환층이 선택적으로 제공될 수 있다. 상기 광 변환층은 원하는 색(예를 들어, 소정 색)에 대응하는 컬러 변환층(또는, 파장 변환층) 및/또는 컬러 필터층을 포함할 수 있다. 상기 광 변환층은 각 화소(PXL)의 화소 전극들(ELT) 상에 바로 형성되거나, 상기 화소 전극들(ELT)을 덮는 절연막 상에 형성될 수 있으며, 광 변환층의 위치 및 형성 방법 등이 특별히 한정되지는 않는다.
예를 들어, 각각의 화소 영역(PXA)에서, 표시층(DPL)의 상부에는, 발광 소자들(LD)로부터 방출되는 빛의 색(또는, 파장)을 변환하기 위한 광 변환 입자들(일 예로, 원하는 색(예를 들어, 소정 색)의 퀀텀 닷), 상기 발광 소자들(LD)로부터 방출되는 빛의 활용률을 높이기 위한 광 산란 입자들, 및/또는 원하는 색(예를 들어, 소정 색)의 컬러 필터 물질 등을 포함한 광 변환층이 선택적으로 더 제공될 수 있다.
상술한 바와 같이, 정렬 전극들(ALE) 및 제1 및 제2 연결 전극들(ALE5, ALE6) 각각은 순차 적층된 제1 전극층 및 제2 전극층을 포함하는 다중막 구조를 가지고, 제1 전극층은 상대적으로 큰 반사율을 가지거나 일정한 반사율을 갖는 물질을 포함하고, 제2 전극층은 상대적으로 큰 전기전도도를 가지거나 저저항 물질을 포함할 수 있다. 제1 연결 전극(ALE5)의 제2 전극층(CMTL5)에는 제1 연결 전극(ALE5)의 제1 전극층(RMTL5)을 노출시키는 제5 컨택부(CNT5)가 형성되며, 제1 화소 전극(ELT1)은 제5 컨택부(CNT5)를 통해 제1 연결 전극(ALE5)의 제1 전극층(RMTL5)과 제1 연결 전극(ALE5)의 제2 전극층(CMTL5)의 측면과 접촉할 수 있다. 따라서, 제1 화소 전극(ELT1) 및 제1 연결 전극(ALE5) 사이의 접촉 저항이 감소되고, 접촉 저항에 기인한 불량이 완화되거나 방지될 수 있다.
또한, 발광 소자들(LD)과 마주하는 정렬 전극들(ALE)의 경사면에서, 제1 전극층만이 배치되고 제2 전극층은 배치되지 않을 수 있다. 따라서, 발광 소자들(LD)로부터 방출된 광이, 상대적으로 큰 반사율을 가지는 정렬 전극들(ALE)의 제1 전극층에 의해 영상 표시 방향(예를 들어, 제3 방향(DR3))으로 반사되고, 화소의 출광율이 유지될 수 있다.
나아가, 정렬 전극들(ALE)의 제2 전극층과 제1 절연막(및 제2 절연막)은 제조 과정에서 일괄 패터닝(또는, 일괄 식각)되고, 이에 따라, 패턴들(BNP) 상에서 정렬 전극들(ALE)의 제2 전극층의 측면과 제1 절연막(INS1)(및 제2 절연막(INS2))의 측면과 일치하거나 정렬(align)될 수 있다. 즉, 표시 장치의 제조 공정이 보다 단순화될 수 있다.
도 6a는 도 2의 표시 장치에 포함된 패드의 일 실시예를 나타내는 평면도이다. 도 6a에는 데이터선(DL)에 연결된 패드(PAD)가 예시적으로 도시되었다. 도 6b는 도 6a의 Ⅴ-Ⅴ'선에 따른 패드의 일 실시예를 나타내는 단면도이다.
도 2, 도 5b, 도 6a, 및 도 6b를 참조하면, 패드(PAD)는 패드 영역(PDA)에 배치되며, 데이터선(DL)과 연결될 수 있다.
베이스 층(BSL), 버퍼층(BFL), 게이트 절연막(GI), 층간 절연막(ILD), 패시베이션막(PSV), 제1 절연막(INS1), 및 제2 절연막(INS2)은 도 5a 내지 도 5c를 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
데이터선(DL)은 층간 절연막(ILD)상에 순차 적층된 제1 금속층(MTL1) 및 제2 금속층(MTL2)을 포함할 수 있다. 데이터선(DL)은, 배선 저항을 줄이기 위해, 제1 금속층(MTL1) 및 제2 금속층(MTL2)을 포함하는 이중막 구조 또는 다중막 구조를 형성하며, 제1 금속층(MTL1) 및 제2 금속층(MTL2) 각각은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 티타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금 중에서 선택된 물질을 포함할 수 있다. 예를 들어, 제1 금속층(MTL1)은 티타늄(Ti)을 포함하고, 제2 금속층(MTL2)은 구리(Cu)를 포함할 수 있다.
한편, 데이터선(DL), 즉, 비표시 영역(NA)을 거쳐 패드 영역(PDA)까지 연장하는 데이터선(DL)의 제1 및 제2 금속층들(MTL1, MTL2)은 패시베이션막(PSV) 하부에 배치될 수 있다.
패드(PAD)는 패드 연결 전극(ALEP) 및 패드 전극(ELTP)을 포함할 수 있다. 패드 연결 전극(ALEP)은 제1 전극층(RMTLP) 및 제2 전극층(CMTLP)을 포함할 수 있다.
제1 전극층(RMTLP)은 패시베이션막(PSV) 및 제2 금속층(MTL2) 상에 배치되고, 제2 전극층(CMTLP)은 제1 전극층(RMTLP) 상에 배치되며, 패드 전극(ELTP)은 제2 절연막(INS2) 및 패드 연결 전극(ALEP) 상에 배치될 수 있다.
제1 전극층(RMTLP), 제2 전극층(CMTLP), 및 패드 전극(ELTP)은 도 5a 내지 도 5c를 참조하여 설명한 제1 연결 전극(ALE5)의 제1 전극층(RMTL5), 제1 연결 전극(ALE5)의 제2 전극층(CMTL5), 및 제1 화소 전극(ELT1)과 각각 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다. 제1 전극층(RMTLP)은 제1 연결 전극(ALE5)의 제1 전극층(RMTL5)과 동일한 공정을 통해 형성되며, 예를 들어, 제1 전극층(RMTLP)은 알루미늄(Al)을 포함할 수 있다. 제2 전극층(CMTLP)은 제1 연결 전극(ALE5)의 제2 전극층(CMTL5)과 동일한 공정을 통해 형성되며, 예를 들어, 제2 전극층(CMTLP)은 몰리브덴(Mo)을 포함할 수 있다. 패드 전극(ELTP)은 제1 화소 전극(ELT1)과 동일한 공정을 통해 형성되며, 예를 들어, 패드 전극(ELTP)은 인듐 주석 산화물(indium tin oxide, ITO)과 같은 투명 도전 물질을 포함할 수 있다.
도 5b를 참조하여 설명한 제5 컨택부(CNT5)와 유사하게, 제2 전극층(CMTLP)에는 제1 전극층(RMTLP)을 노출시키는 개구 또는 컨택부가 형성될 수 있다. 이 경우, 도 6b에 도시된 바와 같이, 패드 전극(ELTP)은 상기 개구(또는, 상기 컨택부)를 통해 제1 전극층(RMTLP)의 상면과 접촉하며, 또한 제2 전극층(CMTLP)의 측면과 접촉할 수 있다. 이 경우, 도 5b를 참조하여 설명한 바와 같이, 패드 전극(ELTP)과 제1 및 제2 전극층들(RMTLP, CMTLP) 간의 접촉 저항(및 저항-커패시턴스 지연)이 감소되고, 접촉 저항에 기인한 불량이 완화되거나 방지될 수 있다.
도 7a 내지 도 7g는 도 2의 표시 장치를 제조하는 방법의 일 실시예를 설명하기 위한 단면도들이다. 도 7a 내지 도 7g 각각에는 도 5a, 도 5b, 도 5c, 및 도 6b에 대응하는 단면이 도시되었다. 도 7a 내지 도 7g 각각에는 표시층(DPL, 도 5a 참고)을 중심으로 표시 장치(DD, 도 2 참고)가 간략하게 도시되었다.
먼저 도 2, 도 4, 도 5a, 도 5b, 도 5c, 도 6a, 도 6b, 및 도 7a를 참조하면, 패시베이션막(PSV) 상에 제1, 제2, 및 제3 패턴들(BNP1, BNP2, BNP3)이 형성되고, 제1, 제2, 및 제3 패턴들(BNP1, BNP2, BNP3) 및 패시베이션막(PSV) 상에 제1 전극층 및 제2 전극층이 순차적으로 형성되거나 패터닝될 수 있다.
예를 들어, 패시베이션막(PSV) 상에 제1 및 제2 전극층이 전면적으로 형성되고, 패터닝을 통해 상호 분리된 제1 내지 제4 정렬 전극들(ALE1~ALE4), 제1 연결 전극(ALE5), 및 패드(PAD)의 제1 및 제2 전극층들(RMTLP, CMTLP)이 형성될 수 있다. 제1 전극층 및 제2 전극층은 일괄 패터닝되므로, 제1 및 제2 전극층들을 형성하는 단계에서 제2 전극층은 제1 전극층과 완전 중첩할 수 있다.
제1 내지 제4 정렬 전극들(ALE1~ALE4), 제1 연결 전극(ALE5), 및 패드(PAD)의 제1 및 제2 전극층들(RMTLP, CMTLP)의 배치 위치는 도 4 및 도 6a를 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
이후, 도 7b에 도시된 바와 같이, 패터닝된 제1 및 제2 전극층들을 커버하도록 패시베이션막(PSV) 상에 제1 절연막(INS1)이 전면적으로 형성되고, 제1 절연막(INS1) 상에 뱅크(BNK)가 형성되며, 제1 절연막(INS1) 상에 발광 소자들(LD)이 공급 및 정렬되고, 발광 소자들(LD), 패터닝된 제1 및 제2 전극층들, 및 뱅크(BNK)를 커버하도록 패시베이션막(PSV) 상에 제2 절연막(INS2)이 전면적으로 형성될 수 있다.
발광 소자들(LD)은 적절한 용액(예를 들어, 소정의 용액) 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식이나 슬릿 코팅 방식 등을 통해 화소 영역(PXA)의 발광 영역(EA)에 공급될 수 있다. 제1 및 제3 정렬 전극들(ALE1, ALE3) 사이에 적절한 전압(예를 들어, 소정의 전압)이 걸리면, 제1 및 제3 정렬 전극들(ALE1, ALE3) 사이에 전계가 형성되면서, 제1 및 제3 정렬 전극들(ALE1, ALE3) 사이에 제1 발광 소자(LD1)(및 제2 발광 소자(LD2, 도 4 참고))가 자가 정렬하게 된다. 유사하게, 제2 및 제4 정렬 전극들(ALE2, ALE4) 사이에 적절한 전압(예를 들어, 소정의 전압)이 걸리면, 제2 및 제4 정렬 전극들(ALE2, ALE4) 사이에 전계가 형성되면서, 제2 및 제4 정렬 전극들(ALE2, ALE4) 사이에 제1 발광 소자(LD4)(및 제3 발광 소자(LD3, 도 4 참고))가 자가 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 및 제3 정렬 전극들(ALE1, ALE3) 사이와 제2 및 제4 정렬 전극들(ALE2, ALE4) 사이에 발광 소자들(LD)이 안정적으로 배열될 수 있다.
이후, 도 7c에 도시된 바와 같이, 제1 및 제2 절연막들(INS1, INS2)과 제2 전극층이 부분적으로 패터닝 될 수 있다.
예를 들어, 도 7c에 도시된 제2 절연막(INS2)과 중첩하도록 마스크(예를 들어, 포토레지스트)가 형성되고, 마스크에 의해 노출된 제2 절연막(INS2) 및 하부 구성이 식각될 수 있다. 예를 들어, 제1 절연막(INS1)과 제2 절연막(INS2)이 동일한 종류의 유/무기 절연 물질을 포함하는 경우, 한 번의 식각 공정을 통해 제1 절연막(INS1)과 제2 절연막(INS2)이 동시에 식각될 수 있다. 따라서, 제2 절연막(INS2)은 제1 절연막(INS1)은 실질적으로 완전 중첩할 수 있다. 제1 절연막(INS1)과 제2 절연막(INS2)이 무기 절연 물질을 포함하고 제2 전극층(예를 들어, 제1 정렬 전극(ALE1)의 제2 전극층(CMTL2))이 몰리브덴을 포함하는 경우, 불소계 기체을 이용한 하나의 식각 공정을 통해 제1 및 제2 절연막들(INS1, INS2)과 함께 제2 전극층이 식각될 수 있다. 다른 예로, 동일한 마스크를 이용하여 제1 및 제2 절연막들(INS1, INS2)과 제2 전극층이 다른 식각 공정을 통해 식각될 수도 있다. 제1 및 제2 절연막들(INS1, INS2)과 제2 전극층은 동일한 마스크를 이용하여 형성되므로, 제1 및 제2 절연막들(INS1, INS2)과 제2 전극층의 측면들은 상호 일치하거나 정렬(align)될 수 있다. 실시예에 따라, 발광 소자들(LD)의 하부에(또는, 아래에) 위치하는 제1 절연막(INS1)의 일 영역은 발광 소자들(LD)에 의해 식각되지 않을 수 있으며, 발광 소자들(LD)과 중첩하는 영역에 한해서, 제1 절연막(INS1)의 측면은 제2 절연막(INS2)의 측면과 일치하지 않을 수도 있다.
발광 영역(EA)에서, 발광 소자들(LD)과 대향(또는, 마주)하는 제1 내지 제4 정렬 전극들(ALE1~ALE4)의 경사면에 대응하는 제2 도전층들(CMTL1~CMTRL4)이 선택적으로 식각될 수 있다. 유사하게, 분리 영역(SPA)(또는, 제거 영역(RA))에서 제3 정렬 전극(ALE3)의 제2 전극층(CMTL3)이 식각될 수 있다. 또한, 분리 영역(SPA)에서, 제1 정렬 전극(ALE5)의 제2 전극층(CMTL5)이 식각되어 제5 컨택부(CNT5)가 형성될 수 있다. 유사하게, 패드 영역(PDA)에서 패드 연결 전극(ALEP)의 제2 전극층(CMTLP)에 개구(또는, 컨택홀)이 형성될 수 있다.
이후, 도 7d에 도시된 바와 같이, 제2 절연막(INS2)을 커버하도록, 패시베이션막(PSV) 상에 전극층(ELT0)이 전면적으로 형성되고, 도 7e에 도시된 제1 화소 전극(ELT1), 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4, 도 4 참고))을 형성하기 위한 마스크(PR)(또는, 포토레지스트 패턴)가 전극층(ELT0) 상에 형성될 수 있다. 또한, 분리 영역(SPA)에서 제1 화소 전극(ELT1, 도 7e 참고)을 위한 마스크(PR)와, 패드 영역(PDA)에서 패드 전극(ELTP, 도 7e 참고)을 위한 마스크(PR)도 형성될 수 있다.
이후, 마스크(PR)를 기준으로 전극층(ELT0)을 식각하여, 도 7e에 도시된 바와 같이, 제1 화소 전극(ELT1), 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4, 도 4 참고)), 및 패드 전극(ELTP)이 형성될 수 있다. 앞서 설명한 바와 같이, 제1 화소 전극(ELT1)은 제5 컨택부(CNT5)를 통해 제1 연결 전극(ALE5)의 제1 전극층(RMTL5)의 상면 및 제2 전극층(CMTL5)의 측면과 접촉하며, 제1 화소 전극(ELT1)의 접촉 저항이 감소될 수 있다. 유사하게, 패드 전극(ELTP)은 제1 및 제2 절연막들(INS1, INS2) 및 패드 연결 전극(ALEP)의 제2 전극층(CMTLP)을 관통하는 개구(또는, 컨택홀)를 통해 패드 연결 전극(ALEP)의 제1 전극층(RMTLP)의 상면과 제2 전극층(CMTLP)의 측면과 접촉하며, 패드 전극(ELTP)의 접촉 저항이 감소될 수 있다.
이후, 도 7f에 도시된 바와 같이, 제1 화소 전극(ELT1), 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4, 도 4 참고))을 커버하도록 제3 절연막(INS3)이 형성될 수 있다. 앞서 설명한 바와 같이, 제3 절연막(INS3)은 발광 영역(EA) 내에서 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4))이 제3 및 제5 화소 전극들(ELT3, ELT5)과 직접적으로 연결되는 것(즉, 단락 회로가 발생하는 것)을 방지하며, 제3 절연막(INS3)은 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4))을 커버할 수 있다.
상호 다른 투명 도전층들 간의 단락 회로의 이슈가 없는 분리 영역(SPA)에서, 제3 절연막(INS3)은 제1 화소 전극(ELT1)을 커버하지 않거나 배치되지 않을 수 있으며, 유사하게, 패드 영역(PDA)에서 제3 절연막(INS3)은 패드 연결 전극(ELTP)을 커버하지 않을 수도 있다.
이후, 도 7g에 도시된 바와 같이, 제3 화소 전극(ELT3) 및 제5 화소 전극(ELT5)이 형성될 수 있다. 도 7d를 참조하여 설명한 방식과 유사하게, 패시베이션막(PSV) 전체 상에 전극층이 형성되고, 제3 화소 전극(ELT3), 및 제5 화소 전극(ELT5)에 대응하는 마스크가 형성되며, 상기 마스크를 이용하여 상기 전극층을 식각함으로써, 제3 화소 전극(ELT3), 및 제5 화소 전극(ELT5)이 형성될 수 있다.
한편, 제3 화소 전극(ELT3)을 형성하기 위해 상기 전극층을 식각하는 과정에서, 제거 영역(RA) 내 제3 정렬 전극(ALE3)의 제1 전극층(RMTL3)이 제거될 수 있다. 이 경우, 도 4를 참조하여 설명한 바와 같이, 제3 정렬 전극(ALE3)은 분리 영역(SPA)에서 제2 방향(DR2)으로의 인접 화소(PXL)의 제3 정렬 전극(ALE3)으로부터 완전히 분리될 수 있다. 즉, 제3 화소 전극(ELT3)의 형성과 동시에 제1 내지 제4 정렬 전극들(ALE1~ALE4)에 대한 분리가 이루어질 수 있다.
제3 정렬 전극(ALE3)과 유사하게, 상기 전극층을 식각하는 과정에서, 제1, 제2, 및 제4 정렬 전극들(ALE1, ALE2, ALE4, 도 4 참고)은 제2 방향(DR2)으로의 인접 화소(PXL)의 제1, 제2, 및 제4 정렬 전극들(ALE1, ALE2, ALE4)로부터 완전히 분리될 수 있다.
상술한 바와 같이, 제1 및 제2 절연막들(INS1, INS2)과 제2 전극층을 하나의 마스크를 이용하여 일괄 식각함으로써, 표시 장치의 제조 공정에서 이용되는 마스크의 개수가 감소되고, 제조 공정이 보다 단순화될 수 있다.
도 8a는 도 4의 Ⅰ-Ⅰ'선에 따른 화소의 다른 실시예를 나타내는 단면도이다. 도 8a에는 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 하부 금속층(BML)을 포함하지 않는 임의의 트랜지스터(M)(일 예로, 도 3a 내지 도 3c의 제2 트랜지스터(M2))가 도시되었다. 도 8b는 도 4의 Ⅱ-Ⅱ'선에 따른 화소의 다른 실시예를 나타내는 단면도이다. 도 8b에는 컨택부를 포함한 화소(PXL_1)의 단면이 도시되었다. 또한, 도 8b에는 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 제1 컨택부(CNT1)를 통해 제1 연결 전극(ALE5_1)에 연결되며 하부 금속층(BML)을 포함하는 트랜지스터(M)(일 예로, 도 3a 내지 도 3c의 제1 트랜지스터(M1))가 도시되었으며, 상기 회로층(PCL)에 배치될 수 있는 배선의 일 예로서, 제2 컨택부(CNT2)를 통해 제2 정렬 전극(ALE2)에 연결되는 제2 전원선(PL2)이 도시되었다. 도 8c는 도 4의 Ⅲ-Ⅲ'선에 따른 화소의 다른 실시예를 나타내는 단면도이다.
먼저, 도 2, 도 3a 내지 도 3c, 도 4, 도 5a 내지 도 5c, 및 도 8a 내지 도 8c를 참조하면, 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1) 및 제1 및 제2 연결 전극들(ALE5_1, ALE6_1)을 제외하고, 도 8a 내지 도 8c의 화소(PXL_1)는 도 5a 내지 도 5c의 화소(PXL)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
패턴들(BNP)의 상부에는 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1)이 배치될 수 있다. 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1)은 각각의 발광 영역(EA)에서 서로 이격되도록 배치될 수 있다. 제1 및 제2 연결 전극들(ALE5_1, ALE6_1)은 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1)과 동일한 공정을 통해 형성될 수 있다.
실시예들에서, 제1 및 제2 연결 전극들(ALE5_1, ALE6_1) 및 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1) 각각은 복수의 전극층들을 포함하는 다중막 구조를 가질 수 있다. 예를 들어, 제1 및 제2 연결 전극들(ALE5_1, ALE6_1) 및 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1) 각각은 제1 전극층 및 제2 전극층을 포함할 수 있다. 제1 전극층 및 제2 전극층 중 하나는 상대적으로 큰 반사율을 가지고, 제1 전극층 및 제2 전극층 중 다른 하나는 상대적으로 큰 전기전도도(또는, 도전율)를 가질 수 있다. 즉, 제1 전극층 및 제2 전극층 중 하나는 발광 소자들(LD)로부터 방출되는 광을 제3 방향(DR3)(또는, 표시 장치의 화상 표시 방향)으로 진행되게 하기 위해 일정한 반사율을 갖는 물질로 이루어지고, 제1 전극층 및 제2 전극층 중 다른 하나는 저항(또는, 접촉 저항)을 감소시키기 위해 저저항 물질을 포함할 수 있다.
실시예들에서, 제1 전극층들(RMTL1_1~RMTL6_1)은 상대적으로 큰 반사율을 가지며, 제2 전극층들(CMTL1_1~CMTL6_1)은 상대적으로 큰 전기전도도를 가질 수 있다. 도 5a 내지 도 5c에서 제1 전극층들(RMTL1~RMTL6) 상에 제2 전극층들(CMTL1~CMTL6)이 배치되나, 도 8a 내지 도 8c에서는 제2 전극층들(CMTL1_1~CMTL6_1) 상에 제1 전극층들(RMTL1_1~RMTL6_1)이 배치될 수 있다. 예를 들어, 제1 전극층들(RMTL1_1~RMTL6_1)은 알루미늄(Al)을 포함하고, 제2 전극층들(CMTL1_1~CMTL6_1)은 티타늄(Ti) 또는 몰리브덴(Mo)을 포함할 수 있다.
일 실시예에서, 제1 연결 전극(ALE5_1)의 제1 전극층(RMTL5_1)에는 제1 연결 전극(ALE5_1)의 제2 전극층(CMTL5_1)을 노출시키는 제5 컨택부(CNT5)가 형성될 수 있다. 이 경우, 도 8b에 도시된 바와 같이, 제1 화소 전극(ELT1_1)은 제5 컨택부(CNT5)를 통해 제1 연결 전극(ALE5_1)의 제2 전극층(CMTL5_1)의 상면과 접촉하며, 또한 제1 연결 전극(ALE5_1)의 제1 전극층(RMTL5_1)의 측면과 접촉할 수 있다. 제1 화소 전극(ELT1_1)과 제1 연결 전극(ALE5_1) 간의 접촉 면적의 증가와 제2 전극층(CMTL5_1)의 상대적으로 큰 전기전도도에 의해, 제1 화소 전극(ELT1_1)과 제1 연결 전극(ALE5_1) 간의 접촉 저항 및 저항-커패시턴스가 감소할 수 있다.
유사하게, 제2 연결 전극(ALE6_1)의 제1 전극층(RMTL6_1)에는 제2 연결 전극(ALE6_1)의 제2 전극층(CMTL6_1)을 노출시키는 제6 컨택부(CNT6)가 형성될 수 있다. 이 경우, 도 8b에 도시된 바와 같이, 제2 화소 전극(ELT2_1)은 제6 컨택부(CNT6)를 통해 제2 연결 전극(ALE6_1)의 제2 전극층(CMTL6_1)의 상면과 접촉하며, 또한 제2 연결 전극(ALE6_1)의 제1 전극층(RMTL6_1)의 측면과 접촉할 수 있다.
일 실시예에서, 제1 전극층들(RMTL1_1~RMTL6_1)은 제2 전극층들(CMTL1_1~CMTL6_1)과 실질적으로 완전 중첩할 수 있다. 도 5a 내지 도 5c를 참조하여 설명한 제2 전극층들(CMTL1~CMTL6)의 일부는 제1 전극층들(RMTL1~RMTL6) 중 일부를 노출시키도록 선택적으로 식각되나, 도 8a 내지 도 8c에서 제1 전극층들(RMTL1_1~RMTL6_1)은 제5 및 제6 컨택부들(CNT5, CNT6)을 제외하고 제2 전극층들(CMTL1_1~CMTL6_1)과 중첩할 수 있다. 상대적으로 큰 반사율을 가지는 제1 전극층들(RMTL1_1~RMTL6_1)이 제2 전극층들(CMTL1_1~CMTL6_1) 상에 배치되므로, 제1 전극층들(RMTL1_1~RMTL6_1)(또는 제2 전극층들(CMTL1_1~CMTL6_1))에 대한 선택적인 식각이 요구되지 않을 수 있다.
제1 및 제2 연결 전극들(ALE5_1, ALE6_1) 및 정렬 전극들(ALE)의 상에는 제1 절연막(INS1)이 배치될 수 있다. 제1 절연막(INS1)은 제1 및 제2 연결 전극들(ALE5_1, ALE6_1) 및 정렬 전극들(ALE)을 커버하도록 패시베이션막(PSV) 상에 전면적으로 배치될 수 있다. 제1 절연막(INS1) 상에는 뱅크(BNK)가 배치될 수 있다.
제1 및 제2 패턴들(BNP1, BNP2) 사이의 영역과 제2 및 제3 패턴들(BNP2, BNP3) 사이의 영역에서, 제1 절연막(INS1) 상에 발광 소자들(LD)이 배치될 수 있다. 발광 소자들(LD)의 일 영역 상에는, 제2 절연막(INS2)이 배치될 수 있다.
제3 화소 전극(ELT3_1)은 제1 발광 소자(LD1)의 제2 단부 상에 배치되며, 제1 발광 소자(LD1)의 제2 단부와 접촉할 수 있다. 또한, 도 4를 참조하여 설명한 바와 같이, 제3 화소 전극(ELT3_1)은 제2 발광 소자(LD2)의 제1 단부 상에 배치되며, 제2 발광 소자(LD2)의 제1 단부와 접촉할 수 있다. 즉, 제3 화소 전극(ELT3_1)은 제1 발광 소자(LD1)의 제2 단부와 제2 발광 소자(LD2)의 제1 단부를 전기적으로 연결할 수 있다.
제5 화소 전극(ELT5_1)은 제4 발광 소자(LD4)의 제1 단부 상에 배치되며, 제4 발광 소자(LD4)의 제1 단부와 접촉할 수 있다. 또한, 도 4를 참조하여 설명한 바와 같이, 제5 화소 전극(ELT5_1)은 제3 발광 소자(LD3)의 제2 단부 상에 배치되며, 제3 발광 소자(LD3)의 제2 단부와 접촉할 수 있다. 즉, 제5 화소 전극(ELT5_1)은 제3 발광 소자(LD3)의 제2 단부와 제4 발광 소자(LD4)의 제1 단부를 전기적으로 연결할 수 있다. 제5 화소 전극(ELT5_1)은 제4 정렬 전극(ALE4_1)과 전기적으로 연결되지 않을 수 있으나, 이에 한정되는 것은 아니며, 예를 들어, 제5 화소 전극(ELT5_1)은 제1 절연막(INS1)을 관통하는 컨택홀을 통해 제4 정렬 전극(ALE4_1)과 접촉할 수도 있다.
제3 절연막(INS3)은 제3 화소 전극(ELT3_1) 및 제5 화소 전극(ELT5_1) 상에 배치될 수 있다. 제3 절연막(INS3)은 제3 화소 전극(ELT3_1) 및 제5 화소 전극(ELT5_1)을 커버하며, 제3 화소 전극(ELT3_1) 및 제5 화소 전극(ELT5_1)이 제1 화소 전극(ELT1_1) 및 제2 화소 전극(ELT2_1)(및 제4 화소 전극(ELT4, 도 4 참고))과 직접적으로 연결되는 것(즉, 단락 회로가 발생하는 것)을 방지할 수 있다. 즉, 제3 화소 전극(ELT3_1) 및 제5 화소 전극(ELT5_1)은 제3 절연막(INS3)을 통해 제1 화소 전극(ELT1_1) 및 제2 화소 전극(ELT2_1)(및 제4 화소 전극(ELT4))으로부터 이격 및 절연될 수 있다.
도 8c에 도시된 바와 같이, 제3 절연막(INS3)(및 제2 절연막(INS2))은 분리 영역(SPA) 내에 배치되지 않을 수 있으나, 이에 한정되는 것은 아니며, 예를 들어, 도 5c에 도시된 바와 같이, 제3 절연막(INS3)(및/또는, 제2 절연막(INS2))은 분리 영역(SPA) 내에 배치될 수도 있다.
제3 절연막(INS3) 상에 제1 화소 전극(ELT1_1) 및 제2 화소 전극(ELT2_1)(및 제4 화소 전극(ELT4, 도 4 참고))이 배치될 수 있다.
제1 화소 전극(ELT1_1)은 제1 발광 소자(LD1)의 제1 단부와 제1 연결 전극(ALE5_1) 상에 배치될 수 있다. 제1 화소 전극(ELT1_1)은 제1 발광 소자(LD1)의 제1 단부와 제1 연결 전극(ALE5_1)을 전기적으로 연결할 수 있다. 제1 화소 전극(ELT1_1)은 제1 절연막(INS1) 및 제3 절연막(INS3)에 의해 제1 정렬 전극(ALE1_1)으로부터 이격되며 제1 정렬 전극(ALE1_1)에 전기적으로 연결되지 않을 수 있다.
제2 화소 전극(ELT2_1)은 제4 발광 소자(LD4)의 제2 단부와 제2 연결 전극(ALE6_1) 상에 배치될 수 있다. 제2 화소 전극(ELT2_1)은 제4 발광 소자(LD4)의 제2 단부와 제2 연결 전극(ALE6_1)을 전기적으로 연결할 수 있다. 제2 화소 전극(ELT2_1)은 제1 절연막(INS1) 및 제3 절연막(INS3)에 의해 제2 정렬 전극(ALE2_1)으로부터 이격되며 제2 정렬 전극(ALE2_1)에 전기적으로 연결되지 않을 수 있다.
상술한 바와 같이, 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1) 및 제1 및 제2 연결 전극들(ALE5_1, ALE6_1) 각각은 순차 적층된 제2 전극층 및 제1 전극층을 포함하는 다중막 구조를 가지고, 제2 전극층은 상대적으로 큰 전기전도도를 가지거나 저저항 물질을 포함하며, 제1 전극층 상대적으로 큰 반사율을 가지거나 일정한 반사율을 갖는 물질을 포함할 수 있다. 제1 연결 전극(ALE5_1)의 제1 전극층(RMTL5_1)에는 제1 연결 전극(ALE5_1)의 제2 전극층(CMTL5_1)을 노출시키는 제5 컨택부(CNT5)가 형성되며, 제1 화소 전극(ELT1_1)은 제5 컨택부(CNT5)를 통해 제1 연결 전극(ALE5_1)의 제2 전극층(CMTL5_1)과 제1 연결 전극(ALE5)의 제1 전극층(RMTL5_1)의 측면과 접촉할 수 있다. 따라서, 제1 화소 전극(ELT1_1) 및 제1 연결 전극(ALE5_1) 사이의 접촉 저항이 감소되고, 접촉 저항에 기인한 불량이 완화되거나 방지될 수 있다.
도 8d는 도 6a의 Ⅴ-Ⅴ'선에 따른 패드의 다른 실시예를 나타내는 단면도이다. 도 8d에는 도 6b에 대응하는 도면이 도시되었다.
도 6a, 도 6b, 및 도 8d를 참조하면, 패드 연결 전극(ALEP_1)을 제외하고, 도 8d의 패드(PAD_1)는 도 6b의 패드(PAD)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
패드(PAD_1)는 패드 연결 전극(ALEP_1) 및 패드 전극(ELTP_1)을 포함할 수 있다. 패드 연결 전극(ALEP_1)은 순차 적층된 제2 전극층(CMTLP_1) 및 제1 전극층(RMTLP_1)을 포함할 수 있다.
제2 전극층(CMTLP_1)은 패시베이션막(PSV) 및 제2 금속층(MTL2) 상에 배치되고, 제1 전극층(RMTLP_1)은 제2 전극층(CMTLP_1) 상에 배치되며, 패드 전극(ELTP_1)은 제1 절연막(INS1) 및 패드 연결 전극(ALEP_1) 상에 배치될 수 있다.
제1 전극층(RMTLP_1)은 제1 연결 전극(ALE5_1, 도 8b 참고)의 제1 전극층(RMTL5_1)과 동일한 공정을 통해 형성되며, 예를 들어, 제1 전극층(RMTLP_1)은 알루미늄(Al)을 포함할 수 있다. 제2 전극층(CMTLP_1)은 제1 연결 전극(ALE5_1)의 제2 전극층(CMTL5_1)과 동일한 공정을 통해 형성되며, 예를 들어, 제2 전극층(CMTLP_1)은 티타늄(Ti) 또는 몰리브덴(Mo)을 포함할 수 있다. 패드 전극(ELTP_1)은 제1 화소 전극(ELT1_1, 도 8b 참고)과 동일한 공정을 통해 형성되며, 예를 들어, 패드 전극(ELTP_1)은 인듐 주석 산화물(indium tin oxide, ITO)과 같은 투명 도전 물질을 포함할 수 있다.
도 8b를 참조하여 설명한 제5 컨택부(CNT5)와 유사하게, 제1 전극층(RMTLP_1)에는 제2 전극층(CMTLP_1)을 노출시키는 개구 또는 컨택부가 형성될 수 있다. 이 경우, 도 8d에 도시된 바와 같이, 패드 전극(ELTP_1)은 상기 개구(또는, 상기 컨택부)를 통해 제2 전극층(CMTLP_1)의 상면과 접촉하며, 또한 제1 전극층(RMTLP_1)의 측면과 접촉할 수 있다. 이 경우, 도 8b를 참조하여 설명한 바와 같이, 패드 전극(ELTP_1)과 패드 연결 전극(ALEP_1) 간의 접촉 저항(및 저항-커패시턴스 지연)이 감소되고, 접촉 저항에 기인한 불량이 완화되거나 방지될 수 있다.
한편, 도 8d에서 패드 전극(ELTP_1) 및 패드 연결 전극(ALEP_1) 사이에 제1 절연막(INS1) 만이 배치되는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 패드 전극(ELTP_1) 및 패드 연결 전극(ALEP_1) 사이에는 제1 절연막(INS1) 이외에 적어도 하나의 절연막(예를 들어, 도 6b에 도시된 제2 절연막(INS2))이 더 배치될 수도 있다.
도 8e는 도 6a의 Ⅴ-Ⅴ'선에 따른 패드의 또 다른 실시예를 나타내는 단면도이다. 도 8e에는 도 8d에 대응하는 도면이 도시되었다.
도 8d 및 도 8e를 참조하면, 패드 연결 전극(ALEP_2)이 제2 전극층(CMTLP_1)만을 포함한다는 점을 제외하고, 도 8e의 패드(PAD_2)는 도 8d의 패드(PAD_1)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제2 전극층(CMTLP_1)은 제2 금속층(MTL2)(및 패시베이션막(PSV)) 상에 배치되고, 패드 전극(ELTP_1)은 제2 전극층(CMTLP_1) 상에 배치될 수 있다. 제2 전극층(CMTLP_1)은 제1 연결 전극(ALE5_1, 도 8b 참고)의 제2 전극층(CMTL5_1)과 동일한 공정을 통해 형성되며, 예를 들어, 제2 전극층(CMTLP_1)은 몰리브덴(Mo)을 포함할 수 있다. 패드 전극(ELTP_1)은 제1 화소 전극(ELT1_1, 도 8b 참고)과 동일한 공정을 통해 형성되며, 예를 들어, 패드 전극(ELTP_1)은 인듐 주석 산화물(indium tin oxide, ITO)과 같은 투명 도전 물질을 포함할 수 있다.
도 8d에서는 제1 절연층(INS1)이 패드 연결 전극(ALEP_1)을 부분적으로 커버하면서, 제1 절연층(INS1)과 중첩하는 제1 전극층(RMTLP_1)이 존재할 수 있다. 이와 달리, 도 8e에 도시된 바와 같이, 제1 절연층(INS1_1)이 패드 연결 전극(ALEP_2)을 커버하지 않는 경우, 화소 전극을 형성하는 과정에서(도 9d 및 도 9e 참고) 제1 절연층(INS1_1)에 의해 노출된 제1 전극층이 모두 제거되고, 패드 연결 전극(ALEP_2)는 제2 전극층(CMTLP_1)만을 포함할 수 있다.
실시예에 따라, 제3 절연층(INS3)은 제2 전극층(CMTLP_1) 상에 배치될 수 있으며, 제3 절연층(INS3)에는 제2 전극층(CMTLP_1)을 노출시키는 개구 또는 컨택부가 형성될 수 있다. 이 경우, 패드 전극(ELTP_1)은 제3 절연층(INS3)의 개구를 통해 제2 전극층(CMTLP_1)과 접촉할 수 있다. 패드 전극(ELTP_1)이 제2 전극층(CMTLP_1)과 접촉하므로, 패드 전극(ELTP_1)과 패드 연결 전극(ALEP_2) 간의 접촉 저항(및 저항-커패시턴스 지연)이 감소되고, 접촉 저항에 기인한 불량이 완화되거나 방지될 수 있다.
도 9a 내지 도 9g는 도 2의 표시 장치를 제조하는 방법의 다른 실시예를 설명하기 위한 단면도들이다. 도 9a 내지 도 9g 각각에는 도 8a, 도 8c, 및 도 8d에 대응하는 단면이 도시되었다. 도 9a 내지 도 9g 각각에는 표시층(DPL, 도 8a 참고)을 중심으로 표시 장치(DD, 도 2 참고)가 간략하게 도시되었다.
먼저 도 2, 도 4, 도 6a, 도 8a, 도 8b, 도 8c, 도 8d, 및 도 9a를 참조하면, 패시베이션막(PSV) 상에 제1, 제2, 및 제3 패턴들(BNP1, BNP2, BNP3)이 형성되고, 제1, 제2, 및 제3 패턴들(BNP1, BNP2, BNP3) 및 패시베이션막(PSV) 상에 제1 전극층 및 제2 전극층이 순차적으로 형성되거나 패터닝될 수 있다.
제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1), 제1 연결 전극(ALE5_1), 및 패드(PAD_1)의 제1 및 제2 전극층들(RMTLP_1, CMTLP_1)의 배치 위치는 도 4 및 도 8a를 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
이후, 도 9b에 도시된 바와 같이, 제1 내지 제3 패턴들(BNP1~BNP3) 사이에 패시베이션막(PSV)을 커버하도록 제1 절연막(INS1)이 형성되거나 패터닝될 수 있다. 제1 절연막(INS1)은 발광 영역(EA) 전체를 커버하도록 형성될 수 있다. 분리 영역(SPA)에서는 제거 영역(RA) 및 컨택부에 대응하는 절연막(INS1)의 부분들이 제거되고, 패드 영역(PDA)에서도 컨택부에 대응하는 절연막(INS1)의 일부가 제거될 수 있다.
도 9c에 도시된 바와 같이, 제1 절연막(INS1)(또는, 패시베이션막(PSV)) 상에 뱅크(BNK)가 형성되고, 제1 절연막(INS1) 상에 발광 소자들(LD)이 공급 및 정렬되며, 발광 소자들(LD) 상에 제2 절연막(INS2)이 형성되거나 패터닝 될 수 있다.
발광 소자들(LD)(예를 들어, 제1 내지 제4 발광 소자들(LD1~LD4))은 제1 및 제3 정렬 전극들(ALE1_1, ALE3_1) 사이와 제2 및 제4 정렬 전극들(ALE2_1, ALE4_1) 사이에 배열될 수 있다.
이후, 도 9d에 도시된 바와 같이, 제2 절연막(INS2)을 커버하도록, 패시베이션막(PSV) 상에 전극층(ELT0)이 전면적으로 형성되고, 도 9e에 도시된 제3 화소 전극(ELT3_1), 제5 화소 전극(ELT5_1)을 형성하기 위한 마스크(PR)(또는, 포토레지스트 패턴)가 전극층(ELT0) 상에 형성될 수 있다. 분리 영역(SPA)과 패드 영역(PDA)에서는 별도의 마스크가 형성되지 않을 수 있다.
이후, 마스크(PR)를 기준으로 전극층(ELT0)을 식각하여, 도 9e에 도시된 바와 같이, 제3 화소 전극(ELT3_1), 제5 화소 전극(ELT5_1)이 형성될 수 있다. 실시예에 따라, 제1 절연막(INS1)에 제3 정렬 전극(ALE3_1)을 노출시키는 컨택홀이 형성된 경우, 제3 화소 전극(ELT3_1)은 상기 컨택홀을 통해 제3 정렬 전극(ALE3_1)에 접촉할 수 있다. 유사하게, 제5 화소 전극(ELT5_1)도 컨택홀을 통해 제4 정렬 전극(ALE4_1)에 접촉할 수도 있다.
일 실시예에서, 전극층(ELT0)을 식각하는 과정에서, 분리 영역(SPA)에서 제3 정렬 전극(ALE3_1)의 제1 전극층(RMTL3_1)이 부분적으로 식각될 수 있다. 유사하게, 제1 연결 전극(ALE5_1)의 제1 전극층(RMTL5_1)이 부분적으로 식각되어 제1 연결 전극(ALE5_1)의 제1 전극층(RMTL5_1)에 제5 컨택부(CNT5)가 형성될 수 있다. 다만, 이에 한정되는 것은 아니다.
다른 실시예에서, 제1 절연막(INS1), 뱅크(BNK), 및 제2 절연막(INS2)을 형성하기 위한 현상 및 세정 공정들을 거치면서, 외부로 노출된 전극층이 단계적으로 식각될 수 있다. 예를 들어, 상기 현상 및 세정 공정들을 거치면서, 분리 영역(SPA)에서 제3 정렬 전극(ALE3_1)의 제1 전극층(RMTL3_1)의 일 부분(즉, 분리 영역(RA)에 대응하는 부분)이 단계적으로 식각될 수 있다. 유사하게, 상기 현상 및 세정 공정들을 거치면서, 제1 연결 전극(ALE5_1)의 제1 전극층(RMTL5_1)(즉, 제5 컨택부(CNT5)에 대응하는 부분)이 단계적으로 식각될 수 있다. 제3 정렬 전극(ALE3_1)의 제1 전극층(RMTL3_1)과 제1 연결 전극(ALE5_1)의 제1 전극층(RMTL5_1)을 제외한 나머지 전극층이 식각되지 않도록, 도 9b에 도시된 바와 같이, 제1 절연막(INS1)은 발광 영역(EA) 내에 실질적으로 전면적으로 배치될 수도 있다.
이후, 도 9f에 도시된 바와 같이, 제3 화소 전극(ELT3_1) 및 제5 화소 전극(ELT5_1)을 커버하도록 제3 절연막(INS3)이 형성될 수 있다.
이후, 도 9g에 도시된 바와 같이, 제1 화소 전극(ELT1_1), 제2 화소 전극(ELT2_1)(및 제4 화소 전극(ELT4, 도 4 참고)), 및 패드 전극(ELTP_1)이 형성될 수 있다. 도 9d를 참조하여 설명한 방식과 동일하게, 패시베이션막(PSV) 상에 전극층이 전면적으로 형성되고, 제1 화소 전극(ELT1_1), 제2 화소 전극(ELT2_1), 및 패드 전극(ELTP_1)에 대응하는 마스크가 형성되며, 상기 마스크를 이용하여 상기 전극층을 식각함으로써, 제1 화소 전극(ELT1_1), 제2 화소 전극(ELT2_1), 및 패드 전극(ELTP_1)이 형성될 수 있다. 앞서 설명한 바와 같이, 제5 컨택부(CNT5)를 통해 제1 화소 전극(ELT1_1)은 제1 연결 전극(ALE5_1)의 제2 전극층(CMTL5_1)의 상면 및 제1 전극층(RMTL5_1)의 측면과 접촉하며, 제1 화소 전극(ELT1_1)의 접촉 저항이 감소될 수 있다. 유사하게, 패드 전극(ELTP_1)은 제1 절연막들(INS1) 및 패드 연결 전극(ALEP_1)의 제1 전극층(RMTLP_1)을 관통하는 개구(또는, 컨택홀)를 통해 패드 연결 전극(ALEP_1)의 제2 전극층(CMTLP_1)의 상면과 제1 전극층(RMTLP_1)의 측면과 접촉하며, 패드 전극(ELTP_1)의 접촉 저항이 감소될 수 있다.
한편, 제1 화소 전극(ELT1_1)을 형성하기 위해 상기 전극층을 식각하는 과정에서, 제거 영역(RA) 내 제3 정렬 전극(ALE3_1)의 제2 전극층(CMTL3_1)이 제거될 수 있다. 이 경우, 도 8c를 참조하여 설명한 바와 같이, 제3 정렬 전극(ALE3_1)은 분리 영역(SPA)에서 인접 화소(PXL)의 제3 정렬 전극(ALE3_1)으로부터 완전히 분리될 수 있다. 즉, 제1 화소 전극(ELT1_1)의 형성과 동시에 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1)에 대한 분리가 이루어질 수 있다.
도 10a는 도 4의 Ⅰ-Ⅰ'선에 따른 화소의 또 다른 실시예를 나타내는 단면도이다. 도 10a에는 도 8a에 대응하는 도면이 도시되었다. 도 10b는 도 4의 Ⅱ-Ⅱ'선에 따른 화소의 또 다른 실시예를 나타내는 단면도이다. 도 10b에는 도 8b에 대응하는 도면이 도시되었다. 도 10c는 도 4의 Ⅲ-Ⅲ'선에 따른 화소의 또 다른 실시예를 나타내는 단면도이다.
먼저, 도 2, 도 3a 내지 도 3c, 도 4, 도 8a 내지 도 8c, 및 도 10a 내지 도 10c를 참조하면, 제1, 제2, 제4, 및 제5 화소 전극들(ELT1_2~ELT5_2)을 제외하고, 도 10a 내지 도 10c의 화소(PXL_2)는 도 8a 내지 도 8c의 화소(PXL_1)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제1 내지 제3 패턴들(BNP1~BNP3)의 상부에는 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1)이 배치될 수 있다. 제1 및 제2 연결 전극들(ALE5_1, ALE6_1)은 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1)과 동일한 공정을 통해 형성될 수 있다.
제1 및 제2 연결 전극들(ALE5_1, ALE6_1) 및 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1)은 순차 적층된 제2 전극층들(CMTL1_1~CMTL6_1) 및 제1 전극층들(RMTL1_1~RMTL6_1)을 포함할 수 있다. 제1 전극층들(RMTL1_1~RMTL6_1)은 상대적으로 큰 반사율을 가지며, 제2 전극층들(CMTL1_1~CMTL6_1)은 상대적으로 큰 전기전도도를 가질 수 있다. 예를 들어, 제1 전극층들(RMTL1_1~RMTL6_1)은 알루미늄(Al)을 포함하고, 제2 전극층들(CMTL1_1~CMTL6_1)은 몰리브덴(Mo)을 포함할 수 있다.
제1 연결 전극(ALE5_1)의 제1 전극층(RMTL5_1)에는 제1 연결 전극(ALE5_1)의 제2 전극층(CMTL5_1)을 노출시키는 제5 컨택부(CNT5)가 형성될 수 있다. 이 경우, 도 10b에 도시된 바와 같이, 제1 화소 전극(ELT1_2)은 제5 컨택부(CNT5)를 통해 제1 연결 전극(ALE5_1)의 제2 전극층(CMTL5_1)의 상면과 접촉하며, 또한 제1 연결 전극(ALE5_1)의 제1 전극층(RMTL5_1)의 측면과 접촉할 수 있다.
유사하게, 제2 연결 전극(ALE6_1)의 제1 전극층(RMTL6_1)에는 제2 연결 전극(ALE6_1)의 제2 전극층(CMTL6_1)을 노출시키는 제6 컨택부(CNT6)가 형성될 수 있다. 이 경우, 도 10b에 도시된 바와 같이, 제2 화소 전극(ELT2_2)은 제6 컨택부(CNT6)를 통해 제2 연결 전극(ALE6_1)의 제2 전극층(CMTL6_1)의 상면과 접촉하며, 또한 제2 연결 전극(ALE6_1)의 제1 전극층(RMTL6_1)의 측면과 접촉할 수 있다.
제1 및 제2 연결 전극들(ALE5, ALE6) 및 정렬 전극들(ALE)의 상에는 제1 절연막(INS1)이 배치될 수 있다. 제1 절연막(INS1) 상에는 뱅크(BNK)가 배치될 수 있다.
제1 및 제2 패턴들(BNP1, BNP2) 사이의 영역과 제2 및 제3 패턴들(BNP2, BNP3) 사이의 영역에서, 제1 절연막(INS1) 상에 발광 소자들(LD)이 배치될 수 있다. 발광 소자들(LD)의 일 영역 상에는, 제2 절연막(INS2)이 배치될 수 있다.
제1 화소 전극(ELT1_2)은 제1 발광 소자(LD1)의 제1 단부와 제1 연결 전극(ALE5_1) 상에 배치될 수 있다. 제1 화소 전극(ELT1_2)은 제1 발광 소자(LD1)의 제1 단부와 제1 연결 전극(ALE5_1)을 전기적으로 연결할 수 있다.
제2 화소 전극(ELT2_2)은 제4 발광 소자(LD4)의 제2 단부와 제2 연결 전극(ALE6_1) 상에 배치될 수 있다. 제2 화소 전극(ELT2_2)은 제4 발광 소자(LD4)의 제2 단부와 제2 연결 전극(ALE6_1)을 전기적으로 연결할 수 있다.
제3 절연막(INS3)은 제1 화소 전극(ELT1_2) 및 제2 화소 전극(ELT2_2)(및 제4 화소 전극(ELT4, 도 4 참고)) 상에 배치될 수 있다. 제3 절연막(INS3)은 제1 화소 전극(ELT2_2) 및 제2 화소 전극(ELT2_2)을 커버하며, 제1 화소 전극(ELT1_2) 및 제2 화소 전극(ELT2_2)이 제3 화소 전극(ELT3_1) 및 제5 화소 전극(ELT5_1)과 직접적으로 연결되는 것(즉, 단락 회로가 발생하는 것)을 방지할 수 있다.
도 10c에 도시된 바와 같이, 제3 절연막(INS3)은 분리 영역(SPA) 내에 배치되지 않을 수 있으나, 이에 한정되는 것은 아니며, 예를 들어, 도 5c에 도시된 바와 같이, 제3 절연막(INS3)은 분리 영역(SPA) 내에 배치될 수도 있다.
제3 절연막(INS3) 상에 제3 화소 전극(ELT3_2) 및 제5 화소 전극(ELT5_2)이 배치될 수 있다.
제3 화소 전극(ELT3_2)은 제1 발광 소자(LD1)의 제2 단부 상에 배치되며, 제1 발광 소자(LD1)의 제2 단부와 접촉할 수 있다. 또한, 도 4를 참조하여 설명한 바와 같이, 제3 화소 전극(ELT3_2)은 제2 발광 소자(LD2)의 제1 단부 상에 배치되며, 제2 발광 소자(LD2)의 제1 단부와 접촉할 수 있다. 즉, 제3 화소 전극(ELT3_2)은 제1 발광 소자(LD1)의 제2 단부와 제2 발광 소자(LD2)의 제1 단부를 전기적으로 연결할 수 있다.
제5 화소 전극(ELT5_2)은 제4 발광 소자(LD4)의 제1 단부 상에 배치되며, 제4 발광 소자(LD4)의 제1 단부와 접촉할 수 있다. 또한, 도 4를 참조하여 설명한 바와 같이, 제5 화소 전극(ELT5_2)은 제3 발광 소자(LD3)의 제2 단부 상에 배치되며, 제3 발광 소자(LD3)의 제2 단부와 접촉할 수 있다. 즉, 제5 화소 전극(ELT5_1)은 제3 발광 소자(LD3)의 제2 단부와 제4 발광 소자(LD4)의 제1 단부를 전기적으로 연결할 수 있다.
도 8a 내지 도 8c에서는 제3 절연층(INS3) 상에 배치되는 제1 화소 전극(ELT1_1) 및 제2 화소 전극(ELT2_1)이 제5 컨택부(CNT5) 및 제6 컨택부(CNT6)를 통해 제1 연결 전극(ALE5_1) 및 제2 연결 전극(ALE6_1)에 접촉하고, 도 10a 내지 도 10c에서는 제3 절연층(INS3) 하부에 배치되는 제1 화소 전극(ELT1_2) 및 제2 화소 전극(ELT2_2)이 제5 컨택부(CNT5) 및 제6 컨택부(CNT6)를 통해 제1 연결 전극(ALE5_1) 및 제2 연결 전극(ALE6_1)에 접촉할 수 있다.
도 10d는 도 6a의 Ⅴ-Ⅴ'선에 따른 패드의 또 다른 실시예를 나타내는 단면도이다. 도 10d에는 도 8d에 대응하는 도면이 도시되었다.
도 8d 및 도 10d를 참조하면, 패드 전극(ELTP_1)을 제외하고, 도 10d의 패드(PAD_2)는 도 8d의 패드(PAD_1)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
패드(PAD_1)는 패드 연결 전극(ALEP_1) 및 패드 전극(ELTP_1)을 포함할 수 있다. 패드 연결 전극(ALEP_1)은 순차 적층된 제2 전극층(CMTLP_1) 및 제1 전극층(RMTLP_1)을 포함할 수 있다.
패드(PAD_2)는 패드 연결 전극(ALEP_1) 및 패드 전극(ELTP_2)을 포함할 수 있다. 패드 연결 전극(ALEP_1)은 순차 적층된 제2 전극층(CMTLP_1) 및 제1 전극층(RMTLP_1)을 포함할 수 있다.
제2 전극층(CMTLP_1)은 패시베이션막(PSV) 및 제2 금속층(MTL2) 상에 배치되고, 제1 전극층(RMTLP_1)은 제2 전극층(CMTLP_1) 상에 배치되며, 패드 전극(ELTP_2)은 제1 절연막(INS1) 및 패드 연결 전극(ALEP_1) 상에 배치될 수 있다.
제1 전극층(RMTLP_1)은 제1 연결 전극(ALE5_1, 도 10b 참고)의 제1 전극층(RMTL5_1)과 동일한 공정을 통해 형성되며, 예를 들어, 제1 전극층(RMTLP_1)은 알루미늄(Al)을 포함할 수 있다. 제2 전극층(CMTLP_1)은 제1 연결 전극(ALE5_1)의 제2 전극층(CMTL5_1)과 동일한 공정을 통해 형성되며, 예를 들어, 제2 전극층(CMTLP_1)은 몰리브덴(Mo)을 포함할 수 있다.
패드 전극(ELTP_2)은 제1 화소 전극(ELT1_2, 도 10b 참고)과 동일한 공정을 통해 형성되며, 예를 들어, 패드 전극(ELTP_2)은 인듐 주석 산화물(indium tin oxide, ITO)과 같은 투명 도전 물질을 포함할 수 있다.
도 10b를 참조하여 설명한 제5 컨택부(CNT5)와 유사하게, 제1 전극층(RMTLP_1)에는 제2 전극층(CMTLP_1)을 노출시키는 개구 또는 컨택부가 형성될 수 있다. 이 경우, 도 10d에 도시된 바와 같이, 패드 전극(ELTP_2)은 상기 개구(또는, 상기 컨택부)를 통해 제2 전극층(CMTLP_1)의 상면과 접촉하며, 또한 제1 전극층(RMTLP_1)의 측면과 접촉할 수 있다.
도 11a 내지 도 11e는 도 2의 표시 장치를 제조하는 방법의 또 다른 실시예를 설명하기 위한 단면도들이다. 도 11a 내지 도 11e 각각에는 도 10a 내지 도 10d에 대응하는 단면이 도시되었다. 도 11a 내지 도 11e 각각에는 표시층(DPL, 도 10a 참고)을 중심으로 표시 장치(DD, 도 2 참고)가 간략하게 도시되었다.
먼저 도 2, 도 4, 도 6a, 도 9a, 도 9b, 도 10a 내지 도 10d, 및 도 11a를 참조하면, 패시베이션막(PSV) 상에 제1, 제2, 및 제3 패턴들(BNP1, BNP2, BNP3)이 형성되고, 제1, 제2, 및 제3 패턴들(BNP1, BNP2, BNP3) 및 패시베이션막(PSV) 상에 제1 전극층 및 제2 전극층이 순차적으로 형성되거나 패터닝될 수 있다. 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1), 제1 연결 전극(ALE5_1), 및 패드(PAD_2)의 제1 및 제2 전극층들(RMTLP_1, CMTLP_1)의 배치 위치는 도 4 및 도 10a를 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
제1 내지 제3 패턴들(BNP1~BNP3) 사이에 패시베이션막(PSV)을 커버하도록 제1 절연막(INS1)이 형성되거나 패터닝될 수 있다. 제1 절연막(INS1)은 발광 영역(EA) 전체를 커버하도록 형성될 수 있다. 분리 영역(SPA)에서는 제거 영역(RA) 및 컨택부에 대응하는 절연막(INS1)의 부분들이 제거되고, 패드 영역(PDA)에서도 컨택부에 대응하는 절연막(INS1)의 일부가 제거될 수 있다.
실시예들에서, 제1 절연막(INS1)의 일부를 제거하는 과정에서, 제1 절연막(INS1)에 의해 노출된 제1 전극층들(RMTL3_1, RMTL5_1, RMTLP_1)(즉, 분리 영역(SPA)에서의 제거 영역(RA) 및 컨택부와, 패드 영역(PDA)에서의 컨택부에 대응하는 부분)이 부분적으로 제거될 수 있다. 예를 들어, 제1 절연막(INS1)의 식각에 이용되는 화학용액이나 가스에 노출되는 제1 전극층들(RMTL3_1, RMTL5_1, RMTLP_1)이 부분적으로 제거될 수 있고, 또한, 식각 후 세정 과정에서(예를 들어, 유기 세정에 의해) 제1 절연막(INS1)에 의해 노출된 제1 전극층들(RMTL3_1, RMTL5_1, RMTLP_1)이 부분적으로 제거될 수도 있다.
이후, 도 11b에 도시된 바와 같이, 제1 절연막(INS1)(또는, 패시베이션막(PSV)) 상에 뱅크(BNK)가 형성될 수 있다.
일 실시예에서, 뱅크(BNK)를 형성하는 과정에서, 제1 절연막(INS1)의 일부를 제거하는 과정에서와 유사하게, 제1 절연막(INS1)에 의해 노출된 제1 전극층들(RMTL3_1, RMTL5_1, RMTLP_1)이 부분적으로 제거될 수 있다.
이후, 도 11c에 도시된 바와 같이, 제1 절연막(INS1) 상에 발광 소자들(LD)이 공급 및 정렬되며, 발광 소자들(LD) 상에 제2 절연막(INS2)이 형성되거나 패터닝 될 수 있다.
일 실시예에서, 제2 절연막(INS2)을 패터닝하는 과정에서, 제1 절연막(INS1)의 일부를 제거하는 과정에서와 유사하게, 제2 절연막(INS2)(및 제1 절연막(INS1))에 의해 노출된 제1 전극층들(RMTL3_1, RMTL5_1, RMTLP_1)이 부분적으로 제거될 수 있다.
일 실시예에서, 제1 절연막(INS1), 뱅크(BNK), 및 제2 절연막(IN2)을 형성하기 위한 현상 및 세정 공정들을 거치면서, 제1 절연막(INS1)(및 제2 절연막(INS2))에 의해 노출된 제1 전극층들(RMTL3_1, RMTL5_1, RMTLP_1)이 단계적으로 제거되고, 제1 전극층들(RMTL3_1, RMTL5_1, RMTLP_1)에 제2 전극층들(CMTL3_1, CMTL5_1, CMTLP_1)을 노출시키는 컨택부 또는 개구가 형성될 수 있다. 예를 들어, 상기 현상 및 세정 공정들을 거치면서, 분리 영역(SPA)에서 제3 정렬 전극(ALE3_1)의 제1 전극층(RMTL3_1)의 일 부분(즉, 분리 영역(RA)에 대응하는 부분)이 단계적으로 식각될 수 있다. 유사하게, 상기 현상 및 세정 공정들을 거치면서, 제1 연결 전극(ALE5_1)의 제1 전극층(RMTL5_1)(즉, 제5 컨택부(CNT5)에 대응하는 부분)이 단계적으로 식각될 수 있다.
이후, 도 11d에 도시된 바와 같이, 제2 절연막(INS2)을 커버하도록, 패시베이션막(PSV) 상에 전극층(ELT0)이 전면적으로 형성되고, 도 10e에 도시된 제1 화소 전극(ELT1_2) 및 제2 화소 전극(ELT2_2)(및 제4 화소 전극(ELT4, 도 4 참고))을 형성하기 위한 마스크(PR)(또는, 포토레지스트 패턴)가 전극층(ELT0) 상에 형성될 수 있다. 분리 영역(SPA)에서는 별도의 마스크가 형성되지 않을 수 있다.
이후, 마스크(PR)를 기준으로 전극층(ELT0)을 식각하여, 도 11e에 도시된 바와 같이, 제1 화소 전극(ELT1_2) 및 제2 화소 전극(ELT2_2)이 형성될 수 있다.
이후, 도 7f를 참조하여 설명한 바와 같이, 제1 화소 전극(ELT1_2) 및 제2 화소 전극(ELT2_2)을 커버하도록 제3 절연막(INS3)이 형성되고, 이후, 도 7g를 참조하여 설명한 바와 같이, 제3 절연막(INS3) 상에 제3 화소 전극(ELT3_2) 및 제5 화소 전극(ELT5_2)이 형성되며, 이에 따라, 도 10a 내지 도 10c의 화소(PXL_2) 및 도 10d의 패드(PAD_2)가 형성될 수 있다.
상술한 바와 같이, 제1 절연막(INS1), 뱅크(BNK), 및 제2 절연막(IN2)을 형성하기 위한 현상 및 세정 공정들을 통해 제1 절연막(INS1)(및 제2 절연막(INS2))에 의해 노출된 제1 전극층들(RMTL3_1, RMTL5_1, RMTLP_1)을 제거함으로써, 도 10b에 도시된 바와 같이, 제3 절연층(INS3) 하부에 배치되는 제1 화소 전극(ELT1_2) 및 제2 화소 전극(ELT2_2)이 제5 컨택부(CNT5) 및 제6 컨택부(CNT6)를 통해 제1 연결 전극(ALE5_1) 및 제2 연결 전극(ALE6_1)에 접촉하며, 도 10d에 도시된 바와 같이, 제1 화소 전극(ELT1_2)과 동일한 공정을 통해 형성되는 패드 전극(ELTP_2)이 제2 전극층(CMTLP_1)의 상면 및 제1 전극층(RMTLP_1)의 측면과 접촉할 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 발광 영역 및 상기 발광 영역을 둘러싸는 비발광 영역;
    상기 발광 영역에서 상호 이격되는 제1 패턴 및 제2 패턴;
    상기 제1 패턴 및 상기 제2 패턴 사이에 정렬되는 제1 발광 소자;
    상기 제1 패턴 상에 위치하며 상기 제1 발광 소자의 제1 단부와 마주하는 제1 경사면을 가지는 제1 정렬 전극;
    상기 제1 정렬 전극과 동일한 층에 배치되는 제1 연결 전극;
    상기 제1 발광 소자의 상기 제1 단부에 전기적으로 연결되는 제1 전극;
    상기 제1 발광 소자의 제2 단부에 전기적으로 연결되는 제2 전극; 및
    상기 비발광 영역에 제공되며 상기 발광 영역을 정의하는 뱅크를 포함하고,
    상기 제1 정렬 전극 및 상기 제1 연결 전극 각각은 순차 적층된 제1 전극층 및 제2 전극층을 포함하며,
    상기 제1 연결 전극의 상기 제2 전극층에는 상기 제1 전극층을 노출시키는 컨택홀이 형성되고,
    상기 제1 전극은, 상기 컨택홀을 통해 상기 제1 연결 전극의 상기 제1 전극층과, 상기 제1 연결 전극의 상기 제2 전극층의 측면과 접촉하는, 표시 장치.
  2. 제1 항에 있어서, 상기 제1 전극은 상기 제1 연결 전극을 통해 트랜지스터 또는 전원선과 전기적으로 연결되는, 표시 장치.
  3. 제1 항에 있어서, 상기 제1 전극층의 반사율은 상기 제2 전극층의 반사율보다 크고,
    상기 제2 전극층의 전기전도도는 상기 제1 전극층의 전기전도도보다 큰, 표시 장치.
  4. 제3 항에 있어서, 상기 제1 전극층은 알루미늄을 포함하고, 상기 제2 전극층은 몰리브덴을 포함하는, 표시 장치.
  5. 제3 항에 있어서, 상기 제1 정렬 전극의 상기 제1 경사면에서, 상기 제2 전극층에 의해 상기 제1 전극층이 노출되는, 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 정렬 전극 및 상기 제1 전극 사이에 상기 표시 장치의 두께 방향으로 상기 제1 발광 소자와 중첩하는 위치에 배치되는 제1 절연막을 더 포함하고,
    상기 제1 패턴 상에서, 상기 제1 절연막의 측면은 상기 제1 정렬 전극의 상기 제2 전극층의 측면과 동일한 평면에 위치하는, 표시 장치.
  7. 제3 항에 있어서,
    상기 제2 패턴 상에 위치하며 상기 제1 발광 소자의 상기 제2 단부와 마주하는 제2 경사면을 가지는 제2 정렬 전극을 더 포함하는, 표시 장치.
  8. 제1 항에 있어서,
    상기 비발광 영역을 사이에 두고 상기 발광 영역으로부터 이격된 분리 영역을 더 포함하고,
    상기 분리 영역은 상기 뱅크에 의해 정의되며,
    상기 제1 연결 전극은 상기 분리 영역에 위치하는, 표시 장치.
  9. 제1 항에 있어서, 상기 제2 전극은 절연막을 사이에 두고 상기 제1 전극과 다른 층에 배치되는, 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 패턴과 상기 제2 패턴의 사이에 정렬된 제2 발광 소자;
    상기 제1 전극과 상기 제2 전극의 사이에 위치하며 상기 제1 및 제2 발광 소자들을 통해 상기 제1 및 제2 전극들의 사이에 전기적으로 연결되는 제3 전극; 및
    상기 제2 패턴의 일 영역과 중첩하는 제3 정렬 전극을 더 포함하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 패턴을 사이에 개재하고 상기 제1 패턴과 마주하는 제3 패턴;
    상기 제3 패턴 상에 위치하는 제4 정렬 전극;
    각각이 상기 제2 패턴과 상기 제3 패턴의 사이에 정렬되는 제3 발광 소자 및 제4 발광 소자;
    상기 제2 및 제3 전극들의 사이에 전기적으로 연결되는 제4 전극; 및
    상기 제2 및 제4 전극들의 사이에 전기적으로 연결되는 제5 전극을 더 포함하는, 표시 장치.
  12. 제1 항에 있어서,
    표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역, 및
    상기 비표시 영역에 형성되는 패드를 더 포함하고,
    상기 표시 영역은 상기 발광 영역 및 상기 비발광 영역을 포함하며,
    상기 패드는 상기 제1 정렬 전극과 동일한 공정을 통해 형성되는 제3 연결 전극, 및 상기 제1 전극과 동일한 공정을 통해 형성되는 패드 전극을 포함하고,
    상기 제3 연결 전극의 제2 전극층에는 제1 전극층을 노출시키는 개구가 형성되며,
    상기 패드 전극은, 상기 개구를 통해 상기 패드 전극의 상기 제1 전극층과, 상기 패드 전극의 상기 제2 전극층의 측면과 접촉하는, 표시 장치.
  13. 제1 항에 있어서, 상기 제2 전극층의 반사율은 상기 제1 전극층의 반사율보다 크고,
    상기 제1 전극층의 전기전도도는 상기 제2 전극층의 전기전도도보다 큰, 표시 장치.
  14. 제13 항에 있어서, 상기 제2 전극층은 알루미늄을 포함하고, 상기 제1 전극층은 몰리브덴을 포함하는, 표시 장치.
  15. 베이스층 상에 제1 패턴 및 제2 패턴을 형성하는 단계;
    상기 제1 패턴과 중첩하는 제1 정렬 전극, 상기 제2 패턴과 중첩하는 제2 정렬 전극, 및 제1 연결 전극을 형성하는 단계 - 상기 제1 정렬 전극, 상기 제2 정렬 전극, 및 상기 제1 연결 전극 각각은 제1 전극층 및 상기 제1 전극층 상에 형성되는 제2 전극층을 포함함 -;
    상기 제1 정렬 전극, 상기 제2 정렬 전극, 및 상기 제1 연결 전극 상에 제1 절연막을 형성하는 단계;
    상기 제1 패턴 및 상기 제2 패턴 사이에서, 상기 제1 절연막 상에 제1 발광 소자를 정렬하는 단계;
    상기 제1 발광 소자와 부분적으로 중첩하는 제2 절연 패턴을 형성하는 단계;
    상기 제1 발광 소자의 제1 단부에 전기적으로 연결되는 제1 전극을 형성하는 단계; 및
    상기 제1 발광 소자의 제2 단부에 전기적으로 연결되는 제2 전극을 형성하는 단계를 포함하고,
    상기 제2 절연 패턴을 형성하는 단계는,
    제2 절연막을 형성하는 단계; 및
    상기 제2 절연막 및 상기 제1 연결 전극의 상기 제2 전극층을 부분적으로 식각하여 상기 제2 절연 패턴 및 상기 제2 전극층의 컨택홀을 형성하는 단계를 포함하고,
    상기 제1 전극은, 상기 컨택홀을 통해 상기 제1 연결 전극의 상기 제1 전극층과, 상기 제1 연결 전극의 상기 제2 전극층의 측면과 접촉하는, 표시 장치의 제조 방법.
  16. 제15 항에 있어서, 상기 제1 전극층의 반사율은 상기 제2 전극층의 반사율보다 크고,
    상기 제2 전극층의 전기전도도는 상기 제1 전극층의 전기전도도보다 큰, 표시 장치의 제조 방법.
  17. 제16 항에 있어서, 상기 제1 전극층은 알루미늄을 포함하고, 상기 제2 전극층은 몰리브덴을 포함하는, 표시 장치의 제조 방법.
  18. 제16 항에 있어서, 상기 제2 절연 패턴을 형성하는 단계는,
    제1 발광 소자를 커버하는 상기 제2 절연막을 형성하는 단계; 및
    상기 제1 절연막, 상기 제2 절연막, 및 상기 제1 정렬 전극의 상기 제2 전극층을 일괄 식각하는 단계를 포함하는, 표시 장치의 제조 방법.
  19. 제18 항에 있어서, 상기 제1 발광 소자의 상기 제1 단부와 마주하는 상기 제1 정렬 전극의 제1 경사면에서, 상기 제2 전극층에 의해 상기 제1 전극층이 노출되는, 표시 장치의 제조 방법.
  20. 베이스층 상에 제1 패턴 및 제2 패턴을 형성하는 단계;
    상기 제1 패턴과 중첩하는 제1 정렬 전극, 상기 제2 패턴과 중첩하는 제2 정렬 전극, 및 제1 연결 전극을 형성하는 단계 - 상기 제1 정렬 전극, 상기 제2 정렬 전극, 및 상기 제1 연결 전극 각각은 제1 전극층 및 상기 제1 전극층 상에 형성되는 제2 전극층을 포함함 -;
    상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에 제1 절연 패턴을 형성하는 단계;
    상기 제1 패턴 및 상기 제2 패턴 사이에서, 상기 제1 절연 패턴 상에 제1 발광 소자를 정렬하는 단계;
    상기 제1 발광 소자와 부분적으로 중첩하는 제2 절연 패턴을 형성하는 단계;
    상기 제1 발광 소자의 제2 단부에 전기적으로 연결되는 제2 전극을 형성하는 단계; 및
    상기 제1 발광 소자의 제1 단부에 전기적으로 연결되는 제1 전극을 형성하는 단계를 포함하고,
    상기 제2 전극을 형성하는 단계는,
    전극층을 형성하는 단계; 및
    상기 전극층 및 상기 제1 연결 전극의 상기 제2 전극층을 부분적으로 식각하여 상기 제2 전극 및 상기 제2 전극층의 컨택홀을 형성하는 단계를 포함하고,
    상기 제1 전극은, 상기 컨택홀을 통해 상기 제1 연결 전극의 상기 제1 전극층과, 상기 제1 연결 전극의 상기 제2 전극층의 측면과 접촉하는, 표시 장치의 제조 방법.
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