TW202243234A - 顯示裝置及其製造方法 - Google Patents

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TW202243234A
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裵城槿
朴章淳
李政炫
鄭達梭
許元亨
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南韓商三星顯示器有限公司
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Abstract

一種顯示裝置，包括：第一發光元件、第一配向電極及第一連接電極。第一發光元件位於第一圖案和第二圖案之間；第一配向電極位於第一圖案上，第一配向電極具有與第一發光元件相對的第一斜面；第一連接電極與第一配向電極位於同一層上；第一電極和第二電極電連接到第一發光元件的相應端部。 第一配向電極和第一連接電極中的每一個包括依序堆疊的第一電極層和第二電極層。暴露第一連接電極的第一電極層之接觸孔形成在第一連接電極的第二電極層中。 第一電極通過接觸孔與第一連接電極的第一電極層和第一連接電極的第二電極層的側表面接觸。

Description

顯示裝置及其製造方法
相關申請的交叉引用：
本申請主張於2021年4月22日在韓國智慧財產局提交的韓國專利申請第10-2021-0052670號的優先權和效益，其全部公開內容合併於此作為參考。
本揭露整體上涉及一種顯示裝置及一種製造一顯示裝置的方法。
最近，人們對於多種訊息顯示的興趣增加。因此，多種顯示裝置的研究和開發一直在持續進行中。
本揭露的一個或多個實施例提供一種顯示裝置，其可以減小多個電極的接觸電阻和阻容(RC)延遲。
根據本發明的一個或多個實施例，提供了一種顯示裝置，其包括：一發射區域及該發射區域周圍之一非發射區域；一第一圖案和一第二圖案，位於在該發射區域中且彼此間隔開；一第一發光元件，位於該第一圖案與該第二圖案之間；一第一配向電極，位於該第一圖案上，該第一配向電極具有與該第一發光元件的一第一端部相對的一第一斜面；一第一連接電極，與該第一配向電極位於同一層上；一第一電極，電連接至該第一發光元件的該第一端部；一第二電極，電連接至該第一發光元件的一第二端部；以及一堤壁，位於該非發射區域，該堤壁界定該發射區域，其中該第一配向電極和該第一連接電極分別包括依次層疊的一第一電極層和一第二電極層，其中暴露該第一電極層之一接觸孔是位於該第一連接電極的該第二電極層中，以及其中該第一電極通過該接觸孔與該第一連接電極的該第一電極層和該第一連接電極的該第二電極層的一側表面接觸。
該第一電極可通過該第一連接電極電連接到一電晶體或一電源線。
該第一電極層的一反射率可高於該第二電極層的一反射率，該第二電極層的一電導率可高於該第一電極層的一電導率。
該第一電極層可包括鋁，並且該第二電極層可包括鉬。
在該第一配向電極的該第一斜面上，該第二電極層暴可露該第一電極層。
顯示裝置可進一步包括一第一絕緣層，該第一絕緣層位於該顯示裝置的一厚度方向上與該第一發光元件重疊的一位置處的該第一配向電極和該第一電極之間，在該第一圖案上，該第一絕緣層的一側表面與該第一配向電極的該第二電極層的一側表面可位於同一平面。
顯示裝置可進一步包括一第二配向電極，該第二配向電極位於該第二圖案上，該第二配向電極具有與該第一發光元件的該第二端部相對的一第二傾斜表面。
顯示裝置可進一步包括一分離區域，該分離區域可與該發射區域隔開，並且該非發射區域插置於該分離區域與該發射區域之間，該分離區域可由該堤壁所界定，以及該第一連接電極可位於該分離區域。
該第二電極可設置在與該第一電極不同的層上，而一絕緣層插置於該第二電極與該第一電極之間。
顯示裝置可進一步包括：一第二發光元件，位於該第一圖案與該第二圖案之間；一第三電極，位於該第一電極與該第二電極之間，該第三電極通過該第一發光元件和該第二發光元件電連接在該第一電極與該第二電極之間；以及一第三配向電極，與該第二圖案的一區域重疊。
顯示裝置可進一步包括：一第三圖案，與該第一圖案相對設置，而該第二圖案插置於該第三圖案與該第一圖案之間；一第四配向電極，位於該第三圖案上；一第三發光元件及一第四發光元件，該第三發光元件及該第四發光元件分別位於該第二圖案與該第三圖案之間；一第四電極，電連接在該第二電極和該第三電極之間；以及一第五電極，電連接在該第二電極和該第四電極之間。
顯示裝置可進一步包括：一顯示區域及該顯示區域周圍之一非顯示區域；以及一焊墊，位於該非顯示區域，其中該顯示區域可包括該發射區域和非發射區域，其中該焊墊可包括一第三連接電極及一焊墊電極，該第三連接電極通過與該第一配向電極相同的一製程形成，該焊墊電極通過與該第一電極相同的製程形成，其中暴露該第三連接電極的一第一電極層之一開口是位於該第三連接電極的一第二電極層，以及其中該焊墊電極可通過該開口與該第三連接電極的該第一電極層和該第三連接電極的該第二電極層的一側表面接觸。
該第二電極層的一反射率可高於該第一電極層的一反射率，該第一電極層的一電導率可高於該第二電極層的一電導率。
該第二電極層可包括鋁，並且該第一電極層可包括鉬。
根據本揭露的一個或多個實施例，提供了一種製造顯示裝置的方法，該方法包括：在一基底層上形成一第一圖案和一第二圖案；形成與該第一圖案重疊的一第一配向電極、與該第二圖案重疊的一第二配向電極以及一第一連接電極，其中該第一配向電極、該第二配向電極和該第一連接電極各包括一第一電極層及形成在該第一電極層上之一第二電極層；在該第一配向電極、該第二配向電極和該第一連接電極上形成一第一絕緣層；將一第一發光元件對準在該第一圖案與該第二圖案之間的該第一絕緣層上；形成與該第一發光元件部分地重疊的一第二絕緣圖案；形成與該第一發光元件的一第一端部電連接的一第一電極；以及形成與該第一發光元件的一第二端部電連接的一第二電極，其中形成該第二絕緣圖案包括：形成一第二絕緣層；以及通過部分蝕刻該第二絕緣層和該第一連接電極的該第二電極層，形成該第二絕緣圖案和該第二電極層的一接觸孔，以及其中該第一電極通過該接觸孔與該第一連接電極的該第一電極層和該第一連接電極的該第二電極層的一側表面接觸。
該第一電極層的一反射率可高於該第二電極層的一反射率，該第二電極層的一電導率可高於該第一電極層的一電導率。
該第一電極層可包括鋁，並且該第二電極層可包括鉬。
形成該第二絕緣圖案可進一步包括：形成覆蓋該第一發光元件的該第二絕緣層；以及共同蝕刻該第一絕緣層、該第二絕緣層和該第一配向電極的該第二電極層。
在與該第一發光元件的該第一端部相對的該第一配向電極的一第一傾斜表面處，該第二電極層可暴露該第一電極層。
根據本揭露的一個或多個實施例，提供了一種製造一顯示裝置的方法，其包括：在一基底層上形成一第一圖案和一第二圖案；形成與該第一圖案重疊的一第一配向電極、與該第二圖案重疊的一第二配向電極及一第一連接電極，其中該第一配向電極、該第二配向電極和該第一連接電極各包括一第一電極層及在該第一電極層上之一第二電極層；在該第一配向電極與該第二配向電極之間形成一第一絕緣圖案；將一第一發光元件對準在該第一圖案與該第二圖案之間的該第一絕緣圖案上；形成與該第一發光元件部分地重疊的一第二絕緣圖案；形成與該第一發光元件的一第二端部電連接的一第二電極；以及形成電連接到該第一發光元件的一第一端部的一第一電極，其中形成該第二電極包括：形成一電極層；以及通過部分蝕刻該電極層和該第一連接電極的該第二電極層，形成該第二電極和該第二電極層的一接觸孔，以及其中該第一電極通過該接觸孔與該第一連接電極的該第一電極層和該第一連接電極的該第二電極層的一側表面接觸。
儘管僅詳細說明了一些實施例，但本揭露不局限於此，並且如本發明所屬領域之通常知識者將理解的，可以對所示實施例應用各種變化和不同形狀。除非上下文另有明確指示如本說明書所使用的單數形式也旨在包括複數形式。
本揭露不局限於以下公開的實施例，並且可以以各種形式實施。以下公開的每個實施例可以在實施之前獨立實施或與至少另一個實施例組合。
在以下的實施例及多個圖式中，與本揭露不直接相關的元件均省略描繪，並且多個圖式中各元件之間的尺寸關係僅是為了便於理解，而非限制實際比例。應當注意，在為每幅圖式的元件提供元件編號時，即使相同的元件在不同的附圖中示出，相同的元件編號代表相同的元件。
應當理解，雖然術語「第一(first)」、「第二(second)」、「第三(third)」等在這裡可以用來描述各種元件、組件、區域、層和/或部分，但是這些元件、組件、區域、層和/或部分不應受這些術語的限制。這些術語僅用於將一個元件、組件、區域、層或部分與另一個元件、組件、區域、層或部分區分開來。因此，本說明書中討論的第一元件、組件、區域、層或部分可以稱為第二元件、組件、區域、層或部分，而不脫離本揭露的範圍。
為了便於描述，此處可以使用例如「「下方(beneath)」、「下方(below)」、「下方(lower)」、「下方(under)」、「上方(above)」、「上方(upper)」等空間相關術語來描述一個元件或特徵與另一個元件或特徵的關係圖中所示的元件或特徵。應當理解，除了圖式中描繪的方向之外，這些空間相對術語旨在涵蓋設備在使用或操作中的不同方向。例如，如果圖式中的裝置被翻轉，則描述為「在」其他元件或特徵「下方(below)」或「下方(beneath)」或「下方(under)」的元件將被定向為在其他元件或特徵「上方(above)」。因此，示例術語「下方(below)」和「下方(under)」可以涵蓋上方和下方的方向。該裝置可以以其他方式定向(例如：旋轉90度或在其他方向)並且本說明書使用的空間相對描述符應相應地解釋。此外，進一步應理解，當層被稱為位於兩層「之間(between)」時，它可以是兩層之間的唯一層，或者也可以存在一個或多個中間層。
本說明書使用的術語僅出於描述特定實施例的目的，並不旨在限制本揭露。如本說明書所用的術語「實質上(substantially)」、「大約(about)」和類似術語用作近似術語而不是程度術語，旨在說明測量或計算值中的固有偏差，這些偏差將被本發明所屬領域之通常知識者所知悉。
如本說明書所用，單數形式「一(a)」和「一(an)」旨在也包括複數形式，除非上下文另有明確指示。將進一步理解，當在本說明書中使用時，術語「包括(comprises)」和/或「包括(comprising)」指定了該特徵、整數、步驟、操作、元件和/或組件的存在，但不排除存在或添加一個或多個其他特徵、整數、步驟、操作、元件、組件和/或其組合。如本說明書所用，術語「和/或(and/or)」包括一個或多個相關列出的項目的任何和所有組合。例如「至少一個(at least one of)」之類的表達式在元件列表之前時是修飾整個元件列表，而不是修飾列表中的單個元件。此外，在描述本揭露的實施例時使用的「可以(may)」是指「本揭露的一個或多個實施例」。此外，術語「示例性(exemplary)」旨在指代示例或說明。如本說明書所用，術語「使用(use)」、「使用(using)」和「使用(used)」可以被認為分別與術語「利用(utilize)」、「利用(utilizing)」和「利用(utilized)」同義。
應當理解，當一個元件或層被稱為是「在…上(on)」、「連接至(connected to)」、「耦合至(coupled to)」或「相鄰於(adjacent to)」另一個元件或層時，它可以直接位於、連接到、耦合到，或相鄰於其他元件或層，或者可以存在一個或多個居間元件或層。相反，當一個元件或層被稱為「直接在(directly on)」、「直接連接到(directly connected to)」、「直接耦合到(directly coupled to)」或「緊鄰(immediately adjacent to)」另一個元件或層時，不存在介入的元件或層。
第1A圖係示出了根據本揭露的一個或多個實施例的發光元件的立體圖，第1B圖至第1D圖係示出了圖1所示的發光元件的剖面圖。例如：第1B圖至第1D圖示出了圖1A所示的發光元件LD的配置的不同實施例，儘管在第1A圖至第1D圖中示出了具有圓柱形狀的棒型發光元件LD。如第1A圖至第1D圖所示，發光元件LD的種類(或類型)和/或形狀不局限於此。
請參照第1A圖至第1D圖，發光元件LD包括第一半導體層SCL1、第二半導體層SCL2以及插置於第一半導體層和第二半導體層SCL1和SCL2之間的主動層ACT。在一個或多個實施例中，發光元件LD可以包括沿著長度L方向依序堆疊的第一半導體層SCL1、主動層ACT和第二半導體層SCL2。
發光元件LD可以設置成在一個方向上延伸的棒狀，當假設發光元件LD的延伸方向為長度L方向時，發光元件LD可具有沿著長度L方向的第一端部EP1和第二端部EP2。
第一半導體層和第二半導體層SCL1和SCL2中的任何一個可以設置在發光元件LD的第一端部EP1處。此外，第一半導體層和第二半導體層SCL1和SCL2中的另一個可以設置在發光元件LD的第二端部EP2處。在一個或多個實施例中，第二半導體層SCL2可以設置在發光元件LD的第一端部EP1，第一半導體層SCL1可以設置在發光元件LD的第二端部EP2。
在一個或多個實施例中，發光元件LD可以是通過蝕刻製程等製成棒狀的棒狀發光元件(也稱為「棒狀發光二極體」)。在本發明中，術語「棒狀」可以包括棒狀(rod)或長條狀(bar)，其在長度L方向上較長(即其縱橫比大於1)，例如圓柱或多棱柱，並且該形狀其部分的內容沒有特別限制。例如：發光元件LD的長度L可以大於發光元件LD的直徑D(或横截面的寬度)。
發光元件LD可以具有小到微米級或奈米級的尺寸。在一個或多個實施例中，發光元件LD可具有在微米級或奈米級範圍內的直徑D和/或長度L。然而，發光元件LD的尺寸不局限於此。例如：發光元件LD的尺寸可以根據使用發光元件作為光源的顯示裝置等各種裝置的設計條件進行各種變更。
第一半導體層SCL1可以是第一導電類型的半導體層。例如：第一半導體層SCL1可以包括N型半導體層。在一個或多個實施例中，第一半導體層SCL1可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的任何一種半導體材料，並且包括摻雜有例如矽(Si)、鍺(Ge)或錫(Sn)的第一導電類型摻雜劑的N型半導體層。此外，第一半導體層SCL1可以由各種材料形成。
主動層ACT形成在第一半導體層SCL1上，並且可以形成為單量子阱結構或多量子阱結構，主動層ACT的位置可以根據發光元件LD的種類(或類型)進行各種改變，主動層ACT可以發射具有400nm至900nm波長的光，並且使用雙異質結構。
摻雜有導電摻雜劑的包覆(clad)層可以形成在主動層ACT的頂部和/或底部上。在一個或多個實施例中，包覆層可以形成為AlGaN層或InAlGaN層。在一個或多個實施例中，例如AlGaN或AlInGaN的材料可以用於形成主動層ACT。此外，主動層ACT可以由各種材料形成。
第二半導體層SCL2形成在主動層ACT上，並且可以包括具有與第一半導體層SCL1不同類型的半導體層。例如：第二半導體層SCL2可以包括P型半導體層。在一個或多個實施例中，第二半導體層SCL2可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一種半導體材料，並且包括摻雜有第二導電類型摻雜劑的P型半導體層，例如：鎂。此外，第二半導體層SCL2可以由各種材料形成。
在一個或多個實施例中，第一半導體層SCL1和第二半導體層SCL2可以在發光元件LD的長度L方向上具有不同的長度(或厚度)。在一個或多個實施例中，沿著發光元件LD的長度L方向，第一半導體層SCL1可以具有比第二半導體層SCL2更長(或更厚)的長度(或厚度)。因此，發光元件LD的主動層ACT可以比第二端部EP2更靠近第一端部EP1。
當在發光元件LD的兩端之間施加閾值電壓或更高的電壓時，發光元件LD發光，同時電子-電洞對在主動層ACT中結合。通過利用這樣的原理控制發光元件LD的發光，可以將發光元件LD用作包括顯示裝置的像素在內的各種發光裝置的光源。
在一個或多個實施例中，除了第一半導體層SCL1、主動層ACT和第二半導體SCL2之外，發光元件LD進一步可以包括一附加組件。例如：發光元件LD可以另外包括設置在第一半導體層SCL1的一端的至少一個磷光體層、至少一個主動層、至少一個半導體層和/或至少一個電極層、主動層ACT和/或第二半導體層SCL2。
例如：發光元件LD進一步可以包括設置在第二半導體層SCL2的一端的電極層ETL1，如圖1C所示，電極層ETL1可以位於發光元件LD的第一端部EP1。
此外，發光元件LD進一步可以包括設置在第一半導體層SCL1的一端的另一電極ETL2，如圖1D所示。在一個或多個實施例中，電極層ETL1和ETL2可以設置在發光元件LD的第一端部EP1和第二端部EP2處。
多個電極層ETL1和ETL2可以是歐姆接觸電極，但本發明不局限於此。例如：多個電極層ETL1和ETL2可以是蕭基(Schottky)接觸電極。
多個電極層ETL1和ETL2可以包括金屬或金屬氧化物。在一個或多個實施例中，多個電極層ETL1和ETL2可以包括鉻(Cr)、鈦(Ti)、鋁(Al)、金(Au)、鎳(Ni)、其任何氧化物或合金中的一種或其混合物，以及氧化銦錫(ITO)。多個電極層ETL1和ETL2可以包括相同的材料或不同的材料。
多個電極層ETL1和ETL2可以是實質上透明的或半透明的。因此，在發光元件LD中產生的光可以通過穿過多個電極層ETL1和ETL2發射到發光元件LD的外部。在一個或多個實施例中，當發光元件LD中產生的光不透過電極層ETL1和ETL2，而是通過發光元件LD的兩個端部以外的區域發射到發光元件LD的外部時，電極層ETL1和ETL2可以是不透明的。
在一個或多個實施例中，發光元件LD進一步可以包括設置在發光元件LD的表面(例如：外周面或圓周面)上的絕緣膜INF，絕緣膜INF可以形成在發光元件LD的表面(例如：外周面或圓周面)上，以圍繞(或包圍)至少主動層ACT的外表面(例如：外周面或圓周面)。此外，絕緣膜INF可以進一步圍繞(或包圍)第一半導體層和第二半導體層SCL1和SCL2的一個區域。
當發光元件LD包括電極層ETL1和ETL2時，絕緣膜INF可以至少部分地圍繞(或包圍)多個電極層ETL1和ETL2的外表面(例如：外周或圓周表面)，或者可以不圍繞多個電極層ETL1和ETL2的外表面(例如：外周或圓周表面)。即絕緣膜INF可以選擇性地形成在多個電極層ETL1和ETL2的表面上。
絕緣膜INF可以暴露發光元件LD在發光元件LD的長度L方向上的兩個端部，例如：絕緣膜INF可以在發光元件的第一端部EP1和第二端部EP2暴露第一半導體層和第二半導體層SCL1和SCL2以及電極層ETL1和ETL2中的至少一個。替代地，在一個或多個實施例中，絕緣膜INF可以不設置在發光元件LD中。
當設置絕緣膜INF以覆蓋發光元件LD的表面(例如：外周或圓周表面))，例如：主動層ACT的外表面(例如：外周或圓周表面))時，絕緣膜INF可以防止主動層ACT與至少一個電極(例如：後述的配向電極和/或像素電極)短路。因此，可以確保發光元件LD的電穩定性。
絕緣膜INF可以包括透明絕緣材料。例如：絕緣膜INF可以包括未固定到絕緣膜INF上的SiO 2或氧化矽(SiO x)、未固定到絕緣膜INF上的Si 3N 4或氮化矽(SiN x)、未固定到絕緣膜INF上的Al 2O 3或氧化鋁(Al xO y)以及TiO 2或氧化鈦(TiO x)中的至少一種絕緣材料，但本揭露不局限於此。即構成絕緣膜INF的材料沒有特別限制。
當絕緣膜INF設置在發光元件LD的表面上時，可以減少或最小化發光元件LD的表面缺陷，從而提高發光元件LD的壽命和效率。此外，當在每個發光元件LD中形成絕緣膜INF時，即使當多個發光元件LD密集地設置時，絕緣膜INF也可以防止在多個發光元件LD之間發生不希望的短路。
在本揭露的一個或多個實施例中，發光元件LD可以通過表面處理製程製造。例如：當將多個發光元件LD混合在液體溶液(或溶劑)中以提供給每個發射區域(例如：每個像素的發射區域)時，每個發光元件LD可以進行表面處理，使得多個發光元件LD在溶液中不是不均勻地聚集而是均勻地分散在溶液中。在與此相關的非限制性實施例中，絕緣膜INF本身可以通過使用疏水材料形成為疏水層，或者可以在絕緣膜上另外形成由疏水材料製成的疏水層。
絕緣膜INF可以配置為單層或多層。例如：絕緣膜INF可以配置為雙層。
絕緣膜INF可以在至少一個區域中被部分蝕刻，例如：其上部區域和下部區域中的至少一個，絕緣膜INF在其至少一個區域中可以具有圓形形狀，但本揭露不局限於此。
例如：在絕緣膜INF的上部區域和下部區域中的至少一個區域中，絕緣膜INF可以被部分地或完全地被去除。因此，可以部分地暴露第一半導體層SCL1、第二半導體層SCL2以及多個電極層ETL1和ETL2中的至少一個。
發光元件LD可以用於包括顯示裝置在內的各種需要光源的裝置。例如：當在顯示面板的每個像素中設置多個發光元件LD時，發光元件LD可以用作每個像素的光源。然而，發光元件LD的應用領域不限於上述示例。例如：發光元件LD可以用於需要光源的其他類型的裝置，例如：照明裝置。
第2圖是示出根據本揭露的一個或多個實施例的顯示裝置的平面圖。在第2圖中，作為能夠使用圖1A至圖1D所示的多個實施例中示出的發光元件LD作為光源的電子設備的一個例子，示出了顯示裝置DD。例如：將基於顯示面板DP來說明顯示裝置DD的結構。例如：顯示面板DP的每個像素PXL可以包括至少一個發光元件LD。
為方便起見，在第2圖中，將基於顯示區域DA簡要說明顯示面板DP的結構。然而，在一個或多個實施例中，至少一個未在圖中示出的驅動電路和線路可以進一步設置在顯示面板DP中。
請參照第2圖，根據本揭露的一個或多個實施例的顯示面板DP可以包括一基底層BSL和設置在基底層BSL上的多個像素PXL。
顯示面板DP可以具有各種形狀。在一個或多個實施例中，顯示面板DP可以設置成矩形板狀，但本揭露不局限於此。例如：顯示面板DP可以具有例如：圓形或橢圓形的形狀。此外，顯示面板DP可以包括有角度的邊角和/或彎曲角。為方便起見，在第2圖中，示出了顯示面板DP具有矩形板體形狀。此外，將顯示面板DP的長邊的延伸方向(例如：橫向)指定為第一方向DR1，將顯示面板DP的短邊的延伸方向(例如：縱向)指定為作為第二方向DR2。
顯示面板DP和用於形成顯示面板DP的基底層BSL可以包括用於顯示圖像的顯示區域DA和顯示區域DA以外的非顯示區域NA。顯示區域DA可以構成顯示圖像的螢幕或區域，非顯示區域NA可以是顯示面板DP的顯示區域DA以外的其他區域。在一個或多個實施例中，非顯示區域NA可以圍繞(或環繞)顯示區域DA的外圍。
像素PXL可以設置在基底層BSL上的顯示區域DA中。在一個或多個實施例中，顯示區域DA可以包括多個像素區域，各個像素PXL設置在該多個像素區域中。
非顯示區域NA可以設置在顯示區域DA的外圍，連接到顯示區域DA的像素PXL的各種線、焊墊和/或內置電路可以設置在非顯示區域NA中。非顯示區域NA可以包括焊墊區域PDA，並且焊墊PAD可以設置在焊墊區域PDA中。例如：焊墊PAD可以連接到安裝在柔性電路板(FCB)上的驅動電路，例如源極驅動器和/或時序控制器。當顯示面板DP連接到多個源極驅動器時，多個焊墊區域PDA可以分別對應於源極驅動器。
像素PXL通過數據線DL連接到焊墊PAD，並且可以從源極驅動器接收數據訊號。當在顯示面板DP中提供內置電路(例如：閘極驅動器)時，內置電路可以連接到焊墊PAD。在第2圖中，示出了焊墊PAD(或焊墊區域PDA)僅設置在顯示面板DP的下側，但本揭露不局限於此。例如：焊墊PAD可以設置在顯示面板DP的上側和下側中的每一個處。
在本揭露的實施例的描述中，術語「連接(或耦接)」可以包括地表示物理和/或電連接(或耦接)。此外，術語「連接(或耦接)」可以包括地表示直接或間接連接(或耦接)，以及整體或非整體連接(或耦接多個)。
在一個或多個實施例中，至少兩種發射不同顏色的光的像素PXL可以設置在顯示區域DA中。此外，配置有不同顏色的像素PXL的每個像素單元可以設置為彼此相鄰。
在一個或多個實施例中，每個像素PXL可以被設置為期望顏色(例如：預定顏色)的像素，並且可以包括產生期望顏色(例如：預定顏色)的光的發光元件LD。在一個或多個實施例中，至少一些像素PXL可以包括產生第一顏色的光的發光元件LD，並且將第一顏色的光轉換成第二顏色的光的光轉換層可以設置在上部像素PXL的一部分。因此，可以通過使用至少一些像素PXL來產生第二顏色的光。
像素PXL可以包括由合適的控制訊號(例如：預定控制訊號)(例如：掃描訊號和/或數據訊號)和/或電源(例如：預定電源)驅動的至少一個光源)(例如：第一電源和/或第二電源)。在一個或多個實施例中，光源可以包括至少一個根據圖1和第2圖所示實施例的發光元件LD。如第1A圖至第1D圖所示，例如至少一個棒狀發光元件LD具有小到奈米級或微米級的尺寸。此外，各種類型的發光元件LD可以用作像素PXL的光源。例如：在一個或多個實施例中，每個像素PXL的光源可以通過使用具有核殼(core-shell)結構的發光元件LD來配置。
此外，像素PXL可以具有根據以下將描述的各種實施例中的至少一個或多個實施例的結構。例如：每個像素PXL可以具有應用將描述的實施例中的任一實施例的結構，或者具有應用至少兩個實施例的組合的結構。
在一個或多個實施例中，像素PXL可以被配置為主動像素，但本揭露不局限於此。例如：像素PXL可被配置為使用各種結構和/或驅動方法的被動或主動發光顯示裝置的像素。
第3A圖至第3C圖係示出了包括在第2圖所示的顯示裝置DD中的像素PXL的多個電路圖。例如：第3A圖至第3C圖示出了可以應用於主動顯示裝置的像素PXL的一個或多個實施例，並且示出了與發光單元EMU的結構有關的不同實施例。
在一個或多個實施例中，第3A圖至第3C圖中所示的像素PXL中的每一個像素PXL可以是設置在第2圖所示的顯示區域DA中的任何一個像素PXL。此外，設置在顯示區域DA中的像素PXL可以具有彼此實質上相同或相似的結構。
請參照第3A圖至第3C圖，像素PXL可以包括用於產生具有與數據訊號對應的亮度的光的發光單元EMU。此外，像素PXL可以選擇性地進一步包括用於驅動發光單元EMU的像素電路PXC。
像素電路PXC可以電連接在第一電源VDD和發光單元EMU之間。此外，像素電路PXC可以電連接到相應像素PXL的掃描線SL和數據線DL，以分別對應於由掃描線SL和數據線DL提供的掃描訊號和數據訊號來控制發光單元EMU的運作。此外，像素電路PXC進一步可以選擇性地連接到感測訊號線SSL和感測線SENL。
像素電路PXC可以包括至少一個電晶體和電容器。例如：像素電路PXC可以包括第一電晶體M1、第二電晶體M2、第三電晶體M3和存儲電容器Cst。
第一電晶體M1電連接在第一電源VDD和發光單元EMU的第一像素電極ELT1之間。此外，第一電晶體M1的閘極電連接至第一節點N1。第一電晶體M1控制提供給發光單元EMU的驅動電流，對應於第一節點N1處的電壓。換言之，第一電晶體M1可以是用於控制像素PXL的驅動電流的驅動電晶體。
在一個或多個實施例中，第一電晶體M1可以選擇性地包括底部金屬層BML(也稱為「下電極」、「背向式閘極」或「下光阻擋層」)。第一電晶體M1的閘電極和底部金屬層BML可以彼此重疊，絕緣層插置於閘電極與底部金屬層BML之間。在一個或多個實施例中，底部金屬層BML可以電連接到一個電極，例如第一電晶體M1的源極或汲極。
當第一電晶體M1包括底部金屬層BML時，可以應用反向偏置(back-biasing)技術(或同步技術)，以通過施加反向偏置電壓沿著負方向或正方向移動第一電晶體M1的閾值電壓在像素PXL的驅動中，連接到第一電晶體M1的底部金屬層BML。在一個或多個實施例中，通過將底部金屬層BML連接到第一電晶體M1的源極來應用源同步技術，使得第一電晶體M1的閾值電壓可以在負方向或正方向上移動。此外，當底部金屬層BML設置在構成第一電晶體M1的通道的半導體圖案的底部時，底部金屬層BML用作光阻擋圖案，從而穩定第一電晶體M1的操作特性。然而，底部金屬層BML的功能和/或應用方法不局限於此。
第二電晶體M2電連接在數據線DL和第一節點N1之間。此外，第二電晶體M2的閘極電連接至掃描線SL。當從掃描線SL提供具有閘極導通電壓(例如：高電位電壓)的掃描訊號時，第二電晶體M2導通，以將數據線DL和第一節點N1彼此電連接。
對於每個幀週期，對應幀的數據訊號被提供給數據線DL。在提供具有閘極導通電壓的掃描訊號的時段期間，數據訊號通過導通的第二電晶體M2被傳送到第一節點N1。換言之，第二電晶體M2可以是用於將每個數據訊號傳送到像素PXL內部的開關電晶體。
存儲電容器Cst的一個電極電連接到第一節點N1，存儲電容器Cst的另一個電極電連接到第一電晶體M1的第二電極(例如：源極)。存儲電容器Cst充電至對應的電壓(或保持電荷)在每個幀週期期間提供給第一節點N1的數據訊號。
第三電晶體M3電連接在發光單元EMU的第一像素電極ELT1(或第一電晶體M1的第二電極)和感測線SENL之間。此外，第三電晶體M3的閘電極電連接到感測訊號線SSL。第三電晶體M3可以根據提供給感測訊號線SSL的感測訊號將施加到第一像素電極ELT1的電壓值傳送到感測線SENL。通過感測線SENL傳輸的電壓值可以被提供給外部電路(例如：時序控制器)，並且外部電路可以基於提供的電壓值。提取的特徵訊息可用於轉換圖像數據，從而補償像素PXL之間的特徵偏差。
儘管在第3A圖至第3C圖中已經示出了像素電路PXC中包括的電晶體全部由N型電晶體實現的情況，本揭露不局限於此。換言之，第一電晶體、第二電晶體和第三電晶體M1、M2和M3中的至少一個可以改變為P型電晶體。
此外，像素PXL的結構和驅動方法可以進行各種改變。例如：除了第3A圖至第3C圖所示的實施例以外，像素電路PXC還可以被配置為具有各種結構和/或各種驅動方法的像素電路。
在一個或多個實施例中，像素電路PXC可以不包括第三電晶體M3。此外，像素電路PXC進一步可以包括其他電路元件，例如用於補償第一電晶體M1的閾值電壓的補償電晶體等、用於初始化第一節點N1和/或第一像素的電壓的初始化電晶體。發光單元EMU的電極ELT1、用於控制向發光單元EMU提供驅動電流的時段的發射控制電晶體、和/或用於升壓第一節點N1的電壓的升壓電容器。
在一個或多個實施例中，當像素PXL是被動發光顯示裝置的像素時，可以省略像素電路PXC。發光單元EMU可以直接連接到掃描線SL、數據線DL、第一電源線PL1、第二電源線PL2和/或另一訊號線或電源線。
發光單元EMU可以包括至少一個發光元件LD，例如電連接在第一電源VDD和第二電源VSS之間的多個發光元件LD。
例如：發光單元EMU可以包括通過像素電路PXC和第一電源線PL1電連接到第一電源VDD的第一像素電極ELT1(也稱為「第一電極」或「第一接觸電極」)、通過第二電源線PL2電連接到第二電源VSS的第二像素電極ELT2(也稱為「第二電極」或「第二接觸電極」)、以及連接在第一像素電極和第二像素電極ELT1和ELT2之間的多個發光元件LD。
第一電源VDD和第二電源VSS可以具有不同的電位，使得發光元件LD可以發光。在一個或多個實施例中，第一電源VDD可以設置為高電位電源，第二電源VSS可以設置為低電位電源。
在一個或多個實施例中，發光單元EMU可以包括在第一像素電極ELT1和第二像素電極ELT2之間沿著相同方向彼此平行連接的多個發光元件LD，如圖3A所示的實施例所示，例如：每個發光元件LD可以包括通過第一像素電極ELT1、像素電路PXC和第一電源線PL1電連接到第一電源VDD的第一端部EP1(例如：P型端部)，以及通過第二像素電極ELT2和第二電源線PL2電連接到第二電源VSS的第二端部(例如：N型端部)。即發光元件LD可以在第一像素電極ELT1和第二像素電極ELT2之間沿著正向並聯連接。
沿著正向連接在第一電源VDD和第二電源VSS之間的發光元件LD可以分別構成有效光源，這些有效光源可以構成像素PXL的發光單元EMU。
發光元件LD的第一端部EP1可以通過發光單元EMU的一個電極(例如：第一像素電極ELT1)共同連接到像素電路PXC，並通過像素電路PXC和第一電源線PL1電連接到第一電源VDD。此外，發光元件LD的第二端部EP2可以通過發光單元EMU的另一電極(例如：第二像素電極ELT2)和第二電源線PL2共同連接到第二電源VSS。
儘管在第3A圖中示出了像素PXL包括具有平行結構的發光單元EMU的實施例，本發明不局限於此。例如：像素PXL可以包括具有串聯結構或串聯/並聯結構的發光單元EMU。在一個或多個實施例中，發光單元EMU可以包括多個發光元件LD，該多個發光元件LD被分開連接到多個串聯級，如第3B圖和第3C圖示出的實施例所示。
請參照第3B圖，發光單元EMU可以包括含有至少一個第一發光元件LD1的第一串聯級和含有至少一個第二發光元件LD2的第二串聯級。
第一串聯級可以包括第一像素電極ELT1、第三像素電極ELT3(也稱為「第三電極」或「第三接觸電極」)以及電連接在第一像素電極ELT1與第三像素電極ELT1和ELT3之間的至少一個第一發光元件LD1。每個第一發光元件LD1可以在第一像素電極和第三像素電極ELT1和ELT3之間沿著正向連接。例如：第一發光元件LD1的第一端部EP1可以電連接到第一像素電極ELT1，並且第一發光元件LD1的第二端部EP2可以電連接到第三像素電極ELT3。第三像素電極ELT3可以構成將第一串聯級和第二串聯級彼此連接的第一中間電極IET1。
第二串聯級可以包括第三像素電極ELT3、第二像素電極ELT2以及電連接在第三像素電極與第二像素電極ELT3和ELT2之間的至少一個第二發光元件LD2。每個第二發光元件LD2可以正向連接在第三像素電極和第二像素電極ELT3和ELT2之間。例如：第二發光元件LD2的第一端部EP1可以電連接到第三像素電極ELT3，第二發光元件LD2的第二端部EP2可以電連接到第二像素電極ELT2。
構成每個發光單元EMU的串聯級的數量可以根據一個或多個實施例進行各種改變，例如：發光單元EMU可以包括多個發光元件LD，該多個發光元件LD被分開連接到四個串聯級，如第3A圖至第3C圖所示的一個或多個實施例中所示。
請參照第3C圖，發光單元EMU可以包括含有至少一個第一發光元件LD1的第一串聯級、含有至少一個第二發光元件LD2的第二串聯級、包括至少一個第三發光元件LD3的第三串聯級，以及包括至少一個第四發光元件LD4的第四串聯級。
第一串聯級可以包括第一像素電極ELT1、第三像素電極ELT3以及電連接在第一像素電極和第三像素電極ELT1和ELT3之間的至少一個第一發光元件LD1。每個第一發光元件LD1可以在第一像素電極和第三像素電極ELT1和ELT3之間沿著正向連接。例如：第一發光元件LD1的第一端部EP1可以電連接到第一像素電極ELT1，並且第一發光元件LD1的第二端部EP2可以電連接到第三像素電極ELT3。
第二串聯級可以包括第三像素電極ELT3、第四像素電極ELT4(也稱為「第四電極」或「第四接觸電極」)以及電連接在第三像素電極與第四像素電極ELT3和ELT4之間的至少一個第二發光元件LD2。每個第二發光元件LD2可以在第三像素電極和第四像素電極ELT3和ELT4之間沿著正向連接。例如：第二發光元件LD2的第一端部EP1可以電連接到第三像素電極ELT3，第二發光元件LD2的第二端部EP2可以電連接到第四像素電極ELT4。
第三串聯級可以包括第四像素電極ELT4、第五像素電極ELT5(也稱為「第五電極」或「第五接觸電極」)，以及至少一個第三發光元件LD3，其電連接在第四像素電極與第五像素電極ELT4和ELT5之間。每個第三發光元件LD3可以沿著正向連接在第四像素電極與第五像素電極ELT4和ELT5之間。例如：第三發光元件LD3的第一端部EP1可以電連接到第四像素電極ELT4，第三發光元件LD3的第二端部EP2可以電連接到第五像素電極ELT5。
第四串聯級可以包括第五像素電極ELT5、第二像素電極ELT2以及電連接在第五像素電極和第二像素電極ELT5和ELT2之間的至少一個第四發光元件LD4。每個第四發光元件LD4可以在第五像素電極和第二像素電極ELT5和ELT2之間沿著正向連接。例如：第四發光元件LD4的第一端部EP1可以電連接到第五像素電極ELT5，第四發光元件LD4的第二端部EP2可以電連接到第二像素電極ELT2。
即在第3A圖至第3C圖所示的實施例中，發光單元EMU可以包括至少一個串聯級。每個串聯級可以包括一對像素電極(例如：兩個像素電極)和在這對像素電極之間正向連接的至少一個發光元件LD。構成發光單元EMU的串聯級的數量和構成每個串聯級的發光元件LD的數量沒有特別限制。在一個或多個實施例中，構成各個串聯級的發光元件LD的數量可以彼此相同或不同，並且發光元件LD的數量沒有特別限制。
第一電極，例如：發光單元EMU的第一像素電極ELT1可以是發光單元EMU的陽極。最後一個電極，例如：發光單元EMU的第二像素電極ELT2可以是發光元件EMU的陰極。
發光單元EMU的其他電極，例如：第三像素電極ELT3、第四像素電極ELT4和/或第五像素電極ELT5，如第3B圖和第3C圖所示，可以構成多個中間電極。例如：第三像素電極ELT3可以構成第一中間電極IET1，第四像素電極ELT4可以構成第二中間電極IET2，第五像素電極ELT5可以構成第三中間電極IET3。
當發光元件LD僅並聯連接時，如第3A圖所示的實施例所示，可以簡化像素PXL的結構。當發光元件LD以串聯結構或串聯/並聯結構連接時，如第3B圖和第3C圖所示的實施例所示，與僅並聯連接相同數量的發光元件LD的實施例(例如第3A圖所示的實施例)相比，可以提高功率效率。此外，在發光元件LD以串聯結構或串聯/並聯結構連接的像素PXL中，可以通過其他串聯級的發光元件LD表現期望的亮度(例如：預定亮度)。因此，可以降低像素PXL中發生暗點故障的機率。
儘管發光元件LD以並聯結構或串聯/並聯結構連接的實施例已經在第3A圖至第3C圖中示出，本揭露不局限於此。例如：在一個或多個實施例中，可以通過僅串聯連接發光元件LD來配置發光單元EMU。
每個發光元件LD可以包括經由至少一個像素電極(例如：第一像素電極ELT1)連接到第一電源VDD的第一端部EP1(例如：P型端部)，像素電路PXC和/或第一電源線PL1，以及通過至少另一個電極(例如：第二像素電極ELT2)連接到第二電源VSS的第二端部EP2(例如：N型端部)和第二電源線PL2。即發光元件LD可以正向連接在第一電源VDD和第二電源VSS之間。正向連接的發光元件LD可以構成發光單元EMU的有效光源。
當通過相應的像素電路PXC提供驅動電流時，發光元件LD可以發射具有與驅動電流對應的亮度的光。例如：在每個幀週期內，像素電路PXC可以向發光單元EMU提供與要在相應幀中表達的灰度值相對應的驅動電流。因此，在發光元件LD以與驅動電流對應的亮度發光的同時，發光單元EMU能夠表現與驅動電流對應的亮度。
在一個或多個實施例中，除了構成各個有效光源的發光元件LD之外，發光單元EMU進一步可以包括至少一個非作用(non-effective)光源。在一個或多個實施例中，至少一個反向排列或具有至少一個浮動端部的非作用發光元件可進一步連接至至少一個串聯級。即使在像素電極之間正向施加驅動電壓時，非作用發光元件也保持非啟動(inactivated)狀態。因此，非作用發光元件可以維持實質上不發光的狀態。
第4圖係示出了第2圖所示的顯示裝置所具備的像素PXL的一個實施例的平面圖，第4圖示出了基於像素PXL的發光單元EMU的像素PXL的像素區域PXA的實施例，其包括如第3C圖所示的實施例所示的四個串聯級。
請參照第2圖、第3C圖和第4圖，像素PXL可以包括發射區域EA、非發射區域NEA和分離區域SPA。例如：其中提供每個像素PXL的像素區域PXA可以包括其中提供和/或設置多個發光元件LD的發射區域EA、圍繞(例如：包圍)發射區域EA的非發射區域NEA，與發射區域EA間隔開的分離區域SPA，非發射區域NEA插置於發射區域EA與分離區域SPA之間。
發射區域EA可以是包括多個發光元件LD的區域，以供發光。非發射區域NEA可以是其中設置了圍繞(例如：包圍)發射區域EA的堤壁BNK的區域。發射區域EA可以位於堤壁BNK的第一開口OPA1中。分離區域SPA可以是位於像素區域PXA的發射區域EA以外的其他部分中的堤壁BNK的第二開口OPA2中的區域，並且在其中至少一個配向電極ALE被截斷。
像素PXL可以包括至少設置在發射區域EA中的像素電極ELT、電連接在像素電極ELT之間的多個發光元件LD、設置在與像素電極ELT對應的位置處的多個配向電極ALE、以及多個圖案BNP(或多個堤壁圖案)設置在多個配向電極ALE的底部(或下方)，與對應的至少一個配向電極ALE重疊。例如：像素PXL可以包括至少設置在發射區域EA中的第一像素電極至第五像素電極ELT1至ELT5、電連接在第一像素電極至第五像素電極ELT1至ELT5之間的第一發光元件至第四發光元件LD1至LD4、第一配向電極至第四配向電極ALE1至ALE4設置在第一像素電極至第五像素電極ELT1至ELT5的底部(或下方)，使得第一配向電極至第四配向電極ALE1至ALE4中的每一個與至少一個對應的像素電極ELT重疊，並且第一圖案至第三圖案BNP1至BNP3設置在第一配向電極至第四配向電極ALE1至ALE4的底部(或下方)，使得第一圖案至第三圖案BNP1至BNP3中的每一個至少部分地與對應的至少一個配向電極ALE重疊。此外，像素PXL進一步可以包括將第一像素電極ELT1電連接到像素電路PXC(見第3C圖)的第一連接電極ALE5(或第五配向電極)，以及第二連接電極ALE6(或第六配向電極)將第二像素電極ELT2電連接到第二電源線PL2(見第3C圖)。通過與配向電極ALE相同的製程，第一連接電極和第二連接電極ALE5和ALE6可以包括與配向電極ALE(例如：ALE1至ALE4)相同的材料。在一個或多個實施例中，第一連接電極ALE5可以與第一配向電極ALE1一體形成並且可以是第一配向電極ALE1的一部分。同樣地，第二連接電極ALE6可以與第二配向電極ALE2一體形成並且可以是第二配向電極ALE2的一部分。
像素可以包括至少一對像素電極ELT、至少一對配向電極ALE和/或至少一對圖案BNP，以及每個像素電極ELT的數量、形狀、尺寸和排列結構、多個配向電極ALE和/或多個圖案BNP可以根據像素PXL的結構(例如：參考第3A圖至第3C圖描述的發光單元EMU)而做各式各樣的改變。
在一個或多個實施例中，多個圖案BNP、多個配向電極ALE、多個發光元件LD和多個像素電極ELT可以相對於基底層BSL(見第2圖)的形成像素PXL的一個表面依序設置。在一個或多個實施例中，多個配向電極ALE、多個圖案BNP、多個發光元件LD和多個像素電極ELT可以相對於基底層BSL(見第2圖)的形成像素PXL的一個表面依次設置。此外，構成像素PXL的多個電極圖案和/或多個絕緣圖案的多個位置和形成順序可以根據一個或多個實施例進行各種改變，稍後將詳細描述像素PXL的橫截面結構。
多個圖案BNP可以至少設置在發射區域EA中，多個圖案BNP可以在發射區域EA中沿著第一方向DR1彼此間隔開，並且每個圖案BNP可以沿著第二方向DR2延伸。在一個或多個實施例中，第一方向DR1可以是橫向或行的方向，第二方向DR2可以是縱向或列的方向。然而，本揭露不局限於此。
每個圖案BNP(也稱為「壁部圖案」、「突起圖案」或「堤壁圖案」)可以在發射區域EA中具有均勻的寬度。在一個或多個實施例中，當在平面圖上觀察時，第一圖案、第二圖案和第三圖案BNP1、BNP2和BNP3中的每一個可以具有在發射區域EA中具有恆定寬度的線性圖案形狀。
多個圖案BNP可以具有彼此相等或不同的寬度。例如：第一圖案BNP1和第三圖案BNP3可以至少在發射區域EA中具有相同的寬度，並且可以彼此相對(或面對)而第二圖案BNP2插置於第一圖案BNP1和第三圖案BNP3之間。在一個或多個實施例中，第一圖案BNP1和第三圖案BNP3可以相對於發射區域EA中的第二圖案BNP2彼此對稱。
多個圖案BNP可以在發射區域EA中以均勻的距離設置。例如：第一圖案、第二圖案和第三圖案BNP1、BNP2和BNP3可以在發射區域EA中以與沿著第一方向DR1的第一距離相對應的恆定距離依序設置。
每個圖案BNP可以在至少發射區域EA中與至少一個配向電極ALE部分地重疊。例如：第一圖案BNP1可以設置在第一配向電極ALE1的底部(或下方)，以與第一配向電極ALE1的一個區域重疊。第二圖案BNP2可以設置在第二配向電極和第三配向電極ALE2和ALE3的底部(或下方)，以與第二配向電極和第三配向電極ALE2和ALE3的一個區域重疊，並且第三圖案BNP3可以設置在第四配向電極ALE4的底部，以與第四配向電極ALE4的一個區域重疊。
當多個圖案BNP設置在每個配向電極ALE的一個區域的底部(或下方)時，每個配向電極ALE的一個區域可以以向上方向在像素PXL的形成圖案BNP的區域中突出。因此，可以在多個發光元件LD的外圍形成壁部結構。例如：壁部結構可以形成在發射區域EA中以與多個發光元件LD的第一端部和第二端部相對(或面對)。
在一個或多個實施例中，當多個圖案BNP和/或多個配向電極ALE包括反射材料時，反射壁部結構可以形成在多個發光元件LD的外圍。因此，從發光元件LD發出的光被進一步轉向(或定向)在像素PXL的向上方向(例如：包括預定視角範圍的顯示面板DP的正面方向)，從而改善像素PXL的光效率。
在一個或多個實施例中，至少一個圖案BNP可以從發射區域EA延伸到非發射區域NEA，至少一個圖案BNP可以在非發射區域NEA和分離區域SPA之間的邊界處與堤壁BNK的邊緣區域重疊，例如：相對於發射區域EA的下端邊緣區域和/或上端邊緣區域。例如：第二圖案BNP2可以具有關於發射區域EA垂直對稱的形狀。然而，本揭露不局限於此。例如：在一個或多個實施例中，第二圖案BNP2甚至可以延伸到分離區域SPA。相似於第二圖案BNP2，第一圖案BNP1和第三圖案BNP3可以從發射區域EA延伸到非發射區域NEA。在像素PXL的製造過程中，電場(以及電滲透(electric-osmosis)或根據電場的交流電滲透(ACEO)現象)可以在設置在第一圖案至第三圖案BNP1、BNP2和BNP3上的在發射區域EA中的第一配向電極、第二配向電極、第三配向電極和第四配向電極ALE1、ALE2、ALE3和ALE4之間均勻地產生。例如：即使在與非發射區域NEA相鄰的發射區域EA的邊緣處也可以均勻地產生電場，並且多個發光元件LD可以更均勻地設置在第一配向電極、第二配向電極、第三配向電極、第四配向電極ALE1、ALE2、ALE3和ALE4。
多個配向電極ALE可以至少設置在發射區域EA中，多個配向電極ALE可以在發射區域EA中沿著第一方向DR1彼此間隔開，並且每個配向電極ALE可以沿著第二方向DR2延伸。此外，多個配向電極ALE可以從發射區域EA經由非發射區域NEA延伸到分離區域SPA，並且可以在分離區域SPA中被截斷。例如：第一配向電極至第四配向電極ALE1至ALE4中的每一個可以從發射區域EA延伸到分離區域SPA，並且可以在分離區域SPA(或分離區域SPA中的移除區域RA)中被截斷，以與相鄰像素PXL的配向電極ALE分開。在一個或多個實施例中，至少一個配向電極ALE，例如：第二配向電極ALE2不在分離區域SPA中被截斷，而是可以一體地連接到相鄰像素PXL的第二配向電極ALE2(例如：一個第二方向DR2上的相鄰像素PXL)。
第一連接電極ALE5和第二連接電極ALE6可以至少設置在分離區域SPA中，並且可以沿著第一方向DR1與配向電極ALE隔開。例如：第一連接電極ALE5可以從第一配向電極ALE1的一個左側點延伸到非發射區域NEA。第二連接電極ALE6可以設置在第四配向電極ALE4的右側。
第一連接電極和第二連接電極ALE5和ALE6可以通過各自的多個接觸部分(或多個接觸孔)電連接到像素電路PXC和/或電源線(例如：預定的電源線)。例如：第一連接電極ALE5可以通過第一接觸部分CNT1(例如：見第5B圖)電連接到像素電路PXC(見第3C圖)和/或第一電源線PL1(參見第3C圖)，並且第二連接電極ALE6可以通過第二接觸部分CNT2(例如：參見第5B圖)電連接到第二電源線PL2(參見第3C圖)。第一接觸部分和第二接觸部分CNT1和CNT2可以形成在覆蓋像素電路PXC(見第3C圖)的至少一個絕緣層(例如：第5B圖中所示的鈍化層PSV)中。
第一接觸部分和第二接觸部分CNT1和CNT2可以形成在分離區域SPA或非發射區域NEA中。例如：第一接觸部分CNT1可以形成在非發射區域NEA中，而第二接觸部分CNT2可以形成在分離區域SPA中。第一接觸部分和第二接觸部分CNT1和CNT2的多個位置不局限於此，並且可以對應於像素電路PXC(或第一電晶體M1(見第3C圖)、第一電源線PL1及第二電源線PL2的佈置而不同地改變。第一連接電極和第二連接電極ALE5和ALE6的形狀可以根據第一接觸部分和第二接觸部分CNT1和CNT2的位置而不同地改變。
在一些實施例中，第一連接電極和第二連接電極ALE5和ALE6可以通過接觸部分連接到任何一個像素電極ELT。例如：第一連接電極ALE5可以通過第五接觸部分CNT5(或第一接觸孔)連接到第一像素電極ELT1，並且第二連接電極ALE6可以通過第六接觸部分CNT6連接到第二像素電極ELT2(或第二個接觸孔)。第五接觸部分CNT5和第六接觸部分CNT6可以設置在分離區域SPA中。例如：第五接觸部分CNT5和第六接觸部分CNT6可以形成在覆蓋第一連接電極和第二連接電極的至少一個絕緣層(例如：第5B圖所示的第二絕緣層INS2和第一絕緣層INS1)中ALE5和ALE6(以及配向電極ALE)。此外，儘管稍後將參考第5B圖進行描述，當第一連接電極和第二連接電極ALE5和ALE6(以及配向電極ALE(例如：ALE1、ALE2、ALE3和ALE4)具有包括多個電極層的多層結構(例如：雙層結構)時)中，第五接觸部分CNT5和第六接觸部分CNT6可以形成在多個電極層中的一個電極層中。在一些實施例中，當第一連接電極和第二連接電極ALE5和ALE6包括依序堆疊的第一電極層和第二電極層時，第五接觸部分CNT5和第六接觸部分CNT6可以形成在第二電極層中。第一像素電極ELT1可以與第一連接電極ALE5的第一電極層(或第一電極層的由第五接觸部分CNT5暴露的頂表面)和第二電極層的側表面接觸，並且第二像素電極ELT2可以與第二連接電極ALE6的第一電極層和第二電極層的側表面接觸。由於第一像素電極和第二像素電極ELT1和ELT2與第一連接電極和第二連接電極ALE5和ALE6之間的接觸面積相對增加，所以第一像素電極和第二像素電極ELT1和ELT2與第一連接電極和第二連接電極ALE5和ALE6之間的接觸電阻可以減小，並且可以減少或防止由接觸電阻引起的故障(或由接觸電阻、阻容延遲引起的訊號衰減)。此外，當第一電極層和第二電極層中的一個具有相對高的電導率(或電導率)時，可以進一步降低接觸電阻和電阻-電容延遲。
多個配向電極ALE中的至少一些可以通過多個接觸部分連接到像素電路PXC和/或電源線(例如：預定的電源線)。例如：第一配向電極ALE1可以通過第一虛設(dummy)配向電極ALE_D1和第三接觸部分CNT3連接到第一電源線PL1(見第3C圖)，第四配向電極ALE4可以連接到第一電源線PL1穿過第二虛設配向電極ALE_D2和第四接觸部分CNT4。第二配向電極ALE2和第三配向電極ALE3可以通過第三虛設配向電極ALE_D3和虛設接觸部分CNT_D連接到第二電源線PL2(見第3C圖)。例如：第一配向電極至第四配向電極ALE1至ALE4中的每一個可以在分離區域SPA(或分離區域SPA中的移除區域RA)中被截斷，以與第一電源線和第二電源線PL1和PL2分離。即第一電源線PL1和第二電源線PL2可以用於降低在多個配向電極ALE之間對準發光元件LD的過程中的線電阻，以及多個配向電極ALE與第一電源線PL1和第二電源線PL2之間的連接也可以在多個發光元件LD排列完成後切斷。
每個配向電極ALE可以位於圖案BNP中的一個上，例如：第一配向電極ALE1可以位於第一圖案BNP1的一個區域上，第二配向電極ALE2和第三配向電極ALE3可以位於第二圖案BNP2的不同區域上，第四配向電極ALE4可以位於在第三圖案BNP3的一個區域上。在一個或多個實施例中，當第三配向電極ALE3位於第一配向電極ALE1和第二配向電極ALE2之間時，第三配向電極ALE3可以位於第二圖案BNP2的左側區域，第二配向電極ALE2可以位於第二圖案BNP2的右側區域。儘管在第4圖中示出了第一配向電極ALE1與第一圖案BNP1部分地重疊以及第四配向電極ALE4與第三圖案BNP3部分地重疊的情況，本揭露不局限於此。例如：第一配向電極ALE1可以覆蓋第一圖案BNP1，第四配向電極ALE4可以覆蓋第三圖案BNP3。
每個配向電極ALE可以在發射區域EA中具有均勻的寬度。在一個或多個實施例中，當在平面圖上觀察時，第一電極、第二電極、第三電極和第四電極ALE1、ALE2、ALE3和ALE4中的每一個可以具有在發射區域EA中具有恆定寬度的線性圖案形狀，多個配向電極ALE可以具有彼此相等或不同的寬度。
此外，每個配向電極ALE可以沿著第二方向DR2連續地形成在發射區域EA中。例如：每個配向電極ALE可以在第二方向DR2上延伸而不在發射區域EA中被截斷。
在使發光元件LD對準的過程中，彼此相鄰的一對配向電極ALE可以被提供不同的訊號，並且可以在發射區域EA中以均勻的距離彼此隔開。此外，當假設在發射區域EA中設置至少兩對配向電極ALE時，每對配向電極ALE可以彼此隔開相同的距離。
例如：假設第一配向電極ALE1、第三配向電極ALE3、第二配向電極ALE2和第四配向電極ALE4在發射區域EA中沿著第一方向DR1依序排列，第一配向電極ALE1和第三配向電極ALE3成對供應不同的對位訊號，第二對位電極和第四對位電極ALE2和ALE4成對供應不同的對位訊號。在發射區域EA中，第一配向電極ALE1和第三配向電極ALE3可以以與沿著第一方向DR1的第二距離對應的恆定距離彼此間隔開，並且第二配向電極ALE2和第四配向電極ALE4也可以間隔開，以在第一方向DR1以對應於第二距離的恆定距離彼此相距。
在一個或多個實施例中，第二配向電極和第三配向電極ALE2和ALE3可以在製造像素PXL的過程中的對準發光元件LD的過程中被提供相同的訊號。第二配向電極ALE2和第三配向電極ALE3可以以等於或不同於第二距離的距離彼此隔開。此外，在對準發光元件LD的過程中，第二配向電極和第三配向電極ALE2和ALE3可以一體地或非一體地彼此連接。
在一個或多個實施例中，每個配向電極ALE在非發射區域NEA和/或分離區域SPA中可以具有或可以不具有彎曲部分，以及在其他區域中的每個配向電極ALE的形狀和/或尺寸除了發射區域EA以外沒有特別限制。例如：多個配向電極ALE的形狀和/或尺寸可以在非發射區域NEA和/或分離區域SPA中進行各種改變。
每個發光元件LD可以設置在一對圖案BNP之間，並且可以連接在一對像素電極ELT之間。
例如：每個第一發光元件LD1可以設置在第一圖案BNP1和第二圖案BNP2之間以電連接在第一像素電極ELT1和第三像素電極ELT3之間，並且每個第二發光元件LD2可以設置在第一圖案BNP1和第二圖案BNP2之間。第二圖案BNP1和BNP2電連接在第三像素電極和第四像素電極ELT3和ELT4之間。在一個或多個實施例中，每個第一發光元件LD1可以設置在第一圖案BNP1和第二圖案BNP2與第一發光元件的第一端部EP1和第二端部EP2之間的區域中的下端區域中。第一發光元件LD1的第一端部EP1和第二端部EP2可以分別連接到第一像素電極ELT1和第三像素電極ELT3。此外，每個第二發光元件LD2可以設置在第一圖案BNP1和第二圖案BNP2之間的區域中的上端區域中，並且第二發光元件LD2的第一端部EP1和第二端部EP2可以分別與第三像素電極ELT3和第四像素電極ELT4連接。
同樣地，每個第三發光元件LD3可以設置在第二圖案BNP2和第三圖案BNP3之間，以電連接在第四像素電極ELT4和第五像素電極ELT5之間，並且每個第四發光元件LD4可以設置在第二圖案和第三圖案BNP2和BNP3之間，以電連接在第二和第五像素電極ELT2和ELT5之間。在一個或多個實施例中，每個第三發光元件LD3可以設置在第二圖案和第三圖案BNP2和BNP3與第三發光元件的之間的區域中的上端區域中，並且第三發光元件LD3的第一端部EP1和第二端部EP2可以分別連接到第四像素電極ELT4和第五像素電極ELT5。此外，每個第四發光元件LD4可以設置在第二圖案和第三圖案BNP2和BNP3之間的區域中的下端區域中，並且第四發光元件LD4的第一端部EP1和第二端部EP2可以分別與第五像素電極ELT5和第二像素電極ELT2連接。
在一個或多個實施例中，第一發光元件LD1可以位於發射區域EA的左下端區域，第二發光元件LD2可以位於發射區域EA的左上端區域。第三發光元件LD3可以位於發射區域EA的右上端區域，第四發光元件LD4可以位於發射區域EA的右下端區域。然而，多個發光元件LD的設置和/或連接結構可以根據發光單元EMU的結構和/或串聯級的數量進行各種改變。
像素電極ELT可以至少設置在發射區域EA中，並且每個像素電極ELT可以設置在對應於至少一個配向電極ALE和至少一個發光元件LD的位置處。例如：每個像素電極ELT可以形成在每個配向電極ALE和每個發光元件LD上，以與配向電極ALE和發光元件LD重疊。因此，每個像素電極ELT可以至少電連接到發光元件LD。在一個或多個實施例中，每個像素電極ELT可以連接到發射區域中的至少一個發光元件LD的一個端部。
第一像素電極ELT1可以形成在第一配向電極ALE1的第一區域(例如：下端區域)和第一發光元件LD1的第一端部EP1上，以電連接到第一發光元件LD1的第一端部EP1。例如：第一像素電極ELT1可以連接到發射區域EA中的第一發光元件LD1的第一端部EP1。
第二像素電極ELT2可以形成在第二配向電極ALE2的第一區域(例如：下端區域)和第四發光元件LD4的多個第二端部EP2上，以電連接到多個第四發光元件LD4的多個第二端部EP2。例如：第二像素電極ELT2可以連接到發射區域EA中的第四發光元件LD4的多個第二端部EP2。
此外，第二像素電極ELT2可以經由至少另一個像素電極ELT和/或至少另一個發光元件LD電連接到第一發光元件、第二發光元件和第三發光元件LD1、LD2和LD3。在一個或多個實施例中，第二像素電極ELT2可以通過第三像素電極ELT3、第二發光元件LD2、第四像素電極ELT4、第三發光元件LD3、第五像素電極ELT5和第四發光元件LD4電連接到第一發光元件LD1的第二端部EP2。
第三像素電極ELT3可以形成在第三配向電極ALE3的第一區域(例如：下端區域)和第一發光元件LD1的第二端部EP2上，以電連接到第一發光元件LD1的第二端部EP2。此外，第三像素電極ELT3可以形成在第一配向電極ALE1的第二區域(例如：上端區域)和第二發光元件LD2的第一端部EP1上，以電連接到第二發光元件LD2的第一端部EP1。例如：第三像素電極ELT3可以連接到發射區域EA中的第一發光元件LD1的第二端部EP2和第二發光元件LD2的第一端部EP1。
為此，第三像素電極ELT3可以具有彎曲形狀。例如：第三像素電極ELT3可以具有這樣的結構，其中第三像素電極ELT3在設置有至少一個第一發光元件LD1的區域與設置有至少一個配置有第二發光元件LD2的區域之間的邊界處翹曲或彎曲。
此外，第三像素電極ELT3可以位於第一像素電極ELT1和第二像素電極ELT2之間，並且可以通過多個發光元件LD電連接在第一像素電極ELT1和第二像素電極ELT2之間。例如：第三像素電極ELT3可以通過至少一個第一發光元件LD1連接到第一像素電極ELT1，並且可以通過至少一個第二發光元件LD2、第四像素電極ELT4、至少一個第三發光元件LD3、第五像素電極ELT5、以及至少一個第四發光元件LD4而連接到第二像素電極ELT2。
第四像素電極ELT4可以形成在第三配向電極ALE3的第二區域(例如：上端區域)和第二發光元件LD2的第二端部EP2上，以電連接到第二發光元件LD2的第二端部EP2。此外，第四像素電極ELT4可以形成在第四配向電極ALE4的第二區域(例如：上端區域)和第三發光元件LD3的第一端部EP1上，以電連接到第三發光元件LD3的第一端部EP1。例如：第四像素電極ELT4可以連接到發射區域EA中的第二發光元件LD2的第二端部EP2和第三發光元件LD3的第一端部EP1。
為此，第四像素電極ELT4可以具有彎曲形狀。例如：第四像素電極ELT4可以具有如下結構：第四像素電極ELT4在配置有至少一個第二發光元件LD2的區域與配置有至少一個第三發光元件LD3的區域之間的邊界或其周邊處翹曲或彎曲。在一個或多個實施例中，第四像素電極ELT4不延伸到非發射區域NEA，而是可以僅形成在發射區域EA中。然而，本揭露不局限於此。
此外，第四像素電極ELT4可以通過多個發光元件LD電連接在第一像素電極和第二像素電極ELT1和ELT2之間。例如：第四像素電極ELT4可以通過至少一個第一發光元件LD1、第三像素電極ELT3和/或至少一個第二發光元件LD2連接到第一像素電極ELT1，並且可以通過至少一個第三發光元件LD3、第五像素電極ELT5和/或至少一個第四發光元件LD4連接到第二像素電極ELT2。
第五像素電極ELT5可以形成在第二配向電極ALE2的第二區域(例如：上端區域)和第三發光元件LD3的第二端部EP2上，以電連接到第三發光元件LD3的第二端部EP2。此外，第五像素電極ELT5可以形成在第四配向電極ALE4的第一區域(例如：下端區域)和第四發光元件LD4的第一端部EP1上，以電連接到第一端部第四發光元件LD4的EP1。例如：第五像素電極ELT5可以連接到發射區域EA中的第三發光元件LD3的第二端部EP2和第四發光元件LD4的第一端部EP1。
為此，第五像素電極ELT5可以具有彎曲形狀。例如：第五像素電極ELT5可以具有這樣的結構，其中第五像素電極ELT5在設置有至少一個第三發光元件LD3的區域與設置有至少一個第四發光元件LD4的區域之間的邊界處翹曲或彎曲。
此外，第五像素電極ELT5可以通過多個發光元件LD電連接在第一像素電極ELT1與第二像素電極ELT2之間。例如：第五像素電極ELT5可以通過至少一個第一發光元件LD1、第三像素電極ELT3、至少一個第二發光元件LD2、第四像素電極ELT4和/或至少一個第三發光元件LD3與第一像素電極ELT1連接，並且可以通過至少一個第四發光元件LD4連接到第二像素電極ELT2。
在本揭露的一個或多個實施例中，至少一個像素電極ELT可以從發射區域EA經由非發射區域NEA延伸到分離區域SPA，並且每個像素電極ELT可以連接到任何一個配向電極ALE通過分離區域SPA中的相應接觸部分。例如：第一像素電極和第二像素電極ELT1和ELT2可以從發射區域EA延伸到分離區域SPA。在分離區域SPA中，第一像素電極ELT1可以通過第五接觸部分CNT5連接到第一連接電極ALE5，第二像素電極ELT2可以通過第六接觸部分CNT6連接到第二連接電極ALE6。
以上述方式，設置在配向電極ALE和/或與其對應的圖案BNP之間的發光元件LD可以通過使用像素電極ELT以期望的形式連接。例如：第一發光元件LD1、第二發光元件LD2、第三發光元件LD3和第四發光元件LD4可以通過使用像素電極ELT依次串聯連接。
為了提高提供給每個發射區域EA的發光元件LD的利用率，可以設置發光元件LD，使得在每個發射區域中的特定方向上設置更多數量(或比率)的發光元件LDEA通過調整用於對準發光元件LD的對準訊號、通過形成磁場等。通過使用像素電極ELT，可以沿著發光元件LD的排列方向連接更多數量的發光元件LD。因此，能夠提高發光元件LD的利用率，能夠提高像素PXL的光效率。
在一個或多個實施例中，每個像素電極ELT直接形成在相鄰的發光元件LD的第一端部和第二端部EP1或EP2上，以連接到發光元件LD的第一端部和第二端部EP1或EP2。
在一個或多個實施例中，多個像素電極ELT與第一連接電極和第二連接電極ALE5和ALE6可以通過發射區域EA外部的每個接觸部分彼此連接(例如：形成在分離區域中的接觸部分)，在形成接觸部分的同時避開其中提供和設置發光元件LD的發射區域EA，從而在對準發光元件LD的過程中在發射區域EA中形成更均勻的電場。因此，可以防止發光元件LD的分離。
堤壁BNK可以設置在非發射區域NEA中，以圍繞(或包圍)發射區域EA和分離區域SPA。此外，堤壁BNK可以設置在每個像素區域PXA的外部和/或相鄰像素區域PXA之間，以包括對應於像素PXL的發射區域EA和分離區域SPA的多個開口OPA。在一個或多個實施例中，在每個像素區PXA中，堤壁BNK可以包括對應於發射區域EA的第一開口OPA1和對多個對應於分離區域SPA的第二開口OPA2。
在將發光元件LD供應給每個像素PXL的過程中，堤壁BNK可以是界定將要提供發光元件LD的每個發射區域EA的堤壁結構。例如：通過堤壁BNK劃分每個發射區域EA，能夠向發射區域EA供給發光元件墨水(ink)所希望的量和/或種類。
堤壁BNK可以包括至少一種光阻擋材料和/或至少一種反射材料，因此，可以防止相鄰像素PXL之間的光洩漏。例如：堤壁BNK可以包括至少一種黑色矩陣材料和/或至少一種彩色濾光器材料。在一個或多個實施例中，堤壁BNK可以形成為能夠阻擋光透過的黑色不透明圖案。在一個或多個實施例中，可以在堤壁BNK的表面(例如：側壁)上形成反射層等，以提高每個像素PXL的光效率。
堤壁BNK可以通過與形成圖案BNP的製程不同的製程形成在與圖案BNP的層不同的層中。在一個或多個實施例中，堤壁BNK可以形成在設置在圖案BNP和配向電極上的絕緣層(例如：如第5A圖和第5B圖中所示的第一絕緣層INS1或第二絕緣層INS2)的頂部上。
堤壁BNK可以設置在與圖案BNP相同的層中，或者可以設置在與圖案BNP不同的層中。當依次形成堤壁BNK和圖案BNP時，堤壁BNK和圖案BNP的位置和/或形成順序沒有特別限制。此外，堤壁BNK可以與圖案BNP一體形成或者可以與圖案BNP分開形成。
在一個或多個實施例中，可以首先在基底層BSL的一個表面上形成多個圖案BNP。隨後，多個配向電極ALE和堤岸BNK可以依序地形成在基底層BSL的形成有多個圖案BNP的一個表面上。在一個或多個實施例中，多個配向電極ALE可以首先形成在基底層BSL的一個表面上。隨後，多個圖案BNP和堤岸BNK可以一併(或同時)或依序地形成在基底層BSL的形成有多個配向電極ALE的一個表面上。在一個或多個實施例中，可以首先在基底層BSL的一個表面上形成圖案BNP和堤壁BNK。隨後，多個配向電極ALE可以形成在基底層BSL的形成有多個圖案BNP和堤壁BNK的一個表面上。
當多個圖案BNP和堤壁BNK一併形成(例如：同時形成)時，多個圖案BNP和堤壁BNK可以形成為彼此連接或不彼此連接。在一個或多個實施例中，多個圖案BNP和堤壁BNK可以一體形成，使得下表面等彼此連接。替代地，雖然多個圖案BNP和堤壁BNK一併形成(例如：同時形成)，但是圖案BNP和堤壁BNK可以形成為不彼此連接。在一個或多個實施例中，多個圖案BNP和堤岸BNK可以一併形成(例如：同時形成)在同一層，並且可以彼此分離，同時具有彼此獨立的圖案。
第5A圖係示出了沿第4圖中所示的直線I-I'截取的像素的一個或多個實施例的剖面圖。在第5A圖中，不包括任何底部金屬層BML的任意電晶體M(例如：第3A圖至3C中所示的第二電晶體M2)被示出為將要設置在像素層PCL中的多個電路元件的示例。第5B圖係示出了沿第4圖所示的直線II-II'截取的像素的一個或多個實施例的剖面圖。在第5B圖中，示出了包括接觸部分的像素PXL的橫截面。此外，在第5B圖中，示出了通過第一接觸部分CNT1連接到第一連接電極ALE5並且包括底部金屬層BML的電晶體M(例如：第3A圖至第3C圖中所示的第一電晶體M1)作為多個電路元件的示例被設置在電路層PCL中，並且第二電源線PL2通過第二接觸部分CNT2連接到第二配向電極ALE2作為示例被設置在電路層PCL中。第5C圖係示出了沿第4圖所示的直線III-III'截取的像素的一個或多個實施例的剖面圖。
請參照第2圖、第3A圖至第3C圖、第4圖、第5A圖、第5B圖和第5C圖，像素PXL和具有其的顯示裝置DD(見第2圖)可以包括電路層PCL(或像素電路層)和顯示層DPL(或顯示元件層)，其設置在基底層BSL的一個表面上以在厚度方向上彼此重疊，例如基底層BSL的第三方向DR3。例如：顯示區DA可以包括設置在基底層BSL的一個表面上的電路層PCL和設置在電路層PCL上的顯示層DPL。然而，電路層PCL和顯示層DPL在基底層BSL上的相互位置可以根據實施例而改變。當電路層PCL和顯示層DPL在相互分離的層中相互重疊時，用於形成像素電路(參見第3A圖至第3C圖中所示的「PXC」)和發光單元(參見「圖3A-3C中所示的EMU」可以充分固定在一平面上。
構成對應像素PXL的像素電路PXC的多個電路元件(例如：多個電晶體M)和與其連接的各種類型的線路可以設置在電路層PCL的每個像素區域PXA中。此外，構成相應像素PXL的發光單元EMU的多個配向電極ALE、多個發光元件LD和/或多個像素電極ELT可以設置在顯示層DPL的每個像素區域PXA中。
除了多個電路元件和多個線路以外，電路層PCL可以包括多個絕緣層(或絕緣膜)。例如：電路層PCL可以包括緩衝層BFL、閘極絕緣層GI、層間絕緣層ILD和/或鈍化層PSV，依次堆疊在基底層BSL的一個表面上。
此外，電路層PCL可以選擇性地進一步包括第一導電層，該第一導電層包括底部金屬層BML等，其設置在至少一個電晶體M(例如：第一電晶體M1)下方。
在一個或多個實施例中，第一導電層可以包括設置在基底層BSL和緩衝層BFL之間並與至少一個電晶體M的閘電極GE和/或半導體圖案SCP重疊的底部金屬層BML。(例如：第一電晶體M1)沿著第三方向DR3。
在一個或多個實施例中，底部金屬層BML可以連接到對應電晶體M的一個電極。在一個或多個實施例中，當第一電晶體M1包括底部金屬層BML時，底部金屬層BML可以連接到第一電晶體M1的源極(或汲極)。
緩衝層BFL可以設置在基底層BSL的一個表面上，在該表面上選擇性地形成第一導電層。緩衝層BFL可以防止雜質擴散到每個電路元件中。
半導體層可以設置在緩衝層BFL上。半導體層可以包括每個電晶體M的半導體圖案SCP等。半導體圖案SCP可以包括在第三方向DR3上與閘電極GE重疊的通道區，以及設置在通道區兩側的第一導電區和第二導電區(例如：源極區和汲極區)。
閘極絕緣層GI可以設置在半導體層和緩衝層BFL上。此外，第二導電層可以設置在閘極絕緣層GI上。
第二導電層可以包括每個電晶體M的閘電極GE。此外，第二導電層進一步可以包括存儲電容器Cst的一個電極和/或線路(例如：預定線路)。
層間絕緣層ILD可以設置在第二導電層和閘極絕緣層GI上。此外，第三導電層可以設置在層間絕緣層ILD上。
第三導電層可以包括每個電晶體M的第一電晶體電極和第二電晶體電極TE1和TE2。第一電晶體電極和第二電晶體電極TE1和TE2可以是源電極和漏電極。第一電晶體電極和第二電晶體電極TE1和TE2中的一個，例如：第一電晶體M1的第一電晶體電極可以通過第一接觸部分CNT1直接連接到每個發光單元EMU的第一連接電極ALE5。
此外，第三導電層可以包括線路(例如：預定線路)(例如：第二電源線(參見第3A圖至第3C圖中所示的「PL2」)和/或第一電源線(參見在第3A圖至第3C圖中所示的「PL1」)。
第二電源線PL2可以通過第二接觸部分CNT2直接連接到每個發光單元EMU的第二連接電極ALE6。第一接觸部分和第二接觸部分CNT1和CNT2中的每一個可以被配置為形成在鈍化層PSV中的通孔和/或接觸孔。
在一個或多個實施例中，額外的層間絕緣層可以設置在第三導電層上，並且第四導電層可以設置在額外的層間絕緣層上，可以在第四導電層上設置線路(例如：預定線路)。此外，可以在第一導電層上設置橋接圖案，並且第一連接電極ALE5可以通過第一接觸部分CNT1和橋接圖案連接第一電晶體M1的第一電晶體電極TE1(或第二電晶體電極TE2)。
第一電源線PL1和/或第二電源線PL2的位置可以根據實施例進行各種改變。在一個或多個實施例中，第一電源線PL1和第二電源線PL2中的每一個可以設置在第一導電層、第二導電層或第三導電層中。此外，當第一電源線PL1和/或第二電源線PL2具有多層結構時，第一電源線PL1和/或第二電源線PL2可以包括設置在第一至第三導電層中至少兩層中的多層線路。
鈍化層PSV可以設置在第三導電層上。在一個或多個實施例中，鈍化層PSV可以至少包括有機絕緣層，並且實質上平坦化電路層PCL的表面。在一個或多個實施例中，鈍化層PSV可以被配置為包括無機絕緣層和有機絕緣層的多層，顯示層DPL可以設置在鈍化層PSV的頂部。
顯示層DPL可以包括每個像素PXL的發光單元(參見第3A圖至第3C圖中所示的「EMU」)。例如：顯示層DPL可以包括每個像素PXL的配向電極ALE、第一連接電極和第二連接電極ALE5和ALE6、設置在配向電極ALE之間的發光元件LD以及像素電極ELT。在一個或多個實施例中，至少一些像素電極ELT可以通過形成在第一絕緣層INS1和第二絕緣層INS2中的接觸部分(或開口)連接到不同的配向電極ALE。
此外，顯示層DPL可以包括設置在多個配向電極ALE底部(或下方)的圖案BNP和設置在配向電極ALE頂部的第一絕緣層INS1。在示例中，顯示層DPL可以包括多個圖案BNP及多個配向電極ALE，多個圖案BNP位於多個配向電極ALE的一個區域的底部，以允許每個配向電極ALE的一個區域向上突出，第一絕緣層INS1設置在多個配向電極ALE的頂部上，以覆蓋在發射區域EA處或至少在發射區域EA處的多個配向電極ALE。此外，顯示元件DPL可進一步可以包括至少一層導電層和/或至少一層絕緣層。
例如：顯示層DPL可以包括多個圖案BNP、多個配向電極ALE、第一絕緣層INS1、多個發光元件LD、第二絕緣層INS2、第一像素電極、第二像素電極和第四像素電極ELT1、ELT2和ELT4，第三絕緣層INS3，以及第三像素電極和第五像素電極ELT3和多個ELT5。
多個圖案BNP可以設置在基底層BSL的形成有電路層PCL的一個表面上。例如：圖案BNP可以設置在鈍化層PSV的頂部。圖案BNP可以在基底層BSL的一個表面上沿著像素PXL的高度或厚度方向(例如：第三方向DR3)突出。因此，設置在圖案BNP上的多個配向電極ALE的一個區域可以向上突出，並且多個配向電極ALE可以具有多個傾斜表面。
多個圖案BNP可以包括絕緣材料，該絕緣材料包括至少一種無機材料和/或至少一種有機材料。在一個或多個實施例中，多個圖案BNP可以包括至少一個無機層，該無機層包括各種無機絕緣材料，例如氮化矽(SiN x)、氧化矽(SiO x)和氮氧化矽(SiO xN y)。替代地，多個圖案BNP可以包括至少一個有機層，該有機層包括例如光阻劑材料的各種有機絕緣材料，和/或配置有包括有機/無機材料的組合的單層或多層絕緣體。
通過多個圖案BNP和設置在其頂部的多個配向電極ALE可以在多個發光元件LD的外圍形成反射壁部結構。在一個或多個實施例中，當多個配向電極ALE包括反射電極層時，通過多個發光元件LD的第一端部EP1和第二端部EP2發射的光可以被反射電極層反射，以每個像素PXL的向上方向輸出(例如：圖像顯示方向)。
多個圖案BNP可以具有各種形狀。在一個或多個實施例中，如第5A圖和第5B圖所示，多個圖案BNP可具有相對於基底層BSL具有彎曲形狀的側表面或具有半圓形(或半橢圓形)形狀的橫截面。在一個或多個實施例中，多個圖案BNP可以具有以期望範圍(例如：預定範圍)的角度傾斜的傾斜表面或具有階梯形狀的側表面。設置在多個圖案BNP頂部的多個導電層(或電極)和/或絕緣層可以具有對應於多個圖案BNP的表面輪廓。
多個配向電極ALE可以設置在多個圖案BNP的頂部，多個配向電極ALE可以設置為在每個發射區域EA中彼此間隔開。在一個或多個實施例中，每個配向電極ALE可以具有用於每個像素PXL的分離圖案。例如：第一配向電極至第四配向電極ALE1至ALE4中的每一個可以具有在位於相應像素的外部的分離區域SPA(或第5C圖中所示的移除區域RA)中截斷兩端的獨立圖案區域PXA或在第二方向DR2上的相鄰像素區域PXA之間。
第一連接電極和第二連接電極ALE5和ALE6可以通過與多個配向電極ALE相同的製程形成。
在一個或多個實施例中，第一連接電極和第二連接電極ALE5和ALE6以及配向電極ALE中的每一個可以具有包括多個電極層的多層結構。例如：第一連接電極和第二連接電極ALE5和ALE6以及配向電極ALE中的每一個可以包括第一電極層和第二電極層。第一電極層和第二電極層中的一個可以具有相對高的反射率，並且第一電極層和第二電極層中的另一個可以具有相對高的電導率(或傳導率)，即第一電極層和第二電極層中的一個可以由具有恆定反射率的材料製成，以允許從發光元件LD發射的光沿著第三方向DR3(或顯示裝置的圖像顯示方向)前進，並且第一電極層和第二電極層中的另一個可以包括低電阻材料以降低電阻(或接觸電阻)。
在一個或多個實施例中，第一電極層RMTL1至RMTL6(或第一導電層)可具有相對高的反射率，而第二電極層CMTL1至CMTL6(或第二導電層)可具有相對高的電導率。
在一個或多個實施例中，第一電極層RMTL1至RMTL6可以包括金屬，例如：銀(Ag)、鎂(Mg)、鋁(Al)、鉑(Pt)、鈀(Pd)、金(Au)、鎳(Ni)、釹(Nd)、銥(Ir)、鉻(Cr)、鈦(Ti)或其任何合金，並且包括反射率高於第二電極層CMTL1至CMTL6的金屬。例如：第一電極層RMTL1至RMTL6可以包括鋁(Al)。
在一個或多個實施例中，第二電極層CMTL1至CMTL6可以包括金屬，例如：鉬(Mo)、鈦(Ti)、銅(Cu)、鋁(Al)、銀(Ag)或其任何合金，並且第一電極層RMTL1至RMTL6包括導電率高於第一電極層RMTL1至RMTL6的金屬。例如：第二電極層CMTL1至CMTL6可以包括鉬(Mo)。
在一個或多個實施例中，暴露第一連接電極ALE5的第一電極層RMTL5的第五接觸部分CNT5可以形成在第一連接電極ALE5的第二接觸層CMTL5中。如第5B圖所示，第一像素電極ELT1可以通過第五接觸部分CNT5與第一連接電極ALE5的第一電極層RMTL5的頂表面接觸，並且與第一連接電極ALE5的第二電極層CMTL5的側表面接觸。第一連接電極ALE5。由於第一像素電極ELT1和第一連接電極ALE5之間的接觸面積增加以及第二電極層CMTL5的相對高的電導率，因此，第一像素電極ELT1和第一連接電極ALE5之間的接觸電阻和電阻電容可以減小。
與僅包括鋁的連接電極的接觸電阻(例如：大約800kΩ至大約1200KΩ)相比，包括鋁和鉬的第一連接電極ALE5的接觸電阻(例如：大約51Ω)可以降低到大約1/10 4。此外，與包括鋁和氧化銦鋅(IZO)的連接電極的接觸電阻(例如：大約420Ω)相比，第一連接電極ALE5的接觸電阻可以降低到大約1/8的水平。
同樣地，暴露第二連接電極ALE6的第一電極層RMTL6的第六接觸部分CNT6可以形成在第二連接電極ALE6的第二電極層CMTL6中。如第5B圖所示，第二像素電極ELT2可以通過第六接觸部分CNT6與第二連接電極ALE6的第一電極層RMTL6的頂表面接觸，並且可以與第二連接電極ALE6的第二電極層CMTL6的側表面接觸。
在一個或多個實施例中，第一電極層可以通過第二電極在每個配向電極ALE的與多個發光元件LD相對(或面對)的傾斜表面處暴露，即可以在與多個發光元件LD相對(或面對)的每個配向電極ALE的傾斜表面處僅選擇性地去除(例如：蝕刻)第二電極層。
如第5A圖所示，在第一配向電極ALE1的與多個發光元件LD相對(或面對)的傾斜表面處，可以僅設置第一配向電極ALE1的第一電極RMTL1，而可以不設置第一配向電極ALE1的第二電極層CMTL1。從多個發光元件LD發出的光可以被具有較高反射率的第一配向電極ALE1的第一電極RMTL1沿著第三方向DR3反射，並且可以維持像素的發光率，即當第一配向電極ALE1的第二電極層CMTL1設置在第一配向電極ALE1的斜面上時，降低了像素的發光率，因此，第一配向的第二電極層CMTL1電極ALE1可以不設置在第一配向電極ALE1的傾斜表面處。
同樣地，在第二配向電極ALE2的與發光元件LD相對(或面對)的傾斜表面處，可以僅設置第二配向電極ALE2的第一電極RMTL2，而可以不設置第二配向電極ALE2的第二電極層CMTL2。在第三配向電極ALE3的與發光元件LD相對(或面對)的傾斜面上，可以僅設置第三配向電極ALE3的第一電極RMTL3，而可以不設置第三配向電極ALE3的第二電極層CMTL3。在第四配向電極ALE4的與發光元件LD相對(或面對)的傾斜面上，可以僅設置第四配向電極ALE4的第一電極RMTL4，而可以不設置第四配向電極ALE4的第二電極層CMTL4。
第一絕緣層INS1(或第一絕緣圖案)可以設置在第一連接電極和第二連接電極ALE5和ALE6以及配向電極ALE中的每一個的一個區域上。例如：第一絕緣層INS1可以形成為覆蓋第一連接電極和第二連接電極ALE5和ALE6。此外，第一絕緣層INS1可以形成為覆蓋每個配向電極ALE的一個區域，並且包括暴露每個配向電極ALE的另一個區域的開口。如第5A圖所示，第一絕緣層INS1可以暴露與多個發光元件LD相對(或面對)的多個配向電極ALE的傾斜表面。
在一個或多個實施例中，第一絕緣層INS1可以主要形成為完全覆蓋第一連接電極和第二連接電極ALE5和ALE6以及多個配向電極ALE。第一絕緣層INS1可以防止多個配向電極ALE的損壞或在後續製程中金屬的析出(extraction)。在多個發光元件LD被供應並設置在第一絕緣層INS1上之後，第一絕緣層INS1可以部分地打開以暴露配向電極ALE。第一絕緣層INS1可以具有暴露第一連接電極和第二連接電極ALE5和ALE6的一個區域的第五接觸部分和第六接觸部分CNT5和CNT6。
然而，本發明不局限於此，在發光元件LD被完全供應和排列之後，第一絕緣層INS1可以以局部設置在發光元件LD的底部上的單獨圖案的形式被圖案化。
此外，第一絕緣層INS1可以設置在多個發光元件LD的底部(或下方)，以穩定地支撐多個發光元件LD。
在一個或多個實施例中，在多個圖案BNP上，第一絕緣層INS1的側表面可以與多個配向電極ALE的第二電極層位於同一行(或同一平面)。例如：在第一圖案BNP1上，第一絕緣層INS1的側表面可以與第一配向電極ALE1的第二電極層CMTL2位於同一行(或同一平面)上。雖然稍後將參照第7C圖進行描述，多個配向電極ALE的第二電極層和第一絕緣層INS1可以共同圖案化(或共同蝕刻)以簡化製造製程。多個配向電極ALE的第二電極層的側表面與第一絕緣層INS的側表面可以相互對應(accord)或相互對齊(aligned)。
第一絕緣層INS1可以包括至少一種無機絕緣材料和/或至少一種有機絕緣材料。例如：第一絕緣層INS1可以包括本領域目前已知的各種有機/無機絕緣材料，包括氮化矽(SiN x)，並且構成第一絕緣層INS1的材料不受特別限制。
堤壁BNK可以設置在包括第一絕緣層INS1的基底層BSL的一個表面上。例如：堤壁BNK可以設置在非發射區域NEA中以圍繞(或包圍)發射區域EA和分離區域SPA。
堤壁BNK可以設置為不與第五接觸部分和第六接觸部分CNT5和CNT6重疊。在形成堤壁BNK之後，第一連接電極和第二連接電極ALE5和ALE6可以容易地連接到第一像素電極和第二像素電極ELT1和ELT2。
堤壁BNK可以包括絕緣材料，該絕緣材料包括至少一種無機材料和/或至少一種有機材料。在一個或多個實施例中，堤壁BNK可以包括光阻擋材料或彩色濾光器材料，從而可以防止相鄰像素PXL之間發生漏光。此外，堤壁BNK可以包括構成圖案BNP的材料中的至少一種材料或者包括與圖案BNP的材料不同的材料。
在一個或多個實施例中，堤壁BNK可以具有疏水表面。例如：通過使用疏水材料將堤壁BNK本身形成為疏水圖案，或者在堤壁BNK上形成由疏水材料製成的疏水膜，從而可以將堤壁BNK形成為具有疏水表面。在一個或多個實施例中，堤壁BNK可以通過使用具有大接觸角的疏水有機絕緣材料，例如：聚丙烯酸酯形成。在供應多個發光元件LD的過程中，可以防止包括多個發光元件LD的發光元件墨水溢出到發射區域EA的周邊，並且可以容易地控制發光元件墨水的供應區域。
多個發光元件LD可以被提供並設置在每個發射區域EA中。在一個或多個實施例中，多個發光元件LD可以通過噴墨製程、狹縫塗佈製程或其他各種製程和對準訊號(例如：預定對準訊號) (或對準電壓)供應到每個像素PXL的發射區域EA可以被施加到每個配向電極ALE(或被分離成配向電極ALE之前的對準線)，從而在配向電極ALE之間對準多個發光元件LD。在一個或多個實施例中，發光元件LD可以設置在一對圖案BNP之間的區域中，該圖案BNP位於一對被提供不同對準訊號的配向電極ALE的底部(或下方)(例如：在該一對圖案BNP之間的區域)、第一和第二圖案BNP1和BNP2之間以及第二圖案和第三圖案BNP2和BNP3之間的區域。
在一個或多個實施例中，至少一些發光元件LD可以沿著橫向(或第一方向DR1)、傾斜方向(例如：第一方向DR1和第二方向DR2之間的方向)延伸，或一對相鄰的配向電極ALE之間等，使得其長度方向上的兩個端部(即第一和第二端部EP1和EP2(見第4圖))與一對配向電極ALE重疊或不重疊。另外，多個發光元件LD的兩個端部也可以分別與像素電極ELT連接。此外，多個發光元件LD可以沿著第二方向DR2設置在一對相鄰的配向電極ALE之間。
第二絕緣層INS2(或第二絕緣圖案)可以設置在每個發光元件LD的一個區域上，第二絕緣層INS2可以局部地設置在每個發光元件LD的一個區域上以暴露每個發光元件LD的兩個端部。例如：第二絕緣層INS2可以局部地設置在第一發光元件LD1的一個區域上以暴露第一發光元件LD1的兩個端部，並且可以局部地設置在第四發光元件LD4的一個區域上以暴露第四發光元件LD4的兩端部分。未被第二絕緣層INS2覆蓋的發光元件LD的兩端部可以連接到各個像素電極ELT。當在發光元件LD完全設置之後在發光元件LD上形成第二絕緣層INS2時，可以穩定地固定多個發光元件LD。
當在形成第二絕緣層INS2之前第一絕緣層INS1和發光元件LD之間存在分離空間時，該空間可以被第二絕緣層INS2填充。因此，可以更穩定地支撐多個發光元件LD。
第二絕緣層INS2可以包括至少一種無機絕緣材料和/或至少一種有機絕緣材料。例如：第二絕緣層INS2可以包括本領域目前已知的各種有機/無機絕緣材料，包括氮化矽(SiN x)，並且構成第二絕緣層INS2的材料不受特別限制。
第一像素電極ELT1可以設置在第一發光元件LD1和第一連接電極ALE5的第一端部上。第一像素電極ELT1可以與第一發光元件LD1的第一端部接觸，並且可以通過第五接觸部分CNT5與第一連接電極ALE5接觸。即第一像素電極ELT1可以將第一發光元件LD1的第一端部和第一連接電極ALE5彼此電連接。
此外，第一像素電極ELT1可以與第一配向電極ALE1的第一電極層RMTL1接觸。如第5A圖和第5B圖所示，第一像素電極ELT1可以在第一配向電極ALE1的傾斜表面處或在與其相鄰的區域中與第一配向電極ALE1的第一電極層RMTL1接觸。
儘管在第5A圖中已經說明了第一像素電極ELT1不與第二絕緣層INS2重疊的情況，本發明不局限於此，第一像素電極ELT1也可以設置在第二絕緣層INS2的一個區域上。
第二像素電極ELT2可以設置在第四發光元件LD4和第二連接電極ALE6的第二端部上。第二像素電極ELT2可以與第四發光元件LD4的第二端部接觸，並且可以通過第六接觸部分CNT6與第二連接電極ALE6接觸。即第二像素電極ELT2可以將第四發光元件LD4的第二端部和第二連接電極ALE6彼此電連接。此外，第二像素電極ELT2也可以連接到第二配向電極ALE2的第一電極層RMTL2。
如參考第4圖所描述的，第四像素電極ELT4可以設置在第二發光元件LD2的第二端部和第三發光元件LD3的第一端部上，並電連接第二發光元件LD2的第二端部和第三發光元件LD3的第一端部相互連接。
第三絕緣層INS3(或第三絕緣圖案)可以設置在第一像素電極ELT1和第二像素電極ELT2(以及第四像素電極ELT4)上。第三絕緣層INS3可以覆蓋第一像素電極ELT1和第二像素電極ELT2(以及第四像素電極ELT4)，防止第一像素電極ELT1和第二像素電極ELT2(以及第四像素電極ELT4)與第三像素電極ELT3和第五像素電極ELT5直接連接(即發生短路)，即第一像素電極ELT1和第二像素電極ELT2(和第四像素電極ELT4)可以通過第三絕緣層INS3與第三像素電極ELT3和第五像素電極ELT5隔開並絕緣。
第三絕緣層INS3可以包括至少一種無機絕緣材料和/或至少一種有機絕緣材料。例如：第三絕緣層INS3可以包括本領域目前已知的各種有機/無機絕緣材料，包括氮化矽(SiN x)，並且構成第三絕緣層INS3的材料不受特別限制。
此外，第一絕緣層、第二絕緣層和第三絕緣層INS1、INS2和INS3可以包括不同的絕緣材料。替代地，第一絕緣層、第二絕緣層和第三絕緣層INS1、INS2和INS3中的至少一些可以包括相同的絕緣材料。
第三像素電極ELT3可以設置在第一發光元件LD1的第二端部上，並且可以與第一發光元件LD1的第二端部接觸。此外，如參考第4圖所描述的，第三像素電極ELT3可以設置在第二發光元件LD2的第一端部上，並且可以與第二發光元件LD2的第一端部接觸，即第三像素電極ELT3可以將第一發光元件LD1的第二端部和第二發光元件LD2的第一端部彼此電連接。
第三像素電極ELT3可以通過第一絕緣層INS1與第三配向電極ALE3隔開，並且可以不電連接到第三配向電極ALE3。
儘管在第5A圖中已經示出了第三像素電極ELT3不與發光元件LD上的第三絕緣層INS3重疊的情況，本發明不局限於此。在一個或多個實施例中，第三像素電極ELT3可以設置在發光元件LD上的第三絕緣層INS3的任意區域上。
第五像素電極ELT5可以設置在第四發光元件LD4的第一端部上，並且可以與第四發光元件LD4的第一端部接觸。此外，如參考第4圖所描述的，第五像素電極ELT5可以設置在第三發光元件LD3的第二端部上，並且可以與第三發光元件LD3的第二端部接觸，即第五像素電極ELT5可以將第三發光元件LD3的第二端部和第四發光元件LD4的第一端部彼此電連接。
第五像素電極ELT5可以通過第一絕緣層INS1與第四配向電極ALE4隔開，並且可以不電連接到第四配向電極ALE4。
第一像素電極至第五像素電極ELT1至ELT5可以由各種透明導電材料製成。在一個或多個實施例中，像素電極ELT可以包括各種透明導電材料(或物質)中的至少一種，包括氧化銦錫(ITO)、氧化銦鋅(IZO)、氧化鋅(ZnO)、氧化銦鎵鋅(IGZO)、氧化銦錫鋅(ITZO)等，並且可以是實質上透明的或半透明的以滿足期望的透射率(例如：預定的透射率)。因此，從發光元件LD的兩端部射出的光能夠透過第一像素電極至第五像素電極ELT1至ELT5，然後向像素PXL的外部發射出去。
在一個或多個實施例中，可以在像素電極ELT上方提供至少一個絕緣層和/或光轉換層。
例如：絕緣層可以完全形成在顯示區域DA上以覆蓋多個圖案BNP、多個像素電極ELT、第一絕緣層至第三絕緣層INS1、INS2和INS3、多個發光元件LD、多個像素電極ELT和堤壁BNK。在一個或多個實施例中，絕緣層可以包括單層或多層封裝層。在一個或多個實施例中，至少一個外塗層、填料和/或上基板可以進一步設置在絕緣層的頂部。
此外，可以在每個像素PXL的發射區域EA中選擇性地設置光轉換層。光轉換層可以包括對應於期望顏色(例如：預定顏色)的顏色轉換層(或波長轉換層)和/或彩色濾光器層。光轉換層可以直接形成在每個像素PXL的像素電極ELT上，或者可以形成在覆蓋像素電極ELT的絕緣層上。光轉換層的位置、形成方法等沒有特別限制。
例如：在每個像素區域PXA中，包括用於轉換來自於多個發光元件LD水光的顏色(或波長)的光轉換粒子(例如：期望顏色(例如：預定顏色)的量子點)的光轉換層、用於提高從發光元件LD發出的光的利用率的光散射顆粒、和/或期望顏色(例如：預定顏色)的彩色濾光器材料可以選擇性地進一步設置在顯示層DPL的頂部上。
如上所述，多個配向電極ALE以及第一連接電極和第二連接電極ALE5和ALE6中的每一個可以具有包括依序堆疊的第一電極層和第二電極層的多層結構。第一電極層可以具有相對高的反射率或者包括具有恆定反射率的材料，並且第二電極層可以具有相對高的導電率或者包括低電阻材料。暴露第一連接電極ALE5的第一電極層RMTL5的第五接觸部分CNT5可以形成在第一連接電極ALE5的第二電極層CMTL5中，並且第一像素電極ELT1可以與第一電極層RMTL5接觸。第一連接電極ALE5和第一連接電極ALE5的第二電極層CMTL5通過第五接觸部分CNT5。因此，可以降低第一像素電極ELT1和第一連接電極ALE5之間的接觸電阻，並且可以降低或防止由接觸電阻引起的故障。
此外，在與多個發光元件LD相對(或面對)的多個配向電極ALE的傾斜表面處，可以僅設置第一電極層，而可以不設置第二電極層。因此，從多個發光元件LD發出的光被具有較高反射率的配向電極ALE的第一電極層沿著圖像顯示方向(例如：第三方向DR3)反射，並且可以保持多個發光元件的發光率像素。
進一步地，多個配向電極ALE的第二電極層和第一絕緣層INS1(以及第二絕緣層INS2)在製造過程中被共同圖案化(或共同蝕刻)，因此，第二電極層的側表面為配向電極ALE與第一絕緣層INS1(以及第二絕緣層INS2)的側表面可以相互吻合或相互配向，即可以進一步簡化顯示裝置的製造製程。
第6A圖係示出了包括在第2圖所示的顯示裝置中的焊墊的一個或多個實施例的平面圖。在第6A圖中，作為示例示出了連接到數據線DL的焊墊PAD。第6B圖係示出了沿第6A圖所示的直線V-V'截取的焊墊的一個或多個實施例的剖面圖。
請參照第2圖、第5B圖、第6A圖和第6B圖，焊墊PAD可以設置在焊墊區域PDA中，並且可以連接到數據線DL。
已經參照第5A圖至第5C圖描述了基底層BSL、緩衝層BFL、閘極絕緣層GI、層間絕緣層ILD、鈍化層PSV、第一絕緣層INS1和第二絕緣層INS2。參照，因此，將不重複重複描述。
數據線DL可以包括依序堆疊在層間絕緣層ILD上的第一金屬層MTL1和第二金屬層MTL2。為了降低線路電阻，數據線DL可以形成包括第一金屬層MTL1和第二金屬層MTL2的雙層或多層結構，並且第一金屬層MTL1和第二金屬層MTL2中的每一個可以包括選自銅(Cu)、鉬(Mo)、鎢(W)、鋁釹(AlNd)、鈦(Ti)、鋁(Al)、銀(Ag)及其合金的材料。例如：第一金屬層MTL1可以包括鈦(Ti)，第二金屬層MTL2可以包括銅(Cu)。
在一個或多個實施例中，數據線DL，即通過非顯示區域NA延伸到焊墊區域PDA的數據線DL的第一金屬層MTL1和第二金屬層MTL2可以設置在鈍化層的下部層PSV。
焊墊PAD可以包括焊墊連接電極ALEP和焊墊電極ELTP，焊墊連接電極ALEP可以包括第一電極層RMTLP和第二電極層CMTLP。
第一電極層RMTLP可以設置在鈍化層PSV和第二金屬層MTL2上，第二電極層CMTLP可以設置在第一電極層RMTLP上，焊墊電極ELTP可以設置在第二絕緣層INS2上和焊墊連接電極ALEP。
第一電極層RMTLP、第二電極層CMTLP和焊墊電極ELTP可以分別與第一連接電極ALE5的第一電極層RMTL5、第一連接電極的第二電極層CMTL5、第一像素電極ELT1和第一像素電極ALE5實質上相同或相似，參照第5A圖至第5C圖進行描述。因此，將不再重複描述。第一電極層RMTLP可以通過與第一連接電極ALE5的第一電極層RMTL5相同的製程形成。例如：第一電極層RMTLP可以包括鋁(Al)。第二電極層CMTLP可以通過與第一連接電極ALE5的第二電極層CMTL5相同的製程形成。例如：第二電極層CMTLP可以包括鉬(Mo)。焊墊電極ELTP可以通過與第一像素電極ELT1相同的製程形成。例如：焊墊電極ELTP可以包括例如氧化銦錫(ITO)的透明導電材料。
相似於參考第5B圖描述的第五接觸部分CNT5，暴露第一電極層RMTLP的開口或接觸部分可以形成在第二電極層CMTLP中。如第6B圖所示，焊墊電極ELTP可以通過開口(或接觸部分)與第一電極層RMTLP的頂表面接觸，並且可以與第二電極層CMTLP的側表面接觸。如參考第5B圖所示，可以減小焊墊電極ELTP與第一電極和第二電極層RMTLP和CMTLP之間的接觸電阻(以及電阻-電容延遲)，並且可以減少或防止由接觸電阻引起的故障。
第7A圖至第7G圖係示出了製造第2圖所示的顯示裝置的方法的一個或多個實施例的剖面圖。在第5A圖、第5B圖、第5C圖和第6B圖中的每一個中示出了第5A圖、第5B圖、第5C圖、第6B圖和第7A圖至第7G圖。在第7A圖至第7G圖的每一個中，基於顯示層DPL(參見第5A圖)簡要地說明顯示裝置DD(參見第2圖)。
首先，參照第2圖、第4圖、第5A圖、第5B圖、第5C圖、第6A圖、第6B圖和第7A圖，第一圖案、第二圖案和第三圖案BNP1、BNP2和BNP3可以形成在鈍化層PSV上，並且第一電極層和第二電極層可以在第一圖案、第二圖案和第三圖案BNP1、BNP2和BNP3以及鈍化層PSV上依次形成或圖案化。
例如：第一電極和第二電極層可以完全形成在鈍化層PSV、第一配向電極至第四配向電極ALE1至ALE4、第一連接電極ALE5、以及焊墊PAD的第一電極和第二電極層RMTLP和CMTLP上，其通過圖案化彼此分離，可以形成在鈍化層PSV上。第一電極層和第二電極層是共同圖案化的，因此在形成第一電極層和第二電極層的過程中，第二電極層可以與第一電極層完全重疊。
第4圖至第6A圖已經描述了設置第一配向電極至第四配向電極ALE1至ALE4、第一連接電極ALE5以及焊墊PAD的第一電極和第二電極層RMTLP和CMTLP的多個位置，因此將不再重複描述。
隨後，如第7B圖所示，第一絕緣層INS1可以完全形成在鈍化層PSV上以覆蓋圖案化的第一電極層和第二電極層，堤壁BNK可以形成在第一絕緣層INS1上，多個發光元件LD可以提供並設置在第一絕緣層INS1和第二絕緣層INS2可以完全形成在鈍化層PSV上以覆蓋多個發光元件LD、經圖案化的第一電極層和第二電極層以及堤壁BNK。
多個發光元件LD可以以其中發光元件LD分散在合適溶液(例如：預定溶液)中的形式製備，以通過噴墨印刷製程、狹縫塗佈製程或類似方式供應到像素區PXA的發射區域EA。當在第一配向電極和第三配向電極ALE1和ALE3之間施加合適的電壓(例如：預定電壓)時，第一發光元件LD1(和第二發光元件LD2(見第4圖))在第一配向電極和第三配向電極之間自行配向。第一配向電極和第三配向電極ALE1和ALE3，同時在第一配向電極和第三配向電極ALE1和ALE3之間形成電場。同樣地，當在第二和第四配向電極ALE2和ALE4之間施加合適的電壓(例如：預定電壓)時，在第二和第四配向電極ALE2和ALE4之間形成電場，而第四發光元件LD4(和第三發光元件LD3(見第4圖))在第二和第四配向電極ALE2和ALE4之間自行配向。在多個發光元件LD排列後，再通過另一道工序揮發或去除溶劑，使得多個發光元件LD穩定排列在第一配向電極和第三配向電極ALE1和ALE3之間以及在第二和第四配向電極ALE2和ALE4之間。
隨後，如第7C圖所示，可以將第一絕緣層INS1和第二絕緣層INS2以及第二電極層部分地圖案化。
例如：可以形成遮罩(例如：光阻劑)以與第7C圖所示的第二絕緣層INS2重疊，可以蝕刻被遮罩暴露的第二絕緣層INS2和下部組件。例如：當第一絕緣層INS1和第二絕緣層INS2包括相同種類的有機/無機絕緣材料時，第一絕緣層INS1和第二絕緣層INS2可以通過一次性蝕刻製程一併蝕刻(例如：同時蝕刻)。因此，第二絕緣層INS2可以與第一絕緣層INS1實質上完全重疊。當第一絕緣層INS1和第二絕緣層INS2包括無機絕緣材料，並且第二電極層(例如：第一配向電極ALE1的第二電極層CMTL2)包括鉬時，第二電極層可以與第一絕緣層和第二絕緣層INS1和INS2通過使用氟基氣體的一次性蝕刻製程一起被蝕刻。在一個或多個實施例中，第一絕緣層和第二絕緣層INS1和INS2以及第二電極層可以通過使用相同遮罩的另一蝕刻製程來蝕刻。由於第一絕緣層INS1和第二絕緣層INS2與第二電極層採用同一遮罩形成，因此，第一絕緣層INS1和第二絕緣層INS2與第二電極層的側表面可以相互對應或彼此對齊。在一個或多個實施例中，位於多個發光元件LD底部(或下方)的第一絕緣層INS1的一個區域可能由於多個發光元件LD的干涉而未被蝕刻，並且第一絕緣層INS1的側表面絕緣層INS1可以僅在與多個發光元件LD重疊的區域中與第二絕緣層INS2的絕緣層不相符。
在發射區域EA中，可以選擇性地蝕刻與多個發光元件LD相對(或面對)發光元件LD的第一配向電極至第四配向電極ALE1至ALE4的傾斜表面相對應的第二電極層CMTL1至CMTL4。同樣地，第三配向電極ALE3的第二電極層CMTL3可以在分離區域SPA(或移除區域RA)中被蝕刻。此外，在分離區域SPA中，可以通過蝕刻第一連接電極ALE5的第二電極層CMTL5來形成第五接觸部分CNT5。同樣地，在焊墊區域PDA中，可以在焊墊連接電極ALEP的第二電極層CMTLP中形成開口(或接觸孔)。
隨後，如第所示7D圖，電極層ELT0可以完全形成在鈍化層PSV上以覆蓋第二絕緣層INS2，以及用於形成第一像素電極ELT1和第二像素電極ELT2(以及第四像素電極)的遮罩PR(或光阻劑圖案)。像素電極ELT4(見第4圖))，如第7E圖所示，可以在電極層ELT0上形成。此外，用於第一像素電極ELT1的遮罩PR(參見第7E圖)可以形成在分離區域SPA)中，並且用於焊墊電極ELTP的遮罩PR(參見第7E圖)可以形成在焊墊區域PDA中。
隨後，可以形成第一像素電極ELT1、第二像素電極ELT2(和第四像素電極ELT4(見第4圖))和焊墊電極ELTP，如第7E圖所示，通過相對於遮罩PR蝕刻電極層ELT0。如上所述，第一像素電極ELT1可以與第一連接電極ALE5的第一電極層RMTL5的頂表面和第二電極層CMTL5的側表面接觸，並且第一像素電極ELT1的接觸電阻可能會減少。同樣地，焊墊電極ELTP可以通過貫穿第一絕緣層和第二絕緣層的開口(或接觸孔)與焊墊連接電極ALEP的第一電極層RMTLP的頂表面和第二電極層CMTLP的側表面接觸。第一絕緣層及第二絕緣層INS1和INS2以及焊墊連接電極ALEP的第二電極層CMTLP，並且可以降低焊墊電極ELTP的接觸電阻。
隨後，如第7F圖所示，可以形成第三絕緣層INS3，以覆蓋第一像素電極ELT1和第二像素電極ELT2(以及第四像素電極ELT4(見第4圖))。如上所述，第三絕緣層INS3可以防止第一像素電極ELT1和第二像素電極ELT2(以及第四像素電極ELT4(見第4圖))直接連接到第三像素電極和第五像素電極ELT3和ELT5(發生短路)在發射區域EA。第三絕緣層INS3可以覆蓋第一像素電極ELT1和第二像素電極ELT2(以及第四像素電極ELT4(見第4圖))。
在不同透明導電層之間沒有短路問題的分離區域SPA中，第三絕緣層INS3可以不覆蓋第一像素電極ELT1或者可以不設置。同樣地，在焊墊區域PDA中，第三絕緣層INS3可以不覆蓋焊墊連接電極ELTP。
隨後，如第7G圖所示，可以形成第三像素電極ELT3和第五像素電極ELT5。相似於參考第7D圖描述的方法，第三像素電極ELT3和第五像素電極ELT5可以通過在整個鈍化層PSV上形成電極層，形成與第三像素電極ELT3和第五像素電極ELT5對應的遮罩，並使用遮罩蝕刻電極層。
在一個或多個實施例中，在蝕刻電極層以形成第三像素電極ELT3的過程中，可以去除移除區域RA中的第三配向電極ALE3的第一電極層RMTL3。如參考第4圖所描述的，第三配向電極ALE3可以在分離區域SPA中與沿著第二方向DR2的相鄰像素PXL的第三配向電極ALE3完全分離，即在形成第三像素電極ELT3的同時，可以執行第一配向電極至第四配向電極ALE1至ALE4的分離。
與第三配向電極ALE3相似，在蝕刻電極層的過程中，第一配向電極ALE1、第二配向電極ALE1、第四配向電極ALE2和第四配向電極ALE4(見第4圖)可以與在第二方向DR2上相鄰的像素PXL的第一配向電極、第二配向電極和第四配向電極ALE1、ALE2和ALE4完全分開。
如上所述，通過使用一個遮罩共同蝕刻第一絕緣層和第二絕緣層INS1和INS2以及第二電極層，從而可以減少在顯示裝置的製造過程中使用的遮罩的數量。因此，可以進一步簡化製造過程。
第8A圖係示出了沿第4圖中所示的直線I-I'截取的像素的一個或多個實施例的剖面圖。在第8A圖中，不包括任何底部金屬層BML的任意電晶體M(例如：第3A圖至第3C圖中所示的第二電晶體M2)被圖示為要設置在像素層PCL中的電路元件的示例。第8B圖係示出了沿第4圖所示的直線II-II'截取的像素的一個或多個實施例的剖面圖。在第8B圖中，示出了包括接觸部分的像素PXL_1的橫截面。此外，在圖參考第8B圖，作為電路元件的示例，示出了通過第一接觸部分CNT1連接到第一連接電極ALE5_1並且包括底部金屬層BML的電晶體M(例如：第3A圖至第3C圖中所示的第一電晶體M1)設置在電路層PCL中，第二電源線PL2通過第二接觸部分CNT2連接到第二配向電極ALE2作為示例，以設置在電路層PCL中。第8C圖係示出了沿第4圖所示的直線III-III'截取的像素的一個或多個實施例的剖面圖。
首先，參照第2圖、第3A圖至第3C圖、第4圖、第5A圖至第5C圖和第8A圖至第8C圖，除了第一配向電極至第四配向電極ALE1_1至ALE4_1以及第一連接電極和第二連接電極ALE5_1和ALE6_1以外，第8A圖至第8C圖中所示的像素PXL_1與第第5A圖至第5C圖所示的像素PXL實質上相同或相似，因此將不再重複描述。
第一配向電極至第四配向電極ALE1_1至ALE4_1可以設置在多個圖案BNP的頂部，第一配向電極至第四配向電極ALE1_1至ALE4_1可以設置為在每個發射區域EA中彼此間隔開。第一連接電極和第二連接電極ALE5_1和ALE6_1可以通過與第一配向電極至第四配向電極ALE1_1至ALE4_1相同的製程形成。
在一個或多個實施例中，第一連接電極和第二連接電極ALE5_1和ALE6_1以及第一配向電極至第四配向電極ALE1_1至ALE4_1中的每一個可以具有包括多個電極層的多層結構。例如：第一連接電極和第二連接電極ALE5_1和ALE6_1以及第一配向電極至第四配向電極ALE1_1至ALE4_1中的每一個可以包括第一電極層和第二電極層。第一電極層和第二電極層中的一個可以具有相對高的反射率，並且第一電極層和第二電極層中的另一個可以具有相對高的電導率(或傳導率)，即第一電極層和第二電極層中的一個可以由具有恆定反射率的材料製成，以允許從多個發光元件LD發射的光沿著第三方向DR3(或顯示裝置的圖像顯示方向)前進的效率，並且第一電極層和第二電極層中的另一個可以包括低電阻材料以降低電阻(或接觸電阻)。
在一個或多個實施例中，第一電極層RMTL1_1至RMTL6_1可具有相對高的反射率，第二電極層CMTL1_1至CMTL6_1可具有相對高的電導率。在無花果。參照第5A圖至第5C圖，第二電極層CMTL1至CMTL6設置在第一電極層RMTL1至RMTL6上。然而，在第8A圖至第8C圖中，第一電極層RMTL1_1至RMTL6_1可以設置在第二電極層CMTL1_1至CMTL6_1上。例如：第一電極層RMTL1_1至RMTL6_1可以包括鋁(Al)，第二電極層CMTL1_1至CMTL6_1可以包括鈦(Ti)或鉬(Mo)。
在一個或多個實施例中，暴露第一連接電極ALE5_1的第二電極層CMTL5_1的第五接觸部分CNT5可以形成在第一連接電極ALE5_1的第一電極層RMTL5_1中。如第8B圖所示，第一像素電極ELT1_1可以通過第五接觸部分CNT5與第一連接電極ALE5_1的第二電極層CMTL5_1的頂表面接觸，並且可以與第一連接電極ALE5_1的第一電極層RMTL5_1的側表面接觸。由於第一像素電極ELT1_1和第一連接電極ALE5_1之間的接觸面積的增加以及第二電極層CMTL5_1的相對高的電導率，因此，第一像素電極ELT1_1和第一連接電極ALE5_1之間的接觸電阻和電阻電容可以減小。
同樣地，暴露第二連接電極ALE6_1的第二電極層CMTL6_1的第六接觸部分CNT6可以形成在第二連接電極ALE6_1的第一電極層RMTL6_1中。如第所示8B圖，第二像素電極ELT2_1可以通過第六接觸部分CNT6與第二連接電極ALE6_1的第二電極層CMTL6_1的頂表面接觸，並且可以與第二連接電極ALE6_1的第一電極層RMTL6_1的側表面接觸。
在一個或多個實施例中，第一電極層RMTL1_1至RMTL6_1可以與第二電極層CMTL1_1至CMTL6_1實質上完全重疊。雖然參照第5A圖至第5C圖描述的第二電極層CMTL1至CMTL6中的一些被選擇性地蝕刻，以暴露第一電極層RMTL1至RMTL6中的一些，第一電極層RMTL1_1至RMTL6_1可以與第二電極層CMTL1_1至CMTL6_1重疊，除了第8A圖至第8C圖中的第五接觸部分和第六接觸部分CNT5和CNT6以外，具有相對高反射率的第一電極層RMTL1_1至RMTL6_1設置在第二電極層CMTL1_1至CMTL6_1上，因此，可以不需要對第一電極層RMTL1_1至RMTL6_1(或第二電極層CMTL1_1至CMTL6_1)進行選擇性蝕刻。
第一絕緣層INS1可以設置在第一連接電極和第二連接電極ALE5_1和ALE6_1以及配向電極ALE之上。第一絕緣層INS1可以完全設置在鈍化層PSV上以覆蓋第一連接電極ALE5_1和第二連接電極ALE6_1以及配向電極ALE。堤壁BNK可以設置在第一絕緣層INS1上。
多個發光元件LD可以設置在第一和第二圖案BNP1和BNP2之間的區域以及第二圖案和第三圖案BNP2和BNP3之間的區域中的第一絕緣層INS1上，第二絕緣層INS2可以設置在每個發光元件LD的一個區域上。
第三像素電極ELT3_1可以設置在第一發光元件LD1的第二端部上，並且可以與第一發光元件LD1的第二端部接觸。此外，如參考第4圖所描述的，第三像素電極ELT3_1可以設置在第二發光元件LD2的第一端部上，並且可以與第二發光元件LD2的第一端部接觸，即第三像素電極ELT3_1可以將第一發光元件LD1的第二端部和第二發光元件LD2的第一端部彼此電連接。
第五像素電極ELT5_1可以設置在第四發光元件LD4的第一端部上，並且可以與第四發光元件LD4的第一端部接觸。此外，如參考第4圖所描述，第五像素電極ELT5_1可以設置在第三發光元件LD3的第二端部，並且可以在與第三發光元件LD3的第二端部接觸。換言之，第五像素電極ELT5_1可以將第三發光元件LD3的第二端部和第四發光元件LD4的第一端部彼此電連接。第五像素電極ELT5_1可以不與第四配向電極ALE4_1電連接，但本發明不局限於此。例如：第五像素電極ELT5_1可以通過貫穿第一絕緣層INS1的接觸孔與第四配向電極ALE4_1接觸。
第三絕緣層INS3可以設置在第三像素電極ELT3_1和第五像素電極ELT5_1上，第三絕緣層INS3可以覆蓋第三像素電極ELT3_1和第五像素電極ELT5_1，並防止第三像素電極ELT3_1和第五像素電極ELT5_1直接連接到第一像素電極ELT1_1和第二像素電極ELT2_1(以及第四像素電極ELT4(見第4圖))(例如：以防止發生短路)。換言之，第三像素電極ELT3_1和第五像素電極ELT5_1可以通過第三絕緣層INS3與第一像素電極ELT1_1和第二像素電極ELT2_1(以及第四像素電極ELT4(見第4圖))隔開並絕緣。
如第所示8C圖，第三絕緣層INS3(和第二絕緣層INS2)可以不設置在分離區域SPA中，但是本揭露不局限於此。例如：如第所示5C圖，第三絕緣層INS3(和/或第二絕緣層INS2)可以設置在分離區域SPA中。
第一像素電極ELT1_1和第二像素電極ELT2_1(和第四像素電極ELT4(見第4圖))可以設置在第三絕緣層INS3上。
第一像素電極ELT1_1可以設置在第一發光元件LD1的第一端部和第一連接電極ALE5_1上。第一像素電極ELT1_1可以將第一發光元件LD1的第一端部和第一連接電極ALE5_1彼此電連接。第一像素電極ELT1_1可以通過第一絕緣層INS1和第三絕緣層INS3與第一配向電極ALE1_1隔開，並且可以不電連接到第一配向電極ALE1_1。
第二像素電極ELT2_1可以設置在第四發光元件LD4和第二連接電極ALE6_1的第二端部上。第二像素電極ELT2_1可以將第四發光元件LD4的第二端部和第二連接電極ALE6_1彼此電連接。第二像素電極ELT2_1可以通過第一絕緣層INS1和第三絕緣層INS3與第二配向電極ALE2_1隔開，並且可以不電連接到第二配向電極ALE2_1。
如上所述，第一配向電極至第四配向電極ALE1_1至ALE4_1以及第一連接電極和第二連接電極ALE5_1和ALE6_1中的每一個可以具有包括依序堆疊的第一電極層和第二電極層的多層結構。第二電極層可以具有相對高的電導率或者包括低電阻材料，並且第一電極層可以具有相對高的反射率或者包括具有恆定反射率的材料。暴露第一連接電極ALE5_1的第二電極層RMTL5_1的第五接觸部分CNT5可以形成在第一連接電極ALE5_1的第一電極層CMTL5_1中，並且第一像素電極ELT1_1可以與第二電極層CMTL5_1接觸。第一連接電極ALE5_1和第一連接電極ALE5_1的第一電極層RMTL5_1的側表面通過第五接觸部分CNT5。因此，可以降低第一像素電極ELT1_1和第一連接電極ALE5_1之間的接觸電阻，並且可以減少或防止由接觸電阻引起的故障。
第8D圖係示出了沿第6A圖所示的直線V-V'截取的焊墊的一個或多個實施例的剖面圖。對應於第6D圖示出在第8D圖中。
請參照第6A圖、第6B圖和第8D圖，除了焊墊連接電極ALEP_1以外，第8D圖中所示的焊墊PDA_1與第6B圖所示的焊墊PAD實質上相同或相似，因此，將不重複重複描述。
焊墊PAD_1可以包括焊墊連接電極ALEP_1和焊墊電極ELTP_1。焊墊連接電極ALEP_1可以包括第二電極層CMTLP_1和第一電極層RMTLP_1。
第二電極層CMTLP_1可以設置在鈍化層上離子層PSV和第二金屬層MTL2，第一電極層RMTLP_1可以設置在第二電極層CMTLP_1上，焊墊電極ELTP_1可以設置在第一絕緣層INS1和焊墊連接電極ALEP_1上。
第一電極層RMTLP_1可以通過與第一連接電極ALE5_1的第一電極層RMTL5_1相同的製程形成(參見第8B圖)。例如：第一電極層RMTLP_1可以包括鋁(Al)。第二電極層CMTLP_1可以通過與第一連接電極ALE5_1的第二電極CMTL5_1相同的製程形成。例如：第二電極層CMTLP_1可以包括鈦(Ti)或鉬(Mo)。焊墊電極ELTP_1可以通過與第一像素電極ELT1_1相同的製程形成(參見第8B圖)。例如：焊墊電極ELTP_1可以包括例如氧化銦錫(ITO)的透明導電材料。
參考第8B圖的描述，相似於第五接觸部分CNT5，暴露第二電極層CMTLP_1的開口或接觸部分可以形成在第一電極層RMTLP_1中。如第8D圖所示，焊墊電極ELTP_1可以通過開口(或接觸部分)與第二電極層CMTLP_1的頂表面接觸，並且可以與第一電極RMTLP_1的側表面接觸。如參考圖1所描述的。如第8B圖所示，可以減小焊墊電極ELTP_1和焊墊連接電極ALEP_1之間的接觸電阻(以及電阻-電容延遲)，並且可以減少或防止由接觸電阻引起的故障。
儘管在圖1中已經說明了在焊墊電極層ELTP_1和焊墊連接電極ALEP_1之間僅設置第一絕緣層INS1的情況。參照第8D圖，本發明不局限於此，除了第一絕緣層INS1以外，進一步可以在焊墊電極ELTP_1和焊墊連接電極ALEP_1之間設置至少一個絕緣層(例如：第6B圖所示的第二絕緣層INS2)。
第8E圖係示出沿第6A圖中所示的直線V-V'截取的焊墊的一個或多個實施例的剖面圖。對應於第8D圖的圖示在第8E圖中示出。
請參照第8D圖和第8E圖，除了焊墊連接電極ALEP_2僅包括第二電極層CMTLP_1以外，第8E圖中所示的焊墊PDA_2與第8D圖所示的焊墊PAD_1實質上相同或相似，因此將不再重複描述。
第二電極層CMTLP_1可以設置在第二金屬層MTL2(和鈍化層PSV)上，焊墊電極ELTP_1可以設置在第二電極層CMTLP_1上。第二電極層CMTLP_1可以通過與第一連接電極ALE5_1的第二電極CMTL5_1相同的製程形成(參見第8B圖)。例如：第二電極層CMTLP_1可以包括鉬(Mo)。焊墊電極ELTP_1可以通過與第一像素電極ELT1_1相同的製程形成(參見第8B圖)。例如：焊墊電極ELTP_1可以包括例如氧化銦錫(ITO)的透明導電材料。
在第8D圖中，可以存在第一電極層RMTLP_1，其與第一絕緣層INS1重疊，而第一絕緣層INS1部分地覆蓋焊墊連接電極ALEP_1。替代地，如第8E圖所示，當第一絕緣層INS1_1不覆蓋焊墊連接電極ALEP_2時，在形成像素電極的過程中可以去除被第一絕緣層INS1_1暴露的第一電極層(見第9D圖和9E)，並且焊墊連接電極ALEP_2可以僅包括第二電極層CMTLP_1。
在一個或多個實施例中，第三絕緣層INS3可以設置在第二電極層CMTLP_1上，並且暴露第二電極層CMTLP_1的開口或接觸部分可以形成在第三絕緣層INS3中。焊墊電極ELTP_1可以通過第三絕緣層INS3的開口與第二電極層CMTLP_1接觸。由於焊墊電極ELTP_1與第二電極CMTLP_1接觸，所以可以降低焊墊電極ELTP_1和焊墊連接電極ALEP_2之間的接觸電阻(以及電阻-電容延遲)，並且可以減少或阻止由接觸電阻引起的故障。
第9A圖至第9G圖係示出了製造第2圖所示的顯示裝置的方法的一個或多個實施例的剖面圖。對應於第8A圖、第8C圖和第8D圖的橫截面在第9A圖至第9G圖中示出。在第9A圖至第9G圖的每一個中，基於顯示層DPL(見第8A圖)簡要說明顯示裝置DD(見第2圖)。
首先，參考第2圖、第4圖、第6A圖、第8A圖、第8B圖、第8C圖、第8D圖和第9A圖，第一圖案、第二圖案和第三圖案BNP1、BNP2和BNP3可以形成在鈍化層PSV上，並且第一電極層和第二電極層可以依序地形成或圖案化在第一圖案、第二圖案和第三圖案BNP1、BNP2和BNP3以及鈍化層PSV上。
第4圖和第8A圖已經描述了設置第一配向電極至第四配向電極ALE1_1至ALE4_1、第一連接電極ALE5_1以及焊墊PAD_1的第一電極和第二電極層RMTLP_1和CMTLP_1的位置，因此將不再重複描述。
隨後，如第9B圖所示，可以在第一圖案至第三圖案BNP1至BNP3之間形成或圖案化第一絕緣層INS1以覆蓋鈍化層PSV。第一絕緣層INS1可以形成為完全覆蓋發射區域EA。在分離區域SPA中，第一絕緣層INS1的對應於移除區域RA和接觸部分的部分可以被去除。在焊墊區域PDA中，第一絕緣層INS1的對應於接觸部分的部分可以被去除。
如第9C圖所示，可以在第一絕緣層INS1(或鈍化層PSV)上形成堤壁BNK，可以在第一絕緣層INS1上提供和設置多個發光元件LD，並且可以在多個發光元件LD上形成或圖案化第二絕緣層INS2。
多個發光元件LD(例如：第一和第四發光元件LD1和LD4)可以設置在第一配向電極和第三配向電極ALE1_1和ALE3_1之間以及第二和第四配向電極ALE2_1和ALE4_1之間。
隨後，如第9D圖所示，電極層ELT0可以完全形成在鈍化層PSV上以覆蓋第二絕緣層INS2，以及用於形成第三像素電極ELT3_1和第五像素電極ELT5_1的遮罩PR(或光阻劑圖案)，如圖1所示。如圖。如第9E圖所示，可以在電極層ELT0上形成。在分離區域SPA和焊墊區域PDA中，可以不形成任何分離的遮罩。
隨後，如第9E圖所示，可以通過相對於遮罩PR蝕刻電極層ELT0來形成第三像素電極ELT3_1和第五像素電極ELT5_1。在一個或多個實施例中，當暴露第三配向電極ALE3_1的接觸孔形成在第一絕緣層INS1中時，第三像素電極ELT3_1可以通過接觸孔與第三配向電極ALE3_1接觸。同樣地，第五像素電極ELT5_1可以通過接觸孔與第四配向電極ALE4_1接觸。
在一個或多個實施例中，在蝕刻電極層ELT0的製程中，第三配向電極ALE3_1的第一電極層RMTL3_1可以在分離區域SPA中被部分蝕刻。同樣地，可以通過部分蝕刻第一連接電極ALE5_1的第一電極層RMTL5_1，在第一連接電極ALE5_1的第一電極層RMTL5_1中形成第五接觸部分CNT5。然而，本揭露不局限於此。
在一個或多個實施例中，暴露於外部的電極層可以在經歷用於形成第一絕緣層INS1、堤壁BNK和第二絕緣層INS2的顯影和清洗製程的同時被逐步蝕刻。例如：在分離區域SPA中，第三配向電極ALE3_1的第一電極層RMTL3_1的一部分(即對應於移除區域RA的部分)可以在經歷顯影和清洗製程的同時被逐步蝕刻。同樣地，第一連接電極ALE5_1的第一電極層RMTL5_1(即對應於第五接觸部分CNT5的部分)可以在經歷顯影和清洗製程的同時被逐步蝕刻。如第所示9B圖，第一絕緣層INS1可以實質上完全設置在發射區域EA中，使得除了第三配向電極ALE3_1的第一電極層RMTL3_1和第一連接電極ALE5_1的第一電極RMTL5_1以外的其他電極層不被蝕刻。
隨後，如第9F圖所示，可以形成第三絕緣層INS3以覆蓋第三像素電極ELT3_1和第五像素電極ELT5_1。
隨後，如第9G圖所示，可以形成第一像素電極ELT1_1、第二像素電極ELT2_1(和第四像素電極ELT4(見第4圖)和焊墊電極ELTP_1。與參照第9D圖描述的製程相似，電極層可以完全形成在鈍化層PSV上，形成與第一像素電極ELT1_1、第二像素電極ELT2_1和焊墊電極ELTP_1對應的遮罩，第一像素電極ELT1_1、第二像素電極ELT2_1和可以通過使用遮罩蝕刻電極層來形成焊墊電極ELTP_1。如上所述，第一像素電極ELT1_1可以通過第五接觸部分CNT5與第一連接電極ALE5_1的CMTL5_1的頂表面和第一連接電極ALE5_1的第一電極RMTL5_1的側表面接觸，並且接觸電阻可以減小第一像素電極ELT1_1的。同樣地，焊墊電極ELTP_1可以通過貫穿第一絕緣層INS1和焊墊連接電極ALEP_1的第一電極層RMTLP_1的開口(或接觸孔)與焊墊連接電極ALEP_1的第二電極層CMTLP_1的頂表面和焊墊連接電極ALEP_1的第一電極層RMTLP_1的側表面接觸，可以降低焊墊電極ELTP_1的接觸電阻。
在一個或多個實施例中，在蝕刻電極層以形成第一像素電極ELT1_1的過程中，可以去除移除區域RA中的第三配向電極ALE3_1的第二電極層CMTL3_1。如參考第8C圖所描述，第三配向電極ALE3_1可以與分離區域SPA中的相鄰像素PXL的第三配向電極ALE3_1完全分離。換言之，在形成第一像素電極ELT1_1的同時，可以使第一配向電極至第四配向電極ALE1_1至ALE4_1分離。
第10A圖係示出了沿第4圖中所示的直線I-I'截取的像素的一個或多個實施例的剖面圖，對應於第8A圖的圖示在第10A圖中示出。第10B圖係示出了沿第4圖所示的直線II-II'截取的像素的一個或多個實施例的剖面圖，對應於第8B圖的圖示在第10B圖中示出。第10C圖係示出了沿第4圖所示的直線III-III'截取的像素的一個或多個實施例的剖面圖。
首先，請參照第2圖、第3A圖至第3C圖、第4圖、第8A圖至第8C圖和第10A圖至第10C圖中，除了第一像素電極、第二像素電極、第三像素電極、第四像素電極和第五像素電極ELT1_2至ELT5_2以外，第10A圖至第10C圖所示的像素PXL_2與第8A圖至第8C圖的像素PXL_1實質上相同或相似，因此將不重複重複描述。
第一配向電極至第四配向電極ALE1_1至ALE4_1可以設置在第一圖案至第三圖案BNP1至BNP3的頂部。第一連接電極和第二連接電極ALE5_1和ALE6_1可以通過與第一配向電極至第四配向電極ALE1_1至ALE4_1相同的製程形成。
第一連接電極和第二連接電極ALE5_1和ALE6_1以及第一配向電極至第四配向電極ALE1_1至ALE4_1可以包括依序堆疊的第二電極層CMTL1_1至CMTL6_1和第一電極層RMTL1_1至RMTL6_1。第一電極層RMTL1_1至RMTL6_1可具有相對高的反射率，第二電極層CMTL1_1至CMTL6_1可具有相對高的電導率。例如：第一電極層RMTL1_1至RMTL6_1可以包括鋁(Al)，第二電極層CMTL1_1至CMTL6_1可以包括鉬(Mo)。
暴露第一連接電極ALE5_1的第二電極層CMTL5_1的第五接觸部分CNT5可以形成在第一連接電極ALE5_1的第一電極層RMTL5_1中。如第10B圖所示，第一像素電極ELT1_2可以通過第五接觸部分CNT5與第一連接電極ALE5_1的第二電極層CMTL5_1的頂表面接觸，並且可以與第一連接電極ALE5_1的第一電極層RMTL5_1的側表面接觸。
同樣地，暴露第二連接電極ALE6_1的第二電極層CMTL6_1的第六接觸部分CNT6可以形成在第二連接電極ALE6_1的第一電極層RMTL6_1中。如第所示10B圖，第二像素電極ELT2_2可以通過第六接觸部分CNT6與第二連接電極ALE6_1的第二電極層CMTL6_1的頂表面接觸，並且可以與第二連接電極ALE6_1的第一電極層RMTL6_1的側表面接觸。
第一絕緣層INS1可以設置在第一連接電極和第二連接電極ALE5_1和ALE6_1以及多個配向電極ALE之上。堤壁BNK可以設置在第一絕緣層INS1上。
第一絕緣層INS1上的多個發光元件LD可以設置在第一圖案BNP1和第二圖案BNP2之間的區域以及第二圖案BNP2和第三圖案BNP3之間的區域中。第二絕緣層INS2可以設置在每個發光元件LD的一個區域上。
第一像素電極ELT1_2可以設置在第一發光元件LD1和第一連接電極ALE5_1的第一端部上。第一像素電極ELT1_2可以電連接第一發光EL的第一端部元件LD1和第一連接電極ALE5_1彼此連接。
第二像素電極ELT2_2可以設置在第四發光元件LD4和第二連接電極ALE6_1的第二端部上。第二像素電極ELT2_2可以將第四發光元件LD4的第二端部和第二連接電極ALE6_1彼此電連接。
第三絕緣層INS3可以設置在第一像素電極ELT1_2和第二像素電極ELT2_2(以及第四電極ELT4(見第4圖))上。第三絕緣層INS3可以覆蓋第一像素電極ELT1_2和第二像素電極ELT2_2，並且防止第一像素電極ELT1_2和第二像素電極ELT2_2直接連接到第三像素電極ELT3_2和第五像素電極ELT5_2(即可以防止發生短路)。
如第10C圖所示，第三絕緣層INS3可以不設置在分離區域SPA中，但本揭露不局限於此。例如：如第5C圖所示，第三絕緣層INS3可以設置在分離區域SPA中。
第三像素電極ELT3_2和第五像素電極ELT5_2可以設置在第三絕緣層INS3上。
第三像素電極ELT3_2可以設置在第一發光元件LD1的第二端部上，並且可以與第一發光元件LD1的第二端部接觸。此外，如參考第4圖所描述，第三像素電極ELT3_2可以設置在第二發光元件LD2的第一端部上，並且可以與第二發光元件LD2的第一端部接觸。換言之，第三像素電極ELT3_2可以將第一發光元件LD1的第二端部和第二發光元件LD2的第一端部彼此電連接。
第五像素電極ELT5_2可以設置在第四發光元件LD4的第一端部上，並且可以與第四發光元件LD4的第一端部接觸。此外，如參考第4圖所描述，第五像素電極ELT5_2可以設置在第三發光元件LD3的第二端部上，並且可以與第三發光元件LD3的第二端部接觸。換言之，第五像素電極ELT5_2可以將第三發光元件LD3的第二端部和第四發光元件LD4的第一端部彼此電連接。
在第8A圖至第8C圖中，設置在第三絕緣層INS3上的第一像素電極ELT1_1和第二像素電極ELT2_1可以通過第五接觸部分CNT5和第六接觸部分CNT6與第一連接電極ALE5_1和第二連接電極ALE6_1接觸。在第10A圖至第10C圖中，設置在第三絕緣層INS3底部的第一像素電極ELT1_2和第二像素電極ELT2_2可以通過第五接觸部與第一連接電極ALE5_1和第二連接電極ALE6_1接觸CNT5和第六接觸部分CNT6。
第10D圖係示出了沿第6A圖中所示的直線V-V'截取的焊墊的一個或多個實施例的剖面圖，對應於第8D圖的圖示在圖10D中示出。
請參照第8D圖和第10D圖，除了焊墊電極ELTP_2以外，第10D圖中所示的焊墊PAD_2與第8D圖所示的焊墊PAD_1實質上相同或相似。因此將不重複重複描述。
焊墊PAD_2可以包括焊墊連接電極ALEP_1和焊墊電極ELTP_2，焊墊連接電極ALEP_1可以包括依序堆疊的第二電極層CMTLP_1和第一電極層RMTLP_1。
第二電極層CMTLP_1可以設置在鈍化層PSV和第二金屬層MTL2上，第一電極層RMTLP_1可以設置在第二電極層CMTLP_1上，焊墊電極ELTP_2可以設置在第一絕緣層INS1和焊墊連接電極ALEP_1。
第一電極層RMTLP_1可以通過與第一連接電極ALE5_1的第一電極層RMTL5_1相同的製程形成(參見第10B圖)。例如：第一電極層RMTLP_1可以包括鋁(Al)。第二電極層CMTLP_1可以通過與第一連接電極ALE5_1的第二電極層CMTL5_1相同的製程形成。例如：第二電極CMTLP_1可以包括鉬(Mo)。
焊墊電極ELTP_2可以通過與第一像素ELT1_2相同的製程形成(參見第10B圖)。例如：焊墊電極ELTP_2可以包括例如氧化銦錫(ITO)的透明導電材料。
參考第10B圖描述，與第五個接觸部分CNT5相似，暴露第二電極層CMTLP_1的開口或接觸部分可以形成在第一電極層RMTLP_1中。如第10D圖所示，焊墊電極ELTP_2可以通過開口(或接觸部分)與第二電極層CMTLP_1的頂表面接觸，並且可以與第一電極層RMTLP_1的側表面接觸。
第11A圖至第11E圖係示出了製造第2圖所示的顯示裝置的方法的一個或多個實施例的剖面圖，對應於第10A圖至第10D圖的橫截面在第11A圖至第11E圖中的每一個示出。在第11A圖至第11E圖的每一個圖中，基於顯示層DPL(參見第10A圖)簡要地說明顯示裝置DD(參見第2圖)。
首先，參照第2圖、第圖4、第6A圖、第9A圖、第9B圖、第10A圖至第10D圖和第11A圖，第一、第二圖案和第三圖案BNP1、BNP2和BNP3可以形成在鈍化層PSV上，並且第一電極層和第二電極層可以在第一、第二圖案和第三圖案BNP1、BNP2和BNP3以及鈍化層PSV上依次形成或圖案化。第4圖和10A已經描述了設置第一配向電極至第四配向電極ALE1_1至ALE4_1、第一連接電極ALE5_1以及焊墊PAD_2的第一電極和第二電極層RMTLP_1和CMTLP_1的位置，因此將不再重複描述。
可以在第一圖案至第三圖案BNP1至BNP3之間形成或圖案化第一絕緣層INS1以覆蓋鈍化層PSV。第一絕緣層INS1可以形成為完全覆蓋發射區域EA。在分離區域SPA中，第一絕緣層INS1的對應於移除區域RA和接觸部分的部分可以被去除。在焊墊區域PDA中，第一絕緣層INS1的對應於接觸部分的部分可以被去除。
在一個或多個實施例中，在去除第一絕緣層INS1的部分的過程中，第一電極層RMTL3_1、RMTL5_1和RMTLP_1被第一絕緣層INS1暴露(即移除區域RA和分離區域SPA中的接觸部分，以及對應於焊墊區域PDA中的接觸部分的部分)可以被部分去除。例如：可以部分地去除被用於蝕刻第一絕緣層INS1的化學溶液或氣體暴露的第一電極層RMTL3_1、RMTL5_1和RMTLP_1。此外，可以部分地去除在蝕刻之後的清潔製程(例如：通過有機清潔液)中由第一絕緣層INS1暴露的第一電極層RMTL3_1、RMTL5_1和RMTLP_1。
隨後，如第11B圖所示，堤壁BNK可以形成在第一絕緣層INS1(或鈍化層PSV)上。
在一個或多個實施例中，相似於去除部分第一絕緣層INS1的製程，在形成堤壁BNK的製程中，可以部分地暴露被第一絕緣層INS1暴露的第一電極層RMTL3_1、RMTL5_1和RMTLP_1。
隨後，如第11C圖所示，可以在第一絕緣層INS1上提供和設置發光元件LD，並且可以在發光元件LD上形成或圖案化第二絕緣層INS2。
在一個或多個實施例中，與去除部分第一絕緣層INS1的製程相似，在圖案化第二絕緣層INS2的過程中，可以部分去除被第二絕緣層INS2(和第一絕緣層INS1)暴露的第一電極層RMTL3_1、RMTL5_1和RMTLP_1。
在一個或多個實施例中，被第一絕緣層INS1(和第二絕緣層INS2)暴露的第一電極層RMTL3_1、RMTL5_1和RMTLP_1可以在進行用於形成第一絕緣層INS1的顯影和清洗製程的同時被逐步去除。堤壁BNK、第二絕緣層INS2以及暴露第二電極層CMTL3_1、CMTL5_1和CMTLP_1的接觸部分或開口可以形成在第一電極層RMTL3_1、RMTL5_1和RMTLP_1中。例如：在分離區域SPA中，第三配向電極ALE3_1的第一電極層RMTL3_1的一部分(即對應於移除區域RA的部分)可以在經歷顯影和清洗製程的同時被逐步蝕刻。同樣地，第一連接電極ALE5_1的第一電極層RMTL5_1(即對應於第五接觸部分CNT5的部分)可以在經歷顯影和清洗製程的同時被逐步蝕刻。
隨後，如第11D圖所示，電極層ELT0可以完全形成在鈍化層PSV上以覆蓋第二絕緣層INS2，以及用於形成第一像素電極ELT1_2和第二像素電極ELT2_2(以及第四像素電極ELT4(見第4圖))的遮罩PR(或光致抗蝕劑圖案)。如第10E圖所示，可以在電極層ELT0上形成。在分離區域SPA中，可以不形成任何分離遮罩。
隨後，如第11E圖所示，可以通過相對於遮罩PR蝕刻電極層ELT0來形成第一像素電極ELT1_2和第二像素電極ELT2_2。
隨後，如參考第7F圖所描述，可以形成第三絕緣層INS3以覆蓋第一像素電極ELT1_2和第二像素電極ELT2_2。隨後，如參考第7G圖所描述，第三像素電極ELT3_2和第五像素電極ELT5_2可以形成在第三絕緣層INS3上，因此可以形成第10A圖至第10C圖所示的像素PXL_2和第10D圖所示的焊墊PAD_2。
如上所述，由第一絕緣層INS1(和第二絕緣層INS2)暴露的第一電極層RMTL3_1、RMTL5_1和RMTLP_1通過用於形成第一絕緣層INS1、堤壁BNK和第二絕緣層INS2的顯影和清洗製程被去除。因此，如第10B圖所示，設置在第三絕緣層INS3底部的第一像素電極ELT1_2和第二像素電極ELT2_2可以通過第五接觸部分CNT5和第六接觸部分CNT6與第一連接電極ALE5_1和第二連接電極ALE6_1接觸。另外，如第10D圖所示，通過與第一像素電極ELT1_2相同的製程形成的焊墊電極ELTP_2可以與第二電極層CMTLP_1的頂表面和第一電極層RMTLP_1的側表面接觸。
根據本揭露所述，多個配向電極和連接電極中的每一個具有包括依序堆疊的第一電極層和第二電極層的多層結構，並且像素電極連接到電晶體(或電源線)通過連接電極。像素電極通過形成在第二電極層中的接觸部分(或接觸孔)與連接電極的第一電極層和第二電極層(即第二電極層的側表面)接觸。第一電極層和第二電極層中的一個具有較高的電導率(或傳導率)，並且第一電極層和第二電極層通過接觸部與像素電極直接接觸。因此，可以降低像素電極和連接電極之間的接觸電阻和電阻電容。
此外，第一電極層和第二電極層中的另一個具有較高的反射率，從發光元件發出的光被第一電極層和第二電極層中的另一個反射到顯示裝置的正面。因此，從發光元件發出然後朝顯示裝置的前面前進的光的比率(即像素的發光率)可以保持在期望的比率(例如：預定比率)。
本說明書已經公開了一個或多個實施例，並且儘管使用了特定術語，但特定術語僅被使用並且僅以一般和描述性的意義來解釋，而不是為了限制性目的。在一種或多種情況下，除非另有明確說明，本發明所屬領域之通常知識者在提交本申請時結合可以單獨使用或與其他實施例描述結合的特徵、特性、特點和/或元件將更加清楚。因此，本發明所屬領域之通常知識者將理解，在不背離所附請求項中闡述的本揭露的精神和範圍的情況下，可以對形式和細節進行各種改變。
ACT:主動層 ALE:配向電極 ALE_D1:第一虛設配向電極 ALE_D2:第二虛設配向電極 ALE_D3:第三虛設配向電極 ALE1、ALE1_1:第一配向電極 ALE2、ALE2_1:第二配向電極 ALE3、ALE3_1:第三配向電極 ALE4、ALE4_1:第四配向電極 ALE5、ALE5_1:第五配向電極或第一連接電極 ALE6、ALE6_1:第六配向電極或第二連接電極 ALEP、ALEP_1、ALEP_2:焊墊連接電極 BFL:緩衝層 BML:底部金屬層 BNK:堤壁 BNP1:第一圖案 BNP2:第二圖案 BNP3:第三圖案 BSL:基底層 CMTL1、CMTL2、CMTL3、CMTL4、CMTL5、CMTL6:第二電極層 CMTL1_1、CMTL2_1、CMTL3_1、CMTL4_1、CMTL5_1、CMTL6_1:第二電極層 CMTLP:第二電極層 CNT_D:虛設接觸部分 CNT1:第一接觸部分 CNT2:第二接觸部分 CNT3:第三接觸部分 CNT4:第四接觸部分 CNT5:第五接觸部分 CNT6:第六接觸部分 Cst:存儲電容器 D:直徑 DA:顯示區域 DD:顯示裝置 DL:數據線 DP:顯示面板 DPL:顯示層 DR1:第一方向 DR2:第二方向 DR3:第三方向 EA:發射區域 ELT0:電極層 ELT1、ELT1_1、ELT1_2:第一像素電極 ELT2、ELT2_1、ELT2_2:第二像素電極 ELT3、ELT3_1、ELT3_2:第三像素電極 ELT4、ELT4_1、ELT4_2:第四像素電極 ELT5、ELT5_1、ELT5_2:第五像素電極 ELTP、ELTP_1、ELTP_2:焊墊電極 EMU:發光單元 EP1:第一端部 EP2:第二端部 ETL1、ETL2:電極層 GE:閘電極 GI:閘極絕緣層 IET1:第一中間電極 IET2:第二中間電極 IET3:第三中間電極 I-I'、II-II'、III-III'、IV-IV'、V-V':直線 ILD:層間絕緣層 INF:絕緣膜 INS:第一絕緣層 INS1、INS1_1:第一絕緣層 INS2:第二絕緣層 INS3:第三絕緣層 L:長度 LD:發光元件 LD1:第一發光元件 LD2:第二發光元件 LD3:第三發光元件 LD4:第四發光元件 M:電晶體 M1:第一電晶體 M2:第二電晶體 M3:第三電晶體 MTL1:第一金屬層 MTL2:第二金屬層 N1:第一節點 NA:非顯示區域 NEA:非發射區域 OPA1:第一開口 OPA2:第二開口 PAD:焊墊 PCL:電路層 PDA、PDA_1、PDA_2:焊墊區域 PL1:第一電源線 PL2:第二電源線 PR:遮罩 PSV:鈍化層 PXA:像素區域 PXC:像素電路 PXL、PXL_1、PXL_2:像素 RA:移除區域 RMTL1、RMTL2、RMTL3、RMTL4、RMTL5、RMTL6:第一電極層 RMTL1_1、RMTL2_1、RMTL3_1、RMTL4_1、RMTL5_1、RMTL6_1:第一電極層 RMTLP:第一電極層 SCL1:第一半導體層 SCL2:第二半導體層 SCP:半導體圖案 SENL:感測線 SL:掃描線 SPA:分離區域 SSL:感測訊號線 TE1:第一電晶體電極 TE2:第二電晶體電極 VDD:第一電源 VSS:第二電源
現在將參考圖式在下文中更全面地描述一個或多個實施例；然而，多個實施例可以以不同的形式表示，並且不應被解釋為局限於本說明書中所闡述的一個或多個實施例。相反，提供這些實施例是為了使本揭露更全面和完整，並且將向本發明所屬領域之通常知識者充分傳達實施例的範圍。 在圖式中，為了說明的清楚，尺寸可能被誇大。應當理解，當一個元件被稱為在兩個元件「之間(between)」時，它可以是兩個元件之間的唯一元件，或者也可以存在一個或多個中間元件，相同的附圖標記始終代表相同的元件。 第1A圖係示出了根據本揭露的一個或多個實施例的發光元件的立體圖。 第1B圖至第1D圖係示出了圖1所示的發光元件的剖面圖。 第2圖係示出了根據本揭露的一個或多個實施例的顯示裝置的平面圖。 第3A圖至第3C圖係示出了包括在第2圖所示的顯示裝置中的像素的多個電路圖。 第4圖係示出了第2圖所示的顯示裝置所具備的像素的一個實施例的平面圖。 第5A圖係示出了沿著第4圖中所示的直線I-I'截取的像素的一個或多個實施例的剖面圖。 第5B圖係示出了沿著第4圖所示的直線II-II'截取的像素的一個或多個實施例的剖面圖。 第5C圖係示出了沿著第4圖所示的直線III-III'截取的像素的一個或多個實施例的剖面圖。 第6A圖係示出了包括在第2圖所示的顯示裝置中的焊墊的一個或多個實施例的平面圖。 第6B圖係示出了沿著第6A圖所示的直線V-V'截取的焊墊的一個或多個實施例的剖面圖。 第7A圖至第7G圖係示出了製造第2圖所示的顯示裝置的方法的一個或多個實施例的剖面圖。 第8A圖係示出了沿著第4圖中所示的直線I-I'截取的像素的一個或多個實施例的剖面圖。 第8B圖係示出了沿著第4圖所示的直線II-II'截取的像素的一個或多個實施例的剖面圖。 第8C圖係示出了沿著第4圖所示的直線III-III'截取的像素的一個或多個實施例的剖面圖。 第8D圖係示出了沿著第6A圖所示的直線V-V'截取的焊墊的一個或多個實施例的剖面圖。 第8E圖係示出沿著第6A圖中所示的直線V-V'截取的焊墊的一個或多個實施例的剖面圖。 第9A圖至第9G圖係示出了製造第2圖所示的顯示裝置的方法的一個或多個實施例的剖面圖。 第10A圖係示出了沿著第4圖中所示的直線I-I'截取的像素的一個或多個實施例的剖面圖。 第10B圖係示出了沿著第4圖所示的直線II-II'截取的像素的一個或多個實施例的剖面圖。 第10C圖係示出了沿著第4圖所示的直線III-III'截取的像素的一個或多個實施例的剖面圖。 第10D圖係示出了沿著第6A圖中所示的直線V-V'截取的焊墊的一個或多個實施例的剖面圖。 第11A圖至第11E圖係示出了製造第2圖所示的顯示裝置的方法的一個或多個實施例的剖面圖。
ALE:配向電極
ALE1:第一配向電極
ALE2:第二配向電極
ALE3:第三配向電極
ALE4:第四配向電極
ALE5:第五配向電極或第一連接電極
ALE6:第六配向電極或第二連接電極
BML:底部金屬層
BNK:堤壁
BNP1:第一圖案
BNP2:第二圖案
CMTL1、CMTL2、CMTL3、CMTL4、CMTL5、CMTL6:第二電極層
DPL:顯示層
DR1:第一方向
DR2:第二方向
DR3:第三方向
EA:發射區域
ELT1:第一像素電極
ELT2:第二像素電極
ELT3:第三像素電極
GE:閘電極
INS1:第一絕緣層
INS2:第二絕緣層
INS3:第三絕緣層
LD:發光元件
LD1:第一發光元件
M:電晶體
M1:第一電晶體
NEA:非發射區域
PCL:電路層
PL1:第一電源線
PL2:第二電源線
PSV:鈍化層
PXA:像素區域
PXL:像素
RMTL1、RMTL2、RMTL3、RMTL4、RMTL5、RMTL6:第一電極層
SCP:半導體圖案
SPA:分離區域
TE1:第一電晶體電極
TE2:第二電晶體電極

Claims (20)

  1. 一種顯示裝置，其包括： 一發射區域及該發射區域周圍之一非發射區域； 一第一圖案和一第二圖案，位於在該發射區域中且彼此間隔開； 一第一發光元件，位於該第一圖案與該第二圖案之間； 一第一配向電極，位於該第一圖案上，該第一配向電極具有與該第一發光元件的一第一端部相對的一第一斜面； 一第一連接電極，與該第一配向電極位於同一層上； 一第一電極，電連接至該第一發光元件的該第一端部； 一第二電極，電連接至該第一發光元件的一第二端部；以及 一堤壁，位於該非發射區域，該堤壁界定該發射區域， 其中該第一配向電極和該第一連接電極分別包括依次層疊的一第一電極層和一第二電極層， 其中暴露該第一電極層之一接觸孔是位於該第一連接電極的該第二電極層中，以及 其中該第一電極通過該接觸孔與該第一連接電極的該第一電極層和該第一連接電極的該第二電極層的一側表面接觸。
  2. 如請求項1所述之顯示裝置，其中該第一電極通過該第一連接電極電連接到一電晶體或一電源線。
  3. 如請求項1所述之顯示裝置，其中該第一電極層的一反射率高於該第二電極層的一反射率，以及 其中該第二電極層的一電導率高於該第一電極層的一電導率。
  4. 如請求項3所述之顯示裝置，其中該第一電極層包括鋁，並且該第二電極層包括鉬。
  5. 如請求項3所述之顯示裝置，其中在該第一配向電極的該第一斜面上，該第二電極層暴露該第一電極層。
  6. 如請求項5所述之顯示裝置，其進一步包括一第一絕緣層，該第一絕緣層位於該顯示裝置的一厚度方向上與該第一發光元件重疊的一位置處的該第一配向電極和該第一電極之間， 其中在該第一圖案上，該第一絕緣層的一側表面與該第一配向電極的該第二電極層的一側表面位於同一平面。
  7. 如請求項3所述之顯示裝置，其進一步包括一第二配向電極，該第二配向電極位於該第二圖案上，該第二配向電極具有與該第一發光元件的該第二端部相對的一第二傾斜表面。
  8. 如請求項1所述之顯示裝置，其進一步包括一分離區域，該分離區域與該發射區域隔開，並且該非發射區域插置於該分離區域與該發射區域之間， 其中該分離區域由該堤壁所界定，以及 其中該第一連接電極位於該分離區域。
  9. 如請求項1所述之顯示裝置，其中該第二電極設置在與該第一電極不同的層上，而一絕緣層插置於該第二電極與該第一電極之間。
  10. 如請求項1所述之顯示裝置，其進一步包括： 一第二發光元件，位於該第一圖案與該第二圖案之間； 一第三電極，位於該第一電極與該第二電極之間，該第三電極通過該第一發光元件和該第二發光元件電連接在該第一電極與該第二電極之間；以及 一第三配向電極，與該第二圖案的一區域重疊。
  11. 如請求項10所述之顯示裝置，其進一步包括： 一第三圖案，與該第一圖案相對設置，而該第二圖案插置於該第三圖案與該第一圖案之間； 一第四配向電極，位於該第三圖案上； 一第三發光元件及一第四發光元件，該第三發光元件及該第四發光元件分別位於該第二圖案與該第三圖案之間； 一第四電極，電連接在該第二電極和該第三電極之間；以及 一第五電極，電連接在該第二電極和該第四電極之間。
  12. 如請求項1所述之顯示裝置，其進一步包括： 一顯示區域及該顯示區域周圍之一非顯示區域；以及 一焊墊，位於該非顯示區域， 其中該顯示區域包括該發射區域和該非發射區域， 其中該焊墊包括一第三連接電極及一焊墊電極，該第三連接電極通過與該第一配向電極相同的一製程形成，該焊墊電極通過與該第一電極相同的製程形成， 其中暴露該第三連接電極的一第一電極層之一開口是位於該第三連接電極的一第二電極層，以及 其中該焊墊電極通過該開口與該第三連接電極的該第一電極層和該第三連接電極的該第二電極層的一側表面接觸。
  13. 如請求項1所述之顯示裝置，其中該第二電極層的一反射率高於該第一電極層的一反射率，以及 其中該第一電極層的一電導率高於該第二電極層的一電導率。
  14. 如請求項13所述之顯示裝置，其中該第二電極層包括鋁，並且該第一電極層包括鉬。
  15. 一種製造顯示裝置的方法，該方法包括： 在一基底層上形成一第一圖案和一第二圖案； 形成與該第一圖案重疊的一第一配向電極、與該第二圖案重疊的一第二配向電極以及一第一連接電極，其中該第一配向電極、該第二配向電極和該第一連接電極各包括一第一電極層及形成在該第一電極層上之一第二電極層； 在該第一配向電極、該第二配向電極和該第一連接電極上形成一第一絕緣層； 將一第一發光元件對準在該第一圖案與該第二圖案之間的該第一絕緣層上； 形成與該第一發光元件部分地重疊的一第二絕緣圖案； 形成與該第一發光元件的一第一端部電連接的一第一電極；以及 形成與該第一發光元件的一第二端部電連接的一第二電極， 其中形成該第二絕緣圖案包括： 形成一第二絕緣層；以及 通過部分蝕刻該第二絕緣層和該第一連接電極的該第二電極層，形成該第二絕緣圖案和該第二電極層的一接觸孔，以及 其中該第一電極通過該接觸孔與該第一連接電極的該第一電極層和該第一連接電極的該第二電極層的一側表面接觸。
  16. 如請求項15所述之方法，其中該第一電極層的一反射率高於該第二電極層的一反射率，以及 其中該第二電極層的一電導率高於該第一電極層的一電導率。
  17. 如請求項16所述之方法，其中該第一電極層包括鋁，並且該第二電極層包括鉬。
  18. 如請求項16所述之方法，其中形成該第二絕緣圖案進一步包括： 形成覆蓋該第一發光元件的該第二絕緣層；以及 共同蝕刻該第一絕緣層、該第二絕緣層和該第一配向電極的該第二電極層。
  19. 如請求項18所述之方法，其中在與該第一發光元件的該第一端部相對的該第一配向電極的一第一傾斜表面處，該第二電極層暴露該第一電極層。
  20. 一種製造顯示裝置的方法，其包括： 在一基底層上形成一第一圖案和一第二圖案； 形成與該第一圖案重疊的一第一配向電極、與該第二圖案重疊的一第二配向電極及一第一連接電極，其中該第一配向電極、該第二配向電極和該第一連接電極各包括一第一電極層及在該第一電極層上之一第二電極層； 在該第一配向電極與該第二配向電極之間形成一第一絕緣圖案； 將一第一發光元件對準在該第一圖案與該第二圖案之間的該第一絕緣圖案上； 形成與該第一發光元件部分地重疊的一第二絕緣圖案； 形成與該第一發光元件的一第二端部電連接的一第二電極；以及 形成與該第一發光元件的一第一端部電連接的一第一電極， 其中形成該第二電極包括： 形成一電極層；以及 通過部分蝕刻該電極層和該第一連接電極的該第二電極層，形成該第二電極和該第二電極層的一接觸孔，以及 其中該第一電極通過該接觸孔與該第一連接電極的該第一電極層和該第一連接電極的該第二電極層的一側表面接觸。
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* Cited by examiner, † Cited by third party
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KR101319096B1 (ko) * 2009-02-24 2013-10-17 엘지디스플레이 주식회사 탑 에미션 인버티드형 유기발광 다이오드 표시장치 및 그의제조방법
US9159700B2 (en) * 2012-12-10 2015-10-13 LuxVue Technology Corporation Active matrix emissive micro LED display
KR102299992B1 (ko) * 2018-04-25 2021-09-10 삼성디스플레이 주식회사 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법
KR102605335B1 (ko) * 2018-06-27 2023-11-27 삼성디스플레이 주식회사 발광 표시 장치 및 그의 제조 방법
KR102652769B1 (ko) * 2018-10-01 2024-04-02 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20200070493A (ko) * 2018-12-07 2020-06-18 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102580167B1 (ko) * 2019-01-09 2023-09-21 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20200088962A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치 및 이를 포함하는 표시 장치
KR20200103925A (ko) * 2019-02-25 2020-09-03 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

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