KR20200088960A - 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법 - Google Patents

발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법 Download PDF

Info

Publication number
KR20200088960A
KR20200088960A KR1020190005452A KR20190005452A KR20200088960A KR 20200088960 A KR20200088960 A KR 20200088960A KR 1020190005452 A KR1020190005452 A KR 1020190005452A KR 20190005452 A KR20190005452 A KR 20190005452A KR 20200088960 A KR20200088960 A KR 20200088960A
Authority
KR
South Korea
Prior art keywords
light emitting
electrode
layer
color conversion
disposed
Prior art date
Application number
KR1020190005452A
Other languages
English (en)
Inventor
도영락
어윤재
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020190005452A priority Critical patent/KR20200088960A/ko
Priority to US17/422,983 priority patent/US20220077356A1/en
Priority to EP19910783.0A priority patent/EP3913696A4/en
Priority to PCT/KR2019/008734 priority patent/WO2020149477A1/ko
Priority to CN201980089230.0A priority patent/CN113366658A/zh
Publication of KR20200088960A publication Critical patent/KR20200088960A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H01L33/508—Wavelength conversion elements having a non-uniform spatial arrangement or non-uniform concentration, e.g. patterned wavelength conversion layer, wavelength conversion layer with a concentration gradient of the wavelength conversion material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H01L33/505—Wavelength conversion elements characterised by the shape, e.g. plate or foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/9512—Aligning the plurality of semiconductor or solid-state bodies
    • H01L2224/95143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H01L2224/95145—Electrostatic alignment, i.e. polarity alignment with Coulomb charges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0041—Processes relating to semiconductor body packages relating to wavelength conversion elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H01L33/501—Wavelength conversion elements characterised by the materials, e.g. binder
    • H01L33/502—Wavelength conversion materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Abstract

발광 장치는 기판을 포함한다. 발광 소자층은 기판 상에 배치되되 막대형의 발광 소자들을 포함한다. 색변환층은 발광 소자층 상에 배치되되 막대형의 색변환 소자들을 포함한다. 색변환 소자들의 제2 정렬 방향은 발광 소자들의 제1 정렬 방향과 실질적으로 동일하다.

Description

발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법{LIGHT EMITTING DEVCIE, DISLAY DEVCIE HAVING THE SAME, AND METHOD OF MANUFACTURING DISPLAY DEVICE}
본 발명의 실시예는 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 초소형의 발광 소자들을 이용하여 발광 장치의 광원을 구성하는 기술이 개발되고 있다. 이러한 발광 장치는 표시 장치나 조명 장치와 같은 각종 전자 장치에 이용될 수 있다.
단색(예를 들어, 청색)의 발광 소자들과, 색변환 소자들(즉, 입사되는 광의 색상을 다른 색상으로 변환하여 출사하는 색변환 물질)을 이용하여, 풀 컬러(full color)의 발광 장치를 구현할 수 있다.
다만, 막대형의 발광 소자들은 선형 편광을 출사하고, 색변환 소자들로 일반적으로 이용되는 퀀텀 닷(quantum dot)은 선형 편광을 흡수하여 램버시안(Lambertian) 형태로 발광함으로써, 발광 장치로부터 최종적으로 발산되는 광의 발광 효율이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 향상된 발광 효율을 가지는 발광 장치 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는, 상기 표시 장치를 제조하는 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 발광 장치는, 기판; 상기 기판 상에 배치되되 막대형의 발광 소자들을 포함하는 발광 소자층; 및 상기 발광 소자층 상에 배치되되 막대형의 색변환 소자들을 포함하는 색변환층을 포함하고, 상기 색변환 소자들의 제2 정렬 방향은 상기 발광 소자들의 제1 정렬 방향과 실질적으로 동일하다.
일 실시예에 의하면, 상기 색변환 소자들 각각은 각각은 양자 로드(Quantum rod)일 수 있다.
일 실시예에 의하면, 상기 양자로드는 상기 발광 소자들로부터 발산되는 제1 단색의 광을 제2 단색으로 변환하는, 수 있다.
일 실시예에 의하면, 상기 제2 정렬 방향과 상기 제1 정렬 방향이 이루는 각도는 30도 이하일 수 있다.
일 실시예에 의하면, 상기 제1 정렬 방향은 상기 발광 소자들 중 3/4 이상이 배열된 방향이고, 상기 제2 정렬 방향은 상기 색변환 소자들 중 3/4 이상이 배열된 방향일 수 있다.
일 실시예에 의하면, 상기 발광 소자층은, 상기 기판 상에 상호 이격되어 배치되는 제1 전극 및 제2 전극; 및 상기 제1 및 제2 전극들 및 상기 기판 상에 배치되는 제1 절연층을 더 포함하고, 상기 발광 소자들은 상기 기판 및 상기 제1 절연층 사이 및 상기 제1 전극 및 상기 제2 전극 사이에 배치될 수 있다.
일 실시예에 의하면, 상기 발광 장치는, 상기 기판 및 상기 발광 소자층 사이에 배치되는 공통 전극층; 및 상기 공통 전극층 및 상기 발광 소자층 사이에 배치되는 제2 절연층을 더 포함하고, 상기 공통 전극층은, 상호 이격되어 배치되는 제1 공통 전극 및 제2 공통 전극을 포함하며, 상기 제1 공통 전극은 상기 제1 전극과 중첩하되, 상기 제1 전극과 전기적으로 분리되고, 상기 제2 공통 전극은 상기 제1 공통 전극과 중첩할 수 있다.
일 실시예에 의하면, 상기 발광 소자들은 상기 제1 및 제2 전극들 및 상기 제2 절연층 사이에 배치되고, 상기 발광 소자들 각각의 일단은 상기 제1 전극과 연결되며, 상기 발광 소자들 각각의 타단은 상기 제2 전극과 연결될 수 있다.
일 실시예에 의하면, 상기 색변환 소자들은 평면도 상 상기 제1 공통 전극 및 상기 제2 공통 전극 사이에 배치될 수 있다.
일 실시예에 의하면, 상기 기판은 제1 서브 화소 영역, 제2 서브 화소 영역 및 제3 서브 화소 영역을 포함하고, 상기 발광 소자들은 제1 색으로 발광하고, 상기 색변환 소자들은, 상기 제2 서브 화소 영역에 배치되어 상기 제1 색의 광을 제2 색의 광으로 변환하는 제1 색변환 소자, 및 상기 제3 서브 화소 영역에 배치되어 상기 제1 색의 광을 제3 색의 광으로 변환하는 제2 색변환 소자를 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는, 제1 기판; 상기 제1 기판 상에 배치되는 막대형 발광 소자들을 포함하는 발광 소자층; 상기 발광 소자층 상에 배치되는 막대형 색변환 소자들을 포함하는 색변환층; 및 상기 색변환층 상에 배치되는 제2 기판을 포함하고, 상기 색변환 소자들의 제2 정렬 방향은 상기 발광 소자들의 제1 정렬 방향과 실질적으로 평행한다.
일 실시예에 의하면, 상기 발광 소자층은, 상기 제1 기판 상에 상호 이격되어 배치되는 제1 전극 및 제2 전극을 더 포함하고, 상기 발광 소자들은 상기 제1 전극 및 제2 전극 사이에 배치될 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제1 기판 및 상기 발광 소자층 사이에 배치되고, 트랜지스터들 및 전원선을 포함하는 화소 회로층을 더 포함하고, 상기 제1 전극은 상기 화소 회로층의 적어도 일부를 관통하는 제1 컨택홀을 통해 상기 트랜지스터들 중 제1 트랜지스터의 일전극에 접속하고, 상기 제2 전극은 상기 화소 회로층의 적어도 일부를 관통하는 제2 컨택홀을 통해 상기 전원선에 연결될 수 있다.
일 실시예에 의하면, 상기 발광 소자층은, 상기 발광 소자들 각각의 일단을 상기 제1 전극에 연결하는 제1 컨택 전극; 및 상기 발광 소자들 각각의 타단을 상기 제2 전극에 연결하는 제2 컨택 전극을 더 포함하고, 상기 제1 컨택 전극 및 상기 제2 컨택 전극은 동일한 층에 배치될 수 있다.
일 실시예에 의하면, 상기 발광 소자층은, 상기 제1 전극 및 상기 화소 회로층 사이에 개재된 제1 격벽; 및 상기 제2 전극 및 상기 화소 회로층 사이에 개재된 제2 격벽을 더 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치의 제조 방법은, 기판 상에 상호 이격되는 제1 공통 전극 및 제2 공통 전극을 형성하는 단계; 상기 기판 및 상기 제1 및 제2 공통 전극들 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 복수의 제1 발광 소자들을 배열하되, 평면도 상 상기 제1 공통 전극 및 상기 제2 공통 전극 사이에 막대형의 발광 소자들을 정렬하는 단계; 상기 발광 소자들의 제1 단부 상에 제1 전극을, 상기 발광 소자들의 제2 단부 상에 제2 전극을 각각 형성하는 단계; 상기 발광 소자들, 상기 제1 및 제2 전극들 및 상기 제1 절연층 상에 제2 절연층을 형성하는 단계; 및 상기 제2 절연층 상에 막대형의 색변환 소자들을 정렬하는 단계를 포함하고, 상기 색변환 소자들의 제2 정렬 방향은 상기 발광 소자들의 제1 정렬 방향과 실질적으로 동일할 수 있다.
일 실시예에 의하면, 상기 색변환 소자들 각각은 상기 발광 소자들로부터 발산되는 제1 단색의 광을 제2 단색으로 변환하는 양자 로드(Quantum rod)일 수 있다.
일 실시예에 의하면, 상기 제2 정렬 방향과 상기 제1 정렬 방향이 이루는 각도는 30도 이하일 수 있다.
일 실시예에 의하면, 상기 제1 전극은 상기 제1 공통 전극의 적어도 일부와 중첩하고, 상기 제2 전극은 상기 제2 공통 전극의 적어도 일부와 중첩할 수 있다.
일 실시예에 의하면, 상기 색변환 소자들을 정렬하는 단계는, 상기 색변환 소자들을 상기 제1 절연층 상에 공급하는 단계; 및 상기 제1 공통 전극 및 상기 제2 공통 전극에 교류 전압을 인가하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 발광 장치 및 표시 장치는, 막대형의 발광 소자들과 실질적으로 동일한 방향으로 배열된 막대형의 색변환 소자들을 포함함으로써, 색변환 소자들의 흡광 효율과, 색변환 소자들을 통한 발광 효율이 향상되고, 이에 따라, 이에 따라 발광 장치의 발광 효율이 향상될 수 있다.
본 발명의 실시예들에 따른 표시 장치의 제조 방법은, 공통 전극들을 이용하여 막대형의 발광 소자들과, 색변환 소자들을 각각 정렬시킴으로써, 동일한 방향으로 배열된 발광 소자들 및 색변환 소자들을 포함하는 표시 장치를 제조할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 4는 본 발명의 일 실시예에 따른 발광 장치를 나타내는 사시도이다.
도 5는 도 4의 발광 장치의 분해 사시도이다.
도 6은 도 4의 I-I'선을 따라 자른 발광 장치의 일 예를 나타내는 단면도이다.
도 7은 도 4의 발광 장치에 포함된 색변화 소자의 일 예를 나타내는 도면이다.
도 8 및 도 9는 도 4의 발광 장치에 포함된 발광 소자들 및 색변환 소자 간의 정렬 관계에 따른 발광 효율을 설명하는 도면들이다.
도 10a 내지 도 10h는 도 4의 발광 장치의 제조 과정을 설명하는 도면들이다.
도 11a 내지 도 11e는 도 10e의 제1 및 제2 전극들을 형성하는 과정을 설명하는 도면들이다.
도 12는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 13a 내지 도 13c는 도 12의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도들이다.
도 14a 및 도 14b는 도 12의 표시 장치의 일 예를 나타내는 단면도들이다.
도 15는 도 12의 표시 장치에 포함된 화소들의 일 예를 나타내는 평면도이다.
도 16a는 도 15의 II-II'선을 따라 자른 화소의 일 예를 나타내는 단면도이다.
도 16b는 도 15의 II-II'선을 따라 자른 화소의 다른 예를 나타내는 단면도이다.
도 17a 내지 도 17d는 도 15의 II-II'선을 따라 자른 화소의 또 다른 예를 나타내는 단면도들이다.
도 18은 도 15의 III-III'선을 따른 자른 표시 장치의 일 예를 나타내는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 출원에서, 제1, 제2 등의 용어는 다양한 구성 요소들을 구별하여 설명하는데 사용될 뿐, 상기 구성 요소들이 상기 용어에 의해 한정되지는 않는다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들의 조합이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 이하의 설명에서 규정하는 특정 위치 또는 방향 등은 상대적인 관점에서 기술한 것으로서, 일 예로 이는 보는 관점이나 방향에 따라서는 반대로 변경될 수도 있음에 유의하여야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1a 및 도 1b에서 원 기둥 형상의 막대형 발광 소자(LD)가 도시되었으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되는 것은 아니다.
도 1a 및 도 1b를 참조하면, 발광 소자(LD)는, 제1 도전형 반도체층(11) 및 제2 도전형 반도체층(13)과, 제1 및 제2 도전형 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 일 방향을 따라 제1 도전형 반도체층(11), 활성층(12) 및 제2 도전형 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)는 일 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 하나가 배치되고, 발광 소자(LD)의 타측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 여기서, 막대 형상은 원 기둥 또는 다각 기둥 등과 같이 폭 방향보다 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 나노 스케일 또는 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수도 있다.
제1 도전형 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑될 수 있다. 다만, 제1 도전형 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제1 도전형 반도체층(11)을 구성할 수 있다. 제1 도전형 반도체층(11)의 두께는 500nm 내지 5㎛일 수 있으나, 이에 한정되는 것은 아니다.
활성층(12)은 제1 도전형 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 소정 전압 이상의 전계가 인가 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)는 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용될 수 있다. 활성층(12)의 두께는 10nm 내지 200nm 일 수 있으나, 이에 한정되는 것은 아니다.
제2 도전형 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전형 반도체층(11)의 타입과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전형 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑될 수 있다. 다만, 제2 도전형 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전형 반도체층(13)을 구성할 수 있다. 제2 도전형 반도체층(1)의 두께는 50nm 내지 500nm일 수 있으나, 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전형 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 도전형 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 평면(즉, 상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 SiO2, Si3N4, Al2O3 및 TiO2 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13) 및 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12) 및/또는 제2 도전형 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 3a 및 도 3b는 본 발명의 또 다른 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b를 참조하면, 발광 소자(LD)는 제2 도전형 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 발광 소자(LD)는 제1 도전형 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 전극층들(14, 15) 각각은 금속 또는 도전성 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 구성될 수 있다. 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 전극층들(14, 15) 각각의 두께는 1nm 내지 200nm일 수 있으나, 이에 한정되는 것은 아니다.
실시예에 따라, 절연성 피막(INF)은 상기 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 다만, 이에 한정되는 것은 아니며, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 예를 들어, 활성층(12)의 표면에 절연성 피막(INF)이 제공됨으로써, 활성층(12)이 적어도 하나의 전극(예를 들어, 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것이 방지될 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성이 확보될 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(INF)을 형성함으로써, 발광 소자(LD)의 표면 결함이 최소화되고, 발광 소자(LD)의 수명 및 효율이 향상될 수 있다. 또한, 발광 소자(LD)에 절연성 피막(INF)을 형성함으로써, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되더라도, 발광 소자들(LD)의 사이에서 원하지 않는 단락이 방지될 수 있다.
일 실시예에서, 발광 소자(LD)는 표면 처리 과정(예를 들어, 코팅)을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역, 도 18 참조)에 공급할 때, 발광 소자들(LD)이 용액 내에서 응집하지 않고 균일하게 분산될 수 있다. 여기서, 발광 영역은 발광 소자들(LD)에 의해 광이 발산되는 영역으로, 광이 발산되지 않은 비발광 영역과 구별될 수 있다.
발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 복수의 초소형 발광 소자들(LD)을 배치하고, 이를 통해 각 화소의 발광 유닛을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예컨대, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4는 본 발명의 일 실시예에 따른 발광 장치를 나타내는 사시도이다. 도 4에는 도 1a 내지 도 3b에서 설명한 발광 소자들(LD)을 광원으로서 이용할 수 있는 장치의 일 예로서, 발광 장치(EU)가 도시되어 있다. 또한, 도 4에는 발광 장치(EU)의 화소(PXL)를 중심으로 발광 장치(EU)가 간략하게 도시되어 있다. 여기서, 화소(PXL)는 풀 컬러(full color)의 광을 표시하는 유닛으로, 각각 단색을 출광하며 독립적으로 휘도를 조절할 수 있는 복수의 서브 화소들(SPX)을 포함할 수 있다. 이하에서는, 화소(PXL)가 3개의 서브 화소들(SPX1, SPX2, SPX3)을 포함하는 경우를 예시하여, 발광 장치(EU)를 설명하기로 한다.
도 5는 도 4의 발광 장치의 분해 사시도이다. 도 5에는 제2 서브 화소(SPX2)를 중심으로 도 4의 발광 장치(EU)(또는, 화소(PXL))의 구조가 분리되어 도시되어 있다. 도 6은 도 4의 I-I'선을 따라 자른 발광 장치의 일 예를 나타내는 단면도이다.
도 4 내지 도 6을 참조하면, 화소(PXL)는 기판(SUB) 상에 규정된 화소 영역(PXA)에 형성될 수 있다. 화소 영역(PXA)은, 화소(PXL)를 구성하는 복수의 서브 화소들(SPX)에 대응하는 서브 화소 영역들(SPA)을 포함할 수 있다.
예를 들어, 화소 영역(PXA)은, 제1 서브 화소(SPX1)가 형성되는 제1 서브 화소 영역(SPA1), 제2 서브 화소(SPX2)가 형성되는 제2 서브 화소 영역(SPA2), 및 제3 서브 화소(SPX3)가 형성되는 제3 서브 화소 영역(SPA3)을 포함할 수 있다.
실시예에 따라, 제1 서브 화소(SPX1)는, 이에 대응하는 제1 서브 화소 영역(SPA1)에 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 일 예로, 제1 서브 화소(SPX1)는, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
실시예에 따라, 제2 서브 화소(SPX2)는, 이에 대응하는 제2 서브 화소 영역(SPA2)에 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 일 예로, 제2 서브 화소(SPX2)는, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 또한, 제2 서브 화소(SPX2)는 제2 서브 화소 영역(SPA2)에 배치된 제1 색변환 소자(QR1)를 더 포함할 수 있다.
실시예에 따라, 제3 서브 화소(SPX3)는, 이에 대응하는 제3 서브 화소 영역(SPA3)에 서로 이격되어 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 일 예로, 제3 서브 화소(SPX3)는, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 또한, 제3 서브 화소(SPX3)는 제3 서브 화소 영역(SPA3)에 배치된 제2 색변환 소자(QR2)를 더 포함할 수 있다.
색변환 소자를 제외하고 제1 서브 화소(SPX1)는 제2 서브 화소(SPX2)와 실질적으로 동일하고, 제3 서브 화소(SPX3)은 제2 서브 화소(SPX2)와 실질적으로 동일하므로, 제2 서브 화소(SPX2)를 중심으로 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)을 포괄하여 설명하기로 한다.
발광 장치(EU)는 기판(SUB), 공통 전극층(AEL), 발광 소자층(LDL), 및 색변환층(CCL)을 포함할 수 있다.
기판(SUB)은 발광 장치(EU)의 베이스 부재를 구성할 수 있다.
실시예에 따라, 기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성(flexibility) 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
공통 전극층(AEL)(또는, 정렬 전극층)은 기판(SUB) 상에 배치되고, 제1 공통 전극(AELT1)(또는, 제1 정렬 전극) 및 제2 공통 전극(AELT2)(또는, 제2 정렬 전극)을 포함할 수 있다.
제1 공통 전극(AELT1) 및 제2 공통 전극(AELT2)은 서브 화소 영역(SPA) 내에서 상호 이격되어 배치되며, 적어도 일 영역이 서로 마주하도록 배치될 수 있다.
실시예들에 따라, 제1 공통 전극(AELT1) 및 제2 공통 전극(AELT2) 각각은 줄기 전극 및 적어도 하나의 가지 전극(이하, 가지 전극이라 함)을 포함할 수 있다. 줄기 전극은 해당 서브 영역 내에서 제2 방향(DR2)으로 연장할 수 있다. 줄기 전극은 해당 서브 화소 영역(예를 들어, 제2 서브 화소 영역(SPA2))으로부터 다른 서브 화소 영역(예를 들어, 제1 및 제3 서브 화소 영역들(SPA1, SPA3))까지 연장할 수 있다. 가지 전극은 줄기 전극으로부터 제2 방향(DR2)과 교차하는 제1 방향(DR1) 방향으로 연장할 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은 줄기 전극으로부터 분기된 4개의 가지 전극들을 포함할 수 있다. 제1 공통 전극(AELT1)의 가지 전극과 제2 공통 전극(AELT2)의 가지 전극은 소정 간격을 가지고 제2 방향(DR2)을 따라 교번하여 배치될 수 있다. 제1 공통 전극(AELT1)의 가지 전극과 제2 공통 전극(AELT2)의 가지 전극 간의 이격 거리(또는, 간격)는 발광 소자들(LD) 각각의 길이보다 작거나 같을 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2 공통 전극들(AELT1, AELT2) 각각의 선폭 및 두께는 인가되는 전압에 따라 변할 수 있으나, 예를 들어, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각의 선폭은 100nm 내지 50㎛ 이고, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각의 두께는 0.1㎛ 내지 10㎛ 일수 있다.
다만, 제1 및 제2 공통 전극들(AELT1, AELT2)의 형상 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
한편, 도 4에서 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은 4개의 가지 전극들을 포함하는 것으로 도시되어 있으나, 이는 예시적인 것으로, 이에 한정되는 것은 아니다. 예를 들어, 도 4에서 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은 3개 이하, 또는 5개 이상의 가지 전극들을 포함하거나, 다른 예로, 제1 공통 전극(AELT1)은 2개의 가지 전극을 포함하고, 제2 공통 전극(AELT2)은 하나의 가지 전극을 포함할 수도 있다(도 15 참조).
제1 및 제2 공통 전극들(AELT1, AELT2) 각각은 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
실시예들에서, 제1 및 제2 공통 전극들(AELT1, AELT2) 각각은 단일층 또는 다중층 구조를 가질 수 있다. 일 예로, 제1 공통 전극(AELT1)은 제1 반사 전극 및 제1 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있고, 제2 공통 전극(AELT2)은 제2 반사 전극 및 제2 도전성 캡핑층을 포함한 다중층 구조를 가질 수 있다.
제1 및 제2 공통 전극들(AELT1, AELT2) 각각의 반사 전극은, 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 반사 전극은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다.
발광 소자층(LDL)(또는, 발광 유닛, 발광 전극 어셈블리)은 기판(SUB)(및 공통 전극층(AEL)) 상에 배치되고, 제1 절연층(INS1), 제1 전극(ELT1), 제2 전극(ELT2), 및 발광 소자들(LD)을 포함할 수 있다. 여기서, 발광 소자들(LD) 각각은 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 막대형 발광 다이오드일 수 있다.
제1 절연층(INS1)은 기판(SUB) 및 공통 전극층(AEL) 상에 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 및 제2 공통 전극들(AELT1, AELT2)의 적어도 일부를 커버하거나, 기판(SUB) 상에 전면적으로 배치될 수 있다.
제1 절연층(INS1)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제1 절연층(INS1) 각각은, SiNx를 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제1 절연층(INS1)의 구성 물질이 특별히 한정되지는 않는다.
발광 소자들(LD)은 제1 절연층(INS1) 상에 배치될 수 있다.
실시예에 따라, 발광 소자들(LD) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 예를 들어, 발광 소자들(LD) 각각은, 도 1a 내지 도 3b 중 어느 하나에 도시된, 나노 스케일 내지 마이크로 스케일의 크기를 가진 초소형의 막대형 발광 다이오드일 수 있다. 다만, 본 발명에 적용될 수 있는 발광 소자들(LD)의 종류가 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD)은 성장 방식으로 형성되며, 일 예로 나노 스케일 내지 마이크로 스케일의 크기를 가진 코어-쉘 구조의 발광 다이오드일 수도 있다.
실시예에 따라, 발광 소자들(LD)은, 평면도 상, 상호 마주하는 제1 공통 전극(AELT1) 및 제2 공통 전극(AELT2) 사이에(또는, 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에) 배치될 수 있다. 발광 소자들(LD)은 제2 방향(DR2)으로 정렬(또는, 배열)되고, 발광 소자들(LD)의 제1 정렬 방향(ADR1)은 제2 방향(DR2)과 일치할 수 있다. 여기서, 제1 정렬 방향(ADR1)은 발광 소자들(LD)의 장축들이 평균적으로 향하는 방향이며, 예를 들어, 발광 소자들(LD)의 70% 이상이 향하는 방향일 수 있다. 유사하게, 발광 소자들(LD)이 제2 방향(DR2)으로 정렬된다는, 발광 소자들(LD)의 70% 이상이 제2 방향(DR2)을 기준으로 ±20°의 범위 내의 방향으로 정렬된 것을 의미한다. 이에 따라, 발광 소자들(LD) 중 적어도 하나는 사선 방향으로 배열될 수도 있다.
실시예에 따라, 발광 소자층(LDL)은 제1 색으로 발광하는 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 소자들(LD) 각각은 청색으로 발광하는 청색 발광 다이오드 일 수 있다.
다만, 발광 소자층(LDL)이 이에 한정되는 것은 아니며, 예를 들어, 발광 소자층(LDL)은 제1 서브 화소 영역(SPA1)에 배치된 제1 발광 소자, 제2 서브 화소 영역(SPA2)에 배치된 제2 발광 소자, 및 제3 서브 화소 영역(SPA3)에 배치된 제3 발광 소자를 포함하고, 제1 내지 제3 서브 화소들 중 적어도 2개는 상호 다른 색상들로 발광할 수 있다.
발광 소자들(LD)은 해당 서브 화소 영역의 제1 및 제2 전극들(ELT1, ELT2)을 통해 서로 병렬로 연결될 수 있다.
발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2) 사이에 배치될 수 있다. 또한, 발광 소자들(LD) 각각은 제1 및 제2 전극들(ELT1, ELT2) 및 제1 절연층(INS1) 사이에 배치되고, 발광 소자들(LD) 각각의 일단은 제1 전극(ELT1)과 접촉하거나 연결되고, 발광 소자들(LD) 각각의 타단은 제2 전극(ELT2)과 접촉하거나 연결될 수 있다.
서브 화소 영역(SPA)에 배치된 발광 소자들(LD)이 모여 해당 서브 화소(SPX)의 광원을 구성할 수 있다. 일 예로, 각각의 프레임 기간 동안 적어도 하나의 서브 화소(SPX)에 구동 전류가 흐르게 되면, 서브 화소(SPX)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 발광 소자들(LD)이 발광하면서 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 서브 화소 영역(SPA) 내에서 상호 이격되어 배치되며, 적어도 일 영역이 서로 마주하도록 배치될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)의 형상 및 배치 관계는, 제1 및 제2 공통 전극들(AELT1, AELT2)의 형상 및 배치 관계와 각각 실질적으로 동일하거나 유사할 수 있다.
실시예들에서, 제1 전극(ELT1) 및 제2 전극(ELT2) 중 적어도 하나는 제1 및 제2 공통 전극들(AELT1, AELT2)과 분리되고, 제1 절연층(INS1)(또는, 절연층(INS))에 의해 제1 및 제2 공통 전극들(AELT1, AELT2)으로부터 전기적으로 절연될 수 있다. 이 경우, 제1 및 제2 공통 전극들(AELT1, AELT2)에 발광 소자들(LD)을 정렬하기 위한 전압(예를 들어, 교류 전압)이 인가되는 경우, 제1 및 제2 전극들(ELT1, ELT2) 사이에 연결된 발광 소자들(LD)이 전압에 의해 손상되는 것이 방지될 수 있다. 다만, 이에 제한되는 것은 아니며, 예를 들어, 제1 전극(ELT1)은 제1 공통 전극(AELT1)과 전기적으로 분리되되, 제2 전극(ELT2)는 제2 공통 전극(AELT2)과 전기적으로 연결될 수도 있다.
실시예들에 따라, 제1 전극(ELT1)은 적어도 하나의 제1 서브 전극(ELT_S1)(이하, 제1 서브 전극(ELT_S1)이라 함)을 포함하고, 제2 전극(ELT2)은 적어도 하나의 제2 서브 전극(ELT_S2)(이하, 제2 서브 전극(ELT_S2)라 함)을 포함할 수 있다. 제1 서브 전극(ELT_S1) 및 제2 서브 전극(ELT_S2) 각각은 서브 화소 영역(SPA) 내에서 제1 방향(DR1)으로 연장하며, 제2 방향(DR2)을 따라 소정 간격만큼 이격되어 나란히 배치될 수 있다.
제1 서브 전극(ELT_S1)는 제1 공통 전극(AELT1)의 가지 전극과 중첩하고, 제2 서브 전극(ELT_S2)는 제2 공통 전극(AELT2)의 가지 전극과 중첩할 수 있다. 제1 서브 전극(ELT_S1)는 제1 공통 전극(AELT1)의 가지 전극과 동일한 선폭을 가지고, 제1 공통 전극(AELT1)과 완전 중첩할 수 있다. 유사하게, 제2 서브 전극(ELT_S2)는 제2 공통 전극(AELT2)의 가지 전극과 동일한 선폭을 가지고, 제2 공통 전극(AELT2)과 완전 중첩할 수 있다.
실시예들에 따라, 제1 전극(ELT1)은 제1 서브 전극(ELT_S1)에 연결되는 제1 연결 전극(CNL1)을 더 포함할 수 있다. 예를 들어, 제1 연결 전극(CNL1)은 제2 방향(DR2)으로 연장하며, 제1 서브 전극(ELT_S1)과 일체로 연결될 수 있다. 일 예로, 제1 서브 전극(ELT_S1)은 제1 연결 전극(CNL1)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 제1 서브 전극(ELT_S1)과 제1 연결 전극(CNL1)이 일체로 형성되는 경우, 제1 연결 전극(CNL1)을 제1 전극(ELT1)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제1 서브 전극(ELT_S1) 및 제1 연결 전극(CNL1)이 서로 개별적으로 형성되어, 도시되지 않은 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
제1 연결 전극(CNL1)은 제1 공통 전극(AELT1)의 줄기 전극과 중첩할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 연결 전극(CNL1)은 제1 공통 전극(AELT1)의 선폭과 다른 선폭을 가지며, 제1 연결 전극(CNL1)과 일부 중첩하거나, 중첩하지 않을 수도 있다. 제1 연결 전극(CNL1)은 서브 화소 영역들(SPA1, SPA2, SPA3)마다 상호 독립적으로 배치될 수 있다.
유사하게, 제2 전극(ELT2)은 제2 서브 전극(ELT_S1)에 연결되는 제2 연결 전극(CNL2)을 더 포함할 수 있다. 제2 연결 전극(CNL2)의 배치 및 제2 서브 전극(ELT_S2)과의 연결 관계는, 제1 연결 전극(CNL1)의 배치 및 제1 서브 전극(ELT_S1)과의 연결 관계와 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다. 제2 연결 전극(CNL2)은 해당 서브 화소 영역으로부터 다른 서브 화소 영역들까지 연장할 수 있다.
실시예에 따라, 제1 전극(ELT1)은, 발광 소자들(LD)의 제1 단부(EP1) 상에 형성되어, 발광 소자들(LD)의 제1 단부(EP1)에 물리적 및/또는 전기적으로 연결될 수 있다. 유사하게, 제2 전극(ELT2)은 발광 소자들(LD)의 제2 단부(EP2) 상에 형성되어, 발광 소자들(LD)의 제2 단부(EP2)에 물리적 및/또는 전기적으로 연결될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 알루미늄(Al), 타이타늄(Ti), 인듐(In), 금(Au) 및 은(Ag)으로 이루어진 군에서 선택된 어느 하나 이상의 금속물질, 또는 ITO(Indium Tin Oxide), ZnO:Al 및 CNT-전도성 고분자 복합체로 이루어진 군에서 선택 어느 하나 이상의 투명물질을 포함할 수 있다. 제1 및 제2 전극들(ELT1, ELT2)이 2종 이상의 전극 형성 물질을 포함하는 경우, 제1 및 제2 전극들(ELT1, ELT2)은 2종 이상의 전극 형성 물질이 적층된 구조를 가질 수 있다.
색변환층(CCL)(또는, 광변환층)은 제2 절연층(INS2) 및 색변환 소자들(QR1, QR2)을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 절연층(INS2)은 발광 소자층(LDL)에 포함될 수도 있다.
제2 절연층(INS2)은 발광 소자층(LDL) 상에 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은, 제1 및 제2 전극들(ELT1, ELT2)의 적어도 일부를 커버하거나, 기판(SUB) 및 발광 소자층(LDL) 상에 전면적으로 배치될 수 있다. 제2 절연층(INS2)은 제1 절연층(INS1)과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다. 한편, 도 4에서, 제1 서브 화소 영역(SPA1)에는 제2 절연층(INS2)이 배치되지 않은 것으로 도시되어 있으나, 이는 제1 서브 화소 영역(SPA1)에 배치된 제1 및 제2 전극들(ELT1, ELT2) 및 발광 소자들(LD)을 드러나게 하기 위한 것으로, 제1 서브 화소 영역(SPA1)에도 제2 절연층(INS2)이 배치될 수 있다.
서브 화소 영역들(SPA1, SPA2, SPA3) 중 일부에서, 제2 절연층(INS2) 상에 색변환 소자들이 배치될 수 있다. 예를 들어, 제2 서브 화소 영역(SPA2)에서 제2 절연층(INS2) 상에 제1 색변환 소자들(QR1)이 배치되고, 제3 서브 화소 영역(SPA3)에서 제2 절연층(INS2) 상에 제2 색변환 소자들(QR2)이 배치될 수 있다.
제1 및 제2 색변환 소자들(QR1, QR2) 각각은, 발광 소자들(LD)로부터 제공되는 제1 파장 대역의 광을 제2 파장 대역으로 시프트하여, 즉, 제1 색상의 광을 제2 색상의 광으로 변환하여, 출광할 수 있다.
실시예들에 따라, 제1 및 제2 색변환 소자들(QR1, QR2) 각각은 막대 형상을 가지며, 예를 들어, 퀀텀 로드(quantum rod) 일 수 있다. 여기서, 막대 형상은, 앞서 설명한 바와 같이, 원 기둥 또는 다각 기둥 등과 같이 폭 방향보다 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 제1 및 제2 색변환 소자들(QR1, QR2)의 구조에 대해서는 도 7을 참조하여 후술하기로 한다.
실시예들에 따라, 제1 및 제2 색변환 소자들(QR1, QR2)은 제2 방향(DR2)으로 정렬(또는, 배열)되고, 제1 및 제2 색변환 소자들(QR1, QR2) 의 제2 정렬 방향(ADR2)은 발광 소자들(LD)의 제1 정렬 방향(ADR1)과 실질적으로 동일하거나, 일치할 수 있다. 여기서, 앞서 설명한 제1 정렬 방향(ADR1)과 유사하게, 제2 정렬 방향(ADR2)은 제1 및 제2 색변환 소자들(QR1, QR2)의 장축들이 평균적으로 향하는 방향이며, 예를 들어, 제1 및 제2 색변환 소자들(QR1, QR2)의 70% 이상이 향하는 방향일 수 있다.
일 실시예에서, 제1 색변환 소자(QR1)은 발광 소자들(LD)로부터 발산된 제1 색의 광을 제2 색의 광으로 변환하며, 제2 색변환 소자(QR2)는 제1 색의 광을 제3 색의 광으로 변환할 수 있다. 예를 들어, 발광 소자들(LD)이 청색으로 발광하는 경우, 제1 색변환 소자(QR1)는 청색의 광을 녹색의 광으로 변환하는 제1 색 퀀텀 로드(또는, 녹색 퀀텀 로드)이고, 제2 색변환 소자(QR2)는 청색의 광을 적색의 광으로 변환하는 제2 색 퀀텀 로드(또는, 적색 퀀텀 로드)일 수 있다. 이 경우, 제1 서브 화소 영역(SPA1)에서 청색의 광이 방출되고, 제2 서브 영역(SPA2)에서 녹색의 광이 방출되며, 제3 서브 영역(SPA3)에서 적색의 광이 방출될 수 있다. 따라서, 풀 컬러의 화소(PXL)가 구현될 수 있다.
도 4 내지 도 6을 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 발광 장치(EU)(또는, 화소(PXL))은 막대형의 발광 소자들(LD) 및 막대형의 색변환 소자들(QR1, QR2)(또는, 퀀텀 로드들)을 포함하되, 색변환 소자들(QR1, QR2)의 제2 정렬 방향은 발광 소자들(LD)의 제1 정렬 방향과 실질적으로 동일하거나, 일치할 수 있다. 이 경우, 막대형의 발광 소자들(LD)에 의해 선형 편광된 광은, 동일한 방향으로 배열된 색변환 소자들(QR1, QR2)에 최대로 흡수되어, 발광 장치(EU)의 발광 효율이 극대화될 수 있다.
도 7은 도 4의 발광 장치에 포함된 색변환 소자의 일 예를 나타내는 도면이다. 실시예들에 따라, 색변환 소자(QR)는 퀀텀 로드일 수 있다.
도 7을 참조하면, 색변환 소자(QR)는, 코어(CORE) 및 쉘(SHELL)을 포함할 수 있다.
색변환 소자(QR)의 코어(CORE)는 구, 타원구, 다면체, 막대 형상 중 어느 하나의 형상을 가질 수 있다.
쉘(SHELL)은 코어(CORE)를 둘러싸고, 단축과 장축을 갖는 형태를 이룰 수 있다. 쉘(SHELL)의 단축(또는, 직경(D)) 대 장축(또는, 길이(L))의 비는 1:1.1 내지 1:30일 수 있다. 색변환 소자(QR)의 단축 방향으로 절단한 경우, 쉘(SHELL)의 절단면은 원, 타원, 다각형 형태 중 어느 하나의 형상을 가질 수 있다.
실시예에서, 색변환 소자(QR)의 길이(L)는 발광 소자들(LD)의 길이와 실질적으로 동일하거나 작을 수 있다. 후술하여 설명하겠지만, 색변환 소자(QR)는 제1 및 제2 공통 전극들(AELT1, AELT2)에 사이에 형성된 전기장에 기초하여 배열될 수 있다. 색변환 소자(QR)의 길이(L)가 발광 소자들(LD)의 길이(또는, 제1 및 제2 공통 전극들(AELT1, AELT2) 사이의 간격)과 같거나 작은 경우, 색변환 소자(QR)의 배열 효율(예를 들어, 원하는 제2 정렬 방향(ADR2)으로 배열되는 색변환 소자(QR)의 비율)이 향상될 수 있다.
실시예들에서, 쉘(SHELL)은 단일층 또는 다중층 구조를 가질 수 있다. 쉘은 합금(alloy), 옥사이드 계열 또는 불순물이 도핑된 물질로 이루어질 수 있다.
코어(CORE)는 주기율표 상의 Ⅱ-Ⅵ, Ⅲ-V, Ⅲ-Ⅵ, Ⅵ-Ⅳ, Ⅳ 족의 반도체, 합금 또는 혼합된 물질로 구성될 수 있다. 예를 들어, 색변환 소자(QR)의 코어(CORE)가 Ⅱ-Ⅵ 족의 물질로 구성되는 경우, 색변환 소자(QR)의 코어(CORE)는 CdSe, CdS, CdTe, ZnO, ZnSe, ZnS, ZnTe, HgSe, HgTe, CdZnSe 중 어느 하나 또는 둘 이상의 물질이 혼합된 물질로 구성될 수 있다. 다른 예로, 색변환 소자(QR)의 코어(CORE)가 Ⅲ-V 족의 물질로 구성되는 경우, 색변환 소자(QR)의 코어(CORE)는 InP, InN, GaN, InSb, InAsP, InGaAs, GaAs, GaP, GaSb, AlP, AlN, AlAs, AlSb, CdSeTe, ZnCdSe 중 어느 하나 또는 둘 이상의 물질이 혼합된 물질로 구성될 수 있다. 또 다른 예로, 색변환 소자(QR)의 코어(CORE)가 Ⅵ-Ⅳ 족의 물질로 구성되는 경우, 색변환 소자(QR)의 코어(CORE)는 PbSe, PbTe, PbS, PbSnTe, Tl2SnTe5 중 어느 하나 또는 둘 이상의 물질이 혼합된 물질로 구성될 수 있다.
동일한 물질로 코어(CORE)가 구성되더라도, 코어(CORE)의 크기에 따라 색변환 소자(QR)의 형광 파장이 달라질 수 있다. 예를 들어, 코어(CORE)의 크기가 작아질수록 짧은 파장의 광이 방출되며, 코어(CORE)의 크기가 커질수록 긴 파장의 광이 방출될 수 있다.
실시예들에서, 색변환 소자(QR)에 전기장이 인가되지 않은 경우, 코어(CORE) 내에 전자와 정공이 결합된 상태를 유지할 수 있다. 색변환 소자(QR)에 전기장이 인가되는 경우, 전자 및 정공이 경우 코어(CORE) 내부 또는 코어(CORE) 및 쉘(SHELL) 사이에서 공간적으로 분리되어, 색변환 소자(QR)에 분극이 발생할 수 있다. 즉, 색변환 소자(QR)가 전기장 내에 위치하는 경우, 색변환 소자(QR)의 분극 및 전기장의 방향에 따라 색변환 소자(QR)는 특정 방향으로 정렬 또는 배열될 수 있다.
도 8 및 도 9는 도 4의 발광 장치에 포함된 발광 소자들 및 색변환 소자 간의 정렬 관계에 따른 발광 효율을 설명하는 도면들이다. 도 8에는 발광 소자들(LD)의 제1 정렬 방향(ADR1)을 기준으로 색변환 소자(QR)의 제2 정렬 방향(ADR2)이 이루는 각도(ANG)(또는, 배열 각도)가 도시되어 있다. 도 9에는 색변환 소자(QR)의 제2 정렬 방향(ADR2)의 각도(ANG)에 따라 색변환 소자(QR)에서 흡수되는 광량(또는, 색변환 소자(QR)로부터 방출되는 광의 세기)이 도시되어 있다.
먼저, 도 8을 참조하면, 발광 소자층(LDL)에 포함된 발광 소자들(LD)은 제1 정렬 방향(ADR1)으로 정렬되고, 색변환층(CCL)에 포함된 색변환 소자(QR)는 제2 정렬 방향(ADR2)으로 정렬될 수 있다. 각도(ANG)는 제1 정렬 방향(ADR1)을 기준으로 제2 정렬 방향(ADR2)이 이루는 각도일 수 있다.
실시예들에서, 색변환 소자(QR)의 제2 정렬 방향(ADR2)은 발광 소자들(LD)의 제1 정렬 방향(ADR1)을 기준으로 30도 이하의 예각을 이루거나, 제1 정렬 방향(ADR1)에 평행할 수 있다. 즉, 각도(ANG)는 0도 내지 30도 이내의 범위를 가질 수 있다. 예를 들어, 제2 정렬 방향(ADR2)은 제1 정렬 방향(ADR1)에 대해 15도 이하의 예각을 이룰 수 있다. 다른 예로, 제2 정렬 방향(ADR2)은 제1 정렬 방향(ADR1)에 평행할 수 있다.
도 9를 참조하면, 발광 소자들(LD)과 색변환 소자(QR)가 이루는 각도(ANG)에 따라, 색변환 소자(QR)에 흡수되는 광(또는, 색변환 소자(QR)에서 방출되는 광의 세기)는 사인파(sine wave) 형태로 변할 수 있다. 이에 따라, 발광 소자들(LD)과 색변환 소자(QR)가 이루는 각도(ANG)가 0도에 가까워질수록, 색변환 소자(QR)에 흡수되는 광이 많아지고, 또한, 색변환 소자(QR)에서 방출되는 빛의 세기가 커질 수 있다.
따라서, 발광 소자들(LD)과 색변환 소자(QR)가 이루는 각도(ANG)가 특정 값 이하일 때, 색변환 소자(QR)의 발광 효율(또는, 컬러 전환 효율)이 크게 향상될 수 있다. 또한, 색변환 소자(QR)에서 방출되는 광은 발광 소자들(LD)로부터 발산된 광과 동일한 방향으로 편광된 광일 수 있다. 따라서, 편광 출사가 가능한 발광 장치(EU, 도 4 참조)는 추가로 결합되는 블랙편광 필름의 효용성을 극대화하고, 고-콘트라스트의 표시 장치를 구현할 수 있다.
도 10a 내지 도 10h은 도 4의 발광 장치의 제조 과정을 설명하는 도면들이다.
먼저 도 4 및 도 10a를 참조하면, 기판(SUB)(또는, 기판(SUB)의 서브 화소 영역(SPA)) 상에 제1 및 제2 공통 전극들(AELT1, AELT2)(또는, 공통 전극층(AEL))이 형성될 수 있다.
기판(SUB)의 면적과 모양은 제한이 없으며, 기판(SUB) 상에 형성될 제1 및 제2 공통 전극들(AELT1, AELT2)의 면적, 발광 소자들(LD)의 크기 및 실장 개수 등을 고려하여 변할 수 있다. 기판(SUB)의 두께는 100㎛~1mm일 수 있다. 제1 및 제2 공통 전극들(AELT1, AELT2)의 면적(또는, 단위 전극 면적)은 약 10㎛2 내지 100cm2일 수 있다.
이후, 도 10b에 도시된 바와 같이, 제2 공통 전극들(AELT1, AELT2) 상에 제1 절연층(INS1)이 형성될 수 있다.
실시예에 따라, 제1 절연층(INS1)은 플라즈마화학기상증착(PECVD), e-빔 증착법, 원자층증착법, 스퍼터링 증착법 중 어느 하나를 통해 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 절연층(INS1)은 SiO2, Si3N4, SiNx, Al2O3, HfO2, Y2O3 및 TiO2 중에서 선택된 적어도 하나의 재료를 포함할 수 있다. 또한, 제1 절연층(INS1)은 1 nm 내지 100 ㎛의 두께를 가질 수 있으며, 제1 및 제2 공통 전극들(AELT1, AELT2)에 인가되는 전원의 전압(예를 들어, 정렬 전압), 발광 소자들(LD)의 길이, 제1 및 제2 공통 전극들(AELT1, AELT2) 간 거리 등에 따라 달라질 수 있다.
이후, 도 10c에 도시된 바와 같이, 발광 소자들(LD)은 제1 용액(SOL1) 내에 분산된 형태로 준비되어, 제1 절연층(INS1) 상에 공급될 수 있다.
제1 용액(SOL1)은 발광 소자들(LD)을 분산용매에 혼합하여 제조될 수 있다. 분산용매는 잉크 또는 페이스트 상일 수 있으며, 용매는 휘발성 용매로, 아세톤, 물, 알코올 및 톨루엔 중에서 선택된 적어도 하나일 수 있다. 다만, 분산용매의 종류는 앞에서 언급한 것에 제한되는 것은 아니며 발광 소자들(LD)에 물리적, 화학적 영향을 미치지 않으면서 잘 증발할 수 있는 용매의 경우 제한 없이 사용될 수 있다. 제1 용액(SOL1)은 분산용매의 중량을 기준으로 0.001 내지 100 중량%의 발광 소자들(LD)을 포함할 수 있다. 제1 용액(SOL1)이 0.001 중량% 미만의 발광 소자들(LD)을 포함하는 경우, 전극들(예를 들어, 제1 및 제2 전극들(ELT1, ELT2))에 연결되는 발광 소자들(LD)의 개수가 적을 수 있다. 이와 달리, 제1 용액(SOL1)이 100 중량%을 초과하는 발광 소자들(LD)을 포함하는 경우, 발광 소자들(LD) 상호 간에 정렬이 방해될 수 있다.
이후, 도 10d에 도시된 바와 같이, 제1 및 제2 공통 전극들(AELT1, AELT2)에 소정의 전압이 공급되면, 제1 및 제2 공통 전극들(AELT1, AELT2)의 사이에 전계가 형성되면서, 평면도 상 제1 및 제2 공통 전극들(AELT1, AELT2)의 사이에 발광 소자들(LD)이 자가 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 절연층(INS1) 상에 발광 소자들(LD)이 안정적으로 배열될 수 있다.
예를 들어, 제1 및 제2 공통 전극들(AELT1, AELT2)에 제1 전압(V1)이 공급되면, 제1 및 제2 공통 전극들(AELT1, AELT2)의 사이에 전기장이 형성되어 발광 소자들(LD)에 분극이 발생할 수 있다. 이에 따라, 발광 소자들(LD)은 인접한 공통 전극간의 정전기적 인력에 의하여 배향 경향성을 가지고 배열될 수 있다. 제1 공통 전극(AELT1)이 양극이고 제2 공통 전극(AELT2)이 음극일 경우, 발광 소자들(LD)의 음전하를 띄는 일단부가 제1 공통 전극(AELT1)의 위치에 대응하여 제1 절연층(INS1) 상에 위치하고, 양전하를 띄는 타단부가 제2 공통 전극(AELT2)의 위치에 대응하여 제1 절연층(INS1) 상에 위치할 수 있다.
실시예들에서, 제1 전압(V1)은 0.1V 내지 2000V의 전압 레벨을 가질 수 있다. 제1 전압(V1)의 전압 레벨이 0.1V 미만인 경우, 발광 소자들(LD)의 정렬 효율이 저하될 수 있다. 제1 전압(V1)의 전압 레벨이 2000 V를 초과하는 경우, 제1 절연층(INS1)이 파괴되어 누설 전류, 전기적 단락 또는 전극 손상이 발생할 수 있다. 또한, 제1 전압(V1)의 주파수는 10 Hz 내지 100 GHz일 수 있으며, 예를 들어, 제1 전압(V1)은 90 kHz 내지 100 MHz인 사인파(sine wave)일 수 있다. 주파수가 10 Hz 미만일 경우, 실장되는 발광 소자들(LD)의 개수가 현저히 저하되고, 발광 소자들(LD)의 배향성도 매우 불규칙해 질 수 있다. 주파수가 100 GHz를 초과하는 경우, 발광 소자들(LD)이 빠르게 변화하는 교류전원에 대해 적응하지 못하여, 발광 소자들(LD)의 실장성이 낮아지고, 배향 경향성도 감소될 수 있다.
이후, 도 10e에 도시된 바와 같이, 발광 소자들(LD)의 양 단부들 상에 제1 전극(ELT1) 및 제2 전극(ELT2)이 각각 형성될 수 있다. 발광 소자들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 안정적으로 연결될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)이 형성되는 과정에 대해서는 도 11a 내지 도 11e를 참조하여 후술하기로 한다.
이후, 도 10f에 도시된 바와 같이, 발광 소자층(LDL)(즉, 제1 절연층(INS1), 발광 소자들(LD)및 제1 및 제2 전극들(ELT1, ELT2)) 상에 제2 절연층(INS2)이 형성될 수 있다. 제2 절연층(INS2)의 형성 방법은 제1 절연층(INS1)의 형성 방법과 실질적으로 동일하거나 유사할 수 있다.
이후, 도 10g에 도시된 바와 같이, 색변환 소자(QR)는 제2 용액(SOL2) 내에 분산된 형태로 준비되어, 제2 절연층(INS2) 상에 공급될 수 있다. 예를 들어, 제1 색변환 소자(QR1)는 제2 서브 화소 영역(SPA2, 도 4 참조) 에서 제2 절연층(INS2) 상에 공급되고, 제2 색변환 소자(QR2)는 제3 서브 화소 영역(SPA3, 도 4 참조) 에서 제2 절연층(INS2) 상에 공급될 수 있다.
도 10h에 도시된 바와 같이, 제1 및 제2 공통 전극들(AELT1, AELT2)에 제1 전압(V1)이 공급되면, 제1 및 제2 공통 전극들(AELT1, AELT2)의 사이에 전계가 형성되면서, 평면도 상 제1 및 제2 공통 전극들(AELT1, AELT2)의 사이에 색변환 소자(QR)(예를 들어, 제1 색변환 소자(QR1))이 자가 정렬하게 된다. 이후, 도시되지 않았으나, 별도의 도전층(또는, 오버코트층)이 제2 절연층(INS2) 상에 형성되고, 색변환 소자(QR)를 커버할 수 있다.
한편, 도 10g 및 도 10h에서, 색변환 소자(QR)의 공급 및 정렬이 순차적으로 이루어지는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 색변환 소자(QR)의 공급 및 정렬이 동시에 이루어질 수 있다. 이 경우, 예를 들어, 제2 서브 화소 영역(SPA2)에 제1 색변환 소자(QR1)의 공급 및 정렬이 동시에 수행되고, 이후, 제3 서브 화소 영역(SPA3)에 제2 색변환 소자(QR2)의 공급 및 정렬이 동시에 수행될 수 있다.
도 11a 내지 도 11e는 도 10e의 제1 및 제2 전극들을 형성하는 과정을 설명하는 도면들이다. 도 11a 내지 도 11e에서는 제1 및 제2 전극들(ELT1, ELT2)의 하부에 위치하는 구성(예를 들어, 기판(SUB), 다른 발광 소자층 등)이 공통 전극층(AEL)으로 간략하게 도시되었다.
먼저 도 10e 및 도 11a를 참조하면, 일면 상에 발광 소자들(LD)이 정렬된 공통 전극층(AEL)이 준비될 수 있다.
도 11b에 도시된 바와 같이, 공통 전극층(AEL) 상이 광 포토레지스트(photo resist)가 코팅되거나 포토레지스트층(PR)이 형성될 수 있다. 포토레지스트층(PR)은 해당 분야에서 통상적으로 사용되는 포토레지스트를 포함할 수 있다. 포토레지스트는 스핀코팅, 스프레이코팅 및 스크린 프린팅 중 어느 하나를 통해, 공통 전극층(AEL) 상에 코팅될 수 있다. 포토레지스트층(PR)의 두께는 공통 전극층(AEL) 상에 형성될 제1 및 제2 전극들(ELT1, ELT2)의 두께를 고려하여 변할 수 있으며, 예를 들어, 0.1㎛ 내지 10 ㎛의 두께를 가질 수 있다. 다만, 이에 한정되는 것은 아니다.
이후, 도 11c에 도시된 바와 같이, 제1 및 제2 전극들(ELT1, ELT2)에 대응하는 패턴이 그려진 마스크(MASK)가 포토레지스트층(PR) 상에 배치되고, 마스크(MASK)의 상부에서 자외선이 노광(또는, 조사)될 수 있다.
이후, 도 11d에 도시된 바와 같이, 포토레지스트층(PR)을 일반적인 포토레지스트 용매에 침지시켜, 포토레지스트층(PR)의 노광된 부분이 제거될 수 있다. 즉, 포토레지스트층(PR) 중에서 제1 및 제2 전극들(ELT1, ELT2)이 형성될 부분이 제거될 수 있다.
이후, 도 11e에 도시된 바와 같이, 포토레지스트층(PR) 상에 전극 형성 물질이 증착될 수 있다. 전극 형성 물질은 제1 및 제2 전극들(ELT1, ELT2)를 구성하는 물질과 동일할 수 있다.
전극 형성 물질이 증착된 이후, 포토레지스트 제거제를 이용하여 공통 전극층(AEL) 상에 코팅된 포토레지스트층(PR)가 제거될 수 있다. 여기서, 포토레지스트 제거제는 아세톤, N-메틸피롤리돈(1-Methyl-2-pyrrolidone, NMP) 및 디메틸설폭사이드(Dimethyl sulfoxide, DMSO) 중 어느 하나일 수 있다.
포토레지스트(PR)가 제거됨에 따라, 공통 전극층(AEL) 상에 제1 및 제2 전극들(ELT1, ELT2)가 형성될 수 있다.
한편, 도 11a 내지 도 11e에서, 제1 및 제2 전극들(ELT1, ETL2)가 제조되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 도 11a 내지 도 11e의 제조 방법은, 제1 및 제2 공통 전극들(AELL1, AELT2)에도 적용될 수 있다. 즉, 제1 및 제2 공통 전극들(AELL1, AELT2) 및 제1 및 제2 전극들(ELT1, ELT2)은 동일한 제조 방법을 통해 형성될 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 실시예에 따라, 도 12에는 도 1a 내지 도 3b에서 설명한 발광 소자들(LD) 또는 도 4에서 설명한 발광 장치(EU)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히, 표시 장치에 구비되는 표시 패널(PNL)이 도시되어 있다. 실시예에 따라, 도 12에는 도 1a 내지 도 3b에서 설명한 발광 소자들(LD) 또는 도 4에서 설명한 발광 장치(EU)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히, 표시 장치에 구비되는 표시 패널(PNL)이 도시되어 있다. 실시예에 따라, 도 12에는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조가 간략하게 도시되어 있다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수도 있다.
도 12를 참조하면, 표시 패널(PNL)은, 제1 기판(SUB1)과, 제1 기판(SUB1)상에 배치된 화소(PXL)를 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 제1 기판(SUB1)은, 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리를 따라 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수도 있다.
제1 기판(SUB1)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 예를 들어, 제1 기판(SUB1)은 하부 패널(예를 들어, 표시 패널(PNL)의 하판)의 베이스 부재를 구성할 수 있다. 제1 기판(SUB1)은 도 4를 참조하여 설명한 기판(SUB)과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제1 기판(SUB1) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소(PXL)가 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정된다. 일 예로, 제1 기판(SUB1)은, 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
화소(PXL)는 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD), 일 예로 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 막대형 발광 다이오드를 포함할 수 있다. 복수의 막대형 발광 다이오드들은 화소(PXL)의 광원을 구성할 수 있다.
또한, 화소(PXL)는 복수의 서브 화소들을 포함할 수 있다. 일 예로, 화소(PXL)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 실시예에 따라, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 서로 다른 색상들로 발광할 수 있다. 일 예로, 제1 서브 화소(SPX1)는 적색으로 발광하는 청색 서브 화소일 수 있고, 제2 서브 화소(SPX2)는 녹색으로 발광하는 녹색 서브 화소일 수 있으며, 제3 서브 화소(SPX3)는 적색으로 발광하는 청색 서브 화소일 수 있다. 다만, 화소(PXL)를 구성하는 서브 화소들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 서브 화소들이 발하는 광의 색상은 다양하게 변경될 수 있다. 또한, 도 12에서는 표시 영역(DA)에서 화소(PXL)가 스트라이프 형태로 배열되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 현재 공지된 다양한 화소 배열 형태를 가지고 배치될 수 있다.
일 실시예에서, 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 화소(PXL)는 현재 공지된 다양한 수동형 또는 능동형 구조를 가진 표시 장치의 화소로 구성될 수 있다.
도 13a 내지 도 13c는 도 12의 표시 장치에 포함된 서브 화소의 일 예를 나타내는 회로도들이다. 도 13a 내지 도 13에는 도 12에 도시된 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 어느 하나가 도시되어 있다. 도 13a 내지 도 13c에는, 능동형 표시 장치(일 예로, 능동형 발광 표시 장치)에 구비될 수 있는 서브 화소(SPX)의 서로 다른 실시예를 도시한 것이다.
예를 들어, 도 13a 내지 도 13c에 도시된 서브 화소(SPX)는 도 12의 표시 패널(PNL)에 구비된 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 어느 하나일 수 있으며, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 따라서, 도 13a 내지 도 13c에서는 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)을 포괄하여 서브 화소(SPX)로 지칭하기로 한다.
먼저 도 13a를 참조하면, 서브 화소(SPX)는, 발광 유닛(LSU)과, 발광 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
실시예에 따라, 발광 유닛(LSU)은 제1 및 제2 전원들(VDD, VSS)의 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 여기서, 제1 및 제2 전원들(VDD, VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS) 간의 전위 차는 적어도 서브 화소(SPX)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
한편, 도 13a에서는 발광 소자들(LD)이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 것으로 도시되어 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 일부는 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수도 있다. 다른 예로, 적어도 하나의 서브 화소(SPX)가 단일의 발광 소자(LD)만을 포함할 수도 있다.
실시예에 따라, 발광 소자들(LD) 각각의 일 단부는, 제1 전극을 통해 해당 화소 회로(PXC)에 공통으로 접속되며, 화소 회로(PXC)를 통해 제1 전원(VDD)에 접속될 수 있다. 발광 소자들(LD) 각각의 다른 단부는, 제2 전극을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
발광 유닛(LSU)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 표시 영역(DA)에서 소정의 영상이 표시될 수 있다.
화소 회로(PXC)는 해당 서브 화소(SPX)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 서브 화소(SPX)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되었다고 할 때, 서브 화소(SPX)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 화소 회로(PXC)는 제1 및 제2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1, 또는, 구동 트랜지스터)는 제1 전원(VDD)과 발광 유닛(LSU)의 제1 전극 사이에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2, 또는, 스위칭 트랜지스터)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속될 수 있다.
제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(예컨대, 로우 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달될 수 있다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
한편, 도 13a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 및 제2 트랜지스터들(T1, T2)이 모두 P타입의 트랜지스터들인 것으로 도시되어 있으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
일 예로, 도 13b에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N타입의 트랜지스터들일 수 있다. 도 13b에 도시된 서브 화소(SPX)는, 트랜지스터 타입 변경에 따라 일부 회로 소자의 접속 위치가 변경된 것을 제외하고, 그 구성 및 동작이 도 13a의 화소 회로(PXC)와 실질적으로 유사할 수 있다. 따라서, 도 13b의 서브 화소(SPX)에 대한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 13a 및 도 13b에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 일 예로, 화소 회로(PXC)는 도 13c에 도시된 실시예와 같이 구성될 수도 있다.
도 13c를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행에 배치된 서브 화소(SPX)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 다른 전원에 더 연결될 수 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 발광 유닛(LSU)의 제1 전극 사이에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속될 수 있다. 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속될 수 있다. 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속될 수 있다. 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속될 수 있다. 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 유닛(LSU)의 제1 전극 사이에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속될 수 있다. 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 발광 유닛(LSU)의 제1 전극과 초기화 전원(Vint)의 사이에 접속될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속될 수 있다. 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 유닛(LSU)의 제1 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1)의 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장할 수 있다.
한편, 도 13c에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예를 들어 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다. 또한, 이 경우 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나를 제어하기 위한 제어 신호(일 예로, 주사 신호 및/또는 데이터 신호)의 전압 레벨은 변경될 수 있다.
또한, 본 발명에 적용될 수 있는 서브 화소(SPX)의 구조가 도 13a 내지 도 13c에 도시된 실시예들에 한정되지는 않으며, 서브 화소(SPX)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 서브 화소(SPX)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 본 발명의 다른 실시예에서 서브 화소(SPX)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(LSU)의 제1 및 제2 전극들 각각은 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선 등에 직접 접속될 수 있다.
도 14a 및 도 14b는 도 12의 표시 장치의 일 예를 나타내는 단면도들이다.
먼저 도 12 및 도 14a를 참조하면, 표시 장치(또는, 표시 패널(PNL))는 제1 기판(SUB), 화소 회로층(PCL), 공통 전극층(AEL), 발광 소자층(LDL)(또는, 표시 소자층) 및 색변환층(CCL)을 포함할 수 있다. 제1 기판(SUB1), 공통 전극층(AEL), 발광 소자층(LDL) 및 색변환층(CCL), 도 4 내지 도 6을 참조하여 설명한 기판(SUB), 공통 전극층(AEL), 발광 소자층(LDL) 및 색변환층(CCL)과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
화소 회로층(PCL)은 제1 기판(SUB1) 및 발광 소자층(LDL) 사이에, 또는, 제1 기판(SUB1) 및 공통 전극층(AEL) 사이에 배치될 수 있다. 화소 회로층(PCL)은 도 13a 내지 도 13c를 참조하여 설명한 화소 회로(PXC)를 포함할 수 있다.
실시예들에서, 표시 장치는 색변환층(CCL) 상에 전면적으로 배치되는 제2 기판(SUB2)을 더 포함할 수 있다. 제2 기판(SUB2)은 도 4 내지 도 6을 참조하여 설명한 기판(SUB)과 실질적으로 동일하거나 유사할 수 있다.
도 14b에 도시된 바와 같이, 표시 장치(또는, 표시 패널(PNL))가 제2 기판(SUB2)을 포함하는 경우, 색변환층(CCL)은 발광 소자층(LDL)과 분리되어 제조되고, 발광 소자층(LDL)에 결합되거나 합착될 수 있다. 예를 들어, 색변환층(CCL)은 제2 기판(SUB2)의 일면 상에 형성되고, 색변환층(CCL) 및 제2 기판(SUB2)을 포함하는 상부 구조물(또는, 상부 패널)은 제1 기판(SUB1) 내지 발광 소자층(LDL)을 포함하는 하부 구조물(또는, 하부 패널)에 결합될 수 있다. 도 10g 및 도 10h를 참조하여 설명한 바와 같이, 제2 기판(SUB2)의 타면 상에는 별도의 공통 전극들이 배치되고, 색변환 소자들의 공급 및 공통 전극에 대한 전압의 인가를 통해, 색변환 소자들은 특정 방향(예를 들어, 앞서 설명한 제2 정렬 방향)으로 정렬되며, 공통 전극들은 색변환 소자들의 정렬 이후에 제2 기판(SUB2)으로부터 제거될 수도 있다. 색변환층(CCL) 내 색변환 소자들의 제2 정렬 방향이 발광 소자층(LDL) 내 발광 소자들(LD)의 제1 정렬 방향에 일치하거나 평행하도록 상부 구조물 및 하부 구조물이 얼라인(align)되고, 상부 구조물이 하부 구조물에 결합될 수 있다. 즉, 색변환층(CCL)은 발광 소자층(LDL) 상에 직접적으로 형성되지 않고 별도로 제조되어 발광 소자층(LDL) 상에 결합되되, 색변환층(CCL) 내 색변환 소자들의 제2 정렬 방향은 발광 소자층(LDL) 내 발광 소자들(LD)의 제1 정렬 방향과 실질적으로 동일하거나 평행할 수 있다.
한편, 도 14b에서 표시 장치(또는, 표시 패널(PNL))가 정렬 전극층(AEL)을 포함하는 것으로 도시되어 있으나, 실시예에 따라 정렬 전극층(AEL)은 생략될 수도 있다.
도 15는 도 12의 표시 장치에 포함된 화소의 일 예를 나타내는 평면도이다. 도 15에는 화소(PXL)의 발광 소자층(LDL) 및 색변환층(CCL)을 중심으로 화소(PXL)의 구조가 도시되어 있다.
도 12 및 도 15를 참조하면, 화소(PXL)는 제1 기판(SUB) 상에 규정된 화소 영역(PXA)에 형성될 수 있다. 화소 영역(PXA)은, 화소(PXL)를 구성하는 복수의 서브 화소들(SPX)에 대응하는 서브 화소 영역들(SPA)을 포함할 수 있다.
예를 들어, 화소 영역(PXA)은, 제1 서브 화소(SPX1)가 형성되는 제1 서브 화소 영역(SPA1), 제2 서브 화소(SPX2)가 형성되는 제2 서브 화소 영역(SPA2), 및 제3 서브 화소(SPX3)가 형성되는 제3 서브 화소 영역(SPA3)을 포함할 수 있다. 도 15에 도시되지 않았으나, 제1 내지 제3 서브 화소 영역들(SPA1, SPA2, SPA3) 각각은, 적어도 한 쌍의 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)가 배치되는 발광 영역을 포함할 수 있다. 여기서, 발광 영역은 발광 영역을 에워싸는 형태로 배치된 화소 정의막, 격벽, 뱅크(bank)(도 18 참조) 등에 의해 정의될 수 있다.
제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 도 4 내지 도 6을 참조하여 설명한 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)과 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
실시예에 따라, 색변환 소자들(QR1, QR2)을 제외하고, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은, 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 이하에서는, 설명의 편의상, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 임의의 하나를 서브 화소(SPX)로, 서브 화소(SPX)가 형성되는 영역을 서브 화소 영역(SPA)으로 포괄적으로 지칭하여, 서브 화소(SPX)의 구조를 상세히 설명하기로 한다.
실시예에 따라, 제1 전극(ELT1)은 제1 컨택홀(CH1)을 통해 서브 화소(SPX)의 화소 회로(PXC), 일 예로 도 13a 내지 도 13c 중 어느 하나에 도시된 화소 회로(PXC)에 접속될 수 있다. 실시예에 따라, 제1 컨택홀(CH1)은 각 서브 화소(SPX)의 발광 영역의 외부에 배치될 수 있다.
실시예에 따라, 화소 회로(PXC)는 해당 서브 화소 영역(SPA)에 배치된 발광 소자들(LD)의 하부에 위치될 수 있다. 예컨대, 각각의 화소 회로(PXC)는 발광 소자들(LD) 하부의 화소 회로층(또는, 트랜지스터 등의 회로 소자를 포함하는 회로 소자층)에 형성되어 제1 컨택홀(CH1)을 통해 제1 전극(ELT1)에 연결될 수 있다.
실시예에 따라, 제2 전극(ELT2)은 제2 전원(VSS, 도 13a 참조)에 접속될 수 있다. 일 예로, 제2 전극(ELT2)은 제2 컨택홀(CH2) 및 이에 연결된 전원선(미도시)을 통해 제2 전원(VSS)에 접속될 수 있다. 제1 컨택홀(CH1)과 유사하게, 제2 컨택홀(CH2)은 각 서브 화소(SPX)의 발광 영역의 외부에 배치될 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제2 전원(VSS)을 공급하기 위한 전원선의 일 영역은 발광 소자들(LD) 하부의 화소 회로층에 배치될 수 있다. 예를 들어, 전원선은 발광 소자들(LD) 하부의 화소 회로층(PCL, 도 14a 참조)에 배치되어, 제2 컨택홀(CH2)을 통해 제2 전극(ELT2)에 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 전원선의 위치는 다양하게 변경될 수 있다.
실시예들에 따라, 발광 소자들(LD)은 모두 청색의 빛을 방출하는 청색 발광 다이오드들일 수도 있다. 이 경우, 풀-컬러의 화소(PXL)를 구성하기 위하여, 제2 서브 화소(SPX2)의 상부에는 제1 색변환 소자(QR1)(예를 들어, 청색의 광을 녹색의 광으로 변환하는 녹색 퀀텀 로드)가 배치되고, 제3 서브 화소(SPX3)의 상부에는 제2 색변환 소자(QR2)(예를 들어, 청색의 광을 적색의 광으로 변환하는 적색 퀀텀 로드)가 배치될 수 있다.
앞서 설명한 바와 같이, 제1 및 제2 색변환 소자들(QR1, QR2) 각각은 막대형의 형상을 가지며, 해당 서브 화소 영역(SPX)의 제1 및 제2 전극들(ELT1, ELT2) 사이에 배치될 수 있으며, 예를 들어, 제1 및 제2 색변환 소자들(QR1, QR2) 대부분은, 해당 서브 화소 영역(SPX)의 제1 및 제2 전극들(ELT1, ELT2) 사이에 배치될 수 있다. 또한, 제1 및 제2 색변환 소자들(QR1, QR2)의 제2 정렬 방향(ADR2)은, 해당 서브 화소 영역(SPX)에 배치된 발광 소자들(LD)의 제1 정렬 방향(ADR1)과 일치하거나 실질적으로 동일할 수 있다.
도 16a는 도 15의 II-II'선을 따라 자른 화소의 일 예를 나타내는 단면도이다. 도 16a에는 도 14a의 표시 장치에 포함된 화소의 일 예가 도시되어 있다.
도 14a, 도 15, 및 도 16a를 참조하면, 제1 기판(SUB1) 상의 화소 영역(SPA)에는 화소 회로층(PCL), 공통 전극층(AEL), 발광 소자층(LDL), 및 색변환층(CCL)이 순차적으로 배치될 수 있다. 공통 전극층(AEL), 화소 회로층(PCL), 및 발광 소자층(LDL)은 표시 패널(PNL)의 표시 영역(DA)에 전면적으로 형성될 수 있다.
화소 회로층(PCL)은 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들을 포함할 수 있다.
일 예로, 화소 회로층(PCL)은 화소 영역(PXA)에 배치된 복수의 트랜지스터들, 일 예로 도 13a 및 도 13b의 제1 트랜지스터(T1)를 포함할 수 있다. 또한, 도 16a에 도시되지 않았으나, 화소 회로층(PCL)은 화소 영역(PXL)에 배치된 스토리지 커패시터(Cst)와, 화소 회로(PXC)에 연결되는 각종 신호선들(일 예로, 도 13a 및 도 13b의 주사선(Si) 및 데이터선(Dj))과, 화소 회로(PXC) 및/또는 발광 소자들(LD)에 연결되는 각종 전원선들(일 예로, 제1 전원(VDD) 및 제2 전원(VSS)을 각각 전달하는 제1 전원선 및 제2 전원선)을 포함할 수 있다.
실시예에 따라, 화소 회로(PXC)에 구비된 복수의 트랜지스터들, 일 예로, 제1 트랜지스터(T1)와 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 다른 실시예에서는 상기 복수의 트랜지스터들 중 적어도 일부가 서로 다른 타입 및/또는 구조를 가질 수도 있다.
또한, 화소 회로층(PCL)은 복수의 절연막들을 포함한다. 일 예로, 화소 회로층(PCL)은 기판(SUB)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연막(GI), 층간 절연막(ILD) 및 패시베이션막(PSV)을 포함할 수 있다.
실시예에 따라, 버퍼층(BFL)은 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
실시예에 따라, 제1 트랜지스터(T1)는, 반도체층(SCL), 게이트 전극(GE), 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 포함할 수 있다. 한편, 실시예에 따라 도 16a에서는 제1 트랜지스터(T1)가, 반도체층(SCL)과 별개로 형성된 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 구비하는 것으로 도시되어 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 화소 영역(PXL)에 배치되는 적어도 하나의 트랜지스터에 구비되는 제1 및/또는 제2 트랜지스터 전극들(ET1, ET2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 기판(SUB)과 게이트 절연막(GI)의 사이에 배치될 수 있다. 반도체층(SCL)은 제1 트랜지스터 전극(ET1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(ET2)에 접촉되는 제2 영역과, 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연막(GI) 및 층간 절연막(ILD)의 사이에, 반도체층(SCL)의 적어도 일 영역과 중첩하여 배치될 수 있다.
제1 및 제2 트랜지스터 전극들(ET1, ET2)은, 적어도 하나의 층간 절연막(ILD)을 사이에 개재하고, 반도체층(SCL) 및 게이트 전극(GE) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 층간 절연막(ILD)과 패시베이션막(PSV)의 사이에 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2) 각각은 게이트 절연막(GI) 및 층간 절연막(ILD)을 관통하는 컨택홀을 통해 각각 반도체층(SCL)의 제1 영역 및 제2 영역에 연결될 수 있다.
한편, 실시예에 따라, 화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터(일 예로, 도 13a 및 도 13b에 도시된 제1 트랜지스터(T1))의 제1 및 제2 트랜지스터 전극들(ET1, ET2) 중 어느 하나는 패시베이션막(PSV)을 관통하는 제1 컨택홀(CH1)을 통해, 패시베이션막(PSV)의 상부에 배치된 브리지 전극(ELT_BRP)에 전기적으로 연결될 수 있다.
실시예에 따라, 화소(PXL)에 연결되는 적어도 하나의 신호선 및/또는 전원선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층 상에 배치될 수 있다. 일 예로, 전원선(PL)(예를 들어, 제2 전원(VSS)을 공급하기 위한 제2 전원선)은 제1 트랜지스터(T1)의 게이트 전극(GE)과 동일한 층 상에 배치되어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)과 동일한 층 상에 배치된 브리지 패턴(BRP), 및 패시베이션막(PSV)을 관통하는 적어도 하나의 제2 컨택홀(CH2)을 통해, 패시베이션막(PSV)의 상부에 배치된 제2 공통 전극(AELT2)에 연결될 수 있다. 다만, 전원선(PL) 등의 구조 및/또는 위치는 다양하게 변경될 수 있다.
공통 전극층(AEL)은 제1 공통 전극(AELT1) 및 제2 공통 전극(AELT2)를 포함할 수 있다. 제1 및 제2 공통 전극들(AELT1, AELT2)는 도 4 내지 도 6을 참조하여 설명한 제1 및 제2 공통 전극들(AELT1, AELT2)과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
공통 전극층(AEL)은 브리지 전극(ELT_BRP)을 더 포함할 수 있다. 브리지 전극(ELT_BRP)은 발광 소자층(LDL)의 제1 전극(ELT1) 및 화소 회로층(PCL)의 제1 트랜지스터(T1)(또는, 제1 트랜지스터 전극(ET1))을 연결할 수 있다.
발광 소자층(LDL)은 도 6을 참조하여 설명한 발광 소자층(LDL)과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
발광 소자층(LDL)의 제2 전극(ELT2)은 제1 절연층(INS1)을 관통하는 관통홀을 통해 제2 공통 전극(AELT2)에 접속할 수 있다. 발광 소자층(LDL)의 제1 전극(ELT1)은 절연층들(INS1)을 관통하는 관통홀 및 브리지 전극(ELT_BRP)을 통해 화소 회로층(PCL)의 제1 트랜지스터(T1)(또는, 제1 트랜지스터 전극(ET1))에 연결될 수 있다.
색변환층(CCL)은 도 6을 참조하여 설명한 색변환층(CCL)과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
한편, 도 16a에서 제2 공통 전극(AELT2)는 발광 소자층(LDL)의 제2 전극(ELT2)과 연결되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 발광 소자층(LDL)의 제2 전극(ELT2)은 제2 공통 전극(AELT2)과 연결되지 않고, 별도의 브리지 전극을 통해 전원선(PL)에 연결될 수도 있다.
도 16b는 도 15의 II-II'선을 따라 자른 화소의 다른 예를 나타내는 단면도이다. 도 16b에는 도 14b의 표시 장치에 포함된 화소의 일 예가 도시되어 있다.
도 14b, 도 15, 도 16a 및 도 16b를 참조하면, 도 16b의 화소는 색변환층(CCL) 및 제2 기판(SUB2)을 포함한다는 점에서, 도 16a의 화소와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
색변환층(CCL)은 색변환 소자(QR) 및 오버코트층(OC)(또는, 절연층)을 포함할 수 있다.
도 14b를 참조하여 설명한 바와 같이, 색변환 소자(QR)는 제2 기판(SUB2)의 일면(예를 들어, 도 14b를 기준으로 하부면) 상에 형성될 수 있다. 오버코트층(OC)은 제2 기판(SUB2)의 일면 상에 전면적으로 배치되며, 색변환 소자(QR)를 커버할 수 있다. 오버코트층(OC)은 도 4 내지 도 6을 참조하여 설명한 제1 및 제2 절연층들(INS1, INS2)과 실질적으로 동일하거나 유사할 수 있다.
색변환층(CCL) 및 제2 기판(SUB2)을 포함하는 상부 구조물(또는, 상부 패널)은 제1 기판(SUB1) 내지 발광 소자층(LDL)을 포함하는 하부 구조물(또는, 하부 패널)에 결합될 수 있다. 이에 따라, 제2 절연층(INS2) 상에 오버코트층(OC)이 배치되고, 오버코트층(OC) 상에 제2 기판(SUB2)이 배치되며, 오버코트층(OC)(또는, 제2 절연층(INS2)) 및 제2 기판(SUB2) 사이에 색변환 소자(QR)가 배치될 수 있다.
색변환층(CCL) 내 색변환 소자(QR)의 제2 정렬 방향은 발광 소자층(LDL) 내 발광 소자들(LD)의 제1 정렬 방향과 실질적으로 동일하거나 평행할 수 있다.
한편, 도 16b에서, 색변환 소자(QR)가 제3 방향(DR3)으로 발광 소자(LD)와 중첩하는 것으로 도시되어 있으나, 이는 예시적인 것으로 이에 한정되는 것은 아니다. 도 16b에서 색변환 소자(QR)는 제2 기판(SUB2)에 독립적으로 형성되므로, 색변환 소자(QR)는 발광 소자(LD)와 중첩하지 않을 수 있고, 또한, 색변환 소자(QR)는 평면도 상 제1 및 제2 전극들(ELT1, ELT2)(또는, 제1 및 제2 공통 전극들(AELT1, AELT2)) 사이에 배치되지 않을 수도 있다.
도 17a 내지 도 17d는 도 15의 II-II'선을 따라 자른 화소의 또 다른 예를 나타내는 단면도들이다.
도 14b, 도 16b 및 도 17a 내지 도 17d를 참조하면, 도 17a 내지 도 17d의 화소들은, 발광 소자층(LDL)을 제외하고, 도 16b의 화소와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
도 17a에 도시된 바와 같이, 발광 소자층(LDL)은 화소 회로층(PCL) 상에 순차적으로 배치 및/또는 형성된 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ELT1, ELT2), 제1 절연층(INS1), 발광 소자들(LD), 제2 절연층(INS2), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 제3 절연층(INS3)을 포함할 수 있다.
제1 및 제2 격벽들(PW1, PW2)은 화소 회로층(PCL) 상에 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 발광 영역에 서로 이격되어 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 화소 회로층(PCL) 상에서 높이 방향으로 돌출될 수 있다. 실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 실질적으로 서로 동일한 높이를 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 격벽(PW1)은, 화소 회로층(PCL)과 제1 전극(ELT1)의 사이에 배치될 수 있다. 제1 격벽(PW1)은, 발광 소자들(LD)의 제1 단부들(EP1)에 인접하도록 배치될 수 있다. 일 예로, 제1 격벽(PW1)의 일 측면은, 발광 소자들(LD)의 제1 단부들(EP1)과 인접한 거리에 위치되어, 제1 단부들(EP1)과 마주하도록 배치될 수 있다.
실시예에 따라, 제2 격벽(PW2)은, 화소 회로층(PCL)과 제2 전극(ELT2)의 사이에 배치될 수 있다. 제2 격벽(PW2)은, 발광 소자들(LD)의 제2 단부들(EP2)에 인접하도록 배치될 수 있다. 일 예로, 제2 격벽(PW2)의 일 측면은, 발광 소자들(LD)의 제2 단부들(EP2)과 인접한 거리에 위치되어, 제2 단부들(EP2)과 마주하도록 배치될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 다양한 형상을 가질 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 도 17a에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면 형상을 가질 수 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은 적어도 일 측면에서 경사면을 가질 수 있다. 다른 예로, 도 17b에 도시된 바와 같이, 제1 및 제2 격벽들(PW1, PW2)은 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면 형상을 가질 수 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은 적어도 일 측면에서 곡면을 가질 수 있다.
즉, 제1 및 제2 격벽들(PW1, PW2)의 형상이 특별히 한정되지 않으며, 이는 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 제1 및 제2 격벽들(PW1, PW2) 중 적어도 하나가 생략되거나, 그 위치가 변경될 수도 있다.
제1 및 제2 격벽들(PW1, PW2)은 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 SiNx 또는 SiOx 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 및 제2 격벽들(PW1, PW2)은 현재 공지된 다양한 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 제1 및 제2 격벽들(PW1, PW2)의 구성 물질은 다양하게 변경될 수 있다.
일 실시예에서, 제1 및 제2 격벽들(PW1, PW2)은 반사 부재로 기능할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 그 상부에 제공된 제1 및 제2 전극들(ELT1, ELT2)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 및 제2 격벽들(PW1, PW2)의 상부에는 제1 및 제2 전극들(ELT1, ELT2)이 각각 배치될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 서로 이격되어 배치될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)의 상부에 각각 배치되는 제1 및 제2 전극들(ELT1, ELT2) 등은 제1 및 제2 격벽들(PW1, PW2) 각각의 형상에 상응하는 형상을 가질 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은, 제1 및 제2 격벽들(PW1, PW2)에 대응하는 경사면 또는 곡면을 각각 가지면서, 화소 회로층(PCL)의 높이 방향(또는, 두께 방향)으로 돌출될 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2) 각각의 반사 전극층은, 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 반사 전극층은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 도전 물질로 구성될 수 있다. 제1 및 제2 전극들(ELT1, ELT2) 각각이 반사 전극층을 포함할 경우, 발광 소자들(LD) 각각의 양단, 즉 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 더욱 진행되게 할 수 있다. 특히, 제1 및 제2 전극들(ELT1, ELT2)이 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 경사면 또는 곡면을 가지면서 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에 마주하도록 배치되면, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 제1 및 제2 전극들(ELT1, ELT2)에 의해 반사되어 더욱 표시 패널(PNL)의 정면 방향(일 예로, 베이스 층(SUB1)의 상부 방향)으로 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사되는 광의 효율이 향상될 수 있다.
또한, 제1 및 제2 전극들(ELT1, ELT2) 각각의 투명 전극층은, 다양한 투명 전극 물질로 구성될 수 있다. 일 예로, 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 및 제2 전극들(ELT1, ELT2) 각각은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 및 제2 전극들(ELT1, ELT2)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 소자들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 제1 및 제2 전극들(ELT1, ELT2) 각각이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하게 되면, 화소(PXL)의 제조 공정 등에서 발생하는 불량으로 인해 제1 및 제2 전극들(ELT1, ELT2)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 도전성 캡핑층은 제1 및 제2 전극들(ELT1, ELT2)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 도전성 캡핑층은 제1 및 제2 전극들(ELT1, ELT2) 각각의 구성 요소로 간주되거나, 또는 상기 제1 및 제2 전극들(ELT1, ELT2) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
제1 및 제2 전극들(ELT1, ELT2)의 일 영역 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 커버하도록 형성되며, 제1 및 제2 전극들(ELT1, ELT2)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다.
일 실시예에서, 제1 절연층(INS1)은, 일차적으로 제1 및 제2 전극들(ELT1, ELT2)을 전면적으로 커버하도록 형성될 수 있다. 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2)을 노출하도록 부분적으로 개구될 수 있다. 또는, 제1 절연층(INS1)은, 발광 소자들(LD)이 공급 및 정렬이 완료된 이후, 발광 소자들(LD)의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
즉, 제1 절연층(INS1)은, 제1 및 제2 전극들(ELT1, ELT2)과 발광 소자들(LD)의 사이에 개재되되, 제1 및 제2 전극들(ELT1, ELT2) 각각의 적어도 일 영역을 노출할 수 있다. 제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2)이 형성된 이후 제1 및 제2 전극들(ELT1, ELT2)을 커버하도록 형성되어, 후속 공정에서 제1 및 제2 전극들(ELT1, ELT2)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 또한, 제1 절연층(INS1)은, 각각의 발광 소자(LD)를 안정적으로 지지할 수 있다.
제1 절연층(INS1)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식 등을 통해 발광 소자들(LD)이 공급되고, 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)에 인가되는 소정의 전압(또는, 정렬 신호)에 의해 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬될 수 있다.
제2 절연층(INS2)은, 발광 소자들(LD), 특히, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬된 발광 소자들(LD)의 상부에 배치되며, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 예를 들어, 제2 절연층(INS2)은 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)은 커버하지 않고, 발광 소자들(LD)의 일 영역 상부에만 부분적으로 배치될 수 있다. 제2 절연층(INS2)은 각각의 서브 화소 영역들 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 또한, 도 17a에 도시된 바와 같이, 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 공간은 제2 절연층(INS2)에 의해 채워질 수 있다. 이에 따라, 발광 소자들(LD)은 보다 안정적으로 지지될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은, 제1 및 제2 전극들(ELT1, ELT2)과, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 배치될 수 있다. 일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 도 17a에 도시된 바와 같이 서로 동일한 층에 배치될 수 있다. 이 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 동일 공정에서, 동일한 도전 물질을 이용하여 형성될 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 제1 및 제2 전극들(ELT1, ELT2)에 각각 전기적으로 연결할 수 있다.
예를 들어, 제1 컨택 전극(CNE1)은, 제1 전극(ELT1)과 접촉되도록 제1 전극(ELT1) 상에 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은 제1 절연층(INS1)에 의해 커버되지 않은 제1 전극(ELT1)의 일 영역(일 예로, 제1 컨택부(CNT1)) 상에서 제1 전극(ELT1)과 접촉되도록 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 제1 전극(ELT1)에 인접한 적어도 하나의 발광 소자(LD), 일 예로 복수의 발광 소자들(LD)의 제1 단부들(EP1)과 접촉되도록 제1 단부들(EP1) 상에 배치될 수 있다. 즉, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부들(EP1)과 이에 대응하는 제1 전극(ELT1)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자들(LD)의 제1 단부들(EP1)이 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
유사하게, 제2 컨택 전극(CNE2)은, 제2 전극(ELT2)과 접촉되도록 제2 전극(ELT2) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 제1 절연층(INS1)에 의해 커버되지 않은 제2 전극(ELT2)의 일 영역(일 예로, 제2 컨택부(CNT2)) 상에서 제2 전극(ELT2)과 접촉되도록 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 전극(ELT2)에 인접한 적어도 하나의 발광 소자(LD), 일 예로 복수의 발광 소자들(LD)의 제2 단부들(EP2)과 접촉되도록 제2 단부들(EP2) 상에 배치될 수 있다. 즉, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부들(EP2)과 이에 대응하는 제2 전극(ELT2)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자들(LD)의 제2 단부들(EP2)이 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
제3 절연층(INS3)은, 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)을 커버하도록, 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2)이 형성된 제1 기판(SUB1)의 일면 상에 형성 및/또는 배치될 수 있다. 제3 절연층(INS3)은, 적어도 한 층의 무기막 및/또는 유기막을 포함하는 박막 봉지층을 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 실시예에 따라, 제3 절연층(INS3)의 상부에는 도시되지 않은 적어도 한 층의 오버코트층이 더 배치될 수도 있다.
실시예에 따라, 제1 내지 제3 절연층들(INS1, INS2, INS3) 각각은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제1 내지 제3 절연층들(INS1, INS2, INS3) 각각은, SiNx를 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제1 내지 제3 절연층들(INS1, INS2, INS3) 각각의 구성 물질이 특별히 한정되지는 않는다. 또한, 제1 내지 제3 절연층들(INS1, INS2, INS3)은 서로 다른 절연 물질을 포함하거나, 또는 제1 내지 제3 절연층들(INS1, INS2, INS3) 중 적어도 일부는 서로 동일한 절연 물질을 포함할 수 있다.
색변환 소자(QR)를 포함하는 색변환층(CCL)은 제2 기판(SUB2)의 일면(예를 들어, 도 14b를 기준으로 하부면) 상에 형성되며, 색변환층(CCL) 및 제2 기판(SUB2)을 포함하는 상부 구조물(또는, 상부 패널)은 제1 기판(SUB1) 내지 발광 소자층(LDL)을 포함하는 하부 구조물(또는, 하부 패널) 상에 배치될 수 있다. 실시예들에 따라, 색변환층(CCL)은 발광 소자층(LDL)으로부터 이격될 수 있으나, 이에 한정되는 것은 아니다.
실시예들에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 상호 다른 층들에 배치될 수 있다.
도 17c를 참조하면, 제1 컨택 전극(CNE1)은 제2 절연층(INS2)이 배치된 서브 화소 영역(SPA)에 배치될 수 있다. 실시예에 따라, 제1 컨택 전극(CNE1)은 해당 서브 화소 영역(SPA)에 배치된 제1 전극(ELT1)의 일 영역과 접촉되도록 제1 전극(ELT1) 상에 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 해당 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제1 단부(EP1)와 접촉되도록 상기 제1 단부(EP1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1)에 의해, 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제1 단부(EP1)가, 해당 서브 화소 영역(SPA)에 배치된 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
제1 컨택 전극(CNE1)이 배치된 서브 화소 영역(SPA)에는 제4 절연층(INS4)이 배치될 수 있다. 실시예에 따라, 제4 절연층(INS4)은 해당 서브 화소 영역(SPA)에 배치된 제2 절연층(INS2) 및 제1 컨택 전극(CNE1)을 커버할 수 있다.
실시예에 따라, 제1 내지 제3 절연층들(INS1, INS2, INS3)과 유사하게, 제4 절연층(INS4)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제4 절연층(INS4)은, SiNx를 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있다. 또한, 제4 절연층(INS4)은 제1 내지 제3 절연층들(INS1, INS2, INS3)과 다른 절연 물질을 포함하거나, 또는 제1 내지 제3 절연층들(INS1, INS2, INS3) 중 적어도 일부와 동일한 절연 물질을 포함할 수도 있다.
제4 절연층(INS4)이 배치된 각각의 서브 화소 영역(SPA)에는 제2 컨택 전극(CNE2)이 배치될 수 있다. 실시예에 따라, 제2 컨택 전극(CNE2)은 해당 서브 화소 영역(SPA)에 배치된 제2 전극(ELT2)의 일 영역과 접촉되도록 제2 전극(ELT2) 상에 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 해당 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제2 단부(EP2)와 접촉되도록 제2 단부(EP2) 상에 배치될 수 있다. 제2 컨택 전극(CNE2)에 의해, 각각의 서브 화소 영역(SPA)에 배치된 적어도 하나의 발광 소자(LD)의 제2 단부(EP2)가, 해당 서브 화소 영역(SPA)에 배치된 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
제3 절연층(INS3)은, 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)을 커버하도록, 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)이 형성된 제1 기판(SUB1)의 일면 상에 형성 및/또는 배치될 수 있다.
도 17c 및 도 17d를 참조하면, 도 17d의 화소(또는, 서브 화소)는 반원 또는 반타원의 단면 형상을 가지는 제1 및 제2 격벽들(PW1, PW2)을 포함한다는 점에서, 도 17c의 화소와 상이하다.
도 17d에 도시된 바와 같이, 제1 및 제2 격벽들(PW1, PW2)은 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면 형상을 가질 수 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은 적어도 일 측면에서 곡면을 가질 수 있다.
도 18은 도 15의 III-III'선을 따른 자른 표시 장치의 일 예를 나타내는 단면도이다. 도 18에는, 화소 회로층(PCL)이 생략되고, 발광 소자층(LDL) 및 색변환층(CCL)을 중심으로 화소(PXL)의 구조가 개략적으로 도시되어 있다.
도 17a 내지 도 17d 및 도 18을 참조하면, 도 18의 화소(PXL)는, 뱅크(BNK)를 더 포함한다는 점에서, 도 17a 내지 도 17d에 도시된 화소들과 상이하다.
도 18에 도시된 바와 같이, 뱅크(BNK)는 제1 기판(SUB1)(또는, 도 17a 내지 도 17d에 도시된 화소 회로층(PCL)) 상에 배치될 수 있다. 실시예들에 따라, 뱅크(BNK)는 도 17a 내지 도 17d에 도시된 제1 절연층(INS1) 상에 직접적으로 배치될 수 있다. 뱅크(BNK)는 서브 화소들(SPX) 각각의 발광 영역(EMA)을 둘러싸도록 서브 화소들(SPX)의 사이에 형성되며, 서브 화소(SPX)의 발광 영역(EMA)을 구획하는 화소 정의막을 구성할 수 있다. 즉, 뱅크(BNK)에 의해 제1 서브 화소(SPX1)의 발광 영역(EMA), 제2 서브 화소(SPX2)의 발광 영역(EMA), 및 제3 서브 화소(SPX3)의 발광 영역(EMA)이 정의될 수 있다.
뱅크(BNK)는, 각 서브 화소(SPX)의 발광 소자들(LD)에서 방출된 빛이 뱅크(BNK)를 투과하는 것을 차단하며, 이에 따라, 각각의 발광 영역(EMA)에서 방출되는 빛이 인접한 발광 영역(EMA)으로 유입되어 발생되는 광 간섭이 차단될 수 있다.
뱅크(BNK)는 제1 기판(SUB1) 상에서 높이 방향으로 돌출될 수 있다. 실시예에 따라, 뱅크(BNK)의 높이는 발광 소자층(즉, 뱅크(BNK)를 제외한 발광 소자층)의 높이보다 클 수 있으며, 예를 들어, 뱅크(BNK)의 높이는 2㎛ 이상, 또는 2.5㎛이상일 수 있다.
뱅크(BNK)는 발광 영역(EMA)에 발광 소자들(LD)을 공급하는 단계에서, 발광 소자들(LD)이 혼합된 용액이 인접한 화소(PXL)의 발광 영역(EMA)으로 유입되는 것을 방지하거나, 각각의 발광 영역(EMA)에 일정량의 용액이 공급되도록 제어하는 댐 구조물로 기능할 수 있다.
실시예들에 따라, 색변환층(CCL)은 색변환 소자들(QR1, QR2), 컬러 필터들(CF1, CF2, CF3) 및 블랙 매트릭스(BM)를 포함할 수 있다.
제1 컬러 필터(CF1)는 제2 기판(SUB2)의 일면(예를 들어, 도 18을 기준으로 하부면) 상에 배치되고, 제1 서브 화소 영역(SPA1)(또는, 제1 서브 화소 영역(SPA1)의 발광 영역(EMA))과 중첩하며, 발광 소자들(LD)로부터 발산된 제1 색의 광을 선택적으로 투과시킬 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 제1 색(예를 들어, 청색)만을 투과시키는 제1 색 투과 필터(예를 들어, 청색 투과 필터) 일 수 있다.
유사하게, 제2 컬러 필터(CF2)는 제2 기판(SUB2)의 일면(예를 들어, 도 18을 기준으로 하부면) 상에 배치되고, 제2 서브 화소 영역(SPA2)(또는, 제2 서브 화소 영역(SPA2)의 발광 영역(EMA))과 중첩하며, 제1 색변환 소자(QR1)을 통해 방출된 제2 색의 광만을 선택적으로 투과시킬 수 있다. 예를 들어, 제2 컬러 필터(CF2)는 제2 색(예를 들어, 녹색)만을 투과시키는 제2 색 투과 필터(예를 들어, 녹색 투과 필터) 일 수 있다.
제3 컬러 필터(CF3)는 제2 기판(SUB2)의 일면(예를 들어, 도 18을 기준으로 하부면) 상에 배치되고, 제3 서브 화소 영역(SPA3)(또는, 제3 서브 화소 영역(SPA3)의 발광 영역(EMA))과 중첩하며, 제2 색변환 소자(QR2)을 통해 방출된 제3 색의 광만을 선택적으로 투과시킬 수 있다. 예를 들어, 제3 컬러 필터(CF3)는 제3 색(예를 들어, 적색)만을 투과시키는 제3 색 투과 필터(예를 들어, 적색 투과 필터) 일 수 있다.
본 발명의 일 실시예에서, 발광 소자들(LD)은 모두 동일한 색상의 빛을 방출할 수 있다. 그리고, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3) 중 적어도 일부의 상부에는 색변환층(CCL)이 배치될 수 있다. 이에 의해, 본 발명의 실시예에 의한 표시 장치는 풀-컬러의 영상을 표시할 수 있다.
블랙 매트릭스(BM)는 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)의 사이에 배치될 수 있다. 일 예로, 블랙 매트릭스(BM)는, 제1 기판(SUB1) 상의 뱅크(BNK)와 중첩되도록, 제2 기판(SUB2)의 일면(예를 들어, 도 18을 기준으로 하면) 상에 배치될 수 있다.
도 18을 참조하여 설명한 바와 같이, 적어도 일부의 서브 화소들(SPX) 상에 색변환 소자들(QR1, QR2) 및 컬러 필터들(CF)을 배치함으로써 풀-컬러의 화소(PXL) 및 이를 구비한 표시 장치가 구현될 수 있다.
한편, 본 발명의 일 실시예에서, 각각의 서브 화소(SPX)는 각각의 발광 장치를 구성할 수 있다. 일 예로, 적색 서브 화소에 대응하는 제1 서브 화소(SPX1)는 청색 발광 장치를, 녹색 서브 화소에 대응하는 제2 서브 화소(SPX2)는 녹색 발광 장치를, 청색 서브 화소에 대응하는 제3 서브 화소(SPX3)는 적색 발광 장치를 구성할 수 있다. 그리고, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)을 포함하는 풀-컬러의 화소(PXL)는, 풀-컬러의 발광 장치를 구성할 수 있다. 즉, 본 발명의 실시예가 반드시 표시 장치에만 국한되지는 않으며, 이는 광원을 필요로 하는 다른 종류의 장치에도 폭 넓게 적용될 수 있을 것이다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
AETL1: 제1 공통 전극 AELT2: 제2 공통 전극
AEL: 공통 전극층 BNK: 뱅크
CF: 컬러 필터 CNE1: 제1 컨택 전극
CNE2: 제2 컨택 전극 CNL1: 제1 연결 전극
CNL2: 제2 연결 전극 ELT1: 제1 전극
ELT2: 제2 전극 EMA: 발광 영역
LD: 발광 소자 LDL: 발광 소자층
LSU: 발광 유닛 PCL: 화소 회로층
PXA: 화소 영역 PXL: 화소
PW1: 제1 격벽 PW2: 제2 격벽
SPA: 서브 화소 영역 SPA1: 제1 서브 화소 영역
SPA2: 제2 서브 화소 영역 SPA3: 제3 서브 화소 영역
SPX: 서브 화소 SPX1: 제1 서브 화소
SPX2: 제2 서브 화소 SPX3: 제3 서브 화소

Claims (20)

  1. 기판;
    상기 기판 상에 배치되되 막대형의 발광 소자들을 포함하는 발광 소자층; 및
    상기 발광 소자층 상에 배치되되 막대형의 색변환 소자들을 포함하는 색변환층을 포함하고,
    상기 색변환 소자들의 제2 정렬 방향은 상기 발광 소자들의 제1 정렬 방향과 실질적으로 동일한,
    발광 장치.
  2. 제1 항에 있어서, 상기 색변환 소자들 각각은 각각은 양자 로드(Quantum rod)인,
    발광 장치.
  3. 제2 항에 있어서, 상기 양자로드는 상기 발광 소자들로부터 발산되는 제1 단색의 광을 제2 단색으로 변환하는,
    발광 장치.
  4. 제2 항에 있어서, 상기 제2 정렬 방향과 상기 제1 정렬 방향이 이루는 각도는 30도 이하인,
    발광 장치.
  5. 제4 항에 있어서, 상기 제1 정렬 방향은 상기 발광 소자들 중 3/4 이상이 배열된 방향이고,
    상기 제2 정렬 방향은 상기 색변환 소자들 중 3/4 이상이 배열된 방향인,
    발광 장치.
  6. 제1 항에 있어서, 상기 발광 소자층은,
    상기 기판 상에 상호 이격되어 배치되는 제1 전극 및 제2 전극; 및
    상기 제1 및 제2 전극들 및 상기 기판 상에 배치되는 제1 절연층을 더 포함하고,
    상기 발광 소자들은 상기 기판 및 상기 제1 절연층 사이 및 상기 제1 전극 및 상기 제2 전극 사이에 배치되는,
    발광 장치.
  7. 제6 항에 있어서,
    상기 기판 및 상기 발광 소자층 사이에 배치되는 공통 전극층; 및
    상기 공통 전극층 및 상기 발광 소자층 사이에 배치되는 제2 절연층을 더 포함하고,
    상기 공통 전극층은, 상호 이격되어 배치되는 제1 공통 전극 및 제2 공통 전극을 포함하며,
    상기 제1 공통 전극은 상기 제1 전극과 중첩하되, 상기 제1 전극과 전기적으로 분리되고,
    상기 제2 공통 전극은 상기 제1 공통 전극과 중첩하는,
    발광 장치.
  8. 제7 항에 있어서, 상기 발광 소자들은 상기 제1 및 제2 전극들 및 상기 제2 절연층 사이에 배치되고,
    상기 발광 소자들 각각의 일단은 상기 제1 전극과 연결되며,
    상기 발광 소자들 각각의 타단은 상기 제2 전극과 연결되는,
    발광 장치.
  9. 제7 항에 있어서, 상기 색변환 소자들은 평면도 상 상기 제1 공통 전극 및 상기 제2 공통 전극 사이에 배치되는,
    발광 장치.
  10. 제1 항에 있어서, 상기 기판은 제1 서브 화소 영역, 제2 서브 화소 영역 및 제3 서브 화소 영역을 포함하고,
    상기 발광 소자들은 제1 색으로 발광하고,
    상기 색변환 소자들은,
    상기 제2 서브 화소 영역에 배치되어 상기 제1 색의 광을 제2 색의 광으로 변환하는 제1 색변환 소자, 및
    상기 제3 서브 화소 영역에 배치되어 상기 제1 색의 광을 제3 색의 광으로 변환하는 제2 색변환 소자를 포함하는,
    발광 장치.
  11. 제1 기판;
    상기 제1 기판 상에 배치되는 막대형 발광 소자들을 포함하는 발광 소자층;
    상기 발광 소자층 상에 배치되는 막대형 색변환 소자들을 포함하는 색변환층; 및
    상기 색변환층 상에 배치되는 제2 기판을 포함하고,
    상기 색변환 소자들의 제2 정렬 방향은 상기 발광 소자들의 제1 정렬 방향과 실질적으로 평행하는,
    표시 장치.
  12. 제11 항에 있어서, 상기 발광 소자층은, 상기 제1 기판 상에 상호 이격되어 배치되는 제1 전극 및 제2 전극을 더 포함하고,
    상기 발광 소자들은 상기 제1 전극 및 제2 전극 사이에 배치되는,
    표시 장치.
  13. 제12 항에 있어서,
    상기 제1 기판 및 상기 발광 소자층 사이에 배치되고, 트랜지스터들 및 전원선을 포함하는 화소 회로층을 더 포함하고,
    상기 제1 전극은 상기 화소 회로층의 적어도 일부를 관통하는 제1 컨택홀을 통해 상기 트랜지스터들 중 제1 트랜지스터의 일전극에 접속하고,
    상기 제2 전극은 상기 화소 회로층의 적어도 일부를 관통하는 제2 컨택홀을 통해 상기 전원선에 연결되는,
    표시 장치.
  14. 제13 항에 있어서, 상기 발광 소자층은,
    상기 발광 소자들 각각의 일단을 상기 제1 전극에 연결하는 제1 컨택 전극; 및
    상기 발광 소자들 각각의 타단을 상기 제2 전극에 연결하는 제2 컨택 전극을 더 포함하고,
    상기 제1 컨택 전극 및 상기 제2 컨택 전극은 동일한 층에 배치되는,
    표시 장치.
  15. 제14 항에 있어서, 상기 발광 소자층은,
    상기 제1 전극 및 상기 화소 회로층 사이에 개재된 제1 격벽; 및
    상기 제2 전극 및 상기 화소 회로층 사이에 개재된 제2 격벽을 더 포함하는,
    표시 장치.
  16. 기판 상에 상호 이격되는 제1 공통 전극 및 제2 공통 전극을 형성하는 단계;
    상기 기판 및 상기 제1 및 제2 공통 전극들 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 복수의 제1 발광 소자들을 배열하되, 평면도 상 상기 제1 공통 전극 및 상기 제2 공통 전극 사이에 막대형의 발광 소자들을 정렬하는 단계;
    상기 발광 소자들의 제1 단부 상에 제1 전극을, 상기 발광 소자들의 제2 단부 상에 제2 전극을 각각 형성하는 단계;
    상기 발광 소자들, 상기 제1 및 제2 전극들 및 상기 제1 절연층 상에 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층 상에 막대형의 색변환 소자들을 정렬하는 단계를 포함하고,
    상기 색변환 소자들의 제2 정렬 방향은 상기 발광 소자들의 제1 정렬 방향과 실질적으로 동일한,
    표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 색변환 소자들 각각은 상기 발광 소자들로부터 발산되는 제1 단색의 광을 제2 단색으로 변환하는 양자 로드(Quantum rod)인,
    표시 장치의 제조 방법.
  18. 제17 항에 있어서, 상기 제2 정렬 방향과 상기 제1 정렬 방향이 이루는 각도는 30도 이하인,
    표시 장치의 제조 방법.
  19. 제16 항에 있어서, 상기 제1 전극은 상기 제1 공통 전극의 적어도 일부와 중첩하고, 상기 제2 전극은 상기 제2 공통 전극의 적어도 일부와 중첩하는,
    표시 장치의 제조 방법.
  20. 제19 항에 있어서, 상기 색변환 소자들을 정렬하는 단계는,
    상기 색변환 소자들을 상기 제1 절연층 상에 공급하는 단계; 및
    상기 제1 공통 전극 및 상기 제2 공통 전극에 교류 전압을 인가하는 단계를 포함하는,
    표시 장치의 제조 방법.
KR1020190005452A 2019-01-15 2019-01-15 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법 KR20200088960A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020190005452A KR20200088960A (ko) 2019-01-15 2019-01-15 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법
US17/422,983 US20220077356A1 (en) 2019-01-15 2019-07-15 Light-emitting device, display device comprising same, and method for manufacturing display device
EP19910783.0A EP3913696A4 (en) 2019-01-15 2019-07-15 LIGHT EMITTING DEVICE, DISPLAY DEVICE THEREFOR AND METHOD FOR MANUFACTURING A DISPLAY DEVICE
PCT/KR2019/008734 WO2020149477A1 (ko) 2019-01-15 2019-07-15 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법
CN201980089230.0A CN113366658A (zh) 2019-01-15 2019-07-15 发光装置、包括其的显示装置和制造显示装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190005452A KR20200088960A (ko) 2019-01-15 2019-01-15 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법

Publications (1)

Publication Number Publication Date
KR20200088960A true KR20200088960A (ko) 2020-07-24

Family

ID=71614395

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190005452A KR20200088960A (ko) 2019-01-15 2019-01-15 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법

Country Status (5)

Country Link
US (1) US20220077356A1 (ko)
EP (1) EP3913696A4 (ko)
KR (1) KR20200088960A (ko)
CN (1) CN113366658A (ko)
WO (1) WO2020149477A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220133642A (ko) * 2021-03-25 2022-10-05 국민대학교산학협력단 초박형 led 전극어셈블리 및 이의 제조방법
KR20230059314A (ko) * 2021-10-26 2023-05-03 국민대학교산학협력단 Led 구조물, 이를 포함하는 잉크젯용 잉크 및 광원
US11967607B2 (en) 2019-01-15 2024-04-23 Samsung Display Co., Ltd. Light-emitting device and display device comprising same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220002797A (ko) * 2020-06-30 2022-01-07 삼성디스플레이 주식회사 화소 및 이를 구비한 표시 장치

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004264152A (ja) * 2003-02-28 2004-09-24 Hitachi Koki Co Ltd ライン光発生光学系及びそれを搭載したレーザ墨出し装置
CN1306329C (zh) * 2003-04-30 2007-03-21 友达光电股份有限公司 背光模块的光源
JP2006332384A (ja) * 2005-05-26 2006-12-07 Citizen Electronics Co Ltd 光源装置及び該光源装置の調整方法
US7719022B2 (en) * 2008-05-06 2010-05-18 Palo Alto Research Center Incorporated Phosphor illumination optics for LED light sources
KR101726807B1 (ko) * 2010-11-01 2017-04-14 삼성전자주식회사 반도체 발광소자
KR101995309B1 (ko) * 2010-11-05 2019-07-02 이섬 리서치 디벨러프먼트 컴파니 오브 더 히브루 유니버시티 오브 예루살렘 엘티디. 편광 조명 시스템
JP2012129135A (ja) * 2010-12-17 2012-07-05 Stanley Electric Co Ltd 光源装置、照明装置、蛍光体層作製方法
JP5673247B2 (ja) * 2011-03-15 2015-02-18 セイコーエプソン株式会社 光源装置及びプロジェクター
KR101218895B1 (ko) * 2011-03-24 2013-01-09 영남대학교 산학협력단 백라이트 유닛
KR101949385B1 (ko) * 2011-11-17 2019-02-18 엘지디스플레이 주식회사 퀀텀 로드를 구비한 발광 다이오드 패키지 및 이를 구비한 액정표시장치
KR101347896B1 (ko) * 2012-06-26 2014-01-10 엘지디스플레이 주식회사 퀀텀 로드 발광 표시장치
WO2015005655A1 (ko) * 2013-07-09 2015-01-15 피에스아이 주식회사 초소형 led 전극어셈블리 및 이의 제조방법
JP2016042449A (ja) * 2014-08-19 2016-03-31 株式会社ジャパンディスプレイ 表示装置
KR102206537B1 (ko) * 2014-08-29 2021-01-21 엘지디스플레이 주식회사 디스플레이 패널 및 이의 제조 방법
KR101713818B1 (ko) * 2014-11-18 2017-03-10 피에스아이 주식회사 초소형 led 소자를 포함하는 전극어셈블리 및 그 제조방법
DE102015101216A1 (de) * 2015-01-28 2016-07-28 Osram Opto Semiconductors Gmbh Optoelektronische Anordnung mit Strahlungskonversionselement und Verfahren zur Herstellung eines Strahlungskonversionselements
JP2017072812A (ja) * 2015-10-09 2017-04-13 株式会社ジャパンディスプレイ 表示装置
KR102520111B1 (ko) * 2016-06-08 2023-04-11 삼성디스플레이 주식회사 편광 발광판 및 이를 포함하는 액정 표시 장치
KR20180007025A (ko) * 2016-07-11 2018-01-22 삼성디스플레이 주식회사 초소형 발광 소자를 포함하는 픽셀 구조체, 표시장치 및 그 제조방법
KR102574603B1 (ko) * 2016-07-15 2023-09-07 삼성디스플레이 주식회사 발광장치 및 그의 제조방법
KR102592276B1 (ko) * 2016-07-15 2023-10-24 삼성디스플레이 주식회사 발광장치 및 그의 제조방법
KR20180055021A (ko) * 2016-11-15 2018-05-25 삼성디스플레이 주식회사 발광장치 및 그의 제조방법
KR20180071465A (ko) * 2016-12-19 2018-06-28 삼성디스플레이 주식회사 발광장치 및 그의 제조방법
DE102017113741A1 (de) * 2017-06-21 2018-12-27 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11967607B2 (en) 2019-01-15 2024-04-23 Samsung Display Co., Ltd. Light-emitting device and display device comprising same
KR20220133642A (ko) * 2021-03-25 2022-10-05 국민대학교산학협력단 초박형 led 전극어셈블리 및 이의 제조방법
KR20230059314A (ko) * 2021-10-26 2023-05-03 국민대학교산학협력단 Led 구조물, 이를 포함하는 잉크젯용 잉크 및 광원

Also Published As

Publication number Publication date
EP3913696A1 (en) 2021-11-24
EP3913696A4 (en) 2022-10-19
CN113366658A (zh) 2021-09-07
US20220077356A1 (en) 2022-03-10
WO2020149477A1 (ko) 2020-07-23

Similar Documents

Publication Publication Date Title
US20220052032A1 (en) Display device and manufacturing method thereof
US11749783B2 (en) Light emitting device, manufacturing method thereof, and display device having same
EP3913678A1 (en) Light-emitting device and display device comprising same
CN112740407A (zh) 显示装置及其制造方法
CN113302742A (zh) 显示装置
KR20200086790A (ko) 표시 장치 및 이의 제조 방법
US20220375990A1 (en) Display device, and method for producing same
US20220085247A1 (en) Light emitting device, display device comprising same, and method for manufacturing display device
US11751454B2 (en) Display device and method of manufacturing the same
KR20200088960A (ko) 발광 장치, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법
CN113169211A (zh) 显示装置及其制造方法
US20220085249A1 (en) Light-emitting device and display device comprising same
US20220231080A1 (en) Display device and manufacturing method thereof
KR20210028795A (ko) 표시 장치
US11967607B2 (en) Light-emitting device and display device comprising same
US20220392922A1 (en) Display device and method of fabricating the same
US11785824B2 (en) Display device and manufacturing method thereof
US20240097074A1 (en) Display device
US20230282776A1 (en) Display device and manufacturing for the same
US20240088165A1 (en) Display device
US20230057960A1 (en) Tiled display device
US20230206836A1 (en) Display device
KR20240036781A (ko) 표시 장치 및 그 제조 방법
CN116895678A (zh) 显示设备
KR20230157157A (ko) 적층형 마이크로 led 소자를 포함하는 led 디스플레이 장치 및 그 제조 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal