WO2022119279A1 - 화소 및 이를 포함한 표시 장치 - Google Patents

화소 및 이를 포함한 표시 장치 Download PDF

Info

Publication number
WO2022119279A1
WO2022119279A1 PCT/KR2021/017890 KR2021017890W WO2022119279A1 WO 2022119279 A1 WO2022119279 A1 WO 2022119279A1 KR 2021017890 W KR2021017890 W KR 2021017890W WO 2022119279 A1 WO2022119279 A1 WO 2022119279A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
light emitting
area
pattern
alignment
Prior art date
Application number
PCT/KR2021/017890
Other languages
English (en)
French (fr)
Inventor
박도영
김경배
박노경
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to CN202180081744.9A priority Critical patent/CN116547812A/zh
Publication of WO2022119279A1 publication Critical patent/WO2022119279A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating

Definitions

  • An embodiment of the present invention relates to a pixel and a display device including the same.
  • a pixel includes: a light emitting area, an isolation area spaced apart from the light emitting area, and a non-emission area adjacent to the light emitting area and disposed between the light emitting area and the isolation area; a first pattern and a second pattern spaced apart from each other in a first direction in the light emitting area and extending in a second direction, respectively; a first light emitting device disposed between the first pattern and the second pattern; a first electrode electrically connected to a first end of the first light emitting device; a second electrode electrically connected to a second end of the first light emitting device; and a bank disposed in the non-emission area.
  • the first electrode and the second electrode may extend from the light-emitting area to the separation area through the non-emission area.
  • the second pattern extends from the light emitting area to the isolation area through the non-emission area, overlaps with an edge area of the bank, and is formed between the first electrode and the second pattern at a boundary between the non-emission area and the isolation area. It may be disposed in the region between the two electrodes.
  • the pixels are positioned on the first pattern, extend in the second direction from the light emitting area, and extend from the light emitting area to the separation area through the non-emission area electrode; a second alignment electrode positioned on the second pattern, extending in the second direction from the light-emitting area, and extending from the light-emitting area to the separation area through the non-emission area; and a first insulating layer overlapping the first alignment electrode and the second alignment electrode in the light emitting region and disposed between the first alignment electrode and the second alignment electrode and the first electrode and the second electrode may include more.
  • the first alignment electrode is electrically connected to the first electrode through a first contact hole formed in the first insulating layer in the separation region, and the second alignment electrode is disposed in the separation region. It may be electrically connected to the second electrode through a second contact hole formed in the first insulating layer.
  • the first alignment electrode and the second alignment electrode may each have a uniform width in the light emitting area and may be spaced apart from each other at uniform intervals.
  • the first pattern may partially overlap the first alignment electrode and have a uniform width in the emission region
  • the second pattern may include the second alignment electrode in the emission region It partially overlaps with the pattern, has a uniform width, and may be spaced apart from the first pattern by a predetermined interval.
  • the pixel may further include a second light emitting device disposed between the first pattern and the second pattern.
  • the pixel is disposed between the first electrode and the second electrode, and is electrically connected between the first electrode and the second electrode through the first light emitting device and the second light emitting device.
  • a third electrode connected to and a third alignment electrode disposed between the first alignment electrode and the second alignment electrode and overlapping a region of the second pattern.
  • the first electrode may overlap the first region of the first alignment electrode and the first end of the first light emitting device.
  • the third electrode overlaps a first region of the third alignment electrode, a second end of the first light emitting device, a second region of the first alignment electrode, and a first end of the second light emitting device, It may have a curved shape.
  • the third electrode extends from the light-emitting region to the separation region through the non-emission region, and is connected to the third alignment electrode through a third contact hole formed in the first insulating layer in the separation region. may be electrically connected.
  • the second pattern may overlap an edge region of the bank, and may be disposed in a region between the third electrode and the second electrode at a boundary between the non-emission region and the separation region.
  • the pixel may include: a third pattern facing the first pattern with the second pattern interposed therebetween; and a fourth alignment electrode positioned on the third pattern, extending in the second direction from the light-emitting area, and extending from the light-emitting area to the separation area through the non-emission area.
  • the first alignment electrode and the third alignment electrode may be spaced apart from each other by a predetermined distance along the first direction in the light emitting area by a first distance, and may each have a uniform width.
  • the second alignment electrode and the fourth alignment electrode may be spaced apart from each other by the first distance along the first direction in the light emitting region, and may each have a uniform width.
  • the first pattern may overlap a region of the first alignment electrode in the emission region
  • the second pattern may include the second alignment electrode and the third alignment electrode in the emission region. may overlap with one area of .
  • the third pattern may overlap one region of the fourth alignment electrode in the emission region, and the first pattern, the second pattern, and the third pattern may have a uniform width in the emission region. have.
  • the second pattern may be spaced apart from the first pattern and the third pattern by the same distance in the emission area.
  • the pixel has a curved shape, overlaps the second region of the third alignment electrode and the first region of the fourth alignment electrode, and is electrically disposed between the second electrode and the third electrode a fourth electrode connected thereto; and a fifth electrode having a curved shape, overlapping the first region of the second alignment electrode and the second region of the fourth alignment electrode, and electrically connected between the second electrode and the fourth electrode can do.
  • the pixel is disposed between the second pattern and the third pattern, and includes a first end electrically connected to the fourth electrode and a second end electrically connected to the fifth electrode.
  • a third light emitting device comprising; and a fourth light emitting device disposed between the second pattern and the third pattern, the fourth light emitting device including a first end electrically connected to the fifth electrode and a second end electrically connected to the second electrode may include
  • At least one of the first pattern and the third pattern may extend from the light-emitting area to the separation area through the non-emission area.
  • the third pattern may extend to the separation region and may be closer to an outer edge of the separation region than the fifth electrode in the first direction in the separation region.
  • the separation region is located at a lower end of the light emitting region, and the first electrode and the second electrode pass through respective contact holes in the separation region, respectively, the first alignment electrode and the second alignment electrode can be electrically connected to.
  • first alignment electrode and the second alignment electrode may be electrically connected to the first power line and the second power line through respective contact portions in a region located at an upper end of the light emitting region.
  • the pixel is positioned between the first electrode and the second electrode at a boundary between the non-emission region and the separation region or between the non-emission region and the emission region, and A conductive pattern extending along the boundary may be further included.
  • one end of the conductive pattern may be electrically connected to one of the first electrode and the second electrode, and the other end of the conductive pattern may be floating.
  • the conductive pattern may not overlap the second pattern, and one end of the conductive pattern may be removed from the periphery of the second pattern.
  • a display device includes a pixel disposed in a display area.
  • the pixel may include: a light emitting area, an isolation area spaced apart from the light emitting area, and a non-emission area adjacent to the light emitting area and disposed between the light emitting area and the isolation area; a first pattern and a second pattern spaced apart from each other in a first direction in the light emitting area and extending in a second direction, respectively; a light emitting device disposed between the first pattern and the second pattern; a first electrode electrically connected to a first end of the light emitting device; a second electrode electrically connected to a second end of the light emitting device; and a bank disposed in the non-emission area.
  • the first electrode and the second electrode may extend from the light-emitting area to the separation area through the non-emission area.
  • the second pattern extends from the light emitting area to the isolation area through the non-emission area, overlaps with an edge area of the bank, and is formed between the first electrode and the second pattern at a boundary between the non-emission area and the isolation area. It may be disposed in the region between the two electrodes.
  • light emitting devices may be stably aligned in the light emitting area of the pixel.
  • FIG. 1A is a perspective view illustrating a light emitting device according to an embodiment of the present invention.
  • FIGS. 1B to 1D are cross-sectional views each showing a light emitting device according to an embodiment of the present invention.
  • FIG. 2 is a plan view illustrating a display device according to an exemplary embodiment.
  • 3A to 3C are circuit diagrams each showing a pixel according to an embodiment of the present invention.
  • 4A and 4B are plan views illustrating a pixel according to an embodiment of the present invention, respectively.
  • 5A to 5E and 6 are cross-sectional views each illustrating a pixel according to an exemplary embodiment of the present invention.
  • 7A and 7B are enlarged views of region AR1 of FIG. 4A .
  • 12A and 12B are enlarged views of area AR1′ of FIG. 11 .
  • FIGS. 13A to 13D are plan views illustrating a method of manufacturing a pixel according to an exemplary embodiment of the present invention.
  • FIG. 14 is a cross-sectional view illustrating an embodiment of a cross-section taken along line III to III' of FIG. 13C.
  • the present invention is not limited to the embodiments disclosed below, and may be changed and implemented in various forms.
  • each of the embodiments disclosed below may be implemented alone or in combination with at least one other embodiment.
  • FIGS. 1A to 1D are cross-sectional views each illustrating a light emitting device LD according to an exemplary embodiment of the present invention.
  • FIGS. 1B to 1D show different embodiments of the configuration of the light emitting device LD of FIG. 1A .
  • the rod-shaped light emitting device LD having a cylindrical shape is illustrated in FIGS. 1A to 1D , the type and/or shape of the light emitting device LD is not limited thereto.
  • the light emitting device LD is disposed between a first semiconductor layer SCL1 and a second semiconductor layer SCL2 and the first and second semiconductor layers SCL1 and SCL2.
  • An intervening active layer ACT may be included.
  • the light emitting device LD may include a first semiconductor layer SCL1 , an active layer ACT, and a second semiconductor layer SCL2 sequentially stacked along the length L direction.
  • the light emitting device LD may be provided in the shape of a rod extending in one direction. If the extending direction of the light emitting device LD is referred to as a length L direction, the light emitting device LD may have a first end EP1 and a second end EP2 along the length L direction.
  • any one of the first and second semiconductor layers SCL1 and SCL2 may be disposed on the first end EP1 of the light emitting device LD.
  • the other one of the first and second semiconductor layers SCL1 and SCL2 may be disposed at the second end EP2 of the light emitting device LD.
  • a second semiconductor layer SCL2 and a first semiconductor layer SCL1 may be respectively disposed on the first end EP1 and the second end EP2 of the light emitting device LD.
  • the light emitting device LD may be a rod-shaped light emitting device (also referred to as a “bar light emitting diode”) manufactured in a rod shape through an etching method or the like.
  • rod-like means a rod-like shape elongated in the length L direction (eg, an aspect ratio greater than 1), such as a circular column or a polygonal column, or a bar shape. -like shape), and the shape of the cross-section is not particularly limited.
  • a length L of the light emitting device LD may be greater than a diameter D (or a width of a cross-section) thereof.
  • the light emitting device LD may have a size as small as a nano-scale to a micro-scale.
  • each of the light emitting devices LD may have a diameter D (or width) and/or a length L in a nano-scale to micro-scale range.
  • the size of the light emitting device LD is not limited thereto.
  • the size of the light emitting device LD may be changed according to design conditions of various devices using the light emitting device LD as a light source, for example, a display device.
  • the first semiconductor layer SCL1 may be a semiconductor layer of the first conductivity type.
  • the first semiconductor layer SCL1 may include an N-type semiconductor layer.
  • the first semiconductor layer SCL1 may include any one semiconductor material selected from InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and N doped with a first conductivity type dopant such as Si, Ge, Sn, etc. It may include a type semiconductor layer.
  • the first semiconductor layer SCL1 may be formed of various materials.
  • the active layer ACT may be disposed on the first semiconductor layer SCL1 and may have a single-quantum well or multi-quantum well structure.
  • the position of the active layer ACT may be variously changed according to the type of the light emitting device LD.
  • the active layer ACT may emit light having a wavelength in a range of approximately 400 nm to 900 nm, and may have a double hetero-structure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed or disposed on the upper and/or lower portions of the active layer ACT.
  • the clad layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN or AlInGaN may be used to form the active layer ACT, and in addition to this, the active layer ACT may be formed of various materials.
  • the second semiconductor layer SCL2 may be disposed on the active layer ACT and may include a semiconductor layer of a different type from that of the first semiconductor layer SCL1 .
  • the second semiconductor layer SCL2 may include a P-type semiconductor layer.
  • the second semiconductor layer SCL2 may include at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and may include a P-type semiconductor layer doped with a second conductivity type dopant such as Mg. may include
  • the second semiconductor layer SCL2 may be formed of various materials.
  • the first semiconductor layer SCL1 and the second semiconductor layer SCL2 may have different lengths (or thicknesses) in the length L direction of the light emitting device LD.
  • the first semiconductor layer SCL1 may have a longer length (or a thicker thickness) than the second semiconductor layer SCL2 in the length L direction of the light emitting device LD.
  • the active layer ACT of the light emitting device LD may be located closer to the first end EP1 than the second end EP2 .
  • the light emitting element LD When a voltage equal to or greater than the threshold voltage is applied to both ends of the light emitting element LD, the light emitting element LD emits light while electron-hole pairs are combined in the active layer ACT.
  • the light emitting device LD can be used as a light source of various light emitting devices including pixels of a display device.
  • the light emitting device LD may further include additional components in addition to the first semiconductor layer SCL1 , the active layer ACT, the second semiconductor layer SCL2 , and/or the insulating film INF surrounding them.
  • the light emitting device LD may include one or more phosphor layers, active layers, semiconductor layers and/or one or more phosphor layers disposed on one side of the first semiconductor layer SCL1 , the active layer ACT and/or the second semiconductor layer SCL2 .
  • An electrode layer may be additionally included.
  • the light emitting device LD may further include an electrode layer ETL1 disposed on one side of the second semiconductor layer SCL2 as shown in FIG. 1C .
  • the electrode layer ETL1 may be positioned at the first end EP1 of the light emitting device LD.
  • the light emitting device LD may further include another electrode layer ETL2 disposed on one end side of the first semiconductor layer SCL1 as shown in FIG. 1D .
  • respective electrode layers ETL1 and ETL2 may be disposed on the first and second ends EP1 and EP2 of the light emitting device LD.
  • the electrode layers ETL1 and ETL2 may be ohmic contact electrodes, but are not limited thereto.
  • the electrode layers ETL1 and ETL2 may be Schottky contact electrodes.
  • the electrode layers ETL1 and ETL2 may include a metal or a conductive oxide.
  • the electrode layers ETL1 and ETL2 may include chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), oxides or alloys thereof, ITO (Indium Tin Oxide), etc. It may be formed alone or in combination. Materials included in each of the electrode layers ETL1 and ETL2 may be the same or different from each other.
  • the electrode layers ETL1 and ETL2 may be substantially transparent or translucent. Accordingly, light generated from the light emitting device LD may pass through the electrode layers ETL1 and ETL2 to be emitted to the outside of the light emitting device LD. In an embodiment, light generated from the light emitting device LD does not pass through the electrode layers ETL1 and ETL2 and is emitted to the outside of the light emitting device LD through a region excluding both ends of the light emitting device LD In this case, the electrode layers ETL1 and ETL2 may be opaque.
  • the light emitting device LD may further include an insulating film INF provided or disposed on the surface.
  • the insulating film INF may be formed or disposed on the surface of the light emitting device LD to surround at least the outer circumferential surface of the active layer ACT, and in addition, one region of the first and second semiconductor layers SCL1 and SCL2 is further formed. can surround
  • the insulating film INF at least partially surrounds the outer peripheral surfaces of the electrode layers ETL1 and ETL2 (or the electrode layers ETL1 and ETL2). It may overlap the outer circumferential surface) or may not be wrapped.
  • the insulating film INF may be selectively formed on the surfaces of the electrode layers ETL1 and ETL2 .
  • the insulating layer INF may expose both ends of the light emitting device LD in the length L direction of the light emitting device LD.
  • the insulating film INF may be formed at the first and second ends EP1 and EP2 of the light emitting device LD, the first and second semiconductor layers SCL1 and SCL2 and the electrode layers ETL1 and ETL2 . ) can be exposed.
  • the insulating film INF may not be provided or disposed on the light emitting device LD.
  • the active layer ACT is at least one electrode (for example, It is possible to prevent a short circuit with an alignment electrode and/or a pixel electrode, which will be described later). Accordingly, electrical stability of the light emitting device LD may be secured.
  • the insulating layer INF may include a transparent insulating material.
  • the insulating film INF may include SiO 2 or non-determined silicon oxide (SiOx), Si 3 N 4 or silicon nitride (SiNx) which is not determined or limited thereto, Al 2 O 3 or determined or limited thereto. It may include, but is not limited to, an insulating material of at least one of untreated aluminum oxide (AlxOy), and TiO 2 or titanium oxide (TiOx) that is not determined or limited thereto.
  • the constituent material of the insulating film INF is not particularly limited.
  • the insulating film INF When the insulating film INF is provided or disposed on the surface of the light emitting device LD, surface defects of the light emitting device LD may be minimized to improve lifespan and efficiency.
  • the insulating film INF is formed or disposed on each light emitting device LD, an unwanted short circuit occurs between the light emitting devices LD even when the light emitting devices LD are disposed close to each other. it can be prevented
  • the light emitting device LD may be manufactured through a surface treatment process.
  • the light emitting elements LD are mixed with a fluid solution (or solvent) and supplied to each light emitting area (eg, the light emitting area of each pixel), the light emitting elements LD are
  • Each of the light emitting devices LD may be surface-treated so as to be uniformly dispersed without being non-uniformly agglomerated in the solution.
  • the insulating film INF itself may be formed as a hydrophobic film using a hydrophobic material, or a hydrophobic film made of a hydrophobic material may be additionally formed on the insulating film INF.
  • the insulating film INF may be formed of a single layer or multiple layers.
  • the insulating film INF may be formed of a double film.
  • the insulating film INF may be partially etched in at least one region, for example, at least one of an upper region and a lower region.
  • the insulating film INF may have a substantially rounded shape in the at least one region, but is not limited thereto.
  • the insulating film INF may be partially or entirely removed. Accordingly, at least one of the first semiconductor layer SCL1 , the second semiconductor layer SCL2 , and the electrode layers ETL1 and ETL2 may be partially exposed.
  • the light emitting element LD may be used in various types of devices requiring a light source, including a display device.
  • light emitting devices LD may be disposed in each pixel of the display panel, and the light emitting devices LD may be used as light sources of each pixel.
  • the field of application of the light emitting device LD is not limited to the above-described example.
  • the light emitting device LD may be used in other types of devices that require a light source, such as a lighting device.
  • FIG. 2 is a plan view illustrating a display device DD according to an exemplary embodiment.
  • FIG. 2 discloses a display device DD as an example of an electronic device that can use the light emitting device LD described in the embodiments of FIGS. 1A to 1D as a light source.
  • the display panel DP is centered on the display device DD.
  • each pixel PXL of the display panel DP may include at least one light emitting device LD.
  • the structure of the display panel DP is illustrated with the display area DA as the center. However, in some embodiments, at least one driving circuit unit, wires, and/or pads not shown may be further provided or disposed on the display panel DP.
  • a display panel DP may include a base layer BSL and pixels PXL provided or disposed on the base layer BSL. .
  • the display panel DP may have various shapes. As an example, the display panel DP may be provided or disposed in a substantially rectangular plate shape, but is not limited thereto. For example, the display panel DP may have a substantially circular shape or a substantially elliptical shape. The display panel DP may include angled corners and/or curved corners. For convenience, in FIG. 2 , the display panel DP is illustrated as having a substantially rectangular plate shape. In FIG. 2 , an extension direction (eg, a horizontal direction) of a long side of the display panel DP is displayed in a first direction DR1 , and an extension direction (eg, a vertical direction) of a short side of the display panel DP is displayed in a second direction DR2 . do it with
  • the display panel DP and the base layer BSL for forming the same may include a display area DA for displaying an image and a non-display area NA excluding the display area DA.
  • the display area DA may include a screen on which an image is displayed, and the non-display area NA may be an area other than the display area DA.
  • Pixels PXL may be disposed in the display area DA on the base layer BSL.
  • the display area DA may include pixel areas in which respective pixels PXL may be disposed.
  • connection may refer to a physical and/or electrical connection (or connection) inclusively. This may refer generically to a direct or indirect connection (or connection) and an integral or non-integral connection (or connection).
  • At least two types of pixels PXL emitting light of different colors may be disposed in the display area DA.
  • Each pixel unit composed or formed of pixels PXL of different colors disposed adjacent to each other may express various colors.
  • each pixel PXL may be set as a pixel of a predetermined color, and may include a light emitting device LD that generates light of the predetermined color.
  • at least some of the pixels PXL include a light emitting device LD that generates light of a first color, and transmits the light of the first color to the upper portion of the pixel PXL.
  • a light conversion layer that converts light into light may be disposed. Accordingly, the light of the second color may be generated using the at least some of the pixels PXL.
  • the pixel PXL may include at least one light source driven by a predetermined control signal (eg, a scan signal and a data signal) and/or a predetermined power (eg, a first power and a second power).
  • the light source is at least one light emitting device LD according to the embodiments of FIGS. 1A to 1D , for example, at least one rod-shaped light emitting device having a size as small as a nano-scale to a micro-scale ( LD) may be included.
  • Various types of light emitting devices may be used as the light source of the pixel PXL.
  • a light source of each pixel PXL may be configured or formed using a light emitting device having a core-shell structure.
  • the pixel PXL may have a structure according to at least one of the embodiments to be described below.
  • each pixel PXL may have a structure to which any one of the embodiments to be described later is applied, or a structure to which at least two embodiments are applied in combination.
  • the pixel PXL may be an active pixel, but is not limited thereto.
  • the pixel PXL may be a pixel of a passive or active light emitting display device having various structures and/or driving methods.
  • FIGS. 3A to 3C are circuit diagrams respectively illustrating a pixel PXL according to an exemplary embodiment of the present invention.
  • FIGS. 3A to 3C illustrate exemplary embodiments of a pixel PXL that may be applied to an active display device, and illustrate different exemplary embodiments in relation to the structure of the light emitting unit EMU.
  • each of the pixels PXL illustrated in FIGS. 3A to 3C may be any one of the pixels PXL disposed in the display area DA of FIG. 2 .
  • the pixels PXL disposed in the display area DA may have substantially the same or similar structure to each other.
  • the pixel PXL may include a light emitting unit EMU for generating light having a luminance corresponding to a data signal.
  • the pixel PXL may further include a pixel circuit PXC for driving the light emitting unit EMU.
  • the pixel circuit PXC may be electrically connected between the first power source VDD and the light emitting unit EMU.
  • the pixel circuit PXC is electrically connected to the scan line SL and the data line DL of the corresponding pixel PXL to correspond to the scan signal and the data signal supplied from the scan line SL and the data line DL.
  • the operation of the light emitting unit EMU may be controlled.
  • the pixel circuit PXC may be further electrically connected to the sensing signal line SSL and the sensing line SENL.
  • the pixel circuit PXC may include at least one transistor and a capacitor.
  • the pixel circuit PXC may include a first transistor M1 , a second transistor M2 , a third transistor M3 , and a storage capacitor Cst.
  • the first transistor M1 may be electrically connected between the first power source VDD and the first pixel electrode ELT1 .
  • the gate electrode of the first transistor M1 may be electrically connected to the first node N1 .
  • the first transistor M1 may control a driving current supplied to the light emitting unit EMU in response to the voltage of the first node N1 .
  • the first transistor M1 may be a driving transistor that controls the driving current of the pixel PXL.
  • the first transistor M1 may optionally include a bottom metal layer (BML) (also referred to as a “lower electrode”, a “back gate electrode”, or a “lower light blocking layer”).
  • BML bottom metal layer
  • the gate electrode of the first transistor M1 and the lower metal layer BML may overlap each other with an insulating layer interposed therebetween.
  • the lower metal layer BML may be electrically connected to one electrode of the first transistor M1, for example, a source or drain electrode.
  • a back-biasing voltage is applied to the lower metal layer BML of the first transistor M1 when the pixel PXL is driven to thereby
  • a back-biasing technique (or a sync technique) that moves the threshold voltage of the transistor M1 in a negative or positive direction may be applied.
  • the threshold voltage of the first transistor M1 can be moved in a negative or positive direction by connecting the lower metal layer BML to the source electrode of the first transistor M1 and applying a source-sink technique. have.
  • the lower metal layer BML When the lower metal layer BML is disposed under the semiconductor pattern constituting the channel of the first transistor M1, the lower metal layer BML serves as a light blocking pattern to stabilize the operating characteristics of the first transistor M1.
  • the function and/or utilization method of the lower metal layer BML is not limited thereto.
  • the second transistor M2 may be electrically connected between the data line DL and the first node N1 .
  • the gate electrode of the second transistor M2 may be electrically connected to the scan line SL.
  • the second transistor M2 is turned on when a scan signal of a gate-on voltage (eg, a high level voltage) is supplied from the scan line SL to connect the data line DL and the first node N1 . can be connected
  • a gate-on voltage eg, a high level voltage
  • the data signal of the corresponding frame is supplied to the data line DL, and the data signal is transmitted through the second transistor M2 turned on during the period in which the scan signal of the gate-on voltage is supplied. It is transmitted to the node N1.
  • the second transistor M2 may be a switching transistor for transferring each data signal to the inside of the pixel PXL.
  • One electrode of the storage capacitor Cst may be electrically connected to the first node N1 , and the other electrode may be electrically connected to the second electrode of the first transistor M1 .
  • the storage capacitor Cst may be charged with a voltage corresponding to the data signal supplied to the first node N1 during each frame period.
  • the third transistor M3 may be electrically connected between the first pixel electrode ELT1 (or the second electrode of the first transistor M1 ) and the sensing line SENL.
  • a gate electrode of the third transistor M3 may be electrically connected to the sensing signal line SSL.
  • the third transistor M3 may transmit a voltage value applied to the first pixel electrode ELT1 to the sensing line SENL according to a sensing signal supplied to the sensing signal line SSL.
  • the voltage value transmitted through the sensing line SENL may be provided to an external circuit (eg, a timing controller), which may provide characteristic information (eg, the first The threshold voltage of the transistor M1, etc.) may be extracted.
  • the extracted characteristic information may be used to convert image data so that characteristic deviation between the pixels PXL is compensated.
  • transistors included in the pixel circuit PXC are illustrated as N-type transistors in FIGS. 3A to 3C , the present invention is not limited thereto.
  • at least one of the first, second, and third transistors M1 , M2 , and M3 may be changed to a P-type transistor.
  • the structure and driving method of the pixel PXL may be variously changed.
  • the pixel circuit PXC may be a pixel circuit having various structures and/or driving methods in addition to the embodiments illustrated in FIGS. 3A to 3C .
  • the pixel circuit PXC may not include the third transistor M3 .
  • the pixel circuit PXC includes a compensation transistor for compensating for the threshold voltage of the first transistor M1 , an initialization transistor for initializing the voltage of the first node N1 and/or the first pixel electrode ELT1 , and a light emitting unit
  • Other circuit elements such as a light emission control transistor for controlling a period during which a driving current is supplied to the EMU and/or a boosting capacitor for boosting the voltage of the first node N1 may be further included.
  • the pixel circuit PXC may be omitted.
  • the light emitting unit EMU is electrically connected to, or directly connected to, the scan line SL, the data line DL, the first power line PL1, the second power line PL2, and/or other signal lines or power lines, etc. may be electrically connected.
  • the light emitting unit EMU may include at least one light emitting device LD electrically connected between the first power source VDD and the second power source VSS, for example, the light emitting devices LD.
  • the light emitting unit EMU may include a first pixel electrode ELT1 (“first electrode”) electrically connected to the first power source VDD through the pixel circuit PXC and the first power line PL1 .
  • the second pixel electrode ELT2 (“second electrode” or “second contact electrode”) electrically connected to the second power source VSS through the “first contact electrode” or the second power line PL2 "), and light emitting devices LD electrically connected between the first and second pixel electrodes ELT1 and ELT2.
  • the first power VDD and the second power VSS may have different potentials so that the light emitting devices LD emit light.
  • the first power VDD may be set as a high potential power
  • the second power VSS may be set as a low potential power.
  • the light emitting unit EMU is a light emitting device electrically connected in parallel to each other in the same direction between the first pixel electrode ELT1 and the second pixel electrode ELT2 as in the embodiment of FIG. 3A .
  • each light emitting device LD may include a first end EP1 (eg, a first end EP1 ) electrically connected to a first power source VDD through a first pixel electrode ELT1 and/or a pixel circuit PXC. , P-type end) and a second end EP2 (eg, N-type end) electrically connected to the second power source VSS through the second pixel electrode ELT2 .
  • the light emitting devices LD may be electrically connected in parallel between the first and second pixel electrodes ELT1 and ELT2 in a forward direction.
  • Each light emitting device LD electrically connected in a forward direction between the first power source VDD and the second power source VSS may form a respective effective light source. These effective light sources may be gathered to form the light emitting unit EMU of the pixel PXL.
  • the first ends EP1 of the light emitting devices LD may be electrically connected to the pixel circuit PXC through one electrode (eg, the first pixel electrode ELT1 ) of the light emitting unit EMU, , may be electrically connected to the first power source VDD through the pixel circuit PXC and the first power line PL1 .
  • the second ends EP2 of the light emitting elements LD are connected to a second power supply (eg, a second power supply line PL2 ) through another electrode (eg, the second pixel electrode ELT2 ) of the light emitting unit EMU and a second power supply line PL2 .
  • VSS may be commonly electrically connected.
  • the pixel PXL may include the light emitting unit EMU having a parallel structure, but the present invention is not limited thereto.
  • the pixel PXL may include a light emitting unit EMU having a series structure or a series/parallel structure (eg, a series and parallel mixed structure).
  • the light emitting unit EMU may include light emitting devices LD divided and electrically connected in series as in the embodiments of FIGS. 3B and 3C .
  • the light emitting unit EMU may include a first series end including at least one first light emitting element LD1 and a second series end including at least one second light emitting element LD2.
  • the first series end includes a first pixel electrode ELT1 and a third pixel electrode ELT3 (also referred to as a “third electrode” or a “third contact electrode”), and the first and third pixel electrodes ELT1 and ELT3 ) may include at least one first light emitting device LD1 electrically connected between the .
  • Each of the first light emitting devices LD1 may be electrically connected between the first and third pixel electrodes ELT1 and ELT3 in a forward direction.
  • the first end EP1 of the first light emitting element LD1 may be electrically connected to the first pixel electrode ELT1
  • the second end EP2 of the first light emitting element LD1 may have a third It may be electrically connected to the pixel electrode ELT3 .
  • the third pixel electrode ELT3 may constitute a first intermediate electrode IET1 connecting the first series end and the second series end.
  • the second series end includes the third pixel electrode ELT3 and the second pixel electrode ELT2, and at least one second light emitting device LD2 electrically connected between the second and third pixel electrodes ELT2 and ELT3. ) may be included.
  • Each of the second light emitting devices LD2 may be electrically connected between the second and third pixel electrodes ELT2 and ELT3 in a forward direction.
  • the first end EP1 of the second light emitting element LD2 may be electrically connected to the third pixel electrode ELT3
  • the second end EP2 of the second light emitting element LD2 may be connected to the second It may be electrically connected to the pixel electrode ELT2 .
  • each light emitting unit EMU may include light emitting devices LD divided into four series terminals and electrically connected as in the embodiment of FIG. 3C .
  • the light emitting unit EMU includes a first series end including at least one first light emitting element LD1 , a second series end including at least one second light emitting element LD2 , and at least one It may include a third series end including the third light emitting element LD3 and a fourth series end including at least one fourth light emitting element LD4 .
  • the first series end includes the first pixel electrode ELT1 and the third pixel electrode ELT3 and at least one first light emitting device LD1 electrically connected between the first and third pixel electrodes ELT1 and ELT3. ) may be included.
  • Each of the first light emitting devices LD1 may be electrically connected between the first and third pixel electrodes ELT1 and ELT3 in a forward direction.
  • the first end EP1 of the first light emitting element LD1 may be electrically connected to the first pixel electrode ELT1
  • the second end EP2 of the first light emitting element LD1 may have a third It may be electrically connected to the pixel electrode ELT3 .
  • the second series end includes a third pixel electrode ELT3 and a fourth pixel electrode ELT4 (also referred to as a “fourth electrode” or a “fourth contact electrode”), and the third and fourth pixel electrodes ELT3 and ELT4 ) may include at least one second light emitting device LD2 electrically connected between the .
  • Each of the second light emitting devices LD2 may be electrically connected between the third and fourth pixel electrodes ELT3 and ELT4 in a forward direction.
  • the first end EP1 of the second light emitting element LD2 may be electrically connected to the third pixel electrode ELT3
  • the second end EP2 of the second light emitting element LD2 may have a fourth It may be electrically connected to the pixel electrode ELT4 .
  • the third series end includes a fourth pixel electrode ELT4 and a fifth pixel electrode ELT5 (also referred to as a “fifth electrode” or a “fifth contact electrode”), and the fourth and fifth pixel electrodes ELT4 and ELT5 ) may include at least one third light emitting device LD3 electrically connected between the .
  • Each of the third light emitting devices LD3 may be electrically connected between the fourth and fifth pixel electrodes ELT4 and ELT5 in a forward direction.
  • the first end EP1 of the third light emitting element LD3 may be electrically connected to the fourth pixel electrode ELT4
  • the second end EP2 of the third light emitting element LD3 may have a fifth It may be electrically connected to the pixel electrode ELT5 .
  • the fourth series end includes the fifth pixel electrode ELT5 and the second pixel electrode ELT2 and at least one fourth light emitting device LD4 electrically connected between the second and fifth pixel electrodes ELT2 and ELT5. ) may be included.
  • Each of the fourth light emitting devices LD4 may be electrically connected between the second and fifth pixel electrodes ELT2 and ELT5 in a forward direction.
  • the first end EP1 of the fourth light emitting element LD4 may be electrically connected to the fifth pixel electrode ELT5
  • the second end EP2 of the fourth light emitting element LD4 may be connected to the second It may be electrically connected to the pixel electrode ELT2 .
  • the light emitting unit EMU may include at least one series end.
  • Each series end may include a pair of pixel electrodes (eg, two pixel electrodes) and at least one light emitting element LD electrically connected in a forward direction between the pair of pixel electrodes.
  • the number of series stages forming the light emitting unit EMU and the number of light emitting devices LD forming each series stage are not particularly limited.
  • the number of light emitting devices LD forming each series stage may be the same or different from each other, and the number of light emitting devices LD is not particularly limited.
  • the first electrode of the light emitting unit EMU for example, the first pixel electrode ELT1 may be an anode electrode of the light emitting unit EMU.
  • the last electrode of the light emitting unit EMU for example, the second pixel electrode ELT2 may be a cathode electrode of the light emitting unit EMU.
  • the remaining electrodes of the light emitting unit EMU for example, the third pixel electrode ELT3, the fourth pixel electrode ELT4, and/or the fifth pixel electrode ELT5 of FIGS. 3B and 3C , each form an intermediate electrode.
  • the third pixel electrode ELT3 may form the first intermediate electrode IET1
  • the fourth pixel electrode ELT4 may form the second intermediate electrode IET2
  • the fifth pixel electrode (ELT5) may form the third intermediate electrode (IET3).
  • the structure of the pixel PXL may be simplified.
  • the light emitting devices LD are electrically connected in a series or series/parallel structure as in the embodiments of FIGS. 3B and 3C , an embodiment in which the same number of light emitting devices LD are electrically connected only in parallel ( For example, compared to the embodiment of FIG. 3A ), power efficiency may be improved.
  • 3A to 3C illustrate embodiments in which the light emitting devices LD are electrically connected in a parallel or series/parallel structure, but the present invention is not limited thereto.
  • the light emitting unit EMU may be formed by electrically connecting the light emitting elements LD only in series.
  • Each of the light emitting elements LD is provided with a first power supply (eg, first power supply line PL1 ) via at least one pixel electrode (eg, the first pixel electrode ELT1 ), the pixel circuit PXC, and/or the first power supply line PL1 .
  • a first end EP1 eg, a P-type end
  • VDD at least one other pixel electrode
  • ELT2 a second pixel electrode
  • It may include a second end EP2 (eg, an N-type end) electrically connected to the second power source VSS via the .
  • the light emitting devices LD may be electrically connected between the first power source VDD and the second power source VSS in a forward direction.
  • the light emitting elements LD electrically connected in the forward direction may form effective light sources of the light emitting unit EMU.
  • the light emitting devices LD When a driving current is supplied through the pixel circuit PXC, the light emitting devices LD may emit light with a luminance corresponding to the driving current. For example, during each frame period, the pixel circuit PXC may supply a driving current corresponding to a grayscale value to be expressed in the corresponding frame to the light emitting unit EMU. Accordingly, while the light emitting devices LD emit light with a luminance corresponding to the driving current, the light emitting unit EMU may express the luminance corresponding to the driving current.
  • the light emitting unit EMU may further include at least one ineffective light source in addition to the light emitting elements LD forming each effective light source.
  • at least one ineffective light emitting element arranged or disposed in the reverse direction or having at least one end floating may be further connected to the at least one serial end.
  • the inactive light emitting device maintains a deactivated state even when a forward driving voltage is applied between the pixel electrodes, and thus may substantially maintain a non-light emitting state.
  • FIGS. 4A and 4B are plan views illustrating a pixel PXL according to an embodiment of the present invention, respectively.
  • the light emitting unit EMU of the pixel PXL including four series stages is centered on the pixel area PXA of the pixel PXL. Examples for this are shown.
  • the first and second contact parts CNT1 and CNT2 are provided in the non-emission area NEA to overlap the bank BNK.
  • the pixel PXL may include an emission area EA, a non-emission area NEA, and an isolation area SPA.
  • the pixel area PXA in which each pixel PXL is provided or disposed may include the light emitting area EA in which the light emitting devices LD are provided, disposed and/or aligned, and the light emitting area EA. It may include a surrounding non-emission area NEA, and an isolation area SPA with the non-emission area NEA interposed therebetween and spaced apart from the light emitting area EA.
  • the separation area SPA may include a first separation area SPA1 positioned at an upper end of the light emitting area EA, and a second isolation area SPA2 positioned at a lower end of the light emitting area EA. have.
  • the light emitting area EA may be an area capable of emitting light by including the light emitting devices LD.
  • the non-emission area NEA may be an area in which a bank BNK surrounding the light emitting area EA is provided or disposed.
  • the separation area SPA may be an area located in the opening OPA of the bank BNK among the remaining pixel areas PXA except for the emission area EA, and may be an area in which the at least one alignment electrode ALE may be cut off.
  • the pixel PXL includes at least pixel electrodes ELT provided or disposed in the emission area EA, light emitting elements LD electrically connected between the pixel electrodes ELT, and the pixel electrodes ELT.
  • ELT and alignment electrodes ALE provided or disposed at positions corresponding to, and patterns BNP provided or disposed under the alignment electrodes ALE to overlap at least one alignment electrode ALE, respectively may include
  • the pixel PXL includes at least the first to fifth pixel electrodes ELT1 to ELT5 provided or disposed in the emission area EA, and the first to fifth pixel electrodes ELT1 to ELT5 .
  • the first to fourth light emitting devices LD1 to LD4 electrically connected therebetween are provided or disposed under the first to fifth pixel electrodes ELT1 to ELT5 to overlap at least one pixel electrode ELT, respectively provided or disposed under the first to fourth alignment electrodes ALE1 to ALE4, and the first to fourth alignment electrodes ALE1 to ALE4 to partially overlap with the at least one alignment electrode ALE, respectively It may include first to third patterns BNP1 to BNP3.
  • the pixel PXL may include at least a pair of pixel electrodes ELT, alignment electrodes ALE, and/or patterns BNP, respectively, and may include pixel electrodes ELT and alignment electrodes ALE. And/or the number, shape, size, and arrangement of each of the patterns BNP may be variously changed according to the structure of the pixel PXL (eg, the light emitting unit EMU).
  • the patterns BNP may be provided or disposed at least in the light emitting area EA, and may be spaced apart from each other in the first direction DR1 in the light emitting area EA, and may each be disposed in the second direction DR2 .
  • the first direction DR1 may be a horizontal direction or a row direction
  • the second direction DR2 may be a vertical direction or a column direction, but is not limited thereto.
  • Each pattern BNP may have a uniform (or substantially uniform) width in the light emitting area EA.
  • each of the first, second, and third patterns BNP1 , BNP2 , and BNP3 has a straight pattern shape (or a substantially straight pattern) having a constant width in the light emitting area EA when viewed in a plan view. ) can have
  • the patterns BNP may have the same or similar widths, or different widths.
  • the first and third patterns BNP1 and BNP3 may have the same width at least in the emission area EA, and may face each other with the second pattern BNP2 interposed therebetween.
  • the first and third patterns BNP1 and BNP3 may be formed symmetrically with respect to the second pattern BNP2 in the emission area EA.
  • the patterns BNP may be arranged or disposed at uniform intervals in the emission area EA.
  • the first, second, and third patterns BNP1 , BNP2 , and BNP3 are sequentially spaced apart from each other by a second distance d2 in the first direction DR1 in the light emitting area EA. may be arranged or arranged.
  • Each pattern BNP may partially overlap with at least one alignment electrode ALE in at least the emission area EA.
  • the first pattern BNP1 may be provided or disposed under the first alignment electrode ALE1 to overlap one region of the first alignment electrode ALE1
  • the second pattern BNP2 may be disposed on the second and the third alignment electrodes ALE2 and ALE3 may be provided or disposed under the second and third alignment electrodes ALE2 and ALE3 to overlap one region of each of the third alignment electrodes ALE2 and ALE3
  • the third pattern BNP3 may include It may be provided or disposed under the fourth alignment electrode ALE4 to overlap one region of the fourth alignment electrode ALE4 .
  • a wall structure may be formed around the light emitting devices LD.
  • a wall structure may be formed in the light emitting area EA to face the first and second ends EP1 and EP2 of the light emitting devices LD.
  • a reflective wall structure may be formed around the light emitting devices LD. Accordingly, the light emitted from the light emitting devices LD is directed toward the upper direction of the pixel PXL (eg, the front direction of the display panel DP including a predetermined viewing angle range). Efficiency can be improved.
  • the at least one pattern BNP may extend from the light emitting area EA to the separation area SPA through the non-emission area NEA.
  • the at least one pattern BNP is formed in the bank BNK so that one area thereof is positioned between the pair of pixel electrodes ELT at the boundary between the non-emission area NEA and the isolation area SPA. It may overlap an edge area (eg, an upper edge area).
  • the at least one pattern BNP is banked so that at the boundary between the non-emission area NEA and the light emitting area EA, the other area is located between the pair of pixel electrodes ELT. It may overlap an edge region (eg, a lower edge region) of (BNK).
  • the pair of pixel electrodes ELT may be pixel electrodes ELT formed or disposed on the same layer in the same process, and/or pixel electrodes ELT adjacent to each other.
  • the second pattern BNP2 may extend from the emission area EA to the first separation area SPA1 .
  • One region of the second pattern BNP2 is between the first and second pixel electrodes ELT1 and ELT2, between the third and fourth pixel electrodes ELT3 and ELT4, and/or Alternatively, it may be positioned in a region between the second and third pixel electrodes ELT2 and ELT3 and overlap an edge region of the bank BNK.
  • the second pattern BNP2 may also extend to the second separation area SPA2 .
  • the second pattern BNP2 may have a substantially vertical symmetric shape with respect to the emission area EA.
  • the present invention is not limited thereto.
  • the second pattern BNP2 may not extend to the second isolation area SPA2 , and a non-emission area NEA between the light emitting area EA and the second isolation area SPA2 . It may be cut off or removed from within.
  • the alignment electrodes ALE may be provided or disposed in at least the light emitting area EA, and may be spaced apart from each other in the first direction DR1 in the light emitting area EA, and may be respectively disposed in the second direction DR2 . ) can be extended along The alignment electrodes ALE may extend from the light emitting area EA to the isolation area SPA through the non-emission area NEA, and may be cut off or removed from the isolation area SPA.
  • each of the first to fourth alignment electrodes ALE1 to ALE4 may extend from the emission area EA to the first and second separation areas SPA1 and SPA2, and the first and second They may be separated from the alignment electrodes ALE of the adjacent pixel PXL by being cut off or removed from the two separation areas SPA1 and SPA2 .
  • at least one of the alignment electrodes ALE, for example, the second alignment electrode ALE2 is not cut off or removed from the separation area SPA and is connected to the second alignment electrode ALE2 of the adjacent pixel PXL. They may be connected integrally.
  • One and the other of the alignment electrodes ALE may be electrically connected to the pixel circuit PXC and/or a predetermined power line through each contact unit CNT.
  • the first alignment electrode ALE1 may be electrically connected to the pixel circuit PXC and/or the first power line PL1 through the first contact portion CNT1
  • the second alignment electrode ALE2 may be electrically connected to the first alignment electrode ALE2 .
  • each of the contact portions CNT may be formed in the separation area SPA, but is not limited thereto.
  • the first and/or second contact parts CNT1 and CNT2 are formed in the separation area SPA (eg, the first separation area SPA1 ) as shown in FIG. 4A , or in FIG. 4B . As shown in , it may be formed in the non-emission area NEA.
  • each alignment electrode ALE may be electrically connected to any one pixel electrode ELT through each contact hole CH.
  • the alignment electrodes ALE may be electrically connected to different pixel electrodes ELT.
  • the first alignment electrode ALE1 may be electrically connected to the first pixel electrode ELT1 through the first contact hole CH1
  • the second alignment electrode ALE2 may be connected to the second contact hole CH2 .
  • the third alignment electrode ALE3 may be electrically connected to the third pixel electrode ELT3 through the third contact hole CH3
  • the fourth alignment electrode ALE4 may be connected to the fifth alignment electrode ALE4 through the fourth contact hole CH4 . It may be electrically connected to the pixel electrode ELT5 .
  • the contact holes CH for connecting the alignment electrodes ALE to each of the pixel electrodes ELT may be provided or disposed in the separation area SPA.
  • the contact holes CH cover the alignment electrodes ALE or have at least one insulating layer overlapping the alignment electrodes ALE (eg, the first insulating layer of FIGS. 5A to 5E and 6 ). It may be formed on the insulating layer INS1 ), and may be formed on the isolation area SPA instead of the light emitting area EA.
  • the alignment electrodes ALE may be completely covered by the insulating layer or completely overlap the insulating layer in the emission area EA, and are exposed by the contact holes CH formed in the insulating layer in the separation area SPA. It may be electrically connected to each of the pixel electrodes ELT through the contact holes CH.
  • Each alignment electrode ALE may be positioned on any one pattern BNP.
  • the first alignment electrode ALE1 is positioned on one area of the first pattern BNP1
  • the second and third alignment electrodes ALE2 and ALE3 are different areas of the second pattern BNP2 .
  • the fourth alignment electrode ALE4 may be positioned on one region of the third pattern BNP3.
  • the third alignment electrode ALE3 is positioned between the first and second alignment electrodes ALE1 and ALE2
  • the third alignment electrode ALE3 is a left region of the second pattern BNP2 .
  • the second alignment electrode ALE2 may be located in a right region of the second pattern BNP2 .
  • Each alignment electrode ALE may have a uniform width (or a substantially uniform width) in the emission area EA.
  • each of the first, second, third and fourth alignment electrodes ALE1 , ALE2 , ALE3 , and ALE4 has a straight pattern shape having a constant width in the light emitting area EA (or , a substantially straight pattern shape).
  • the alignment electrodes ALE may have the same or similar widths, or different widths.
  • Each of the alignment electrodes ALE may be continuously formed in the light emitting area EA in the second direction DR2 .
  • each alignment electrode ALE may extend along the second direction DR2 so as not to be cut off or removed in the light emitting area EA.
  • a pair of adjacent alignment electrodes ALE may receive different signals in an alignment step of the light emitting elements LD, and may be spaced apart from each other at uniform intervals in the light emitting area EA.
  • each pair of alignment electrodes ALE may be spaced apart from each other by the same distance.
  • the first alignment electrode ALE1 , the third alignment electrode ALE3 , the second alignment electrode ALE2 , and the fourth alignment electrode ALE4 are formed along the first direction DR1 .
  • the first and third alignment electrodes ALE1 and ALE3 form a pair to receive different alignment signals
  • the second and fourth alignment electrodes ALE2 and ALE4 form a pair Different alignment signals may be supplied.
  • the first and third alignment electrodes ALE1 and ALE3 may be spaced apart from each other by a first distance d1 along the first direction DR1
  • the second and third alignment electrodes ALE1 and ALE3 may be spaced apart from each other at regular intervals.
  • the fourth alignment electrodes ALE2 and ALE4 may also be spaced apart from each other at a predetermined distance by a first distance d1 along the first direction DR1 .
  • the second and third alignment electrodes ALE2 and ALE3 may receive the same signal in the alignment step of the light emitting devices LD.
  • the second and third alignment electrodes ALE2 and ALE3 may be spaced apart from each other by a distance equal to or different from the first distance d1 .
  • the second and third alignment electrodes ALE2 and ALE3 may be integrally or non-integrally connected to each other in the alignment step of the light emitting devices LD.
  • Each of the alignment electrodes ALE may or may not have a curved portion in the non-emission area NEA and/or the separation area SPA, and the shape and/or size in the area other than the light-emitting area EA is specially selected. not limited For example, the shape and/or size of the alignment electrodes ALE may be variously changed in the non-emission area NEA and/or the separation area SPA.
  • Each of the light emitting devices LD may be aligned between a pair of patterns BNP, and may be electrically connected between a pair of pixel electrodes ELT, respectively.
  • each of the first light emitting devices LD1 is aligned between the first and second patterns BNP1 and BNP2 and electrically connected between the first and third pixel electrodes ELT1 and ELT3 and each second light emitting device LD2 may be aligned between the first and second patterns BNP1 and BNP2 and electrically connected between the third and fourth pixel electrodes ELT3 and ELT4.
  • each of the first light emitting devices LD1 may be aligned or disposed at an upper end of the region between the first and second patterns BNP1 and BNP2 , and the first end of the first light emitting device LD1 .
  • the EP1 and the second end EP2 may be electrically connected to the first pixel electrode ELT1 and the third pixel electrode ELT3 , respectively.
  • Each of the second light emitting devices LD2 may be aligned or disposed in a lower area among the areas between the first and second patterns BNP1 and BNP2 , and the first end EP1 of the second light emitting device LD2 .
  • the second end EP2 may be electrically connected to the third pixel electrode ELT3 and the fourth pixel electrode ELT4, respectively.
  • each of the third light emitting devices LD3 is aligned between the second and third patterns BNP2 and BNP3 and electrically connected between the fourth and fifth pixel electrodes ELT4 and ELT5 and , each of the fourth light emitting devices LD4 may be aligned between the second and third patterns BNP2 and BNP3 to be electrically connected between the second and fifth pixel electrodes ELT2 and ELT5 .
  • each of the third light emitting devices LD3 may be aligned or disposed in a lower region among the regions between the second and third patterns BNP2 and BNP3 , and the first end of the third light emitting device LD3 .
  • EP1 and the second end EP2 may be electrically connected to the fourth pixel electrode ELT4 and the fifth pixel electrode ELT5, respectively.
  • Each of the fourth light emitting devices LD4 may be aligned or disposed in an upper region among the regions between the second and third patterns BNP2 and BNP3 , and the first end EP1 of the fourth light emitting device LD4 .
  • the second end EP2 may be electrically connected to the fifth pixel electrode ELT5 and the second pixel electrode ELT2, respectively.
  • the first light emitting devices LD1 may be disposed in the upper left area of the light emitting area EA, and the second light emitting devices LD2 may be disposed in the lower left area of the light emitting area EA.
  • the third light emitting devices LD3 may be disposed in the lower right area of the light emitting area EA, and the fourth light emitting devices LD4 may be disposed at the upper right area of the light emitting area EA.
  • the arrangement and/or connection structure of the light emitting elements LD may be variously changed according to the structure of the light emitting unit EMU and/or the number of series stages.
  • the pixel electrodes ELT may be provided or disposed in at least the light emitting area EA, and may be provided or disposed at positions corresponding to the at least one alignment electrode ALE and the light emitting device LD, respectively.
  • each pixel electrode ELT may overlap each alignment electrode(s) ALE and each light emitting element(s) LD such that the alignment electrode(s) ALE and the light emitting element(s) ) (LD) and may be electrically connected to at least the light emitting element(s) LD.
  • each pixel electrode ELT may be electrically connected to one end of at least one light emitting device LD in the light emitting area EA.
  • the first pixel electrode ELT1 may be formed or disposed on the first area (eg, the upper area) of the first alignment electrode ALE1 and the first ends EP1 of the first light emitting devices LD1 . and may be electrically connected to the first ends EP1 of the first light emitting devices LD1 .
  • the first pixel electrode ELT1 may be electrically connected to the first ends EP1 of the first light emitting devices LD1 in the emission area EA.
  • the second pixel electrode ELT2 may be formed or disposed on a first area (eg, an upper area) of the second alignment electrode ALE2 and second ends EP2 of the fourth light emitting devices LD4 . and may be electrically connected to the second ends EP2 of the fourth light emitting devices LD4 .
  • the second pixel electrode ELT2 may be electrically connected to the second ends EP2 of the fourth light emitting elements LD4 in the emission area EA.
  • the second pixel electrode ELT2 may be electrically connected to the first, second, and third light emitting devices LD1 , LD2 and LD3 via at least one other pixel electrode ELT and/or the light emitting device LD.
  • the second pixel electrode ELT2 includes the third pixel electrode ELT3 , the second light emitting device LD2 , the fourth pixel electrode ELT4 , the third light emitting device LD3 , and the fifth pixel electrode ELT5 .
  • it may be electrically connected to the second ends EP2 of the first light emitting devices LD1 via the fourth light emitting device LD4.
  • the third pixel electrode ELT3 may be formed or disposed on the first area (eg, the upper area) of the third alignment electrode ALE3 and the second ends EP2 of the first light emitting devices LD1 . and may be electrically connected to the second ends EP2 of the first light emitting devices LD1 .
  • the third pixel electrode ELT3 may be formed or disposed on the second area (eg, the lower area) of the first alignment electrode ALE1 and the first ends EP1 of the second light emitting devices LD2 . and may be electrically connected to the first ends EP1 of the second light emitting devices LD2 .
  • the third pixel electrode ELT3 may include the second ends EP2 of the first light emitting devices LD1 and the first ends LD2 of the second light emitting devices LD2 in the light emitting area EA. EP1) can be electrically connected.
  • the third pixel electrode ELT3 may have a curved shape (or a substantially curved shape).
  • a region in which at least one first light emitting element LD1 may be arranged or disposed and a region in which at least one second light emitting element LD2 may be arranged or disposed At the boundary of it may have a substantially bent or bent structure.
  • the third pixel electrode ELT3 is positioned between the first and second pixel electrodes ELT1 and ELT2 and is disposed between the first and second pixel electrodes ELT1 and ELT2 through the light emitting devices LD. can be electrically connected to.
  • the third pixel electrode ELT3 may be electrically connected to the first pixel electrode ELT1 through at least one first light emitting element LD1 , and may include at least one second, third and/or second pixel electrode ELT1 . It may be electrically connected to the second pixel electrode ELT2 through four light emitting elements LD2 , LD3 , and LD4 .
  • the fourth pixel electrode ELT4 may be formed or disposed on the second area (eg, the lower area) of the third alignment electrode ALE3 and the second ends EP2 of the second light emitting devices LD2 . and may be electrically connected to the second ends EP2 of the second light emitting devices LD2 .
  • the fourth pixel electrode ELT4 may be formed or disposed on the first area (eg, the lower area) of the fourth alignment electrode ALE4 and the first ends EP1 of the third light emitting devices LD3 . and may be electrically connected to the first ends EP1 of the third light emitting devices LD3 .
  • the fourth pixel electrode ELT4 may include second ends EP2 of the second light emitting devices LD2 and first ends LD3 of the third light emitting devices LD3 in the light emitting area EA. EP1) can be electrically connected.
  • the fourth pixel electrode ELT4 may have a curved shape.
  • an area in which at least one second light emitting element LD2 may be arranged or disposed and an area in which at least one third light emitting element LD3 may be arranged or disposed may have a substantially bent or bent structure at or around the boundary of the .
  • the fourth pixel electrode ELT4 may not extend to the separation area SPA and may be formed inside the light emitting area EA (eg, only inside the light emitting area EA).
  • the present invention is not limited thereto.
  • the fourth pixel electrode ELT4 may be electrically connected between the first and second pixel electrodes ELT1 and ELT2 through the light emitting devices LD.
  • the fourth pixel electrode ELT4 may be electrically connected to the first pixel electrode ELT1 through at least one first and/or second light emitting elements LD1 and LD2, and may include at least one first pixel electrode ELT4. It may be electrically connected to the second pixel electrode ELT2 through the third and/or fourth light emitting elements LD3 and LD4.
  • the fifth pixel electrode ELT5 may be formed or disposed on the second area (eg, the lower area) of the second alignment electrode ALE2 and the second ends EP2 of the third light emitting elements LD3 . and may be electrically connected to the second ends EP2 of the third light emitting devices LD3 . Also, the fifth pixel electrode ELT5 is formed or disposed on the second area (eg, the upper area) of the fourth alignment electrode ALE4 and the first ends EP1 of the fourth light emitting devices LD4 . and may be electrically connected to the first ends EP1 of the fourth light emitting devices LD4 . For example, the fifth pixel electrode ELT5 may include second ends EP2 of the third light emitting devices LD3 and first ends LD4 of the fourth light emitting devices LD4 in the light emitting area EA. EP1) can be electrically connected.
  • the fifth pixel electrode ELT5 may have a curved shape.
  • an area in which at least one third light emitting element LD3 may be arranged or disposed and an area in which at least one fourth light emitting element LD4 may be arranged or disposed At the boundary of it may have a substantially bent or bent structure.
  • the fifth pixel electrode ELT5 may be electrically connected between the first and second pixel electrodes ELT1 and ELT2 through the light emitting devices LD.
  • the fifth pixel electrode ELT5 may be electrically connected to the first pixel electrode ELT1 through at least one of the first, second, and/or third light emitting devices LD1, LD2, and LD3, , may be electrically connected to the second pixel electrode ELT2 through at least one fourth light emitting element LD4 .
  • the at least one pixel electrode ELT may extend from the light emitting area EA to the isolation area SPA through the non-emission area NEA, and in the isolation area SPA, each contact
  • Each of the holes CH may be electrically connected to any one alignment electrode ALE.
  • the first, second, third, and fifth pixel electrodes ELT1 , ELT2 , ELT3 , and ELT5 may extend from the emission area EA to the first separation area SPA1 .
  • the first pixel electrode ELT1 may be electrically connected to the first alignment electrode ALE1 through the first contact hole CH1
  • the second pixel electrode ELT2 may be connected to the second It may be electrically connected to the second alignment electrode ALE2 through the contact hole CH2
  • the third pixel electrode ELT3 may be electrically connected to the third alignment electrode ALE3 through the third contact hole CH3
  • the fifth pixel electrode ELT5 may It may be electrically connected to the fourth alignment electrode ALE4 through the fourth contact hole CH4 .
  • FIGS. 4A and 4B illustrate embodiments in which all of the first, second, third, and fifth pixel electrodes ELT1 , ELT2 , ELT3 , and ELT5 extend to the first separation area SPA1 , but the present invention This is not limited thereto.
  • At least one of the first, second, third, and fifth pixel electrodes ELT1, ELT2, ELT3, and ELT5 may extend to the first separation area SPA1
  • the first separation area SPA1 may be electrically connected to each alignment electrode ALE, and the remaining electrodes of the first, second, third, and fifth pixel electrodes ELT1, ELT2, ELT3, and ELT5 are It may extend to the second isolation area SPA2 and may be electrically connected to each alignment electrode ALE in the second isolation area SPA2 .
  • the light emitting devices LD aligned or disposed between the alignment electrodes ALE and/or patterns BNP corresponding thereto can be connected in a desired shape using the pixel electrodes ELT.
  • the first light emitting elements LD1 , the second light emitting elements LD2 , the third light emitting elements LD3 , and the fourth light emitting elements LD4 are sequentially formed using the pixel electrodes ELT. can be electrically connected in series.
  • the light emitting devices LD may be aligned so that a greater number (or ratio) of the light emitting devices LD are aligned in a specific direction. Also, by using the pixel electrodes ELT, it is possible to connect the light emitting devices LD according to the alignment direction of the plurality of light emitting devices LD. Accordingly, the utilization rate of the light emitting devices LD may be increased and the light efficiency of the pixel PXL may be improved.
  • each pixel electrode ELT may be formed or directly formed on the first or second ends EP1 and EP2 of the adjacent light emitting devices LD, and the light emitting devices LD It may be connected to the first or second ends EP1 and EP2 of the LD.
  • the pixel electrodes ELT and the alignment electrodes ALE may be electrically connected to the outside of the emission area EA (eg, the separation area SPA) through respective contact holes CH.
  • the aligning step of the light emitting elements LD the light emitting area to which the light emitting elements LD are supplied and aligned to form a more uniform electric field in the light emitting area EA and prevent separation of the light emitting elements LD
  • the contact holes CH may be formed while avoiding the EA.
  • the bank BNK may be provided or disposed in the non-emission area NEA to surround the light emitting area EA and the separation area SPA.
  • the bank BNK includes an outer portion of each pixel area PXA and/or an adjacent pixel area to include the openings OPA corresponding to the emission areas EA and the separation areas SPA of the pixels PXL. It may be provided or disposed between the PXA.
  • the bank BNK includes, in each pixel area PXA, a first opening OPA1 corresponding to the emission area EA, a second opening OPA2 corresponding to the first separation area SPA1, and a third opening OPA3 corresponding to the second separation area SPA2 .
  • the bank BNK defines each light emitting area EA to which the light emitting elements LD are to be supplied (or to be supplied) in the step of supplying the light emitting elements LD to each pixel PXL. It is possible to form a dam structure that For example, each light emitting area EA may be partitioned by a bank BNK to supply a desired type and/or amount of light emitting device ink to the light emitting area EA.
  • the bank BNK may include at least one light blocking and/or reflective material, thereby preventing light leakage between adjacent pixels PXL.
  • the bank BNK may include at least one black matrix material and/or a color filter material.
  • the bank BNK may be formed in a black opaque pattern capable of blocking light transmission.
  • a reflective film (not shown) may be formed on a surface (eg, a sidewall) of the bank BNK to increase the optical efficiency of each pixel PXL.
  • the bank BNK may be formed on a layer different from that of the patterns BNP through a process separate from the process of forming the patterns BNP.
  • the bank BNK may be formed on the insulating layer provided or disposed on the patterns BNP and the alignment electrodes ALE (eg, the first insulating layer INS1 of FIGS. 5A and 5B ).
  • the bank BNK may be provided or disposed on the same layer as the patterns BNP or may be provided or disposed on a different layer, and may be formed simultaneously with the patterns BNP or sequentially.
  • the positions and/or the formation order of the bank BNK and the patterns BNP are not particularly limited.
  • the bank BNK and the patterns BNP may be formed integrally with or separated from each other.
  • patterns BNP may be formed first on one surface of the base layer BSL.
  • the alignment electrodes ALE and the bank BNK may be sequentially formed on one surface of the base layer BSL on which the patterns BNP may be formed.
  • the alignment electrodes ALE may be formed first on one surface of the base layer BSL.
  • the patterns BNP and the bank BNK may be simultaneously or sequentially formed on one surface of the base layer BSL on which the alignment electrodes ALE may be formed.
  • the patterns BNP and the bank BNK may be formed first on one surface of the base layer BSL.
  • Alignment electrodes ALE may be formed on one surface of the base layer BSL on which the patterns BNP and the bank BNK may be formed.
  • the patterns BNP and the bank BNK may be formed to be connected to each other or not to be connected to each other.
  • the patterns BNP and the bank BNK may be integral with each other such that the lower surfaces thereof are connected to each other.
  • the patterns BNP and the bank BNK may be formed so as not to be connected to each other.
  • the patterns BNP and the bank BNK may be simultaneously formed on the same layer, and each may be separated from each other while having an independent pattern.
  • FIGS. 5A to 5E and 6 are cross-sectional views each illustrating a pixel PXL according to an exemplary embodiment of the present invention.
  • FIGS. 5A to 5E show different embodiments of cross-sections of the pixel PXL taken along line I to I′ in FIG. 4A
  • FIG. 6 is a pixel (PXL) taken along line II to II′ in FIG. 4A. An example of a cross-section of PXL) is shown.
  • FIG. 5A and 5B illustrate different embodiments in relation to the forming step of the pixel electrodes ELT (or the corresponding mutual positions of the pixel electrodes ELT) and the presence or absence of the third insulating layer INS3. indicates.
  • FIG. 5A discloses an embodiment in which some of the pixel electrodes ELT and the third insulating layer INS3 are first formed, and then the remaining pixel electrodes ELT are formed.
  • FIG. 5B the pixel electrodes ELT are formed.
  • 5C to 5E show changes to the embodiments of FIGS. 5A and 5B with respect to the positions, formation order and/or shapes of the patterns BNP, the alignment electrodes ALE and/or the bank BNK.
  • FIG. 5A to 5E as an example of circuit elements that may be disposed on the circuit layer PCL, an arbitrary transistor M not including the lower metal layer BML (eg, the second example of FIGS. 3A to 3C ) is shown in FIGS. Transistor M2) is shown.
  • FIG. 6 illustrates an embodiment of a cross-section of a pixel PXL including contact portions CNT and contact holes CH.
  • circuit elements that may be disposed on the circuit layer PCL, it is electrically connected to the first alignment electrode ALE1 through the first contact portion CNT1 and the bridge pattern BRP and the lower metal layer ( A transistor M (for example, the first transistor M1 of FIGS. 3A to 3C ) including a BML) is shown, and as an example of a wiring that may be disposed in the circuit layer PCL, the second contact A second power line PL2 electrically connected to the second alignment electrode ALE2 through the part CNT2 will be illustrated.
  • the circuit layer PCL is disposed on one surface of the base layer BSL to overlap each other. ) and a display layer (DPL).
  • the display area DA may include a circuit layer PCL disposed on one surface of the base layer BSL and a display layer DPL disposed on the circuit layer PCL.
  • the mutual positions of the circuit layer PCL and the display layer DPL on the base layer BSL may vary according to exemplary embodiments.
  • circuit elements eg, the transistors M and the storage capacitor Cst
  • Various wirings to be connected may be disposed.
  • the alignment electrodes ALE, the light emitting elements LD, and/or the pixel electrodes ELT forming the light emitting unit EMU of the corresponding pixel PXL are provided. ) can be placed.
  • the circuit layer PCL may include insulating layers in addition to circuit elements and wirings.
  • the circuit layer PCL may include a buffer layer BFL, a gate insulating layer GI, a first interlayer insulating layer ILD1, a second interlayer insulating layer ILD2, and a buffer layer BFL sequentially stacked on one surface of the base layer BSL. / or a passivation film (PSV) may be included.
  • PSV passivation film
  • the circuit layer PCL may further optionally include a first conductive layer including a lower metal layer BML disposed under at least some of the transistors M (eg, the first transistor M1 ).
  • the first conductive layer is disposed between the base layer BSL and the buffer layer BFL, and includes a gate electrode GE of at least one transistor M (eg, the first transistor M1 ), and / or may include a lower metal layer BML overlapping the semiconductor pattern SCP.
  • the lower metal layer BML may be electrically connected to one electrode of the corresponding transistor M.
  • the lower metal layer BML may be electrically connected to a source electrode (or a drain electrode) of the first transistor M1 .
  • a buffer layer BFL may be disposed on one surface of the base layer BSL on which the first conductive layer may be selectively formed.
  • the buffer layer BFL may prevent impurities from diffusing into each circuit element.
  • a semiconductor layer may be disposed on the buffer layer BFL.
  • the semiconductor layer may include a semiconductor pattern SCP of each transistor M.
  • the semiconductor pattern SCP may include a channel region overlapping the gate electrode GE, and first and second conductive regions (eg, source and drain regions) disposed on both sides of the channel region.
  • a gate insulating layer GI may be disposed on the semiconductor layer.
  • a second conductive layer may be disposed on the gate insulating layer GI.
  • the second conductive layer may include the gate electrode GE of each transistor M.
  • the second conductive layer may further include one electrode of the storage capacitor Cst and/or a predetermined wiring.
  • a first interlayer insulating layer ILD1 may be disposed on the second conductive layer.
  • a third conductive layer may be disposed on the first interlayer insulating layer ILD1 .
  • the third conductive layer may include first and second transistor electrodes TE1 and TE2 of each transistor M.
  • the first and second transistor electrodes TE1 and TE2 may be source and drain electrodes.
  • the third conductive layer may further include one electrode of the storage capacitor Cst and/or a predetermined wiring.
  • a second interlayer insulating layer ILD2 may be disposed on the third conductive layer.
  • a fourth conductive layer may be disposed on the second interlayer insulating layer ILD2 .
  • the fourth conductive layer includes a bridge pattern BRP electrically connecting the circuit layer PCL and the display layer DPL and/or a predetermined wiring (eg, the first power line PL1 and/or the second power line). (PL2)).
  • the bridge pattern BRP may be electrically connected to the first alignment electrode ALE1 and/or the first pixel electrode ELT1 of each light emitting unit EMU through the first contact unit CNT1 .
  • the second power line PL2 may be electrically connected to the second alignment electrode ALE2 and/or the second pixel electrode ELT2 of each light emitting unit EMU through the second contact unit CNT2 .
  • Each of the first and second contact portions CNT1 and CNT2 may be formed as a via hole and/or a contact hole formed in the passivation layer PSV.
  • the fourth conductive layer may be omitted.
  • the bridge pattern BRP may or may not be provided, and the first alignment electrode ALE1 may be electrically connected to a predetermined circuit element through the first contact portion CNT1 .
  • the first alignment electrode ALE1 is electrically connected to the first transistor electrode TE1 (or the second transistor electrode TE2) of the first transistor M1 through the first contact portion CNT1 or It can be directly electrically connected.
  • the second interlayer insulating layer ILD2 may be selectively provided or disposed.
  • the second interlayer insulating layer ILD2 is also omitted to form the passivation layer PSV directly on the third conductive layer, or even if the fourth conductive layer is omitted, the third conductive layer A second interlayer insulating layer ILD2 and a passivation layer PSV may be sequentially formed thereon.
  • each of the first and second power lines PL1 and PL2 is a first conductive layer, a second conductive layer, or a third conductive layer can be provided on
  • the first and/or second power lines PL1 and PL2 may be connected to the first to third conductive layers (fourth conductive layers).
  • the layers are provided or disposed, it may include multi-layered wirings provided or disposed on at least two of the first to fourth conductive layers).
  • a passivation layer PSV may be disposed on the fourth conductive layer.
  • the passivation layer PSV may include at least an organic insulating layer and may substantially planarize the surface of the circuit layer PCL.
  • a display layer DPL may be disposed on the passivation layer PSV.
  • the display layer DPL may include the light emitting unit EMU of each pixel PXL.
  • the display layer DPL may include the alignment electrodes ALE of each pixel PXL, the light emitting devices LD aligned or disposed between the alignment electrodes ALE, and the light emitting devices It may include pixel electrodes ELT electrically connected to LD.
  • at least some of the pixel electrodes ELT may be electrically connected to different alignment electrodes ALE through respective contact holes CH formed in the first insulating layer INS1 .
  • the display layer DPL may include patterns BNP disposed under the alignment electrodes ALE and a first insulating layer INS1 disposed over the alignment electrodes ALE.
  • the display layer DPL may include patterns BNP disposed under one area of the alignment electrodes ALE so as to protrude one area of each of the alignment electrodes ALE in an upper direction, and at least light emission.
  • the display layer DPL may further include at least one conductive layer and/or an insulating layer.
  • the display layer DPL may include patterns BNP, alignment electrodes ALE, a first insulating layer INS1 , which may be sequentially disposed and/or formed on the circuit layer PCL. It may include light emitting devices LD, a second insulating layer INS2 , and pixel electrodes ELT.
  • the display layer DPL may selectively include a third insulating layer INS3 .
  • a pair of pixel electrodes ELT (eg, first and third pixel electrodes) facing each other with each light emitting device LD interposed therebetween.
  • the pixels ELT1 and ELT3 or the second and fifth pixel electrodes ELT2 and ELT5 may be formed on different layers, and a third insulating layer INS3 may be disposed between the pair of pixel electrodes ELT. ) may be provided or placed.
  • the third insulating layer INS3 may be provided or disposed to cover (or overlap) any one of the pair of pixel electrodes ELT.
  • the third insulating layer INS3 may be formed or disposed on the first, second, and fourth pixel electrodes ELT1 , ELT2 , and ELT4 , and may be disposed on one end of the third insulating layer INS3 .
  • the third and fifth pixel electrodes ELT3 and ELT5 may be formed or disposed.
  • a pair of pixel electrodes ELT facing each other with each light emitting device LD interposed therebetween may be formed or disposed on the same layer.
  • the pixel electrodes ELT of each pixel PXL may be simultaneously formed or disposed on the same layer.
  • the third insulating layer INS3 may be omitted.
  • the patterns BNP may be disposed on one surface of the base layer BSL on which the circuit layer PCL may be formed.
  • the patterns BNP may be provided or disposed on the passivation layer PSV.
  • the patterns BNP may protrude in the height direction (eg, the third direction DR3 ) of the pixel PXL on one surface of the base layer BSL. Accordingly, one region of the alignment electrodes ALE disposed on the patterns BNP may protrude upward.
  • the patterns BNP may include an insulating material including at least one inorganic material and/or an organic material.
  • the patterns BNP may include at least one inorganic layer that may include various inorganic insulating materials including silicon nitride (SiN x ), silicon oxide (SiO x ), or silicon oxynitride (SiO x N y ).
  • the patterns BNP include at least one organic layer including various types of organic insulating materials including a photoresist material, or a single layer or multiple layers including organic and/or inorganic materials in combination. It may also be formed of a layer of insulator.
  • a reflective wall structure may be formed or disposed around the light emitting devices LD by the patterns BNP and the alignment electrodes ALE disposed thereon.
  • the alignment electrodes ALE include a reflective electrode layer
  • light emitted through the first and second ends EP1 and EP2 of the light emitting devices LD is reflected by the reflective electrode layer, each Light may be emitted in an upper direction of the pixel PXL.
  • the patterns BNP may have various shapes.
  • the patterns BNP may be formed to have an inclined surface inclined at an angle of a predetermined range with respect to the base layer BSL as shown in FIGS. 5A to 5E and 6 .
  • the patterns BNP may have sidewalls such as a curved surface or a stepped shape.
  • the at least one pattern BNP may have a substantially semicircular or semi-elliptical cross-section.
  • Conductive layers (or electrodes) and/or insulating layers disposed on the patterns BNP may have a surface profile corresponding to the patterns BNP.
  • Alignment electrodes ALE may be disposed on the patterns BNP.
  • the alignment electrodes ALE may be disposed to be spaced apart from each other in each light emitting area EA.
  • each alignment electrode ALE may have a pattern separated for each pixel PXL or a pattern commonly connected to the pixels PXL.
  • each of the first to fourth alignment electrodes ALE1 to ALE4 has both ends of the separation area SPA located at the outer portion of the corresponding pixel area PXA and/or between the adjacent pixel areas PXA. It can have an independent pattern that is cut off or removed.
  • the at least one alignment electrode eg, the first alignment electrode ALE1
  • the second alignment electrode ALE2 extends along the first direction DR1 or the second direction DR2, so that another pixel PXL is adjacent in the first direction DR1 or the second direction DR2.
  • a predetermined alignment electrode eg, the second alignment electrode ALE2 of the neighboring pixel PXL.
  • Each alignment electrode ALE may have conductivity by including at least one conductive material.
  • the alignment electrodes ALE may include conductive materials that may be the same as or different from each other.
  • Each alignment electrode ALE may be formed of a single layer or a multilayer.
  • a first insulating layer INS1 may be disposed on one surface of the base layer BSL including the alignment electrodes ALE.
  • the first insulating layer INS1 may be interposed between the alignment electrodes ALE and the pixel electrodes ELT.
  • the first insulating layer INS1 may be formed or disposed to completely cover the alignment electrodes ALE or to completely overlap the alignment electrodes ALE in the emission area EA.
  • the first insulating layer INS1 may have contact holes CH exposing one area of each of the alignment electrodes ALE in the isolation area SPA.
  • a bank BNK may be disposed on one surface of the base layer BSL including the first insulating layer INS1 .
  • the bank BNK may be provided or disposed in the non-emission area NEA to surround the light emitting area EA and the separation area SPA.
  • the bank BNK may be provided or disposed to overlap or not overlap the first and/or second contact parts CNT1 and CNT2 .
  • the bank BNK is formed not to cover the first and second contact parts CNT1 and CNT2 or overlap the first and second contact parts CNT1 and CNT2 as shown in FIG. 4A , or , may be formed to cover the first and second contact parts CNT1 and CNT2 or overlap the first and second contact parts CNT1 and CNT2 as shown in FIG. 4B .
  • the bank BNK may be provided or disposed so as not to overlap the contact holes CH. Accordingly, after the bank BNK is formed, the alignment electrodes ALE may be easily connected to each of the pixel electrodes ELT.
  • the bank BNK may include an insulating material including at least one inorganic material and/or an organic material.
  • the bank BNK may include a light blocking material or a color filter material, and may block light leakage between adjacent pixels PXL.
  • the bank BNK may include at least one material among materials constituting the patterns BNP, or may include a material different from that of the patterns BNP.
  • the bank BNK may have a hydrophobic surface.
  • the bank BNK by forming the bank BNK itself in a hydrophobic pattern using a hydrophobic material or by forming a hydrophobic film made of a hydrophobic material on the bank BNK, the bank BNK is formed to have a hydrophobic surface can do.
  • the bank BNK may be formed using a hydrophobic organic insulating material having a large contact angle, such as polyacrylate. In this case, it is possible to prevent the light emitting device ink including the light emitting devices LD from overflowing to the periphery of the light emitting area EA in the process of supplying the light emitting devices LD, and to reduce the supply area of the light emitting device ink. can be easily controlled.
  • the patterns BNP, the alignment electrodes ALE, the first insulating layer INS1 and the bank BNK are sequentially formed on one surface of the base layer BSL on which the circuit layer PCL is formed.
  • the structure of the pixel PXL is illustrated based on an exemplary embodiment that may be formed, the present invention is not limited thereto.
  • the alignment electrodes ALE are first formed on one surface of the base layer BSL on which the circuit layer PCL may be formed, and then the patterns BNP and the first insulating layer are formed. (INS1) and the bank (BNK) may be sequentially formed.
  • the patterns BNP and the bank BNK are formed in substantially the same layer as each other. it might be
  • the patterns BNP and the bank BNK may be formed simultaneously or sequentially. and may be formed to be connected to each other or not to be connected to each other.
  • the patterns BNP and the bank BNK may be formed separately from each other on the same layer, or may be formed simultaneously or sequentially.
  • the patterns BNP and the bank BNK are simultaneously formed on the same layer and may be formed to be connected to each other.
  • the bank BNK and the first and/or third patterns BNP1 and BNP3 may be integral with each other so that lower surfaces thereof are connected to each other.
  • the patterns BNP and the bank BNK may be formed using a halftone mask, but is not limited thereto.
  • the patterns BNP and/or the bank BNK and the passivation layer PSV may be integrated with each other.
  • the positions, formation order and/or shape of the patterns BNP, the alignment electrodes ALE, the first insulating layer INS1 and/or the bank BNK are not particularly limited, This may be variously changed according to the embodiment.
  • Light emitting devices LD may be supplied and arranged in each light emitting area EA.
  • the light emitting elements LD may be supplied to the light emitting area EA of each pixel PXL through an inkjet method, a slit coating method, or other various methods, and the alignment electrodes ALE (or , by applying a predetermined alignment signal (or alignment voltage) to each of the alignment lines before being separated into the alignment electrodes ALE), the light emitting elements LD are interposed between the alignment electrodes ALE.
  • the light emitting devices LD may be formed in a region (eg, first and second) between a pair of patterns BNP located below a pair of alignment electrodes ALE receiving different alignment signals. a region between the patterns BNP1 and BNP2 and a region between the second and third patterns BNP2 and BNP3).
  • At least some of the light emitting devices LD may include a pair of alignment electrodes (eg, first and second ends EP1 and EP2) adjacent to both ends (eg, first and second ends EP1 and EP2) in the longitudinal direction thereof.
  • ALE may be aligned horizontally or diagonally between the pair of alignment electrodes ALE so as not to overlap or overlap with each other. Both ends of the light emitting elements LD may be electrically connected to respective pixel electrodes ELT.
  • a second insulating layer INS2 may be disposed on one region of the light emitting devices LD.
  • the second insulating layer INS2 may be locally disposed on one region of each of the light emitting devices LD to expose the first and second ends EP1 and EP2 of each of the light emitting devices LD. .
  • Both ends, for example, the first and second ends EP1 and EP2 of the light emitting devices LD that are covered by the second insulating layer INS2 or do not overlap the second insulating layer INS2 are, respectively may be electrically connected to the pixel electrodes ELT of .
  • the second insulating layer INS2 may be omitted.
  • one end of each of the pixel electrodes ELT may be disposed on or directly disposed on the upper surface of the adjacent light emitting devices LD.
  • the third insulating layer INS3 may be disposed to cover or overlap any one of the pair of pixel electrodes ELT disposed on the first and second ends EP1 and EP2 of the light emitting devices LD.
  • the second and/or third insulating layers INS2 and INS3 are formed or disposed on the light emitting devices LD, between the first and second ends EP1 and EP2 of the light emitting devices LD electrical stability can be ensured.
  • a pair of adjacent pixel electrodes ELT may be stably separated by the second and/or third insulating layers INS2 and INS3 . Accordingly, it is possible to prevent a short defect from occurring between the first and second ends EP1 and EP2 of the light emitting devices LD.
  • the third insulating layer INS3 may or may not be provided.
  • the pixel electrodes ELT are disposed on the second and/or third insulating layers INS2 and INS3 and may be formed of various transparent conductive materials.
  • the pixel electrodes ELT may include indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide (ITZO), zinc oxide (ZnO), aluminum doped zinc oxide (AZO), gallium doped (GZO).
  • At least one insulating layer and/or a light conversion layer may be provided or disposed on the pixel electrodes ELT and/or the third insulating layer INS3 .
  • the patterns BNP, the pixel electrodes ELT, the first, second and/or third insulating layers INS1 , INS2 , and INS3 , the light emitting elements LD, and the pixel electrodes ELT And an insulating layer may be formed or disposed on the display area DA to cover (or overlap with) the top of the bank BNK.
  • the insulating layer may include a single layer or a multi-layered encapsulation layer.
  • at least one overcoat layer, a filler, and/or an upper substrate may be further disposed on the insulating layer.
  • a light conversion layer may be selectively provided or disposed on the light emitting unit EMU of each pixel PXL.
  • the light conversion layer may include a color conversion layer (or wavelength conversion layer) and/or a color filter layer corresponding to a predetermined color.
  • the light conversion layer is directly formed or disposed on the pixel electrodes ELT and/or the third insulating layer INS3 of each pixel PXL, or the pixel electrodes ELT and/or the third insulating layer INS3 may be formed or disposed on an insulating film covering
  • light conversion particles eg, light conversion particles for converting a color (or wavelength) of light emitted from the light emitting devices LD
  • quantum dots of a predetermined color quantum dots of a predetermined color
  • light scattering particles for increasing the utilization rate of light emitted from the light emitting devices LD
  • a light conversion layer including a color filter material of a predetermined color etc. or can be placed.
  • the light emitting area EA to which the light emitting devices LD are supplied and aligned may be formed to improve or optimize the alignment characteristics of the light emitting devices LD.
  • the light emitting devices LD are uniformly aligned between the alignment electrodes ALE and the light emitting devices LD are separated from the aligned positions.
  • the light emitting unit EMU may be formed.
  • each pattern BNP may have a uniform width and may extend continuously along the second direction DR2, and the patterns BNP may have a uniform interval ( Alternatively, they may be arranged or disposed at substantially uniform intervals).
  • each of the alignment electrodes ALE may have a uniform width and may extend continuously along the second direction DR2, and may include a pair of alignment signals applied with different alignment signals.
  • the alignment electrodes ALE (or a pair of alignment lines before being separated into the alignment electrodes ALE) may be spaced apart from each other at a uniform interval (or substantially uniform interval).
  • the first insulating layer INS1 may completely cover the alignment electrodes ALE in the light emitting area EA or may entirely overlap the alignment electrodes ALE, and may include each of the alignment electrodes ALE in the separation area SPA.
  • the alignment electrodes ALE may be partially exposed by the contact hole CH.
  • the contact holes CH are located in the separation area SPA, at least some of the pixel electrodes ELT, for example, the first, second, third, and fifth pixel electrodes ELT1, ELT2, ELT3, ELT5) may extend to the separation area SPA.
  • the first, second, third, and fifth pixel electrodes ELT1 , ELT2 , ELT3 , and ELT5 are connected to different alignment electrodes ALE through respective contact holes CH in the separation area SPA. may be electrically connected.
  • the alignment electrodes ALE or alignment lines
  • the light emitting unit EMU is formed to form a uniform electric field between the pair of alignment electrodes ALE, and in the light emitting area EA, the alignment electrodes ALE are formed by the first insulating layer INS1 .
  • ink including the light emitting devices LD (for example, light emitting device ink including at least one type of light emitting devices LD) is supplied to the light emitting area EA, and the alignment electrodes are
  • the light emitting devices LD may be aligned by forming an electric field between the ALEs. Accordingly, it is possible to prevent or minimize the flow of the light emitting device ink and to prevent or minimize the deviation of the light emitting devices LD from the aligned positions.
  • the light emitting devices LD may be more stably aligned in the light emitting area EA.
  • the light emitting characteristic and light efficiency of the pixel PXL may be improved by increasing the utilization rate of the light emitting devices LD supplied to the light emitting area EA.
  • FIG. 7A and 7B are enlarged views of region AR1 of FIG. 4A .
  • FIG. 7A illustrates an embodiment in which the conductive film residue RD is cut off or removed between the first pixel electrode ELT1 and the second pixel electrode ELT2
  • FIG. 7B illustrates the third pixel electrode ELT3 .
  • the fifth pixel electrode ELT5 the conductive layer residue RD is cut off or removed.
  • the first pixel electrode ELT1 and the second pixel electrode ELT2 may extend into the isolation area SPA (eg, the first isolation area SPA1), and the same process is performed. may be formed or disposed on the same layer in For example, after a conductive layer is entirely formed on one surface of the base layer BSL provided with the patterns BNP, the alignment electrodes ALE, the bank BNK, and the light emitting devices LD, a photo process is performed.
  • the first pixel electrode ELT1 and the second pixel electrode ELT2 (and/or the fourth pixel electrode ELT4 ) may be formed by patterning the conductive layer through the conductive layer.
  • the second pattern BNP2 overlaps the edge region of the bank BNK at the boundary between the non-emission area NEA and the separation area SPA. may be formed by extending to the separation area SPA.
  • the conductive layer residue RD is generated along the periphery of the bank BNK in the region between the first and second pixel electrodes ELT1 and ELT2 in the process of patterning the conductive layer, the conductive layer residue RD is The two patterns BNP2 and the bank BNK do not lead to an overlapping region (eg, AR2 region) and may be cut off or removed.
  • the residue RD of the conductive layer may be cut off or removed around and/or around a region where the second pattern BNP2 and the bank BNK overlap. Accordingly, the residue RD of the conductive layer may not overlap the second pattern BNP2 and may remain in the pixel PXL in the form of a conductive pattern having one end disconnected from the periphery of the second pattern BNP2. have.
  • the area where the second pattern BNP2 and the bank BNK overlap protrudes in the height direction of the base layer BSL compared to the remaining area, so that the pixel electrodes ELT
  • the conductive layer applied to form the second pattern BNP2 and the bank BNK may protrude upward in the overlapping region compared to the remaining regions. Therefore, in the process of etching the conductive layer by forming a mask such as a photoresist pattern on the conductive layer, the photoresist pattern is formed to have a relatively thin thickness in the region where the second pattern BNP2 and the bank BNK overlap.
  • the conductive layer may be sufficiently etched as desired.
  • the conductive layer residue RD is cut off or removed between the first pixel electrode ELT1 and the second pixel electrode ELT2 , and between the first and second pixel electrodes ELT1 and ELT2 . It is possible to prevent a short fault from occurring.
  • the second pattern BNP2 and the bank BNK may overlap in the area between the first pixel electrode ELT1 and the second pixel electrode ELT2. have. Accordingly, even when the conductive layer residue RD is generated during the formation of the first pixel electrode ELT1 and the second pixel electrode ELT2 , the conductive layer residue RD is formed between the first pixel electrode ELT1 and the second pixel electrode ELT1 . The area between the pixel electrodes ELT2 is cut off or removed. Accordingly, it is possible to prevent a short defect from occurring between the first and second pixel electrodes ELT1 and ELT2 .
  • the pixel PXL is formed in the form of at least one conductive pattern at the boundary between the non-emission area NEA and the separation area SPA and/or at the boundary between the non-light emission area NEA and the light emission area EA.
  • the remaining residue (RD) may be included.
  • Each conductive pattern is positioned between the first pixel electrode ELT1 and the second pixel electrode ELT2 and may extend along the boundary of the non-emission area NEA.
  • each conductive pattern may or may not be electrically connected to the first pixel electrode ELT1 or the second pixel electrode ELT2 .
  • one end of the at least one conductive pattern may be electrically connected to the first pixel electrode ELT1 or the second pixel electrode ELT2
  • the other end of the at least one conductive pattern may be connected to the second pattern BNP2 .
  • the third pixel electrode ELT3 and the fifth pixel electrode ELT5 may extend to the isolation area SPA (eg, the first isolation area SPA1 ) and are formed on the same layer in the same process. or may be placed.
  • the third pixel electrode ELT3 and the fifth pixel are formed or disposed on the entire surface of the base layer BSL provided with the third insulating layer INS3 and the like, and then the conductive layer is patterned through a photo process or the like.
  • An electrode ELT5 may be formed.
  • the second pattern BNP2 and the bank BNK may overlap each other. Accordingly, even if the conductive layer residue RD is generated along the periphery of the bank BNK during the patterning process of the conductive layer for forming the third pixel electrode ELT3 and the fifth pixel electrode ELT5, the residue of the conductive layer RD is cut off or removed from the region between the third pixel electrode ELT3 and the fifth pixel electrode ELT5 .
  • the second pattern BNP2 may be disposed to overlap the bank BNK. Accordingly, in the process of forming the pixel electrodes ELT, a conductive layer for forming the pixel electrodes ELT may be formed or disposed to be relatively high in the region corresponding to the right region of the third pixel electrode ELT3 .
  • a mask such as a photoresist pattern may be formed on the conductive layer to have a relatively thin thickness. Accordingly, in the region corresponding to the right region of the third pixel electrode ELT3 , the patterning process of the conductive layer is smoothly performed so that no residue is left.
  • the second pattern BNP2 may or may not be provided.
  • a conductive layer for forming the pixel electrodes ELT may be formed or disposed to be relatively low, so that a mask such as a photoresist pattern is relatively large on the conductive layer. It may be formed to a thickness. Accordingly, in the left region immediately adjacent to the fifth pixel electrode ELT5 , the conductive layer may be incompletely etched and a residue RD may remain.
  • the residue RD is It is not connected to the third pixel electrode ELT3 and is cut off or removed from a region (or a peripheral region thereof) that meets the second pattern BNP2 . Accordingly, the residue RD of the conductive layer is cut off or removed from the region between the third pixel electrode ELT3 and the fifth pixel electrode ELT5 . Accordingly, the third and fifth pixel electrodes ELT3 and ELT5 may be stably separated.
  • the pixel PXL is connected to the third pixel electrode ELT3 at the boundary between the non-emission area NEA and the separation area SPA and/or at the boundary between the non-emission area NEA and the light emission area EA.
  • a residue RD remaining in the form of at least one conductive pattern between the fifth pixel electrodes ELT5 may be included.
  • the at least one conductive pattern may be disposed between the third pixel electrode ELT3 and the fifth pixel electrode ELT5 and may extend along the boundary of the non-emission area NEA.
  • the at least one conductive pattern may or may not be electrically connected to the third pixel electrode ELT3 or the fifth pixel electrode ELT5 .
  • one end of the at least one conductive pattern may be electrically connected to the third pixel electrode ELT3 or the fifth pixel electrode ELT5
  • the other end of the at least one conductive pattern may be connected to the second pattern ( BNP2) can be cut off and floated.
  • the present invention provides for this. not limited
  • the pixel electrodes ELT may be simultaneously patterned and formed or disposed on the same layer. In this case, by arranging at least one pattern BNP to overlap an edge region of the bank BNK in a region between the adjacent pixel electrodes ELT, a short defect is prevented between the adjacent pixel electrodes ELT. can be prevented from occurring.
  • FIGS. 8 to 11 are plan views illustrating a pixel PXL according to an exemplary embodiment of the present invention, respectively.
  • FIGS. 8 to 11 show different modified embodiments of the pixel PXL according to the embodiment of FIG. 4A .
  • FIG. 12A and 12B are enlarged views of area AR1′ of FIG. 11 .
  • FIG. 12A illustrates an embodiment in which the conductive film residues RD and RD′ are cut off or removed between the first pixel electrode ELT1 and the second pixel electrode ELT2
  • FIG. 12B illustrates the third pixel
  • An exemplary embodiment in which the conductive layer residues RD and RD′ are cut off or removed between the electrode ELT3 and the fifth pixel electrode ELT5 will be described.
  • FIGS. 8 to 12B the same reference numerals are given to components similar to or identical to those of the above-described embodiments (eg, the embodiments of FIGS. 4A to 7B ), and detailed description thereof will be omitted. do it with
  • the configuration of the light emitting unit EMU may be changed by changing the design of the pixel electrodes ELT. For example, by changing the shape, position, number, and/or connection structure of the pixel electrodes ELT, the number of series stages forming the light emitting unit EMU may be changed.
  • the light emitting unit EMU having a two-stage series structure may be formed by changing the design of the pixel electrodes ELT.
  • the light emitting unit EMU having a single-stage series structure ie, a parallel structure
  • the structure of the light emitting unit EMU may be changed by variously changing the design of the pixel electrodes ELT.
  • the first pixel electrode ELT1 includes a first alignment electrode ALE1 and first light emitting devices LD1 aligned between the first and third alignment electrodes ALE1 and ALE3. may overlap with the first ends EP1 of the .
  • the first pixel electrode ELT1 may be electrically connected to the first alignment electrode ALE1 through the first contact hole CH1 , and may be directly connected to the first ends EP1 of the first light emitting elements LD1 . It may be in direct or indirect contact to be electrically connected to the first ends EP1 of the first light emitting elements LD1 .
  • the second pixel electrode ELT2 includes the second alignment electrode ALE2 and second ends LD2 of the second light emitting devices LD2 aligned between the second and fourth alignment electrodes ALE2 and ALE4. EP2) can be overlapped.
  • the second pixel electrode ELT2 may be electrically connected to the second alignment electrode ALE2 through the second contact hole CH2 , and may be directly connected to the second ends EP2 of the second light emitting elements LD2 . It may be in direct or indirect contact to be electrically connected to the second ends EP2 of the second light emitting elements LD2 .
  • the third pixel electrode ELT3 includes third and fourth alignment electrodes ALE3 and ALE4 , second ends EP2 of the first light emitting elements LD1 , and the second light emitting elements LD2 . It may overlap the first ends EP1 .
  • the third pixel electrode ELT3 may be electrically connected to the third and fourth alignment electrodes ALE3 and ALE4 through the third and fourth contact holes CH3 and CH4, and the first light emitting devices (
  • the second ends EP2 of the LD1 and the first ends EP1 of the second light emitting devices LD2 are in direct or indirect contact with the second ends EP2 of the first light emitting devices LD1 EP2) and the first ends EP1 of the second light emitting devices LD2 may be electrically connected.
  • the light emitting unit EMU having a two-stage series structure may be formed.
  • the first pixel electrode ELT1 may overlap the first and fourth alignment electrodes ALE1 and ALE4 and the first ends EP1 of the light emitting devices LD.
  • the first pixel electrode ELT1 may be electrically connected to the first and fourth alignment electrodes ALE1 and ALE4 through the first and fourth contact holes CH1 and CH4, and the light emitting devices LD. It may directly or indirectly contact the first ends EP1 of the light emitting devices LD to be electrically connected to the first ends EP1 of the light emitting devices LD.
  • the second pixel electrode ELT2 may overlap the second and third alignment electrodes ALE2 and ALE3 and the second ends EP2 of the light emitting elements LD.
  • the second pixel electrode ELT2 may be electrically connected to the second and third alignment electrodes ALE2 and ALE3 through the second and third contact holes CH2 and CH3 and the light emitting devices LD. It may directly or indirectly contact the second ends EP2 of the light emitting devices LD to be electrically connected to the second ends EP2 of the light emitting devices LD.
  • the light emitting unit EMU having a parallel structure may be formed.
  • the arrangement structure of the separation area SPA, the contact parts CNT, and/or the contact holes CH may be variously changed according to exemplary embodiments.
  • the separation area SPA may be positioned at the lower end of the light-emitting area EA with the non-emission area NEA interposed therebetween.
  • the bank BNK may include a second opening OPA2 ′ corresponding to the isolation area SPA, and the alignment electrodes ALE may be cut off or removed from the isolation area SPA.
  • the alignment electrodes ALE may be electrically connected to respective pixel electrodes ELT through respective contact holes CH in the separation area SPA, and as the positions of the contact holes CH change, The shapes of the alignment electrodes ALE and/or the pixel electrodes ELT may be changed.
  • the first, second, third, and fifth pixel electrodes ELT1 , ELT2 , ELT3 , and ELT5 extend to the separation area SPA through the non-emission area NEA under the emission area EA. and may be electrically connected to different alignment electrodes ALE through respective contact holes CH in the separation region.
  • the pixel electrodes ELT may have a structure that is substantially vertically symmetric (or vertically symmetric).
  • the positions of the first light emitting elements LD1 , the second light emitting elements LD2 , the third light emitting elements LD3 , and the fourth light emitting elements LD4 are different. can be changed.
  • the first light emitting devices LD1 , the second light emitting devices LD2 , the third light emitting devices LD3 , and the fourth light emitting devices LD4 rotate in a counterclockwise direction. While they may be arranged or disposed, in the embodiment of FIG. 10 , the first light emitting elements LD1 , the second light emitting elements LD2 , the third light emitting elements LD3 , and the fourth light emitting elements LD4 are It may be arranged or arranged in a clockwise direction.
  • the first alignment electrode ALE1 and the second alignment electrode ALE2 are respectively connected to the first power line PL1 (and/or the pixel circuit) through the respective contact portions CNT in the area positioned at the upper end of the light emitting area EA. (PXC)) and the second power line PL2 may be electrically connected.
  • the first alignment electrode ALE1 and the second alignment electrode ALE2 may include a first contact part CNT1 and a second contact part CNT2 in the non-emission area NEA located on the upper end of the emission area EA, respectively. ) may be electrically connected to the first power line PL1 and the second power line PL2, respectively.
  • the contact parts CNT and the contact holes CH are formed by dispersing them in different regions, autonomy in designing the pixel PXL can be increased.
  • the contact parts CNT and/or the contact holes CH Design constraints on the location and size of CH may be relaxed.
  • the first and third patterns BNP1 and BNP3 are formed from the light emitting area EA to the non-emission area ( NEA) to the separation area SPA.
  • the first and third patterns BNP1 and BNP3 may include a bank ( ) at the boundary between the non-emission area NEA and the separation area SPA and at the boundary between the non-emission area NEA and the light emitting area EA.
  • BNK may extend to the first separation area SPA1 so as to overlap upper and lower edge areas.
  • the at least one pattern BNP may be located outside the pixel electrodes ELT in the separation area SPA in the first direction DR1 .
  • one area of the first pattern BNP1 may be disposed outside the first pixel electrode ELT1 in the separation area SPA in the first direction DR1 .
  • the third pattern BNP3 may be bent to the right to be positioned outside the fifth pixel electrode ELT5 in the first direction DR1 in the separation area SPA.
  • a region (eg, region AR2′) in which the patterns BNP and the bank BNK overlap may be formed outside the pixel electrodes ELT. Accordingly, the conductive film residue RD′ is blocked from continuing in the outer direction of the pixel electrodes ELT, so that a short defect occurs between the pixel electrodes ELT along the edge of the separation area SPA. it can be prevented
  • FIGS. 13A to 13D are plan views illustrating a method of manufacturing a pixel PXL according to an exemplary embodiment.
  • FIGS. 13A to 13D sequentially illustrate a method of manufacturing the pixel PXL according to the embodiment of FIG. 4A .
  • 14 is a cross-sectional view illustrating an embodiment of a cross-section taken along line III to III' of FIG. 13C.
  • the patterns BNP, the alignment lines AL, the first insulating layer INS1, and the bank (BNK) can be formed or placed.
  • the alignment lines AL may be elements that are later separated into alignment electrodes ALE.
  • the alignment electrodes ALE may first be formed in the form of respective alignment lines AL.
  • the alignment electrodes ALE may be divided into groups in the entire display area DA, and the alignment electrodes ALE of each group may be divided into groups.
  • ALE may first be formed as an integrated alignment line AL.
  • a predetermined alignment signal may be applied to the alignment lines AL in the supply and alignment steps of the light emitting elements LD.
  • the first alignment electrodes ALE1 of the pixels PXL are first integrally formed in the form of the first alignment line AL1
  • the second and third alignment electrodes ALE1 of the pixels PXL are formed.
  • ALE2 and ALE3 are integrally formed in the form of the second alignment line AL2
  • the fourth alignment electrodes ALE4 of the pixels PXL are first integrally formed in the form of the third alignment line AL3 .
  • each light emitting area EA on the base layer BSL in which the patterns BNP, the alignment lines AL, the first insulating layer INS1, and the bank BNK may be formed.
  • the light emitting devices LD may be supplied to the light emitting devices LD, and predetermined alignment signals may be applied to the alignment lines AL to align the light emitting devices LD.
  • the light emitting elements LD may be supplied to each light emitting area EA through an inkjet method or the like.
  • the circuit layer PCL, the patterns BNP, the alignment lines AL, the first insulating layer INS1 and the bank BNK may be formed or disposed on the base layer BSL.
  • An inkjet head may be disposed, and light emitting device ink including desired types of light emitting devices LD may be supplied to each light emitting area EA.
  • each alignment signal is applied to each alignment line AL, thereby An electric field can be formed between them.
  • the first alignment signal, the second alignment signal, and the third alignment signal may be applied to the first alignment line AL1 , the second alignment line AL2 , and the third alignment line AL3 , respectively.
  • the light emitting devices LD may be aligned between the alignment lines AL.
  • the light emitting devices LD may be positioned in regions between the patterns BNP and may be aligned in a horizontal direction (eg, the first direction DR1 ) or an oblique direction.
  • the first and second alignment signals may be signals having different potentials and/or phases, thereby inducing alignment of the light emitting devices LD between the first and second alignment lines AL1 and AL2.
  • An electric field may be formed.
  • the second and third alignment signals may be signals having different potentials and/or phases, so that the light emitting devices LD are aligned between the second and third alignment lines AL2 and AL3.
  • the first and third alignment signals may be the same signal or different signals.
  • the first and third alignment lines AL1 and AL3 may be formed to be separated from each other.
  • the first and third alignment wires AL1 and AL3 are formed to be connected to each other to receive the same signal, or are formed to be separated from each other and receive the same signal. have.
  • alignment signals may be adjusted or a magnetic field may be formed.
  • alignment signals are adjusted so that the first ends EP1 of the light emitting elements LD more toward the first alignment line AL1 . or to form a magnetic field.
  • alignment signals are adjusted or a magnetic field is applied so that the first ends EP1 of the light emitting elements LD may more toward the third alignment line AL3 . can be formed
  • the alignment lines AL are cut off in each separation area SPA, so that the alignment lines AL are connected to the alignment electrodes ALE of each pixel PXL. ) can be separated.
  • patterns BNP, alignment electrodes ALE, first insulating layer INS1, bank BNK, and light emitting devices LD may be provided and/or disposed.
  • the pixel electrodes ELT may be formed or disposed on the base layer BSL.
  • patterns BNP, alignment electrodes ALE, first insulating layer INS1 , bank BNK, and light emitting devices LD are formed and/or Alternatively, the conductive layer CDL and the photoresist layer PRL may be formed or disposed on the provided base layer BSL.
  • the conductive layer CDL may be used to form the pixel electrodes ELT, and may be formed entirely in the display area DA.
  • the photoresist layer PRL may be used to form a mask for patterning the conductive layer CDL, first formed over the display area DA, and then formed into a mask pattern corresponding to the pixel electrodes ELT. can be
  • the pixel electrodes ELT may be formed by selectively etching the conductive layer CDL through a photolithography process or other etching process.
  • the conductive layer CDL protrudes higher than the remaining regions, and the photoresist
  • the layer PRL may be formed to have a relatively thin thickness. Accordingly, when the conductive layer CDL is etched in the region where the patterns BNP and the bank BNK overlap, the photoresist layer PRL can be stably patterned on the conductive layer CDL. Accordingly, it is possible to sufficiently etch the conductive layer CDL as desired. Accordingly, according to embodiments of the present invention, it is possible to prevent a short defect from occurring between the pixel electrodes ELT.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

화소는, 발광 영역에서 서로 이격된 제1 패턴 및 제2 패턴; 상기 제1 패턴 및 상기 제2 패턴 사이의 발광 소자; 상기 발광 소자의 제1 단부에 전기적으로 연결된 제1 전극; 상기 발광 소자의 제2 단부에 전기적으로 연결된 제2 전극; 및 비발광 영역에 배치된 뱅크를 포함한다. 상기 제1 전극 및 상기 제2 전극은, 상기 발광 영역으로부터 상기 비발광 영역을 지나 분리 영역으로 연장된다. 상기 제2 패턴은, 상기 발광 영역으로부터 상기 비발광 영역을 지나 상기 분리 영역으로 연장되고, 상기 뱅크의 가장자리 영역과 중첩되며, 상기 비발광 영역과 상기 분리 영역의 경계에서 상기 제1 전극 및 상기 제2 전극 사이의 영역에 배치된다.

Description

화소 및 이를 포함한 표시 장치
본 발명의 실시예는 화소 및 이를 포함한 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는 화소 전극들의 쇼트 결함을 방지할 수 있는 화소 및 이를 포함한 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 화소는, 발광 영역, 상기 발광 영역으로부터 이격된 분리 영역, 및 상기 발광 영역에 인접하며 상기 발광 영역과 상기 분리 영역의 사이에 배치된 비발광 영역; 상기 발광 영역에서 제1 방향을 따라 서로 이격되며 각각 제2 방향을 따라 연장된 제1 패턴 및 제2 패턴; 상기 제1 패턴과 상기 제2 패턴의 사이에 배치된 제1 발광 소자; 상기 제1 발광 소자의 제1 단부에 전기적으로 연결된 제1 전극; 상기 제1 발광 소자의 제2 단부에 전기적으로 연결된 제2 전극; 및 상기 비발광 영역에 배치된 뱅크를 포함할 수 있다. 상기 제1 전극 및 상기 제2 전극은, 상기 발광 영역으로부터 상기 비발광 영역을 지나 상기 분리 영역으로 연장될 수 있다. 상기 제2 패턴은, 상기 발광 영역으로부터 상기 비발광 영역을 지나 상기 분리 영역으로 연장되고, 상기 뱅크의 가장자리 영역과 중첩되며, 상기 비발광 영역과 상기 분리 영역의 경계에서 상기 제1 전극과 상기 제2 전극 사이의 영역에 배치될 수 있다.
일 실시예에서, 상기 화소는, 상기 제1 패턴 상에 위치하며, 상기 발광 영역에서 상기 제2 방향을 따라 연장되고, 상기 발광 영역으로부터 상기 비발광 영역을 지나 상기 분리 영역으로 연장되는 제1 정렬 전극; 상기 제2 패턴 상에 위치하며, 상기 발광 영역에서 상기 제2 방향을 따라 연장되고, 상기 발광 영역으로부터 상기 비발광 영역을 지나 상기 분리 영역으로 연장되는 제2 정렬 전극; 및 상기 발광 영역에서 상기 제1 정렬 전극 및 상기 제2 정렬 전극과 중첩되며, 상기 제1 정렬 전극 및 상기 제2 정렬 전극과 상기 제1 전극 및 상기 제2 전극의 사이에 배치된 제1 절연막을 더 포함할 수 있다.
일 실시예에서, 상기 제1 정렬 전극은, 상기 분리 영역에서 상기 제1 절연막에 형성된 제1 컨택홀을 통해 상기 제1 전극에 전기적으로 연결되고, 상기 제2 정렬 전극은, 상기 분리 영역에서 상기 제1 절연막에 형성된 제2 컨택홀을 통해 상기 제2 전극에 전기적으로 연결될 수 있다.
일 실시예에서, 상기 제1 정렬 전극 및 상기 제2 정렬 전극은, 상기 발광 영역에서 각각이 균일한 폭을 가지며 균일한 간격으로 서로 이격될 수 있다.
일 실시예에서, 상기 제1 패턴은, 상기 발광 영역에서, 상기 제1 정렬 전극과 부분적으로 중첩되며 균일한 폭을 가질 수 있고, 상기 제2 패턴은, 상기 발광 영역에서, 상기 제2 정렬 전극과 부분적으로 중첩되며 균일한 폭을 가지고, 상기 제1 패턴으로부터 일정한 간격만큼 이격될 수 있다.
일 실시예에서, 상기 화소는, 상기 제1 패턴과 상기 제2 패턴의 사이에 배치된 제2 발광 소자를 더 포함할 수 있다.
일 실시예에서, 상기 화소는, 상기 제1 전극과 상기 제2 전극의 사이에 배치되며, 상기 제1 발광 소자 및 상기 제2 발광 소자를 통해 상기 제1 전극 및 상기 제2 전극의 사이에 전기적으로 연결되는 제3 전극; 및 상기 제1 정렬 전극과 상기 제2 정렬 전극의 사이에 배치되며, 상기 제2 패턴의 일 영역과 중첩되는 제3 정렬 전극을 더 포함할 수 있다.
일 실시예에서, 상기 제1 전극은, 상기 제1 정렬 전극의 제1 영역 및 상기 제1 발광 소자의 제1 단부와 중첩될 수 있다. 상기 제3 전극은, 상기 제3 정렬 전극의 제1 영역, 상기 제1 발광 소자의 제2 단부, 상기 제1 정렬 전극의 제2 영역, 및 상기 제2 발광 소자의 제1 단부와 중첩되며, 굴곡된 형상을 가질 수 있다.
일 실시예에서, 상기 제3 전극은, 상기 발광 영역으로부터 상기 비발광 영역을 지나 상기 분리 영역으로 연장되고, 상기 분리 영역에서 상기 제1 절연막에 형성된 제3 컨택홀을 통해 상기 제3 정렬 전극에 전기적으로 연결될 수 있다.
일 실시예에서, 상기 제2 패턴은, 상기 뱅크의 가장자리 영역과 중첩되며, 상기 비발광 영역과 상기 분리 영역의 경계에서 상기 제3 전극과 상기 제2 전극 사이의 영역에 배치될 수 있다.
일 실시예에서, 상기 화소는, 상기 제2 패턴을 사이에 두고 상기 제1 패턴과 마주하는 제3 패턴; 및 상기 제3 패턴 상에 위치하며, 상기 발광 영역에서 상기 제2 방향을 따라 연장되고, 상기 발광 영역으로부터 상기 비발광 영역을 지나 상기 분리 영역으로 연장되는 제4 정렬 전극을 더 포함할 수 있다.
일 실시예에서, 상기 제1 정렬 전극 및 상기 제3 정렬 전극은, 상기 발광 영역에서, 상기 제1 방향을 따라 제1 거리만큼 일정한 간격을 두고 서로 이격되며 각각이 균일한 폭을 가질 수 있다. 상기 제2 정렬 전극 및 상기 제4 정렬 전극은, 상기 발광 영역에서, 상기 제1 방향을 따라 상기 제1 거리만큼 일정한 간격을 두고 서로 이격되며 각각이 균일한 폭을 가질 수 있다.
일 실시예에서, 상기 제1 패턴은, 상기 발광 영역에서 상기 제1 정렬 전극의 일 영역과 중첩될 수 있고, 상기 제2 패턴은, 상기 발광 영역에서 상기 제2 정렬 전극 및 상기 제3 정렬 전극의 일 영역과 중첩될 수 있다. 상기 제3 패턴은, 상기 발광 영역에서 상기 제4 정렬 전극의 일 영역과 중첩될 수 있고, 상기 제1 패턴, 상기 제2 패턴 및 상기 제3 패턴은, 상기 발광 영역에서 균일한 폭을 가질 수 있다. 상기 제2 패턴은, 상기 발광 영역에서 상기 제1 패턴 및 상기 제3 패턴으로부터 동일한 거리만큼 이격될 수 있다.
일 실시예에서, 상기 화소는, 굴곡된 형상을 가지며 상기 제3 정렬 전극의 제2 영역 및 상기 제4 정렬 전극의 제1 영역과 중첩되고 상기 제2 전극 및 상기 제3 전극의 사이에 전기적으로 연결되는 제4 전극; 및 굴곡된 형상을 가지며 상기 제2 정렬 전극의 제1 영역 및 상기 제4 정렬 전극의 제2 영역과 중첩되고 상기 제2 전극 및 상기 제4 전극의 사이에 전기적으로 연결되는 제5 전극을 더 포함할 수 있다.
일 실시예에서, 상기 화소는, 상기 제2 패턴과 상기 제3 패턴의 사이에 배치되며, 상기 제4 전극에 전기적으로 연결되는 제1 단부 및 상기 제5 전극에 전기적으로 연결되는 제2 단부를 포함하는 제3 발광 소자; 및 상기 제2 패턴과 상기 제3 패턴의 사이에 배치되며, 상기 제5 전극에 전기적으로 연결되는 제1 단부 및 상기 제2 전극에 전기적으로 연결되는 제2 단부를 포함하는 제4 발광 소자를 더 포함할 수 있다.
일 실시예에서, 상기 제1 패턴 및 상기 제3 패턴 중 적어도 하나는, 상기 발광 영역으로부터 상기 비발광 영역을 지나 상기 분리 영역으로 연장될 수 있다.
일 실시예에서, 상기 제3 패턴은, 상기 분리 영역으로 연장되며, 상기 분리 영역에서 상기 제1 방향을 따라 상기 제5 전극보다 상기 분리 영역의 외곽에 보다 근접할 수 있다.
일 실시예에서, 상기 분리 영역은 상기 발광 영역의 하단에 위치하고, 상기 제1 전극 및 상기 제2 전극은, 상기 분리 영역에서 각각의 컨택홀을 통해 각각 상기 제1 정렬 전극 및 상기 제2 정렬 전극에 전기적으로 연결될 수 있다.
일 실시예에서, 상기 제1 정렬 전극 및 제2 정렬 전극은, 상기 발광 영역의 상단에 위치한 영역에서 각각의 컨택부를 통해 각각 제1 전원선 및 제2 전원선에 전기적으로 연결될 수 있다.
일 실시예에서, 상기 화소는, 상기 비발광 영역과 상기 분리 영역의 경계 또는 상기 비발광 영역과 상기 발광 영역의 경계에서 상기 제1 전극과 상기 제2 전극의 사이에 위치하며 상기 비발광 영역의 경계를 따라 연장되는 도전 패턴을 더 포함할 수 있다.
일 실시예에서, 상기 도전 패턴의 일 단부는 상기 제1 전극과 상기 제2 전극 중 어느 하나의 전극에 전기적으로 연결되고, 상기 도전 패턴의 다른 단부는 플로우팅될 수 있다.
일 실시예에서, 상기 도전 패턴은 상기 제2 패턴과 중첩되지 않고, 상기 도전 패턴의 일 단부는 상기 제2 패턴의 주변에서 제거될 수 있다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역에 배치된 화소를 포함한다. 상기 화소는, 발광 영역, 상기 발광 영역으로부터 이격된 분리 영역, 및 상기 발광 영역에 인접하며 상기 발광 영역과 상기 분리 영역의 사이에 배치된 비발광 영역; 상기 발광 영역에서 제1 방향을 따라 서로 이격되며 각각 제2 방향을 따라 연장된 제1 패턴 및 제2 패턴; 상기 제1 패턴과 상기 제2 패턴의 사이에 배치된 발광 소자; 상기 발광 소자의 제1 단부에 전기적으로 연결된 제1 전극; 상기 발광 소자의 제2 단부에 전기적으로 연결된 제2 전극; 및 상기 비발광 영역에 배치된 뱅크를 포함한다. 상기 제1 전극 및 상기 제2 전극은, 상기 발광 영역으로부터 상기 비발광 영역을 지나 상기 분리 영역으로 연장될 수 있다. 상기 제2 패턴은, 상기 발광 영역으로부터 상기 비발광 영역을 지나 상기 분리 영역으로 연장되고, 상기 뱅크의 가장자리 영역과 중첩되며, 상기 비발광 영역과 상기 분리 영역의 경계에서 상기 제1 전극과 상기 제2 전극 사이의 영역에 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 화소의 발광 영역 내부에 발광 소자들을 안정적으로 정렬할 수 있다. 또한, 화소 전극들의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다. 이에 따라, 표시 장치의 수율을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 1b 내지 도 1d는 각각 본 발명의 일 실시예에 의한 발광 소자를 나타내는 단면도들이다.
도 2는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 3a 내지 도 3c는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 회로도들이다.
도 4a 및 도 4b는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 평면도들이다.
도 5a 내지 도 5e 및 도 6은 각각 본 발명의 일 실시예에 의한 화소를 나타내는 단면도들이다.
도 7a 및 도 7b는 도 4a의 AR1 영역에 대한 확대도들이다.
도 8 내지 도 11은 각각 본 발명의 일 실시예에 의한 화소를 나타내는 평면도들이다.
도 12a 및 도 12b는 도 11의 AR1′영역에 대한 확대도들이다.
도 13a 내지 도 13d는 본 발명의 일 실시예에 의한 화소의 제조 방법을 나타내는 평면도들이다.
도 14는 도 13c의 Ⅲ~Ⅲ′선에 따른 단면의 일 실시예를 나타내는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1a는 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도이다. 도 1b 내지 도 1d는 각각 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 단면도들이다. 예를 들어, 도 1b 내지 도 1d는 도 1a의 발광 소자(LD)의 구성에 대한 서로 다른 실시예들을 나타낸다. 도 1a 내지 도 1d에서는 원 기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1a 내지 도 1d를 참조하면, 발광 소자(LD)는, 제1 반도체층(SCL1) 및 제2 반도체층(SCL2)과, 상기 제1 및 제2 반도체층들(SCL1, SCL2)의 사이에 개재된 활성층(ACT)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다.
발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(SCL1, SCL2) 중 어느 하나가 배치될 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 상기 제1 및 제2 반도체층들(SCL1, SCL2) 중 나머지 하나가 배치될 수 있다. 일 예로, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)에는 각각 제2 반도체층(SCL2) 및 제1 반도체층(SCL1)이 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 막대 형상으로 제조된 막대형 발광 소자("막대형 발광 다이오드"라고도 함)일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(예를 들어, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 변경될 수 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SCL1)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함할 수 있고, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 이외에도 다양한 물질로 제1 반도체층(SCL1)을 형성할 수 있다.
활성층(ACT)은 제1 반도체층(SCL1) 상에 배치될 수 있고, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(ACT)은 대략 400nm 내지 900nm 범위의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 사용할 수 있다.
활성층(ACT)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성 또는 배치될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질로 활성층(ACT)을 형성할 수 있다.
제2 반도체층(SCL2)은 활성층(ACT) 상에 배치될 수 있고, 제1 반도체층(SCL1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함할 수 있고, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 이외에도 다양한 물질로 제2 반도체층(SCL2)을 형성할 수 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 발광 소자(LD)의 길이(L) 방향 상에서 서로 다른 길이(또는 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(SCL1)이 제2 반도체층(SCL2)보다 긴 길이(또는, 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(ACT)은 제2 단부(EP2)보다 제1 단부(EP1)에 더 가깝게 위치할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(ACT)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로서 이용할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2), 및/또는 이들을 감싸는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(SCL1), 활성층(ACT) 및/또는 제2 반도체층(SCL2)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 1c에 도시된 바와 같이 제2 반도체층(SCL2)의 일단 측에 배치되는 전극층(ETL1)을 더 포함할 수 있다. 전극층(ETL1)은 발광 소자(LD)의 제1 단부(EP1)에 위치할 수 있다.
발광 소자(LD)는 도 1d에 도시된 바와 같이 제1 반도체층(SCL1)의 일단 측에 배치되는 다른 전극층(ETL2)을 더 포함할 수도 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 각각의 전극층들(ETL1, ETL2)이 배치될 수 있다.
전극층들(ETL1, ETL2)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 전극층들(ETL1, ETL2)은 쇼트키(Schottky) 컨택 전극일 수도 있다.
전극층들(ETL1, ETL2)은 금속 또는 도전성 산화물을 포함할 수 있다. 일 예로, 전극층들(ETL1, ETL2)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO(Indium Tin Oxide) 등을 단독 또는 혼합하여 형성될 수 있다. 전극층들(ETL1, ETL2) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다.
전극층들(ETL1, ETL2)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(ETL1, ETL2)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 일 실시예에서, 발광 소자(LD)에서 생성된 빛이 전극층들(ETL1, ETL2)을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 전극층들(ETL1, ETL2)은 불투명할 수도 있다.
일 실시예에서, 발광 소자(LD)는 표면에 제공 또는 배치된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(ACT)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성 또는 배치될 수 있으며, 이외에도 제1 및 제2 반도체층들(SCL1, SCL2)의 일 영역을 더 둘러쌀 수 있다.
발광 소자(LD)가 전극층들(ETL1, ETL2)을 포함할 경우, 절연성 피막(INF)은 전극층들(ETL1, ETL2)의 외주면을 적어도 부분적으로 감싸거나(또는, 전극층들(ETL1, ETL2)의 외주면과 중첩되거나), 또는 감싸지 않을 수 있다. 예를 들어, 절연성 피막(INF)은 전극층들(ETL1, ETL2)의 표면에 선택적으로 형성될 수 있다.
절연성 피막(INF)은 발광 소자(LD)의 길이(L) 방향 상에서 상기 발광 소자(LD)의 양 단부들을 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 제1 및 제2 반도체층들(SCL1, SCL2) 및 전극층들(ETL1, ETL2) 중 적어도 하나를 노출할 수 있다. 일 실시예에서는, 발광 소자(LD)에 절연성 피막(INF)이 제공 또는 배치되지 않을 수도 있다.
발광 소자(LD)의 표면, 일 예로 활성층(ACT)의 외주면을 커버하거나 이와 중첩되도록 절연성 피막(INF)이 제공 또는 배치되면, 상기 활성층(ACT)이 도시되지 않은 적어도 하나의 전극(일 예로, 후술할 정렬 전극 및/또는 화소 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
절연성 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(INF)은, SiO2 또는 이로 확정되지 않은 산화 규소(SiOx), Si3N4 또는 이로 확정되거나 한정되지 않은 질화 규소(SiNx), Al2O3 또는 이로 확정되거나 한정되지 않은 산화 알루미늄(AlxOy), 및 TiO2 또는 이로 확정되거나 한정되지 않은 산화 타이타늄(TiOx) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않는다.
발광 소자(LD)의 표면에 절연성 피막(INF)이 제공 또는 배치되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성 또는 배치되면, 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급하는 경우에, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다. 이와 관련한 비제한적인 실시예로서, 소수성 재료를 이용하여 절연성 피막(INF) 자체를 소수성막으로 형성하거나, 절연성 피막(INF) 상에 소수성 재료로 이루어진 소수성 피막을 추가적으로 형성할 수 있다.
절연성 피막(INF)은 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 절연성 피막(INF)은 이중막으로 이루어질 수 있다.
절연성 피막(INF)은 적어도 일 영역, 일 예로 상부 영역 및 하부 영역 중 적어도 하나의 영역에서 일부 식각될 수 있다. 절연성 피막(INF)은 상기 적어도 하나의 영역에서 실질적으로 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다.
예를 들어, 절연성 피막(INF)의 상부 영역 및 하부 영역 중 적어도 하나의 영역에서, 상기 절연성 피막(INF)이 부분적으로 또는 전체적으로 제거될 수 있다. 이에 따라, 제1 반도체층(SCL1), 제2 반도체층(SCL2) 및 전극층들(ETL1, ETL2) 중 적어도 하나가 일부 노출될 수 있다.
발광 소자(LD)는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 발광 소자들(LD)을 배치하고, 상기 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 2는 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 평면도이다. 도 2에서는 도 1a 내지 도 1d의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서 표시 장치(DD)를 개시하며, 예를 들어 표시 패널(DP)을 중심으로 표시 장치(DD)의 구조를 개시하기로 한다. 예를 들어, 표시 패널(DP)의 각 화소(PXL)는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
편의상, 도 2에서는 표시 영역(DA)을 중심으로 표시 패널(DP)의 구조를 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부, 배선들 및/또는 패드들이 표시 패널(DP)에 더 제공 또는 배치될 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 의한 표시 패널(DP)은, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 제공 또는 배치된 화소들(PXL)을 포함할 수 있다.
표시 패널(DP)은 다양한 형상을 가질 수 있다. 일 예로, 표시 패널(DP)은 실질적으로 직사각형의 판상으로 제공 또는 배치될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 표시 패널(DP)은 실질적으로 원형인 형상 또는 실질적으로 타원형인 형상을 가질 수도 있다. 표시 패널(DP)은 각진 모서리 및/또는 곡선형의 모서리를 포함할 수 있다. 편의상, 도 2에서는 표시 패널(DP)이 실질적으로 직사각형의 판 형상을 가지는 것으로 도시하기로 한다. 도 2에서는 표시 패널(DP)의 장변의 연장 방향(일 예로, 가로 방향)을 제1 방향(DR1)으로, 단변의 연장 방향(일 예로, 세로 방향)을 제2 방향(DR2)으로 표시하기로 한다.
표시 패널(DP) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NA)을 포함할 수 있다. 표시 영역(DA)은 영상이 표시되는 화면을 포함할 수 있고, 비표시 영역(NA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다.
베이스 층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)은 각각의 화소들(PXL)이 배치될 수 있는 화소 영역들을 포함할 수 있다.
비표시 영역(NA)은 표시 영역(DA)의 주변에 배치되거나 표시 영역(DA)에 인접할 수 있다. 비표시 영역(NA)에는 표시 영역(DA)의 화소들(PXL)에 전기적으로 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다. 실시예들을 설명함에 있어서, "연결(또는, 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 이는 직접적 또는 간접적인 연결(또는, 접속)과, 일체형 또는 비일체형 연결(또는, 접속)을 포괄적으로 의미할 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하는 적어도 두 종류의 화소들(PXL)이 배치될 수 있다. 서로 인접하게 배치된 서로 다른 색의 화소들(PXL)로 구성 또는 형성된 각각의 화소 유닛은 다양한 색을 표현할 수 있다.
일 실시예에서, 각각의 화소(PXL)는 소정 색의 화소로 설정될 수 있고, 상기 소정 색의 빛을 생성하는 발광 소자(LD)를 포함할 수 있다. 일 실시예에서, 적어도 일부의 화소들(PXL)은 제1 색의 빛을 생성하는 발광 소자(LD)를 포함하고, 상기 화소(PXL)의 상부에 상기 제1 색의 빛을 제2 색의 빛으로 변환하는 광 변환층이 배치될 수 있다. 이에 따라, 상기 적어도 일부의 화소들(PXL)을 이용하여 제2 색의 빛을 생성할 수 있다.
화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은, 도 1a 내지 도 1d의 실시예들에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 막대형 발광 소자(LD)를 포함할 수 있다. 다양한 종류의 발광 소자가 화소(PXL)의 광원으로 이용될 수 있다. 예를 들어, 일 실시예에서는 코어-쉘 구조의 발광 소자를 이용하여 각 화소(PXL)의 광원을 구성 또는 형성할 수도 있다.
화소(PXL)는 이하에서 설명할 실시예들 중 적어도 하나의 실시예에 의한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)는 후술할 실시예들 중 어느 하나의 실시예가 적용된 구조를 가지거나, 적어도 두 개의 실시예들이 복합적으로 적용된 구조를 가질 수 있다.
일 실시예에서, 화소(PXL)는 능동형 화소일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 다양한 구조 및/또는 구동 방식의 수동형 또는 능동형 발광 표시 장치의 화소일 수 있다.
도 3a 내지 도 3c는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도들이다. 예를 들어, 도 3a 내지 도 3c는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 대한 실시예들을 나타내는 것으로서, 발광부(EMU)의 구조와 관련하여 서로 다른 실시예들을 나타낸다.
실시예에 따라, 도 3a 내지 도 3c에 도시된 각각의 화소(PXL)는 도 2의 표시 영역(DA)에 배치된 화소들(PXL) 중 어느 하나일 수 있다. 일 실시예에서, 표시 영역(DA)에 배치된 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 3a 내지 도 3c를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU)를 포함할 수 있다. 화소(PXL)는 상기 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 발광부(EMU)의 사이에 전기적으로 연결될 수 있다. 화소 회로(PXC)는 해당 화소(PXL)의 주사선(SL) 및 데이터선(DL)에 전기적으로 연결되어, 상기 주사선(SL) 및 데이터선(DL)으로부터 공급되는 주사 신호 및 데이터 신호에 대응하여 발광부(EMU)의 동작을 제어할 수 있다. 화소 회로(PXC)는 센싱 신호선(SSL) 및 센싱선(SENL)에 선택적으로 더 전기적으로 연결될 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터 및 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원(VDD)과 제1 화소 전극(ELT1) 사이에 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다. 예를 들어, 제1 트랜지스터(M1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 하부 금속층(BML: Bottom Metal Layer)("하부 전극", "백 게이트 전극" 또는 "하부 차광층"이라고도 함)을 선택적으로 포함할 수 있다. 제1 트랜지스터(M1)의 게이트 전극과 하부 금속층(BML)은 절연층을 사이에 두고 서로 중첩될 수 있다. 일 실시예에서, 하부 금속층(BML)은 제1 트랜지스터(M1)의 일 전극, 일 예로 소스 또는 드레인 전극에 전기적으로 연결될 수 있다.
제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 실시예에서, 화소(PXL)의 구동 시에 제1 트랜지스터(M1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 일 예로, 하부 금속층(BML)을 제1 트랜지스터(M1)의 소스 전극에 연결하여 소스-싱크 기술을 적용함으로써, 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시킬 수 있다. 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴의 하부에 하부 금속층(BML)을 배치할 경우, 하부 금속층(BML)이 차광 패턴의 역할을 하면서 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다. 다만, 하부 금속층(BML)의 기능 및/또는 활용 방식이 이에 한정되지는 않는다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 전기적으로 연결될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 전기적으로 연결될 수 있다. 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 연결할 수 있다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 게이트-온 전압의 주사 신호가 공급되는 기간 동안 턴-온된 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달된다. 예를 들어, 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 전기적으로 연결될 수 있고, 다른 전극은 제1 트랜지스터(M1)의 제2 전극에 전기적으로 연결될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압으로 충전될 수 있다.
제3 트랜지스터(M3)는 제1 화소 전극(ELT1)(또는, 제1 트랜지스터(M1)의 제2 전극)과 센싱선(SENL)의 사이에 전기적으로 연결될 수 있다. 제3 트랜지스터(M3)의 게이트 전극은 센싱 신호선(SSL)에 전기적으로 연결될 수 있다. 제3 트랜지스터(M3)는 센싱 신호선(SSL)에 공급되는 센싱 신호에 따라 제1 화소 전극(ELT1)에 인가된 전압 값을 센싱선(SENL)으로 전달할 수 있다. 센싱선(SENL)을 통해 전달된 전압 값은 외부 회로(일 예로, 타이밍 제어부)에 제공될 수 있고, 상기 외부 회로는 제공된 전압 값에 기초하여 각 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소들(PXL) 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
도 3a 내지 도 3c에서는 화소 회로(PXC)에 포함되는 트랜지스터들을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다.
화소(PXL)의 구조 및 구동 방식은 다양하게 변경될 수 있다. 예를 들어, 화소 회로(PXC)는 도 3a 내지 도 3c에 도시된 실시예 외에도, 다양한 구조 및/또는 구동 방식의 화소 회로일 수 있다.
일 예로, 화소 회로(PXC)는 제3 트랜지스터(M3)를 포함하지 않을 수 있다. 화소 회로(PXC)는 제1 트랜지스터(M1)의 문턱 전압 등을 보상하기 위한 보상 트랜지스터, 제1 노드(N1) 및/또는 제1 화소 전극(ELT1)의 전압을 초기화하기 위한 초기화 트랜지스터, 발광부(EMU)로 구동 전류가 공급되는 기간을 제어하기 위한 발광 제어 트랜지스터, 및/또는 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 더 포함할 수도 있다.
일 실시예에서, 화소(PXL)가 수동형 발광 표시 장치의 화소일 경우, 화소 회로(PXC)는 생략될 수 있다. 발광부(EMU)는 주사선(SL), 데이터선(DL), 제1 전원선(PL1), 제2 전원선(PL2), 및/또는 이외의 다른 신호선이나 전원선 등에 전기적으로 연결되거나 직접적으로 전기적으로 연결될 수 있다.
발광부(EMU)는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 전기적으로 연결된 적어도 하나의 발광 소자(LD), 일 예로, 발광 소자들(LD)을 포함할 수 있다.
예를 들어, 발광부(EMU)는, 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 전기적으로 연결되는 제1 화소 전극(ELT1)("제1 전극" 또는 "제1 컨택 전극"이라고도 함), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 전기적으로 연결되는 제2 화소 전극(ELT2)("제2 전극" 또는 "제2 컨택 전극"이라고도 함), 및 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전기적으로 연결된 발광 소자들(LD)을 포함할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다.
일 실시예에서, 발광부(EMU)는, 도 3a의 실시예에서와 같이 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)의 사이에서 서로 동일한 방향으로 병렬로 전기적으로 연결되는 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 각각의 발광 소자(LD)는, 제1 화소 전극(ELT1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 전기적으로 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 제2 화소 전극(ELT2)을 통해 제2 전원(VSS)에 전기적으로 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 예를 들어, 발광 소자들(LD)은 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 순방향으로 병렬로 전기적으로 연결될 수 있다.
제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 전기적으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 형성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광부(EMU)를 형성할 수 있다.
발광 소자들(LD)의 제1 단부들(EP1)은 발광부(EMU)의 일 전극(일 예로, 제1 화소 전극(ELT1))을 통해 화소 회로(PXC)에 공통으로 전기적으로 연결될 수 있고, 상기 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 전기적으로 연결될 수 있다. 상기 발광 소자들(LD)의 제2 단부들(EP2)은 발광부(EMU)의 다른 전극(일 예로, 제2 화소 전극(ELT2)) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 전기적으로 연결될 수 있다.
도 3a는 화소(PXL)가 병렬 구조의 발광부(EMU)를 포함할 수 있는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 직렬 구조 또는 직/병렬 구조(일 예로, 직렬 및 병렬 혼합 구조)의 발광부(EMU)를 포함할 수도 있다. 일 예로, 발광부(EMU)는, 도 3b 및 도 3c의 실시예들에서와 같이 직렬 단들에 나뉘어 전기적으로 연결된 발광 소자들(LD)을 포함할 수도 있다.
도 3b를 참조하면, 발광부(EMU)는, 적어도 하나의 제1 발광 소자(LD1)를 포함한 제1 직렬 단, 및 적어도 하나의 제2 발광 소자(LD2)를 포함한 제2 직렬 단을 포함할 수 있다.
제1 직렬 단은 제1 화소 전극(ELT1) 및 제3 화소 전극(ELT3)("제3 전극" 또는 "제3 컨택 전극"이라고도 함)과, 제1 및 제3 화소 전극들(ELT1, ELT3)의 사이에 전기적으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 각각의 제1 발광 소자(LD1)는 제1 및 제3 화소 전극들(ELT1, ELT3)의 사이에 순방향으로 전기적으로 연결될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제3 화소 전극(ELT3)에 전기적으로 연결될 수 있다. 제3 화소 전극(ELT3)은 제1 직렬 단과 제2 직렬 단을 연결하는 제1 중간 전극(IET1)을 구성할 수 있다.
제2 직렬 단은 제3 화소 전극(ELT3) 및 제2 화소 전극(ELT2)과, 제2 및 제3 화소 전극들(ELT2, ELT3)의 사이에 전기적으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 각각의 제2 발광 소자(LD2)는 제2 및 제3 화소 전극들(ELT2, ELT3)의 사이에 순방향으로 전기적으로 연결될 수 있다. 예를 들어, 제2 발광 소자(LD2)의 제1 단부(EP1)는 제3 화소 전극(ELT3)에 전기적으로 연결될 수 있고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다.
각각의 발광부(EMU)를 형성하는 직렬 단의 개수는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 발광부(EMU)는, 도 3c의 실시예에서와 같이 네 개의 직렬 단들에 나뉘어 전기적으로 연결된 발광 소자들(LD)을 포함할 수도 있다.
도 3c를 참조하면, 발광부(EMU)는, 적어도 하나의 제1 발광 소자(LD1)를 포함한 제1 직렬 단, 적어도 하나의 제2 발광 소자(LD2)를 포함한 제2 직렬 단, 적어도 하나의 제3 발광 소자(LD3)를 포함한 제3 직렬 단, 및 적어도 하나의 제4 발광 소자(LD4)를 포함한 제4 직렬 단을 포함할 수 있다.
제1 직렬 단은 제1 화소 전극(ELT1) 및 제3 화소 전극(ELT3)과, 제1 및 제3 화소 전극들(ELT1, ELT3)의 사이에 전기적으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 각각의 제1 발광 소자(LD1)는 제1 및 제3 화소 전극들(ELT1, ELT3)의 사이에 순방향으로 전기적으로 연결될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제3 화소 전극(ELT3)에 전기적으로 연결될 수 있다.
제2 직렬 단은 제3 화소 전극(ELT3) 및 제4 화소 전극(ELT4)("제4 전극" 또는 "제4 컨택 전극"이라고도 함)과, 제3 및 제4 화소 전극들(ELT3, ELT4)의 사이에 전기적으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 각각의 제2 발광 소자(LD2)는 제3 및 제4 화소 전극들(ELT3, ELT4)의 사이에 순방향으로 전기적으로 연결될 수 있다. 예를 들어, 제2 발광 소자(LD2)의 제1 단부(EP1)는 제3 화소 전극(ELT3)에 전기적으로 연결될 수 있고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제4 화소 전극(ELT4)에 전기적으로 연결될 수 있다.
제3 직렬 단은 제4 화소 전극(ELT4) 및 제5 화소 전극(ELT5)("제5 전극" 또는 "제5 컨택 전극"이라고도 함)과, 제4 및 제5 화소 전극들(ELT4, ELT5)의 사이에 전기적으로 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다. 각각의 제3 발광 소자(LD3)는 제4 및 제5 화소 전극들(ELT4, ELT5)의 사이에 순방향으로 전기적으로 연결될 수 있다. 예를 들어, 제3 발광 소자(LD3)의 제1 단부(EP1)는 제4 화소 전극(ELT4)에 전기적으로 연결될 수 있고, 제3 발광 소자(LD3)의 제2 단부(EP2)는 제5 화소 전극(ELT5)에 전기적으로 연결될 수 있다.
제4 직렬 단은 제5 화소 전극(ELT5) 및 제2 화소 전극(ELT2)과, 제2 및 제5 화소 전극들(ELT2, ELT5)의 사이에 전기적으로 연결된 적어도 하나의 제4 발광 소자(LD4)를 포함할 수 있다. 각각의 제4 발광 소자(LD4)는 제2 및 제5 화소 전극들(ELT2, ELT5)의 사이에 순방향으로 전기적으로 연결될 수 있다. 예를 들어, 제4 발광 소자(LD4)의 제1 단부(EP1)는 제5 화소 전극(ELT5)에 전기적으로 연결될 수 있고, 제4 발광 소자(LD4)의 제2 단부(EP2)는 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다.
예를 들어, 도 3a 내지 도 3c의 실시예들에서, 발광부(EMU)는 적어도 하나의 직렬 단을 포함할 수 있다. 각각의 직렬 단은, 한 쌍의 화소 전극들(일 예로, 두 개의 화소 전극들)과, 상기 한 쌍의 화소 전극들의 사이에 순방향으로 전기적으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 여기서, 발광부(EMU)를 형성하는 직렬 단의 개수, 및 각각의 직렬 단을 형성하는 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다. 일 예로, 각각의 직렬 단을 형성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 상기 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다.
발광부(EMU)의 첫 번째 전극, 일 예로 제1 화소 전극(ELT1)은 상기 발광부(EMU)의 애노드 전극일 수 있다. 발광부(EMU)의 마지막 전극, 일 예로 제2 화소 전극(ELT2)은 상기 발광부(EMU)의 캐소드 전극일 수 있다.
발광부(EMU)의 나머지 전극, 일 예로, 도 3b 및 도 3c의 제3 화소 전극(ELT3), 제4 화소 전극(ELT4) 및/또는 제5 화소 전극(ELT5)은, 각각의 중간 전극을 형성할 수 있다. 예를 들어, 제3 화소 전극(ELT3)은 제1 중간 전극(IET1)을 형성할 수 있고, 제4 화소 전극(ELT4)은 제2 중간 전극(IET2)을 형성할 수 있고, 제5 화소 전극(ELT5)은 제3 중간 전극(IET3)을 형성할 수 있다.
도 3a의 실시예에서와 같이 발광 소자들(LD)을 병렬로만 전기적으로 연결할 경우, 화소(PXL)의 구조를 단순화할 수 있다. 도 3b 및 도 3c의 실시예들에서와 같이 발광 소자들(LD)을 직렬 또는 직/병렬 구조로 전기적으로 연결할 경우, 동일 개수의 발광 소자들(LD)을 병렬로만 전기적으로 연결하는 실시예(일 예로, 도 3a의 실시예)에 비해 전력 효율을 향상시킬 수 있다. 또한, 발광 소자들(LD)을 직렬 또는 직/병렬 구조로 전기적으로 연결한 화소(PXL)에서는, 일부의 직렬 단에서 쇼트 결함 등이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 어느 정도의 휘도를 표현할 수 있기 때문에, 화소(PXL)의 암점 불량 가능성을 낮출 수 있다.
도 3a 내지 도 3c는 발광 소자들(LD)을 병렬 또는 직/병렬 구조로 전기적으로 연결한 실시예들을 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 일 실시예에서는 발광 소자들(LD)을 직렬로만 전기적으로 연결하여 발광부(EMU)를 형성할 수도 있다.
발광 소자들(LD) 각각은, 적어도 하나의 화소 전극(일 예로, 제1 화소 전극(ELT1)), 화소 회로(PXC) 및/또는 제1 전원선(PL1) 등을 경유하여 제1 전원(VDD)에 전기적으로 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 적어도 하나의 다른 화소 전극(일 예로, 제2 화소 전극(ELT2)) 및 제2 전원선(PL2) 등을 경유하여 제2 전원(VSS)에 전기적으로 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 예를 들어, 발광 소자들(LD)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 전기적으로 연결될 수 있다. 순방향으로 전기적으로 연결된 발광 소자들(LD)은 발광부(EMU)의 유효 광원들을 형성할 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 구동 전류가 공급되는 경우에 상기 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 이에 따라, 발광 소자들(LD)이 구동 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도를 표현할 수 있게 된다.
일 실시예에서, 발광부(EMU)는, 각각의 유효 광원을 형성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 적어도 하나의 직렬 단에는, 역방향으로 배열 또는 배치되거나, 적어도 일 단부가 플로우팅된 적어도 하나의 비유효 발광 소자가 더 연결되어 있을 수 있다. 비유효 발광 소자는, 화소 전극들의 사이에 순방향의 구동 전압이 인가되는 경우에도 비활성화된 상태를 유지하게 되고, 이에 따라 실질적으로 비발광 상태를 유지할 수 있다.
도 4a 및 도 4b는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도들이다. 예를 들어, 도 4a 및 도 4b는 도 3c의 실시예에서와 같이 4개의 직렬 단들을 포함한 화소(PXL)의 발광부(EMU)를 중심으로, 상기 화소(PXL)의 화소 영역(PXA)에 대한 실시예들을 나타낸다. 도 4a의 실시예와 비교하여, 도 4b의 실시예에서는 제1 및 제2 컨택부들(CNT1, CNT2)이 뱅크(BNK)와 중첩되도록 비발광 영역(NEA)에 제공된다.
도 2 내지 도 4b를 참조하면, 화소(PXL)는, 발광 영역(EA), 비발광 영역(NEA) 및 분리 영역(SPA)을 포함할 수 있다. 예를 들어, 각각의 화소(PXL)가 제공 또는 배치되는 화소 영역(PXA)은, 발광 소자들(LD)이 제공, 배치 및/또는 정렬되는 발광 영역(EA), 상기 발광 영역(EA)을 둘러싸는 비발광 영역(NEA), 및 상기 비발광 영역(NEA)을 사이에 개재하고 발광 영역(EA)으로부터 이격되는 분리 영역(SPA)을 포함할 수 있다. 일 실시예에서, 분리 영역(SPA)은, 발광 영역(EA)의 상단에 위치한 제1 분리 영역(SPA1), 및 발광 영역(EA)의 하단에 위치한 제2 분리 영역(SPA2)을 포함할 수 있다.
발광 영역(EA)은 발광 소자들(LD)을 포함함으로써 빛을 방출할 수 있는 영역일 수 있다. 비발광 영역(NEA)은 발광 영역(EA)을 둘러싸는 뱅크(BNK)가 제공 또는 배치되는 영역일 수 있다. 분리 영역(SPA)은 발광 영역(EA)을 제외한 나머지 화소 영역(PXA) 중 뱅크(BNK)의 개구부(OPA)에 위치하는 영역일 수 있고 적어도 하나의 정렬 전극(ALE)이 끊어질 수 있는 영역일 수 있다.
화소(PXL)는, 적어도 발광 영역(EA)에 제공 또는 배치되는 화소 전극들(ELT), 상기 화소 전극들(ELT)의 사이에 전기적으로 연결되는 발광 소자들(LD), 상기 화소 전극들(ELT)과 대응하는 위치에 제공 또는 배치되는 정렬 전극들(ALE), 및 각각 적어도 하나의 정렬 전극(ALE)과 중첩되도록 정렬 전극들(ALE)의 하부에 제공 또는 배치되는 패턴들(BNP)을 포함할 수 있다. 예를 들어, 화소(PXL)는, 적어도 발광 영역(EA)에 제공 또는 배치된 제1 내지 제5 화소 전극들(ELT1~ELT5), 상기 제1 내지 제5 화소 전극들(ELT1~ELT5)의 사이에 전기적으로 연결된 제1 내지 제4 발광 소자들(LD1~LD4), 각각 적어도 하나의 화소 전극(ELT)과 중첩되도록 제1 내지 제5 화소 전극들(ELT1~ELT5)의 하부에 제공 또는 배치된 제1 내지 제4 정렬 전극들(ALE1~ALE4), 및 각각 적어도 하나의 정렬 전극(ALE)과 부분적으로 중첩되도록 제1 내지 제4 정렬 전극들(ALE1~ALE4)의 하부에 제공 또는 배치된 제1 내지 제3 패턴들(BNP1~BNP3)을 포함할 수 있다. 화소(PXL)는 각각 적어도 한 쌍의 화소 전극들(ELT), 정렬 전극들(ALE) 및/또는 패턴들(BNP)을 포함할 수 있으며, 화소 전극들(ELT), 정렬 전극들(ALE) 및/또는 패턴들(BNP) 각각의 개수, 형상, 크기 및 배열 구조 등은 화소(PXL)(예를 들어, 발광부(EMU))의 구조에 따라 다양하게 변경될 수 있다.
일 실시예에서, 상기 화소(PXL)가 형성될 수 있는 베이스 층(BSL)의 일면을 기준으로, 패턴들(BNP), 정렬 전극들(ALE), 발광 소자들(LD) 및 화소 전극들(ELT)이 기재된 순서로 순차적으로 제공될 수 있다. 일 실시예에서, 상기 화소(PXL)가 형성될 수 있는 베이스 층(BSL)의 일면을 기준으로, 정렬 전극들(ALE), 패턴들(BNP), 발광 소자들(LD) 및 화소 전극들(ELT)이 기재된 순서로 순차적으로 제공될 수 있다. 화소(PXL)를 형성하는 전극 패턴들 및/또는 절연 패턴들의 위치 및 형성 순서는 실시예에 따라 다양하게 변경될 수 있다. 화소(PXL)의 단면 구조에 대한 상세한 설명은 후술하기로 한다.
패턴들(BNP)은, 적어도 발광 영역(EA)에 제공 또는 배치될 수 있고, 상기 발광 영역(EA)에서 제1 방향(DR1)을 따라 서로 이격될 수 있고, 각각이 제2 방향(DR2)을 따라 연장될 수 있다. 일 실시예에서, 제1 방향(DR1)은 가로 방향 또는 행 방향일 수 있고, 제2 방향(DR2)은 세로 방향 또는 열 방향일 수 있으나, 이에 한정되지는 않는다.
각각의 패턴(BNP)("월(wall) 패턴" 또는 "돌출 패턴"이라고도 함)은 발광 영역(EA)에서 균일한(또는, 실질적으로 균일한) 폭을 가질 수 있다. 일 예로, 제1, 제2 및 제3 패턴들(BNP1, BNP2, BNP3) 각각은, 평면 상에서 보았을 때 발광 영역(EA) 내에서 일정한 폭을 가지는 일자형의 패턴 형상(또는, 실질적으로 일자형인 패턴)을 가질 수 있다.
패턴들(BNP)은 서로 동일 또는 유사한 폭을 가지거나, 서로 다른 폭을 가질 수 있다. 예를 들어, 제1 및 제3 패턴들(BNP1, BNP3)은 적어도 발광 영역(EA)에서 서로 동일한 폭을 가지며, 제2 패턴(BNP2)을 사이에 개재하고 서로 마주할 수 있다. 일 예로, 제1 및 제3 패턴들(BNP1, BNP3)은, 발광 영역(EA)에서 제2 패턴(BNP2)을 중심으로 서로 대칭으로 형성될 수 있다.
패턴들(BNP)은 발광 영역(EA)에서 균일한 간격으로 배열 또는 배치될 수 있다. 예를 들어, 제1, 제2 및 제3 패턴들(BNP1, BNP2, BNP3)은, 발광 영역(EA)에서 제1 방향(DR1)을 따라 제2 거리(d2)만큼 일정한 간격을 두고 순차적으로 배열 또는 배치될 수 있다.
각각의 패턴(BNP)은 적어도 발광 영역(EA)에서 적어도 하나의 정렬 전극(ALE)과 부분적으로 중첩될 수 있다. 예를 들어, 제1 패턴(BNP1)은 제1 정렬 전극(ALE1)의 일 영역과 중첩되도록 제1 정렬 전극(ALE1)의 하부에 제공 또는 배치될 수 있고, 제2 패턴(BNP2)은 제2 및 제3 정렬 전극들(ALE2, ALE3) 각각의 일 영역들과 중첩되도록 제2 및 제3 정렬 전극들(ALE2, ALE3)의 하부에 제공 또는 배치될 수 있고, 제3 패턴(BNP3)은 제4 정렬 전극(ALE4)의 일 영역과 중첩되도록 제4 정렬 전극(ALE4)의 하부에 제공 또는 배치될 수 있다.
패턴들(BNP)이 정렬 전극들(ALE) 각각의 일 영역 하부에 제공 또는 배치됨에 따라, 상기 패턴들(BNP)이 형성 또는 배치된 영역에서 정렬 전극들(ALE) 각각의 일 영역이 화소(PXL)의 상부 방향으로 돌출될 수 있다. 이에 따라, 발광 소자들(LD)의 주변에 벽 구조물이 형성될 수 있다. 예를 들어, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)과 마주하도록 발광 영역(EA) 내에 벽 구조물이 형성될 수 있다.
일 실시예에서, 패턴들(BNP) 및/또는 정렬 전극들(ALE)이 반사성 물질을 포함할 경우, 발광 소자들(LD)의 주변에 반사성의 벽 구조물이 형성될 수 있다. 이에 따라, 발광 소자들(LD)로부터 방출되는 빛이 보다 화소(PXL)의 상부 방향(일 예로, 소정의 시야각 범위를 포함한 표시 패널(DP)의 정면 방향)으로 향하게 되면서 화소(PXL)의 광 효율이 개선될 수 있다.
일 실시예에서, 적어도 하나의 패턴(BNP)은 발광 영역(EA)으로부터 비발광 영역(NEA)을 지나 분리 영역(SPA)으로 연장될 수 있다. 상기 적어도 하나의 패턴(BNP)은, 비발광 영역(NEA)과 분리 영역(SPA)의 경계에서, 그의 일 영역이 한 쌍의 화소 전극들(ELT) 사이의 영역에 위치하도록 뱅크(BNK)의 가장자리 영역(일 예로, 상단 가장자리 영역)과 중첩될 수 있다. 유사하게, 상기 적어도 하나의 패턴(BNP)은, 비발광 영역(NEA)과 발광 영역(EA)의 경계에서, 그의 다른 일 영역이 상기 한 쌍의 화소 전극들(ELT)의 사이에 위치하도록 뱅크(BNK)의 가장자리 영역(일 예로, 하단 가장자리 영역)과 중첩될 수 있다. 여기서, 한 쌍의 화소 전극들(ELT)은, 동일 공정에서 동일 층에 형성 또는 배치되는 화소 전극들(ELT), 및/또는 서로 인접한 화소 전극들(ELT)일 수 있다.
예를 들어, 제2 패턴(BNP2)은 발광 영역(EA)으로부터 제1 분리 영역(SPA1)으로 연장될 수 있다. 제2 패턴(BNP2)의 일 영역은, 평면 상에서 보았을 때, 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이, 제3 및 제4 화소 전극들(ELT3, ELT4)의 사이, 및/또는 제2 및 제3 화소 전극들(ELT2, ELT3)의 사이의 영역에 위치하면서 뱅크(BNK)의 가장자리 영역과 중첩될 수 있다.
제2 패턴(BNP2)은 제2 분리 영역(SPA2)으로도 연장될 수 있다. 예를 들어, 제2 패턴(BNP2)은 발광 영역(EA)을 중심으로 실질적으로 상하 대칭인 형상을 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 일 실시예에서는 제2 패턴(BNP2)이 제2 분리 영역(SPA2)으로는 이어지지 않을 수 있고, 발광 영역(EA)과 제2 분리 영역(SPA2) 사이의 비발광 영역(NEA) 내에서 끊기거나 제거될 수도 있다.
정렬 전극들(ALE)은, 적어도 발광 영역(EA)에 제공 또는 배치될 수 있고, 상기 발광 영역(EA)에서 제1 방향(DR1)을 따라 서로 이격될 수 있고, 각각이 제2 방향(DR2)을 따라 연장될 수 있다. 정렬 전극들(ALE)은 발광 영역(EA)으로부터 비발광 영역(NEA)을 지나 분리 영역(SPA)으로 연장될 수 있고, 상기 분리 영역(SPA)에서 끊기거나 제거될 수 있다. 예를 들어, 제1 내지 제4 정렬 전극들(ALE1~ALE4) 각각은, 발광 영역(EA)으로부터 제1 및 제2 분리 영역들(SPA1, SPA2)로 연장될 수 있고, 상기 제1 및 제2 분리 영역들(SPA1, SPA2)에서 끊어지거나 제거됨으로써 인접 화소(PXL)의 정렬 전극들(ALE)로부터 분리될 수 있다. 일 실시예에서는 정렬 전극들(ALE) 중 적어도 하나, 일 예로 제2 정렬 전극(ALE2)은, 분리 영역(SPA)에서 끊기거나 제거되지 않고 인접 화소(PXL)의 제2 정렬 전극(ALE2)에 일체로 연결될 수도 있다.
정렬 전극들(ALE) 중 어느 하나 및 다른 하나는, 각각의 컨택부(CNT)를 통해 화소 회로(PXC) 및/또는 소정의 전원선에 전기적으로 연결될 수 있다. 예를 들어, 제1 정렬 전극(ALE1)은 제1 컨택부(CNT1)를 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수 있고, 제2 정렬 전극(ALE2)은 제2 컨택부(CNT2)를 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
일 실시예에서, 각각의 컨택부(CNT)는 분리 영역(SPA) 내에 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 및/또는 제2 컨택부들(CNT1, CNT2)은, 도 4a에 도시된 바와 같이 분리 영역(SPA)(일 예로, 제1 분리 영역(SPA1))에 형성되거나, 도 4b에 도시된 바와 같이 비발광 영역(NEA)에 형성될 수 있다.
일 실시예에서, 각각의 정렬 전극(ALE)은 각각의 컨택홀(CH)을 통해 어느 하나의 화소 전극(ELT)에 전기적으로 연결될 수 있다. 정렬 전극들(ALE)은 서로 다른 화소 전극들(ELT)에 전기적으로 연결될 수 있다. 예를 들어, 제1 정렬 전극(ALE1)은 제1 컨택홀(CH1)을 통해 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있고, 제2 정렬 전극(ALE2)은 제2 컨택홀(CH2)을 통해 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다. 제3 정렬 전극(ALE3)은 제3 컨택홀(CH3)을 통해 제3 화소 전극(ELT3)에 전기적으로 연결될 수 있고, 제4 정렬 전극(ALE4)은 제4 컨택홀(CH4)을 통해 제5 화소 전극(ELT5)에 전기적으로 연결될 수 있다.
일 실시예에서, 정렬 전극들(ALE)을 각각의 화소 전극들(ELT)에 연결하기 위한 컨택홀들(CH)은 분리 영역(SPA)에 제공 또는 배치될 수 있다. 예를 들어, 컨택홀들(CH)은 정렬 전극들(ALE)을 덮거나 상기 정렬 전극들(ALE)과 중첩되는 적어도 한 층의 절연막(일 예로, 도 5a 내지 도 5e 및 도 6의 제1 절연막(INS1))에 형성될 수 있고, 발광 영역(EA)에는 형성되지 않고 분리 영역(SPA)에 형성될 수 있다. 정렬 전극들(ALE)은, 발광 영역(EA)에서는 상기 절연막에 의해 완전히 덮이거나 상기 절연막과 완전히 중첩될 수 있고, 분리 영역(SPA)에서 상기 절연막에 형성된 컨택홀들(CH)에 의해 노출되어 상기 컨택홀들(CH)을 통해 각각의 화소 전극들(ELT)에 전기적으로 연결될 수 있다.
각각의 정렬 전극(ALE)은 어느 하나의 패턴(BNP) 상에 위치할 수 있다. 예를 들어, 제1 정렬 전극(ALE1)은 제1 패턴(BNP1)의 일 영역 상에 위치하고, 제2 및 제3 정렬 전극들(ALE2, ALE3)은 제2 패턴(BNP2)의 서로 다른 일 영역들 상에 위치하며, 제4 정렬 전극(ALE4)은 제3 패턴(BNP3)의 일 영역 상에 위치할 수 있다. 일 실시예에서, 제3 정렬 전극(ALE3)이 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 위치할 경우, 제3 정렬 전극(ALE3)은 제2 패턴(BNP2)의 좌측 영역에 위치하고, 제2 정렬 전극(ALE2)은 제2 패턴(BNP2)의 우측 영역에 위치할 수 있다.
각각의 정렬 전극(ALE)은 발광 영역(EA)에서 균일한 폭(또는, 실질적으로 균일한 폭)을 가질 수 있다. 일 예로, 제1, 제2, 제3 및 제4 정렬 전극들(ALE1, ALE2, ALE3, ALE4) 각각은, 평면 상에서 보았을 때 발광 영역(EA) 내에서 일정한 폭을 가지는 일자형의 패턴 형상(또는, 실질적으로 일자형인 패턴 형상)을 가질 수 있다. 정렬 전극들(ALE)은 서로 동일 또는 유사한 폭을 가지거나, 서로 다른 폭을 가질 수 있다.
각각의 정렬 전극(ALE)은 발광 영역(EA)에서 제2 방향(DR2)을 따라 연속적으로 형성될 수 있다. 예를 들어, 각각의 정렬 전극(ALE)은 발광 영역(EA) 내에서 끊기거나 제거되지 않도록 제2 방향(DR2)을 따라 연장될 수 있다.
서로 인접한 한 쌍의 정렬 전극들(ALE)은 발광 소자들(LD)의 정렬 단계에서 서로 다른 신호들을 공급받으며, 발광 영역(EA)에서 균일한 간격으로 서로 이격될 수 있다. 발광 영역(EA)에 적어도 두 쌍의 정렬 전극들(ALE)이 제공되는 배치되는 경우, 각 쌍의 정렬 전극들(ALE)은 동일한 간격으로 서로 이격될 수 있다.
예를 들어, 발광 영역(EA)에서 제1 방향(DR1)을 따라 제1 정렬 전극(ALE1), 제3 정렬 전극(ALE3), 제2 정렬 전극(ALE2) 및 제4 정렬 전극(ALE4)이 순차적으로 배열 또는 배치되는 경우, 제1 및 제3 정렬 전극들(ALE1, ALE3)이 쌍을 이뤄 서로 다른 정렬 신호들을 공급받고, 제2 및 제4 정렬 전극들(ALE2, ALE4)이 쌍을 이뤄 서로 다른 정렬 신호들을 공급받을 수 있다. 발광 영역(EA)에서, 제1 및 제3 정렬 전극들(ALE1, ALE3)은 제1 방향(DR1)을 따라 제1 거리(d1)만큼 일정한 간격을 두고 서로 이격될 수 있고, 제2 및 제4 정렬 전극들(ALE2, ALE4)도 제1 방향(DR1)을 따라 제1 거리(d1)만큼 일정한 간격을 두고 서로 이격될 수 있다.
일 실시예에서, 제2 및 제3 정렬 전극들(ALE2, ALE3)은 발광 소자들(LD)의 정렬 단계에서 서로 동일한 신호를 공급받을 수 있다. 제2 및 제3 정렬 전극들(ALE2, ALE3)은 제1 거리(d1)와 동일하거나 상이한 간격을 두고 이격될 수 있다. 제2 및 제3 정렬 전극들(ALE2, ALE3)은 발광 소자들(LD)의 정렬 단계에서 서로 일체 또는 비일체로 연결될 수 있다.
각각의 정렬 전극(ALE)은 비발광 영역(NEA) 및/또는 분리 영역(SPA)에서 굴곡부를 가지거나 가지지 않을 수 있으며, 발광 영역(EA)을 제외한 나머지 영역에서의 형상 및/또는 크기가 특별히 한정되지는 않는다. 예를 들어, 비발광 영역(NEA) 및/또는 분리 영역(SPA)에서는 정렬 전극들(ALE)의 형상 및/또는 크기를 다양하게 변경할 수 있다.
발광 소자들(LD)은 각각 한 쌍의 패턴들(BNP)의 사이에 정렬될 수 있고, 각각 한 쌍의 화소 전극들(ELT)의 사이에 전기적으로 연결될 수 있다.
예를 들어, 각각의 제1 발광 소자(LD1)는 제1 및 제2 패턴들(BNP1, BNP2)의 사이에 정렬되어 제1 및 제3 화소 전극들(ELT1, ELT3)의 사이에 전기적으로 연결되고, 각각의 제2 발광 소자(LD2)는 제1 및 제2 패턴들(BNP1, BNP2)의 사이에 정렬되어 제3 및 제4 화소 전극들(ELT3, ELT4)의 사이에 전기적으로 연결될 수 있다. 일 예로, 각각의 제1 발광 소자(LD1)는 제1 및 제2 패턴들(BNP1, BNP2) 사이의 영역 중 상단 영역에 정렬 또는 배치될 수 있고, 제1 발광 소자(LD1)의 제1 단부(EP1) 및 제2 단부(EP2)는 각각 제1 화소 전극(ELT1) 및 제3 화소 전극(ELT3)에 전기적으로 연결될 수 있다. 각각의 제2 발광 소자(LD2)는 제1 및 제2 패턴들(BNP1, BNP2) 사이의 영역 중 하단 영역에 정렬 또는 배치될 수 있고, 제2 발광 소자(LD2)의 제1 단부(EP1) 및 제2 단부(EP2)는 각각 제3 화소 전극(ELT3) 및 제4 화소 전극(ELT4)에 전기적으로 연결될 수 있다.
유사하게, 각각의 제3 발광 소자(LD3)는 제2 및 제3 패턴들(BNP2, BNP3)의 사이에 정렬되어 제4 및 제5 화소 전극들(ELT4, ELT5)의 사이에 전기적으로 연결되고, 각각의 제4 발광 소자(LD4)는 제2 및 제3 패턴들(BNP2, BNP3)의 사이에 정렬되어 제2 및 제5 화소 전극들(ELT2, ELT5)의 사이에 전기적으로 연결될 수 있다. 일 예로, 각각의 제3 발광 소자(LD3)는 제2 및 제3 패턴들(BNP2, BNP3) 사이의 영역 중 하단 영역에 정렬 또는 배치될 수 있고, 제3 발광 소자(LD3)의 제1 단부(EP1) 및 제2 단부(EP2)는 각각 제4 화소 전극(ELT4) 및 제5 화소 전극(ELT5)에 전기적으로 연결될 수 있다. 각각의 제4 발광 소자(LD4)는 제2 및 제3 패턴들(BNP2, BNP3) 사이의 영역 중 상단 영역에 정렬 또는 배치될 수 있고, 제4 발광 소자(LD4)의 제1 단부(EP1) 및 제2 단부(EP2)는 각각 제5 화소 전극(ELT5) 및 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다.
일 예로, 발광 영역(EA)의 좌측 상단 영역에는 제1 발광 소자들(LD1)이 배치될 수 있고, 발광 영역(EA)의 좌측 하단 영역에는 제2 발광 소자들(LD2)이 배치될 수 있다. 발광 영역(EA)의 우측 하단 영역에는 제3 발광 소자들(LD3)이 배치될 수 있고, 발광 영역(EA)의 우측 상단 영역에는 제4 발광 소자들(LD4)이 배치될 수 있다. 다만, 발광 소자들(LD)의 배열 및/또는 연결 구조 등은 발광부(EMU)의 구조 및/또는 직렬 단의 개수 등에 따라 다양하게 변경될 수 있다.
화소 전극들(ELT)은 적어도 발광 영역(EA)에 제공 또는 배치될 수 있고, 각각 적어도 하나의 정렬 전극(ALE) 및 발광 소자(LD)에 대응하는 위치에 제공 또는 배치될 수 있다. 예를 들어, 각각의 화소 전극(ELT)은 각각의 정렬 전극(들)(ALE) 및 각각의 발광 소자(들)(LD)과 중첩되도록 상기 정렬 전극(들)(ALE) 및 발광 소자(들)(LD) 상에 형성되어, 적어도 상기 발광 소자(들)(LD)에 전기적으로 연결될 수 있다. 일 예로, 각각의 화소 전극(ELT)은 발광 영역(EA)에서 적어도 하나의 발광 소자(LD)의 일 단부에 전기적으로 연결될 수 있다.
제1 화소 전극(ELT1)은 제1 정렬 전극(ALE1)의 제1 영역(일 예로, 상단 영역) 및 제1 발광 소자들(LD1)의 제1 단부들(EP1) 상에 형성 또는 배치될 수 있고, 제1 발광 소자들(LD1)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 예를 들어, 제1 화소 전극(ELT1)은, 발광 영역(EA)에서 제1 발광 소자들(LD1)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다.
제2 화소 전극(ELT2)은 제2 정렬 전극(ALE2)의 제1 영역(일 예로, 상단 영역) 및 제4 발광 소자들(LD4)의 제2 단부들(EP2) 상에 형성 또는 배치될 수 있고, 제4 발광 소자들(LD4)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 예를 들어, 제2 화소 전극(ELT2)은, 발광 영역(EA)에서 제4 발광 소자들(LD4)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다.
제2 화소 전극(ELT2)은 적어도 하나의 다른 화소 전극(ELT) 및/또는 발광 소자(LD)를 경유하여 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)에 전기적으로 연결될 수 있다. 일 예로, 제2 화소 전극(ELT2)은 제3 화소 전극(ELT3), 제2 발광 소자(LD2), 제4 화소 전극(ELT4), 제3 발광 소자(LD3), 제5 화소 전극(ELT5) 및 제4 발광 소자(LD4)를 경유하여 제1 발광 소자들(LD1)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다.
제3 화소 전극(ELT3)은 제3 정렬 전극(ALE3)의 제1 영역(일 예로, 상단 영역) 및 제1 발광 소자들(LD1)의 제2 단부들(EP2) 상에 형성 또는 배치될 수 있고, 제1 발광 소자들(LD1)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 제3 화소 전극(ELT3)은 제1 정렬 전극(ALE1)의 제2 영역(일 예로, 하단 영역) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 형성 또는 배치될 수 있고, 제2 발광 소자들(LD2)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 예를 들어, 제3 화소 전극(ELT3)은, 발광 영역(EA)에서 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다.
일 실시예에서, 제3 화소 전극(ELT3)은 굴곡된 형상(또는, 실질적으로 굴곡된 형상)을 가질 수 있다. 예를 들어, 제3 화소 전극(ELT3)은, 적어도 하나의 제1 발광 소자(LD1)가 배열 또는 배치될 수 있는 영역과 적어도 하나의 제2 발광 소자(LD2)가 배열 또는 배치될 수 있는 영역의 경계에서, 실질적으로 꺾이거나 구부러진 구조를 가질 수 있다.
제3 화소 전극(ELT3)은 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 위치하며, 발광 소자들(LD)을 통해 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제3 화소 전극(ELT3)은 적어도 하나의 제1 발광 소자(LD1)를 통해 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있고, 적어도 하나의 제2, 제3 및/또는 제4 발광 소자들(LD2, LD3, LD4)을 통해 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다.
제4 화소 전극(ELT4)은 제3 정렬 전극(ALE3)의 제2 영역(일 예로, 하단 영역) 및 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 형성 또는 배치될 수 있고, 제2 발광 소자들(LD2)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 제4 화소 전극(ELT4)은 제4 정렬 전극(ALE4)의 제1 영역(일 예로, 하단 영역) 및 제3 발광 소자들(LD3)의 제1 단부들(EP1) 상에 형성 또는 배치될 수 있고, 제3 발광 소자들(LD3)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 예를 들어, 제4 화소 전극(ELT4)은, 발광 영역(EA)에서 제2 발광 소자들(LD2)의 제2 단부들(EP2) 및 제3 발광 소자들(LD3)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다.
일 실시예에서, 제4 화소 전극(ELT4)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제4 화소 전극(ELT4)은, 적어도 하나의 제2 발광 소자(LD2)가 배열 또는 배치될 수 있는 영역과 적어도 하나의 제3 발광 소자(LD3)가 배열 또는 배치될 수 있는 영역의 경계 또는 그 주변에서, 실질적으로 꺾이거나 구부러진 구조를 가질 수 있다. 일 실시예에서, 제4 화소 전극(ELT4)은 분리 영역(SPA)으로는 연장되지 않을 수 있고, 발광 영역(EA)의 내부에 (일 예로, 발광 영역(EA)의 내부에만) 형성될 수 있으나, 이에 한정되지는 않는다.
제4 화소 전극(ELT4)은 발광 소자들(LD)을 통해 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제4 화소 전극(ELT4)은 적어도 하나의 제1 및/또는 제2 발광 소자들(LD1, LD2)을 통해 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있고, 적어도 하나의 제3 및/또는 제4 발광 소자들(LD3, LD4)을 통해 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다.
제5 화소 전극(ELT5)은 제2 정렬 전극(ALE2)의 제2 영역(일 예로, 하단 영역) 및 제3 발광 소자들(LD3)의 제2 단부들(EP2) 상에 형성 또는 배치될 수 있고, 제3 발광 소자들(LD3)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 또한, 제5 화소 전극(ELT5)은 제4 정렬 전극(ALE4)의 제2 영역(일 예로, 상단 영역) 및 제4 발광 소자들(LD4)의 제1 단부들(EP1) 상에 형성 또는 배치될 수 있고, 제4 발광 소자들(LD4)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 예를 들어, 제5 화소 전극(ELT5)은, 발광 영역(EA)에서 제3 발광 소자들(LD3)의 제2 단부들(EP2) 및 제4 발광 소자들(LD4)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다.
일 실시예에서, 제5 화소 전극(ELT5)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제5 화소 전극(ELT5)은, 적어도 하나의 제3 발광 소자(LD3)가 배열 또는 배치될 수 있는 영역과 적어도 하나의 제4 발광 소자(LD4)가 배열 또는 배치될 수 있는 영역의 경계에서, 실질적으로 꺾이거나 구부러진 구조를 가질 수 있다.
제5 화소 전극(ELT5)은 발광 소자들(LD)을 통해 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제5 화소 전극(ELT5)은 적어도 하나의 제1, 제2 및/또는 제3 발광 소자들(LD1, LD2, LD3)을 통해 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있고, 적어도 하나의 제4 발광 소자(LD4)를 통해 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다.
일 실시예에서, 적어도 하나의 화소 전극(ELT)은, 발광 영역(EA)으로부터 비발광 영역(NEA)을 지나 분리 영역(SPA)으로 연장될 수 있고, 상기 분리 영역(SPA)에서 각각의 컨택홀(CH)을 통해 각각 어느 하나의 정렬 전극(ALE)에 전기적으로 연결될 수 있다. 예를 들어, 제1, 제2, 제3 및 제5 화소 전극들(ELT1, ELT2, ELT3, ELT5)은 발광 영역(EA)으로부터 제1 분리 영역(SPA1)으로 연장될 수 있다. 제1 분리 영역(SPA1)에서, 제1 화소 전극(ELT1)은 제1 컨택홀(CH1)을 통해 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있고, 제2 화소 전극(ELT2)은 제2 컨택홀(CH2)을 통해 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있다. 또한, 제1 분리 영역(SPA1)에서, 제3 화소 전극(ELT3)은 제3 컨택홀(CH3)을 통해 제3 정렬 전극(ALE3)에 전기적으로 연결될 수 있고, 제5 화소 전극(ELT5)은 제4 컨택홀(CH4)을 통해 제4 정렬 전극(ALE4)에 전기적으로 연결될 수 있다.
도 4a 및 도 4b는, 제1, 제2, 제3 및 제5 화소 전극들(ELT1, ELT2, ELT3, ELT5)이 모두 제1 분리 영역(SPA1)으로 연장되는 실시예들을 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 일 실시예에서는, 제1, 제2, 제3 및 제5 화소 전극들(ELT1, ELT2, ELT3, ELT5) 중 적어도 하나의 전극은 제1 분리 영역(SPA1)으로 연장될 수 있고 상기 제1 분리 영역(SPA1)에서 각각의 정렬 전극(ALE)에 전기적으로 연결될 수 있고, 제1, 제2, 제3 및 제5 화소 전극들(ELT1, ELT2, ELT3, ELT5) 중 나머지 전극은 제2 분리 영역(SPA2)으로 연장될 수 있고 상기 제2 분리 영역(SPA2)에서 각각의 정렬 전극(ALE)에 전기적으로 연결될 수도 있다.
상술한 방식으로, 화소 전극들(ELT)을 이용하여 정렬 전극들(ALE) 및/또는 이에 대응하는 패턴들(BNP)의 사이에 정렬 또는 배치된 발광 소자들(LD)을 원하는 형태로 연결할 수 있다. 예를 들어, 화소 전극들(ELT)을 이용하여 제1 발광 소자들(LD1), 제2 발광 소자들(LD2), 제3 발광 소자들(LD3) 및 제4 발광 소자들(LD4)을 순차적으로 직렬로 전기적으로 연결할 수 있다.
각각의 발광 영역(EA)에 공급된 발광 소자들(LD)의 활용률을 높이기 위하여 상기 발광 소자들(LD)을 정렬하기 위한 정렬 신호들을 조정하거나 자계를 형성하는 등에 의해, 각각의 발광 영역(EA)에서 보다 많은 개수(또는 비율)의 발광 소자들(LD)이 특정 방향으로 정렬되도록 상기 발광 소자들(LD)을 정렬할 수 있다. 또한, 화소 전극들(ELT)을 이용하여, 보다 다수인 발광 소자들(LD)의 정렬 방향에 맞춰 상기 발광 소자들(LD)을 연결할 수 있게 된다. 이에 따라, 발광 소자들(LD)의 활용률을 높이고, 화소(PXL)의 광 효율을 향상시킬 수 있다.
일 실시예에서, 각각의 화소 전극(ELT)은, 인접한 발광 소자들(LD)의 제1 또는 제2 단부들(EP1, EP2) 상에 형성 또는 직접적으로 형성될 수 있고, 상기 발광 소자들(LD)의 제1 또는 제2 단부들(EP1, EP2)에 연결될 수 있다.
화소 전극들(ELT)과 정렬 전극들(ALE)은 발광 영역(EA)의 외부(일 예로, 분리 영역(SPA))에서 각각의 컨택홀들(CH)을 통해 전기적으로 연결될 수 있다. 발광 소자들(LD)의 정렬 단계에서 발광 영역(EA)에 보다 균일한 전계를 형성하고 발광 소자들(LD)의 이탈을 방지할 수 있도록, 발광 소자들(LD)이 공급 및 정렬되는 발광 영역(EA)을 피해 컨택홀들(CH)을 형성할 수 있다.
뱅크(BNK)는 발광 영역(EA) 및 분리 영역(SPA)을 둘러싸도록 비발광 영역(NEA)에 제공 또는 배치될 수 있다. 뱅크(BNK)는 화소들(PXL)의 발광 영역들(EA) 및 분리 영역들(SPA)에 대응하는 개구부들(OPA)을 포함하도록 각 화소 영역(PXA)의 외곽부 및/또는 인접한 화소 영역들(PXA)의 사이에 제공 또는 배치될 수 있다. 일 예로, 뱅크(BNK)는, 각각의 화소 영역(PXA)에서, 발광 영역(EA)에 대응하는 제1 개구부(OPA1), 제1 분리 영역(SPA1)에 대응하는 제2 개구부(OPA2), 및 제2 분리 영역(SPA2)에 대응하는 제3 개구부(OPA3)를 포함할 수 있다.
뱅크(BNK)는, 각각의 화소(PXL)에 발광 소자들(LD)을 공급하는 단계에서 상기 발광 소자들(LD)이 공급되어야 할 (또는, 공급될) 각각의 발광 영역(EA)을 규정하는 댐 구조물을 형성할 수 있다. 예를 들어, 상기 발광 영역(EA)에 원하는 종류 및/또는 양의 발광 소자 잉크를 공급할 수 있도록 뱅크(BNK)에 의해 각각의 발광 영역(EA)이 구획될 수 있다.
뱅크(BNK)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있고, 이에 따라 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 뱅크(BNK)는, 적어도 하나의 블랙 매트릭스 물질 및/또는 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 뱅크(BNK)는 광의 투과를 차단할 수 있는 흑색의 불투명 패턴으로 형성될 수 있다. 일 실시예에서, 각 화소(PXL)의 광 효율을 높일 수 있도록 뱅크(BNK)의 표면(일 예로, 측벽)에 도시되지 않은 반사막 등이 형성될 수도 있다.
뱅크(BNK)는, 패턴들(BNP)을 형성하는 공정과는 별개의 공정을 통해, 상기 패턴들(BNP)과 상이한 층에 형성될 수 있다. 일 예로, 뱅크(BNK)는, 패턴들(BNP) 및 정렬 전극들(ALE) 상에 제공 또는 배치된 절연막(일 예로, 도 5a 및 도 5b의 제1 절연막(INS1))의 상부에 형성될 수 있다.
뱅크(BNK)는 패턴들(BNP)과 동일한 층에 제공 또는 배치되거나 상이한 층에 제공 또는 배치될 수 있으며, 패턴들(BNP)과 동시에 형성되거나 순차적으로 형성될 수 있다. 뱅크(BNK)와 패턴들(BNP)이 순차적으로 형성될 경우, 상기 뱅크(BNK)와 패턴들(BNP)의 위치 및/또는 형성 순서가 특별히 한정되지는 않는다. 뱅크(BNK) 및 패턴들(BNP)은, 서로 일체이거나, 서로 분리되어 형성될 수 있다.
일 실시예에서, 베이스 층(BSL)의 일면 상에 패턴들(BNP)이 먼저 형성될 수 있다. 상기 패턴들(BNP)이 형성될 수 있는 베이스 층(BSL)의 일면 상에 정렬 전극들(ALE) 및 뱅크(BNK)가 순차적으로 형성될 수 있다.
일 실시예에서, 베이스 층(BSL)의 일면 상에 정렬 전극들(ALE)이 먼저 형성될 수 있다. 상기 정렬 전극들(ALE)이 형성될 수 있는 베이스 층(BSL)의 일면 상에 패턴들(BNP) 및 뱅크(BNK)가 동시에 또는 순차적으로 형성될 수 있다.
일 실시예에서, 베이스 층(BSL)의 일면 상에 패턴들(BNP) 및 뱅크(BNK)가 먼저 형성될 수 있다. 상기 패턴들(BNP) 및 뱅크(BNK)가 형성될 수 있는 베이스 층(BSL)의 일면 상에 정렬 전극들(ALE)이 형성될 수 있다.
패턴들(BNP) 및 뱅크(BNK)가 동시에 형성되는 경우, 상기 패턴들(BNP) 및 뱅크(BNK)는 서로 연결되거나 연결되지 않도록 형성될 수 있다. 일 예로, 패턴들(BNP) 및 뱅크(BNK)는 하부면 등이 서로 연결되도록 서로 일체일 수 있다. 일 실시예에서는, 패턴들(BNP) 및 뱅크(BNK)가 동시에 형성되더라도, 상기 패턴들(BNP) 및 뱅크(BNK)는 서로 연결되지 않도록 형성될 수 있다. 일 예로, 패턴들(BNP) 및 뱅크(BNK)는 동일 층에 동시에 형성되되, 각각이 독립된 패턴을 가지면서 서로 분리될 수 있다.
도 4a 및 도 4b의 실시예들에 의하면, 발광 영역(EA)에 발광 소자들(LD)을 공급하여 정렬하는 과정에서, 발광 영역(EA) 내에 균일한 전계를 형성함과 더불어, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 최소화할 수 있다. 또한, 적어도 한 쌍의 화소 전극들(ELT)이 뱅크(BNK)의 경계를 지나 분리 영역(SPA)으로 연장되더라도, 상기 화소 전극들(ELT)의 패터닝 과정에서 뱅크(BNK)의 둘레를 따라 도전막의 잔사가 이어지는 것을 방지할 수 있다. 이에 따라, 화소 전극들(ELT) 사이의 쇼트 결함을 방지할 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
도 5a 내지 도 5e 및 도 6은 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도들이다. 예를 들어, 도 5a 내지 도 5e는 도 4a의 Ⅰ~Ⅰ′선에 따른 화소(PXL)의 단면에 대한 서로 다른 실시예들을 나타내고, 도 6은 도 4a의 Ⅱ~Ⅱ′선에 따른 화소(PXL)의 단면에 대한 일 실시예를 나타낸다.
도 5a 및 도 5b의 실시예들은 화소 전극들(ELT)의 형성 단계(또는, 이에 따른 화소 전극들(ELT)의 상호 위치) 및 제3 절연막(INS3)의 유무와 관련하여 서로 다른 실시예들을 나타낸다. 예를 들어, 도 5a에서는 일부의 화소 전극들(ELT) 및 제3 절연막(INS3)이 먼저 형성된 이후 나머지 화소 전극들(ELT)이 형성되는 실시예를 개시하고, 도 5b에서는 화소 전극들(ELT)이 동일 층에 형성되는 실시예를 나타낸다. 도 5c 내지 도 5e는 패턴들(BNP), 정렬 전극들(ALE) 및/또는 뱅크(BNK)의 위치, 형성 순서 및/또는 형상 등과 관련하여 도 5a 및 도 5b의 실시예들에 대한 변경 실시예들을 개시하는 것으로서, 일 예로 도 5b의 실시예에 대한 서로 다른 변경 실시예들을 개시한다. 도 5a 내지 도 5e에서는 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 하부 금속층(BML)을 포함하지 않는 임의의 트랜지스터(M)(일 예로, 도 3a 내지 도 3c의 제2 트랜지스터(M2))를 도시하기로 한다.
도 6은 컨택부들(CNT) 및 컨택홀들(CH)을 포함한 화소(PXL)의 단면에 대한 일 실시예를 나타낸다. 도 6에서는 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 제1 컨택부(CNT1) 및 브릿지 패턴(BRP)을 통해 제1 정렬 전극(ALE1)에 전기적으로 연결되며 하부 금속층(BML)을 포함하는 트랜지스터(M)(일 예로, 도 3a 내지 도 3c의 제1 트랜지스터(M1))를 도시하고, 상기 회로층(PCL)에 배치될 수 있는 배선의 일 예로서, 제2 컨택부(CNT2)를 통해 제2 정렬 전극(ALE2)에 전기적으로 연결되는 제2 전원선(PL2)을 도시하기로 한다.
도 2 내지 도 6을 참조하면, 본 발명의 일 실시예에 의한 화소(PXL) 및 이를 구비한 표시 장치(DD)는, 베이스 층(BSL)의 일면 상에 서로 중첩되도록 배치된 회로층(PCL) 및 표시층(DPL)을 포함할 수 있다. 예를 들어, 표시 영역(DA)은, 베이스 층(BSL)의 일면 상에 배치된 회로층(PCL)과, 상기 회로층(PCL) 상에 배치된 표시층(DPL)을 포함할 수 있다. 다만, 베이스 층(BSL) 상에서의 회로층(PCL)과 표시층(DPL)의 상호 위치는, 실시예에 따라 달라질 수 있다. 회로층(PCL)과 표시층(DPL)을 서로 다른 층에 나누어 중첩시킬 경우, 평면 상에서 화소 회로(PXC) 및 발광부(EMU)를 형성하기 위한 각각의 레이아웃 공간을 충분히 확보할 수 있다.
회로층(PCL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 화소 회로(PXC)를 형성하는 회로 소자들(일 예로, 트랜지스터들(M) 및 스토리지 커패시터(Cst)) 및 이에 전기적으로 연결되는 각종 배선들이 배치될 수 있다. 그리고, 표시층(DPL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 발광부(EMU)를 형성하는 정렬 전극들(ALE), 발광 소자들(LD) 및/또는 화소 전극들(ELT)이 배치될 수 있다.
회로층(PCL)은 회로 소자들 및 배선들 외에도 절연층들을 포함할 수 있다. 예를 들어, 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연막(GI), 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2) 및/또는 패시베이션막(PSV)을 포함할 수 있다.
회로층(PCL)은 적어도 일부의 트랜지스터(M)(일 예로, 제1 트랜지스터(M1))의 하부에 배치된 하부 금속층(BML) 등을 포함한 제1 도전층을 선택적으로 더 포함할 수 있다.
일 예로, 제1 도전층은, 베이스 층(BSL)과 버퍼층(BFL)의 사이에 배치되며, 적어도 하나의 트랜지스터(M)(일 예로, 제1 트랜지스터(M1))의 게이트 전극(GE) 및/또는 반도체 패턴(SCP)과 중첩되는 하부 금속층(BML)을 포함할 수 있다.
일 실시예에서, 하부 금속층(BML)은 해당 트랜지스터(M)의 일 전극에 전기적으로 연결될 수 있다. 일 예로, 제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 경우, 상기 하부 금속층(BML)은 제1 트랜지스터(M1)의 소스 전극(또는 드레인 전극)에 전기적으로 연결될 수 있다.
제1 도전층이 선택적으로 형성될 수 있는 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체층이 배치될 수 있다. 반도체층은 각 트랜지스터(M)의 반도체 패턴(SCP) 등을 포함할 수 있다. 반도체 패턴(SCP)은 게이트 전극(GE)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역들(일 예로, 소스 및 드레인 영역들)을 포함할 수 있다.
반도체층 상에는 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI) 상에는 제2 도전층이 배치될 수 있다.
제2 도전층은 각 트랜지스터(M)의 게이트 전극(GE)을 포함할 수 있다. 제2 도전층은 스토리지 커패시터(Cst)의 일 전극 및/또는 소정의 배선을 더 포함할 수 있다.
제2 도전층 상에는 제1 층간 절연막(ILD1)이 배치될 수 있다. 제1 층간 절연막(ILD1) 상에는 제3 도전층이 배치될 수 있다.
제3 도전층은 각 트랜지스터(M)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함할 수 있다. 여기서, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 소스 및 드레인 전극들일 수 있다. 제3 도전층은 스토리지 커패시터(Cst)의 일 전극 및/또는 소정의 배선을 더 포함할 수 있다.
제3 도전층 상에는 제2 층간 절연막(ILD2)이 배치될 수 있다. 제2 층간 절연막(ILD2) 상에는 제4 도전층이 배치될 수 있다.
제4 도전층은 회로층(PCL)과 표시층(DPL)을 전기적으로 연결하는 브릿지 패턴(BRP) 및/또는 소정의 배선(일 예로, 제1 전원선(PL1) 및/또는 제2 전원선(PL2))을 포함할 수 있다. 브릿지 패턴(BRP)은, 제1 컨택부(CNT1)를 통해, 각 발광부(EMU)의 제1 정렬 전극(ALE1) 및/또는 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있다. 제2 전원선(PL2)은, 제2 컨택부(CNT2)를 통해, 각 발광부(EMU)의 제2 정렬 전극(ALE2) 및/또는 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다. 제1 및 제2 컨택부들(CNT1, CNT2) 각각은 패시베이션막(PSV)에 형성된 비아홀 및/또는 컨택홀로 형성될 수 있다.
일 실시예에서, 제4 도전층은 생략될 수도 있다. 브릿지 패턴(BRP)은 제공 또는 배치되지 않을 수 있고, 제1 정렬 전극(ALE1)은 제1 컨택부(CNT1)를 통해 소정의 회로 소자에 전기적으로 연결될 수 있다. 일 예로, 제1 정렬 전극(ALE1)은 제1 컨택부(CNT1)를 통해 제1 트랜지스터(M1)의 제1 트랜지스터 전극(TE1)(또는, 제2 트랜지스터 전극(TE2))에 전기적으로 연결되거나 직접적으로 전기적으로 연결될 수 있다.
제4 도전층이 생략될 경우, 제2 층간 절연막(ILD2)은 선택적으로 제공 또는 배치될 수 있다. 예를 들어, 제4 도전층이 생략될 경우, 제2 층간 절연막(ILD2)도 생략되어 제3 도전층 상에 바로 패시베이션막(PSV)이 형성되거나, 제4 도전층이 생략되더라도 제3 도전층 상에 제2 층간 절연막(ILD2) 및 패시베이션막(PSV)이 순차적으로 형성될 수 있다.
제1 및/또는 제2 전원선들(PL1, PL2)의 위치는 실시예에 따라 다양하게 변경될 수 있다. 일 예로, 제2 층간 절연막(ILD2) 및/또는 제4 도전층이 생략될 경우, 제1 및 제2 전원선들(PL1, PL2) 각각은 제1 도전층, 제2 도전층 또는 제3 도전층에 제공될 수 있다. 제1 및/또는 제2 전원선들(PL1, PL2)이 다중 층으로 제공될 경우, 상기 제1 및/또는 제2 전원선들(PL1, PL2)은 제1 내지 제3 도전층들(제4 도전층이 제공 또는 배치될 경우에는 제1 내지 제4 도전층들) 중 적어도 두 개의 층에 제공 또는 배치된 다중 층의 배선들을 포함할 수 있다.
제4 도전층 상에는 패시베이션막(PSV)이 배치될 수 있다. 일 실시예에서, 패시베이션막(PSV)은 적어도 유기 절연층을 포함하며 회로층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 상기 패시베이션막(PSV)의 상부에는 표시층(DPL)이 배치될 수 있다.
표시층(DPL)은, 각 화소(PXL)의 발광부(EMU)를 포함할 수 있다. 예를 들어, 표시층(DPL)은, 각 화소(PXL)의 정렬 전극들(ALE), 상기 정렬 전극들(ALE)의 사이에 정렬 또는 배치된 발광 소자들(LD), 및 상기 발광 소자들(LD)에 전기적으로 연결된 화소 전극들(ELT)을 포함할 수 있다. 일 실시예에서, 적어도 일부의 화소 전극들(ELT)은 제1 절연막(INS1)에 형성된 각각의 컨택홀들(CH)을 통해 서로 다른 정렬 전극들(ALE)에 전기적으로 연결될 수 있다.
표시층(DPL)은, 정렬 전극들(ALE)의 하부에 배치된 패턴들(BNP), 및 정렬 전극들(ALE)의 상부에 배치된 제1 절연막(INS1)을 포함할 수 있다. 일 예로, 표시층(DPL)은, 정렬 전극들(ALE) 각각의 일 영역을 상부 방향으로 돌출시키기 위하여 상기 정렬 전극들(ALE)의 일 영역 하부에 배치되는 패턴들(BNP)과, 적어도 발광 영역(EA)에서 정렬 전극들(ALE)을 전면적으로 덮거나 상기 정렬 전극들(ALE)과 전면적으로 중첩될 수 있도록 상기 정렬 전극들(ALE)의 상부에 배치되는 제1 절연막(INS1)을 포함할 수 있다. 표시층(DPL)은 적어도 하나의 도전층 및/또는 절연층을 더 포함할 수 있다.
예를 들어, 표시층(DPL)은, 회로층(PCL)의 상부에 순차적으로 배치 및/또는 형성될 수 있는, 패턴들(BNP), 정렬 전극들(ALE), 제1 절연막(INS1), 발광 소자들(LD), 제2 절연막(INS2) 및 화소 전극들(ELT)을 포함할 수 있다. 표시층(DPL)은 제3 절연막(INS3)을 선택적으로 포함할 수 있다.
일 실시예에서, 도 5a 및 도 6에 도시된 바와 같이, 각각의 발광 소자(LD)를 사이에 두고 서로 마주하는 한 쌍의 화소 전극들(ELT)(일 예로, 제1 및 제3 화소 전극들(ELT1, ELT3), 또는 제2 및 제5 화소 전극들(ELT2, ELT5))은 서로 다른 층에 형성될 수 있고, 상기 한 쌍의 화소 전극들(ELT)의 사이에 제3 절연막(INS3)이 제공 또는 배치될 수 있다.
예를 들어, 제3 절연막(INS3)은 한 쌍의 화소 전극들(ELT) 중 어느 하나를 덮도록 (또는, 중첩되도록) 제공 또는 배치될 수 있다. 일 예로, 제3 절연막(INS3)은 제1, 제2 및 제4 화소 전극들(ELT1, ELT2, ELT4) 상에 형성 또는 배치될 수 있고, 상기 제3 절연막(INS3)의 일 단부 상에 제3 및 제5 화소 전극들(ELT3, ELT5)이 형성 또는 배치될 수 있다.
일 실시예에서, 도 5b에 도시된 바와 같이, 각각의 발광 소자(LD)를 사이에 두고 서로 마주하는 한 쌍의 화소 전극들(ELT)은 서로 동일한 층에 형성 또는 배치될 수 있다. 예를 들어, 각 화소(PXL)의 화소 전극들(ELT)은 동일한 층에 동시에 형성 또는 배치될 수 있다. 제3 절연막(INS3)은 생략될 수 있다.
패턴들(BNP)은 회로층(PCL)이 형성될 수 있는 베이스 층(BSL)의 일면 상에 배치될 수 있다. 예를 들어, 패턴들(BNP)은 패시베이션막(PSV)의 상부에 제공 또는 배치될 수 있다. 이러한 패턴들(BNP)은 베이스 층(BSL)의 일면 상에서 화소(PXL)의 높이 방향(일 예로, 제3 방향(DR3))으로 돌출될 수 있다. 이에 따라, 패턴들(BNP) 상에 배치된 정렬 전극들(ALE)의 일 영역이 상부로 돌출될 수 있다.
패턴들(BNP)은 적어도 하나의 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 패턴들(BNP)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 무기 절연 물질을 포함할 수 있는 적어도 한 층의 무기막을 포함할 수 있다. 일 실시예에서, 패턴들(BNP)은 포토 레지스트 물질 등을 비롯한 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막을 포함하거나, 유기 및/또는 무기 물질을 복합적으로 포함하는 단일 층 또는 다중 층의 절연체로 형성될 수도 있다.
패턴들(BNP) 및 그 상부에 배치되는 정렬 전극들(ALE)에 의해, 발광 소자들(LD)의 주변에 반사성의 벽 구조물이 형성 또는 배치될 수 있다. 일 예로, 정렬 전극들(ALE)이 반사 전극층을 포함할 경우, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 통해 방출된 빛이 상기 반사 전극층에서 반사되어, 각 화소(PXL)의 상부 방향으로 출광될 수 있다.
패턴들(BNP)은 다양한 형상을 가질 수 있다. 일 실시예에서, 패턴들(BNP)은 도 5a 내지 도 5e 및 도 6에 도시된 바와 같이 베이스 층(BSL)에 대하여 소정 범위의 각도로 기울어진 경사면을 가지도록 형성될 수 있다. 일 실시예에서, 패턴들(BNP)은 곡면 또는 계단 형상 등의 측벽들을 가질 수도 있다. 일 예로, 적어도 하나의 패턴(BNP)은 실질적으로 반원 또는 반타원인 형상 등의 단면을 가질 수도 있다. 패턴들(BNP)의 상부에 배치되는 도전층들(또는, 전극들) 및/또는 절연층들은 패턴들(BNP)에 대응하는 표면 프로파일을 가질 수 있다.
패턴들(BNP)의 상부에는 정렬 전극들(ALE)이 배치될 수 있다. 정렬 전극들(ALE)은 각각의 발광 영역(EA)에서 서로 이격되도록 배치될 수 있다.
일 실시예에서, 각각의 정렬 전극(ALE)은 화소(PXL)별로 분리된 패턴을 가지거나, 화소들(PXL)에서 공통으로 연결되는 패턴을 가질 수 있다. 예를 들어, 제1 내지 제4 정렬 전극들(ALE1~ ALE4) 각각은 해당 화소 영역(PXA)의 외곽부에 위치한 분리 영역(SPA) 및/또는 인접한 화소 영역들(PXA)의 사이에서 양단이 끊기거나 제거된 독립된 패턴을 가질 수 있다. 일 실시예에서, 적어도 하나의 정렬 전극(일 예로, 제1 정렬 전극(ALE1))은 분리 영역(SPA) 등에서 양단이 끊기거나 제거된 독립된 패턴을 가질 수 있고, 적어도 하나의 다른 정렬 전극(일 예로, 제2 정렬 전극(ALE2))은 제1 방향(DR1) 또는 제2 방향(DR2)을 따라 연장되어, 상기 제1 방향(DR1) 또는 제2 방향(DR2) 상에서 이웃한 다른 화소(PXL)의 소정 정렬 전극(일 예로, 이웃 화소(PXL)의 제2 정렬 전극(ALE2))에 일체로 연결될 수 있다.
각각의 정렬 전극(ALE)은 적어도 하나의 도전 물질을 포함함으로써, 도전성을 가질 수 있다. 정렬 전극들(ALE)은 서로 동일 또는 상이할 수 있는 도전 물질을 포함할 수 있다. 각각의 정렬 전극(ALE)은 단일층 또는 다중층으로 형성될 수 있다.
정렬 전극들(ALE)을 포함한 베이스 층(BSL)의 일면 상에는 제1 절연막(INS1)이 배치될 수 있다. 예를 들어, 제1 절연막(INS1)은 정렬 전극들(ALE)과 화소 전극들(ELT)의 사이에 개재될 수 있다.
제1 절연막(INS1)은 발광 영역(EA)에서 정렬 전극들(ALE)을 완전히 덮거나 상기 정렬 전극들(ALE)과 완전히 중첩되도록 형성 또는 배치될 수 있다. 제1 절연막(INS1)은 분리 영역(SPA)에서 상기 정렬 전극들(ALE) 각각의 일 영역을 노출하는 컨택홀들(CH)을 가질 수 있다.
제1 절연막(INS1)을 포함한 베이스 층(BSL)의 일면 상에는 뱅크(BNK)가 배치될 수 있다. 예를 들어, 뱅크(BNK)는 발광 영역(EA) 및 분리 영역(SPA)을 둘러싸도록 비발광 영역(NEA)에 제공 또는 배치될 수 있다.
뱅크(BNK)는 제1 및/또는 제2 컨택부들(CNT1, CNT2)과 중첩되거나 중첩되지 않도록 제공 또는 배치될 수 있다. 예를 들어, 뱅크(BNK)는 도 4a에 도시된 바와 같이 제1 및 제2 컨택부들(CNT1, CNT2)을 덮지 않거나 상기 제1 및 제2 컨택부들(CNT1, CNT2)과 중첩되지 않도록 형성되거나, 도 4b에 도시된 바와 같이 제1 및 제2 컨택부들(CNT1, CNT2)을 덮거나 상기 제1 및 제2 컨택부들(CNT1, CNT2)과 중첩되도록 형성될 수 있다.
일 실시예에서, 뱅크(BNK)는 컨택홀들(CH)과 중첩되지 않도록 제공 또는 배치될 수 있다. 이에 따라, 뱅크(BNK)의 형성 이후에 정렬 전극들(ALE)을 각각의 화소 전극들(ELT)에 용이하게 연결할 수 있다.
뱅크(BNK)는 적어도 하나의 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 실시예에서, 뱅크(BNK)는 차광성 물질이나 컬러 필터 물질 등을 포함할 수 있고, 인접한 화소들(PXL)의 사이에서 빛샘이 발생하는 것을 차단할 수 있다. 뱅크(BNK)는 패턴들(BNP)을 구성하는 물질 중 적어도 하나의 물질을 포함하거나, 패턴들(BNP)과 상이한 물질을 포함할 수 있다.
일 실시예에서, 뱅크(BNK)는 소수성의 표면을 가질 수 있다. 예를 들어, 소수성 재료를 이용하여 뱅크(BNK) 자체를 소수성의 패턴으로 형성하거나, 뱅크(BNK) 상에 소수성 재료로 이루어진 소수성 피막을 형성함으로써, 뱅크(BNK)가 소수성의 표면을 가지도록 형성할 수 있다. 일 예로, 폴리아크릴레이트(Polyacrylate) 등과 같이 접촉각이 큰 소수성의 유기 절연 물질을 이용하여 뱅크(BNK)를 형성할 수 있다. 이 경우, 발광 소자들(LD)을 공급하는 과정에서 상기 발광 소자들(LD)을 포함한 발광 소자 잉크가 발광 영역(EA)의 주변으로 흘러 넘치는 것을 방지할 수 있고, 발광 소자 잉크의 공급 영역을 용이하게 제어할 수 있다.
도 5a 및 도 5b에서는, 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에 패턴들(BNP), 정렬 전극들(ALE), 제1 절연막(INS1) 및 뱅크(BNK)가 순차적으로 형성될 수 있는 실시예를 중심으로 화소(PXL)의 구조를 도시하였으나, 본 발명이 이에 한정되지는 않는다.
예를 들어, 도 5c에 도시된 바와 같이, 회로층(PCL)이 형성될 수 있는 베이스 층(BSL)의 일면 상에 정렬 전극들(ALE)이 먼저 형성된 이후 패턴들(BNP), 제1 절연막(INS1) 및 뱅크(BNK)가 순차적으로 형성될 수 있다. 일 실시예에서, 도 5d 및 도 5e에 도시된 바와 같이, 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에서, 패턴들(BNP) 및 뱅크(BNK)가 실질적으로 서로 동일한 층에 형성될 수도 있다.
도 5d 및 도 5e의 실시예에서와 같이 패턴들(BNP) 및 뱅크(BNK)가 서로 동일한 층에 배치될 경우, 상기 패턴들(BNP) 및 뱅크(BNK)는 동시에 형성되거나 순차적으로 형성될 수 있고, 서로 연결되거나 연결되지 않도록 형성될 수 있다. 일 예로, 도 5d에 도시된 바와 같이, 패턴들(BNP) 및 뱅크(BNK)는 동일 층에 서로 분리되어 형성될 수 있고, 동시에 또는 순차적으로 형성될 수 있다. 일 실시예에서, 도 5e에 도시된 바와 같이, 패턴들(BNP) 및 뱅크(BNK)는 동시에 동일 층에 형성되며, 서로 연결되도록 형성될 수 있다. 일 예로, 뱅크(BNK) 및 제1 및/또는 제3 패턴들(BNP1, BNP3)은, 하부면이 서로 연결되도록 서로 일체일 수 있다. 패턴들(BNP) 및 뱅크(BNK)는 하프톤 마스크 등을 이용하여 형성될 수 있으나, 이에 한정되지는 않는다. 일 실시예에서는 패턴들(BNP) 및/또는 뱅크(BNK)와 패시베이션막(PSV) 등이 서로 일체일 수도 있다.
예를 들어, 본 발명에서 패턴들(BNP), 정렬 전극들(ALE), 제1 절연막(INS1) 및/또는 뱅크(BNK)의 위치, 형성 순서 및/또는 형상 등이 특별히 한정되지는 않으며, 이는 실시예에 따라 다양하게 변경될 수 있다.
각각의 발광 영역(EA)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 실시예에 따라, 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 각 화소(PXL)의 발광 영역(EA)에 발광 소자들(LD)을 공급할 수 있고, 정렬 전극들(ALE)(또는, 상기 정렬 전극들(ALE)로 분리되기 이전의 정렬 배선들) 각각에 소정의 정렬 신호(또는, 정렬 전압)를 인가함에 의해 상기 발광 소자들(LD)을 정렬 전극들(ALE)의 사이에 정렬할 수 있다. 일 예로, 발광 소자들(LD)은 서로 다른 정렬 신호들을 공급받는 한 쌍의 정렬 전극들(ALE)의 하부에 위치한 한 쌍의 패턴들(BNP) 사이의 영역(일 예로, 제1 및 제2 패턴들(BNP1, BNP2) 사이의 영역, 및 제2 및 제3 패턴들(BNP2, BNP3) 사이의 영역)에 정렬될 수 있다.
일 실시예에서, 발광 소자들(LD) 중 적어도 일부는, 그 길이 방향의 양 단부들(일 예로, 제1 및 제2 단부들(EP1, EP2))이 이웃한 한 쌍의 정렬 전극들(ALE)과 중첩되거나 중첩되지 않도록 상기 한 쌍의 정렬 전극들(ALE)의 사이에 가로 방향 또는 사선 방향 등으로 정렬될 수 있다. 발광 소자들(LD)의 양 단부들은 각각의 화소 전극들(ELT)에 전기적으로 연결될 수 있다.
발광 소자들(LD)의 일 영역 상에는, 제2 절연막(INS2)이 배치될 수 있다. 제2 절연막(INS2)은, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자들(LD) 각각의 일 영역 상에 국부적으로 배치될 수 있다. 제2 절연막(INS2)에 의해 커버되거나 상기 제2 절연막(INS2)과 중첩되지 않은 발광 소자들(LD)의 양 단부들, 일 예로, 제1 및 제2 단부들(EP1, EP2)은, 각각의 화소 전극들(ELT)에 전기적으로 연결될 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연막(INS2)을 형성하게 되면, 상기 발광 소자들(LD)을 안정적으로 고정할 수 있다.
일 실시예에서는 제2 절연막(INS2)이 생략될 수도 있다. 이 경우, 화소 전극들(ELT) 각각의 일단이, 인접한 발광 소자들(LD)의 상부면 상에 배치 또는 직접적으로 배치될 수도 있다.
제3 절연막(INS3)은 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 배치된 한 쌍의 화소 전극들(ELT) 중 어느 하나를 덮거나 이와 중첩되도록 배치될 수 있다. 발광 소자들(LD)의 상부에 제2 및/또는 제3 절연막들(INS2, INS3)을 형성 또느 배치하게 되면, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 사이의 전기적 안정성을 확보할 수 있다. 예를 들어, 제2 및/또는 제3 절연막들(INS2, INS3)에 의해 서로 인접한 한 쌍의 화소 전극들(ELT)이 안정적으로 분리될 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다. 상기 한 쌍의 화소 전극들(ELT)이 서로 동일한 층에 배치되는 실시예에서는, 제3 절연막(INS3)이 제공 또는 배치되지 않을 수 있다.
화소 전극들(ELT)은 제2 및/또는 제3 절연막들(INS2, INS3) 상에 배치되며, 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 화소 전극들(ELT)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide)를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 각각의 제1 및 제2 단부들(EP1, EP2)을 통해 발광 소자들(LD)로부터 방출되는 광이, 화소 전극들(ELT)을 투과하여 화소(PXL)의 외부로 방출될 수 있게 된다.
일 실시예에서, 화소 전극들(ELT) 및/또는 제3 절연막(INS3) 상에는, 도시되지 않은 적어도 하나의 절연막 및/또는 광 변환층이 제공 또는 배치될 수 있다.
예를 들어, 패턴들(BNP), 화소 전극들(ELT), 제1, 제2 및/또는 제3 절연막들(INS1, INS2, INS3), 발광 소자들(LD), 화소 전극들(ELT) 및 뱅크(BNK)의 상부를 덮도록 (또는, 이들과 중첩되도록), 표시 영역(DA) 상에 절연막이 전면적으로 형성 또는 배치될 수 있다. 일 실시예에서, 상기 절연막은 단일 층 또는 다중 층의 봉지막을 포함할 수 있다. 일 실시예에서는, 상기 절연막의 상부에 적어도 한 층의 오버 코트막, 충진재 및/또는 상부 기판 등이 더 배치될 수도 있다.
각 화소(PXL)의 발광부(EMU) 상에는 광 변환층이 선택적으로 제공 또는 배치될 수 있다. 상기 광 변환층은 소정 색에 대응하는 컬러 변환층(또는, 파장 변환층) 및/또는 컬러 필터층을 포함할 수 있다. 상기 광 변환층은 각 화소(PXL)의 화소 전극들(ELT) 및/또는 제3 절연막(INS3) 상에 바로 형성 또는 배치되거나, 상기 화소 전극들(ELT) 및/또는 제3 절연막(INS3)을 덮는 절연막 상에 형성 또는 배치될 수 있으며, 광 변환층의 위치 및 형성 방법 등이 특별히 한정되지는 않는다.
예를 들어, 각각의 화소 영역(PXA)에서, 표시층(DPL)의 상부에는, 발광 소자들(LD)로부터 방출되는 빛의 색(또는, 파장)을 변환하기 위한 광 변환 입자들(일 예로, 소정 색의 퀀텀 닷), 상기 발광 소자들(LD)로부터 방출되는 빛의 활용률을 높이기 위한 광 산란 입자들, 및/또는 소정 색의 컬러 필터 물질 등을 포함한 광 변환층이 선택적으로 더 제공 또는 배치될 수 있다.
도 4a 내지 도 6의 실시예들에서, 발광 소자들(LD)이 공급 및 정렬되는 발광 영역(EA)은 발광 소자들(LD)의 정렬 특성을 향상 또는 최적화시킬 수 있도록 형성될 수 있다. 예를 들어, 각각의 발광 영역(EA)에는, 정렬 전극들(ALE)의 사이에 발광 소자들(LD)을 균일하게 정렬함과 더불어, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있도록 발광부(EMU)가 형성될 수 있다.
예를 들어, 발광 영역(EA)에서, 각각의 패턴(BNP)은 균일한 폭을 가질 수 있고 제2 방향(DR2)을 따라 연속적으로 연장될 수 있고, 패턴들(BNP)은 균일한 간격(또는, 실질적으로 균일한 간격)으로 배열 또는 배치될 수 있다.
유사하게, 발광 영역(EA)에서, 각각의 정렬 전극(ALE)은 균일한 폭을 가질 수 있고 제2 방향(DR2)을 따라 연속적으로 연장될 수 있고, 서로 다른 정렬 신호들을 인가받는 한 쌍의 정렬 전극들(ALE)(또는, 상기 정렬 전극들(ALE)로 분리되기 이전의 한 쌍의 정렬 배선들)은 균일한 간격(또는, 실질적으로 균일한 간격)을 두고 서로 이격될 수 있다.
제1 절연막(INS1)은, 발광 영역(EA)에서 정렬 전극들(ALE)을 전면적으로 균일하게 커버하거나 상기 정렬 전극들(ALE)과 전면적으로 중첩될 수 있고, 분리 영역(SPA)에서 각각의 컨택홀(CH)에 의해 정렬 전극들(ALE)을 부분적으로 노출하도록 형성될 수 있다.
컨택홀들(CH)이 분리 영역(SPA)에 위치함에 따라, 화소 전극들(ELT) 중 적어도 일부, 일 예로 제1, 제2, 제3 및 제5 화소 전극들(ELT1, ELT2, ELT3, ELT5)은 분리 영역(SPA)으로 연장될 수 있다. 상기 제1, 제2, 제3 및 제5 화소 전극들(ELT1, ELT2, ELT3, ELT5)은 분리 영역(SPA)에서 각각의 컨택홀들(CH)을 통해 서로 다른 정렬 전극들(ALE)에 전기적으로 연결될 수 있다.
도 4a 내지 도 6의 실시예들에 따르면, 정렬 전극들(ALE)(또는, 정렬 배선들)에 교류(AC: alternating current) 신호를 포함한 정렬 신호들을 인가하여 발광 소자들(LD)을 정렬하더라도, ACEO(AC electro-osmosis) 효과에 따라 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 예를 들어, 한 쌍의 정렬 전극들(ALE)의 사이에 균일한 전계가 형성되도록 발광부(EMU)를 형성하며, 발광 영역(EA)에서는 제1 절연막(INS1)에 의해 정렬 전극들(ALE)을 전면적으로 커버한 상태에서 발광 소자들(LD)을 포함한 잉크(일 예로, 적어도 한 종류의 발광 소자들(LD)을 포함한 발광 소자 잉크)를 발광 영역(EA)에 공급하고, 정렬 전극들(ALE)의 사이에 전계를 형성하여 발광 소자들(LD)을 정렬할 수 있다. 이에 따라, 발광 소자 잉크의 유동을 방지 또는 최소화하며, 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지 또는 최소화할 수 있다.
따라서, 상술한 실시예들에 따르면, 발광 영역(EA)의 내부에 발광 소자들(LD)을 보다 안정적으로 정렬할 수 있다. 또한, 발광 영역(EA)에 공급된 발광 소자들(LD)의 활용률을 높여 화소(PXL)의 발광 특성 및 광 효율을 개선할 수 있다.
도 7a 및 도 7b는 도 4a의 AR1 영역에 대한 확대도들이다. 예를 들어, 도 7a는 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)의 사이에서 도전막의 잔사(RD)가 끊기거나 제거된 실시예를 나타내고, 도 7b는 제3 화소 전극(ELT3) 및 제5 화소 전극(ELT5)의 사이에서 도전막의 잔사(RD)가 끊기거나 제거된 실시예를 나타낸다.
도 4a 내지 도 7a를 참조하면, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)은 분리 영역(SPA)(일 예로, 제1 분리 영역(SPA1))으로 연장될 수 있고, 동일한 공정에서 동일 층에 형성 또는 배치될 수 있다. 예를 들어, 패턴들(BNP), 정렬 전극들(ALE), 뱅크(BNK) 및 발광 소자들(LD) 등이 제공된 베이스 층(BSL)의 일면 상에 도전막을 전면적으로 형성한 이후, 포토 공정 등을 통해 상기 도전막을 패터닝함으로써, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)(및/또는 제4 화소 전극(ELT4))을 형성할 수 있다.
앞서 설명한 바와 같이, 본 발명의 실시예들에서는 비발광 영역(NEA)과 분리 영역(SPA)의 경계에서 제2 패턴(BNP2)이 뱅크(BNK)의 가장자리 영역과 중첩되도록 제2 패턴(BNP2)을 분리 영역(SPA)까지 확장시켜 형성할 수 있다. 도전막을 패터닝하는 과정에서 제1 및 제2 화소 전극들(ELT1, ELT2) 사이의 영역에서 뱅크(BNK)의 둘레를 따라 도전막의 잔사(RD)가 발생하더라도, 상기 도전막의 잔사(RD)는 제2 패턴(BNP2)과 뱅크(BNK)가 중첩되는 영역(일 예로, AR2 영역)으로는 이어지지 않고 끊어지거나 제거될 수 있다. 일 예로, 상기 도전막의 잔사(RD)는 제2 패턴(BNP2)과 뱅크(BNK)가 중첩되는 영역의 둘레 및/또는 그 주변에서 끊어지거나 제거될 수 있다. 이에 따라, 상기 도전막의 잔사(RD)는 제2 패턴(BNP2)과는 중첩되지 않을 수 있고, 일 단부가 제2 패턴(BNP2)의 주변에서 끊긴 도전 패턴의 형태로 화소(PXL)에 남을 수 있다.
예를 들어, 도 6에 도시된 바와 같이, 제2 패턴(BNP2)과 뱅크(BNK)가 중첩되는 영역은 나머지 영역에 비해 베이스 층(BSL)의 높이 방향으로 돌출되므로, 화소 전극들(ELT)을 형성하기 위해 도포된 도전막은 제2 패턴(BNP2)과 뱅크(BNK)가 중첩되는 영역에서 나머지 영역에 비해 상부로 돌출될 수 있다. 따라서, 도전막 상에 포토 레지스트 패턴 등의 마스크를 형성하여 도전막을 식각하는 과정에서, 제2 패턴(BNP2)과 뱅크(BNK)가 중첩되는 영역에서는 포토 레지스트 패턴이 상대적으로 얇은 두께로 형성되어 상기 도전막이 원하는 만큼 충분히 식각될 수 있다. 이에 따라, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)의 사이에서 도전막의 잔사(RD)가 끊기거나 제거되게 되면서, 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다.
비발광 영역(NEA)과 발광 영역(EA)의 경계에서도, 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2) 사이의 영역에서 제2 패턴(BNP2)과 뱅크(BNK)가 중첩될 수 있다. 이에 따라, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)의 형성 과정에서 도전막의 잔사(RD)가 발생하더라도, 상기 도전막의 잔사(RD)는 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2) 사이의 영역에서 끊기거나 제거되게 된다. 이에 따라, 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다.
예를 들어, 화소(PXL)는, 비발광 영역(NEA)과 분리 영역(SPA)의 경계 및/또는 비발광 영역(NEA)과 발광 영역(EA)의 경계에서 적어도 하나의 도전 패턴의 형태로 남은 잔사(RD)를 포함할 수 있다. 각각의 도전 패턴은 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)의 사이에 위치하며, 비발광 영역(NEA)의 경계를 따라 연장될 수 있다.
일 실시예에서, 각각의 도전 패턴은 제1 화소 전극(ELT1) 또는 제2 화소 전극(ELT2)에 전기적으로 연결되거나 연결되지 않을 수 있다. 예를 들어, 적어도 하나의 도전 패턴의 일 단부는 제1 화소 전극(ELT1) 또는 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있고, 상기 적어도 하나의 도전 패턴의 다른 단부는 제2 패턴(BNP2)의 주변에서 끊겨서 플로우팅될 수 있다.
도 4a 내지 도 7b를 참조하면, 도 7a에서 설명한 바와 유사하게, 제3 및 제5 화소 전극들(ELT3, ELT5)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다. 예를 들어, 제3 화소 전극(ELT3) 및 제5 화소 전극(ELT5)은 분리 영역(SPA)(일 예로, 제1 분리 영역(SPA1))으로 연장될 수 있고, 동일한 공정에서 동일 층에 형성 또는 배치될 수 있다. 예를 들어, 패턴들(BNP), 정렬 전극들(ALE), 뱅크(BNK), 발광 소자들(LD), 제1, 제2 및 제4 화소 전극들(ELT1, ELT2, ELT4) 및/또는 제3 절연막(INS3) 등이 제공된 베이스 층(BSL)의 일면 상에 도전막을 전면적으로 형성 또는 배치한 이후, 포토 공정 등을 통해 상기 도전막을 패터닝함으로써, 제3 화소 전극(ELT3) 및 제5 화소 전극(ELT5)을 형성할 수 있다.
비발광 영역(NEA)과 분리 영역(SPA)의 경계, 및 비발광 영역(NEA)과 발광 영역(EA)의 경계에서, 제3 화소 전극(ELT3)과 제5 화소 전극(ELT5) 사이의 영역에서 제2 패턴(BNP2)과 뱅크(BNK)가 서로 중첩될 수 있다. 이에 따라, 제3 화소 전극(ELT3) 및 제5 화소 전극(ELT5)의 형성을 위한 도전막의 패터닝 과정에서 뱅크(BNK)의 둘레 등을 따라 도전막의 잔사(RD)가 발생하더라도, 상기 도전막의 잔사(RD)는 제3 화소 전극(ELT3)과 제5 화소 전극(ELT5) 사이의 영역에서 끊기거나 제거되게 된다. 이에 따라, 제3 및 제5 화소 전극들(ELT3, ELT5)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다. 예를 들어, 비발광 영역(NEA)과 분리 영역(SPA)의 경계에서, 제3 및 제5 화소 전극들(ELT3, ELT5)의 사이, 일 예로, 제3 화소 전극(ELT3)의 우측 영역에서는, 제2 패턴(BNP2)이 뱅크(BNK)와 중첩되도록 배치될 수 있다. 이에 따라, 화소 전극들(ELT)을 형성하는 공정에서, 제3 화소 전극(ELT3)의 우측 영역에 해당하는 영역에서는 화소 전극들(ELT)을 형성하기 위한 도전막이 상대적으로 높게 형성 또는 배치될 수 있고, 이에 따라 상기 도전막 상에 포토 레지스트 패턴 등의 마스크가 상대적으로 얇은 두께로 형성될 수 있다. 따라서, 제3 화소 전극(ELT3)의 우측 영역에 해당하는 영역에서는 도전막의 패터닝 공정이 원활히 진행되어 잔사가 남지 않게 된다.
비발광 영역(NEA)과 분리 영역(SPA)의 경계에서, 제3 및 제5 화소 전극들(ELT3, ELT5)의 사이, 일 예로, 제2 패턴(BNP2)이 제공되거나 배치되지 않을 수 있는 제5 화소 전극(ELT5)의 좌측 영역에서는, 화소 전극들(ELT)을 형성하기 위한 도전막이 상대적으로 낮게 형성 또는 배치될 수 있고, 이에 따라 상기 도전막 상에 포토 레지스트 패턴 등의 마스크가 상대적으로 큰 두께로 형성될 수 있다. 따라서, 제5 화소 전극(ELT5)에 바로 인접한 좌측 영역에서는 도전막이 불완전하게 식각되어 잔사(RD)가 남을 수 있다. 하지만, 제3 화소 전극(ELT3)에 인접하도록 (일 예로, 바로 인접하도록) 상기 제3 화소 전극(ELT3)의 우측 영역에 제2 패턴(BNP2)이 위치함에 따라, 상기 잔사(RD)는 제3 화소 전극(ELT3)으로 이어지지 못하고 제2 패턴(BNP2)과 만나는 영역(또는, 그 주변 영역)에서 끊기거나 제거되게 된다. 이에 따라, 도전막의 잔사(RD)는 제3 화소 전극(ELT3)과 제5 화소 전극(ELT5) 사이의 영역에서 끊기거나 제거되게 된다. 이에 따라, 제3 및 제5 화소 전극들(ELT3, ELT5)이 안정적으로 분리될 수 있다.
예를 들어, 화소(PXL)는, 비발광 영역(NEA)과 분리 영역(SPA)의 경계 및/또는 비발광 영역(NEA)과 발광 영역(EA)의 경계에서 제3 화소 전극(ELT3)과 제5 화소 전극(ELT5)의 사이에 적어도 하나의 도전 패턴의 형태로 남은 잔사(RD)를 포함할 수 있다. 상기 적어도 하나의 도전 패턴은 제3 화소 전극(ELT3)과 제5 화소 전극(ELT5)의 사이에 배치될 수 있고, 비발광 영역(NEA)의 경계를 따라 연장될 수 있다.
일 실시예에서, 상기 적어도 하나의 도전 패턴은 제3 화소 전극(ELT3) 또는 제5 화소 전극(ELT5)에 전기적으로 연결되거나 연결되지 않을 수 있다. 예를 들어, 상기 적어도 하나의 도전 패턴의 일 단부는 제3 화소 전극(ELT3) 또는 제5 화소 전극(ELT5)에 전기적으로 연결될 수 있고, 상기 적어도 하나의 도전 패턴의 다른 단부는 제2 패턴(BNP2)의 주변에서 끊겨서 플로우팅될 수 있다.
도 7a 및 도 7b에서는, 화소 전극들(ELT) 중 일부(일 예로, 제1, 제2 및 제4 화소 전극들(ELT1, ELT2, ELT4))와 다른 일부(일 예로, 제3 및 제5 화소 전극들(ELT3, ELT5))가 순차적으로 형성되는 실시예를 중심으로 동일 층에 제공 또는 배치되는 화소 전극들(ELT)의 사이에서 쇼트 결함이 방지되는 실시예를 설명하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 도 5b의 실시예에서와 같이, 화소 전극들(ELT)은 동시에 패터닝되어 동일 층에 형성 또는 배치될 수도 있다. 이 경우, 인접한 화소 전극들(ELT) 사이의 영역에서, 뱅크(BNK)의 가장자리 영역과 중첩되도록 적어도 하나의 패턴(BNP)을 배치함으로써, 상기 인접한 화소 전극들(ELT)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다.
도 4a 내지 도 7b의 실시예들에 따르면, 분리 영역(SPA)으로 연장되는 화소 전극들(ELT)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다. 이에 따라, 화소(PXL)의 불량을 방지하고, 표시 장치(DD)의 수율을 개선할 수 있다.
도 8 내지 도 11은 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도들이다. 예를 들어, 도 8 내지 도 11은 도 4a의 실시예에 의한 화소(PXL)에 대한 서로 다른 변경 실시예들을 나타낸다.
도 12a 및 도 12b는 도 11의 AR1′영역에 대한 확대도들이다. 예를 들어, 도 12a는 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)의 사이에서 도전막의 잔사(RD, RD′)가 끊기거나 제거되는 실시예를 나타내고, 도 12b는 제3 화소 전극(ELT3) 및 제5 화소 전극(ELT5)의 사이에서 도전막의 잔사(RD, RD′)가 끊기거나 제거되는 실시예를 나타낸다.
도 8 내지 도 12b의 실시예들에서, 앞서 설명한 실시예들(일 예로, 도 4a 내지 도 7b의 실시예들)과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
먼저 도 2 내지 도 9를 참조하면, 화소 전극들(ELT)의 설계를 변경하여, 발광부(EMU)의 구성을 변경할 수 있다. 예를 들어, 화소 전극들(ELT)의 형상, 위치, 개수 및/또는 연결 구조 등을 변경함으로써, 발광부(EMU)를 형성하는 직렬 단의 개수를 변경할 수 있다.
예를 들어, 도 8의 실시예에서와 같이 화소 전극들(ELT)의 설계를 변경하여 2단 직렬 구조의 발광부(EMU)를 형성할 수 있다. 일 실시예에서는, 도 9의 실시예에서와 같이 화소 전극들(ELT)의 설계를 변경하여 1단 직렬 구조(즉, 병렬 구조)의 발광부(EMU)를 형성할 수도 있다. 화소 전극들(ELT)의 설계를 다양하게 변경하여 발광부(EMU)의 구조를 변경할 수 있다.
도 8을 참조하면, 제1 화소 전극(ELT1)은, 제1 정렬 전극(ALE1), 및 제1 및 제3 정렬 전극들(ALE1, ALE3)의 사이에 정렬된 제1 발광 소자들(LD1)의 제1 단부들(EP1)과 중첩될 수 있다. 제1 화소 전극(ELT1)은, 제1 컨택홀(CH1)을 통해 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있고, 제1 발광 소자들(LD1)의 제1 단부들(EP1)에 직접적으로 또는 간접적으로 접촉되어 상기 제1 발광 소자들(LD1)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다.
제2 화소 전극(ELT2)은, 제2 정렬 전극(ALE2), 및 제2 및 제4 정렬 전극들(ALE2, ALE4)의 사이에 정렬된 제2 발광 소자들(LD2)의 제2 단부들(EP2)과 중첩될 수 있다. 제2 화소 전극(ELT2)은, 제2 컨택홀(CH2)을 통해 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있고, 제2 발광 소자들(LD2)의 제2 단부들(EP2)에 직접적으로 또는 간접적으로 접촉되어 상기 제2 발광 소자들(LD2)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다.
제3 화소 전극(ELT3)은, 제3 및 제4 정렬 전극들(ALE3, ALE4), 제1 발광 소자들(LD1)의 제2 단부들(EP2), 및 제2 발광 소자들(LD2)의 제1 단부들(EP1)과 중첩될 수 있다. 제3 화소 전극(ELT3)은, 제3 및 제4 컨택홀들(CH3, CH4)을 통해 제3 및 제4 정렬 전극들(ALE3, ALE4)에 전기적으로 연결될 수 있고, 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1)에 직접적으로 또는 간접적으로 접촉되어 상기 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다.
이에 따라, 2단 직렬 구조의 발광부(EMU)를 형성할 수 있다.
도 9를 참조하면, 제1 화소 전극(ELT1)은, 제1 및 제4 정렬 전극들(ALE1, ALE4), 및 발광 소자들(LD)의 제1 단부들(EP1)과 중첩될 수 있다. 제1 화소 전극(ELT1)은, 제1 및 제4 컨택홀들(CH1, CH4)을 통해 제1 및 제4 정렬 전극들(ALE1, ALE4)에 전기적으로 연결될 수 있고, 발광 소자들(LD)의 제1 단부들(EP1)에 직접적으로 또는 간접적으로 접촉되어 상기 발광 소자들(LD)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다.
제2 화소 전극(ELT2)은, 제2 및 제3 정렬 전극들(ALE2, ALE3), 및 발광 소자들(LD)의 제2 단부들(EP2)과 중첩될 수 있다. 제2 화소 전극(ELT2)은, 제2 및 제3 컨택홀들(CH2, CH3)을 통해 제2 및 제3 정렬 전극들(ALE2, ALE3)에 전기적으로 연결될 수 있고, 발광 소자들(LD)의 제2 단부들(EP2)에 직접적으로 또는 간접적으로 접촉되어 상기 발광 소자들(LD)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다.
이에 따라, 병렬 구조의 발광부(EMU)를 형성할 수 있다.
도 2 내지 도 6, 및 도 10을 참조하면, 분리 영역(SPA), 컨택부들(CNT) 및/또는 컨택홀들(CH)의 배치 구조는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 분리 영역(SPA)은 비발광 영역(NEA)을 사이에 개재하고 발광 영역(EA)의 하단에 위치할 수 있다. 뱅크(BNK)는 분리 영역(SPA)에 대응하는 제2 개구부(OPA2′)를 포함할 수 있고, 정렬 전극들(ALE)은 분리 영역(SPA)에서 끊어지거나 제거될 수 있다.
정렬 전극들(ALE)은 분리 영역(SPA)에서 각각의 컨택홀들(CH)을 통해 각각의 화소 전극들(ELT)에 전기적으로 연결될 수 있고, 컨택홀들(CH)의 위치가 변경됨에 따라 정렬 전극들(ALE) 및/또는 화소 전극들(ELT)의 형상이 변경될 수 있다. 예를 들어, 제1, 제2, 제3 및 제5 화소 전극들(ELT1, ELT2, ELT3, ELT5)은 발광 영역(EA) 하단의 비발광 영역(NEA)을 지나 분리 영역(SPA)으로 연장될 수 있고, 상기 분리 영역에서 각각의 컨택홀들(CH)을 통해 서로 다른 정렬 전극들(ALE)에 전기적으로 연결될 수 있다. 일 예로, 도 4a의 실시예와 비교하여, 화소 전극들(ELT)은 대략 상하 대칭(또는, 세로 대칭)인 구조를 가질 수 있다.
또한, 도 4a의 실시예에서와 비교하여, 제1 발광 소자들(LD1), 제2 발광 소자들(LD2), 제3 발광 소자들(LD3) 및 제4 발광 소자들(LD4)의 위치가 변경될 수 있다. 예를 들어, 도 4a의 실시예에서 제1 발광 소자들(LD1), 제2 발광 소자들(LD2), 제3 발광 소자들(LD3) 및 제4 발광 소자들(LD4)은 반시계 방향으로 배열 또는 배치될 수 있는 반면, 도 10의 실시예에서 제1 발광 소자들(LD1), 제2 발광 소자들(LD2), 제3 발광 소자들(LD3) 및 제4 발광 소자들(LD4)은 시계 방향으로 배열 또는 배치될 수 있다.
제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 발광 영역(EA)의 상단에 위치한 영역에서 각각의 컨택부들(CNT)을 통해 각각 제1 전원선(PL1)(및/또는 화소 회로(PXC)) 및 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 일 예로, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 발광 영역(EA)의 상단에 위치한 비발광 영역(NEA)에서 각각 제1 컨택부(CNT1) 및 제2 컨택부(CNT2)를 통해 각각 제1 전원선(PL1) 및 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
도 10의 실시예에서와 같이 컨택부들(CNT) 및 컨택홀들(CH)을 서로 다른 영역에 분산하여 형성할 경우, 화소(PXL)의 설계에 대한 자율성을 높일 수 있다. 예를 들어, 컨택부들(CNT) 및 컨택홀들(CH)이 밀집하여 배치될 수 있는 도 4a의 실시예와 비교하여, 도 10의 실시예에서는 컨택부들(CNT) 및/또는 컨택홀들(CH)의 위치 및 크기 등에 대한 설계 제약이 완화될 수 있다.
도 2 내지 도 6, 및 도 11 내지 도 12b를 참조하면, 제2 패턴(BNP2) 외에도, 제1 및 제3 패턴들(BNP1, BNP3) 중 적어도 하나가 발광 영역(EA)으로부터 비발광 영역(NEA)을 지나 분리 영역(SPA)으로 연장될 수 있다. 예를 들어, 제1 및 제3 패턴들(BNP1, BNP3)은, 비발광 영역(NEA)과 분리 영역(SPA)의 경계 및 비발광 영역(NEA)과 발광 영역(EA)의 경계에서 뱅크(BNK)의 상단 및 하단 가장자리 영역들과 중첩되도록, 제1 분리 영역(SPA1)으로 연장될 수 있다.
일 실시예에서, 적어도 하나의 패턴(BNP)은, 분리 영역(SPA)에서 제1 방향(DR1)을 따라 화소 전극들(ELT)보다 외곽에 위치할 수 있다. 예를 들어, 제1 패턴(BNP1)의 일 영역은, 분리 영역(SPA)에서 제1 방향(DR1)을 따라 제1 화소 전극(ELT1)보다 외곽에 배치될 수 있다. 제3 패턴(BNP3)은 분리 영역(SPA)에서 제1 방향(DR1)을 따라 제5 화소 전극(ELT5)보다 외곽에 위치할 수 있도록 우측으로 꺾일 수 있다.
이에 따라, 제1 방향(DR1) 상에서, 화소 전극들(ELT)의 외곽에 패턴들(BNP)과 뱅크(BNK)가 중첩되는 영역(일 예로, AR2′ 영역)이 형성될 수 있다. 이에 따라, 상기 화소 전극들(ELT)의 외곽 방향으로 도전막의 잔사(RD′)가 이어지는 것이 차단되어, 분리 영역(SPA)의 테두리를 따라 화소 전극들(ELT)의 사이에 쇼트 결함이 발생하는 것을 방지할 수 있다.
도 13a 내지 도 13d는 본 발명의 일 실시예에 의한 화소(PXL)의 제조 방법을 나타내는 평면도들이다. 예를 들어, 도 13a 내지 도 13d는 도 4a의 실시예에 의한 화소(PXL)의 제조 방법을 순차적으로 나타낸다. 도 14는 도 13c의 Ⅲ~Ⅲ′선에 따른 단면의 일 실시예를 나타내는 단면도이다.
도 2 내지 도 13a를 참조하면, 회로층(PCL)이 선택적으로 형성될 수 있는 베이스 층(BSL) 상에, 패턴들(BNP), 정렬 배선들(AL), 제1 절연막(INS1) 및 뱅크(BNK)를 형성 또는 배치할 수 있다.
정렬 배선들(AL)은 추후 정렬 전극들(ALE)로 분리되는 요소일 수 있다. 예를 들어, 정렬 전극들(ALE)은 먼저 각각의 정렬 배선들(AL)의 형태로 형성될 수 있다. 일 예로, 각각의 발광 영역(EA)에 발광 소자들(LD)을 정렬하기 위하여, 표시 영역(DA)의 전반에서 정렬 전극들(ALE)을 그룹들로 나눌 수 있고 각 그룹의 정렬 전극들(ALE)을 먼저 일체형의 정렬 배선(AL)으로 형성할 수 있다. 발광 소자들(LD)의 공급 및 정렬 단계에서 소정의 정렬 신호를 정렬 배선들(AL)에 인가할 수 있다.
예를 들어, 화소들(PXL)의 제1 정렬 전극들(ALE1)은 먼저 제1 정렬 배선(AL1)의 형태로 일체로 형성되고, 화소들(PXL)의 제2 및 제3 정렬 전극들(ALE2, ALE3)은 먼저 제2 정렬 배선(AL2)의 형태로 일체로 형성되며, 화소들(PXL)의 제4 정렬 전극들(ALE4)은 먼저 제3 정렬 배선(AL3)의 형태로 일체로 형성될 수 있다.
도 2 내지 도 13b를 참조하면, 패턴들(BNP), 정렬 배선들(AL), 제1 절연막(INS1) 및 뱅크(BNK)가 형성될 수 있는 베이스 층(BSL) 상의 각 발광 영역(EA)에 발광 소자들(LD)을 공급할 수 있고, 정렬 배선들(AL)에 소정의 정렬 신호들을 인가하여 발광 소자들(LD)을 정렬할 수 있다.
일 실시예에서, 잉크젯 방식 등을 통해 각각의 발광 영역(EA)에 발광 소자들(LD)을 공급할 수 있다. 예를 들어, 회로층(PCL), 패턴들(BNP), 정렬 배선들(AL), 제1 절연막(INS1) 및 뱅크(BNK)가 형성 또는 배치되어 있을 수 있는 베이스 층(BSL)의 상부에 잉크젯 헤드를 배치할 수 있고, 각각의 발광 영역(EA)에 원하는 종류의 발광 소자들(LD)을 포함한 발광 소자 잉크를 공급할 수 있다.
각각의 발광 영역(EA)에 발광 소자 잉크를 공급함과 동시에, 또는 상기 발광 소자 잉크를 공급한 이후에, 각각의 정렬 배선(AL)으로 각각의 정렬 신호를 인가함으로써, 정렬 배선들(AL)의 사이에 전계를 형성할 수 있다. 예를 들어, 제1 정렬 배선(AL1), 제2 정렬 배선(AL2) 및 제3 정렬 배선(AL3)으로 각각 제1 정렬 신호, 제2 정렬 신호 및 제3 정렬 신호를 인가할 수 있다. 이에 따라, 정렬 배선들(AL)의 사이에 발광 소자들(LD)을 정렬할 수 있다. 일 예로, 발광 소자들(LD)은 패턴들(BNP) 사이의 영역들에 위치하며 가로 방향(일 예로, 제1 방향(DR1)) 또는 사선 방향 등으로 정렬될 수 있다.
제1 및 제2 정렬 신호들은 서로 다른 전위 및/또는 위상을 가지는 신호일 수 있고, 이에 따라 제1 및 제2 정렬 배선들(AL1, AL2)의 사이에 발광 소자들(LD)의 정렬을 유도하는 전계가 형성될 수 있다. 유사하게, 제2 및 제3 정렬 신호들은 서로 다른 전위 및/또는 위상을 가지는 신호일 수 있고, 이에 따라 제2 및 제3 정렬 배선들(AL2, AL3)의 사이에 발광 소자들(LD)의 정렬을 유도하는 전계가 형성될 수 있다.
제1 및 제3 정렬 신호들은 서로 동일한 신호이거나 서로 다른 신호일 수 있다. 제1 및 제3 정렬 신호들이 서로 다른 신호일 경우, 제1 및 제3 정렬 배선들(AL1, AL3)은 서로 분리되어 형성될 수 있다. 제1 및 제3 정렬 신호들이 서로 동일한 신호일 경우, 제1 및 제3 정렬 배선들(AL1, AL3)은 서로 연결되도록 형성되어 동일한 신호를 공급받거나, 서로 분리되도록 형성되되 서로 동일한 신호를 공급받을 수 있다.
일 실시예에서, 발광 소자들(LD)의 정렬 방향을 제어하기 위하여, 정렬 신호들을 조정하거나 자계를 형성할 수 있다. 일 예로, 제1 및 제2 정렬 배선들(AL1, AL2)의 사이에서는 발광 소자들(LD)의 제1 단부들(EP1)이 보다 제1 정렬 배선(AL1)을 향할 수 있도록 정렬 신호들을 조정하거나 자계를 형성할 수 있다. 제2 및 제3 정렬 배선들(AL2, AL3)의 사이에서는 발광 소자들(LD)의 제1 단부들(EP1)이 보다 제3 정렬 배선(AL3)을 향할 수 있도록 정렬 신호들을 조정하거나 자계를 형성할 수 있다.
발광 소자들(LD)의 정렬이 완료된 이후에는, 각각의 분리 영역(SPA)에서 정렬 배선들(AL)을 끊음으로써, 상기 정렬 배선들(AL)을 각 화소(PXL)의 정렬 전극들(ALE)로 분리할 수 있다.
도 2 내지 도 13d를 참조하면, 패턴들(BNP), 정렬 전극들(ALE), 제1 절연막(INS1), 뱅크(BNK) 및 발광 소자들(LD)이 제공 및/또는 배치되어 있을 수 있는 베이스 층(BSL) 상에 화소 전극들(ELT)을 형성 또는 배치할 수 있다.
예를 들어, 도 13c 및 도 14에 도시된 바와 같이, 패턴들(BNP), 정렬 전극들(ALE), 제1 절연막(INS1), 뱅크(BNK) 및 발광 소자들(LD)이 형성 및/또는 제공된 베이스 층(BSL) 상에 도전막(CDL) 및 포토 레지스트막(PRL)을 형성 또는 배치할 수 있다. 도전막(CDL)은 화소 전극들(ELT)을 형성하기 위해 이용될 수 있고, 표시 영역(DA)에 전면적으로 형성될 수 있다. 포토 레지스트막(PRL)은 도전막(CDL)을 패터닝하기 위한 마스크를 형성하기 위해 이용될 수 있고, 먼저 표시 영역(DA)에 전면적으로 형성된 이후 화소 전극들(ELT)에 대응하는 마스크 패턴으로 형성될 수 있다.
포토리소그래피 공정 또는 이외의 다른 식각 공정을 통해 도전막(CDL)을 선택적으로 식각함으로써, 화소 전극들(ELT)을 형성할 수 있다.
도 14에 도시된 바와 같이, 패턴들(BNP)(일 예로, 제1 패턴(BNP1))과 뱅크(BNK)가 중첩되는 영역에서는 도전막(CDL)이 나머지 영역에 비해 높게 돌출되면서, 포토 레지스트막(PRL)이 상대적으로 얇은 두께로 형성될 수 있다. 이에 따라, 패턴들(BNP)과 뱅크(BNK)가 중첩되는 영역에서 도전막(CDL)을 식각하고자 할 경우, 상기 도전막(CDL)의 상부에서 포토 레지스트막(PRL)을 안정적으로 패터닝할 수 있고, 이에 따라 도전막(CDL)을 원하는 만큼 충분히 식각할 수 있게 된다. 따라서, 본 발명의 실시예들에 의하면, 화소 전극들(ELT)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다.
본 발명은 상기 실시예들에 따라 상세히 설명되었으나, 상기 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (23)

  1. 발광 영역, 상기 발광 영역으로부터 이격된 분리 영역, 및 상기 발광 영역에 인접하며 상기 발광 영역과 상기 분리 영역의 사이에 배치된 비발광 영역;
    상기 발광 영역에서 제1 방향을 따라 서로 이격되며 각각 제2 방향을 따라 연장된 제1 패턴 및 제2 패턴;
    상기 제1 패턴과 상기 제2 패턴의 사이에 배치된 제1 발광 소자;
    상기 제1 발광 소자의 제1 단부에 전기적으로 연결된 제1 전극;
    상기 제1 발광 소자의 제2 단부에 전기적으로 연결된 제2 전극; 및
    상기 비발광 영역에 배치된 뱅크를 포함하며,
    상기 제1 전극 및 상기 제2 전극은, 상기 발광 영역으로부터 상기 비발광 영역을 지나 상기 분리 영역으로 연장되며,
    상기 제2 패턴은, 상기 발광 영역으로부터 상기 비발광 영역을 지나 상기 분리 영역으로 연장되고, 상기 뱅크의 가장자리 영역과 중첩되며, 상기 비발광 영역과 상기 분리 영역의 경계에서 상기 제1 전극과 상기 제2 전극 사이의 영역에 배치되는, 화소.
  2. 제1 항에 있어서,
    상기 제1 패턴 상에 위치하며, 상기 발광 영역에서 상기 제2 방향을 따라 연장되고, 상기 발광 영역으로부터 상기 비발광 영역을 지나 상기 분리 영역으로 연장되는 제1 정렬 전극;
    상기 제2 패턴 상에 위치하며, 상기 발광 영역에서 상기 제2 방향을 따라 연장되고, 상기 발광 영역으로부터 상기 비발광 영역을 지나 상기 분리 영역으로 연장되는 제2 정렬 전극; 및
    상기 발광 영역에서 상기 제1 정렬 전극 및 상기 제2 정렬 전극과 중첩되며, 상기 제1 정렬 전극 및 상기 제2 정렬 전극과 상기 제1 전극 및 상기 제2 전극의 사이에 배치된 제1 절연막을 더 포함하는, 화소.
  3. 제2 항에 있어서,
    상기 제1 정렬 전극은, 상기 분리 영역에서 상기 제1 절연막에 형성된 제1 컨택홀을 통해 상기 제1 전극에 전기적으로 연결되고,
    상기 제2 정렬 전극은, 상기 분리 영역에서 상기 제1 절연막에 형성된 제2 컨택홀을 통해 상기 제2 전극에 전기적으로 연결되는, 화소.
  4. 제2 항에 있어서,
    상기 제1 정렬 전극 및 상기 제2 정렬 전극은, 상기 발광 영역에서 각각이 균일한 폭을 가지며 균일한 간격으로 서로 이격되는, 화소.
  5. 제4 항에 있어서,
    상기 제1 패턴은, 상기 발광 영역에서, 상기 제1 정렬 전극과 부분적으로 중첩되며 균일한 폭을 가지고,
    상기 제2 패턴은, 상기 발광 영역에서, 상기 제2 정렬 전극과 부분적으로 중첩되며 균일한 폭을 가지고, 상기 제1 패턴으로부터 일정한 간격만큼 이격되는, 화소.
  6. 제2 항에 있어서,
    상기 제1 패턴과 상기 제2 패턴의 사이에 배치된 제2 발광 소자를 더 포함하는, 화소.
  7. 제6 항에 있어서,
    상기 제1 전극과 상기 제2 전극의 사이에 배치되며, 상기 제1 발광 소자 및 상기 제2 발광 소자를 통해 상기 제1 전극 및 상기 제2 전극의 사이에 전기적으로 연결되는 제3 전극; 및
    상기 제1 정렬 전극과 상기 제2 정렬 전극의 사이에 배치되며, 상기 제2 패턴의 일 영역과 중첩되는 제3 정렬 전극을 더 포함하는, 화소.
  8. 제7 항에 있어서,
    상기 제1 전극은, 상기 제1 정렬 전극의 제1 영역 및 상기 제1 발광 소자의 제1 단부와 중첩되고,
    상기 제3 전극은, 상기 제3 정렬 전극의 제1 영역, 상기 제1 발광 소자의 제2 단부, 상기 제1 정렬 전극의 제2 영역, 및 상기 제2 발광 소자의 제1 단부와 중첩되며, 굴곡된 형상을 가지는, 화소.
  9. 제8 항에 있어서,
    상기 제3 전극은, 상기 발광 영역으로부터 상기 비발광 영역을 지나 상기 분리 영역으로 연장되고, 상기 분리 영역에서 상기 제1 절연막에 형성된 제3 컨택홀을 통해 상기 제3 정렬 전극에 전기적으로 연결되는, 화소.
  10. 제9 항에 있어서,
    상기 제2 패턴은, 상기 뱅크의 가장자리 영역과 중첩되며, 상기 비발광 영역과 상기 분리 영역의 경계에서 상기 제3 전극과 상기 제2 전극 사이의 영역에 배치되는, 화소.
  11. 제8 항에 있어서,
    상기 제2 패턴을 사이에 두고 상기 제1 패턴과 마주하는 제3 패턴; 및
    상기 제3 패턴 상에 위치하며, 상기 발광 영역에서 상기 제2 방향을 따라 연장되고, 상기 발광 영역으로부터 상기 비발광 영역을 지나 상기 분리 영역으로 연장되는 제4 정렬 전극을 더 포함하는, 화소.
  12. 제11 항에 있어서,
    상기 제1 정렬 전극 및 상기 제3 정렬 전극은, 상기 발광 영역에서, 상기 제1 방향을 따라 제1 거리만큼 일정한 간격을 두고 서로 이격되며 각각이 균일한 폭을 가지고,
    상기 제2 정렬 전극 및 상기 제4 정렬 전극은, 상기 발광 영역에서, 상기 제1 방향을 따라 상기 제1 거리만큼 일정한 간격을 두고 서로 이격되며 각각이 균일한 폭을 가지는, 화소.
  13. 제12 항에 있어서,
    상기 제1 패턴은, 상기 발광 영역에서 상기 제1 정렬 전극의 일 영역과 중첩되고,
    상기 제2 패턴은, 상기 발광 영역에서 상기 제2 정렬 전극 및 상기 제3 정렬 전극의 일 영역과 중첩되며,
    상기 제3 패턴은, 상기 발광 영역에서 상기 제4 정렬 전극의 일 영역과 중첩되고,
    상기 제1 패턴, 상기 제2 패턴 및 상기 제3 패턴은, 상기 발광 영역에서 균일한 폭을 가지며,
    상기 제2 패턴은, 상기 발광 영역에서 상기 제1 패턴 및 상기 제3 패턴으로부터 동일한 거리만큼 이격된, 화소.
  14. 제11 항에 있어서,
    굴곡된 형상을 가지며, 상기 제3 정렬 전극의 제2 영역 및 상기 제4 정렬 전극의 제1 영역과 중첩되고, 상기 제2 전극 및 상기 제3 전극의 사이에 전기적으로 연결되는 제4 전극; 및
    굴곡된 형상을 가지며, 상기 제2 정렬 전극의 제1 영역 및 상기 제4 정렬 전극의 제2 영역과 중첩되고, 상기 제2 전극 및 상기 제4 전극의 사이에 전기적으로 연결되는 제5 전극을 더 포함하는, 화소.
  15. 제14 항에 있어서,
    상기 제2 패턴과 상기 제3 패턴의 사이에 배치되며, 상기 제4 전극에 전기적으로 연결되는 제1 단부 및 상기 제5 전극에 전기적으로 연결되는 제2 단부를 포함하는 제3 발광 소자; 및
    상기 제2 패턴과 상기 제3 패턴의 사이에 배치되며, 상기 제5 전극에 전기적으로 연결되는 제1 단부 및 상기 제2 전극에 전기적으로 연결되는 제2 단부를 포함하는 제4 발광 소자를 더 포함하는, 화소.
  16. 제14 항에 있어서,
    상기 제1 패턴 및 상기 제3 패턴 중 적어도 하나는, 상기 발광 영역으로부터 상기 비발광 영역을 지나 상기 분리 영역으로 연장되는, 화소.
  17. 제16 항에 있어서,
    상기 제3 패턴은, 상기 분리 영역으로 연장되며, 상기 분리 영역에서 상기 제1 방향을 따라 상기 제5 전극보다 상기 분리 영역의 외곽에 보다 근접한, 화소.
  18. 제2 항에 있어서,
    상기 분리 영역은 상기 발광 영역의 하단에 위치하고,
    상기 제1 전극 및 상기 제2 전극은, 상기 분리 영역에서 각각의 컨택홀을 통해 각각 상기 제1 정렬 전극 및 상기 제2 정렬 전극에 전기적으로 연결되는, 화소.
  19. 제18 항에 있어서,
    상기 제1 정렬 전극 및 제2 정렬 전극은, 상기 발광 영역의 상단에 위치한 영역에서 각각의 컨택부를 통해 각각 제1 전원선 및 제2 전원선에 전기적으로 연결되는, 화소.
  20. 제1 항에 있어서,
    상기 비발광 영역과 상기 분리 영역의 경계 또는 상기 비발광 영역과 상기 발광 영역의 경계에서 상기 제1 전극과 상기 제2 전극의 사이에 위치하며, 상기 비발광 영역의 경계를 따라 연장되는 도전 패턴을 더 포함하는, 화소.
  21. 제20 항에 있어서,
    상기 도전 패턴의 일 단부는 상기 제1 전극과 상기 제2 전극 중 어느 하나의 전극에 전기적으로 연결되고, 상기 도전 패턴의 다른 단부는 플로우팅되는, 화소.
  22. 제20 항에 있어서,
    상기 도전 패턴은 상기 제2 패턴과 중첩되지 않고, 상기 도전 패턴의 일 단부는 상기 제2 패턴의 주변에서 제거되는, 화소.
  23. 표시 영역에 배치된 화소를 포함하며, 상기 화소는,
    발광 영역, 상기 발광 영역으로부터 이격된 분리 영역, 및 상기 발광 영역에 인접하며 상기 발광 영역과 상기 분리 영역의 사이에 배치된 비발광 영역;
    상기 발광 영역에서 제1 방향을 따라 서로 이격되며 각각 제2 방향을 따라 연장된 제1 패턴 및 제2 패턴;
    상기 제1 패턴과 상기 제2 패턴의 사이에 배치된 발광 소자;
    상기 발광 소자의 제1 단부에 전기적으로 연결된 제1 전극;
    상기 발광 소자의 제2 단부에 전기적으로 연결된 제2 전극; 및
    상기 비발광 영역에 배치된 뱅크를 포함하고,
    상기 제1 전극 및 상기 제2 전극은, 상기 발광 영역으로부터 상기 비발광 영역을 지나 상기 분리 영역으로 연장되며,
    상기 제2 패턴은, 상기 발광 영역으로부터 상기 비발광 영역을 지나 상기 분리 영역으로 연장되고, 상기 뱅크의 가장자리 영역과 중첩되며, 상기 비발광 영역과 상기 분리 영역의 경계에서 상기 제1 전극과 상기 제2 전극 사이의 영역에 배치되는, 표시 장치.
PCT/KR2021/017890 2020-12-03 2021-11-30 화소 및 이를 포함한 표시 장치 WO2022119279A1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202180081744.9A CN116547812A (zh) 2020-12-03 2021-11-30 像素和包括该像素的显示装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0167843 2020-12-03
KR1020200167843A KR20220078798A (ko) 2020-12-03 2020-12-03 화소 및 이를 포함한 표시 장치

Publications (1)

Publication Number Publication Date
WO2022119279A1 true WO2022119279A1 (ko) 2022-06-09

Family

ID=81849482

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2021/017890 WO2022119279A1 (ko) 2020-12-03 2021-11-30 화소 및 이를 포함한 표시 장치

Country Status (4)

Country Link
US (1) US20220181382A1 (ko)
KR (1) KR20220078798A (ko)
CN (1) CN116547812A (ko)
WO (1) WO2022119279A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220100746A (ko) * 2021-01-08 2022-07-18 삼성디스플레이 주식회사 표시 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107219741A (zh) * 2016-03-22 2017-09-29 富士施乐株式会社 发光部件、打印头和图像形成装置
KR20200027136A (ko) * 2018-09-03 2020-03-12 삼성디스플레이 주식회사 발광 장치 및 이를 구비하는 표시 장치
KR20200073340A (ko) * 2018-12-13 2020-06-24 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20200088962A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치 및 이를 포함하는 표시 장치
KR20200105598A (ko) * 2019-02-28 2020-09-08 삼성디스플레이 주식회사 표시 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101436123B1 (ko) * 2013-07-09 2014-11-03 피에스아이 주식회사 초소형 led를 포함하는 디스플레이 및 이의 제조방법
CN110071138A (zh) * 2018-01-24 2019-07-30 株式会社日本有机雷特显示器 发光装置和显示装置
KR102493479B1 (ko) * 2018-02-06 2023-02-01 삼성디스플레이 주식회사 표시 장치의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107219741A (zh) * 2016-03-22 2017-09-29 富士施乐株式会社 发光部件、打印头和图像形成装置
KR20200027136A (ko) * 2018-09-03 2020-03-12 삼성디스플레이 주식회사 발광 장치 및 이를 구비하는 표시 장치
KR20200073340A (ko) * 2018-12-13 2020-06-24 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20200088962A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치 및 이를 포함하는 표시 장치
KR20200105598A (ko) * 2019-02-28 2020-09-08 삼성디스플레이 주식회사 표시 장치

Also Published As

Publication number Publication date
CN116547812A (zh) 2023-08-04
US20220181382A1 (en) 2022-06-09
KR20220078798A (ko) 2022-06-13

Similar Documents

Publication Publication Date Title
WO2020149475A1 (ko) 발광 장치 및 이를 포함하는 표시 장치
WO2020116732A1 (ko) 표시 장치 및 이의 제조 방법
WO2020059990A1 (ko) 표시 장치 및 그의 제조 방법
WO2020059989A1 (ko) 표시 장치 및 그의 제조 방법
WO2019208880A1 (ko) 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법
WO2020013386A1 (ko) 발광 장치 및 이를 구비한 표시 장치
WO2020145462A1 (ko) 표시 장치 및 이의 제조 방법
WO2020017719A1 (ko) 발광 장치 및 이를 구비한 표시 장치
WO2022108157A1 (ko) 표시 장치
WO2020213832A1 (ko) 표시 장치 및 그의 제조 방법
WO2020013407A1 (ko) 발광 장치 및 이를 구비한 표시 장치
WO2020032335A1 (ko) 표시 장치 및 그의 제조 방법
WO2020075935A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020071599A1 (ko) 표시 장치 및 그의 제조 방법
WO2021045605A1 (ko) 표시 장치 및 그의 제조 방법
WO2020013408A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2022050771A1 (ko) 표시 장치
WO2020226276A1 (ko) 화소 및 이를 구비한 표시 장치
WO2022035163A1 (ko) 화소 및 이를 구비한 표시 장치
WO2020080624A1 (ko) 표시 장치
WO2022065873A1 (ko) 표시 장치 및 그의 제조 방법
WO2022231170A1 (ko) 표시 장치
WO2020218713A1 (ko) 표시 장치 및 그의 제조 방법
WO2023282667A1 (ko) 화소 및 이를 구비한 표시 장치
WO2022059984A1 (ko) 표시 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21900967

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202180081744.9

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21900967

Country of ref document: EP

Kind code of ref document: A1