KR20210024347A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20210024347A
KR20210024347A KR1020190103055A KR20190103055A KR20210024347A KR 20210024347 A KR20210024347 A KR 20210024347A KR 1020190103055 A KR1020190103055 A KR 1020190103055A KR 20190103055 A KR20190103055 A KR 20190103055A KR 20210024347 A KR20210024347 A KR 20210024347A
Authority
KR
South Korea
Prior art keywords
electrode
light emitting
insulating layer
bank
thickness
Prior art date
Application number
KR1020190103055A
Other languages
English (en)
Inventor
이지은
김경배
채종철
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020190103055A priority Critical patent/KR20210024347A/ko
Priority to US16/998,629 priority patent/US11600756B2/en
Priority to CN202010847732.XA priority patent/CN112420763A/zh
Publication of KR20210024347A publication Critical patent/KR20210024347A/ko
Priority to US18/178,025 priority patent/US20230207770A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/385—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending at least partially onto a side surface of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Abstract

표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 평면상 제1 방향을 따라 교번적으로 배열된 제1 영역들 및 제2 영역들을 포함하는 기판, 기판 상에 제공되고, 제1 방향에 교차하는 제2 방향을 따라 상호 이격된 제1 전극 및 제2 전극, 기판 상에 제공되고, 제1 전극 및 제2 전극을 덮는 제1 절연층, 및 제1 절연층 상에 제공되고, 제1 전극 및 제2 전극과 전기적으로 연결된 발광 소자를 포함하되, 제1 절연층은 제1 영역에서 제1 두께를 가지고, 제2 영역에서 제1 두께보다 두꺼운 제2 두께를 가지며, 발광 소자는 제1 영역에 배치된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 발광 소자를 포함하는 표시 장치에 관한 것이다.
표시 장치는 발광 다이오드(Light Emitting Diode)와 같은 발광 소자를 화소의 광원으로 이용하여 영상을 표시한다. 발광 다이오드는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 나타낸다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 발광 다이오드를 제조하고, 이를 표시 장치의 패널에 배치하여 차세대 화소 광원으로 이용하기 위한 연구가 진행되고 있다. 이러한 연구의 일환으로서, 마이크로 스케일 또는 나노 스케일 정도로 작은 발광 다이오드를 제조하고, 이를 각 화소의 광원으로 이용하는 발광 표시 장치에 대한 개발이 진행되고 있다.
본 발명이 해결하려는 과제는, 발광 소자들의 정렬도가 향상된 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하려는 다른 과제는, 발광 소자의 하부에 배치된 절연층과 발광 소자를 둘러싸는 뱅크 패턴을 동시에 형성하여 제조 비용이 절감되고, 제조 시간이 단축된 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는 평면상 제1 방향을 따라 교번적으로 배열된 제1 영역들 및 제2 영역들을 포함하는 기판, 상기 기판 상에 제공되고, 상기 제1 방향에 교차하는 제2 방향을 따라 상호 이격된 제1 전극 및 제2 전극, 상기 기판 상에 제공되고, 상기 제1 전극 및 상기 제2 전극을 덮는 제1 절연층, 및 상기 제1 절연층 상에 제공되고, 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 발광 소자를 포함하되, 상기 제1 절연층은 상기 제1 영역에서 제1 두께를 가지고, 상기 제2 영역에서 상기 제1 두께보다 두꺼운 제2 두께를 가지며, 상기 발광 소자는 상기 제1 영역에 배치된다.
상기 기판은 상기 제1 영역들 및 상기 제2 영역들을 둘러싸는 뱅크 영역을 더 포함하고, 상기 기판 상에 제공되며, 상기 뱅크 영역에 배치되는 뱅크 패턴을 더 포함할 수 있다.
상기 뱅크 패턴은 상기 제1 절연층과 일체로 형성될 수 있다.
상기 뱅크 패턴은 상기 제1 두께 및 상기 제2 두께보다 두꺼운 제3 두께를 가질 수 있다.
상기 발광 소자 상에 제공되고, 상기 제1 전극 및 상기 발광 소자의 제1 단부와 전기적으로 연결된 제3 전극, 및 상기 발광 소자 상에 제공되고, 상기 제2 전극 및 상기 발광 소자의 제2 단부와 전기적으로 연결된 제4 전극을 더 포함할 수 있다.
상기 기판은 컨택 영역을 더 포함하고, 상기 제1 절연층은 상기 컨택 영역에서 상기 제1 전극의 적어도 일부 및 상기 제2 전극의 적어도 일부를 노출할 수 있다.
상기 컨택 영역에서 상기 제1 전극은 상기 제3 전극과 접촉하고, 상기 제2 전극은 상기 제4 전극과 접촉할 수 있다.
상기 기판 및 상기 제1 전극 사이에 배치된 제1 뱅크층, 및 상기 기판 및 상기 제2 전극 사이에 배치된 제2 뱅크층을 더 포함하되, 상기 제1 뱅크층의 두께 및 상기 제2 뱅크층의 두께 각각은 상기 제1 절연층의 상기 제2 두께보다 두꺼울 수 있다.
상기 기판 상에 제공되고, 상기 제1 절연층, 상기 발광 소자, 상기 제3 전극, 및 상기 제4 전극을 커버하는 제2 절연층을 더 포함할 수 있다.
상기 제1 영역들 및 상기 제2 영역들은 상기 제1 방향을 따라 연장될 수 있다.
상기 제1 영역들은 상기 제1 방향을 따라 서로 이격되고, 상기 제2 영역들은 상기 제1 영역들을 둘러쌀 수 있다.
상기 제1 절연층은 상기 제1 전극 및 상기 제2 전극 상에서 제4 두께를 갖고, 상기 제4 두께는 상기 제1 두께보다 두꺼울 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 기판, 상기 기판 상에 제공되고, 제1 방향을 따라 상호 이격된 제1 전극 및 제2 전극, 상기 기판 상에 제공되고, 상기 제1 전극 및 상기 제2 전극을 덮는 제1 절연층, 상기 제1 절연층 상에 제공되고, 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 발광 소자, 및 상기 기판 상에 제공되고, 상기 발광 소자를 둘러싸도록 배치되는 뱅크 패턴을 포함하되, 상기 제1 절연층 및 상기 뱅크 패턴은 일체로 형성된다.
상기 발광 소자 상에 제공되고, 상기 제1 전극 및 상기 발광 소자의 제1 단부와 전기적으로 연결된 제3 전극, 및 상기 발광 소자 상에 제공되고, 상기 제2 전극 및 상기 발광 소자의 제2 단부와 전기적으로 연결된 제4 전극을 더 포함할 수 있다.
상기 기판은 컨택 영역을 더 포함하고, 상기 제1 절연층은 상기 컨택 영역에서 상기 제1 전극의 적어도 일부 및 상기 제2 전극의 적어도 일부를 외부로 노출할 수 있다.
상기 컨택 영역에서 상기 제1 전극은 상기 제3 전극과 접촉하고, 상기 제2 전극은 상기 제4 전극과 접촉할 수 있다.
상기 기판 및 상기 제1 전극 사이에 배치된 제1 뱅크층, 및 상기 기판 및 상기 제2 전극 사이에 배치된 제2 뱅크층을 더 포함하되, 상기 제1 뱅크층의 두께 및 상기 제2 뱅크층의 두께는 상기 뱅크 패턴의 두께보다 얇을 수 있다.
상기 기판 상에 제공되고, 상기 제1 절연층, 상기 뱅크 패턴, 상기 발광 소자, 상기 제3 전극, 및 상기 제4 전극을 커버하는 제2 절연층을 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 발광 소자들의 정렬도가 향상된 표시 장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 발광 소자의 하부에 배치된 절연층과 발광 소자를 둘러싸는 뱅크 패턴을 동시에 형성하여 제조 비용이 절감되고 제조 시간이 단축된 표시 장치를 제공할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 발광 소자의 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 개략적으로 나타내는 평면도이다.
도 3a 및 도 3b는 각각 일 실시예에 따른 화소를 나타내는 회로도이다.
도 4는 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 5는 일 실시예에 따른 화소의 평면도이다.
도 6은 도 5의 VI-VI' 선을 따라 자른 단면도이다.
도 7은 도 5의 VII-VII' 선을 따라 자른 단면도이다.
도 8은 도 5의 VIII-VIII' 선을 따라 자른 단면도이다.
도 9는 도 5의 IX-IX' 선을 따라 자른 단면도이다.
도 10은 다른 실시예에 따른 화소의 평면도이다.
도 11은 도 10의 XI-XI' 선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
도 1은 일 실시예에 따른 발광 소자의 사시도이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는 제1 반도체층(11)과, 제2 반도체층(13)과, 제1 및 제2 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 적층체로 구현될 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
본 발명의 일 실시예에 있어서, 일측 단부에는 제1 및 제2 반도체층(11, 13) 중 하나, 타측 단부에는 제1 및 제2 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 막대형으로 제공될 수 있다. 여기서 "막대형"이라고 함은 원기둥, 다각 기둥 등과 같이, 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 발광 소자(LD)의 길이는 그 직경보다 클 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예컨대, 코어-쉘 구조의 발광 소자일 수도 있다.
발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 작게 제작될 수 있다. 예를 들어, 발광 소자(LD)의 직경은 600nm 이하이고, 발광 소자(LD)의 길이는 4um 이하일 수 있으나, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 표시 장치의 요구 조건에 부합되도록 발광 소자(LD)의 크기가 변경될 수도 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도펀트가 도핑된 반도체층을 포함할 수 있다.
제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double heterostructure)를 사용할 수 있다. 본 발명의 일 실시예에 따르면, 활성층(12)의 상부 및/또는 하부에는 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 활성층(12)으로 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 상기 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 제공되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도펀트가 도핑된 반도체층을 포함할 수 있다. 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 각 층의 상부 및/또는 하부에 다른 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다.
또한, 발광 소자(LD)는 절연 피막(14)을 더 포함할 수 있다. 다만, 본 발명의 일 실시예에 따르면 절연 피막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다. 예를 들어, 절연 피막(14)은 발광 소자(LD)의 양 단부를 제외한 부분에 제공됨으로써 발광 소자(LD)의 양 단부가 노출될 수도 있다.
설명의 편의를 위해, 도 1에서는 절연 피막(14)의 일부를 삭제한 모습을 도시한 것으로서, 실제 발광 소자(LD)의 측면이 모두 절연 피막(14)으로 둘러싸일 수 있다.
본 발명의 일 실시예에 따르면, 절연 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2 중 적어도 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연 피막(14)은 활성층(12)이 제1 반도체층(11) 및 제2 반도체층(13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연 피막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연 피막(14)은 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수도 있다.
본 발명의 실시예에 의한 발광 소자(LD)의 종류, 구조 및 형상 등은 다양하게 변경될 수 있다.
도 2는 일 실시예에 따른 표시 장치를 개략적으로 나타내는 평면도이다.
도 1 및 도 2를 참조하면, 표시 장치(1000)는, 기판(SUB)과, 기판(SUB) 상에 제공된 복수의 화소들(PXL)을 포함할 수 있다. 구체적으로, 표시 장치(1000)는, 영상을 표시하기 위한 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 화소들(PXL)을 구동하기 위한 구동부들, 및 화소들(PXL)과 구동부들을 연결하는 각종 배선부들(미도시)이 제공되는 영역일 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
표시 영역(DA)이 복수 개의 영역을 포함하는 경우, 각 영역 또한 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선의 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 또한, 복수의 영역들의 면적은 서로 동일하거나 서로 다를 수 있다.
본 발명의 일 실시예에서는, 표시 영역(DA)이 직선의 변을 포함하는 사각 형상을 가지는 하나의 영역으로 제공된 경우를 예로서 설명한다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다.
화소들(PXL)은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 화소들(PXL) 각각은 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
화소들(PXL)은 백색 광 및/또는 컬러 광을 출사하는 발광 소자를 포함할 수 있다. 각 화소(PXL)는 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 각 화소(PXL)는 시안, 마젠타, 옐로우, 및 백색 중 하나의 색을 출사할 수도 있다.
화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
구동부는 배선부(미도시)를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 화소(PXL)의 구동을 제어할 수 있다. 도 2에는 설명의 편의를 위해 배선부가 생략되었다.
구동부는 스캔 라인을 통해 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부(SDV), 발광 제어 라인을 통해 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부(EDV), 및 데이터 라인을 통해 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 타이밍 제어부는 스캔 구동부(SDV), 발광 구동부(EDV), 및 데이터 구동부(DDV)를 제어할 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 본 발명에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다.
도 3a 및 도 3b는 각각 일 실시예에 따른 화소를 나타내는 회로도이다. 특히, 도 3a 및 도 3b는 능동형 발광 표시 패널을 구성하는 화소의 일 예를 도시하였다. 도 3a 및 도 3b에서는, 설명의 편의를 위해, j번째 데이터 라인(Dj, 단, j는 양의 정수), 및 i번째 스캔 라인(Si, 단, i는 양의 정수)에 접속된 하나의 화소를 도시하였다.
도 3a를 참조하면, 화소(PXL)는 적어도 하나의 발광 소자(LD)와, 이에 접속되어 발광 소자(LD)를 구동하는 화소 구동 회로(DC)를 포함할 수 있다.
발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)은 화소 구동 회로(DC)를 경유하여 제1 구동 전원(VDD)에 접속될 수 있고, 발광 소자(LD)의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속될 수 있다.
제1 구동 전원(VDD) 및 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제2 구동 전원(VSS)은 제1 구동 전원(VDD)의 전위보다 발광 소자(LD)의 문턱전압 이상 낮은 전위를 가질 수 있다.
발광 소자(LD)는 화소 구동 회로(DC)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
한편, 도 3a에서는 화소(PXL)에 하나의 발광 소자(LD)만이 포함되는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 화소(PXL)는 서로 병렬 및/또는 직렬 연결되는 복수의 발광 소자들을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 화소 구동 회로(DC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 구동 회로(DC)의 구조가 도 3a에 도시된 실시예에 한정되지는 않는다. 실시예에 따라, 화소(PXL)는 화소 센싱 회로(미도시)를 더 포함할 수 있다. 화소 센싱 회로는 각 화소(PXL)의 구동 전류의 값을 측정하고, 측정된 값을 외부 회로(예컨대, 타이밍 제어부)에 전달하여 각 화소(PXL)가 보상되도록 할 수 있다.
제1 트랜지스터(M1, 스위칭 트랜지스터)의 제1 전극은 데이터 라인(Dj)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 여기서, 제1 트랜지스터(M1)의 제1 전극과 제2 전극은 서로 다른 전극으로, 예컨대 제1 전극이 소스 전극이면 제2 전극은 드레인 전극일 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 스캔 라인(Si)에 접속될 수 있다.
제1 트랜지스터(M1)는, 스캔 라인(Si)으로부터 제1 트랜지스터(M1)가 턴-온될 수 있는 전압(예컨대, 게이트 온 전압)의 주사신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 이때, 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달될 수 있다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 저장될 수 있다.
제2 트랜지스터(M2, 구동 트랜지스터)의 제1 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 제2 전극은 발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)에 전기적으로 연결될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제2 트랜지스터(M2)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류의 양을 제어할 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전할 수 있고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
설명의 편의상, 도 3a에서는 데이터 신호를 화소(PXL) 내부로 전달하기 위한 제1 트랜지스터(M1)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)로 공급하기 위한 제2 트랜지스터(M2)를 포함한 비교적 단순한 구조의 구동 회로(DC)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 구동 회로(DC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 구동 회로(DC)는 제2 트랜지스터(M2)의 문턱전압을 보상하기 위한 트랜지스터, 제1 노드(N1)를 초기화하기 위한 트랜지스터, 및/또는 발광 소자(LD)의 발광 시간을 제어하기 위한 트랜지스터 등과 같은 적어도 하나의 트랜지스터나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수도 있다.
또한, 도 3a에서는 구동 회로(DC)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(M1, M2)이 모두 P타입의 트랜지스터들인 것으로 도시되었으나, 본 발명이 이에 한정되지는 않는다. 즉, 구동 회로(DC)에 포함되는 제1 및 제2 트랜지스터들(M1, M2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
예를 들어, 도 3b를 참조하면, 구동 회로(DC)의 제1 및 제2 트랜지스터들(M1, M2)은 N타입의 트랜지스터로 구현될 수 있다. 도 3b에 도시된 구동 회로(DC)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 3a의 구동 회로(DC)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
도 4는 다른 실시예에 따른 화소를 나타내는 회로도이다. 도 4에서는, 설명의 편의를 위해, j번째 데이터 라인(Dj), i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), 및 i+1번째 스캔 라인(Si+1)에 접속된 하나의 화소를 도시하였다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 화소(PXL)는 발광 소자(LD), 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)은 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 발광 소자(LD)의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속될 수 있다. 발광 소자(LD)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정의 휘도로 발광할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 일 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)의 제1 전극에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 게이트 전극인 제1 노드(N1)의 전압에 대응하여 제1 구동 전원(VDD)으로부터 발광 소자(LD)를 경유하여 제2 구동 전원(VSS)으로 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 일 전극을 전기적으로 접속시킬 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1)를 전기적으로 접속시킬 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1)의 일 전극 사이에 접속될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 다른 전극과 발광 소자(LD)의 제1 전극 사이에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 발광 소자(LD)의 제1 전극 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 i+1번째 스캔 라인(Si+1)에 접속될 수 있다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)의 제1 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장할 수 있다.
한편, 도 4에서는 구동 회로(DC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
도 5는 일 실시예에 따른 화소의 평면도이다. 도 6은 도 5의 VI-VI' 선을 따라 자른 단면도이다. 도 7은 도 5의 VII-VII' 선을 따라 자른 단면도이다. 도 8은 도 5의 VIII-VIII' 선을 따라 자른 단면도이다. 도 9는 도 5의 IX-IX' 선을 따라 자른 단면도이다.
설명의 편의상, 도 5 내지 도 9에서는 각각의 전극을 단일의 전극층으로 단순화하여 도시하였으나, 본 발명이 이에 한정되지는 않는다. 본 발명의 일 실시예에 있어서, “동일한 층에 형성 및/또는 제공된다”함은 동일한 공정에서 형성됨을 의미할 수 있다.
도 5에 있어서, 설명의 편의를 위하여 복수의 발광 소자들(LD)이 제1 방향(DR1)으로 정렬된 것으로 도시하였으나, 발광 소자들(LD)의 배열이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD)은 제1 및 제2 화소 전극 사이에 사선 방향으로 정렬되어 있을 수도 있다.
도 1 내지 도 9를 참조하면, 일 실시예에 따른 표시 장치는 기판(SUB), 제1 및 제2 뱅크층들(BNK1, BNK2), 제1 및 제2 화소 전극들(REL1, REL2), 제1 및 제2 컨택 전극들(CNE1, CNE2), 제1 절연층(INS1), 및 제2 절연층(INS2)을 포함할 수 있다.
기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
제1 뱅크층(BNK1) 및 제2 뱅크층(BNK2)은 기판(SUB) 상에 제공될 수 있다. 제1 뱅크층(BNK1)과 제2 뱅크층(BNK2)의 사이에는 발광 소자(LD)가 배치되는 공간이 마련될 수 있다. 일 실시예로 제1 뱅크층(BNK1) 및 제2 뱅크층(BNK2)은 하나의 발광 소자(LD)의 길이 이상으로 기판(SUB) 상에서 제1 방향(DR1)을 따라 이격될 수 있다.
제1 및 제2 뱅크층들(BNK1, BNK2)은 유기 재료 또는 무기 재료를 포함하는 절연 물질일 수 있으나, 제1 및 제2 뱅크층들(BNK1, BNK2)의 재료가 이에 한정되지 않는다.
또한, 제1 및 제2 뱅크층들(BNK1, BNK2)은 각각 측면이 소정 각도로 경사진 사다리꼴 형상을 가질 수 있으나, 제1 및 제2 뱅크층들(BNK1, BNK2)의 형상이 이에 한정되는 것은 아니며, 반타원형, 원형, 사각형 등의 다양한 형상을 가질 수 있다.
상기 제1 및 제2 뱅크층들(BNK1, BNK2) 각각의 두께(HB)는 후술할 제1 절연층(INS1)의 제1 두께(H1) 및 제2 두께(H2)보다 두꺼울 수 있다. 따라서, 발광 소자(LD)는 제1 및 제2 뱅크층들(BNK1, BNK2)의 사이에 마련된 공간에 안정적으로 정렬될 수 있다.
제1 화소 전극(REL1)(또는, 제1 전극)과 제2 화소 전극(REL2)(또는, 제2 전극) 각각은 대응하는 뱅크층들(BNK1, BNK2) 상에 제공될 수 있다. 예를 들어, 제1 화소 전극(REL1)은 제1 뱅크층(BNK1) 상에 제공되고, 제2 화소 전극(REL2)은 제2 뱅크층(BNK2) 상에 제공될 수 있다.
제1 및 제2 화소 전극들(REL1, REL2)은 제1 및 제2 뱅크층들(BNK1, BNK2)의 형상에 대응되게 제공될 수 있다. 따라서, 제1 화소 전극(REL1)은 제1 뱅크층(BNK1)의 경사도에 대응되는 형상을 가질 수 있고, 제2 화소 전극(REL2)은 제2 뱅크층(BNK2)의 경사도에 대응되는 형상을 가질 수 있다.
제1 및 제2 화소 전극들(REL1, REL2)은 기판(SUB) 상에서 하나의 발광 소자(LD)를 사이에 두고 제1 방향(DR1)을 따라 서로 이격되고, 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 연장되도록 제공될 수 있다.
일 실시예에 있어서, 제1 화소 전극(REL1)은 발광 소자들(LD) 각각의 제1 단부(EP1)에 인접하게 배치되고, 제1 컨택 전극(CNE1)(또는, 제3 전극)을 통해 발광 소자(LD)들 각각에 전기적으로 연결될 수 있다. 제2 화소 전극(REL2)은 발광 소자(LD)들 각각의 제2 단부(EP2)에 인접하게 배치되고, 제2 컨택 전극(CNE2)(또는, 제4 전극)을 통해 발광 소자(LD)들 각각에 전기적으로 연결될 수 있다.
제1 화소 전극(REL1)과 제2 화소 전극(REL2)은 동일 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다. 제1 화소 전극(REL1)과 제2 화소 전극(REL2)이 동일한 높이를 가지면, 하나의 발광 소자(LD)가 제1 및 제2 화소 전극들(REL1, REL2)에 보다 안정적으로 연결될 수 있다.
제1 및 제2 화소 전극들(REL1, REL2)은 도전성 재료로 이루어질 수 있다. 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속 등이 포함될 수 있다.
또한, 제1 및 제2 화소 전극들(REL1, REL2)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 다중막으로 형성될 수 있다.
여기서, 제1 및 제2 화소 전극들(REL1, REL2)의 재료는 상술한 재료들에 한정되는 것은 아니다. 예를 들어, 제1 및 제2 화소 전극들(REL1, REL2)은 발광 소자(LD)의 양 단부들(EP1, EP2)로부터 출사되는 광이 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되도록 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다.
특히, 제1 및 제2 화소 전극들(REL1, REL2)은 제1 및 제2 뱅크층들(BNK1, BNK2)의 형상에 대응되는 형상을 갖기 때문에, 발광 소자(LD)들 각각의 양 단부들(EP1, EP2)로부터 출사된 광은 제1 및 제2 화소 전극들(REL1, REL2)에 의해 반사되어 제3 방향(DR3)으로 더욱 진행될 수 있다. 따라서, 발광 소자(LD)들 각각에서 출사된 광의 출광 효율이 향상될 수 있다.
일 실시예에 있어서, 제1 및 제2 뱅크층들(BNK1, BNK2)은 그 상부에 제공된 제1 및 제2 화소 전극들(REL1, REL2)과 함께 발광 소자(LD)들 각각에서 출사된 광의 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 및 제2 화소 전극들(REL1, REL2) 중 어느 하나의 화소 전극은 애노드 전극일 수 있으며, 나머지 하나의 화소 전극은 캐소드 전극일 수 있다. 본 발명의 일 실시예에 있어서, 제1 화소 전극(REL1)이 애노드 전극이고, 제2 화소 전극(REL2)이 캐소드 전극일 수 있다.
설명의 편의를 위해, 제1 및 제2 화소 전극들(REL1, REL2)이 기판(SUB) 상에 바로 제공되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 및 제2 화소 전극들(REL1, REL2)과 기판(SUB) 사이에는 표시 장치가 패시브 매트릭스 또는 액티브 매트릭스로 구동되기 위한 구성 요소가 더 제공될 수 있다.
제1 화소 전극(REL1)은 제1 연결 배선(CNL1)에 연결될 수 있고, 제2 화소 전극(REL2)은 제2 연결 배선(CNL2)에 연결될 수 있다. 제1 연결 배선(CNL1)은 제1 화소 전극(REL1)과 일체로 제공될 수 있고, 제2 연결 배선(CNL2)은 제2 화소 전극(REL2)과 일체로 제공될 수 있다.
제1 연결 배선(CNL1)은 제1 컨택홀(CT1)을 통해 제1 전원 배선(미도시)과 전기적으로 연결될 수 있다. 제2 연결 배선(CNL2)은 제2 컨택홀(CT2)을 통해 제2 전원 배선(DVL)과 전기적으로 연결될 수 있다.
제1 화소 전극(REL1) 상에는 제1 캡핑 전극(CPL1)이 제공될 수 있고, 제2 화소 전극(REL2) 상에는 제2 캡핑 전극(CPL2)이 제공될 수 있다.
제1 및 제2 캡핑 전극들(CPL1, CPL2) 각각은 표시 장치의 제조 공정 중 발생할 수 있는 제1 및 제2 화소 전극들(REL1, REL2)의 손상을 방지할 수 있다. 제1 및 제2 캡핑 전극들(CPL1, CPL2)은 투명한 도전성 재료로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 캡핑 전극(CPL1)은 제1 화소 전극(REL1) 상에 직접 제공되어, 제1 화소 전극(REL1)에 전기적으로 연결될 수 있다. 제2 캡핑 전극(CPL2)은 제2 화소 전극(REL2) 상에 직접 제공되어, 제2 화소 전극(REL2)에 전기적으로 연결될 수 있다.
제1 및 제2 캡핑 전극들(CPL1, CPL2) 상에는 제1 절연층(INS1)이 제공될 수 있다. 제1 절연층(INS1)은 기판(SUB) 상에 전체적으로 제공되어, 상술한 제1 및 제2 뱅크층들(BNK1, BNK2), 제1 및 제2 화소 전극들(REL1, REL2), 및 제1 및 제2 캡핑 전극들(CPL1, CPL2)을 커버할 수 있다.
또한, 제1 절연층(INS1)은 기판(SUB)과 발광 소자들(LD) 각각의 사이에 제공될 수 있다. 제1 절연층(INS1)은 기판(SUB)과 하나의 발광 소자(LD) 사이의 공간을 메우며 발광 소자(LD)를 안정적으로 지지할 수 있다.
제1 절연층(INS1)은 포토 레지스트(photo resist)계 유기 물질 등으로 구성된 한 층 이상의 감광성 유기막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
한편, 각 화소(PXL)는 평면상 발광 영역(EA) 및 뱅크 영역(BA)으로 구획될 수 있다. 발광 영역(EA)은 발광 소자(LD)를 포함하여 발광 소자(LD)에서 방출된 빛을 외부로 출사하는 영역이고, 뱅크 영역(BA)은 발광 영역(EA)을 둘러싸도록 제공되어 각 화소들(PXL)의 발광 영역(EA)을 서로 구분하는 영역일 수 있다. 뱅크 영역(BA)은 후술할 뱅크 패턴(BNK3)이 배치되는 영역일 수 있다.
발광 영역(EA)은 제1 영역(VA) 및 제2 영역(RA)을 포함할 수 있다. 제1 영역(VA)은 발광 소자(LD)가 배치되는 영역일 수 있고, 제2 영역(RA)은 제1 영역(VA)에 발광 소자(LD)가 정렬되기 위해 제1 영역(VA)의 주변에 제공되는 영역일 수 있다. 즉, 발광 소자(LD)는 제2 영역(RA)에 의해 제1 영역(VA)에 정렬되어 배치될 수 있다. 제1 영역(VA) 및 제2 영역(RA)은 평면상 제1 화소 전극(REL1) 및 제2 화소 전극(REL2)의 연장 방향(예컨대, 제2 방향(DR2))과 교차하는 방향(예컨대, 제1 방향(DR1))으로 연장되어 제공될 수 있다. 또한, 제1 영역(VA) 및 제2 영역(RA)은 제2 방향(DR2)을 따라 교번적으로 제공될 수 있다.
제1 절연층(INS1)은 각 영역들에 따라 두께가 상이할 수 있다. 여기서 제1 절연층(INS1)의 두께는 기판(SUB)으로부터 제3 방향(DR3)으로의 적층 두께를 의미할 수 있다.
도 6 및 도 7에 도시된 바와 같이, 제1 영역(VA)에서 제1 절연층(INS1)은 제1 두께(H1)로 배치될 수 있고, 제2 영역(RA)에서 제1 절연층(INS1)은 제1 방향(DR1)을 따라 제2 두께(H2)로 배치될 수 있다.
도 9에 도시된 바와 같이, 제1 영역(VA)에 배치된 제1 절연층(INS1)의 제1 두께(H1)와 제2 영역(RA)에 배치된 제1 절연층(INS1)의 제2 두께(H2)는 서로 상이할 수 있다. 일 실시예로, 제1 절연층(INS1)의 제1 두께(H1)는 제1 절연층(INS1)의 제2 두께(H2) 보다 얇을 수 있다. 즉, 제1 절연층(INS1)은 제2 방향(DR2)을 따라 표면에 형성된 요철 패턴을 가질 수 있다.
제1 절연층(INS1) 상에 배치되는 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식 등을 통해 각 화소(PXL)의 발광 영역(EA)에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 섞여 각각의 발광 영역(EA)에 투하될 수 있다.
이때, 각 화소(PXL)의 제1 및 제2 화소 전극들(REL1, REL2)을 통해 소정의 전압을 공급하게 되면, 제1 및 제2 화소 전극들(REL1, REL2)의 사이에 전계가 형성되면서, 제1 및 제2 화소 전극들(REL1, REL2)의 사이에 발광 소자들(LD)이 정렬될 수 있다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이 외의 다른 방식으로 제거하여 제1 및 제2 화소 전극들(REL1, REL2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다.
상술한 바와 같이, 제1 절연층(INS1)이 발광 영역(EA)에서 서로 두께가 상이한 제1 영역(VA) 및 제2 영역(RA)을 가질 경우, 용액 내에 분산된 형태로 제공된 발광 소자들(LD)은 상대적으로 낮은 두께를 갖는 제1 영역(VA)에 정렬될 수 있다. 이에 따라 발광 소자들(LD)은 발광 영역(EA)의 일 측에 몰려 배치되지 않고, 전체적으로 고르게 분포될 수 있다.
설명의 편의상, 도 5 내지 도 9에서 제2 영역(RA)에 발광 소자들(LD)이 배치되지 않는 구조를 예시하였으나, 일부의 발광 소자들(LD)은 제2 영역(RA)에도 배치될 수 있다. 다만, 제2 영역(RA)에 배치된 발광 소자(LD)의 수는 제1 영역(VA)에 배치된 발광 소자(LD)의 수보다 적을 수 있다.
발광 영역(EA)에는 컨택 영역(CA)이 더 제공될 수 있다. 컨택 영역(CA)은 발광 영역(EA)의 일 측에 인접하게 제공될 수 있다.
도 8에 도시된 바와 같이, 컨택 영역(CA)은 제1 절연층(INS1)이 배치되지 않는 영역일 수 있다. 즉, 컨택 영역(CA)에서 제1 캡핑 전극(CP1) 및 제2 캡핑 전극(CP2)은 외부로 노출될 수 있다.
컨택 영역(CA)에서 제1 캡핑 전극(CPL1)은 제1 컨택 전극(CNE1)과 접촉할 수 있고, 제1 캡핑 전극(CPL1)은 제1 컨택 전극(CNE1)을 통해 각 발광 소자들(LD)의 일 단부와 전기적으로 연결될 수 있다. 또한, 제2 캡핑 전극(CPL2)은 제2 컨택 전극(CNE2)과 접촉할 수 있고, 제2 캡핑 전극(CPL2)은 제2 컨택 전극(CNE2)을 통해 각 발광 소자들(LD)의 타 단부와 전기적으로 연결될 수 있다.
실시예에 따라 제1 캡핑 전극(CP1) 및 제2 캡핑 전극(CP2)을 포함하지 않는 경우, 제1 화소 전극(REL1) 및 제2 화소 전극(REL2)이 외부로 노출될 수 있고, 제1 화소 전극(REL1)은 제1 컨택 전극(CNE1)과 접촉하며, 제2 화소 전극(REL2)은 제2 컨택 전극(CNE2)과 접촉할 수 있다.
뱅크 영역(BA)에는 뱅크 패턴(BNK3)이 배치될 수 있다. 다시 말해, 발광 영역(EA)에 배치된 적어도 하나의 발광 소자(LD)는 평면상 해당 화소(PXL)에 배치된 뱅크 패턴(BNK3)에 의해 둘러싸일 수 있다.
뱅크 패턴(BNK3)은 도 5에 도시된 바와 같이 일체로 연결되어 배치될 수 있다. 또한, 뱅크 패턴(BNK3)은 제1 절연층(INS1)과 동일 공정을 통해 동시에 형성될 수 있다. 즉, 뱅크 패턴(BNK3)은 제1 절연층(INS1)과 일체로 형성될 수 있고, 뱅크 패턴(BNK3)은 제1 절연층(INS1)과 동일한 물질을 포함할 수 있다.
뱅크 패턴(BNK3)은 제1 뱅크층(BNK1) 및 제2 뱅크층(BNK2)과 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 뱅크 패턴(BNK3)은 상부로 갈수록 폭이 좁아지는 반원 또는 반타원 등의 단면을 가지는 곡면을 가질 수 있다. 본 발명에서, 뱅크 패턴(BNK3)의 형상 및/또는 경사도 등이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
뱅크 패턴(BNK3)의 두께(H3)는 상술한 제1 절연층(INS1)의 제1 두께(H1) 및 제2 두께(H2) 보다 두꺼울 수 있다. 또한, 뱅크 패턴(BNK3)은 제1 뱅크층(BNK1) 및 제2 뱅크층(BNK2) 보다 두껍게 형성될 수 있다.
뱅크 패턴(BNK3)은 각 화소(PXL)의 경계를 따라 배치되어 인접한 화소(PXL) 사이에서 빛샘이 발생하는 것을 방지할 수 있다. 또한, 뱅크 패턴(BNK3)은 발광 영역(EA)에 발광 소자들(LD)을 정렬하는 과정에서, 발광 소자들(LD)을 포함하는 용액이 인접 화소(PXL)에 누설되는 것을 방지할 수 있다.
상술한 바와 같이, 뱅크 패턴(BNK3)은 제1 절연층(INS1)과 동시에 형성될 수 있으므로, 표시 장치의 제조 비용 및 제조 시간이 절감될 수 있다.
제1 절연층(INS1) 및 발광 소자(LD) 상에는 제1 및 제2 컨택 전극들(CNE1, CNE2)이 제공될 수 있다.
제1 컨택 전극(CNE1)은, 평면 상에서 볼 때, 제1 화소 전극(REL1)을 커버하며 제1 화소 전극(REL1)에 중첩할 수 있다.
또한, 제1 컨택 전극(CNE1)은 각 발광 소자(LD)의 양 단부(EP1, EP2) 중 하나의 단부에 부분적으로 중첩할 수 있다. 예를 들어, 제1 컨택 전극(CNE1)은 각 발광 소자(LD)의 제1 단부(EP1)에 부분적으로 중첩될 수 있다.
제1 컨택 전극(CNE1)은 컨택 영역(CA)에서 제1 캡핑 전극(CPL1)에 전기적으로 연결될 수 있다. 제1 캡핑 전극(CPL1)이 제1 화소 전극(REL1)에 전기적으로 연결되므로, 제1 컨택 전극(CNE1)은 제1 화소 전극(REL1)에 연결될 수 있다.
제2 컨택 전극(CNE2)은, 평면 상에서 볼 때, 제2 화소 전극(REL2)을 커버하며 제2 화소 전극(REL2)에 중첩될 수 있다.
제2 컨택 전극(CNE2)은 컨택 영역(CA)에서 제2 캡핑 전극(CPL2)에 전기적으로 연결될 수 있다. 제2 캡핑 전극(CPL2)이 제2 화소 전극(REL2)에 전기적으로 연결되므로, 제2 컨택 전극(CNE2)은 제2 화소 전극(REL2)에 연결될 수 있다.
실시예에 따라, 제2 캡핑 전극(CPL2)이 생략되는 경우, 제2 컨택 전극(CNE2)은 제1 절연층(INS1)의 컨택 영역(CA)을 통해 제2 화소 전극(REL2)에 바로 연결될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2) 각각은 발광 소자(LD)들 각각으로부터 출사된 광이 손실 없이 정면 방향으로 진행될 수 있도록 투명한 도전성 재료로 구성될 수 있다. 예를 들어, 투명한 도전성 재료로는 ITO, IZO, ITZO 등을 포함할 수 있다. 제1 및 제2 컨택 전극(CNE1, CNE2)의 재료는 상술한 재료들에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 동일 평면 상에 제공될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2) 상에는 제2 절연층(INS2)이 제공될 수 있다. 제2 절연층(INS2)은 제1 및 제2 컨택 전극들(CNE1, CNE2)을 외부로 노출되지 않게 하여 제1 및 제2 컨택 전극들(CNE1, CNE2)의 부식을 방지할 수 있다. 제2 절연층(INS2)은 발광 소자들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층의 역할을 수행할 수도 있다.
제2 절연층(INS2)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 다중층으로 이루어질 수 있다.
실시예에 따라, 제2 절연층(INS2) 상에는 오버 코트층(미도시)이 더 제공될 수 있다. 오버 코트층은 그 하부에 배치된 제1 및 제2 뱅크층들(BNK1, BNK2), 제1 및 제2 화소 전극들(REL1, REL2), 제1 및 제2 컨택 전극들(CNE1, CNE2) 등에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다. 또한, 오버 코트층은 발광 소자(LD)들로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층 역할을 수행할 수도 있다.
상술한 바와 같이, 발광 영역(EA) 상에 배치된 제1 절연층(INS1)은 각 영역들에 따라 두께가 서로 상이할 수 있다. 제1 영역(VA)에 배치된 제1 절연층(INS1)의 제1 두께(H1)는 제2 영역(RA)에 배치된 제1 절연층(INS1)의 제2 두께(H2) 보다 얇을 수 있고, 제1 영역(VA)과 제2 영역(RA)은 교번적으로 제공되어 요철 패턴을 이룰 수 있다.
발광 소자들(LD)은 제1 절연층(INS1)이 상대적으로 얇게 배치된 제1 영역(VA)에 정렬될 수 있다. 제1 절연층(INS1)의 두께 차이로 인해, 발광 소자들(LD)은 발광 영역(EA)의 일 부분에 몰려서 배치되지 않고, 고르게 분포될 수 있다. 즉, 각 화소들(PXL)에 있어서, 제1 절연층(INS1)의 요철 패턴으로 인해 발광 소자들(LD)의 정렬도가 향상될 수 있다.
또한, 발광 영역(EA)을 둘러싸는 뱅크 영역(BA)에 제공된 뱅크 패턴(BNK3)은 제1 절연층(INS1)과 일체로 동시에 형성될 수 있다. 이에 따라, 제1 절연층(INS1) 및 뱅크 패턴(BNK3)을 포함하는 표시 장치의 제조 비용을 절감할 수 있으며, 제조 시간이 단축될 수 있다.
이하, 표시 장치의 다른 실시예에 대해 설명한다. 이하의 실시예에서 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하고, 그 설명을 생략하거나 간략화한다.
도 10은 다른 실시예에 따른 화소의 평면도이다. 도 11은 도 10의 XI-XI' 선을 따라 자른 단면도이다. 도 10 및 도 11의 실시예는 도 5 내지 도 9의 실시예와 달리 제1 영역(VA_1)이 발광 소자(LD)가 배치되는 영역에만 제공되고, 제2 영역(RA_1)이 제1 영역(VA_1)을 둘러싸도록 제공되는 점에서 차이가 있다.
도 10의 XII-XII' 선을 따라 자른 단면도는 도 5의 VII-VII' 선을 따라 자른 단면도인 도 7과 실질적으로 동일하고, 도 10의 XIII-XIII' 선을 따라 자른 단면도는 도 5의 VIII-VIII' 선을 따라 자른 단면도인 도 8과 실질적으로 동일하며, 도 10의 XIV-XIV' 선을 따라 자른 단면도는 도 5의 IX-IX' 선을 따라 자른 단면도인 도 9와 실질적으로 동일한 바, 이에 대한 구체적인 설명은 생략하고, 도 10의 XI-XI' 선을 따라 자른 단면도인 도 11을 위주로 설명하기로 한다.
도 5 내지 도 11을 참조하면, 다른 실시예에 따른 화소(PXL_1)는 발광 소자들(LD)로부터 방출된 빛이 출사되는 발광 영역(EA_1)과 평면상 발광 영역(EA_1)의 둘레를 둘러싸는 뱅크 영역(BA)을 포함할 수 있다. 발광 영역(EA_1)은 발광 소자(LD)가 배치되는 복수의 제1 영역(VA_1) 및 제1 영역(VA_1)을 둘러싸는 제2 영역(RA_1)을 포함할 수 있다.
발광 영역(EA_1)에는 표면에 요철 패턴을 포함하는 제1 절연층(INS1_1)이 제공될 수 있다. 제1 절연층(INS1_1)은 제1 영역(VA_1)에서 제1 두께(H1)를 가질 수 있고, 제2 영역(RA_1)에서 제2 두께(H2, 도 7 참조)를 가질 수 있다.
뱅크 영역(BA)에는 발광 소자들(LD)을 둘러싸도록 뱅크 패턴(BNK3)이 제공될 수 있다. 뱅크 패턴(BNK3)은 제1 두께(H1) 및 제2 두께(H2)보다 두꺼운 제3 두께(H3)를 가질 수 있다. 뱅크 패턴(BNK3)은 제1 절연층(INS1_1)과 동일 공정에 의해 동시에 형성될 수 있고, 제1 절연층(INS1_1)과 동일한 물질을 포함할 수 있다.
제1 절연층(INS1_1)은 발광 영역(EA_1) 상에 연속적으로 배치될 수 있고, 제1 뱅크층(BNK1) 및 제2 뱅크층(BNK2) 상에도 배치될 수 있다. 제1 뱅크층(BNK1) 및 제2 뱅크층(BNK2) 상에 배치된 제1 절연층(INS1_1)은 제4 두께(H4)를 가질 수 있다. 제1 절연층(INS1_1)의 제1 두께(H1)는 제4 두께(H4)와 서로 상이할 수 있다. 일 예로, 제1 절연층(INS1_1)의 제4 두께(H4)는 제1 두께(H1) 보다 두꺼울 수 있다. 또한, 제4 두께(H4)는 제2 두께(H2)와 같거나 제2 두께(H2) 보다 작을 수 있다.
즉, 도 10 및 도 11에 도시된 실시예에서의 제1 절연층(INS1_1)은 도 5 내지 도 9에 도시된 실시예에서의 제1 절연층(INS1) 보다 제1 및 제2 뱅크층(BNK1, BNK2) 상에 더 두껍게 배치될 수 있다. 이에 따라, 발광 소자들(LD)은 제1 뱅크층(BNK1)과 제2 뱅크층(BNK2)의 사이에 용이하게 배치될 수 있고, 화소(PXL_1)에 있어서, 발광 소자(LD)의 정렬도가 더욱 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1000: 표시 장치 LD: 발광 소자
DA: 표시 영역 NDA: 비표시 영역
PXL: 화소 SUB: 기판
REL1: 제1 화소 전극 REL2: 제2 화소 전극
CPL1: 제1 캡핑 전극 CPL2: 제2 캡핑 전극
CNE1: 제1 컨택 전극 CNE2: 제2 컨택 전극
BNK1, BNK2: 제1 및 제2 뱅크층 BNK3: 뱅크 패턴
EA: 발광 영역 BA: 뱅크 영역
VA, VA_1: 제1 영역 RA, RA_1: 제2 영역
CA: 컨택 영역 INS1, INS1_1: 제1 절연층
INS2: 제2 절연층 EP1, EP2: 제1 및 제2 단부
H1, H2, H3, H4: 제1 내지 제4 두께

Claims (18)

  1. 평면상 제1 방향을 따라 교번적으로 배열된 제1 영역들 및 제2 영역들을 포함하는 기판;
    상기 기판 상에 제공되고, 상기 제1 방향에 교차하는 제2 방향을 따라 상호 이격된 제1 전극 및 제2 전극;
    상기 기판 상에 제공되고, 상기 제1 전극 및 상기 제2 전극을 덮는 제1 절연층; 및
    상기 제1 절연층 상에 제공되고, 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 발광 소자; 를 포함하되,
    상기 제1 절연층은 상기 제1 영역에서 제1 두께를 가지고, 상기 제2 영역에서 상기 제1 두께보다 두꺼운 제2 두께를 가지며,
    상기 발광 소자는 상기 제1 영역에 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 기판은 상기 제1 영역들 및 상기 제2 영역들을 둘러싸는 뱅크 영역을 더 포함하고,
    상기 기판 상에 제공되며, 상기 뱅크 영역에 배치되는 뱅크 패턴을 더 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 뱅크 패턴은 상기 제1 절연층과 일체로 형성되는 표시 장치.
  4. 제3 항에 있어서,
    상기 뱅크 패턴은 상기 제1 두께 및 상기 제2 두께보다 두꺼운 제3 두께를 가지는 표시 장치.
  5. 제1 항에 있어서,
    상기 발광 소자 상에 제공되고, 상기 제1 전극 및 상기 발광 소자의 제1 단부와 전기적으로 연결된 제3 전극; 및
    상기 발광 소자 상에 제공되고, 상기 제2 전극 및 상기 발광 소자의 제2 단부와 전기적으로 연결된 제4 전극을 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 기판은 컨택 영역을 더 포함하고,
    상기 제1 절연층은 상기 컨택 영역에서 상기 제1 전극의 적어도 일부 및 상기 제2 전극의 적어도 일부를 노출하는 표시 장치.
  7. 제6 항에 있어서,
    상기 컨택 영역에서 상기 제1 전극은 상기 제3 전극과 접촉하고, 상기 제2 전극은 상기 제4 전극과 접촉하는 표시 장치.
  8. 제5 항에 있어서,
    상기 기판 및 상기 제1 전극 사이에 배치된 제1 뱅크층, 및
    상기 기판 및 상기 제2 전극 사이에 배치된 제2 뱅크층을 더 포함하되,
    상기 제1 뱅크층의 두께 및 상기 제2 뱅크층의 두께 각각은 상기 제1 절연층의 상기 제2 두께보다 두꺼운 표시 장치.
  9. 제5 항에 있어서,
    상기 기판 상에 제공되고, 상기 제1 절연층, 상기 발광 소자, 상기 제3 전극, 및 상기 제4 전극을 커버하는 제2 절연층을 더 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 영역들 및 상기 제2 영역들은 상기 제1 방향을 따라 연장되는 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 영역들은 상기 제1 방향을 따라 서로 이격되고, 상기 제2 영역들은 상기 제1 영역들을 둘러싸는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 절연층은 상기 제1 전극 및 상기 제2 전극 상에서 제4 두께를 갖고, 상기 제4 두께는 상기 제1 두께보다 두꺼운 표시 장치.
  13. 기판;
    상기 기판 상에 제공되고, 제1 방향을 따라 상호 이격된 제1 전극 및 제2 전극;
    상기 기판 상에 제공되고, 상기 제1 전극 및 상기 제2 전극을 덮는 제1 절연층;
    상기 제1 절연층 상에 제공되고, 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 발광 소자; 및
    상기 기판 상에 제공되고, 상기 발광 소자를 둘러싸도록 배치되는 뱅크 패턴을 포함하되,
    상기 제1 절연층 및 상기 뱅크 패턴은 일체로 형성되는 표시 장치.
  14. 제13 항에 있어서,
    상기 발광 소자 상에 제공되고, 상기 제1 전극 및 상기 발광 소자의 제1 단부와 전기적으로 연결된 제3 전극; 및
    상기 발광 소자 상에 제공되고, 상기 제2 전극 및 상기 발광 소자의 제2 단부와 전기적으로 연결된 제4 전극을 더 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 기판은 컨택 영역을 더 포함하고,
    상기 제1 절연층은 상기 컨택 영역에서 상기 제1 전극의 적어도 일부 및 상기 제2 전극의 적어도 일부를 외부로 노출하는 표시 장치.
  16. 제15 항에 있어서,
    상기 컨택 영역에서 상기 제1 전극은 상기 제3 전극과 접촉하고, 상기 제2 전극은 상기 제4 전극과 접촉하는 표시 장치.
  17. 제14 항에 있어서,
    상기 기판 및 상기 제1 전극 사이에 배치된 제1 뱅크층, 및 상기 기판 및 상기 제2 전극 사이에 배치된 제2 뱅크층을 더 포함하되,
    상기 제1 뱅크층의 두께 및 상기 제2 뱅크층의 두께는 상기 뱅크 패턴의 두께보다 얇은 표시 장치.
  18. 제14 항에 있어서,
    상기 기판 상에 제공되고, 상기 제1 절연층, 상기 뱅크 패턴, 상기 발광 소자, 상기 제3 전극, 및 상기 제4 전극을 커버하는 제2 절연층을 더 포함하는 표시 장치.
KR1020190103055A 2019-08-22 2019-08-22 표시 장치 KR20210024347A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190103055A KR20210024347A (ko) 2019-08-22 2019-08-22 표시 장치
US16/998,629 US11600756B2 (en) 2019-08-22 2020-08-20 Display device with bank pattern
CN202010847732.XA CN112420763A (zh) 2019-08-22 2020-08-21 显示装置
US18/178,025 US20230207770A1 (en) 2019-08-22 2023-03-03 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190103055A KR20210024347A (ko) 2019-08-22 2019-08-22 표시 장치

Publications (1)

Publication Number Publication Date
KR20210024347A true KR20210024347A (ko) 2021-03-05

Family

ID=74645498

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190103055A KR20210024347A (ko) 2019-08-22 2019-08-22 표시 장치

Country Status (3)

Country Link
US (2) US11600756B2 (ko)
KR (1) KR20210024347A (ko)
CN (1) CN112420763A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102600602B1 (ko) * 2018-07-09 2023-11-10 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치
KR20240033780A (ko) * 2022-09-05 2024-03-13 삼성디스플레이 주식회사 표시 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007184426A (ja) * 2006-01-06 2007-07-19 Shinko Electric Ind Co Ltd 半導体装置の製造方法
GB201420452D0 (en) 2014-11-18 2014-12-31 Mled Ltd Integrated colour led micro-display
KR20170094930A (ko) 2016-02-12 2017-08-22 광주과학기술원 마이크로 led 디스플레이용 기판 구조 및 이를 이용한 디스플레이 장치
KR102608419B1 (ko) 2016-07-12 2023-12-01 삼성디스플레이 주식회사 표시장치 및 표시장치의 제조방법
KR102611980B1 (ko) * 2016-12-14 2023-12-08 삼성전자주식회사 멀티 컬러를 구현할 수 있는 발광 소자
KR102587215B1 (ko) 2016-12-21 2023-10-12 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR102617962B1 (ko) * 2018-10-02 2023-12-27 삼성전자주식회사 반도체 발광소자
KR102589620B1 (ko) * 2018-10-29 2023-10-17 삼성전자주식회사 표시 장치 및 이의 제조 방법
US10991865B2 (en) 2018-12-20 2021-04-27 Samsung Display Co., Ltd. Display device
US11515456B2 (en) * 2019-02-21 2022-11-29 Innolux Corporation LED with light adjusting layer extending past the LED

Also Published As

Publication number Publication date
US11600756B2 (en) 2023-03-07
US20230207770A1 (en) 2023-06-29
CN112420763A (zh) 2021-02-26
US20210057623A1 (en) 2021-02-25

Similar Documents

Publication Publication Date Title
US11811012B2 (en) Light-emitting device, display device having same, and method for manufacturing same
US20230231000A1 (en) Light emitting device and manufacturing method of the light emitting device
US11848409B2 (en) Display device including a pad unit and a driver connected to a pixel through the pad unit
US11626552B2 (en) Display device
CN112470294B (zh) 发光装置、其制造方法以及设置有其的显示装置
US20230207770A1 (en) Display device
US20210242381A1 (en) Display device and method of manufacturing the same
US20220359478A1 (en) Display device and method for manufacturing same
CN114080687A (zh) 显示装置
KR20210075289A (ko) 표시 장치
KR20210056481A (ko) 표시 장치
CN113327957A (zh) 显示设备
KR20210074456A (ko) 표시 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right