KR20220094310A - 표시 장치 - Google Patents

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Abstract

표시 장치가 제공된다. 표시 장치는 제1 내지 제3 화소를 구비한 복수의 화소 영역을 포함하는 기판, 상기 기판 상에서 제1 방향으로 연장되는 수직 전압 라인, 상기 수직 전압 라인 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 수직 전압 라인에 접속되는 수평 전압 라인, 상기 수평 전압 라인 상에 배치되어 구동 전류를 수신하는 상기 제1 내지 제3 화소 각각의 제1 전극, 상기 제1 전극과 나란하게 배치되어 상기 수평 전압 라인에 접속되는 상기 제1 내지 제3 화소 각각의 제2 전극 및 상기 제1 내지 제3 화소 각각의 제3 전극, 상기 제1 전극 상에 배치되어 상기 제1 전극에 접속되는 상기 제1 내지 제3 화소 각각의 제1 접촉 전극, 및 상기 제1 접촉 전극과 동일 층에 배치되어 상기 제1 내지 제3 전극과 절연되는 상기 제1 내지 제3 화소 각각의 제2 접촉 전극을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다. 발광 소자는 유기물을 형광 물질로 이용하는 유기 발광 다이오드 및 무기물을 형광 물질로 이용하는 무기 발광 다이오드일 수 있다.
본 발명이 해결하고자 하는 과제는 게이트층의 게이트 라인과 애노드층의 접촉 전극 사이의 커플링 커패시턴스를 감소시켜 블랙 뜸 이슈 또는 블랙 레벨에서의 노이즈를 제거할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 제1 내지 제3 화소를 구비한 복수의 화소 영역을 포함하는 기판, 상기 기판 상에서 제1 방향으로 연장되는 수직 전압 라인, 상기 수직 전압 라인 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 수직 전압 라인에 접속되는 수평 전압 라인, 상기 수평 전압 라인 상에 배치되어 구동 전류를 수신하는 상기 제1 내지 제3 화소 각각의 제1 전극, 상기 제1 전극과 나란하게 배치되어 상기 수평 전압 라인에 접속되는 상기 제1 내지 제3 화소 각각의 제2 전극 및 상기 제1 내지 제3 화소 각각의 제3 전극, 상기 제1 전극 상에 배치되어 상기 제1 전극에 접속되는 상기 제1 내지 제3 화소 각각의 제1 접촉 전극, 및 상기 제1 접촉 전극과 동일 층에 배치되어 상기 제1 내지 제3 전극과 절연되는 상기 제1 내지 제3 화소 각각의 제2 접촉 전극을 포함한다.
상기 표시 장치는 상기 수직 전압 라인 상에 배치되는 액티브층, 및 상기 액티브층과 상기 수평 전압 라인 사이의 층에 배치되어 상기 제1 방향으로 연장되는 보조 게이트 라인을 더 포함할 수 있다.
상기 제2 화소의 제2 전극은 상기 수평 전압 라인으로부터 저전위 전압을 수신하여, 상기 보조 게이트 라인과 상기 제2 화소의 제2 접촉 전극 사이의 커패시턴스를 감소시킬 수 있다.
상기 표시 장치는 상기 수직 전압 라인과 동일 층에 배치되는 수직 게이트 라인, 및 상기 수평 전압 라인과 동일 층에 배치되어 상기 수직 게이트 라인과 상기 보조 게이트 라인 사이에 접속되는 수평 게이트 라인을 더 포함할 수 있다.
상기 보조 게이트 라인과 동일 층에서 상기 수직 게이트 라인과 중첩되게 배치되는 제1 보조 전극을 더 포함할 수 있다.
상기 제1 화소의 제2 전극은 상기 수평 전압 라인으로부터 저전위 전압을 수신하여, 상기 제1 보조 전극과 상기 제1 화소의 제2 접촉 전극 사이의 커패시턴스를 감소시킬 수 있다.
상기 표시 장치는 상기 수평 게이트 라인과 동일 층에서 상기 수직 게이트 라인과 중첩되게 배치되는 제2 보조 전극을 더 포함할 수 있다.
상기 제1 화소의 제2 전극은 상기 수평 전압 라인으로부터 저전위 전압을 수신하여, 상기 제2 보조 전극과 상기 제1 화소의 제2 접촉 전극 사이의 커패시턴스를 감소시킬 수 있다.
상기 제1 내지 제3 화소 각각의 제1 전극은 평면 상에서 상기 수평 게이트 라인과 인접한 일단 및 상기 수평 전압 라인과 인접한 타단이 절단되며, 상기 제1 내지 제3 화소 각각의 제2 전극은 상기 수평 게이트 라인과 인접한 일단이 절단될 수 있다.
상기 표시 장치는 상기 제2 방향으로 연장되어 상기 제1 화소의 제2 전극과 상기 제2 화소의 제3 전극을 접속시키는 연결부를 더 포함할 수 있다.
상기 제2 방향으로 연장되어 상기 제2 화소의 제2 전극과 상기 제3 화소의 제3 전극을 접속시키는 연결부를 더 포함할 수 있다.
상기 제1 전극은 상기 제1 방향으로 연장되고, 상기 제2 전극은 상기 제1 전극의 일측에 배치되며, 상기 제3 전극은 상기 제1 전극의 타측에 배치될 수 있다.
상기 제1 내지 제3 화소 각각의 제2 접촉 전극은 상기 제2 전극 상에서 상기 제1 방향으로 연장되는 제1 부분, 상기 제1 부분으로부터 절곡되어 상기 제2 방향으로 연장되는 제2 부분, 및 상기 제2 부분으로부터 절곡되어 상기 제1 전극 상에 배치되는 제3 부분을 포함할 수 있다.
상기 제1 내지 제3 화소 각각은 구동 전압 라인과 복수의 발광 소자 사이에 배치되어 상기 복수의 발광 소자에 구동 전류를 공급하는 제1 트랜지스터, 게이트 신호를 기초로 데이터 라인과 상기 제1 트랜지스터의 게이트 전극인 제1 노드를 접속시키는 제2 트랜지스터, 상기 게이트 신호를 기초로 센싱 라인과 상기 제1 트랜지스터의 소스 전극인 제2 노드를 접속시키는 제3 트랜지스터, 및 상기 제1 노드 및 상기 제2 노드 사이에 접속된 저장 커패시터를 포함할 수 있다.
상기 표시 장치는 상기 제1 접촉 전극과 상기 제2 접촉 전극 사이에 접속되는 복수의 제1 발광 소자, 및 상기 제2 접촉 전극과 상기 제3 전극 사이에 접속되는 복수의 제2 발광 소자를 더 포함할 수 있다.
상기 제2 접촉 전극은 상기 복수의 제1 발광 소자와 상기 복수의 제2 발광 소자 사이의 제3 노드일 수 있다.
상기 복수의 제1 발광 소자는 상기 제1 전극과 상기 제2 전극 사이에 정렬되고, 상기 복수의 제2 발광 소자는 상기 제1 전극과 상기 제3 전극 사이에 정렬될 수 있다.
상기 수평 전압 라인과 동일 층에 배치되어 상기 제1 전극 및 상기 제1 트랜지스터의 소스 전극 사이에 접속된 제1 연결 전극을 더 포함하고,
상기 제1 트랜지스터의 게이트 전극은 상기 저장 커패시터의 제1 커패시터 전극이고, 상기 제1 연결 전극은 상기 저장 커패시터의 제2 커패시터 전극일 수 있다.
상기 수평 전압 라인으로부터 절곡되어 상기 수직 전압 라인과 두께 방향으로 중첩되고, 복수의 컨택홀을 통해 상기 수직 전압 라인에 직접 접속되는 제2 연결 전극을 더 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 제1 내지 제3 화소를 구비한 복수의 화소 영역을 포함하는 기판, 상기 기판 상에서 제1 방향으로 연장되는 수직 전압 라인, 상기 수직 전압 라인 상에 배치되는 액티브층, 상기 액티브층 상에서 상기 제1 방향으로 연장되는 보조 게이트 라인, 상기 보조 게이트 라인 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 수직 전압 라인에 접속되는 수평 전압 라인, 상기 수평 전압 라인 상에 배치되어 상기 액티브층에 접속되는 제1 전극, 상기 제1 전극과 나란하게 배치되어 상기 수평 전압 라인에 접속되는 제2 전극 및 제3 전극, 상기 제1 전극 상에 배치되어 상기 제1 전극에 접속되는 제1 접촉 전극, 및 상기 제1 전극 및 상기 제2 전극 상에 배치되어 상기 제1 내지 제3 전극과 절연되는 제2 접촉 전극을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 복수의 발광 소자는 제1 전극 및 제2 전극 사이에 정렬되고, 제1 전극은 트랜지스터로부터 구동 전류를 수신하며, 제2 전극은 저전위 전압을 수신하고, 제2 전극 상의 접촉 전극은 제1 및 제2 전극으로부터 절연될 수 있다. 제2 전극은 게이트 라인과 접촉 전극 사이의 커플링 커패시턴스를 차폐할 수 있다. 따라서, 제2 전극은 게이트 라인과 접촉 전극 사이의 커플링 커패시턴스를 감소시킬 수 있고, 표시 장치는 발광 소자의 블랙 뜸 이슈 또는 블랙 레벨에서의 노이즈를 제거할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 일 실시예에 따른 표시 장치에서, 화소 영역의 복수의 화소 및 라인들을 나타내는 도면이다.
도 3은 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 4는 일 실시예에 따른 표시 장치에서, 화소 영역을 나타내는 평면도이다.
도 5는 도 4의 표시 장치에서, 금속층 및 액티브층을 나타내는 평면도이다.
도 6은 도 4의 표시 장치에서, 금속층, 액티브층, 및 게이트층을 나타내는 평면도이다.
도 7은 도 4의 표시 장치에서, 금속층, 액티브층, 및 소스-드레인층을 나타내는 평면도이다.
도 8은 도 4의 표시 장치에서, 소스-드레인층, 전극층, 및 애노드층을 나타내는 평면도이다.
도 9는 도 4의 표시 장치에서, 전극층 및 애노드층을 나타내는 평면도이다.
도 10은 도 4 내지 도 9의 선 I-I'을 따라 자른 단면도이다.
도 11은 도 4 내지 도 9의 선 II-II'을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 장치를 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 장치를 기준으로 하부 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 장치를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
도 1을 참조하면, 표시 장치는 동영상이나 정지 영상을 표시하는 장치로서, 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 PC(Tablet PC), 스마트 워치(Smart Watch), 워치 폰(Watch Phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, 및 UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 및 사물 인터넷(Internet of Things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치는 표시 패널(100) 및 표시 구동부(200)를 포함할 수 있다.
표시 패널(100)은 평면 상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 패널(100)은 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변이 만나는 모서리는 직각으로 형성되거나 소정의 곡률을 갖도록 둥글게 형성될 수 있다. 표시 패널(100)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 예를 들어, 표시 패널(100)은 평탄하게 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 다른 예를 들어, 표시 패널(100)은 소정의 곡률로 구부러지도록 형성될 수 있다.
표시 패널(100)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 영역으로서, 표시 패널(100)의 중앙 영역으로 정의될 수 있다. 표시 영역(DA)은 복수의 데이터 라인(DL)과 복수의 게이트 라인(GL)에 의해 교차되는 화소 영역마다 형성된 복수의 화소(SP)를 포함할 수 있다. 복수의 게이트 라인(GL)은 복수의 수직 게이트 라인(VGL) 및 복수의 수평 게이트 라인(HGL)을 포함할 수 있다. 예를 들어, 복수의 수직 게이트 라인(VGL)은 표시 구동 회로(220)와 접속되어 제2 방향(Y축 방향)으로 연장될 수 있고, 복수의 수평 게이트 라인(HGL)은 복수의 수직 게이트 라인(VGL) 중 어느 하나의 수직 게이트 라인(VGL)과 접속되고 제1 방향(X축 방향)으로 연장될 수 있다. 복수의 화소(SP) 각각은 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 적어도 하나의 수평 게이트 라인(HGL) 및 적어도 하나의 데이터 라인(DL)에 접속될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 광을 출력하는 최소 단위의 영역으로 정의될 수 있다.
복수의 데이터 라인(DL)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 복수의 데이터 라인(DL)은 제1 내지 제3 데이터 라인(DL1, DL2, DL3)을 포함할 수 있다. 제1 내지 제3 데이터 라인(DL1, DL2, DL3) 각각은 제1 내지 제3 화소(SP1, SP2, SP3) 각각에 데이터 전압을 공급할 수 있다.
복수의 수직 게이트 라인(VGL)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 복수의 수직 게이트 라인(VGL)은 복수의 데이터 라인(DL)과 나란하게 배치될 수 있다. 복수의 수평 게이트 라인(HGL)은 제1 방향(X축 방향)으로 연장될 수 있고, 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 복수의 수평 게이트 라인(HGL) 각각은 복수의 수직 게이트 라인(VGL)과 교차할 수 있다.
복수의 데이터 라인(DL), 복수의 수직 게이트 라인(VGL), 복수의 수평 게이트 라인(HGL), 및 복수의 화소(SP)의 접속 관계는 도 1에 도시된 접속 관계에 한정되지 않는다. 복수의 데이터 라인(DL), 복수의 수직 게이트 라인(VGL), 복수의 수평 게이트 라인(HGL), 및 복수의 화소(SP)의 접속 관계는 복수의 화소(SP)의 개수 및 배열에 따라 설계 변경될 수 있다.
비표시 영역(NDA)은 표시 패널(100)에서 표시 영역(DA)을 제외한 나머지 영역으로 정의될 수 있다. 예를 들어, 비표시 영역(NDA)은 데이터 라인들(DL) 또는 수직 게이트 라인들(VGL)과 표시 구동 회로(220)를 연결하는 팬 아웃 라인들, 및 연성 필름(210)과 접속되는 패드부(미도시)를 포함할 수 있다.
표시 구동부(200)는 표시 패널(100)의 비표시 영역(NDA)에 마련된 패드부에 접속되어 표시 구동 시스템으로부터 공급되는 영상 데이터를 기초로 복수의 화소(SP)에 영상을 표시할 수 있다. 표시 구동부(200)는 연성 필름(210), 표시 구동 회로(220), 회로 보드(230), 타이밍 제어부(240), 및 전원 공급부(250)를 포함할 수 있다.
연성 필름(210)의 일측에 마련된 입력 단자들은 필름 부착 공정에 의해 회로 보드(230)에 부착될 수 있고, 연성 필름(210)의 타측에 마련된 출력 단자들은 필름 부착 공정에 의해 패드부에 부착될 수 있다. 예를 들어, 연성 필름(210)은 테이프 캐리어 패키지(Tape Carrier Package), 칩 온 필름(Chip on Film)과 같이 구부러질 수 있는 플렉서블 필름(Flexible Film)일 수 있다. 연성 필름(210)은 표시 장치의 베젤 영역을 감소시키기 위하여 표시 패널(100)의 하부로 벤딩될 수 있다.
표시 구동 회로(220)는 연성 필름(210) 상에 실장될 수 있다. 예를 들어, 표시 구동 회로(220)는 집적 회로(IC)로 구현될 수 있다. 표시 구동 회로(220)는 타이밍 제어부(240)로부터 디지털 비디오 데이터 및 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하여 팬 아웃 라인들을 통해 데이터 라인들(DL)에 공급할 수 있다. 표시 구동 회로(220)는 타이밍 제어부(240)로부터 공급되는 게이트 제어 신호에 따라 게이트 신호를 생성하여, 설정된 순서에 따라 복수의 수직 게이트 라인(VGL)에 순차적으로 공급할 수 있다.
회로 보드(230)는 타이밍 제어부(240) 및 전원 공급부(250)를 지지하고, 표시 구동부(200)의 구성들 간의 신호 및 전원을 전달할 수 있다. 예를 들어, 회로 보드(230)는 각 화소에 영상을 표시하기 위해 타이밍 제어부(240)로부터 공급되는 신호와 전원 공급부(250)로부터 공급되는 구동 전원을 표시 구동 회로(220)에 공급할 수 있다. 이를 위해, 신호 전송 라인과 복수의 전원 라인이 회로 보드(230) 상에 마련될 수 있다.
타이밍 제어부(240)는 회로 보드(230) 상에 실장되고, 회로 보드(230) 상에 마련된 유저 커넥터를 통해 표시 구동 시스템으로부터 공급되는 영상 데이터와 타이밍 동기 신호를 수신할 수 있다. 타이밍 제어부(240)는 타이밍 동기 신호를 기초로 영상 데이터를 화소 배치 구조에 알맞도록 정렬하여 디지털 비디오 데이터를 생성할 수 있고, 생성된 디지털 비디오 데이터를 표시 구동 회로(220)에 공급할 수 있다. 타이밍 제어부(240)는 타이밍 동기 신호를 기초로 데이터 제어 신호와 게이트 제어 신호를 생성할 수 있다. 타이밍 제어부(240)는 데이터 제어 신호를 기초로 표시 구동 회로(220)의 데이터 전압의 공급 타이밍을 제어할 수 있고, 게이트 제어 신호를 기초로 표시 구동 회로(220)의 게이트 신호의 공급 타이밍을 제어할 수 있다.
전원 공급부(250)는 회로 보드(230) 상에 배치되어 표시 구동 회로(220)와 표시 패널(100)에 구동 전압을 공급할 수 있다. 예를 들어, 전원 공급부(250)는 제1 구동 전압을 생성하여 구동 전압 라인에 공급할 수 있고, 제2 구동 전압을 생성하여 저전위 전압 라인에 공급할 수 있다. 제1 구동 전압은 복수의 화소(SP)를 구동시키는 고전위 전압에 해당할 수 있고, 제2 구동 전압은 복수의 화소(SP)에 공통적으로 공급되는 저전위 전압에 해당할 수 있다.
도 2는 일 실시예에 따른 표시 장치에서, 화소 영역의 복수의 화소 및 라인들을 나타내는 도면이다.
도 2를 참조하면, 복수의 화소(SP)는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 화소(SP1)의 화소 회로, 제3 화소(SP3)의 화소 회로, 및 제2 화소(SP2)의 화소 회로는 제2 방향(Y축 방향)의 반대 방향으로 나열될 수 있으나, 화소 회로의 순서는 이에 한정되지 않는다.
제1 전압 라인(VDL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전압 라인(VDL)은 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로의 일측 또는 좌측에 배치될 수 있다. 제1 전압 라인(VDL)은 복수의 화소(SP)에 구동 전압 또는 고전위 전압을 공급하는 구동 전압 라인일 수 있다. 제1 전압 라인(VDL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 트랜지스터에 구동 전압을 공급할 수 있다.
게이트 라인(GL)은 수직 게이트 라인(VGL), 수평 게이트 라인(HGL), 및 보조 게이트 라인(BGL)을 포함할 수 있다.
제n 수직 게이트 라인(VGL(n), 이하에서 n은 양의 정수)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제n 수직 게이트 라인(VGL(n))은 제1 전압 라인(VDL)의 일측 또는 좌측에 배치될 수 있다. 제n 수직 게이트 라인(VGL(n))은 표시 구동 회로(220)와 제n 수평 게이트 라인(HGL(n)) 사이에 접속될 수 있다. 복수의 수직 게이트 라인(VGL) 각각은 복수의 수평 게이트 라인(HGL)과 교차할 수 있다. 제n 수직 게이트 라인(VGL(n))은 제n 수평 게이트 라인(HGL(n))을 제외한 다른 수평 게이트 라인들과 서로 절연될 수 있다. 제n 수직 게이트 라인(VGL(n))은 표시 구동 회로(220)로부터 수신된 제n 게이트 신호를 제n 수평 게이트 라인(HGL(n))에 공급할 수 있다.
제n 수평 게이트 라인(HGL(n))은 제1 방향(X축 방향)으로 연장될 수 있다. 제n 수평 게이트 라인(HGL(n))은 제1 화소(SP1)의 화소 회로의 상측에 배치될 수 있다. 제n 수평 게이트 라인(HGL(n))은 제n 수직 게이트 라인(VGL(n))과 보조 게이트 라인(BGL) 사이에 접속될 수 있다. 제n 수평 게이트 라인(HGL(n))은 제n 수직 게이트 라인(VGL(n))으로부터 수신된 제n 게이트 신호를 보조 게이트 라인(BGL)에 공급할 수 있다.
제n+1 수직 게이트 라인(VGL(n+1))은 제2 방향(Y축 방향)으로 연장될 수 있다. 제n+1 수직 게이트 라인(VGL(n+1))은 제n 수직 게이트 라인(VGL(n))의 일측 또는 좌측에 배치될 수 있다. 제n+1 수직 게이트 라인(VGL(n+1))은 제n 수평 게이트 라인(HGL(n))과 서로 절연될 수 있다. 제n+1 수직 게이트 라인(VGL(n+1))은 제n 수직 게이트 라인(VGL(n))이 제n 게이트 신호를 공급한 직후에 제n+1 게이트 신호를 복수의 화소(SP)에 공급할 수 있다.
제2 전압 라인(VSL)은 제2 수직 전압 라인(VVSL) 및 제2 수평 전압 라인(HVSL)을 포함할 수 있다. 제2 전압 라인(VSL)은 복수의 화소(SP)에 저전위 전압을 공급하는 저전위 전압 라인일 수 있다.
제2 수직 전압 라인(VVSL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 수직 전압 라인(VVSL)은 제n+1 수직 게이트 라인(VGL(n+1))의 일측 또는 좌측에 배치될 수 있다. 제2 수직 전압 라인(VVSL)은 전원 공급부(250)와 제2 수평 전압 라인(HVSL) 사이에 접속될 수 있다. 제2 수직 전압 라인(VVSL)은 전원 공급부(250)로부터 공급된 저전위 전압을 제2 수평 전압 라인(HVSL)에 공급할 수 있다.
제2 수평 전압 라인(HVSL)은 제1 방향(X축 방향)으로 연장될 수 있다. 제2 수평 전압 라인(HVSL)은 제2 화소(SP2)의 화소 회로의 하측에 배치될 수 있다. 제2 수평 전압 라인(HVSL)은 제2 수직 전압 라인(VVSL)으로부터 수신된 저전위 전압을 제1 내지 제3 화소(SP1, SP2, SP3)에 공급할 수 있다.
보조 게이트 라인(BGL)은 제n 수평 게이트 라인(HGL(n))으로부터 제2 방향(Y축 방향)의 반대 방향으로 연장될 수 있다. 보조 게이트 라인(BGL)은 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로의 타측 또는 우측에 배치될 수 있다. 보조 게이트 라인(BGL)은 제n 수평 게이트 라인(HGL(n))으로부터 수신된 제n 게이트 신호를 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로에 공급할 수 있다.
복수의 데이터 라인(DL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 복수의 데이터 라인(DL)은 복수의 화소(SP)에 데이터 전압을 공급할 수 있다. 복수의 데이터 라인(DL)은 제1 내지 제3 데이터 라인(DL1, DL2, DL3)을 포함할 수 있다.
제1 데이터 라인(DL1)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 데이터 라인(DL1)은 보조 게이트 라인(BGL)의 타측 또는 우측에 배치될 수 있다. 제1 데이터 라인(DL1)은 표시 구동 회로(220)로부터 수신된 데이터 전압을 제1 화소(SP1)의 화소 회로에 공급할 수 있다.
제2 데이터 라인(DL2)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 데이터 라인(DL2)은 제1 데이터 라인(DL1)의 타측 또는 우측에 배치될 수 있다. 제2 데이터 라인(DL2)은 표시 구동 회로(220)로부터 수신된 데이터 전압을 제2 화소(SP2)의 화소 회로에 공급할 수 있다.
제3 데이터 라인(DL3)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제3 데이터 라인(DL3)은 제2 데이터 라인(DL2)의 타측 또는 우측에 배치될 수 있다. 제3 데이터 라인(DL3)은 표시 구동 회로(220)로부터 수신된 데이터 전압을 제3 화소(SP3)의 화소 회로에 공급할 수 있다.
센싱 라인(SL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 센싱 라인(SL)은 제3 데이터 라인(DL3)의 타측 또는 우측에 배치될 수 있다. 센싱 라인(SL)은 표시 구동 회로(220)로부터 수신된 초기화 전압을 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로에 공급할 수 있다. 센싱 라인(SL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로로부터 센싱 신호를 수신하여 표시 구동 회로(220)에 공급할 수 있다.
도 3은 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 3을 참조하면, 복수의 화소(SP) 각각은 게이트 라인(GL), 데이터 라인(DL), 제1 전압 라인(VDL), 제2 전압 라인(VSL), 및 센싱 라인(SL)에 접속될 수 있다.
복수의 화소(SP) 각각은 복수의 스위칭 소자, 저장 커패시터(Cst), 및 복수의 발광 소자(EL)을 포함할 수 있다. 스위칭 소자들은 제1 내지 제3 트랜지스터(ST1, ST2, ST3)를 포함할 수 있다.
제1 트랜지스터(ST1)는 게이트 전극, 드레인 전극, 및 소스 전극을 포함할 수 있다 제1 트랜지스터(ST1)의 게이트 전극은 제1 노드(N1)에 접속되고, 드레인 전극은 제1 전압 라인(VDL)에 접속되며, 소스 전극은 제2 노드(N2)에 접속될 수 있다. 제1 트랜지스터(ST1)는 게이트 전극에 인가되는 데이터 전압에 따라 소스-드레인 간 전류(또는, 구동 전류)를 제어할 수 있다.
복수의 발광 소자(EL)는 제1 발광 소자(EL1) 및 제2 발광 소자(EL2)를 포함할 수 있다. 제1 및 제2 발광 소자(EL1, EL2)는 직렬로 연결될 수 있다. 제1 및 제2 발광 소자(EL1, EL2)는 구동 전류를 수신하여 발광할 수 있다. 발광 소자(EL)의 발광량 또는 휘도는 구동 전류의 크기에 비례할 수 있다. 발광 소자(EL)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다.
제1 발광 소자(EL1)의 제1 전극은 제2 노드(N2)에 접속되고 제1 발광 소자(EL1)의 제2 전극은 제3 노드(N3)에 접속될 수 있다. 제1 발광 소자(EL1)의 제1 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 소스 전극, 제3 트랜지스터(ST3)의 소스 전극, 및 저장 커패시터(Cst)의 제2 커패시터 전극에 접속될 수 있다. 제1 발광 소자(EL1)의 제2 전극은 제3 노드(N3)를 통해 제2 발광 소자(EL2)의 제1 전극에 접속될 수 있다.
제2 발광 소자(EL2)의 제1 전극은 제3 노드(N3)에 접속되고 제2 발광 소자(EL2)의 제2 전극은 제2 전압 라인(VSL)에 접속될 수 있다. 제2 발광 소자(EL2)의 제1 전극은 제3 노드(N3)를 통해 제1 발광 소자(EL1)의 제2 전극에 접속될 수 있다.
제2 트랜지스터(ST2)는 게이트 라인(GL)의 게이트 신호에 의해 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(ST1)의 게이트 전극인 제1 노드(N1)를 접속시킬 수 있다. 제2 트랜지스터(ST2)는 게이트 신호를 기초로 턴-온됨으로써, 데이터 전압을 제1 노드(N1)에 공급할 수 있다. 제2 트랜지스터(ST2)의 게이트 전극은 게이트 라인(GL)에 접속되고, 드레인 전극은 데이터 라인(DL)에 접속되며, 소스 전극은 제1 노드(N1)에 접속될 수 있다. 제2 트랜지스터(ST2)의 소스 전극은 제1 노드(N1)를 통해 제1 트랜지스터(ST1)의 게이트 전극 및 저장 커패시터(Cst)의 제1 커패시터 전극에 접속될 수 있다.
제3 트랜지스터(ST3)는 게이트 라인(GL)의 게이트 신호에 의해 턴-온되어 센싱 라인(SL)과 제1 트랜지스터(ST1)의 소스 전극인 제2 노드(N2)를 접속시킬 수 있다. 제3 트랜지스터(ST3)는 게이트 신호를 기초로 턴-온됨으로써, 초기화 전압을 제2 노드(N2)에 공급할 수 있다. 제3 트랜지스터(ST3)의 게이트 전극은 게이트 라인(GL)에 접속되고, 드레인 전극은 센싱 라인(SL)에 접속되며, 소스 전극은 제2 노드(N2)에 접속될 수 있다. 제3 트랜지스터(ST3)의 소스 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 소스 전극, 저장 커패시터(Cst)의 제2 커패시터 전극, 및 제1 발광 소자(EL1)의 제1 전극에 접속될 수 있다.
도 4는 일 실시예에 따른 표시 장치에서, 화소 영역을 나타내는 평면도이다. 도 5는 도 4의 표시 장치에서, 금속층 및 액티브층을 나타내는 평면도이고, 도 6은 도 4의 표시 장치에서, 금속층, 액티브층, 및 게이트층을 나타내는 평면도이다. 도 7은 도 4의 표시 장치에서, 금속층, 액티브층, 및 소스-드레인층을 나타내는 평면도이고, 도 8은 도 4의 표시 장치에서, 소스-드레인층, 전극층, 및 애노드층을 나타내는 평면도이며, 도 9는 도 4의 표시 장치에서, 전극층 및 애노드층을 나타내는 평면도이다. 도 10은 도 4 내지 도 9의 선 I-I'을 따라 자른 단면도이고, 도 11은 도 4 내지 도 9의 선 II-II'을 따라 자른 단면도이다. 도 10 및 도 11에서, 금속층(BML), 버퍼층(BF), 액티브층(ACTL), 게이트 절연막(GI), 게이트층(GTL), 제1 절연막(IL1), 소스-드레인층(SDL), 제2 절연막(IL2), 뱅크(BNK), 전극층(RMTL), 제1 보호층(PAS1), 및 애노드층(ANDL)은 기판(SUB) 상에 순차적으로 적층될 수 있다.ㅋ
도 4 내지 도 11을 참조하면, 표시 패널(100)은 복수의 화소 영역(SPA)을 포함할 수 있다. 복수의 화소 영역(SPA) 각각은 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 화소(SP1)의 화소 회로, 제3 화소(SP3)의 화소 회로, 및 제2 화소(SP2)의 화소 회로는 제2 방향(Y축 방향)의 반대 방향으로 나열될 수 있다.
제1 전압 라인(VDL)은 금속층(BML)에 배치될 수 있다. 제1 전압 라인(VDL)은 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로의 일측 또는 좌측에 배치될 수 있다. 제1 전압 라인(VDL)은 소스-드레인층(SDL)의 제5 보조 전극(AUE5)과 두께 방향(Z축 방향)으로 중첩되고, 복수의 제29 컨택홀(CNT29)을 통해 제5 보조 전극(AUE5)에 접속될 수 있다. 따라서, 제1 전압 라인(VDL)은 제5 보조 전극(AUE5)에 접속됨으로써, 라인 저항을 감소시킬 수 있다.
제1 전압 라인(VDL)은 제1 컨택홀(CNT1)을 통해 제1 화소(SP1)의 제1 트랜지스터(ST1)의 드레인 전극(DE1)에 접속되고, 제7 컨택홀(CNT7)을 통해 제2 화소(SP2)의 제1 트랜지스터(ST1)의 드레인 전극(DE1)에 접속되며, 제13 컨택홀(CNT13)을 통해 제3 화소(SP3)의 제1 트랜지스터(ST1)의 드레인 전극(DE1)에 접속될 수 있다. 따라서, 제1 전압 라인(VDL)은 제1 내지 제3 화소(SP1, SP2, SP3)에 구동 전압 또는 고전위 전압을 공급할 수 있다.
제n 수직 게이트 라인(VGL(n))은 금속층(BML)에 배치될 수 있다. 제n 수직 게이트 라인(VGL(n))은 제1 전압 라인(VDL)의 일측 또는 좌측에 배치될 수 있다. 제n 수직 게이트 라인(VGL(n))은 게이트층(GTL)의 제1 보조 전극(AUE1)과 두께 방향(Z축 방향)으로 중첩될 수 있고, 제1 보조 전극(AUE1)에 접속될 수 있다. 제n 수직 게이트 라인(VGL(n))은 소스-드레인층(SDL)의 제3 보조 전극(AUE3)과 두께 방향(Z축 방향)으로 중첩되고, 복수의 제27 컨택홀(CNT27)을 통해 제3 보조 전극(AUE3)에 접속될 수 있다. 따라서, 제n 수직 게이트 라인(VGL(n))은 제1 및 제3 보조 전극(AUE1, AUE3)에 접속됨으로써, 라인 저항을 감소시킬 수 있다.
제n 수평 게이트 라인(HGL(n))은 소스-드레인층(SDL)에 배치될 수 있다. 제n 수평 게이트 라인(HGL(n))은 제1 화소(SP1)의 화소 회로의 상측에 배치될 수 있다. 제n 수평 게이트 라인(HGL(n))은 제n 수직 게이트 라인(VGL(n))과 보조 게이트 라인(BGL) 사이에 접속될 수 있다. 제n 수평 게이트 라인(HGL(n))은 제n 수직 게이트 라인(VGL(n))으로부터 수신된 제n 게이트 신호를 보조 게이트 라인(BGL)에 공급할 수 있다.
보조 게이트 라인(BGL)은 게이트층(GTL)에 배치될 수 있다. 보조 게이트 라인(BGL)은 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로의 타측 또는 우측에 배치될 수 있다. 보조 게이트 라인(BGL)은 제n 수평 게이트 라인(HGL(n))으로부터 수신된 제n 게이트 신호를 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로에 공급할 수 있다.
제n+1 수직 게이트 라인(VGL(n+1))은 금속층(BML)에 배치될 수 있다. 제n+1 수직 게이트 라인(VGL(n+1))은 제n 수직 게이트 라인(VGL(n))의 일측 또는 좌측에 배치될 수 있다. 제n+1 수직 게이트 라인(VGL(n+1))은 게이트층(GTL)의 제2 보조 전극(AUE2)과 두께 방향(Z축 방향)으로 중첩될 수 있고, 제2 보조 전극(AUE2)에 접속될 수 있다. 제n+1 수직 게이트 라인(VGL(n+1))은 소스-드레인층(SDL)의 제4 보조 전극(AUE4)과 두께 방향(Z축 방향)으로 중첩되고, 복수의 제28 컨택홀(CNT28)을 통해 제4 보조 전극(AUE4)에 접속될 수 있다. 따라서, 제n+1 수직 게이트 라인(VGL(n+1))은 제2 및 제4 보조 전극(AUE2, AUE4)에 접속됨으로써, 라인 저항을 감소시킬 수 있다.
제2 전압 라인(VSL)은 제2 수직 전압 라인(VVSL) 및 제2 수평 전압 라인(HVSL)을 포함할 수 있다. 제2 전압 라인(VSL)은 복수의 화소(SP)에 저전위 전압을 공급하는 저전위 전압 라인일 수 있다.
제2 수직 전압 라인(VVSL)은 금속층(BML)에 배치될 수 있다. 제2 수직 전압 라인(VVSL)은 제n+1 수직 게이트 라인(VGL(n+1))의 일측 또는 좌측에 배치될 수 있다. 제2 수직 전압 라인(VVSL)은 소스-드레인층(SDL)의 제10 연결 전극(BE10)과 두께 방향(Z축 방향)으로 중첩되고, 복수의 제19 컨택홀(CNT19)을 통해 제10 연결 전극(BE10)에 접속될 수 있다. 따라서, 제2 수직 전압 라인(VVSL)은 제10 연결 전극(BE10)에 접속됨으로써, 라인 저항을 감소시킬 수 있다.
제2 수평 전압 라인(HVSL)은 소스-드레인층(SDL)에 배치될 수 있다. 제2 수평 전압 라인(HVSL)은 제10 연결 전극(BE10)에 하측으로부터 제1 방향(X축 방향)으로 연장될 수 있다. 제2 수평 전압 라인(HVSL)은 제10 연결 전극(BE10)과 일체로 형성될 수 있으나, 이에 한정되지 않는다. 제2 수평 전압 라인(HVSL)은 제2 수직 전압 라인(VVSL)으로부터 수신된 저전위 전압을 제1 내지 제3 화소(SP1, SP2, SP3)에 공급할 수 있다.
제2 수평 전압 라인(HVSL)은 제30 컨택홀(CNT30)을 통해 전극층(RMTL)에 배치된 제1 화소(SP1)의 제3 전극(RME3)에 접속될 수 있다. 따라서, 제2 수평 전압 라인(HVSL)은 제1 화소(SP1)의 제3 전극(RME3)에 저전위 전압을 공급할 수 있다.
제2 수평 전압 라인(HVSL)은 제30 컨택홀(CNT30)을 통해 전극층(RMTL)에 배치된 제2 화소(SP2)의 제3 전극(RME3)에 접속될 수 있다. 제2 화소(SP2)의 제3 전극(RME3)은 연결부(CRM)를 통해 제1 화소(SP1)의 제2 전극(RME2)에 접속될 수 있다. 제1 화소(SP1)의 제2 전극(RME2), 연결부(CRM), 및 제2 화소(SP2)의 제3 전극(RME3)은 일체로 형성될 수 있으나, 이에 한정되지 않는다. 따라서, 제2 수평 전압 라인(HVSL)은 제1 화소(SP1)의 제2 전극(RME2) 및 제2 화소(SP2)의 제3 전극(RME3)에 저전위 전압을 공급할 수 있다.
제2 수평 전압 라인(HVSL)은 제30 컨택홀(CNT30)을 통해 전극층(RMTL)에 배치된 제3 화소(SP2)의 제3 전극(RME3)에 접속될 수 있다. 제3 화소(SP2)의 제3 전극(RME3)은 연결부(CRM)를 통해 제2 화소(SP2)의 제2 전극(RME2)에 접속될 수 있다. 제2 화소(SP2)의 제2 전극(RME2), 연결부(CRM), 및 제3 화소(SP3)의 제3 전극(RME3)은 일체로 형성될 수 있으나, 이에 한정되지 않는다. 따라서, 제2 수평 전압 라인(HVSL)은 제2 화소(SP2)의 제2 전극(RME2) 및 제3 화소(SP3)의 제3 전극(RME3)에 저전위 전압을 공급할 수 있다.
제1 데이터 라인(DL1)은 금속층(BML)에 배치될 수 있다. 제1 데이터 라인(DL1)은 보조 게이트 라인(BGL)의 타측 또는 우측에 배치될 수 있다. 제1 데이터 라인(DL1)은 제22 컨택홀(CNT22)을 통해 소스-드레인층(SDL)의 제2 연결 전극(BE2)에 접속될 수 있고, 제2 연결 전극(BE2)은 제3 컨택홀(CNT3)을 통해 제1 화소(SP1)의 제2 트랜지스터(ST2)의 드레인 전극(DE2)에 접속될 수 있다. 따라서, 제1 데이터 라인(DL1)은 데이터 전압을 제1 화소(SP1)의 제2 트랜지스터(ST2)에 공급할 수 있다.
제2 데이터 라인(DL2)은 금속층(BML)에 배치될 수 있다. 제2 데이터 라인(DL2)은 제1 데이터 라인(DL1)의 타측 또는 우측에 배치될 수 있다. 제2 데이터 라인(DL2)은 제24 컨택홀(CNT24)을 통해 소스-드레인층(SDL)의 제5 연결 전극(BE5)에 접속될 수 있고, 제5 연결 전극(BE5)은 제9 컨택홀(CNT9)을 통해 제2 화소(SP2)의 제2 트랜지스터(ST2)의 드레인 전극(DE2)에 접속될 수 있다. 따라서, 제2 데이터 라인(DL2)은 데이터 전압을 제2 화소(SP2)의 제2 트랜지스터(ST2)에 공급할 수 있다.
제3 데이터 라인(DL3)은 금속층(BML)에 배치될 수 있다. 제3 데이터 라인(DL3)은 제2 데이터 라인(DL2)의 타측 또는 우측에 배치될 수 있다. 제3 데이터 라인(DL3)은 제26 컨택홀(CNT26)을 통해 소스-드레인층(SDL)의 제8 연결 전극(BE8)에 접속될 수 있고, 제8 연결 전극(BE8)은 제15 컨택홀(CNT15)을 통해 제3 화소(SP3)의 제2 트랜지스터(ST2)의 드레인 전극(DE2)에 접속될 수 있다. 따라서, 제3 데이터 라인(DL3)은 데이터 전압을 제3 화소(SP3)의 제2 트랜지스터(ST2)에 공급할 수 있다.
센싱 라인(SL)은 금속층(BML)에 배치될 수 있다. 센싱 라인(SL)은 제3 데이터 라인(DL3)의 타측 또는 우측에 배치될 수 있다. 센싱 라인(SL)은 복수의 제20 컨택홀(CNT20)을 통해 소스-드레인층(SDL)의 제11 연결 전극(BE11)에 접속될 수 있다. 제11 연결 전극(BE11)은 제5 컨택홀(CNT5)을 통해 제1 화소(SP1)의 제3 트랜지스터(ST3)의 드레인 전극(DE3)에 접속되고, 제11 컨택홀(CNT11)을 통해 제2 화소(SP2)의 제3 트랜지스터(ST3)의 드레인 전극(DE3)에 접속되며, 제17 컨택홀(CNT17)을 통해 제3 화소(SP3)의 제3 트랜지스터(ST3)의 드레인 전극(DE3)에 접속될 수 있다. 따라서, 센싱 라인(SL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제3 트랜지스터(ST3)에 초기화 전압을 공급할 수 있고, 제3 트랜지스터(ST3)로부터 센싱 신호를 수신할 수 있다.
제1 화소(SP1)의 화소 회로는 제1 내지 제3 트랜지스터(ST1, ST2, ST3)를 포함할 수 있다. 제1 화소(SP1)의 제1 트랜지스터(ST1)는 액티브 영역(ACT1), 게이트 전극(GE1), 드레인 전극(DE1), 및 소스 전극(SE1)을 포함할 수 있다. 제1 트랜지스터(ST1)의 액티브 영역(ACT1)은 액티브층(ACTL)에 배치될 수 있고, 제1 트랜지스터(ST1)의 게이트 전극(GE1)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제1 트랜지스터(ST1)의 게이트 전극(GE1)은 게이트층(GTL)에 배치될 수 있다. 제1 트랜지스터(ST1)의 게이트 전극(GE1)은 저장 커패시터(Cst)의 제1 커패시터 전극(CPE1)의 일 부분일 수 있다. 제1 커패시터 전극(CPE1)은 소스-드레인층(SDL)의 제3 연결 전극(BE3)에 접속될 수 있고, 제3 연결 전극(BE3)은 제4 컨택홀(CNT4)을 통해 제2 트랜지스터(ST2)의 소스 전극(SE2)에 접속될 수 있다.
제1 트랜지스터(ST1)의 드레인 전극(DE1) 및 소스 전극(SE1)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제1 컨택홀(CNT1)을 통해 금속층(BML)의 제1 전압 라인(VDL)에 접속될 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제1 전압 라인(VDL)으로부터 구동 전압을 수신할 수 있다.
제1 트랜지스터(ST1)의 소스 전극(SE1)은 제2 컨택홀(CNT2)을 통해 소스-드레인층(SDL)의 제1 연결 전극(BE1)에 접속될 수 있다. 제1 연결 전극(BE1)은 제21 컨택홀(CNT21)을 통해 금속층(BML)의 제2 커패시터 전극(CPE2)에 접속될 수 있다. 따라서, 저장 커패시터(Cst)는 제1 커패시터 전극(CPE1) 및 제2 커패시터 전극(CPE2) 사이와 제1 커패시터 전극(CPE1) 및 제1 연결 전극(BE1) 사이에서 이중으로 형성될 수 있다.
제1 연결 전극(BE1)은 제6 컨택홀(CNT6)을 통해 제3 트랜지스터(ST3)의 소스 전극(SE3)에 접속될 수 있다. 제1 연결 전극(BE1)은 제31 컨택홀(CNT31)을 통해 전극층(RMTL)의 제1 전극(RME1)에 접속될 수 있다.
제1 화소(SP1)의 제2 트랜지스터(ST2)는 액티브 영역(ACT2), 게이트 전극(GE2), 드레인 전극(DE2), 및 소스 전극(SE2)을 포함할 수 있다. 제2 트랜지스터(ST2)의 액티브 영역(ACT2)은 액티브층(ACTL)에 배치될 수 있고, 제2 트랜지스터(ST2)의 게이트 전극(GE2)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제2 트랜지스터(ST2)의 게이트 전극(GE2)은 게이트층(GTL)에 배치될 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(GE2)은 보조 게이트 라인(BGL)의 일 부분일 수 있다.
제2 트랜지스터(ST2)의 드레인 전극(DE2)은 제3 컨택홀(CNT3)을 통해 제1 데이터 라인(DL1)에 접속될 수 있다. 제2 트랜지스터(ST2)의 드레인 전극(DE2)은 제1 데이터 라인(DL1)으로부터 제1 화소(SP1)의 데이터 전압을 수신할 수 있다.
제2 트랜지스터(ST2)의 소스 전극(SE2)은 제4 컨택홀(CNT4)을 통해 소스-드레인층(SDL)의 제3 연결 전극(BE3)에 접속될 수 있다. 제3 연결 전극(BE3)은 제1 커패시터 전극(CPE1)에 접속됨으로써, 제1 트랜지스터(ST1)의 게이트 전극(GE)에 접속될 수 있다.
제1 화소(SP1)의 제3 트랜지스터(ST3)는 액티브 영역(ACT3), 게이트 전극(GE3), 드레인 전극(DE3), 및 소스 전극(SE3)을 포함할 수 있다. 제3 트랜지스터(ST3)의 액티브 영역(ACT3)은 액티브층(ACTL)에 배치될 수 있고, 제3 트랜지스터(ST3)의 게이트 전극(GE3)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제3 트랜지스터(ST3)의 게이트 전극(GE3)은 게이트층(GTL)에 배치될 수 있다. 제3 트랜지스터(ST3)의 게이트 전극(GE3)은 보조 게이트 라인(BGL)의 일 부분일 수 있다.
제3 트랜지스터(ST3)의 드레인 전극(DE3)은 제5 컨택홀(CNT5)을 통해 소스-드레인층(SDL)의 제11 연결 전극(BE11)에 접속될 수 있다. 제11 연결 전극(BE11)은 복수의 제20 컨택홀(CNT2)을 통해 금속층(BML)의 센싱 라인(SL)에 접속될 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 센싱 라인(SL)으로부터 초기화 전압을 수신할 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 센싱 라인(SL)에 센싱 신호를 공급할 수 있다.
제3 트랜지스터(ST3)의 소스 전극(SE3)은 제6 컨택홀(CNT6)을 통해 소스-드레인층(SDL)의 제1 연결 전극(BE1)에 접속될 수 있다. 제1 연결 전극(BE1)은 제2 컨택홀(CNT2)을 통해 제1 트랜지스터(ST1)의 소스 전극(SE1)에 접속되고, 제21 컨택홀(CNT21)을 통해 금속층(BML)의 제2 커패시터 전극(CPE2)에 접속되며, 제31 컨택홀(CNT31)을 통해 전극층(RMTL)의 제1 전극(RME1)에 접속될 수 있다.
제2 화소(SP2)의 화소 회로는 제1 내지 제3 트랜지스터(ST1, ST2, ST3)를 포함할 수 있다. 제2 화소(SP2)의 제1 트랜지스터(ST1)는 액티브 영역(ACT1), 게이트 전극(GE1), 드레인 전극(DE1), 및 소스 전극(SE1)을 포함할 수 있다. 제1 트랜지스터(ST1)의 액티브 영역(ACT1)은 액티브층(ACTL)에 배치될 수 있고, 제1 트랜지스터(ST1)의 게이트 전극(GE1)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제1 트랜지스터(ST1)의 게이트 전극(GE1)은 게이트층(GTL)에 배치될 수 있다. 제1 트랜지스터(ST1)의 게이트 전극(GE1)은 저장 커패시터(Cst)의 제1 커패시터 전극(CPE1)의 일 부분일 수 있다. 제1 커패시터 전극(CPE1)은 소스-드레인층(SDL)의 제6 연결 전극(BE6)에 접속될 수 있고, 제6 연결 전극(BE6)은 제10 컨택홀(CNT10)을 통해 제2 트랜지스터(ST2)의 소스 전극(SE2)에 접속될 수 있다.
제1 트랜지스터(ST1)의 드레인 전극(DE1) 및 소스 전극(SE1)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제7 컨택홀(CNT7)을 통해 금속층(BML)의 제1 전압 라인(VDL)에 접속될 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제1 전압 라인(VDL)으로부터 구동 전압을 수신할 수 있다.
제1 트랜지스터(ST1)의 소스 전극(SE1)은 제8 컨택홀(CNT8)을 통해 소스-드레인층(SDL)의 제4 연결 전극(BE4)에 접속될 수 있다. 제4 연결 전극(BE4)은 제23 컨택홀(CNT23)을 통해 금속층(BML)의 제2 커패시터 전극(CPE2)에 접속될 수 있다. 따라서, 저장 커패시터(Cst)는 제1 커패시터 전극(CPE1) 및 제2 커패시터 전극(CPE2) 사이와 제1 커패시터 전극(CPE1) 및 제4 연결 전극(BE4) 사이에서 이중으로 형성될 수 있다.
제4 연결 전극(BE4)은 제12 컨택홀(CNT12)을 통해 제3 트랜지스터(ST3)의 소스 전극(SE3)에 접속될 수 있다. 제4 연결 전극(BE4)은 제32 컨택홀(CNT32)을 통해 전극층(RMTL)의 제1 전극(RME1)에 접속될 수 있다.
제2 화소(SP2)의 제2 트랜지스터(ST2)는 액티브 영역(ACT2), 게이트 전극(GE2), 드레인 전극(DE2), 및 소스 전극(SE2)을 포함할 수 있다. 제2 트랜지스터(ST2)의 액티브 영역(ACT2)은 액티브층(ACTL)에 배치될 수 있고, 제2 트랜지스터(ST2)의 게이트 전극(GE2)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제2 트랜지스터(ST2)의 게이트 전극(GE2)은 게이트층(GTL)에 배치될 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(GE2)은 보조 게이트 라인(BGL)의 일 부분일 수 있다.
제2 트랜지스터(ST2)의 드레인 전극(DE2)은 제9 컨택홀(CNT9)을 통해 제2 데이터 라인(DL2)에 접속될 수 있다. 제2 트랜지스터(ST2)의 드레인 전극(DE2)은 제2 데이터 라인(DL2)으로부터 제2 화소(SP2)의 데이터 전압을 수신할 수 있다.
제2 트랜지스터(ST2)의 소스 전극(SE2)은 제10 컨택홀(CNT10)을 통해 소스-드레인층(SDL)의 제6 연결 전극(BE6)에 접속될 수 있다. 제6 연결 전극(BE6)은 제1 커패시터 전극(CPE1)에 접속됨으로써, 제1 트랜지스터(ST1)의 게이트 전극(GE)에 접속될 수 있다.
제2 화소(SP2)의 제3 트랜지스터(ST3)는 액티브 영역(ACT3), 게이트 전극(GE3), 드레인 전극(DE3), 및 소스 전극(SE3)을 포함할 수 있다. 제3 트랜지스터(ST3)의 액티브 영역(ACT3)은 액티브층(ACTL)에 배치될 수 있고, 제3 트랜지스터(ST3)의 게이트 전극(GE3)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제3 트랜지스터(ST3)의 게이트 전극(GE3)은 게이트층(GTL)에 배치될 수 있다. 제3 트랜지스터(ST3)의 게이트 전극(GE3)은 보조 게이트 라인(BGL)의 일 부분일 수 있다.
제3 트랜지스터(ST3)의 드레인 전극(DE3)은 제11 컨택홀(CNT11)을 통해 소스-드레인층(SDL)의 제11 연결 전극(BE11)에 접속될 수 있다. 제11 연결 전극(BE11)은 복수의 제20 컨택홀(CNT2)을 통해 금속층(BML)의 센싱 라인(SL)에 접속될 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 센싱 라인(SL)으로부터 초기화 전압을 수신할 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 센싱 라인(SL)에 센싱 신호를 공급할 수 있다.
제3 트랜지스터(ST3)의 소스 전극(SE3)은 제12 컨택홀(CNT12)을 통해 소스-드레인층(SDL)의 제4 연결 전극(BE4)에 접속될 수 있다. 제4 연결 전극(BE4)은 제8 컨택홀(CNT8)을 통해 제1 트랜지스터(ST1)의 소스 전극(SE1)에 접속되고, 제23 컨택홀(CNT23)을 통해 금속층(BML)의 제2 커패시터 전극(CPE2)에 접속되며, 제32 컨택홀(CNT32)을 통해 전극층(RMTL)의 제1 전극(RME1)에 접속될 수 있다.
제3 화소(SP3)의 화소 회로는 제1 내지 제3 트랜지스터(ST1, ST2, ST3)를 포함할 수 있다. 제3 화소(SP3)의 제1 트랜지스터(ST1)는 액티브 영역(ACT1), 게이트 전극(GE1), 드레인 전극(DE1), 및 소스 전극(SE1)을 포함할 수 있다. 제1 트랜지스터(ST1)의 액티브 영역(ACT1)은 액티브층(ACTL)에 배치될 수 있고, 제1 트랜지스터(ST1)의 게이트 전극(GE1)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제1 트랜지스터(ST1)의 게이트 전극(GE1)은 게이트층(GTL)에 배치될 수 있다. 제1 트랜지스터(ST1)의 게이트 전극(GE1)은 저장 커패시터(Cst)의 제1 커패시터 전극(CPE1)의 일 부분일 수 있다. 제1 커패시터 전극(CPE1)은 소스-드레인층(SDL)의 제9 연결 전극(BE9)에 접속될 수 있고, 제9 연결 전극(BE9)은 제16 컨택홀(CNT16)을 통해 제2 트랜지스터(ST2)의 소스 전극(SE2)에 접속될 수 있다.
제1 트랜지스터(ST1)의 드레인 전극(DE1) 및 소스 전극(SE1)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제13 컨택홀(CNT13)을 통해 금속층(BML)의 제1 전압 라인(VDL)에 접속될 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제1 전압 라인(VDL)으로부터 구동 전압을 수신할 수 있다.
제1 트랜지스터(ST1)의 소스 전극(SE1)은 제14 컨택홀(CNT14)을 통해 소스-드레인층(SDL)의 제7 연결 전극(BE7)에 접속될 수 있다. 제7 연결 전극(BE7)은 제25 컨택홀(CNT25)을 통해 금속층(BML)의 제2 커패시터 전극(CPE2)에 접속될 수 있다. 따라서, 저장 커패시터(Cst)는 제1 커패시터 전극(CPE1) 및 제2 커패시터 전극(CPE2) 사이와 제1 커패시터 전극(CPE1) 및 제7 연결 전극(BE7) 사이에서 이중으로 형성될 수 있다.
제7 연결 전극(BE7)은 제18 컨택홀(CNT18)을 통해 제3 트랜지스터(ST3)의 소스 전극(SE3)에 접속될 수 있다. 제7 연결 전극(BE7)은 제33 컨택홀(CNT33)을 통해 전극층(RMTL)의 제1 전극(RME1)에 접속될 수 있다.
제3 화소(SP3)의 제2 트랜지스터(ST2)는 액티브 영역(ACT2), 게이트 전극(GE2), 드레인 전극(DE2), 및 소스 전극(SE2)을 포함할 수 있다. 제2 트랜지스터(ST2)의 액티브 영역(ACT2)은 액티브층(ACTL)에 배치될 수 있고, 제2 트랜지스터(ST2)의 게이트 전극(GE2)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제2 트랜지스터(ST2)의 게이트 전극(GE2)은 게이트층(GTL)에 배치될 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(GE2)은 보조 게이트 라인(BGL)의 일 부분일 수 있다.
제2 트랜지스터(ST2)의 드레인 전극(DE2)은 제15 컨택홀(CNT15)을 통해 제3 데이터 라인(DL3)에 접속될 수 있다. 제2 트랜지스터(ST2)의 드레인 전극(DE2)은 제3 데이터 라인(DL3)으로부터 제3 화소(SP3)의 데이터 전압을 수신할 수 있다.
제2 트랜지스터(ST2)의 소스 전극(SE2)은 제16 컨택홀(CNT16)을 통해 소스-드레인층(SDL)의 제9 연결 전극(BE9)에 접속될 수 있다. 제9 연결 전극(BE9)은 제1 커패시터 전극(CPE1)에 접속됨으로써, 제1 트랜지스터(ST1)의 게이트 전극(GE)에 접속될 수 있다.
제3 화소(SP3)의 제3 트랜지스터(ST3)는 액티브 영역(ACT3), 게이트 전극(GE3), 드레인 전극(DE3), 및 소스 전극(SE3)을 포함할 수 있다. 제3 트랜지스터(ST3)의 액티브 영역(ACT3)은 액티브층(ACTL)에 배치될 수 있고, 제3 트랜지스터(ST3)의 게이트 전극(GE3)과 두께 방향(Z축 방향)으로 중첩될 수 있다.
제3 트랜지스터(ST3)의 게이트 전극(GE3)은 게이트층(GTL)에 배치될 수 있다. 제3 트랜지스터(ST3)의 게이트 전극(GE3)은 보조 게이트 라인(BGL)의 일 부분일 수 있다.
제3 트랜지스터(ST3)의 드레인 전극(DE3)은 제17 컨택홀(CNT17)을 통해 소스-드레인층(SDL)의 제11 연결 전극(BE11)에 접속될 수 있다. 제11 연결 전극(BE11)은 복수의 제20 컨택홀(CNT2)을 통해 금속층(BML)의 센싱 라인(SL)에 접속될 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 센싱 라인(SL)으로부터 초기화 전압을 수신할 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 센싱 라인(SL)에 센싱 신호를 공급할 수 있다.
제3 트랜지스터(ST3)의 소스 전극(SE3)은 제18 컨택홀(CNT18)을 통해 소스-드레인층(SDL)의 제7 연결 전극(BE7)에 접속될 수 있다. 제7 연결 전극(BE7)은 제14 컨택홀(CNT14)을 통해 제1 트랜지스터(ST1)의 소스 전극(SE1)에 접속되고, 제25 컨택홀(CNT25)을 통해 금속층(BML)의 제2 커패시터 전극(CPE2)에 접속되며, 제33 컨택홀(CNT33)을 통해 전극층(RMTL)의 제1 전극(RME1)에 접속될 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 내지 제3 전극(RME1, RME2, RME3)은 전극층(RMTL)에 배치될 수 있다. 제1 화소(SP1)의 제1 내지 제3 전극(RME1, RME2, RME3)은 화소 영역(SPA)의 좌측에 배치되고, 제2 화소(SP2)의 제1 내지 제3 전극(RME1, RME2, RME3)은 화소 영역(SPA)의 중앙에 배치되며, 제3 화소(SP3)의 제1 내지 제3 전극(RME1, RME2, RME3)은 화소 영역(SPA)의 우측에 배치될 수 있으나, 이에 한정되지 않는다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 내지 제3 전극(RME1, RME2, RME3)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 제2 전극(RME2)은 제1 전극(RME1)의 우측에 배치되고 제3 전극(RME3)은 제1 전극(RME1)의 좌측에 배치될 수 있으나, 이에 한정되지 않는다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 전극(RME1)의 일단은 평면 상에서 제n 수평 게이트 라인(HGL(n))과 인접할 수 있고, 절단부(CBA)에 의해 절단될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 전극(RME1)의 타단은 평면 상에서 제2 수평 전압 라인(HVSL)과 인접할 수 있고, 절단부(CBA)에 의해 절단될 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제2 전극(RME2)의 일단은 평면 상에서 제n 수평 게이트 라인(HGL(n))과 인접할 수 있고, 절단부(CBA)에 의해 절단될 수 있다.
복수의 제1 발광 소자(EL1)는 제1 및 제2 전극(RME1, RME2) 사이에 정렬될 수 있다. 제1 전극(RME1)의 일단 및 타단과 제2 전극(RME2)의 일단이 절단부(CBA)에 의해 절단되기 전에, 제1 및 제2 전극(RME1, RME2) 각각은 정렬 신호를 수신할 수 있고, 전계가 제1 및 제2 전극(RME1, RME2) 사이에 형성될 수 있다. 예를 들어, 복수의 제1 발광 소자(EL1)는 잉크젯 프린팅 공정을 통해 제1 및 제2 전극(RME1, RME2) 상에 분사될 수 있고, 잉크 내에 분산된 복수의 제1 발광 소자(EL1)는 제1 및 제2 전극(RME1, RME2) 사이에 형성된 전계에 의해 유전영동 힘(Dielectrophoresis Force)을 받아 정렬될 수 있다.
복수의 제2 발광 소자(EL2)는 제1 및 제3 전극(RME1, RME3) 사이에 정렬될 수 있다. 제1 전극(RME1)의 일단 및 타단이 절단부(CBA)에 의해 절단되기 전에, 제1 및 제3 전극(RME1, RME3) 각각은 정렬 신호를 수신할 수 있고, 전계가 제1 및 제3 전극(RME1, RME3) 사이에 형성될 수 있다. 예를 들어, 복수의 제2 발광 소자(EL2)는 잉크젯 프린팅 공정을 통해 제1 및 제3 전극(RME1, RME3) 상에 분사될 수 있고, 잉크 내에 분산된 복수의 제2 발광 소자(EL2)는 제1 및 제3 전극(RME1, RME3) 사이에 형성된 전계에 의해 유전영동 힘(Dielectrophoresis Force)을 받아 정렬될 수 있다.
제1 화소(SP1)의 제1 전극(RME1)은 제31 컨택홀(CNT31)을 통해 소스-드레인층(SDL)의 제1 연결 전극(BE1)에 접속될 수 있다. 제1 전극(RME1)은 제1 연결 전극(BE1)으로부터 제1 트랜지스터(ST1)를 통과한 구동 전류를 수신할 수 있다. 제1 전극(RME1)은 제1 화소(SP1)의 복수의 제1 발광 소자(EL1)에 구동 전류를 공급할 수 있다.
제1 화소(SP1)의 제2 전극(RME2)은 연결부(CRM)를 통해 제2 화소(SP2)의 제3 전극(RME3)에 접속될 수 있다. 제1 화소(SP1)의 제2 전극(RME2)은 제30 컨택홀(CNT30)을 통해 소스-드레인층(SDL)의 제2 수평 전압 라인(HVSL)에 접속될 수 있다. 따라서, 제1 화소(SP1)의 제2 전극(RME2)은 제2 수평 전압 라인(HVSL)으로부터 저전위 전압을 수신할 수 있다.
제1 화소(SP1)의 제3 전극(RME3)은 제30 컨택홀(CNT30)을 통해 소스-드레인층(SDL)의 제2 수평 전압 라인(HVSL)에 접속될 수 있다. 따라서, 제1 화소(SP1)의 제3 전극(RME3)은 제2 수평 전압 라인(HVSL)으로부터 저전위 전압을 수신할 수 있다.
도 10에서, 제1 화소(SP1)의 제2 및 제3 전극(RME3)은 제2 수평 전압 라인(HVSL)에 접속되어 저전위 전압을 수신할 수 있다. 제1 화소(SP1)의 제2 접촉 전극(CTE2)은 제1 내지 제3 전극(RME1, RME2, RME3)과 절연될 수 있고, 제2 및 제3 전극(RME3)은 게이트층(GTL)과 애노드층(ANDL) 사이의 커플링 커패시턴스를 차폐할 수 있다. 따라서, 제2 및 제3 전극(RME3)은 게이트층(GTL)의 제1 및 제2 보조 전극(AUE1, AUE2)과 제2 접촉 전극(CTE2) 사이의 제1 커패시턴스(CAP1)를 감소시킬 수 있다. 또한, 제2 및 제3 전극(RME3)은 소스-드레인층(SDL)의 제3 및 제4 보조 전극(AUE3, AUE4)과 제2 접촉 전극(CTE2) 사이의 커패시턴스를 감소시킬 수 있다. 따라서, 표시 장치는 제n 수직 게이트 라인(VGL(n))에 접속된 제1 보조 전극(AUE1)과 제2 접촉 전극(CTE2) 사이의 커플링 커패시턴스를 감소시켜, 발광 소자(EL)의 블랙 뜸 이슈 또는 블랙 레벨에서의 노이즈를 제거할 수 있다.
제2 화소(SP2)의 제1 전극(RME1)은 제32 컨택홀(CNT32)을 통해 소스-드레인층(SDL)의 제4 연결 전극(BE4)에 접속될 수 있다. 제1 전극(RME1)은 제4 연결 전극(BE4)으로부터 제1 트랜지스터(ST1)를 통과한 구동 전류를 수신할 수 있다. 제1 전극(RME1)은 제2 화소(SP2)의 복수의 제1 발광 소자(EL1)에 구동 전류를 공급할 수 있다.
제2 화소(SP2)의 제2 전극(RME2)은 연결부(CRM)를 통해 제3 화소(SP3)의 제3 전극(RME3)에 접속될 수 있다. 제2 화소(SP2)의 제2 전극(RME2)은 제30 컨택홀(CNT30)을 통해 소스-드레인층(SDL)의 제2 수평 전압 라인(HVSL)에 접속될 수 있다. 따라서, 제2 화소(SP2)의 제2 전극(RME2)은 제2 수평 전압 라인(HVSL)으로부터 저전위 전압을 수신할 수 있다.
제2 화소(SP2)의 제3 전극(RME3)은 제30 컨택홀(CNT30)을 통해 소스-드레인층(SDL)의 제2 수평 전압 라인(HVSL)에 접속될 수 있다. 따라서, 제2 화소(SP2)의 제3 전극(RME3)은 제2 수평 전압 라인(HVSL)으로부터 저전위 전압을 수신할 수 있다.
도 11에서, 제2 화소(SP2)의 제2 및 제3 전극(RME3)은 제2 수평 전압 라인(HVSL)에 접속되어 저전위 전압을 수신할 수 있다. 제2 화소(SP2)의 제2 접촉 전극(CTE2)은 제1 내지 제3 전극(RME1, RME2, RME3)과 절연될 수 있고, 제2 및 제3 전극(RME3)은 게이트층(GTL)과 애노드층(ANDL) 사이의 커플링 커패시턴스를 차폐할 수 있다. 따라서, 제2 및 제3 전극(RME3)은 게이트층(GTL)의 보조 게이트 라인(BGL)과 제2 접촉 전극(CTE2) 사이의 제2 커패시턴스(CAP2)를 감소시킬 수 있다. 따라서, 표시 장치는 제n 게이트 신호를 공급하는 보조 게이트 라인(BGL)과 제2 접촉 전극(CTE2) 사이의 커플링 커패시턴스를 감소시켜, 발광 소자(EL)의 블랙 뜸 이슈 또는 블랙 레벨에서의 노이즈를 제거할 수 있다.
제3 화소(SP3)의 제1 전극(RME1)은 제33 컨택홀(CNT33)을 통해 소스-드레인층(SDL)의 제7 연결 전극(BE7)에 접속될 수 있다. 제1 전극(RME1)은 제7 연결 전극(BE7)으로부터 제1 트랜지스터(ST1)를 통과한 구동 전류를 수신할 수 있다. 제1 전극(RME1)은 제3 화소(SP3)의 복수의 제1 발광 소자(EL1)에 구동 전류를 공급할 수 있다.
제3 화소(SP3)의 소스-드레인층(SDL)의 제2 수평 전압 라인(HVSL)에 접속될 수 있다. 따라서, 제3 화소(SP3)의 제2 전극(RME2)은 제2 수평 전압 라인(HVSL)으로부터 저전위 전압을 수신할 수 있다.
제3 화소(SP3)의 제3 전극(RME3)은 제30 컨택홀(CNT30)을 통해 소스-드레인층(SDL)의 제2 수평 전압 라인(HVSL)에 접속될 수 있다. 따라서, 제3 화소(SP3)의 제3 전극(RME3)은 제2 수평 전압 라인(HVSL)으로부터 저전위 전압을 수신할 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 접촉 전극(CTE1) 및 제2 접촉 전극(CTE2)은 애노드층(ANDL)에 배치될 수 있다. 제1 접촉 전극(CTE1)은 제1 전극(RME1) 상에 배치되어 제1 전극(RME1)에 접속될 수 있다. 제1 접촉 전극(CTE1)은 제1 전극(RME1)과 복수의 제1 발광 소자(EL1) 사이에 접속될 수 있다. 제1 접촉 전극(CTE1)은 복수의 제1 발광 소자(EL1)의 애노드 전극에 해당할 수 있으나, 이에 한정되지 않는다.
제2 접촉 전극(CTE2)은 제1 및 제2 전극(RME1, RME2) 상에 배치되고, 제1 내지 제3 전극(RME1, RME2, RME3)과 절연될 수 있다. 제2 접촉 전극(CTE2)은 제1 내지 제3 부분(CTE2a, CTE2b, CTE2c)을 포함할 수 있다. 제2 접촉 전극(CTE2)의 제1 부분(CTE2a)은 제2 전극(RME2) 상에 배치되어 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 접촉 전극(CTE2)의 제2 부분(CTE2b)은 제1 부분(CTE2a)의 하측으로부터 절곡되어 제1 방향(X축 방향)의 반대 방향으로 연장될 수 있다. 제2 접촉 전극(CTE2)의 제3 부분(CTE2c)은 제2 부분(CTE2b)의 좌측으로부터 절곡되어 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 전극(RME1) 상에 배치될 수 있다.
제2 접촉 전극(CTE2)은 복수의 제1 발광 소자(EL1)와 복수의 제2 발광 소자(EL2) 사이에 접속될 수 있다. 제2 접촉 전극(CTE2)은 도 3의 제3 노드(N3)에 해당할 수 있다. 제2 접촉 전극(CTE2)은 복수의 제1 발광 소자(EL1)의 캐소드 전극에 해당할 수 있으나, 이에 한정되지 않는다. 제2 접촉 전극(CTE2)은 복수의 제2 발광 소자(EL2)의 애노드 전극에 해당하고, 제3 전극(RME3)은 복수의 제2 발광 소자(EL2)의 캐소드 전극에 해당할 수 있으나, 이에 한정되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 표시 패널 200: 표시 구동부
210: 연성 필름 220: 표시 구동 회로
230: 회로 보드 240: 타이밍 제어부
250: 전원 공급부
SP1, SP2, SP3: 제1 내지 제3 화소
DL1, DL2, DL3: 제1 내지 제3 데이터 라인
VGL: 수직 게이트 라인 HGL: 수평 게이트 라인
BGL: 보조 게이트 라인 VDL: 제1 전압 라인
VVSL: 제2 수직 전압 라인 HVSL: 제2 수평 전압 라인
SL: 센싱 라인 Cst: 저장 커패시터
ST1, ST2, ST3: 제1 내지 제3 트랜지스터
EL1, EL2: 제1 및 제2 발광 소자
RME1, RME2, RME3: 제1 내지 제3 전극
CTE1, CTE2: 제1 및 제2 접촉 전극

Claims (20)

  1. 제1 내지 제3 화소를 구비한 복수의 화소 영역을 포함하는 기판;
    상기 기판 상에서 제1 방향으로 연장되는 수직 전압 라인;
    상기 수직 전압 라인 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 수직 전압 라인에 접속되는 수평 전압 라인;
    상기 수평 전압 라인 상에 배치되어 구동 전류를 수신하는 상기 제1 내지 제3 화소 각각의 제1 전극;
    상기 제1 전극과 나란하게 배치되어 상기 수평 전압 라인에 접속되는 상기 제1 내지 제3 화소 각각의 제2 전극 및 상기 제1 내지 제3 화소 각각의 제3 전극;
    상기 제1 전극 상에 배치되어 상기 제1 전극에 접속되는 상기 제1 내지 제3 화소 각각의 제1 접촉 전극; 및
    상기 제1 접촉 전극과 동일 층에 배치되어 상기 제1 내지 제3 전극과 절연되는 상기 제1 내지 제3 화소 각각의 제2 접촉 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 수직 전압 라인 상에 배치되는 액티브층; 및
    상기 액티브층과 상기 수평 전압 라인 사이의 층에 배치되어 상기 제1 방향으로 연장되는 보조 게이트 라인을 더 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 화소의 제2 전극은 상기 수평 전압 라인으로부터 저전위 전압을 수신하여, 상기 보조 게이트 라인과 상기 제2 화소의 제2 접촉 전극 사이의 커패시턴스를 감소시키는 표시 장치.
  4. 제2 항에 있어서,
    상기 수직 전압 라인과 동일 층에 배치되는 수직 게이트 라인; 및
    상기 수평 전압 라인과 동일 층에 배치되어 상기 수직 게이트 라인과 상기 보조 게이트 라인 사이에 접속되는 수평 게이트 라인을 더 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 보조 게이트 라인과 동일 층에서 상기 수직 게이트 라인과 중첩되게 배치되는 제1 보조 전극을 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 화소의 제2 전극은 상기 수평 전압 라인으로부터 저전위 전압을 수신하여, 상기 제1 보조 전극과 상기 제1 화소의 제2 접촉 전극 사이의 커패시턴스를 감소시키는 표시 장치.
  7. 제4 항에 있어서,
    상기 수평 게이트 라인과 동일 층에서 상기 수직 게이트 라인과 중첩되게 배치되는 제2 보조 전극을 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 화소의 제2 전극은 상기 수평 전압 라인으로부터 저전위 전압을 수신하여, 상기 제2 보조 전극과 상기 제1 화소의 제2 접촉 전극 사이의 커패시턴스를 감소시키는 표시 장치.
  9. 제4 항에 있어서,
    상기 제1 내지 제3 화소 각각의 제1 전극은 평면 상에서 상기 수평 게이트 라인과 인접한 일단 및 상기 수평 전압 라인과 인접한 타단이 절단되며, 상기 제1 내지 제3 화소 각각의 제2 전극은 상기 수평 게이트 라인과 인접한 일단이 절단되는 표시 장치.
  10. 제1 항에 있어서,
    상기 제2 방향으로 연장되어 상기 제1 화소의 제2 전극과 상기 제2 화소의 제3 전극을 접속시키는 연결부를 더 포함하는 표시 장치.
  11. 제1 항에 있어서,
    상기 제2 방향으로 연장되어 상기 제2 화소의 제2 전극과 상기 제3 화소의 제3 전극을 접속시키는 연결부를 더 포함하는 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 전극은 상기 제1 방향으로 연장되고, 상기 제2 전극은 상기 제1 전극의 일측에 배치되며, 상기 제3 전극은 상기 제1 전극의 타측에 배치되는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 내지 제3 화소 각각의 제2 접촉 전극은,
    상기 제2 전극 상에서 상기 제1 방향으로 연장되는 제1 부분;
    상기 제1 부분으로부터 절곡되어 상기 제2 방향으로 연장되는 제2 부분; 및
    상기 제2 부분으로부터 절곡되어 상기 제1 전극 상에 배치되는 제3 부분을 포함하는 표시 장치.
  14. 제1 항에 있어서,
    상기 제1 내지 제3 화소 각각은,
    구동 전압 라인과 복수의 발광 소자 사이에 배치되어 상기 복수의 발광 소자에 구동 전류를 공급하는 제1 트랜지스터;
    게이트 신호를 기초로 데이터 라인과 상기 제1 트랜지스터의 게이트 전극인 제1 노드를 접속시키는 제2 트랜지스터;
    상기 게이트 신호를 기초로 센싱 라인과 상기 제1 트랜지스터의 소스 전극인 제2 노드를 접속시키는 제3 트랜지스터; 및
    상기 제1 노드 및 상기 제2 노드 사이에 접속된 저장 커패시터를 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 접촉 전극과 상기 제2 접촉 전극 사이에 접속되는 복수의 제1 발광 소자; 및
    상기 제2 접촉 전극과 상기 제3 전극 사이에 접속되는 복수의 제2 발광 소자를 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제2 접촉 전극은 상기 복수의 제1 발광 소자와 상기 복수의 제2 발광 소자 사이의 제3 노드인 표시 장치.
  17. 제15 항에 있어서,
    상기 복수의 제1 발광 소자는 상기 제1 전극과 상기 제2 전극 사이에 정렬되고, 상기 복수의 제2 발광 소자는 상기 제1 전극과 상기 제3 전극 사이에 정렬되는 표시 장치.
  18. 제14 항에 있어서,
    상기 수평 전압 라인과 동일 층에 배치되어 상기 제1 전극 및 상기 제1 트랜지스터의 소스 전극 사이에 접속된 제1 연결 전극을 더 포함하고,
    상기 제1 트랜지스터의 게이트 전극은 상기 저장 커패시터의 제1 커패시터 전극이고, 상기 제1 연결 전극은 상기 저장 커패시터의 제2 커패시터 전극인 표시 장치.
  19. 제1 항에 있어서,
    상기 수평 전압 라인으로부터 절곡되어 상기 수직 전압 라인과 두께 방향으로 중첩되고, 복수의 컨택홀을 통해 상기 수직 전압 라인에 직접 접속되는 제2 연결 전극을 더 포함하는 표시 장치.
  20. 제1 내지 제3 화소를 구비한 복수의 화소 영역을 포함하는 기판;
    상기 기판 상에서 제1 방향으로 연장되는 수직 전압 라인;
    상기 수직 전압 라인 상에 배치되는 액티브층;
    상기 액티브층 상에서 상기 제1 방향으로 연장되는 보조 게이트 라인;
    상기 보조 게이트 라인 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 수직 전압 라인에 접속되는 수평 전압 라인;
    상기 수평 전압 라인 상에 배치되어 상기 액티브층에 접속되는 제1 전극;
    상기 제1 전극과 나란하게 배치되어 상기 수평 전압 라인에 접속되는 제2 전극 및 제3 전극;
    상기 제1 전극 상에 배치되어 상기 제1 전극에 접속되는 제1 접촉 전극; 및
    상기 제1 전극 및 상기 제2 전극 상에 배치되어 상기 제1 내지 제3 전극과 절연되는 제2 접촉 전극을 포함하는 표시 장치.
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