KR20210127847A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20210127847A
KR20210127847A KR1020200045304A KR20200045304A KR20210127847A KR 20210127847 A KR20210127847 A KR 20210127847A KR 1020200045304 A KR1020200045304 A KR 1020200045304A KR 20200045304 A KR20200045304 A KR 20200045304A KR 20210127847 A KR20210127847 A KR 20210127847A
Authority
KR
South Korea
Prior art keywords
electrode
line
gate
voltage
lines
Prior art date
Application number
KR1020200045304A
Other languages
English (en)
Inventor
신동희
이근호
이용희
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200045304A priority Critical patent/KR20210127847A/ko
Priority to US17/168,226 priority patent/US11415851B2/en
Priority to CN202110400932.5A priority patent/CN113534549A/zh
Publication of KR20210127847A publication Critical patent/KR20210127847A/ko
Priority to US17/886,192 priority patent/US11714325B2/en
Priority to US18/210,654 priority patent/US20240036418A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/135—Liquid crystal cells structurally associated with a photoconducting or a ferro-electric layer, the properties of which can be optically or electrically varied
    • G02F1/1357—Electrode structure
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/13629—Multilayer wirings
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/122—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode having a particular pattern
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)

Abstract

표시 장치가 제공된다. 표시 장치는 복수의 화소를 갖는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 복수의 화소 각각에 접속되고 제1 방향으로 연장되는 복수의 데이터 라인, 상기 복수의 화소 각각에 접속되고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제1 게이트 라인, 상기 표시 영역의 일단으로부터 상기 복수의 제1 게이트 라인 각각과 컨택되는 라인 컨택부까지 상기 제1 방향을 따라 연장되는 복수의 제2 게이트 라인, 및 상기 표시 영역의 일단에 반대되는 타단으로부터 상기 라인 컨택부의 주변까지 상기 제1 방향을 따라 연장되며, 상기 복수의 제2 게이트 라인과 절연되는 복수의 오프 전압 라인을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다.
액정 표시 장치는 서로 대향하는 두 기판과, 두 기판의 사이에 배치된 화소 전극, 액정층, 및 공통 전극을 포함하며, 화소 전극과 공통 전극 사이에 형성된 전기장을 이용하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다. 최근에는 액정 표시 장치의 베젤 영역을 최소화하는 기술에 관하여 연구와 개발이 진행되고 있다.
본 발명이 해결하고자 하는 과제는 화소 전극이 수직 게이트 라인에 의한 킥-백 전압의 영향을 받지 않을 수 있고, 복수의 화소의 휘도 편차에 의한 얼룩 발생을 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 복수의 화소를 갖는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 복수의 화소 각각에 접속되고 제1 방향으로 연장되는 복수의 데이터 라인, 상기 복수의 화소 각각에 접속되고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제1 게이트 라인, 상기 표시 영역의 일단으로부터 상기 복수의 제1 게이트 라인 각각과 컨택되는 라인 컨택부까지 상기 제1 방향을 따라 연장되는 복수의 제2 게이트 라인, 및 상기 표시 영역의 일단에 반대되는 타단으로부터 상기 라인 컨택부의 주변까지 상기 제1 방향의 반대 방향을 따라 연장되며, 상기 복수의 제2 게이트 라인과 절연되는 복수의 오프 전압 라인을 포함한다.
상기 오프 전압 라인은 상기 복수의 화소 중 상기 라인 컨택부와 인접한 스위칭 소자를 갖는 화소의 화소 전극과 인접할 수 있다.
상기 복수의 화소 중 상기 복수의 오프 전압 라인과 인접한 화소들 각각은 화소 전극, 상기 복수의 제1 게이트 라인 중 대응되는 제1 게이트 라인에 접속되어 상기 화소 전극에 데이터 전압을 공급하는 스위칭 소자, 및 상기 화소 전극과 상기 오프 전압 라인 사이에 배치된 제1 커패시터를 포함할 수 있다.
상기 표시 장치는 상기 복수의 제2 게이트 라인 또는 상기 복수의 오프 전압 라인과 중첩되게 배치되는 복수의 보조 전극, 및 상기 복수의 보조 전극 사이를 지나는 스토리지 전극을 더 포함하고, 상기 제1 방향의 연장선 상에 배치된 상기 제2 게이트 라인과 상기 오프 전압 라인은 평면 상에서 상기 스토리지 전극을 사이에 두고 서로 이격될 수 있다.
상기 복수의 보조 전극 및 상기 스토리지 전극은 제1 도전층 상에 배치되고, 상기 복수의 제2 게이트 라인 및 상기 복수의 오프 전압 라인은 상기 제1 도전층 상의 제2 도전층 상에 배치될 수 있다.
상기 복수의 보조 전극은 상기 제1 도전층과 상기 제2 도전층 사이의 게이트 절연막에 마련된 컨택홀을 통해 상기 복수의 제2 게이트 라인 또는 상기 복수의 오프 전압 라인과 접속될 수 있다.
상기 복수의 제2 게이트 라인 각각은 상기 라인 컨택부의 위치에 따라 서로 다른 길이를 가질 수 있다.
상기 복수의 제2 게이트 라인은 가장 길이가 긴 제2 게이트 라인부터 가장 길이가 짧은 제2 게이트 라인까지 순차적으로 게이트 신호를 공급할 수 있다.
상기 복수의 오프 전압 라인은 상기 복수의 화소 각각의 스위칭 소자를 턴-오프시킬 수 있는 게이트 오프 전압을 가질 수 있다.
상기 복수의 제2 게이트 라인은 복수의 제1 전극 패턴, 및 상기 복수의 제1 전극 패턴을 접속시키는 제1 보조 전극을 포함하고, 상기 복수의 오프 전압 라인은 복수의 제2 전극 패턴, 및 상기 복수의 제2 전극 패턴을 접속시키는 제2 보조 전극을 포함할 수 있다.
상기 복수의 제1 전극 패턴 중 상기 라인 컨택부와 접속되는 제1 전극 패턴의 일부는 상기 제2 보조 전극의 일측 상부까지 연장되며, 평면 상에서 상기 제2 전극 패턴과 이격될 수 있다.
상기 표시 장치는 상기 복수의 제1 보조 전극의 사이를 지나는 스토리지 전극을 더 포함하고, 상기 복수의 제1 전극 패턴 각각은 상기 복수의 제1 게이트 라인 중 하나의 제1 게이트 라인 및 상기 스토리지 전극과 중첩될 수 있다.
상기 복수의 제2 전극 패턴 각각은 상기 복수의 제1 게이트 라인 중 하나의 제1 게이트 라인 및 상기 스토리지 전극과 중첩될 수 있다.
상기 제1 보조 전극 및 상기 제2 보조 전극은 제1 도전층 상에 배치되고, 상기 복수의 제1 전극 패턴 및 상기 복수의 제2 전극 패턴은 상기 제1 도전층 상의 제2 도전층 상에 배치될 수 있다.
상기 복수의 제1 전극 패턴 각각은 상기 제1 도전층과 상기 제2 도전층 사이의 게이트 절연막에 마련된 제1 컨택홀을 통해 대응되는 제1 보조 전극에 접속되고, 상기 게이트 절연막에 마련된 제2 컨택홀을 통해 인접한 제1 보조 전극에 접속될 수 있다.
상기 복수의 제2 전극 패턴 각각은 상기 게이트 절연막에 마련된 제3 컨택홀을 통해 대응되는 제2 보조 전극에 접속되고, 상기 게이트 절연막에 마련된 제4 컨택홀을 통해 인접한 제2 보조 전극에 접속될 수 있다.
상기 라인 컨택부는 상기 게이트 절연막을 관통하며, 상기 제1 컨택홀과 상기 제3 컨택홀 사이에 배치될 수 있다.
상기 표시 장치는 상기 비표시 영역의 일측에 배치되는 연성 필름, 및 상기 연성 필름 상에 배치되는 표시 구동 회로를 더 포함하고, 상기 표시 구동 회로는 상기 복수의 데이터 라인에 데이터 전압을 공급하는 데이터 구동부, 및 상기 복수의 제2 게이트 라인에 게이트 신호를 공급하는 게이트 구동부를 포함할 수 있다.
상기 라인 컨택부는 상기 표시 영역의 일측 하단에서부터 상기 표시 영역의 타측 상단을 잇는 연장선 상에 배치될 수 있다.
상기 기판은 복수의 표시 영역을 포함하고, 상기 복수의 표시 영역 각각의 라인 컨택부는 해당 서브 표시 영역의 일측 하단에서부터 해당 서브 표시 영역의 타측 상단을 잇는 연장선 상에 배치될 수 있다.
*기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 화소 전극과 인접하게 배치되는 오프 전압 라인을 포함함으로써 화소 전극과 오프 전압 라인 사이에 일정한 커패시턴스를 형성할 수 있다. 따라서, 표시 장치는 수직 게이트 라인의 킥-백 전압에 의해 휘도가 감소되는 것을 방지할 수 있고, 화소들의 휘도 편차에 의한 얼룩 발생을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치에서, 복수의 화소와 복수의 게이트 라인의 연결 관계를 나타내는 도면이다.
도 4는 일 실시예에 따른 표시 장치에서, 제1 화소 및 제3 화소의 화소 회로를 나타내는 회로도이다.
도 5는 일 실시예에 따른 표시 장치에서, 제2 화소의 화소 회로를 나타내는 회로도이다.
도 6은 일 실시예에 따른 표시 장치에서, 복수의 화소를 나타내는 평면도이다.
도 7은 도 6의 선 I-I'을 따라 자른 단면도이다.
도 8은 도 6의 선 II-II'을 따라 자른 단면도이다.
도 9는 도 6의 선 III-III'을 따라 자른 단면도이다.
도 10은 도 6의 선 IV-IV'을 따라 자른 단면도이다.
도 11은 다른 실시예에 따른 표시 장치에서, 복수의 화소를 나타내는 평면도이다.
도 12는 도 11의 선 V-V'을 따라 자른 단면도이다.
도 13은 도 11의 선 VI-VI'을 따라 자른 단면도이다.
도 14는 도 11의 선 VII-VII'을 따라 자른 단면도이다.
도 15는 일 실시예에 따른 표시 장치에서, 라인 컨택부의 구성을 나타내는 평면도이다.
도 16은 다른 실시예에 따른 표시 장치에서, 라인 컨택부의 구성을 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이고, 도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 장치를 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 장치를 기준으로 하부 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 장치를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
도 1 및 도 2를 참조하면, 표시 장치는 동영상이나 정지 영상을 표시하는 장치로서, 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 PC(Tablet PC), 및 스마트 워치(Smart Watch), 워치 폰(Watch Phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(Internet of Things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치는 표시 패널(100) 및 표시 구동부(200)를 포함할 수 있다.
표시 패널(100)은 평면 상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 패널(100)은 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변이 만나는 모서리는 직각으로 형성되거나 소정의 곡률을 갖도록 둥글게 형성될 수 있다. 표시 패널(100)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 예를 들어, 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 표시 패널(100)은 소정의 곡률로 구부러지도록 형성될 수 있다.
표시 패널(100)은 제1 기판(110) 및 제2 기판(120)을 포함할 수 있다. 제1 기판(110) 및 제2 기판(120)은 유리 또는 플라스틱으로 이루어질 수 있다. 예를 들어, 표시 패널(100)은 제1 기판(110)과 제2 기판(120) 사이에 배치된 액정층을 포함하는 액정 표시 패널로 구현될 수 있으나, 이에 한정되지 않는다.
제1 기판(110)의 제2 방향(Y축 방향)의 길이는 제2 기판(120)의 제2 방향(Y축 방향)의 길이보다 길 수 있다. 예를 들어, 제1 기판(110)의 상면 일부는 제2 기판(120)에 의해 덮이지 않고 노출될 수 있다. 노출된 제1 기판(110)의 상면은 표시 구동부(200)가 접속되는 패드부(미도시)를 포함할 수 있다.
제1 기판(110)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 영역으로서, 제1 기판(110)의 중앙 영역으로 정의될 수 있다. 표시 영역(DA)은 복수의 데이터 라인(DL)과 복수의 게이트 라인(GL)에 의해 교차되는 화소 영역마다 형성된 복수의 화소(SP)를 포함할 수 있다. 복수의 게이트 라인(GL)은 복수의 제1 게이트 라인(HGL) 및 복수의 제2 게이트 라인(VGL)을 포함할 수 있다. 예를 들어, 복수의 제1 게이트 라인은 제1 방향(X축 방향)으로 연장되는 복수의 수평 게이트 라인(HGL)일 수 있고, 복수의 제2 게이트 라인은 표시 구동 회로(220)와 접속되어 제2 방향(Y축 방향)으로 연장되는 복수의 수직 게이트 라인(VGL)일 수 있다. 복수의 수직 게이트 라인(VGL) 각각은 라인 컨택부(MDC)를 통해 복수의 수평 게이트 라인(HGL) 중 어느 하나의 수평 게이트 라인(HGL)과 접속될 수 있다. 복수의 화소(SP) 각각은 적어도 하나의 수평 게이트 라인(HGL) 및 적어도 하나의 데이터 라인(DL)에 접속될 수 있다. 복수의 화소(SP) 각각은 광을 출력하는 최소 단위의 영역으로 정의될 수 있다.
복수의 데이터 라인(DL)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 예를 들어, 하나의 열(Column)을 따라 배열된 복수의 화소(SP)는 하나의 데이터 라인(DL)을 통해 데이터 전압을 수신할 수 있다.
복수의 수직 게이트 라인(VGL)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 복수의 수직 게이트 라인(VGL)은 복수의 데이터 라인(DL)과 나란하게 배치될 수 있다. 복수의 수평 게이트 라인(HGL)은 제1 방향(X축 방향)으로 연장될 수 있고, 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 복수의 수평 게이트 라인(HGL) 각각은 복수의 수직 게이트 라인(VGL)과 교차할 수 있다. 예를 들어, 하나의 수직 게이트 라인(VGL)은 라인 컨택부(MDC)를 통해 하나의 수평 게이트 라인(HGL)과 접속될 수 있다. 라인 컨택부(MDC)는 수직 게이트 라인(VGL)과 수평 게이트 라인(HGL)의 중첩 영역에서 게이트 절연막이 생략된 부분에 해당할 수 있다.
예를 들어, 하나의 수직 게이트 라인(VGL)은 하나의 수평 게이트 라인(HGL)과 접속될 수 있다. 이 경우, 복수의 화소(SP) 각각은 일측에 배치된 데이터 라인(DL)으로부터 데이터 전압을 수신할 수 있다. 다른 예를 들어, 하나의 수직 게이트 라인(VGL)은 두 개의 수평 게이트 라인(HGL)과 접속될 수 있다. 이 경우, 복수의 화소(SP) 중 일부의 행(Row)에 배치된 화소들(SP)은 좌측에 배치된 데이터 라인(DL)으로부터 데이터 전압을 수신할 수 있고, 다른 일부의 행(Row)에 배치된 화소들(SP)은 우측에 배치된 데이터 라인(DL)으로부터 데이터 전압을 수신할 수 있다. 따라서, 복수의 데이터 라인(DL), 복수의 수직 게이트 라인(VGL), 복수의 수평 게이트 라인(HGL), 및 복수의 화소(SP)의 접속 관계는 도 2에 도시된 접속 관계에 한정되지 않는다. 복수의 데이터 라인(DL), 복수의 수직 게이트 라인(VGL), 복수의 수평 게이트 라인(HGL), 및 복수의 화소(SP)의 접속 관계는 복수의 화소(SP)의 개수 및 배열에 따라 설계 변경될 수 있다.
비표시 영역(NDA)은 제1 기판(110)에서 표시 영역(DA)을 제외한 나머지 영역으로 정의될 수 있다. 예를 들어, 비표시 영역(NDA)은 데이터 라인들(DL) 또는 수직 게이트 라인들(VGL)과 표시 구동 회로(220)를 연결하는 팬 아웃 라인들, 및 연성 필름(210)과 접속되는 패드부를 포함할 수 있다.
표시 구동부(200)는 제1 기판(110)의 비표시 영역(NDA)에 마련된 패드부와 접속되어 표시 구동 시스템으로부터 공급되는 영상 데이터를 기초로 복수의 화소(SP)에 영상을 표시할 수 있다. 표시 구동부(200)는 연성 필름(210), 표시 구동 회로(220), 회로 보드(230), 타이밍 제어부(240), 및 전원 공급부(250)를 포함할 수 있다.
연성 필름(210)의 일측에 마련된 입력 단자들은 필름 부착 공정에 의해 회로 보드(230)에 부착될 수 있고, 연성 필름(210)의 타측에 마련된 출력 단자들은 필름 부착 공정에 의해 제1 기판(110)의 패드부에 부착될 수 있다. 예를 들어, 연성 필름(210)은 테이프 캐리어 패키지(Tape Carrier Package), 칩 온 필름(Chip on Film)과 같이 구부러질 수 있는 플렉서블 필름(Flexible Film)일 수 있다. 연성 필름(210)은 표시 장치의 베젤 영역을 감소시키기 위하여 제1 기판(110)의 하부로 벤딩될 수 있다.
표시 구동 회로(220)는 연성 필름(210) 상에 실장될 수 있다. 예를 들어, 표시 구동 회로(220)는 집적 회로(IC)로 구현될 수 있다. 표시 구동 회로(220)는 타이밍 제어부(240)로부터 디지털 비디오 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호를 기초로 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하여 팬 아웃 라인들을 통해 데이터 라인들(DL)에 공급할 수 있다. 또한, 표시 구동 회로(220)는 타이밍 제어부(240)로부터 공급되는 게이트 제어 신호를 기초로 게이트 신호를 생성하여, 설정된 순서에 따라 복수의 수직 게이트 라인(VGL)에 순차적으로 공급할 수 있다.
회로 보드(230)는 타이밍 제어부(240) 및 전원 공급부(250)를 지지하고, 표시 구동부(200)의 구성들 간의 신호 및 전원을 전달할 수 있다. 예를 들어, 회로 보드(230)는 각 화소(SP)에 영상을 표시하기 위해 타이밍 제어부(240)로부터 공급되는 신호와 전원 공급부(250)로부터 공급되는 구동 전원을 표시 구동 회로(220)에 공급할 수 있다. 이를 위해, 신호 전송 라인과 복수의 전원 라인이 회로 보드(230) 상에 마련될 수 있다.
타이밍 제어부(240)는 회로 보드(230) 상에 실장되고, 회로 보드(230) 상에 마련된 유저 커넥터를 통해 표시 구동 시스템으로부터 공급되는 영상 데이터와 타이밍 동기 신호를 수신할 수 있다. 타이밍 제어부(240)는 타이밍 동기 신호를 기초로 영상 데이터를 화소 배치 구조에 알맞도록 정렬하여 디지털 비디오 데이터를 생성할 수 있고, 생성된 디지털 비디오 데이터를 해당하는 표시 구동 회로(220)에 공급할 수 있다. 타이밍 제어부(240)는 타이밍 동기 신호를 기초로 데이터 제어 신호와 게이트 제어 신호를 생성할 수 있다. 타이밍 제어부(240)는 데이터 제어 신호를 기초로 표시 구동 회로(220)의 데이터 전압 공급 타이밍을 제어할 수 있고, 게이트 제어 신호를 기초로 표시 구동 회로(220)의 게이트 신호 공급 타이밍을 제어할 수 있다.
전원 공급부(250)는 회로 보드(230) 상에 배치되어 표시 구동 회로(220)와 표시 패널(100)에 구동 전압을 공급할 수 있다. 예를 들어, 전원 공급부(250)는 제1 구동 전압을 생성하여 제1 기판(110) 상에 배열된 복수의 화소(SP) 각각에 공급할 수 있고, 제2 구동 전압을 생성하여 제2 기판(120) 상에 배치된 공통 전극에 공급할 수 있다. 제1 구동 전압은 복수의 화소(SP)를 구동시키는 고전위 전압에 해당할 수 있고, 제2 구동 전압은 복수의 화소(SP)에 공통적으로 공급되는 공통 전압에 해당할 수 있다.
예를 들어, 표시 장치는 제1 기판(110)과 제2 기판(120) 사이에 배치된 실링 부재(미도시)를 더 포함할 수 있다. 실링 부재는 제1 기판(110)과 제2 기판(120) 사이에 충진된 액정층을 둘러쌀 수 있다. 실링 부재는 표시 영역(DA)의 가장자리를 따라 마련되어 제1 기판(110)과 제2 기판(120)을 상호 합착할 수 있다. 실링 부재는 액정층을 밀봉함으로써 액정층이 표시 영역(DA)의 외부로 누출되는 것을 방지할 수 있다.
도 3은 일 실시예에 따른 표시 장치에서, 복수의 화소와 복수의 게이트 라인의 연결 관계를 나타내는 도면이다.
도 3을 참조하면, 복수의 화소(SP) 각각은 적어도 하나의 데이터 라인(DL) 및 적어도 하나의 수평 게이트 라인(HGL)에 접속될 수 있다.
제m 내지 제m+8 데이터 라인(DLm~DLm+8, 이하에서 m은 자연수)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 하나의 열(Column)을 따라 배열된 복수의 화소(SP)는 하나의 데이터 라인(DL)을 통해 데이터 전압을 수신할 수 있다. 예를 들어, j번째 열(COLj, 이하에서 j는 자연수)에 배치된 화소들(SP)은 제m 데이터 라인(DLm)으로부터 데이터 전압을 수신할 수 있다. 복수의 화소(SP) 각각은 하나의 데이터 라인(DL)으로부터 데이터 전압을 공급받고, 하나의 수평 게이트 라인(HGL)으로부터 게이트 신호를 공급받음으로써, 복수의 화소(SP) 각각은 독립적으로 계조(Gradation)를 표현할 수 있다.
복수의 수직 게이트 라인(VGL)은 복수의 데이터 라인(DL)과 나란하게 배치될 수 있다. 복수의 수평 게이트 라인(HGL) 각각은 복수의 수직 게이트 라인(VGL)과 교차할 수 있다. 하나의 수직 게이트 라인(VGL)은 하나의 수평 게이트 라인(HGL)과 접속될 수 있다. 예를 들어, 제n 수직 게이트 라인(VGLn, 이하에서 n은 자연수)은 k+2번째 행(ROWk+2, 이하에서 k는 자연수)을 따라 배열된 제n 수평 게이트 라인(HGLn)과 접속될 수 있다. 제n+1 수직 게이트 라인(VGLn+1)은 k+1번째 행(ROWk+1)을 따라 배열된 제n+1 수평 게이트 라인(HGLn+1)과 접속될 수 있다. 수직 게이트 라인(VGL)과 수평 게이트 라인(HGL)은 라인 컨택부(MDC)를 통해 접속될 수 있다. 제n 수직 게이트 라인(VGLn)은 복수의 수평 게이트 라인(HGL) 중 제n 수평 게이트 라인(HGLn)을 제외한 다른 수평 게이트 라인들과 서로 절연될 수 있다. 제n 수직 게이트 라인(VGLn)은 제n 수평 게이트 라인(HGLn)을 제외한 다른 수평 게이트 라인들과 교차할 수 있으나, 수직 게이트 라인(VGL)과 수평 게이트 라인(HGL) 사이에 배치된 게이트 절연막에 의해 서로 절연될 수 있다.
복수의 수직 게이트 라인(VGL) 각각은 라인 컨택부(MDC)의 위치에 따라 서로 다른 길이를 가질 수 있다. 예를 들어, 제n 수직 게이트 라인(VGLn)은 k+2번째 행(ROWk+2)을 따라 배열된 제n 수평 게이트 라인(HGLn)에 접속될 수 있고, 제n+1 수직 게이트 라인(VGLn+1)은 k+1번째 행(ROWk+1)을 따라 배열된 제n+1 수평 게이트 라인(HGLn+1)에 접속될 수 있다. 제n 수직 게이트 라인(VGLn)의 길이는 제n+1 수직 게이트 라인(VGLn+1)의 길이보다 길 수 있다. 복수의 수직 게이트 라인(VGL)은 가장 길이가 긴 수직 게이트 라인(VGL)부터 가장 길이가 짧은 수직 게이트 라인(VGL)까지 순차적으로 게이트 신호를 공급할 수 있다. 따라서, 복수의 수직 게이트 라인(VGL) 각각은 라인 컨택부(MDC) 이후에 배치된 화소들(SP)에 킥-백 전압의 영향을 주지 않을 수 있다.
복수의 수직 게이트 라인(VGL) 각각은 표시 영역(DA)의 일부를 횡단할 수 있고, 수직 게이트 라인(VGL)에 대응되는 오프 전압 라인(VOFFL)은 수직 게이트 라인(VGL)과 절연되면서 표시 영역(DA)의 다른 일부를 횡단할 수 있다. 오프 전압 라인(VOFFL)의 길이는 대응되는 수직 게이트 라인(VGL)의 길이가 길수록 짧아질 수 있다. 예를 들어, 제n 수직 게이트 라인(VGLn)에 대응되는 오프 전압 라인(VOFFL)의 길이는 제n+1 수직 게이트 라인(VGLn+1)에 대응되는 오프 전압 라인(VOFFL)의 길이보다 짧을 수 있다.
선택적으로, 표시 패널(100)은 수직 게이트 라인(VGL)의 저항을 보상하는 보상 패턴(미도시)을 더 포함할 수 있다. 예를 들어, 복수의 수직 게이트 라인(VGL) 각각은 라인 컨택부(MDC)의 위치에 따라 서로 다른 길이를 가질 수 있고, 서로 다른 라인 저항 값을 가질 수 있다. 따라서, 표시 패널(100)은 복수의 수직 게이트 라인(VGL) 각각에 대응되는 보상 패턴을 포함함으로써, 복수의 수직 게이트 라인(VGL)의 라인 저항 값의 차이를 제거할 수 있다.
다른 예를 들어, 표시 구동 회로(220)는 복수의 수직 게이트 라인(VGL) 각각의 라인 저항 값을 보상할 수 있는 게이트 신호를 복수의 수직 게이트 라인(VGL)에 공급할 수 있다. 따라서, 복수의 수직 게이트 라인(VGL) 각각은 대응되는 수평 게이트 라인(HGL)에 일정한 크기의 게이트 신호를 공급할 수 있다.
복수의 화소(SP)는 복수의 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3)는 수평 게이트 라인(HGL)을 따라 반복적으로 배열될 수 있다. 예를 들어, 제1 내지 제3 화소(SP1, SP2, SP3)는 하나의 단위 화소를 구성할 수 있고, 하나의 단위 화소는 두 개의 수직 게이트 라인(VGL) 사이에 배치될 수 있다.
제1 기판(110)은 복수의 오프 전압 라인(VOFFL)을 포함할 수 있다. 복수의 오프 전압 라인(VOFFL)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 복수의 오프 전압 라인(VOFFL) 각각은 라인 컨택부(MDC)에서 종지된 복수의 수직 게이트 라인(VGLn) 각각에 대응될 수 있다. 복수의 오프 전압 라인(VOFFL)은 데이터 라인(DL) 또는 수직 게이트 라인(VGL)과 나란하게 배치될 수 있다. 예를 들어, 복수의 수직 게이트 라인(VGL)은 표시 영역(DA)의 일단으로부터 라인 컨택부(MDC)까지 제2 방향(Y축 방향)의 반대 방향을 따라 연장될 수 있고, 복수의 오프 전압 라인(VOFFL)은 표시 영역(DA)의 일단에 반대되는 타단으로부터 라인 컨택부(MDC)의 주변까지 제2 방향(Y축 방향)을 따라 연장될 수 있다. 복수의 수직 게이트 라인(VGL) 각각은 라인 컨택부(MDC)에 의해 수평 게이트 라인(HGL)과 접속될 수 있고, 오프 전압 라인(VOFFL)은 라인 컨택부(MDC)의 주변에서 종지되어 수직 게이트 라인(VGL)과 절연될 수 있다.
오프 전압 라인(VOFFL)은 인접한 제1 화소(SP1) 또는 제3 화소(SP3)의 화소 전극과 인접하게 배치될 수 있다. 라인 컨택부(MDC)와 인접한 오프 전압 라인(VOFFL)은 라인 컨택부(MDC)에 인접한 스위칭 소자를 갖는 화소(SP)의 화소 전극과 인접하게 배치될 수 있다. 예를 들어, k+2번째 행(ROWk+2)과 j번째 열(COLj)에 배치된 제1 화소(SP1)의 스위칭 소자는 라인 컨택부(MDC)에 인접하게 배치되고, 라인 컨택부(MDC)에 접속된 제n 수평 게이트 라인(HGLn)으로부터 게이트 신호를 수신할 수 있다. k+2번째 행(ROWk+2)과 j번째 열(COLj)에 배치된 제1 화소(SP1)의 화소 전극은 오프 전압 라인(VOFFL)과 인접하게 배치될 수 있고, 제1 화소(SP1)의 화소 전극과 오프 전압 라인(VOFFL) 사이에 커패시턴스가 형성될 수 있다. 여기에서, 오프 전압 라인(VOFFL)은 복수의 화소(SP)의 스위칭 소자를 턴-오프시킬 수 있는 게이트 오프 전압을 가질 수 있다. 따라서, 오프 전압 라인(VOFFL)은 제1 화소(SP1)의 화소 전극과 오프 전압 라인(VOFFL) 사이에 일정한 커패시턴스를 형성하여 수직 게이트 라인(VGL)에 의한 킥-백 전압의 영향을 방지할 수 있고, 복수의 화소의 휘도 편차에 의한 얼룩 발생을 방지할 수 있다.
도 4는 일 실시예에 따른 표시 장치에서, 제1 화소 및 제3 화소의 화소 회로를 나타내는 회로도이다.
*도 4를 참조하면, 제1 화소(SP1) 또는 제3 화소(SP3)는 스위칭 소자(ST) 및 화소 전극을 포함할 수 있다. 제1 화소(SP1) 또는 제3 화소(SP3)는 화소 전극과 공통 전극 사이에 형성되는 액정 커패시터(Clc), 스위칭 소자(ST)의 소스 전극과 스토리지 전극(STE) 사이에 형성되는 저장 커패시터(Cst), 화소 전극과 오프 전압 라인(VOFFL) 사이에 형성되는 제1 커패시터(C1), 및 스위칭 소자(ST)의 소스 전극과 게이트 전극 사이에 형성되는 게이트-소스 커패시터(Cgs)를 더 포함할 수 있다. 이하에서, 제1 커패시터(C1)는 제1 커패시턴스를 가질 수 있다.
스위칭 소자(ST)는 제n 수평 게이트 라인(HGLn) 및 데이터 라인(DL)에 접속될 수 있다. 예를 들어, 스위칭 소자(ST)는 제n 수평 게이트 라인(HGLn)에 접속된 게이트 전극, 데이터 라인(DL)에 접속된 드레인 전극(DE), 및 화소 전극과 접속된 소스 전극(SE)을 포함할 수 있다. 여기에서, 드레인 전극(DE) 및 소스 전극(SE) 각각은 스위칭 소자의 제1 전극 또는 제2 전극으로 지칭될 수 있다. 스위칭 소자(ST)는 게이트 신호를 기초로 턴-온되어 화소 전극에 데이터 전압을 공급할 수 있다.
액정 커패시터(Clc)의 일단은 화소 전극으로 이루어지고, 액정 커패시터(Clc)의 타단은 제2 기판(120) 상의 공통 전극으로 이루어질 수 있다. 화소 전극은 데이터 전압을 수신할 수 있고, 공통 전극은 공통 전압(VCOM)을 수신할 수 있다. 액정 커패시터(Clc)는 화소 전극과 공통 전극 사이의 전압을 충전할 수 있다. 액정층은 화소 전극과 공통 전극 사이에 배치되고, 화소 전극과 공통 전극 사이의 전압 차에 따라 배열을 달리함으로써, 액정층을 통과하는 광의 투과율을 변경시킬 수 있다.
저장 커패시터(Cst)의 일단은 스위칭 소자(ST)의 소스 전극으로 이루어지고, 저장 커패시터(Cst)의 타단은 스토리지 전극으로 이루어질 수 있다. 스위칭 소자(ST)가 턴-온되면 스위칭 소자(ST)의 소스 전극은 데이터 전압을 수신할 수 있고, 스토리지 전극은 스토리지 전압(VST)을 수신할 수 있다. 예를 들어, 스토리지 전극은 접지되거나 특정 전압으로 그라운드 될 수 있으나, 이에 한정되지 않는다. 저장 커패시터(Cst)는 스위칭 소자(ST)의 소스 전극과 스토리지 전극 사이의 전압을 충전할 수 있다.
예를 들어, 제n 수평 게이트 라인(HGLn)이 게이트 온 전압을 공급하면 스위칭 소자(ST)는 턴-온될 수 있고, 데이터 라인(DL)은 화소 전극에 데이터 전압을 공급할 수 있다. 저장 커패시터(Cst)는 데이터 전압을 충전할 수 있고, 한 프레임 기간 동안 액정 커패시터(Clc)에 충전된 전압을 공급할 수 있다. 따라서, 액정 커패시터(Clc)는 저장 커패시터(Cst)에 의하여 일정한 전위차를 유지할 수 있고, 액정층은 일정한 배열 상태를 유지하여 광을 투과시킬 수 있다.
제1 커패시터(C1)의 일단은 화소 전극으로 이루어지고, 제1 커패시터(C1)의 타단은 오프 전압 라인(VOFFL)으로 이루어질 수 있다. 예를 들어, 제1 화소(SP1)의 스위칭 소자가 제n 수직 게이트 라인(VGLn) 및 제n 수평 게이트 라인(HGLn)이 접속되는 라인 컨택부(MDC)에 인접하게 배치되는 경우, 제n 수직 게이트 라인(VGLn)은 라인 컨택부(MDC)에서 종지되고, 오프 전압 라인(VOFFL)이 제n 수직 게이트 라인(VGLn)과 이격되면서 제n 수직 게이트 라인(VGLn)의 연장 방향을 따라 배치될 수 있다. 따라서, 오프 전압 라인(VOFFL)은 제1 화소(SP1)의 화소 전극과 인접하게 배치될 수 있고, 제1 커패시터(C1)가 제1 화소(SP)의 화소 전극과 오프 전압 라인(VOFFL) 사이에 형성될 수 있다. 제1 커패시터(C1)의 일단은 데이터 전압을 수신한 화소 전극일 수 있고, 제1 커패시터(C1)의 타단은 게이트 오프 전압을 갖는 오프 전압 라인(VOFFL)일 수 있다. 따라서, 제1 커패시턴스는 화소 전극 및 오프 전압 라인(VOFFL) 사이에 형성될 수 있다.
오프 전압 라인(VOFFL)은 복수의 게이트 라인(GL)이 순차적으로 게이트 신호를 공급하는 동안 일정한 게이트 오프 전압을 가질 수 있으므로, 제1 커패시터(C1)의 제1 커패시턴스는 킥-백 전압의 영향을 받지 않을 수 있다. 따라서, 오프 전압 라인(VOFFL)은 제1 화소(SP1)의 화소 전극과 오프 전압 라인(VOFFL) 사이의 제1 커패시턴스를 일정하게 유지함으로써, 복수의 화소(SP)의 휘도 편차에 의한 얼룩 발생을 방지할 수 있다.
게이트-소스 커패시터(Cgs)의 일단은 스위칭 소자(ST)의 게이트 전극으로 이루어지고, 게이트-소스 커패시터(Cgs)의 타단은 스위칭 소자(ST)의 소스 전극으로 이루어질 수 있다. 예를 들어, 게이트-소스 커패시터(Cgs)의 일단은 제n 수평 게이트 라인(HGLn)의 일부에 해당할 수 있고, 게이트-소스 커패시터(Cgs)의 타단은 제n 수평 게이트 라인(HGLn)과 중첩되는 스위칭 소자(ST)의 소스 전극일 수 있다. 따라서, 제2 커패시턴스는 스위칭 소자(ST)의 게이트 전극 및 소스 전극 사이에 형성될 수 있다.
도 5는 일 실시예에 따른 표시 장치에서, 제2 화소의 화소 회로를 나타내는 회로도이다.
도 5를 참조하면, 제2 화소(SP2)의 화소 회로는 스위칭 소자(ST) 및 화소 전극을 포함할 수 있다. 제2 화소(SP2)는 화소 전극과 공통 전극 사이에 형성되는 액정 커패시터(Clc), 스위칭 소자(ST)의 소스 전극과 스토리지 전극(STE) 사이에 형성되는 저장 커패시터(Cst), 및 스위칭 소자(ST)의 소스 전극과 게이트 전극 사이에 형성되는 게이트-소스 커패시터(Cgs)를 더 포함할 수 있다.
스위칭 소자(ST)는 제n 수평 게이트 라인(HGLn) 및 데이터 라인(DL)에 접속될 수 있다. 예를 들어, 스위칭 소자(ST)는 제n 수평 게이트 라인(HGLn)에 접속된 게이트 전극, 데이터 라인(DL)에 접속된 드레인 전극, 및 화소 전극과 접속된 소스 전극을 포함할 수 있다. 스위칭 소자(ST)는 게이트 신호를 기초로 턴-온되어 화소 전극에 데이터 전압을 공급할 수 있다.
액정 커패시터(Clc)의 일단은 화소 전극으로 이루어지고, 액정 커패시터(Clc)의 타단은 제2 기판(120) 상의 공통 전극으로 이루어질 수 있다. 화소 전극은 데이터 전압을 수신할 수 있고, 공통 전극은 공통 전압(VCOM)을 수신할 수 있다. 액정 커패시터(Clc)는 화소 전극과 공통 전극 사이의 전압을 충전할 수 있다. 액정층은 화소 전극과 공통 전극 사이에 배치되고, 화소 전극과 공통 전극 사이의 전압 차에 따라 배열을 달리함으로써, 액정층을 통과하는 광의 투과율을 변경시킬 수 있다.
저장 커패시터(Cst)의 일단은 스위칭 소자(ST)의 소스 전극으로 이루어지고, 저장 커패시터(Cst)의 타단은 스토리지 전극으로 이루어질 수 있다. 스위칭 소자(ST)가 턴-온되면 스위칭 소자(ST)의 소스 전극은 데이터 전압을 수신할 수 있고, 스토리지 전극은 스토리지 전압(VST)을 수신할 수 있다. 예를 들어, 스토리지 전극은 접지되거나 특정 전압으로 그라운드 될 수 있으나, 이에 한정되지 않는다. 저장 커패시터(Cst)는 스위칭 소자(ST)의 소스 전극과 스토리지 전극 사이의 전압을 충전할 수 있다.
예를 들어, 제n 수평 게이트 라인(HGLn)이 게이트 온 전압을 공급하면 스위칭 소자(ST)는 턴-온될 수 있고, 데이터 라인(DL)은 화소 전극에 데이터 전압을 공급할 수 있다. 저장 커패시터(Cst)는 데이터 전압을 충전할 수 있고, 한 프레임 기간 동안 액정 커패시터(Clc)에 충전된 전압을 공급할 수 있다. 따라서, 액정 커패시터(Clc)는 저장 커패시터(Cst)에 의하여 일정한 전위차를 유지할 수 있고, 액정층은 일정한 배열 상태를 유지하여 광을 투과시킬 수 있다.
게이트-소스 커패시터(Cgs)의 일단은 스위칭 소자(ST)의 게이트 전극으로 이루어지고, 게이트-소스 커패시터(Cgs)의 타단은 스위칭 소자(ST)의 소스 전극으로 이루어질 수 있다. 예를 들어, 게이트-소스 커패시터(Cgs)의 일단은 제n 수평 게이트 라인(HGLn)의 일부에 해당할 수 있고, 게이트-소스 커패시터(Cgs)의 타단은 제n 수평 게이트 라인(HGLn)과 중첩되는 스위칭 소자(ST)의 소스 전극일 수 있다.
도 6은 일 실시예에 따른 표시 장치에서, 복수의 화소를 나타내는 평면도이고, 도 7은 도 6의 선 I-I'을 따라 자른 단면도이며, 도 8은 도 6의 선 II-II'을 따라 자른 단면도이다. 도 9는 도 6의 선 III-III'을 따라 자른 단면도이고, 도 10은 도 6의 선 IV-IV'을 따라 자른 단면도이다.
도 6 내지 도 10을 참조하면, 표시 패널(100)은 제1 기판(110), 제n 수평 게이트 라인(HGLn), 제n+1 수평 게이트 라인(HGLn+1), 스토리지 전극(STE), 보조 전극(AE), 게이트 절연막(GI), 복수의 데이터 라인(DL), 제n 수직 게이트 라인(VGLn), 제n+1 수직 게이트 라인(VGLn+1), 오프 전압 라인(VOFFL), 보호층(PAS), 및 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다.
제n 수평 게이트 라인(HGLn), 제n+1 수평 게이트 라인(HGLn+1), 스토리지 전극(STE), 및 보조 전극(AE)은 제1 도전층에 배치될 수 있고, 복수의 데이터 라인(DL), 제n 수직 게이트 라인(VGLn), 제n+1 수직 게이트 라인(VGLn+1), 및 오프 전압 라인(VOFFL)은 제1 도전층 상의 제2 도전층에 배치될 수 있다.
제n 수평 게이트 라인(HGLn)은 제1 기판(110) 상에 배치될 수 있다. 제n 수평 게이트 라인(HGLn)은 라인 컨택부(MDC)를 통해 제n 수직 게이트 라인(VGLn)에 접속될 수 있다. 라인 컨택부(MDC)는 수직 게이트 라인(VGL)과 수평 게이트 라인(HGL)의 중첩 영역에서 게이트 절연막(GI)이 생략된 부분에 해당할 수 있다. 제n 수평 게이트 라인(HGLn)은 복수의 수직 게이트 라인(VGL) 중 제n 수직 게이트 라인(HGLn)을 제외한 다른 수직 게이트 라인들과 서로 절연될 수 있다. 예를 들어, 제n 수평 게이트 라인(HGLn)은 제n+1 수직 게이트 라인(VGLn+1)과 교차할 수 있으나, 게이트 절연막(GI)을 사이에 두고 서로 절연될 수 있다.
스토리지 전극(STE)은 제1 기판(110) 상에 배치될 수 있다. 스토리지 전극(STE)은 스토리지 전압(VST)을 수신할 수 있다. 스토리지 전극(STE)의 일부는 수평 게이트 라인(HGL)과 나란하게 배치될 수 있다. 스토리지 전극(STE)의 일부는 수평 게이트 라인(HGL)과 보조 전극(AE) 사이에 배치될 수 있다. 예를 들어, 스토리지 전극(STE)은 접지되거나 특정 전압으로 그라운드 될 수 있으나, 이에 한정되지 않는다. 스토리지 전극(STE)과 스위칭 소자(ST)의 소스 전극(SE)은 저장 커패시터(Cst)를 형성할 수 있다.
보조 전극(AE)은 제1 기판(110) 상에서 수직 게이트 라인(VGL) 또는 오프 전압 라인(VOFFL)과 중첩되게 배치될 수 있다. 보조 전극(AE)은 컨택홀(CNT)을 통해 수직 게이트 라인(VGL) 또는 오프 전압 라인(VOFFL)에 접속될 수 있다. 보조 전극(AE)의 적어도 3면은 평면 상에서 스토리지 전극(STE)과 마주할 수 있다. 복수의 수직 게이트 라인(VGL) 각각은 대응되는 수평 게이트 라인(HGL)과 접속될 수 있고, 게이트 라인(GL)의 전체 길이가 증가할 수 있다. 따라서, 보조 전극(AE)은 복수의 수직 게이트 라인(VGL) 각각과 접촉되어, 복수의 수직 게이트 라인(VGL)의 저항을 감소시킬 수 있다.
게이트 절연막(GI)은 제n 수평 게이트 라인(HGLn), 제n+1 수평 게이트 라인(HGLn+1), 스토리지 전극(STE), 및 보조 전극(AE)을 덮을 수 있다. 예를 들어, 게이트 절연막(GI)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다. 게이트 절연막(GI)은 단일막 또는 서로 다른 물질로 이루어진 다층막일 수 있다.
복수의 데이터 라인(DL)은 게이트 절연막(GI) 상에 배치될 수 있다. 복수의 데이터 라인(DL)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 예를 들어, 하나의 열(Column)을 따라 배열된 복수의 화소(SP)는 하나의 데이터 라인(DL)을 통해 데이터 전압을 수신할 수 있다. 복수의 데이터 라인(DL) 각각은 스위칭 소자(ST)의 드레인 전극(DE)에 데이터 전압을 공급할 수 있다.
제n 수직 게이트 라인(VGLn) 및 제n+1 수직 게이트 라인(VGLn+1) 각각은 게이트 절연막(GI) 상에 배치될 수 있다. 제n 수직 게이트 라인(VGLn) 및 제n+1 수직 게이트 라인(VGLn+1) 각각은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 제n 수직 게이트 라인(VGLn) 및 제n+1 수직 게이트 라인(VGLn+1) 각각은 제n 수평 게이트 라인(HGLn)과 교차할 수 있다. 예를 들어, 제n 수직 게이트 라인(VGLn)은 라인 컨택부(MDC)를 통해 제n 수평 게이트 라인(HGLn)에 접속될 수 있고, 제n+1 수직 게이트 라인(VGLn+1)은 제n 수평 게이트 라인(HGLn)와 서로 절연될 수 있다.
오프 전압 라인(VOFFL)은 게이트 절연막(GI) 상에 배치될 수 있다. 복수의 오프 전압 라인(VOFFL) 각각은 라인 컨택부(MDC)에서 종지된 복수의 수직 게이트 라인(VGLn) 각각에 대응될 수 있다. 복수의 수직 게이트 라인(VGL) 각각은 라인 컨택부(MDC)에 의해 수평 게이트 라인(HGL)과 접속될 수 있고, 오프 전압 라인(VOFFL)은 라인 컨택부(MDC)의 주변에서 종지되어 수직 게이트 라인(VGL)과 절연될 수 있다. 예를 들어, 오프 전압 라인(VOFFL), 및 라인 컨택부(MDC)에 접속된 제n 수직 게이트 라인(VGLn)은 평면 상에서 스토리지 전극(STE)을 사이에 두고 서로 이격될 수 있다. 도 6 및 도 10을 결부하면, 오프 전압 라인(VOFFL)은 인접한 제1 화소(SP1) 또는 제3 화소(SP3)의 화소 전극(PE)과 인접하게 배치될 수 있다. 따라서, 제1 커패시터(C1)는 오프 전압 라인(VOFFL), 및 오프 전압 라인(VOFFL)과 인접한 제1 화소(SP1) 또는 제3 화소(SP3)의 화소 전극(PE) 사이에 형성될 수 있다.
보호층(PAS)은 복수의 데이터 라인(DL), 제n 수직 게이트 라인(VGLn), 제n+1 수직 게이트 라인(VGLn+1), 오프 전압 라인(VOFFL), 및 제1 내지 제3 스위칭 소자(ST1, ST2, ST3)를 덮을 수 있다. 예를 들어, 보호층(PAS)은 유기 물질로 이루어질 수 있고, 복수의 데이터 라인(DL), 제n 수직 게이트 라인(VGLn), 제n+1 수직 게이트 라인(VGLn+1), 오프 전압 라인(VOFFL), 및 제1 내지 제3 스위칭 소자(ST1, ST2, ST3)를 보호할 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각의 스위칭 소자(ST)는 게이트 전극(GE), 액티브 영역(ACT), 드레인 전극(DE), 및 소스 전극(SE)을 포함할 수 있다. 도 6 및 도 9를 결부하면, 제1 화소(SP1)의 게이트 전극(GE)은 제n 수평 게이트 라인(HGLn)의 일 부분으로서, 제n 수평 게이트 라인(HGLn) 중 액티브 영역(ACT)과 중첩되는 영역에 해당할 수 있다. 제1 화소(SP1)의 액티브 영역(ACT)은 게이트 절연막(GI) 상에 배치될 수 있다. 제1 화소(SP1)의 드레인 전극(DE)은 액티브 영역(ACT)의 일단을 덮을 수 있고, 소스 전극(SE)은 액티브 영역(ACT)의 타단을 덮을 수 있다. 제1 화소(SP1)의 드레인 전극(DE)은 데이터 라인(DL)과 연결되어 데이터 전압을 수신할 수 있다. 제1 화소(SP1)의 소스 전극(SE)은 화소 전극(PE)과 접속될 수 있고, 스위칭 소자(ST)의 턴-온 시 데이터 전압을 공급받을 수 있다. 제1 화소(SP1)의 스위칭 소자(ST)는 제n 수평 게이트 라인(HGL)에 접속될 수 있고, 제n 수직 게이트 라인(VGLn)이 게이트 온 전압을 공급하는 경우, 스위칭 소자(ST)는 제n 수평 게이트 라인(HGLn)으로부터 게이트 온 전압을 수신할 수 있다.
도 9에서, 스위칭 소자(ST)의 게이트 전극(GE)은 게이트-소스 커패시터(Cgs)의 일 전극에 해당할 수 있고, 스위칭 소자(ST)의 소스 전극(SE)은 게이트-소스 커패시터(Cgs)의 타 전극에 해당할 수 있다. 예를 들어, 제1 화소(SP1)의 게이트-소스 커패시터(Cgs)의 일 전극은 제n 수평 게이트 라인(HGLn)의 일부에 해당할 수 있고, 게이트-소스 커패시터(Cgs)의 타 전극은 제n 수평 게이트 라인(HGLn)과 중첩되는 스위칭 소자(ST)의 소스 전극(SE)에 해당할 수 있다. 따라서, 게이트-소스 커패시터(Cgs)의 커패시턴스는 스위칭 소자(ST)의 게이트 전극(GE) 및 소스 전극(SE) 사이에 형성될 수 있다.
도 10에서, 표시 패널(100)은 컬러 필터(CF), 평탄화층(OC), 액정층(LC), 공통 전극(CE), 및 제2 기판(120)을 더 포함할 수 있다.
제3 화소(SP3)는 스위칭 소자(ST) 및 스위칭 소자(ST)의 소스 전극(SE)에 접속된 화소 전극(PE)을 포함할 수 있다. 예를 들어, 제3 화소(SP3)는 제n+1 수평 게이트 라인(HGLn+1)으로부터 게이트 온 전압을 수신할 수 있고, 제3 화소(SP3)와 인접한 오프 전압 라인(VOFFL)은 게이트 오프 전압을 가질 수 있다. 이 경우, 제1 커패시터(C1)는 제3 화소(SP3)의 화소 전극(PE)과 게이트 오프 전압을 갖는 오프 전압 라인(VOFFL) 사이에 형성될 수 있다. 따라서, 제3 화소(SP3)가 제n+1 수평 게이트 라인(HGLn+1)으로부터 게이트 온 전압을 수신하는 동안 오프 전압 라인(VOFFL)은 일정한 게이트 오프 전압을 가질 수 있고, 제3 화소(SP3)의 화소 전극(PE)과 오프 전압 라인(VOFFL) 사이의 제1 커패시턴스는 일정하게 유지될 수 있다. 따라서, 표시 장치는 화소 전극(PE)과 인접하고 수직 게이트 라인(VGL)의 연장선 상에 배치되는 오프 전압 라인(VOFFL)을 포함함으로써, 제1 커패시턴스를 일정하게 유지하여 킥-백 전압에 따른 휘도 감소를 방지할 수 있다.
컬러 필터(CF)는 보호층(PAS) 상에서 화소 전극(PE)과 중첩되게 배치될 수 있다. 컬러 필터(CF)는 표시 패널(100)을 투과하는 광에 특정 색을 제공할 수 있다. 컬러 필터(CF)는 서로 다른 색을 투과시키는 제1 내지 제3 컬러 필터를 포함할 수 있다. 제1 컬러 필터는 제1 화소(SP1)의 화소 전극(PE)과 중첩될 수 있고, 제2 컬러 필터는 제2 화소(SP2)의 화소 전극(PE)과 중첩될 수 있으며, 제3 컬러 필터는 제3 화소(SP3)의 화소 전극(PE)과 중첩될 수 있다. 예를 들어, 제1 내지 제3 컬러 필터 각각은 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터 중 하나일 수 있다.
평탄화층(OC)은 컬러 필터(CF)를 덮을 수 있고, 제1 기판(110)의 상단을 평탄화시킬 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 전극(PE)은 평탄화층(OC) 상에 배치될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 전극(PE)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 스위칭 소자(ST)의 소스 전극(SE)과 접속될 수 있다. 화소 전극(PE)은 제2 기판(120) 상의 공통 전극(CE)과 대향할 수 있다.
액정층(LC)은 제1 기판(110)과 제2 기판(120) 사이에 충진될 수 있다. 액정층(LC)은 화소 전극(PE)과 공통 전극(CE) 사이에 배치될 수 있다. 액정 커패시터(Clc)는 화소 전극(PE)과 공통 전극(CE) 사이에 형성되어, 화소 전극(PE)과 공통 전극(CE) 사이의 전압을 유지할 수 있다. 따라서, 액정층(LC)은 화소 전극(PE)과 공통 전극(CE) 사이의 전압 차에 따라 배열을 달리함으로써, 액정층(LC)을 통과하는 광의 투과율을 변경시킬 수 있다.
공통 전극(CE)은 제2 기판(120) 상에 배치될 수 있다. 제2 기판(120)은 제1 기판(110)과 합착됨으로써, 제2 기판(120) 상의 공통 전극(CE)과 제1 기판(110) 상의 화소 전극(PE)이 대향할 수 있다.
도 11은 다른 실시예에 따른 표시 장치에서, 복수의 화소를 나타내는 평면도이고, 도 12는 도 11의 선 V-V'을 따라 자른 단면도이다. 도 13은 도 11의 선 VI-VI'을 따라 자른 단면도이고, 도 14는 도 11의 선 VII-VII'을 따라 자른 단면도이다. 도 11 내지 도 14의 표시 장치는 도 6 내지 도 10의 표시 장치와 수직 게이트 라인(VGL) 및 오프 전압 라인(VOFFL)의 구성을 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.
도 11 내지 도 14를 참조하면, 표시 패널(100)은 제1 기판(110), 제n 수평 게이트 라인(HGLn), 제n+1 수평 게이트 라인(HGLn+1), 스토리지 전극(STE), 게이트 절연막(GI), 복수의 데이터 라인(DL), 제n 수직 게이트 라인(VGLn), 제n+1 수직 게이트 라인(VGLn+1), 오프 전압 라인(VOFFL), 보호층(PAS), 및 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다.
제n 수직 게이트 라인(VGLn)은 복수의 제1 전극 패턴(VGPn) 및 복수의 제1 보조 전극(AE1)을 포함할 수 있고, 제n+1 수직 게이트 라인(VGLn+1)은 복수의 제1 전극 패턴(VGPn+1) 및 복수의 제1 보조 전극(AE1)을 포함할 수 있다. 제1 보조 전극(AE1)은 제1 기판(110) 상의 제1 도전층에 배치될 수 있고, 제n 수직 게이트 라인(VGLn) 및 제n+1 수직 게이트 라인(VGLn+1) 각각의 제1 전극 패턴(VGPn, VGPn+1)은 게이트 절연막(GI) 상의 제2 도전층에 배치될 수 있다.
오프 전압 라인(VOFFL)은 복수의 제2 전극 패턴(VOFFP) 및 복수의 제2 보조 전극(AE2)을 포함할 수 있다. 제2 보조 전극(AE2)은 제1 기판(110) 상의 제1 도전층에 배치될 수 있고, 제2 전극 패턴(VOFFP)은 게이트 절연막(GI) 상의 제2 도전층에 배치될 수 있다.
도 11 및 도 12를 결부하면, 제n 수직 게이트 라인(VGLn)의 복수의 제1 전극 패턴(VGPn) 각각은 제2 방향(Y축 방향)으로 배열될 수 있고, 복수의 제1 전극 패턴(VGPn)에 접속되는 복수의 제1 보조 전극(AE1)은 제2 방향(Y축 방향)으로 배열될 수 있다. 제1 전극 패턴(VGPn)과 제1 전극 패턴(VGPn)에 대응되는 제1 보조 전극(AE1)은 서로 중첩될 수 있고, 게이트 절연막(GI)에 마련된 제1 컨택홀(CNT1)을 통해 접속될 수 있다. 제1 전극 패턴(VGPn)은 제2 방향(Y축 방향)의 반대 방향을 따라 연장될 수 있고, 제n+1 수평 게이트 라인(HGLn+1) 및 스토리지 전극(STE)을 지나 다음 행에 배치된 제1 보조 전극(AE1)까지 연장될 수 있다. 복수의 제1 전극 패턴(VGPn) 각각은 복수의 행 각각에 대응될 수 있다. 이전 행에 배치된 제1 전극 패턴(VGPn)은 다음 행에 배치된 제1 보조 전극(AE1)의 일측 상부까지 연장될 수 있고, 제1 보조 전극(AE1) 상에서 다음 행에 배치된 제1 전극 패턴(VGPn)과 서로 이격될 수 있다. 이전 행에 배치된 제1 전극 패턴(VGPn)은 제2 컨택홀(CNT2)을 통해 다음 행에 배치된 제1 보조 전극(AE1)에 접속될 수 있고, 다음 행에 배치된 제1 보조 전극(AE1)은 제1 컨택홀(CNT1)을 통해 대응되는 제1 전극 패턴(VGPn)에 접속될 수 있다. 이와 같은 방식으로, 복수의 제1 전극 패턴(VGPn) 및 복수의 제1 보조 전극(AE1)은 하나의 제n 수직 게이트 라인(VGLn)을 형성할 수 있다.
도 11 및 도 13을 결부하면, 제n 수직 게이트 라인(VGLn)의 끝단에 배치된 제1 전극 패턴(VGPn)은 라인 컨택부(MDC)에 접속될 수 있고, 제n 수평 게이트 라인(HGLn) 및 스토리지 전극(STE)을 지나 다음 행에 배치된 제2 보조 전극(AE2)까지 연장될 수 있다. 제1 전극 패턴(VGPn)은 제2 보조 전극(AE2)의 일측 상부에서 제2 전극 패턴(VOFFP)과 서로 이격될 수 있다. 또한, 제1 전극 패턴(VGPn)의 하측 끝단과 제2 보조 전극(AE2)의 상측 끝단은 일부 중첩될 수 있으나, 제1 전극 패턴(VGPn)과 제2 보조 전극(AE2)은 게이트 절연막(GI)에 의해 서로 절연될 수 있다. 제n 수직 게이트 라인(VGLn)은 라인 컨택부(MDC)에서 종지될 수 있고, 오프 전압 라인(VOFFL)은 라인 컨택부(MDC)의 주변에서 종지되면서 제n 수직 게이트 라인(VGLn)과 절연될 수 있다. 라인 컨택부(MDC)는 제1 컨택홀(CNT1) 및 제3 컨택홀(CNT3) 사이에 배치될 수 있다. 따라서, 제1 화소(SP1)의 화소 전극(PE)은 오프 전압 라인(VOFFL)과 인접하게 배치될 수 있고, 제1 커패시터(C1)가 제1 화소(SP1)의 화소 전극(PE)과 오프 전압 라인(VOFFL) 사이에 형성될 수 있다. 오프 전압 라인(VOFFL)은 제1 화소(SP1)의 화소 전극(PE)과 오프 전압 라인(VOFFL) 사이에 일정한 커패시턴스를 형성하여 수직 게이트 라인(VGL)에 의한 킥-백 전압의 영향을 방지할 수 있고, 복수의 화소(SP)의 휘도 편차에 의한 얼룩 발생을 방지할 수 있다.
도 11 및 도 14를 결부하면, 복수의 제2 전극 패턴(VOFFP) 각각은 제2 방향(Y축 방향)으로 배열될 수 있고, 복수의 제2 전극 패턴(VOFFP)에 접속되는 복수의 제2 보조 전극(AE2)은 제2 방향(Y축 방향)으로 배열될 수 있다. 제2 전극 패턴(VOFFP)과 제2 전극 패턴(VOFFP)에 대응되는 제2 보조 전극(AE2)은 서로 중첩될 수 있고, 게이트 절연막(GI)에 마련된 제3 컨택홀(CNT3)을 통해 접속될 수 있다. 제2 전극 패턴(VOFFP)은 제2 방향(Y축 방향)의 반대 방향을 따라 연장될 수 있고, 제n 수평 게이트 라인(HGLn) 및 스토리지 전극(STE)을 지나 다음 행에 배치된 제2 보조 전극(AE2)까지 연장될 수 있다. 복수의 제2 전극 패턴(VOFFP) 각각은 복수의 행 각각에 대응될 수 있다. 이전 행에 배치된 제2 전극 패턴(VOFFP)은 다음 행에 배치된 제2 보조 전극(AE2)의 일측 상부까지 연장될 수 있고, 제2 보조 전극(AE2) 상에서 다음 행에 배치된 제2 전극 패턴(VOFFP)과 서로 이격될 수 있다. 이전 행에 배치된 제2 전극 패턴(VOFFP)은 제4 컨택홀(CNT4)을 통해 다음 행에 배치된 제2 보조 전극(AE2)에 접속될 수 있고, 다음 행에 배치된 제2 보조 전극(AE2)은 제3 컨택홀(CNT3)을 통해 대응되는 제2 전극 패턴(VOFFP)에 접속될 수 있다. 이와 같은 방식으로, 복수의 제2 전극 패턴(VOFFP) 및 복수의 제2 보조 전극(AE2)은 하나의 오프 전압 라인(VOFFL)을 형성할 수 있다.
도 15는 일 실시예에 따른 표시 장치에서, 라인 컨택부의 구성을 나타내는 평면도이다.
도 15를 참조하면, 복수의 수직 게이트 라인(VGL) 각각은 대응되는 수평 게이트 라인(HGL)과 라인 컨택부(MDC)에서 접속될 수 있다. 라인 컨택부(MDC)는 표시 영역(DA)의 일측 하단에서부터 표시 영역(DA)의 타측 상단을 잇는 연장선 상에 배치될 수 있다.
예를 들어, 표시 영역(DA)의 좌측을 따라 연장되는 수직 게이트 라인(VGL)은 표시 영역(DA)의 좌측 하단에 배치된 라인 컨택부(MDC)를 통해 표시 영역(DA)의 하측을 따라 연장되는 수평 게이트 라인(HGL)과 접속될 수 있다. 표시 영역(DA)의 우측을 따라 연장되는 수직 게이트 라인(VGL)은 표시 영역(DA)의 우측 상단에 배치된 라인 컨택부(MDC)를 통해 표시 영역(DA)의 상측을 따라 연장되는 수평 게이트 라인(HGL)과 접속될 수 있다. 이러한 라인 컨택부들(MDC)은 하나의 마스크 공정을 통해 형성될 수 있다.
도 16은 다른 실시예에 따른 표시 장치에서, 라인 컨택부의 구성을 나타내는 평면도이다.
도 16을 참조하면, 기판(110)은 제1 내지 제3 표시 영역(DA1, DA2, DA3)을 포함할 수 있다. 제1 표시 영역(DA1)의 라인 컨택부(MDC)는 제1 표시 영역(DA1)의 일측 하단에서부터 제1 표시 영역(DA1)의 타측 상단을 잇는 연장선 상에 배치될 수 있다. 제2 표시 영역(DA2)의 라인 컨택부(MDC)는 제2 표시 영역(DA2)의 일측 하단에서부터 제2 표시 영역(DA2)의 타측 상단을 잇는 연장선 상에 배치될 수 있다. 제3 표시 영역(DA3)의 라인 컨택부(MDC)는 제3 표시 영역(DA3)의 일측 하단에서부터 제3 표시 영역(DA3)의 타측 상단을 잇는 연장선 상에 배치될 수 있다.
예를 들어, 제1 표시 영역(DA1)의 좌측을 따라 연장되는 수직 게이트 라인(VGL)은 제1 표시 영역(DA1)의 좌측 하단에 배치된 라인 컨택부(MDC)를 통해 제1 표시 영역(DA1)의 하측을 따라 연장되는 수평 게이트 라인(HGL)과 접속될 수 있다. 제1 표시 영역(DA1)의 우측을 따라 연장되는 수직 게이트 라인(VGL)은 제1 표시 영역(DA1)의 우측 상단에 배치된 라인 컨택부(MDC)를 통해 제1 표시 영역(DA1)의 상측을 따라 연장되는 수평 게이트 라인(HGL)과 접속될 수 있다. 따라서, 제1 내지 제3 표시 영역(DA1, DA2, DA3) 각각은 대응되는 마스크를 사용하여 라인 컨택부(MDC)를 형성할 수 있다. 결과적으로, 표시 장치는 표시 장치의 크기에 제한되지 않고, 복수의 마스크를 사용하여 복수의 표시 영역(DA)에 라인 컨택부(MDC)를 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 표시 패널 110: 제1 기판
120: 제2 기판 200: 표시 구동부
210: 연성 필름 220: 표시 구동 회로
230: 회로 보드 240: 타이밍 제어부
250: 전원 공급부 SP: 화소
SP1~SP3: 제1 내지 제3 화소
DL: 데이터 라인 GL: 게이트 라인
VGL: 수직 게이트 라인 HGL: 수평 게이트 라인
MDC: 라인 컨택부 VOFFL: 오프 전압 라인

Claims (20)

  1. 복수의 화소를 갖는 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 복수의 화소 각각에 접속되고 제1 방향으로 연장되는 복수의 데이터 라인;
    상기 복수의 화소 각각에 접속되고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제1 게이트 라인;
    상기 표시 영역의 일단으로부터 상기 복수의 제1 게이트 라인 각각과 컨택되는 라인 컨택부까지 상기 제1 방향을 따라 연장되는 복수의 제2 게이트 라인; 및
    상기 표시 영역의 일단에 반대되는 타단으로부터 상기 라인 컨택부의 주변까지 상기 제1 방향의 반대 방향을 따라 연장되며, 상기 복수의 제2 게이트 라인과 절연되는 복수의 오프 전압 라인을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 오프 전압 라인은 상기 복수의 화소 중 상기 라인 컨택부와 인접한 스위칭 소자를 갖는 화소의 화소 전극과 인접하는 표시 장치.
  3. 제1 항에 있어서,
    상기 복수의 화소 중 상기 복수의 오프 전압 라인과 인접한 화소들 각각은,
    화소 전극;
    상기 복수의 제1 게이트 라인 중 대응되는 제1 게이트 라인에 접속되어 상기 화소 전극에 데이터 전압을 공급하는 스위칭 소자; 및
    상기 화소 전극과 상기 오프 전압 라인 사이에 배치된 제1 커패시터를 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 복수의 제2 게이트 라인 또는 상기 복수의 오프 전압 라인과 중첩되게 배치되는 복수의 보조 전극; 및
    상기 복수의 보조 전극 사이를 지나는 스토리지 전극을 더 포함하고,
    상기 제1 방향의 연장선 상에 배치된 상기 제2 게이트 라인과 상기 오프 전압 라인은 평면 상에서 상기 스토리지 전극을 사이에 두고 서로 이격되는 표시 장치.
  5. 제4 항에 있어서,
    상기 복수의 보조 전극 및 상기 스토리지 전극은 제1 도전층 상에 배치되고, 상기 복수의 제2 게이트 라인 및 상기 복수의 오프 전압 라인은 상기 제1 도전층 상의 제2 도전층 상에 배치되는 표시 장치.
  6. 제5 항에 있어서,
    상기 복수의 보조 전극은 상기 제1 도전층과 상기 제2 도전층 사이의 게이트 절연막에 마련된 컨택홀을 통해 상기 복수의 제2 게이트 라인 또는 상기 복수의 오프 전압 라인과 접속되는 표시 장치.
  7. 제1 항에 있어서,
    상기 복수의 제2 게이트 라인 각각은 상기 라인 컨택부의 위치에 따라 서로 다른 길이를 갖는 표시 장치.
  8. 제1 항에 있어서,
    상기 복수의 제2 게이트 라인은 가장 길이가 긴 제2 게이트 라인부터 가장 길이가 짧은 제2 게이트 라인까지 순차적으로 게이트 신호를 공급하는 표시 장치.
  9. 제1 항에 있어서,
    상기 복수의 오프 전압 라인은 상기 복수의 화소 각각의 스위칭 소자를 턴-오프시킬 수 있는 게이트 오프 전압을 갖는 표시 장치.
  10. 제1 항에 있어서,
    상기 복수의 제2 게이트 라인은 복수의 제1 전극 패턴, 및 상기 복수의 제1 전극 패턴을 접속시키는 제1 보조 전극을 포함하고,
    상기 복수의 오프 전압 라인은 복수의 제2 전극 패턴, 및 상기 복수의 제2 전극 패턴을 접속시키는 제2 보조 전극을 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 복수의 제1 전극 패턴 중 상기 라인 컨택부와 접속되는 제1 전극 패턴의 일부는 상기 제2 보조 전극의 일측 상부까지 연장되며, 평면 상에서 상기 제2 전극 패턴과 이격되는 표시 장치.
  12. 제10 항에 있어서,
    상기 복수의 제1 보조 전극의 사이를 지나는 스토리지 전극을 더 포함하고,
    상기 복수의 제1 전극 패턴 각각은 상기 복수의 제1 게이트 라인 중 하나의 제1 게이트 라인 및 상기 스토리지 전극과 중첩되는 표시 장치.
  13. 제12 항에 있어서,
    상기 복수의 제2 전극 패턴 각각은 상기 복수의 제1 게이트 라인 중 하나의 제1 게이트 라인 및 상기 스토리지 전극과 중첩되는 표시 장치.
  14. 제10 항에 있어서,
    상기 제1 보조 전극 및 상기 제2 보조 전극은 제1 도전층 상에 배치되고, 상기 복수의 제1 전극 패턴 및 상기 복수의 제2 전극 패턴은 상기 제1 도전층 상의 제2 도전층 상에 배치되는 표시 장치.
  15. 제14 항에 있어서,
    상기 복수의 제1 전극 패턴 각각은 상기 제1 도전층과 상기 제2 도전층 사이의 게이트 절연막에 마련된 제1 컨택홀을 통해 대응되는 제1 보조 전극에 접속되고, 상기 게이트 절연막에 마련된 제2 컨택홀을 통해 인접한 제1 보조 전극에 접속되는 표시 장치.
  16. 제15 항에 있어서,
    상기 복수의 제2 전극 패턴 각각은 상기 게이트 절연막에 마련된 제3 컨택홀을 통해 대응되는 제2 보조 전극에 접속되고, 상기 게이트 절연막에 마련된 제4 컨택홀을 통해 인접한 제2 보조 전극에 접속되는 표시 장치.
  17. 제16 항에 있어서,
    상기 라인 컨택부는 상기 게이트 절연막을 관통하며, 상기 제1 컨택홀과 상기 제3 컨택홀 사이에 배치되는 표시 장치.
  18. 제1 항에 있어서,
    상기 비표시 영역의 일측에 배치되는 연성 필름; 및
    상기 연성 필름 상에 배치되는 표시 구동 회로를 더 포함하고,
    상기 표시 구동 회로는,
    상기 복수의 데이터 라인에 데이터 전압을 공급하는 데이터 구동부; 및
    상기 복수의 제2 게이트 라인에 게이트 신호를 공급하는 게이트 구동부를 포함하는 표시 장치.
  19. 제1 항에 있어서,
    상기 라인 컨택부는 상기 표시 영역의 일측 하단에서부터 상기 표시 영역의 타측 상단을 잇는 연장선 상에 배치되는 표시 장치.
  20. 제1 항에 있어서,
    상기 기판은 복수의 표시 영역을 포함하고,
    상기 복수의 표시 영역 각각의 라인 컨택부는 해당 서브 표시 영역의 일측 하단에서부터 해당 서브 표시 영역의 타측 상단을 잇는 연장선 상에 배치되는 표시 장치.
KR1020200045304A 2020-04-14 2020-04-14 표시 장치 KR20210127847A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020200045304A KR20210127847A (ko) 2020-04-14 2020-04-14 표시 장치
US17/168,226 US11415851B2 (en) 2020-04-14 2021-02-05 Display device
CN202110400932.5A CN113534549A (zh) 2020-04-14 2021-04-14 显示装置
US17/886,192 US11714325B2 (en) 2020-04-14 2022-08-11 Display device
US18/210,654 US20240036418A1 (en) 2020-04-14 2023-06-16 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200045304A KR20210127847A (ko) 2020-04-14 2020-04-14 표시 장치

Publications (1)

Publication Number Publication Date
KR20210127847A true KR20210127847A (ko) 2021-10-25

Family

ID=78007123

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200045304A KR20210127847A (ko) 2020-04-14 2020-04-14 표시 장치

Country Status (3)

Country Link
US (3) US11415851B2 (ko)
KR (1) KR20210127847A (ko)
CN (1) CN113534549A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210127847A (ko) * 2020-04-14 2021-10-25 삼성디스플레이 주식회사 표시 장치
CN113838865B (zh) * 2020-08-21 2023-04-28 友达光电股份有限公司 像素阵列基板
CN114545672B (zh) * 2020-11-26 2024-03-22 瀚宇彩晶股份有限公司 触控显示装置
KR20230123030A (ko) * 2022-02-14 2023-08-23 삼성디스플레이 주식회사 표시 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101916921B1 (ko) 2011-03-29 2018-11-09 삼성디스플레이 주식회사 표시장치 및 그 구동방법
KR102020938B1 (ko) 2012-12-03 2019-09-11 엘지디스플레이 주식회사 액정표시장치
KR102009388B1 (ko) 2012-12-13 2019-08-12 엘지디스플레이 주식회사 액정 디스플레이 장치
KR102004844B1 (ko) 2013-06-28 2019-07-29 엘지디스플레이 주식회사 고 개구율을 갖는 액정표시장치
KR102404392B1 (ko) 2015-09-17 2022-06-03 엘지디스플레이 주식회사 협 베젤 구조를 갖는 대형 액정 표시장치
US11586085B2 (en) * 2019-08-20 2023-02-21 Au Optronics Corporation Display apparatus
KR102651717B1 (ko) 2020-01-07 2024-03-27 삼성디스플레이 주식회사 표시 장치
KR20210127847A (ko) * 2020-04-14 2021-10-25 삼성디스플레이 주식회사 표시 장치

Also Published As

Publication number Publication date
US20210318583A1 (en) 2021-10-14
US11714325B2 (en) 2023-08-01
US11415851B2 (en) 2022-08-16
US20240036418A1 (en) 2024-02-01
US20220382116A1 (en) 2022-12-01
CN113534549A (zh) 2021-10-22

Similar Documents

Publication Publication Date Title
US10451942B2 (en) Display device
KR20210127847A (ko) 표시 장치
US9490274B2 (en) Thin film transistor array panel and liquid crystal display device including the same
US9429780B2 (en) Liquid crystal display device comprising a plurality of vertical and horizontal gate lines that directly contact a same upper surface of a same layer
JP5382996B2 (ja) 液晶パネル
KR102009388B1 (ko) 액정 디스플레이 장치
JP2007193334A5 (ko)
KR102412456B1 (ko) 표시장치
US20140152935A1 (en) Flat display panel having narrow bezel
KR102020938B1 (ko) 액정표시장치
CN113284413A (zh) 显示设备
US11740519B2 (en) Display device
CN112748612B (zh) 显示设备
KR102076841B1 (ko) 보조 공통 배선을 구비한 평판 표시장치용 박막 트랜지스터 기판
CN114170920A (zh) 拼接显示装置
KR20140080672A (ko) 액정 디스플레이 장치
KR102672366B1 (ko) 표시 장치 및 이의 검사 방법
KR20150034892A (ko) 액정표시장치
US9869899B2 (en) Display device having improved control force over directers of liquid crystals
KR20210089565A (ko) 표시 장치 및 이의 검사 방법
KR102075355B1 (ko) 액정표시장치
US11650460B2 (en) Display device including at least one sealing member having a straight portion and a protrusion portion
KR102676673B1 (ko) 표시 패널 및 이를 포함하는 표시 장치
CN113296317A (zh) 显示装置
KR20230117003A (ko) 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination