KR102559818B1 - 발광 소자의 정렬 방법과 이를 이용한 표시 장치의 제조 방법 - Google Patents

발광 소자의 정렬 방법과 이를 이용한 표시 장치의 제조 방법 Download PDF

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Abstract

발광 소자의 정렬 방법과 그를 이용한 표시 장치의 제조 방법이 제공된다. 발광 소자의 정렬 방법은 제1 전극에 그라운드 전압을 인가하고 제1 전극과 이격된 제2 전극에 제1 교류 전압을 인가하는 단계, 및 제1 전극에 그라운드 전압을 인가하고 제2 전극에 제2 교류 전압을 인가하는 단계를 포함하고, 제1 교류 전압은 비대칭 파형을 갖는다.

Description

발광 소자의 정렬 방법과 이를 이용한 표시 장치의 제조 방법{METHOD FOR ARRANGING LIGHT EMITTING DEVICE AND METHOD FOR MANUFACTURING DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 발광 소자의 정렬 방법과 이를 이용한 표시 장치의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다
표시 장치의 화상을 표시하는 장치로서 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중에서, 발광 표시 패널은 발광 소자를 이용하여 발광함으로써 화상을 표시할 수 있다. 이때, 발광 다이오드(Light Emitting Diode, LED)를 발광 소자로 이용하는 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광 물질로 이용하는 무기 발광 다이오드 등이 발광 소자로 이용될 수 있다.
유기 발광 다이오드(OLED)의 경우, 형광 물질의 유기물을 이용하여 발광하는 것으로, 제조공정이 간단한 장점이 있다. 그러나, 형광 물질의 유기물은 고온의 구동 환경에 취약하고, 청색 광의 효율이 다른 광에 비해 상대적으로 낮을 수 있다.
반면에, 무기 발광 다이오드의 경우, 무기물 반도체를 형광 물질로 이용하기 때문에, 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 따라서, 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 발광 소자의 정렬 정확도를 높일 수 있는 발광 소자의 정렬 방법을 제공하기 위한 것이다.
본 발명이 해결하고자 하는 다른 과제는 발광 소자의 정렬 정확도를 높일 수 있는 표시 장치의 제조 방법을 제공하기 위한 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자의 정렬 방법은 제1 전극에 그라운드 전압을 인가하고 상기 제1 전극과 이격된 제2 전극에 제1 교류 전압을 인가하는 단계, 및 상기 제1 전극에 그라운드 전압을 인가하고 상기 제2 전극에 제2 교류 전압을 인가하는 단계를 포함하고, 상기 제1 교류 전압은 비대칭 파형을 갖는다.
상기 제1 교류 전압의 정극성 영역의 전압 파형과 부극성 영역의 전압 파형은 좌우 비대칭이다.,
상기 제1 교류 전압은 톱니 형태의 파형을 갖는다.
상기 제2 교류 전압은 대칭 파형을 갖는다.
상기 제2 교류 전압의 정극성 영역의 전압 파형과 부극성 영역의 전압 파형은 좌우 대칭이다.
상기 제2 교류 전압은 정현 파형, 구형 파형, 또는 삼각 파형을 갖는다.
상기 제1 교류 전압의 구동 주파수는 상기 제2 교류 전압의 구동 주파수보다 낮다.
상기 제1 교류 전압의 구동 주파수는 1hz 내지 1khz이다.
상기 제2 교류 전압의 구동 주파수는 1khz 내지 100khz이다.
상기 제1 전극에 그라운드 전압을 인가하고, 상기 제1 전극과 이격된 제2 전극에 제1 교류 전압을 인가하는 경우, 상기 제1 전극과 상기 제2 전극에 의해 형성된 전기장은 정극성 또는 부극성 중 어느 한 극성이 우세인 비대칭 전기장이다.
상기 제1 전극에 그라운드 전압을 인가하고, 상기 제2 전극에 제2 교류 전압을 인가하는 경우, 상기 제1 전극과 상기 제2 전극에 의해 형성된 전기장은 대칭 전기장이다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 격벽들, 제1 전극, 및 제2 전극을 형성하는 단계, 발광 소자들을 포함하는 도포성 용액을 서브 화소들에 도포하는 단계, 상기 제1 전극과 상기 제2 전극 사이에 전기장을 형성하여 상기 발광 소자들을 정렬하는 단계, 상기 도포성 용액을 휘발시켜 제거하는 단계, 상기 제1 전극과 상기 발광 소자들의 일 단을 연결하는 제1 연결 전극들을 형성하는 단계, 및 상기 제2 전극과 상기 발광 소자들의 타 단을 연결하는 제2 연결 전극들을 형성하는 단계를 포함한다.
상기 제1 전극과 상기 제2 전극 사이에 전기장을 형성하여 상기 발광 소자들을 정렬하는 단계는, 상기 제1 전극에 그라운드 전압을 인가하고 상기 제2 전극에 제1 교류 전압을 인가하는 단계, 및 상기 제1 전극에 그라운드 전압을 인가하고 상기 제2 전극에 제2 교류 전압을 인가하는 단계를 포함한다.
상기 제1 전극에 그라운드 전압을 인가하고 상기 제2 전극에 제1 교류 전압을 인가하는 경우, 상기 발광 소자들이 상기 제1 전극으로 편향된다.
상기 발광 소자들 각각은 상기 발광 소자들 각각의 타 단에 배치된 제1 도전형 반도체, 및 상기 발광 소자들 각각의 일 단에 배치된 제2 도전형 반도체를 포함하고, 상기 제1 도전형 반도체가 상기 제2 전극에 가깝게 배치되고 제2 도전형 반도체가 상기 제1 전극에 가깝게 배치된다.
상기 제1 도전형 반도체는 n형 반도체층이고, 상기 제2 도전형 반도체는 p형 반도체층이다.
상기 제1 전극에 그라운드 전압을 인가하고 상기 제2 전극에 제2 교류 전압을 인가하는 경우, 상기 발광 소자들이 상기 제1 전극과 상기 제2 전극 사이의 중앙에 정렬된다.
상기 제1 교류 전압은 비대칭 파형을 갖는다.
상기 제2 교류 전압은 대칭 파형을 갖는다.
상기 제2 연결 전극들을 형성한 후에 상기 제1 전극을 단선하여 서브 화소들마다 제1 전극을 형성하는 단계를 더 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 발광 소자의 정렬 방법과 이를 이용한 표시 장치의 제조 방법에 의하면, 비대칭 파형의 제1 교류 전압을 제2 전극에 인가함으로써 비대칭 자기장을 형성할 수 있으며, 이로 인해 발광 소자들의 제1 도전형 반도체들이 제1 전극 쪽으로 배치되도록 발광 소자들을 제1 전극으로 편향 시킬 수 있다. 그리고 나서, 대칭 파형의 제2 교류 전압을 제2 전극에 인가함으로써 대칭 자기장을 형성할 수 있으며, 이로 인해 제1 전극으로 편향된 발광 소자들을 제1 전극과 제2 전극 사이의 중앙으로 정렬할 수 있다. 따라서, 발광 소자의 정렬 정확도를 높일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 개략적으로 보여주는 블록도이다.
도 3은 도 1 및 도 2의 화소의 일 예를 보여주는 회로도이다.
도 4는 도 1의 표시 패널을 상세히 보여주는 평면도이다.
도 5는 도 4의 표시 영역의 화소를 상세히 보여주는 평면도이다.
도 6은 도 5의 Ⅰ-Ⅰ’, Ⅱ-Ⅱ’, 및 Ⅲ-Ⅲ’의 일 예를 보여주는 단면도이다.
도 7은 도 6의 발광 소자를 상세히 보여주는 사시도이다.
도 8은 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다.
도 9a 내지 도 9g는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 표시 영역의 화소들의 평면도들이다.
도 10a 내지 도 10g는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 Ⅱ-Ⅱ’의 단면도들이다.
도 11은 고주파수의 사인 파형을 갖는 교류 전압을 제2 전극에 인가한 경우 정렬된 발광 소자들, 제1 전극 가지부, 및 제2 전극 가지부를 포함하는 화소를 보여주는 평면도이다.
도 12는 도 11의 등가 회로도이다.
도 13은 일 실시예에 따른 발광 소자의 정렬 방법을 보여주는 흐름도이다.
도 14는 비대칭 파형의 제1 교류 전압을 제2 전극에 인가한 경우, 발광 소자들의 정렬을 보여주는 평면도이다.
도 15는 쌍극자 모멘트를 설명하기 위한 발광 소자의 일 예시도면이다.
도 16은 도 10c와 같이 제1 전극과 제2 전극 사이에 전기장이 형성된 경우, 제1 전극, 제2 전극, 및 도포성 용액의 등가 회로도이다.
도 17a 및 도 17b는 제1 교류 전압의 파형도와 그에 따라 형성되는 전기장을 보여주는 그래프이다.
도 18은 대칭 파형의 제2 교류 전압을 제2 전극에 인가한 경우, 발광 소자들의 정렬을 보여주는 평면도이다.
도 19a 내지 도 19n은 비대칭 파형의 제1 교류 전압의 예들을 보여주는 파형도들이다.
도 20a 내지 도 20c는 대칭 파형의 제2 교류 전압의 예들을 보여주는 파형도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다. 이하에서는, 일 실시예에 따른 표시 장치(1)가 발광 소자로 무기물 반도체를 포함하는 무기 발광 다이오드를 이용하는 무기 발광 표시 장치인 것을 중심으로 설명하였다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 일 실시예에 따른 표시 장치를 개략적으로 보여주는 블록도이다. 도 3은 도 2의 화소의 일 예를 보여주는 회로도이다.
도 1 내지 도 3을 참조하면, 일 실시예에 따른 표시 장치(1)는 표시 패널(10), 통합 구동 회로(20), 스캔 구동부(30), 회로 보드(40), 및 전원 공급 회로(50)를 포함한다. 통합 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
본 명세서에서, “상부”, “탑”, “상면”은 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 패널(10)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
표시 패널(10)은 평면 상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 패널(10)은 도 1과 같이 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 모서리는 직각으로 형성되거나 소정의 곡률을 갖도록 둥글게 형성될 수 있다. 표시 패널(10)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 또한, 도 1에서는 표시 패널(10)이 평탄하게 형성된 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 표시 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
표시 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 화상을 표시하는 영역이다. 표시 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인(VDDL), 저전위 전압이 공급되는 저전위 전압 라인(VSSL), 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있으나, 이에 한정되지 않는다. 또한, 도 2에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나, 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 3과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터를 포함할 수 있다.
발광 소자(LD)들 각각은 제1 전극, 무기 반도체, 및 제2 전극을 포함하는 무기 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있다.
복수의 트랜지스터들은 도 3과 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극, 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극, 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차전압을 저장한다.
구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 3에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST), 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
통합 구동 회로(20)는 표시 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 통합 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 표시 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal), 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터 또는 TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
통합 구동 회로(20)는 표시 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 통합 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 통합 구동 회로(20)는 표시 패널(10)이 아닌 회로 보드(40) 상에 장착될 수 있다.
또한, 도 1에서는 통합 구동 회로(20)가 데이터 구동부(21)와 타이밍 제어부(22)를 포함하는 것을 예시하였지만, 본 발명은 이에 한정되지 않는다. 데이터 구동부(21)와 타이밍 제어부(22)는 하나의 집적회로로 통합되지 않고, 각각 별개의 집적회로로 형성될 수 있다. 이 경우, 데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드(40) 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 표시 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 표시 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 표시 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드(40)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 표시 패널(10)의 일 측 가장자리에 마련된 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드(40)의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드(40)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드(40)는 표시 패널(10)의 하부로 벤딩(bending)될 수 있다. 이로 인해, 회로 보드(40)의 일 측은 표시 패널(10)의 일 측 가장자리에 부착되며, 타 측은 표시 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 표시 패널(10)의 구동에 필요한 전압들을 생성하여 표시 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 표시 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 표시 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 통합 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 1에서는 전원 공급 회로(50)가 집적 회로로 형성되어 회로 보드(40) 상에 장착된 것을 예시하였으나, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 전원 공급 회로(50)는 통합 구동 회로(20)에 통합 형성될 수 있다.
도 4는 도 1의 표시 패널을 상세히 보여주는 평면도이다. 도 4에서는 설명의 편의를 위해, 데이터 패드들(DP1~DPp, p는 2 이상의 정수), 플로팅 패드들(FD1, FD2), 전원 패드들(PP1, PP2), 플로팅 라인들(FL1, FL2), 저전위 전압 라인(VSSL), 데이터 라인들(D1~Dm), 제1 전극(260)들, 및 제2 전극(220)들만을 도시하였다.
도 4를 참조하면, 표시 패널(10)의 표시 영역(DA)에는 데이터 라인들(D1~Dm), 제1 전극(210)들, 제2 전극(220)들, 및 화소(PX)들이 배치될 수 있다.
데이터 라인들(D1~Dm)은 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 데이터 라인들(D1~Dm)의 일 측들은 통합 구동 회로(20)에 연결될 수 있다. 이로 인해, 데이터 라인들(D1~Dm)에는 통합 구동 회로(20)의 데이터 전압들이 인가될 수 있다.
제1 전극(210)들은 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치될 수 있다. 이로 인해, 제1 전극(210)들은 데이터 라인들(D1~Dm)과 중첩되지 않을 수 있다. 제1 전극(210)들 중 표시 영역(DA)의 우측 가장자리에 배치된 제1 전극(210)들은 비표시 영역(NDA)에서 제1 플로팅 라인(FL1)에 접속될 수 있다. 제1 전극(210)들 중 표시 영역(DA)의 좌측 가장자리에 배치된 제1 전극(210)들은 비표시 영역(NDA)에서 제2 플로팅 라인(FL2)에 접속될 수 있다.
제2 전극(220)들 각각은 제1 방향(X축 방향)으로 길게 연장될 수 있다. 이로 인해, 제2 전극(220)들은 데이터 라인들(D1~Dm)과 중첩될 수 있다. 또한, 제2 전극(220)들은 비표시 영역(NDA)에서 저전위 전압 라인(VSSL)에 연결될 수 있다. 이로 인해, 제2 전극(220)들에는 저전위 전압 라인(VSSL)의 저전위 전압이 인가될 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)를 포함할 수 있다. 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)는 제1 전극(210)들, 제2 전극, 및 데이터 라인들(D1~Dm)에 의해 매트릭스 형태로 정의되는 영역들에 배치될 수 있다. 도 4에서는 화소(PX)가 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않으며, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)는 제1 방향(X축 방향)으로 배치될 수 있으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)는 제2 방향(Y축 방향)으로 배치되거나, 지그재그 형태로 배치될 수 있으며, 그 밖의 다양한 형태로 배치될 수 있다.
제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있으나, 이에 한정되지 않는다.
표시 패널(10)의 비표시 영역(NDA)에는 데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2), 및 전원 패드들(PP1, PP2)을 포함하는 패드부(PA), 통합 구동 회로(20), 제1 플로팅 라인(FL1), 제2 플로팅 라인(FL2), 및 저전위 전압 라인(VSSL)이 배치될 수 있다.
데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2), 및 전원 패드들(PP1, PP2)을 포함하는 패드부(PA)는 표시 패널(10)의 일 측 가장자리, 예를 들어 하 측 가장자리에 배치될 수 있다. 데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2), 및 전원 패드들(PP1, PP2)은 패드부(PA)에서 제1 방향(X축 방향)으로 나란하게 배치될 수 있다.
데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2), 및 전원 패드들(PP1, PP2) 상에는 회로 보드(40)가 이방성 도전 필름(anisotropic conductive film)을 이용하여 부착될 수 있다. 이로 인해, 회로 보드(40)와 데이터 패드들(DP1~DPp), 플로팅 패드들(FD1, FD2), 및 전원 패드들(PP1, PP2)은 전기적으로 연결될 수 있다.
통합 구동 회로(20)는 링크 라인(LL)들을 통해 데이터 패드들(DP1~DPp)에 연결될 수 있다. 통합 구동 회로(20)는 데이터 패드들(DP1~DPp)을 통해 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받을 수 있다. 통합 구동 회로(20)는 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 표시 패널(10)의 데이터 라인들(D1~Dm)에 공급할 수 있다.
저전위 전압 라인(VSSL)은 패드부(PA)의 제1 전원 패드(PP1)와 제2 전원 패드(PP2)에 연결될 수 있다. 저전위 전압 라인(VSSL)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 저전위 전압 라인(VSSL)은 제2 전극(220)에 연결될 수 있다. 이로 인해, 전원 공급 회로(50)의 저전위 전압은 회로 보드(40), 제1 전원 패드(PP1), 제2 전원 패드(PP2), 및 저전위 전압 라인(VSSL)을 통해 제2 전극(220)에 인가될 수 있다.
제1 플로팅 라인(FL1)은 패드부(PA)의 제1 플로팅 패드(FD1)에 연결될 수 있다. 제1 플로팅 라인(FL1)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 제1 플로팅 패드(FD1)와 제1 플로팅 라인(FL1)은 어떠한 전압도 인가되지 않는 더미 패드와 더미 라인일 수 있다.
제2 플로팅 라인(FL2)은 패드부(PA)의 제2 플로팅 패드(FD2)에 연결될 수 있다. 제1 플로팅 라인(FL1)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y축 방향)으로 길게 연장될 수 있다. 제2 플로팅 패드(FD2)와 제2 플로팅 라인(FL2)은 어떠한 전압도 인가되지 않는 더미 패드와 더미 라인일 수 있다.
한편, 제조 공정 중에 발광 소자(300)들을 정렬하기 위해 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)에 전기장을 형성할 수 있다. 구체적으로, 제조 공정 중에 유전영동(dielectrophoresis) 방식을 이용하여 발광 소자(300)들에 유전영동힘(Dielectrophoretic Force)을 가함으로써 발광 소자(300)들을 정렬시킬 수 있다. 제조 공정 중에 유전영동 방식을 이용하여 발광 소자(300)들을 정렬하기 위해서는, 제1 전극(210)들에 그라운드 전압을 인가하고, 제2 전극(220)들에 교류 전압을 인가한다.
그러나, 제조 공정 중에는 박막 트랜지스터들을 구동하여 제1 전극(210)들에 그라운드 전압을 인가하기 어렵다. 따라서, 완성된 표시 장치(1)에서는 제1 전극(210)들이 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치되나, 제조 공정 중에 제1 전극(210)들은 제1 방향(X축 방향)으로 단선되지 않고, 길게 연장 배치될 수 있다. 이로 인해, 제조 공정 중에는 제1 전극(210)들이 제1 플로팅 라인(FL1) 및 제2 플로팅 라인(FL2)과 연결될 수 있다. 그러므로, 제1 전극(210)들은 제1 플로팅 라인(FL1) 및 제2 플로팅 라인(FL2)을 통해 그라운드 전압을 인가 받을 수 있다. 따라서, 제조 공정 중에 유전영동(dielectrophoresis) 방식을 이용하여 발광 소자(300)들을 정렬시킨 후에, 제1 전극(210)들을 단선함으로써, 제1 전극(210)들이 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치될 수 있다. 이에 대한 자세한 설명은 도 8을 결부하여 후술한다.
한편, 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)은 제조 공정 중에 그라운드 전압을 인가하기 위한 라인이며, 완성된 표시 장치에서는 어떠한 전압도 인가되지 않을 수 있다. 또는, 완성된 표시 장치에서 정전기 방지를 위해 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)에는 그라운드 전압이 인가될 수도 있다.
도 5는 도 4의 표시 영역의 화소를 상세히 보여주는 평면도이다.
도 5를 참조하면, 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)를 포함할 수 있다. 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)는 스캔 라인(Sk)들과 데이터 라인들(Dj, Dj+1, Dj+2, Dj+3)의 교차 구조에 의해 정의되는 영역들에 매트릭스 형태로 배치될 수 있다. 스캔 라인(Sk)들은 제1 방향(X축 방향)으로 길게 연장되어 배치되고, 데이터 라인들(Dj, Dj+1, Dj+2, Dj+3)은 제1 방향(X축 방향)과 교차되는 제2 방향(Y축 방향)으로 길게 연장되어 배치될 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각은 제1 전극(210), 제2 전극(220), 및 복수의 발광 소자(300)들을 포함할 수 있다. 제1 전극(210)과 제2 전극(220)은 발광 소자(300)들과 전기적으로 연결되고, 발광 소자(300)가 발광하도록 각각 전압을 인가 받을 수 있다.
어느 한 서브 화소의 제1 전극(210)은 그에 인접한 서브 화소의 제1 전극(210)과 이격되어 배치될 수 있다. 예를 들어, 제1 서브 화소(PX1)의 제1 전극(210)은 그에 인접한 제2 서브 화소(PX2)의 제1 전극(210)과 이격되어 배치될 수 있다. 또한, 제2 서브 화소(PX2)의 제1 전극(210)은 그에 인접한 제3 서브 화소(PX3)의 제1 전극(210)과 이격되어 배치될 수 있다. 또한, 제3 서브 화소(PX3)의 제1 전극(210)은 그에 인접한 제1 서브 화소(PX1)의 제1 전극(210)과 이격되어 배치될 수 있다.
이에 비해, 어느 한 서브 화소의 제2 전극(220)은 그에 인접한 서브 화소의 제2 전극(220)과 연결될 수 있다. 예를 들어, 제1 서브 화소(PX1)의 제2 전극(220)은 그에 인접한 제2 서브 화소(PX2)의 제2 전극(210)과 연결될 수 있다. 또한, 제2 서브 화소(PX2)의 제2 전극(220)은 그에 인접한 제3 서브 화소(PX3)의 제2 전극(220)과 연결될 수 있다. 또한, 제3 서브 화소(PX3)의 제2 전극(220)은 그에 인접한 제1 서브 화소(PX1)의 제2 전극(220)과 연결될 수 있다.
또한, 제조 공정 중에 제1 전극(210)과 제2 전극(220)은 발광 소자(300)를 정렬하기 위해, 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각에서 전기장을 형성하는 데에 활용될 수 있다. 구체적으로, 제조 공정 중에 유전영동(dielectrophoresis) 방식을 이용하여 발광 소자(300)들에 유전영동힘을 가함으로써 발광 소자(300)들을 정렬시킬 수 있다. 제조 공정 중에 유전영동(dielectrophoresis) 방식을 이용하여 발광 소자(300)들을 정렬하기 위해서는, 제1 전극(210)들에 그라운드 전압을 인가하고, 제2 전극(220)들에 교류 전압을 인가한다. 이 경우, 전기장에 의해 커패시턴스가 형성됨으로써 발광 소자(300)에 유전영동힘을 가할 수 있다.
제1 전극(210)은 발광 소자(300)들의 제2 도전형 반도체에 접속되는 애노드 전극이고, 제2 전극(220)은 발광 소자(300)들의 제1 도전형 반도체에 접속되는 캐소드 전극일 수 있다. 발광 소자(300)들의 제1 도전형 반도체는 n형 반도체층이고, 제2 도전형 반도체는 p형 반도체층일 수 있다. 하지만, 본 발명은 이에 한정되지 않으며, 제1 전극(210)이 캐소드 전극이고, 제2 전극(220)이 애노드 전극일 수 있다.
제1 전극(210)은 제1 방향(X축 방향)으로 길게 연장되어 배치되는 제1 전극 줄기부(210S)와 제1 전극 줄기부(210S)에서 제2 방향(Y축 방향)으로 분지되는 적어도 하나의 제1 전극 가지부(210B)를 포함할 수 있다. 제2 전극(220)은 제1 방향(X축 방향)으로 길게 연장되어 배치되는 제2 전극 줄기부(220S)와 제2 전극 줄기부(220S)에서 제2 방향(Y축 방향)으로 분지되는 적어도 하나의 제2 전극 가지부(220B)를 포함할 수 있다.
제1 전극 줄기부(210S)는 제1 전극 컨택홀(CNTD)을 통해 박막 트랜지스터(120)에 전기적으로 연결될 수 있다. 이로 인해, 제1 전극 줄기부(210S)는 박막 트랜지스터(120)에 의해 소정의 구동 전압을 인가 받을 수 있다. 제1 전극 줄기부(210S)가 연결되는 박막 트랜지스터(120)는 도 3에 도시된 구동 트랜지스터(DT)일 수 있다.
제2 전극 줄기부(220S)는 제2 전극 컨택홀(CNTS)을 통해 저전위 보조 배선(161)에 전기적으로 연결될 수 있다. 이로 인해, 제2 전극 줄기부(220S)는 저전위 보조 배선(161)의 저전위 전압을 인가 받을 수 있다. 도 5에서는 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각에서 제2 전극 줄기부(220S)가 제2 전극 컨택홀(CNTS)을 통해 저전위 보조 배선(161)에 연결된 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 제2 전극 줄기부(220S)는 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 중 어느 하나의 서브 화소에서 제2 전극 컨택홀(CNTS)을 통해 저전위 보조 배선(161)에 연결될 수 있다. 또는, 도 4와 같이 제2 전극 줄기부(220S)는 비표시 영역(NDA)의 저전위 전압 라인(VSSL)에 연결되므로, 제2 전극 컨택홀(CNTS)을 통해 저전위 보조 배선(161)에 연결되지 않을 수 있다. 즉, 제2 전극 컨택홀(CNTS)은 생략될 수도 있다.
어느 한 서브 화소의 제1 전극 줄기부(210S)는 제1 방향(X축 방향)으로 이웃하는 서브 화소의 제1 전극 줄기부(210S)와 제1 방향(X축 방향)으로 나란하게 배치될 수 있다. 예를 들어, 제1 서브 화소(PX1)의 제1 전극 줄기부(210S)는 제2 서브 화소(PX2)의 제1 전극 줄기부(210S)와 제1 방향(X축 방향)으로 나란하게 배치되고, 제2 서브 화소(PX2)의 제1 전극 줄기부(210S)는 제3 서브 화소(PX3)의 제1 전극 줄기부(210S)와 제1 방향(X축 방향)으로 나란하게 배치되며, 제3 서브 화소(PX3)의 제1 전극 줄기부(210S)는 제1 서브 화소(PX1)의 제1 전극 줄기부(210S)와 제1 방향(X축 방향)으로 나란하게 배치될 수 있다. 이는 제조 공정 중에 제1 전극 줄기부(210S)가 하나로 연결되었다가, 발광 소자(300)들을 정렬시킨 후에, 레이저 공정을 통해 단선되었기 때문이다.
제2 전극 가지부(220B)는 제1 전극 가지부(210B)들 사이에 배치될 수 있다. 제1 전극 가지부(210B)들은 제1 전극 가지부(220B)를 기준으로 대칭되게 배치될 수 있다. 도 5에서는 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각이 두 개의 제1 전극 가지부(220B)들을 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각은 세 개 이상의 제1 전극 가지부(220B)들을 포함할 수 있다.
또한, 도 5에서는 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각이 하나의 제2 전극 가지부(220B)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각이 복수의 제2 전극 가지부(220B)들을 포함하는 경우, 제1 전극 가지부(210B)는 제2 전극 가지부(220B)들 사이에 배치될 수 있다. 즉, 화소(PX)의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각에서 제1 전극 가지부(210B), 제2 전극 가지부(220B), 제1 전극 가지부(210B), 및 제2 전극 가지부(220B)의 순서로 제1 방향(X축 방향)으로 배치될 수 있다.
복수의 발광 소자(300)들은 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이에 배치될 수 있다. 복수의 발광 소자(300)들 중 적어도 어느 한 발광 소자(300)의 일 단이 제1 전극 가지부(210B)와 중첩되게 배치되고, 타 단이 제2 전극 가지부(220B)와 중첩하게 배치될 수 있다. 복수의 발광 소자(300)들의 일 단에는 p형 반도체층인 제2 도전형 반도체가 배치되고, 타 단에는 n형 반도체층인 제1 도전형 반도체가 배치될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 복수의 발광 소자(300)들의 일 단에는 n형 반도체층인 제1 도전형 반도체가 배치되고, 타 단에는 p형 반도체층인 제2 도전형 반도체가 배치될 수 있다.
복수의 발광 소자(300)들은 제1 방향(X축 방향)으로 실질적으로 나란하게 배치될 수 있다. 복수의 발광 소자(300)들은 제2 방향(Y축 방향)으로 이격되게 배치될 수 있다. 이 경우, 복수의 발광 소자(300)들 간의 이격 간격은 서로 다를 수 있다. 예를 들어, 복수의 발광 소자(300)들 중 일부의 발광 소자들이 인접하게 배치되어 하나의 그룹을 이루고, 나머지 발광 소자(300)들이 인접하게 배치되어 다른 그룹을 이룰 수 있다. 또는, 복수의 발광 소자(300)들 모두 불균일한 밀집도를 가질 수 있다.
제1 전극 가지부(210B)와 제2 전극 가지부(220B) 상에는 각각 연결 전극(260)이 배치될 수 있다. 연결 전극(260)은 제2 방향(Y축 방향)으로 길게 연장되어 배치되되, 제1 방향(X축 방향)으로 서로 이격되어 배치될 수 있다. 연결 전극(260)은 발광 소자(300)들 중 적어도 어느 한 발광 소자(300)의 일 단부와 연결될 수 있다. 연결 전극(260)은 제1 전극(210) 또는 제2 전극(220)과 연결될 수 있다.
연결 전극(260)은 제1 전극 가지부(210B) 상에 배치되며 발광 소자(300)들의 적어도 어느 한 발광 소자(300)의 일 단부와 연결되는 제1 연결 전극(261)과, 제2 전극 가지부(220B) 상에 배치되며 발광 소자(300)들의 적어도 어느 한 발광 소자(300)의 일 단부와 연결되는 제2 연결 전극(262)을 포함할 수 있다. 이로 인해, 제1 연결 전극(261)은 복수의 발광 소자(300)들을 제1 전극(210)과 전기적으로 연결시키는 역할을 하며, 제2 연결 전극(262)은 복수의 발광 소자(300)들을 제2 전극(220)과 전기적으로 연결시키는 역할을 한다.
제1 연결 전극(261)의 제1 방향(X축 방향)의 폭은 제1 전극 가지부(210B)의 제1 방향(X축 방향)의 폭보다 넓을 수 있다. 또한, 제2 연결 전극(262)의 제1 방향(X축 방향)의 폭은 제2 전극 가지부(220B)의 제1 방향(X축 방향)의 폭보다 넓을 수 있다.
도 6은 도 5의 Ⅰ-Ⅰ’, Ⅱ-Ⅱ’, 및 Ⅲ-Ⅲ’의 일 예를 보여주는 단면도이다.
표시 패널(10)은 기판(110), 기판(110) 상에 배치된 적어도 하나의 박막 트랜지스터, 박막 트랜지스터 상부에 배치된 전극(210, 220)들과 발광 소자(300)를 포함할 수 있다. 적어도 하나의 박막 트랜지스터는 제1 박막 트랜지스터(120)와 제2 박막 트랜지스터(140)를 포함할 수 있다. 제1 박막 트랜지스터(120)는 도 3에 도시된 구동 트랜지스터(DT)고, 제2 박막 트랜지스터(140)는 도 3에 도시된 스캔 트랜지스터(ST)일 수 있다.
제1 박막 트랜지스터(120)와 제2 박막 트랜지스터(140) 각각은 활성층, 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다. 제1 전극(210)은 제1 박막 트랜지스터(120)의 드레인 전극과 전기적으로 연결될 수 있다. 도면에서는 제1 전극(210)이 제1 박막 트랜지스터(120)와 직접 연결된 것을 도시하고 있으나, 이에 제한되지 않는다. 제1 전극(210)과 제1 박막 트랜지스터(120)는 임의의 도전층을 통해 서로 전기적으로 연결될 수 있다.
더욱 구체적으로 설명하면, 기판(110)은 절연 기판일 수 있다. 기판(110)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들수 있다. 기판(110)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.
기판(110) 상에는 버퍼층(115)이 배치될 수 있다. 버퍼층(115)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(115)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다.
버퍼층(115) 상에는 반도체층이 배치된다. 반도체층은 제1 박막 트랜지스터(120)의 제1 활성층(126), 제2 박막 트랜지스터(140)의 제2 활성층(146) 및 보조층(163)을 포함할 수 있다. 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다.
반도체층 상에는 제1 게이트 절연층(170)이 배치된다. 제1 게이트 절연층(170)은 반도체층을 덮는다. 제1 게이트 절연층(170)은 박막 트랜지스터의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(170)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 게이트 절연층(170) 상에는 제1 도전층이 배치된다. 제1 도전층은 제1 게이트 절연층(170)을 사이에 두고 제1 박막 트랜지스터(120)의 제1 활성층(126) 상에 배치된 제1 게이트 전극(121), 제2 박막 트랜지스터(140)의 제2 활성층(146) 상에 배치된 제2 게이트 전극(141) 및 보조층(163) 상에 배치된 저전위 보조 배선(161)을 포함할 수 있다. 제1 도전층은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층은 단일막 또는 다층막일 수 있다.
제1 도전층 상에는 제2 게이트 절연층(180)이 배치된다. 제2 게이트 절연층(180)은 층간 절연막일 수 있다. 제2 게이트 절연층(180)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질로 이루어질 수 있다.
제2 게이트 절연층(180) 상에는 제2 도전층이 배치된다. 제2 도전층은 제2 게이트 절연층을 사이에 두고 제1 게이트 전극(121) 상에 배치된 커패시터 전극(128)을 포함한다. 커패시터 전극(128)은 제1 게이트 전극(121)과 유지 커패시터를 이룰 수 있다.
제2 도전층은 상술한 제1 도전층과 동일하게 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2 도전층 상에는 층간절연층(190)이 배치된다. 층간절연층(190)은 층간 절연막일 수 있다. 더 나아가, 층간절연층(190)은 표면 평탄화 기능을 수행할 수 있다. 층간절연층(190)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
층간절연층(190) 상에는 제3 도전층이 배치된다. 제3 도전층은 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)과 제1 소스 전극(124), 제2 박막 트랜지스터(140)의 제2 드레인 전극(143)과 제2 소스 전극(144), 및 저전위 보조 배선(161) 상부에 배치된 전원 전극(162)을 포함한다.
제1 소스 전극(124) 및 제1 드레인 전극(123)은 각각 층간절연층(190)과 제2 게이트 절연층(180)을 관통하는 제1 컨택홀(129)을 통해 제1 활성층(126)과 전기적으로 연결될 수 있다. 제2 소스 전극(144) 및 제2 드레인 전극(143)은 각각 층간절연층(190)과 제2 게이트 절연층(180)을 관통하는 제2 컨택홀(149)을 통해 제2 활성층(146)과 전기적으로 연결될 수 있다. 전원 전극(162)은 층간절연층(190)과 제2 게이트 절연층(180)을 관통하는 제3 컨택홀(169)을 통해 저전위 보조 배선(161)과 전기적으로 연결될 수 있다.
제3 도전층은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층은 단일막 또는 다층막일 수 있다. 예를 들어, 제3 도전층은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
제3 도전층 상에는 절연기판층(200)이 배치된다. 절연기판층(200)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질로 이루어질 수 있다. 절연기판층(200)의 표면은 평탄할 수 있다.
절연기판층(200) 상에는 복수의 격벽(410, 420)이 배치될 수 있다. 복수의 격벽(410, 420)은 각 화소(PX) 내에서 서로 이격되어 대향하도록 배치되고, 서로 이격된 격벽(410, 420), 예컨대 제1 격벽(410) 및 제2 격벽(420) 상에는 각각 제1 전극(210)과 제2 전극(220)이 배치될 수 있다. 도 6에서는 하나의 서브 화소 내에 2개의 제1 격벽(410)과 하나의 제2 격벽(420)이 배치되어, 각각 이들을 덮도록 제1 전극(210)과 제2 전극(220)이 배치되는 경우를 도시하고 있다. 도 2에서는 이들 중 하나의 제1 격벽(410)과 하나의 제2 격벽(420)의 단면도만을 도시하고 있으며, 이들의 배치 구조는 도 6에서 도시되지 않은 다른 제1 격벽(410)의 경우에도 동일하게 적용될 수 있다.
다만, 격벽(410, 420)의 수는 이에 제한되지 않는다. 예를 들어, 하나의 화소(PX) 내에 더 많은 수의 격벽(410, 420)이 배치되어 더 많은 수의 제1 전극(210)과 제2 전극(220)이 배치될 수도 있다. 격벽(410, 420)은 그 위에 제1 전극(210)이 배치되는 적어도 하나의 제1 격벽(410)과, 그 위에 제2 전극(220)이 배치되는 적어도 하나의 제2 격벽(420)을 포함할 수도 있다. 이 경우, 제1 격벽(410)과 제2 격벽(420)은 서로 이격되어 대향하도록 배치되되, 복수의 격벽들이 일 방향으로 서로 교대로 배치될 수 있다. 몇몇 실시예에서, 두개의 제1 격벽(410)이 이격되어 배치되고, 상기 이격된 제1 격벽(410) 사이에 하나의 제2 격벽(420)이 배치될 수도 있다.
또한, 도 6에서는 도시하지 않았으나, 상술한 바와 같이 제1 전극(210)과 제2 전극(220)은 각각 전극 줄기부(210S, 220S)와 전극 가지부(210B, 220B)를 포함할 수 있다. 즉, 도 6의 제1 격벽(410)과 제2 격벽(420) 상에는 각각 제1 전극 가지부(210B)와 제2 전극 가지부(220B)가 배치된 것으로 이해될 수 있다.
복수의 격벽(410, 420)은 실질적으로 동일한 물질로 이루어져 하나의 공정에서 형성될 수 있다. 이 경우, 격벽(410, 420)은 하나의 격자형 패턴을 이룰 수도 있다. 격벽(410, 420)은 폴리이미드(PI)를 포함할 수 있다.
한편, 도면에서는 도시하지 않았으나, 복수의 격벽(410, 420)들 중 적어도 일부는 각 화소(PX)의 경계에 배치되어 이들을 서로 구분할 수도 있다. 이 경우, 화소(PX)의 경계에 배치되는 격벽(410, 420) 상에는 전극(210, 220)이 배치되지 않을 수 있다. 이러한 격벽들도 상술한 제1 격벽(410) 및 제2 격벽(420)과 함께 실질적으로 격자형 패턴으로 배치될 수 있다. 각 화소(PX)의 경계에 배치되는 격벽(410, 420) 중 적어도 일부는 표시 패널(10)의 전극 라인을 커버하도록 형성될 수도 있다. 다만, 이에 제한되지 않으며, 각 전극(210, 220)이 배치되는 제1 격벽(410) 및 제2 격벽(420) 이외의 격벽들은 전극(210, 220)을 형성한 뒤 추가적인 공정을 수행하여 배치될 수도 있다.
복수의 격벽(410, 420)은 절연기판층(200)을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 격벽(410, 420)은 발광 소자(300)가 배치된 평면을 기준으로 상부로 돌출될 수 있고, 상기 돌출된 부분은 적어도 일부가 경사를 가질 수 있다. 경사를 가지고 돌출된 구조의 격벽(410, 420)은 그 위에 배치되는 반사층(211, 221)이 입사되는 광을 반사시킬 수 있다. 발광 소자(300)에서 반사층(211, 221)으로 향하는 광은 반사되어 표시 패널(10)의 외부 방향, 예를 들어, 격벽(410, 420)의 상부로 전달될 수 있다. 돌출된 구조의 격벽(410, 420)은 그 형상이 특별히 제한되지 않는다. 도 6에서는 측면이 경사지고, 상면이 평탄하여 모서리가 각진 형태인 것을 도시하고 있으나, 이에 제한되지 않으며 곡선형으로 돌출된 구조일 수도 있다.
복수의 격벽(410, 420) 상에는 반사층(211, 221)이 배치될 수 있다.
제1 반사층(211)은 제1 격벽(410)을 덮으며, 일부는 절연기판층(200)을 관통하는 제4 컨택홀(319_1)을 통해 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)과 전기적으로 연결된다. 제2 반사층(221)은 제2 격벽(420)을 덮으며, 일부는 절연기판층(200)을 관통하는 제5 컨택홀(319_2)을 통해 전원 전극(162)과 전기적으로 연결된다.
제1 반사층(211)은 화소(PX) 내에서 제4 컨택홀(319_1)을 통해 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)과 전기적으로 연결될 수 있다. 따라서, 제1 박막 트랜지스터(120)는 화소(PX)와 중첩되는 영역에 배치될 수 있다. 도 5에서는 제1 전극 줄기부(210S)상에 배치된 제1 전극 컨택홀(CNTD)을 통해 제1 박막 트랜지스터(120)와 전기적으로 연결되는 것을 도시하고 있다. 즉, 제1 전극 컨택홀(CNTD)은 제4 컨택홀(319_1)일 수 있다.
제2 반사층(221)도 화소(PX) 내에서 제5 컨택홀(319_2)을 통해 전원 전극(162)과 전기적으로 연결될 수 있다. 도 6에서는 일 화소(PX) 내에서 제2 반사층(221)이 제5 컨택홀(319_2)을 통해 연결되는 것을 도시하고 있다. 도 5에서는 제2 전극 줄기부(220S) 상의 복수의 제2 전극 컨택홀(CNTS)을 통해 각 화소(PX)의 제2 전극(220)이 저전위 보조 배선(161)과 전기적으로 연결되는 것을 도시하고 있다. 즉, 제2 전극 컨택홀(CNTS)은 제5 컨택홀(319_2)일 수 있다.
상술한 바와 같이, 도 5에서는 제1 전극 컨택홀(CNTD)과 제2 전극 컨택홀(CNTS)은 각각 제1 전극 줄기부(210S)와 제2 전극 줄기부(220S)상에 배치된다. 이에 따라, 도 6은 표시 패널(10)의 단면도상, 제1 전극(210) 및 제2 전극(220)은 제1 전극 가지부(210B)와 제2 전극 가지부(220B)가 배치되는 격벽(410, 420)과 이격된 영역에서 각각 제4 컨택홀(319_1) 및 제5 컨택홀(319_2)을 통해 제1 박막 트랜지스터(120) 또는 저전위 보조 배선(161)과 전기적으로 연결되는 것을 도시하고 있다.
다만, 이에 제한되는 것은 아니다. 예를 들어, 도 5에서 제2 전극 컨택홀(CNTS)은 제2 전극 줄기부(220S) 상에서도 다양한 위치에 배치될 수 있고, 경우에 따라서는 제2 전극 가지부(220B) 상에 위치할 수도 있다. 또한, 몇몇 실시예에서는, 제2 반사층(221)은 일 화소(PX) 이외의 영역에서 하나의 제2 전극 컨택홀(CNTS) 또는 제5 컨택홀(319_2)과 연결될 수 있다. 상술한 바와 같이, 각 화소(PX)의 제2 전극(220)들은 서로 제2 전극 줄기부(220S)를 통해 전기적으로 연결되어, 동일한 전기 신호를 인가받을 수 있다.
몇몇 실시예에서, 제2 전극(220)은 표시 패널(10)의 외측부에 위치한 상기 비표시 영역(NDA)에서 제2 전극 줄기부(220S)가 하나의 제2 전극 컨택홀(CNTS)을 통해 전원 전극(162)과 전기적으로 연결될 수 있다. 도 5의 표시 패널(10)과 달리, 제2 전극 줄기부(220S)가 하나의 컨택홀을 통해 전원 전극(162)과 연결되더라도, 제2 전극 줄기부(220S)는 인접한 화소(PX)에 연장되어 배치되고 전기적으로 연결되어 있기 때문에, 각 화소(PX)의 제2 전극 가지부(220B)에 동일한 전기 신호를 인가할 수도 있다. 표시 패널(10)의 제2 전극(220)의 경우, 전원 전극(162)으로부터 전기신호를 인가 받기 위한 컨택홀의 위치는 표시 패널(10)의 구조에 따라 다양할 수도 있다.
한편, 다시 도 5와 도 6을 참조하면, 반사층(211, 221)은 발광 소자(300)에서 방출되는 광을 반사시키기 위해, 반사율이 높은 물질을 포함할 수 있다. 일 예로, 반사층(211, 221)은 은(Ag), 구리(Cu) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 반사층(211) 및 제2 반사층(221) 상에는 각각 제1 전극층(212) 및 제2 전극층(222)이 배치될 수 있다.
제1 전극층(212)은 제1 반사층(211)의 바로 위에 배치된다. 제1 전극층(212)은 제1 반사층(211)과 실질적으로 동일한 패턴을 가질 수 있다. 제2 전극층(222)은 제2 반사층(221)의 바로 위에 배치되되, 제1 전극층(212)과 이격되도록 배치된다. 제2 전극층(222)은 제2 반사층(221)과 실질적으로 동일한 패턴을 가질 수 있다.
일 실시예에서, 전극층(212, 222)은 각각 하부의 반사층(211, 221)을 덮을 수 있다. 즉, 전극층(212, 222)은 반사층(211, 221)보다 크게 형성되어 전극층(212, 222)의 단부 측면을 덮을 수 있다. 그러나, 이에 제한되는 것은 아니다.
제1 전극층(212)과 제2 전극층(222)은 각각 제1 박막 트랜지스터(120) 또는 전원 전극(162)과 연결된 제1 반사층(211)과 제2 반사층(221)으로 전달되는 전기 신호를 후술할 연결 전극(261, 262)들에 전달할 수 있다. 전극층(212, 222)은 투명성 전도성 물질을 포함할 수 있다. 일 예로, 전극층(212, 222)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 반사층(211, 221)과 전극층(212, 222)은 ITO, IZO, ITZO 등과 같은 투명도전층과 은, 구리와 같은 금속층이 각각 한층 이상 적층된 구조를 이룰 수 있다. 일 예로, 반사층(211, 221)과 전극층(212, 222)은 ITO/은(Ag)/ITO의 적층구조를 형성할 수도 있다.
제1 격벽(410) 상에 배치되는 제1 반사층(211)과 제1 전극층(212)은 제1 전극(210)을 이룬다. 제1 전극(210)은 제1 격벽(410)의 양 끝단에서 연장된 영역까지 돌출될 수 있고, 이에 따라 제1 전극(210)은 상기 돌출된 영역에서 절연기판층(200)과 접촉할 수 있다. 제2 격벽(420) 상에 배치되는 제2 반사층(221)과 제2 전극층(222)은 제2 전극(220)을 이룬다. 제2 전극(220)은 제2 격벽(420)의 양 끝단에서 연장된 영역까지 돌출될 수 있고, 이에 따라 제2 전극(220)은 상기 돌출된 영역에서 절연기판층(200)과 접촉할 수 있다.
제1 전극(210)과 제2 전극(220)은 각각 제1 격벽(410)과 제2 격벽(420)의 전 영역을 커버하도록 배치될 수 있다. 다만, 상술한 바와 같이, 제1 전극(210)과 제2 전극(220)은 서로 이격되어 대향하도록 배치된다. 각 전극들이 이격된 사이에는 후술할 바와 같이 제1 절연층(510)이 배치되고, 제1 절연층(510) 상에 발광 소자(300)가 배치될 수 있다.
또한, 제1 반사층(211)은 제1 박막 트랜지스터(120)로부터 구동 전압을 전달받을 수 있고, 제2 반사층(221)은 저전위 보조 배선(161)으로부터 전원 전압을 전달받을 수 있으므로, 제1 전극(210)과 제2 전극(220)은 각각 구동 전압과 전원 전압을 전달받는다.
구체적으로, 제1 전극(210)은 제1 박막 트랜지스터(120)와 전기적으로 연결되고, 제2 전극(220)은 저전위 보조 배선(161)과 전기적으로 연결될 수 있다. 이에 따라, 제1 전극(210)과 제2 전극(220) 상에 배치되는 제1 연결 전극(261) 및 제2 연결 전극(262)은 상기 구동 전압과 전원 전압을 인가 받을 수 있다. 상기 구동 전압과 전원 전압은 발광 소자(300)로 전달되고, 발광 소자(300)에 소정이 전류가 흐르면서 광을 방출할 수 있다.
제1 전극(210) 및 제2 전극(220) 상에는 이들을 부분적으로 덮는 제1 절연층(510)이 배치된다. 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)의 상면을 대부분 덮도록 배치되되, 제1 전극(210)과 제2 전극(220)의 일부를 노출시킬 수 있다. 또한, 제1 절연층(510)은 제1 전극(210) 및 제2 전극(220)이 이격된 공간에도 배치될 수 있다. 도 5를 기준으로 설명하면, 제1 절연층(510)은 평면상 제1 전극 가지부(210B) 및 제2 전극 가지부(220B) 사이의 공간을 따라 섬형 또는 선형 형상을 가지도록 배치될 수 있다.
도 6에서는 하나의 제1 전극(210, 예컨대 제1 전극 가지부(210B))과 하나의 제2 전극(220, 예컨대 제2 전극 가지부(220B)) 사이의 이격된 공간에 제1 절연층(510)이 배치된 것을 도시하고 있다. 다만, 상술한 바와 같이 제1 전극(210)과 제2 전극(220)은 복수개일 수 있으므로, 제1 절연층(510)은 하나의 제1 전극(210)과 다른 제2 전극(220) 또는 하나의 제2 전극(220)과 다른 제1 전극(210) 사이에도 배치될 수 있다.
제1 절연층(510)은 각 전극(210, 220) 상의 일부 영역, 예컨대, 제1 전극(210)과 제2 전극(220)이 대향하는 방향으로 돌출된 영역 중 일부와 중첩될 수 있다. 격벽(410, 420)의 경사진 측면 및 평탄한 상면과 각 전극(210, 220)이 중첩되는 영역에도 제1 절연층(510)이 배치될 수 있다. 또한, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)이 서로 대향하는 각 측부의 반대편에서도 이들을 부분적으로 덮도록 배치될 수 있다. 즉, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)의 중심부만을 노출시키도록 배치될 수 있다.
제1 절연층(510)은 발광 소자(300)와 절연기판층(200) 사이에 배치될 수 있다. 제1 절연층(510)의 하면은 절연기판층(200)에 접촉하고, 제1 절연층(510)의 상면에 발광 소자(300)가 배치될 수 있다. 그리고 제1 절연층(510)은 양 측면에서 각 전극(210, 220)과 접촉하여, 이들을 전기적으로 상호 절연시킬 수 있다.
일 예로, 제1 절연층(510)은 제1 전극(210)과 제2 전극(220)이 서로 대향하는 방향으로 돌출된 각 단부를 덮을 수 있다. 제1 절연층(510)은 절연기판층(200)과 하면의 일부가 접촉할 수 있고, 각 전극(210, 220)과 하면의 일부 및 측면이 접촉할 수 있다. 이에 따라, 제1 절연층(510)은 각 전극(210, 220)과 중첩된 영역을 보호함과 동시에, 이들을 전기적으로 상호 절연시킬 수 있다. 또한, 발광 소자(300)의 제1 도전형 반도체(310) 및 제2 도전형 반도체(320)가 다른 기재와 직접 접촉하는 것을 방지하여 발광 소자(300)의 손상을 방지할 수 있다.
다만, 이에 제한되지 않으며, 몇몇 실시예에서는 제1 절연층(510)이 제1 전극(210)과 제2 전극(220) 상의 영역 중에서 격벽(410, 420)의 경사진 측면과 중첩되는 영역에만 배치될 수도 있다. 이 경우, 제1 절연층(510)의 하면은 격벽(410, 420)의 경사진 측면에서 종지하고, 격벽(410, 420)의 경사진 측면 중 일부 상에 배치되는 각 전극(210, 220)은 노출되어 연결 전극(260)과 컨택될 수 있다.
또한, 제1 절연층(510)은 발광 소자(300)의 양 단부는 노출되도록 배치될 수 있다. 이에 따라, 연결 전극(260)은 상기 각 전극(210, 220)의 노출된 상부면과 발광 소자(300)의 양 단부와 접촉될 수 있고, 연결 전극(260)은 제1 전극(210)과 제2 전극(220)으로 인가되는 전기 신호를 발광 소자(300)로 전달할 수 있다.
제1 절연층(510)의 하면은 각 전극(210, 220)과 접촉하여 이들을 보호함과 동시에 서로 직접 접촉하지 않도록 절연시킬 수 있다. 또한, 제1 절연층(510)의 상면은 부분적으로 발광 소자(300)와 접촉할 수 있으며, 발광 소자(300)가 각 전극(210, 220)과 직접 접촉하는 것을 방지할 수도 있다.
도 7은 도 6의 발광 소자를 상세히 보여주는 사시도이다.
도 7을 참조하면, 발광 소자(300)는 복수의 도전형 반도체(310, 320), 소자 활성층(330), 전극 물질층(370) 및 절연성 물질막(380)을 포함할 수 있다. 제1 전극(210) 및 제2 전극(220)으로부터 인가되는 전기 신호는 복수의 도전형 반도체(310, 320)을 통해 소자 활성층(330)으로 전달되어 광을 방출할 수 있다.
구체적으로, 발광 소자(300)는 제1 도전형 반도체(310), 제2 도전형 반도체(320), 제1 도전형 반도체(310)와 제2 도전형 반도체(320) 사이에 배치되는 소자 활성층(330), 제2 도전형 반도체(320) 상에 배치되는 전극 물질층(370)을 포함하는 로드 형상의 반도체 코어와, 반도체 코어의 외주면을 둘러싸도록 배치되는 절연성 물질막(380)을 포함할 수 있다. 도 7의 발광 소자(300)는 반도체 코어의 제1 도전형 반도체(310), 소자 활성층(330), 제2 도전형 반도체(320) 및 전극 물질층(370)이 길이 방향으로 순차적으로 적층된 구조를 도시하고 있으나, 이에 제한되지 않는다. 전극 물질층(370)은 생략될 수 있으며, 몇몇 실시예에서는 제1 도전형 반도체(310) 및 제2 도전형 반도체(320)의 양 측면 중 적어도 어느 하나에 배치될 수도 있다. 이하에서는, 도 7의 발광 소자(300)를 예시하여 설명하기로 하며, 후술되는 발광 소자(300)에 관한 설명은 발광 소자(300)가 다른 구조를 더 포함하더라도 동일하게 적용될 수 있음은 자명하다.
제1 도전형 반도체(310)는 n형 반도체층일 수 있다. 일 예로, 발광 소자(300)가 청색 파장대의 광을 방출하는 경우, 제1 도전형 반도체(310)는 InxAlyGa1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료일 수 있다. 예를 들어, n형으로 도핑된 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 도전형 반도체(310)는 제1 도전성 도펀트가 도핑될 수 있으며, 일 예로 제1 도전성 도펀트는 Si, Ge, Sn 등일 수 있다. 제1 도전형 반도체(310)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 도전형 반도체(320)는 p형 반도체층일 수 있다. 일 예로, 발광 소자(300)가 청색 파장대의 광을 방출하는 경우, 제2 도전형 반도체(320)는 InxAlyGa1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료일 수 있다. 예를 들어, p형으로 도핑된 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 도전형 반도체(320)는 제2 도전성 도펀트가 도핑될 수 있으며, 일 예로 제2 도전성 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 제2 도전형 반도체(320)의 길이는 0.08㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
소자 활성층(330)은 제1 도전형 반도체(310) 및 제2 도전형 반도체(320) 사이에 배치되며, 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 소자 활성층(330)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)와 우물층(Well layer)가 서로 교번적으로 복수개 적층된 구조일 수도 있다. 소자 활성층(330)은 제1 도전형 반도체(310) 및 제2 도전형 반도체(320)를 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 소자 활성층(330)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlInGaN 등의 물질을 포함할 수 있으며, 특히, 소자 활성층(330)이 다중 양자 우물 구조로, 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlInGaN, 우물층은 GaN 또는 AlGaN 등과 같은 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 소자 활성층(330)은 밴드갭(Band gap) 에너지가 큰 종류 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 이에 따라, 소자 활성층(330)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 소자 활성층(330)의 길이는 0.05㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
소자 활성층(330)에서 방출되는 광은 발광 소자(300)의 길이방향 외부면 뿐만 아니다, 양 측면으로 방출될 수 있다. 즉, 소자 활성층(330)에서 방출되는 광은 일 방향으로 방향성이 제한되지 않는다.
전극 물질층(370)은 오믹(ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 전극 물질층(370)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극 물질층(370)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au) 및 은(Ag) 중에서 적어도 어느 하나를 포함할 수 있다. 전극 물질층(370)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있다. 다만, 이에 제한되는 것은 아니다.
절연성 물질막(380)은 반도체 코어의 외주면을 둘러싸도록 배치된다. 구체적으로, 절연성 물질막(380)은 제1 도전형 반도체(310), 제2 도전형 반도체(320), 소자 활성층(330) 및 전극 물질층(370)의 외부에 형성되고, 이들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연성 물질막(380)은 상기 부재들의 측면부를 둘러싸도록 형성되어, 발광 소자(300)의 길이방향의 양 단부, 예를 들어 제1 도전형 반도체(310) 및 전극 물질층(370)이 배치된 양 단부에는 형성되지 않을 수 있다. 다만, 이에 제한되지는 않는다.
도면에서는 절연성 물질막(380)은 길이방향으로 연장되어 제1 도전형 반도체(310)부터 전극 물질층(370)까지 커버할 수 있도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연성 물질막(380)은 제1 도전형 반도체(310), 소자 활성층(330) 및 제2 도전형 반도체(320)만 커버하거나, 전극 물질층(370) 외면의 일부만 커버하여 전극 물질층(370)의 일부 외면이 노출될 수도 있다.
절연성 물질막(380)의 두께는 0.5 ㎛ 내지 1.5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
절연성 물질막(380)은 제1 도전형 반도체(310), 제2 도전형 반도체(320), 소자 활성층(330) 및 전극 물질층(370)을 보호하는 기능을 수행할 수 있다. 절연성 물질막(380)은 절연피막(381)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라 소자 활성층(330)이 제1 전극(210) 또는 제2 전극(220)과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연성 물질막(380)은 소자 활성층(330)을 포함하여 발광 소자(300)의 외주면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
도 8은 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다. 도 9a 내지 도 9g는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 표시 영역의 화소들의 평면도들이다. 도 10a 내지 도 10g는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 Ⅱ-Ⅱ’의 단면도들이다.
이하에서는 도 8, 도 9a 내지 도 9g, 및 도 10a 내지 도 10g를 결부하여 일 실시예에 따른 표시 장치의 제조 방법을 상세히 설명한다. 도 10a 내지 도 10g에서는 설명의 편의를 위해 절연기판층(200)의 상부만을 도시하였다. 즉, 도 10a 내지 도 10g에서는 박막 트랜지스터들(120, 140), 저전위 보조 배선(161), 및 보조층(163)의 도시를 생략하였다.
첫 번째로, 도 9a와 도 10a를 참조하면, 절연기판층(200) 상에 제1 격벽(410)과 제2 격벽(420)을 형성하고, 제1 격벽(410)과 제2 격벽(420) 상에 제1 전극(210)들과 제2 전극(220)들을 형성하며, 제1 전극(210)들과 제2 전극(220)들 상에 제1 절연물층(510’)을 형성한다. (도 8의 S101)
구체적으로, 절연기판층(200) 상에 제1 격벽(410)과 제2 격벽(420)을 형성한다. 제1 격벽(410)과 제2 격벽(420)은 서로 이격될 수 있다. 제1 격벽(410)과 제2 격벽(420)은 폴리이미드(PI)와 같은 유기물로 형성될 수 있다. 제1 격벽(410)과 제2 격벽(420)은 마스크 공정으로 유기물을 패터닝함으로써 형성될 수 있다.
그리고 나서, 제1 격벽(410) 상에 제1 전극(210)들을 형성하고, 제2 격벽(420) 상에 제2 전극(220)들을 형성한다. 제1 전극(210)들 각각은 제1 반사층(211)과 제1 전극층(212)을 포함할 수 있으며, 제2 전극(220)들 각각은 제2 반사층(221)과 제2 전극층(222)을 포함할 수 있다. 제1 반사층(211)과 제2 반사층(221)은 은(Ag), 구리(Cu) 등과 같은 물질을 포함할 수 있다. 제1 전극층(212)과 제2 전극층(222)은 ITO, IZO, ITZO 등과 같은 투명도전층으로 이루어질 수 있다. 제1 반사층(211), 제2 반사층(221), 제1 전극층(212), 및 제2 전극층(222)은 마스크 공정으로 금속층을 패터닝함으로써 형성될 수 있다.
이때, 제1 전극(210)들은 단선되지 않고, 제1 방향(X축 방향)으로 길게 연장될 수 있다. 그러므로, 제1 서브 화소(PX1)의 제1 전극(210)은 그에 인접한 제2 서브 화소(PX2)의 제1 전극(210)에 연결되고, 제2 서브 화소(PX2)의 제1 전극(210)은 그에 인접한 제3 서브 화소(PX3)의 제1 전극(210)에 연결되며, 제3 서브 화소(PX3)의 제1 전극(210)은 그에 인접한 제1 서브 화소(PX1의 제1 전극(210)에 연결될 수 있다. 이로 인해, 제1 전극(210)들은 도 4와 같이 비표시 영역(NDA)의 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)에 연결될 수 있다. 따라서, 후술하는 발광 소자(300)들의 정렬 공정에서 제1 전극(210)들은 비표시 영역(NDA)의 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)을 통해 그라운드 전압을 인가 받을 수 있다.
그리고 나서, 제1 전극(210)들과 제2 전극(220)들을 덮는 제1 절연물층(510’)을 형성한다. 제1 절연물층(510’)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 절연물층(510’)은 후술하는 단계에서 발광 소자(300)를 정렬한 후 패터닝됨으로써 제1 절연층(510)으로 형성될 수 있다.
두 번째로, 도 9b와 도 10b를 참조하면, 제1 절연물층(510’) 상에 발광 소자(300)들을 포함하는 도포성 용액(S)을 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각에 도포한다. (도 8의 S102)
발광 소자(300)들은 도 9b 및 도 10b와 같이 도포성 용액(S) 내에는 무질서하게 랜덤으로 배치될 수 있다.
도포성 용액(S)을 도포하는 방법은 잉크젯 프린팅법(Inkjet printing), 잉크젯 주입법(Inkjet injection), 슬롯-다이 코팅법(Slot dye coating), 슬롯-다이 프린팅법(Slot dye printing) 등 다양한 공정을 이용해 수행될 수 있으며, 본 발명은 이에 한정되지 않는다.
세 번째로, 도 9c와 도 10c를 참조하면, 서로 인접한 제1 전극(210)과 제2 전극(220) 사이에 전기장(E)을 형성하여 발광 소자(300)들을 정렬한다. (도 8의 S103)
구체적으로, 제1 전극(210)들은 단선되지 않고, 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)과 연결되므로, 제1 전극(210)은 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)을 통해 그라운드 전압을 인가 받을 수 있다. 제2 전극(220)은 도 4와 같이 저전위 전압 라인(VSSL)에 연결되므로, 저전위 전압 라인(VSSL)을 통해 교류 전압을 인가 받을 수 있다. 제1 전극(210)에 그라운드 전압이 인가되고, 제2 전극(220)에 교류 전압이 인가되는 경우, 제1 전극(210)과 제2 전극(220) 사이에 전기장(E)이 형성된다. 이 경우, 발광 소자(300)들은 전기장(E)에 의해 유전영동힘(Dielectrophoretic Force)을 받음으로써 도 10c와 같이 제1 전극(210)과 제2 전극(220) 사이에서 제1 방향(X축 방향)으로 나란하게 정렬될 수 있다. 발광 소자(300)들의 정렬 방법에 대한 자세한 설명은 도 13을 결부하여 후술한다.
한편, 서로 인접한 제1 전극(210)과 제2 전극(220) 사이에 전기장(E)을 형성하여 발광 소자(300)들을 정렬한 후, 발광 소자(300)들을 포함하는 도포성 용액(S)을 건조할 수 있다. 도포성 용액(S)이 건조될 때, 도포성 용액(S)의 용액 분자가 전 영역에서 균일하게 휘발되지 않고 임의의 영역에서 먼저 휘발되는 경우, 도포성 용액(S) 내에서 동유체력(Hydrodynamic Force)이 발생할 수 있다. 이 경우, 동유체력에 의해 발광 소자(300)들의 위치를 이동시킬 수 있다. 따라서, 도포성 용액(S)의 건조 공정은 발광 소자(300)들의 정렬이 유지되는 상태에서 이루어지는 것이 바람직하다.
네 번째로, 도 9d와 도 10d를 참조하면, 발광 소자(300)들을 제1 전극(210)과 제2 전극(220) 사이에 정렬한 후, 도포성 용액(S)을 휘발시켜 제거한다. (도 8의 S104)
그리고 나서, 발광 소자(300)들 상에 제2 절연층(530)을 형성할 수 있다. 제2 절연층(530)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
다섯 번째로, 도 9e와 도 10e를 참조하면, 제1 전극(210)들과 발광 소자(300)들의 제1 도전형 반도체들을 연결하는 제1 연결 전극(261)들을 형성한다. (도 8의 S105)
구체적으로, 제1 절연물층(510’)을 부분적으로 식각하여 제1 절연층(510)을 형성한다. 제1 절연층(510)은 제1 전극(210)들의 제1 전극층(212)들과 제2 전극(220)들의 제2 전극층(222)들을 노출시키도록 형성될 수 있다.
그리고 나서, 제1 격벽(410)과 중첩하는 제1 절연층(510) 상에 제1 연결 전극(261)들을 형성한다. 제1 연결 전극(261)들 각각은 제1 절연층(510)에 의해 덮이지 않고 노출된 제1 전극(210)의 제1 전극층(212)과 접속될 수 있다. 또한, 제1 연결 전극(261)들 각각은 발광 소자(300)의 일 단에 접속될 수 있다. 이로 인해, 제1 연결 전극(261)들 각각은 발광 소자(300)의 일 단의 제1 도전형 반도체에 접속될 수 있다.
그리고 나서, 제1 연결 전극(261)들과 제2 절연층(530)을 덮는 제3 절연층(540)을 형성할 수 있다. 제3 절연층(540)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
여섯 번째로, 도 9f와 도 10f를 참조하면, 제2 전극(220)들과 발광 소자(300)들의 제2 도전형 반도체들을 연결하는 제2 연결 전극(262)들을 형성한다. (도 8의 S106)
구체적으로, 제2 격벽(420)과 중첩하는 제1 절연층(510) 상에 제2 연결 전극(262)들을 형성한다. 제2 연결 전극(262)들 각각은 제1 절연층(510)에 의해 덮이지 않고 노출된 제2 전극(220)의 제2 전극층(222)과 접속될 수 있다. 또한, 제2 연결 전극(262)들 각각은 발광 소자(300)의 타 단에 접속될 수 있다. 이로 인해, 제2 연결 전극(262)들 각각은 발광 소자(300)의 타 단의 제2 도전형 반도체에 접속될 수 있다.
그리고 나서, 제2 연결 전극(262)들과 제3 절연층(540)을 덮는 제4 절연층(550)을 형성할 수 있다. 제4 절연층(550)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
일곱 번째로, 도 9g와 도 10g를 참조하면, 서로 연결된 제1 전극(210)들을 단선한다. (도 8의 S107)
구체적으로, 도 9a 내지 도 9f와 도 10a 내지 도 10f의 제조 공정 중에는 유전영동 방식을 이용하여 제1 전극(210)과 제2 전극(220) 사이에 형성된 전기장에 의해 발광 소자(300)들을 정렬한다. 이를 위해, 제1 전극(210)들은 비표시 영역(NDA)에 형성된 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)에 연결되어 그라운드 전압을 공급받아야 한다. 그러므로, 제1 전극(210)들은 단선되지 않고 제1 방향(X축 방향)으로 길게 연장될 수 있다.
하지만, 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각의 제1 전극(210)은 제1 전극 컨택홀(CNTD)을 통해 박막 트랜지스터(120)에 전기적으로 연결되어 박막 트랜지스터(120)에 의해 소정의 구동 전압을 인가 받는다. 그러므로, 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)의 구동을 위해서는 제1 전극(210)들은 서로 연결되면 안된다. 이로 인해, 도 9a 내지 도 9f와 도 10a 내지 도 10f의 제조 공정을 완료한 후, 제1 전극(210)들이 제1 방향(X축 방향)으로 소정의 간격으로 이격되어 배치되도록 단선될 수 있다.
화소(PX)들 각각의 제1 서브 화소(PX1)의 제1 전극(210)은 그에 인접한 제2 서브 화소(PX2)의 제1 전극(210)과 단선되고, 제2 서브 화소(PX2)의 제1 전극(210)은 그에 인접한 제3 서브 화소(PX3)의 제1 전극(210)과 단선되며, 제3 서브 화소(PX3)의 제1 전극(210)은 그에 인접한 제1 서브 화소(PX1)의 제1 전극(210)과 단선될 수 있다. 또한, 제1 전극(210)들은 데이터 라인들(Dm, Dm+1, Dm+2, Dm+3)과 중첩되지 않도록 단선될 수 있다. 제1 전극(210)들은 레이저 공정에 의해 단선될 수 있다.
도 8에 도시된 실시예에 의하면, 표시 패널(10)의 제조 공정에서 제1 전극(210)과 제2 전극(220) 사이에 자기장을 형성함으로써, 발광 소자(300)들을 제1 전극(210)과 제2 전극(220) 사이에서 제1 방향(X축 방향)으로 정렬할 수 있다.
한편, 제1 전극(210)이 애노드 전극이고, 제2 전극(220)이 캐소드 전극인 경우, 발광 소자(300)의 제1 도전형 반도체(p)가 제1 전극(210)에 전기적으로 접속되고, 제2 도전형 반도체(n)가 제2 전극(220)에 전기적으로 접속되어야 발광 소자(300)에 전류가 흐를 수 있다. 즉, 발광 소자(300)는 제1 도전형 반도체(p)가 제1 전극(210)에 인접하게 배치되고, 제2 도전형 반도체(n)가 제2 전극(220)에 인접하게 배치되는 정방향 정렬의 경우에 발광할 수 있다. 발광 소자(300)는 제1 도전형 반도체(p)가 제2 전극(220)에 인접하게 배치되고, 제2 도전형 반도체(n)가 제1 전극(210)에 인접하게 배치되는 역방향 정렬의 경우에 발광할 수 없다.
하지만, 도 11과 같이 제2 전극(220)에 고주파수의 정현파를 갖는 교류 전압을 인가하는 경우, 일부 발광 소자(300)들, 예를 들어 제1, 제3, 제5, 제6, 및 제8 발광 소자들(LD1, LD3, LD5, LD6, LD8)이 정방향 정렬하고, 나머지 발광 소자(300)들, 예를 들어, 제2, 제4, 제7, 제9, 및 제10 발광 소자들(LD2, LD4, LD7, LD9, LD10)이 역방향 정렬한다. 이 경우, 도 12와 같이 제1, 제3, 제5, 제6, 및 제8 발광 소자들(LD1, LD3, LD5, LD6, LD8)만이 발광하고, 제2, 제4, 제7, 제9, 및 제10 발광 소자들(LD2, LD4, LD7, LD9, LD10)은 발광하지 못한다. 따라서, 서브 화소의 휘도가 낮아질 수 있다. 따라서, 발광 소자(300)의 정렬 정확도를 높일 수 있는 방법이 요구되고 있다.
이하에서는, 도 13을 결부하여, 정렬 정확도를 높일 수 있는 발광 소자(300)의 정렬 방법을 상세히 설명한다.
도 13은 일 실시예에 따른 발광 소자의 정렬 방법을 보여주는 흐름도이다. 도 13에는 도 8의 S103 단계에서 발광 소자(300)의 정렬 정확도를 높일 수 있는 방법이 나타나 있다.
도 13을 참조하면, 첫 번째로, 비대칭 파형을 갖는 제1 교류 전압을 제2 전극(220)에 인가하고, 그라운드 전압을 제1 전극(210)에 인가한다. (도 13의 S201)
도 17a, 및 도 19a 내지 도 19n과 같이 비대칭 파형을 갖는 제1 교류 전압을 제2 전극(220)에 인가하고, 그라운드 전압을 제1 전극(210)에 인가하는 경우, 발광 소자(300)들은 도 14와 같이 제1 전극(210)으로 편향되도록 배치될 수 있다. 비대칭 파형을 갖는 제1 교류 전압에 대한 자세한 설명은 도 17a 및 도 19a 내지 도 19n을 결부하여 후술한다.
발광 소자(300)들은 도 14와 같이 제1 전극(210)으로 편향되는 경우, 발광 소자(300)들의 제1 도전형 반도체(p)는 제1 전극 가지부(210B)와 중첩되나, 제2 도전형 반도체(n)는 제2 전극 가지부(220B)와 중첩되지 않을 수 있다. 또한, 발광 소자(300)들의 제1 도전형 반도체(p)가 제1 전극(210) 쪽으로 배치될 수 있다. 이하에서는, 발광 소자(300)들의 제1 도전형 반도체(p)가 제1 전극(210) 쪽으로 배치되는 것에 대하여 상세히 설명한다.
구체적으로, 발광 소자(300)가 도 15와 같이 p형으로 도핑된 GaN로 이루어진 제1 도전형 반도체(p)와 n형으로 도핑된 GaN으로 이루어진 제2 도전형 반도체(n)를 포함하는 경우, 정공이 풍부한 p형으로 도핑된 GaN의 정공은 n형으로 도핑된 GaN으로 이동하고, 전자가 풍부한 n형으로 도핑된 GaN의 전자는 p형으로 도핑된 GaN으로 이동한다. 이로 인해, p형으로 도핑된 GaN에서 n형으로 도핑된 GaN 방향으로 영구적인 쌍극자 모멘트(pemanent dipole moment)가 생성될 수 있다. 즉, 발광 소자(300)는 길이 방향으로 극성을 갖는 입자로 정의될 수 있다.
한편, 도 10c와 같이 제1 전극과 제2 전극 사이에 전기장이 형성된 경우, 제1 전극(210), 제2 전극(220), 및 도포성 용액(S)의 등가 회로도는 도 16과 같이 도시될 수 있다. 이 경우, 제2 전극(220)에 인가되는 교류 전압(V(t))은 수학식 1과 같이 정의될 수 있다.
수학식 1에서, V(t)는 제2 전극(220)에 인가되는 교류 전압, R은 도포성 용액(S)의 저항, i(t)는 도포성 용액(S)을 통해 흐르는 전류, q(t)는 제1 절연물층(510’)에 유도된 전하를 가리킨다. 수학식 1의 C1은 수학식 2와 같이 정의될 수 있다.
수학식 2에서, εd는 제1 절연물층(510’)의 상대 유전율(relative permittivity), εo는 진공에서의 유전율, d1은 제1 절연물층(510’)의 두께를 가리킨다.
수학식 1에서, i(t) = dq(t)/dt를 치환한 후 정리하면 수학식 3이 도출될 수 있다.
수학식 3으로부터 전기장을 계산하면 수학식 4가 도출될 수 있다.
도 17a에 도시된 비대칭 파형, 즉 톱니 형태의 파형을 수학식 4에 대입하여 도출된 전기장은 도 17b와 같이 톱니 형태의 파형과 상이한 파형을 가진다. 이 경우, 전기장은 도 17b와 같이 정극성의 면적과 부극성의 면적의 합이 0이 되지 않는 비대칭 전기장이 형성될 수 있다. 즉, 제1 교류 전압에 의해 생성되는 전기장은 도 17b와 같이 부극성이 우세한 비대칭 전기장일 수 있다. 도 17b에서는 제1 교류 전압에 의해 생성되는 전기장이 부극성이 우세한 비대칭 전기장인 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 즉, 제1 교류 전압에 의해 생성되는 전기장은 정극성에 우세한 비대칭 전기장일 수 있다.
비대칭 전기장은 도 15를 결부하여 설명한 발광 소자(300)의 영구적인 쌍극자 모멘트에 영향을 줄 수 있다. 그러므로, 비대칭 전기장에 의해, 발광 소자(300)들의 제1 도전형 반도체(p)가 제1 전극(210) 쪽으로 배치될 수 있다.
한편, 제1 교류 전압의 주파수는 1hz 내지 1khz일 수 있으며, 바람직하게는 10hz 내지 500hz일 수 있다. 제1 교류 전압의 주파수가 1khz를 넘는 경우 제1 교류 전압의 주기가 짧아지므로, 도 17a와 같이 비대칭 파형의 제1 교류 전압을 인가하더라도, 도 17b와 같이 비대칭 전기장이 형성되기 어렵다.
두 번째로, 대칭 파형을 갖는 제2 교류 전압을 제2 전극(220)에 인가하고, 그라운드 전압을 제1 전극(210)에 인가한다. (도 13의 S202)
비대칭 파형의 제1 교류 전압을 제2 전극(220)에 인가하는 경우, 도 14와 같이 발광 소자(300)들의 제1 도전형 반도체(p)들이 제1 전극(210) 쪽으로 배치될 수 있으나, 발광 소자(300)들이 제1 전극(210)으로 편향될 수 있다. 하지만, 이 경우, 발광 소자(300)들의 제2 도전형 반도체(n)들은 제2 전극 가지부(220B)와 이격되며, 이로 인해 후술하는 제2 연결 전극(262)들을 형성하는 공정에서 제2 연결 전극(262)들과 연결되지 않을 수 있다. 그러므로, 발광 소자(300)들의 제2 도전형 반도체(n)들을 제2 전극 가지부(220B)에 안정적으로 연결하기 위해서, 발광 소자(300)들을 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이의 중앙으로 정렬시킬 필요가 있다.
대칭 파형을 갖는 제2 교류 전압을 제2 전극(220)에 인가하는 경우, 제1 전극(210)과 제2 전극(220) 사이에 형성된 전기장은 정극성의 면적과 부극성의 면적의 합이 0이 되는 대칭 전기장일 수 있다. 이 경우, 발광 소자(300)들은 더 이상 제1 전극(210)으로 편향되지 않고, 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이의 중앙으로 정렬될 수 있다. 이로 인해, 발광 소자(300)들의 제2 도전형 반도체(n)들을 제2 전극 가지부(220B)에 전기적으로 연결될 수 있다.
한편, 제2 교류 전압의 주파수는 제1 교류 전압의 주파수보다 높은 것이 바람직하다. 예를 들어, 제2 교류 전압의 주파수는 1khz 내지 100khz일 수 있으며, 바람직하게는 10khz 내지 100khz일 수 있다. 제2 교류 전압의 주파수가 높아질수록 제1 전극(210)과 제2 전극(220) 사이에 형성된 전기장 역시 커지며, 이로 인해 발광 소자(300)들은 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이의 중앙에 안정적으로 정렬될 수 있다.
도 13에 도시된 실시예에 의하면, 비대칭 파형의 제1 교류 전압을 제2 전극(220)에 인가함으로써 비대칭 자기장을 형성할 수 있으므로, 발광 소자(300)들의 제1 도전형 반도체(p)들이 제1 전극(210) 쪽으로 배치되도록 발광 소자(300)들을 제1 전극(210)으로 편향 시킬 수 있다. 그리고 나서, 대칭 파형의 제2 교류 전압을 제2 전극(220)에 인가함으로써 대칭 자기장을 형성할 수 있으므로, 제1 전극(210)으로 편향된 발광 소자(300)들을 제1 전극 가지부(210B)와 제2 전극 가지부(220B) 사이의 중앙으로 정렬할 수 있다. 따라서, 발광 소자의 정렬 정확도를 높일 수 있다.
한편, 도 13에 도시된 실시예에서, 대칭 파형의 제2 교류 전압을 제2 전극(220)에 인가하는 단계(S202)는 생략될 수 있다. 이 경우, 도 14와 같이 발광 소자(300)들이 제1 전극(210)으로 편향될 수 있으나, 제1 전극(210)이 편향되는 만큼 제2 연결 전극(262)을 제1 전극 가지부(210B) 쪽으로 이동하여 형성하는 경우, 발광 소자(300)의 제2 도전형 반도체(n)가 제2 연결 전극(262)과 연결될 수 있다.
도 19a 내지 도 19n은 비대칭 파형의 제1 교류 전압의 예들을 보여주는 파형도들이다.
도 19a 내지 도 19n에서 x축은 시간을 나타내고, y축은 전압 레벨을 가리킨다. 도 19a 내지 도 19n에서는 제1 교류 전압이 최대 하이 레벨 전압(HV)을 갖고, 최소 로우 레벨 전압(LV)을 갖는 것을 예시하였다. 이때, 최대 하이 레벨 전압(HV)은 20V이고, 최소 하이 레벨 전압(LV)은 -20V일 수 있으나, 본 발명은 이에 한정되지 않는다.
도 19a 내지 도 19n과 같이 비대칭 파형의 제1 교류 전압은 제1 교류 전압의 정극성 영역의 전압 파형과 부극성 영역의 전압 파형이 좌우 비대칭인 파형을 가리킨다. 도 19a 내지 도 19n에서 제1 교류 전압의 정극성 영역은 제1 교류 전압이 0V 이상인 영역을 가리키고, 제1 교류 전압의 부극성 영역은 제1 교류 전압이 0V보다 낮은 영역을 가리킨다.
도 19a와 같이 제1 교류 전압은 1 주기(T11)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승하였다가 제1 직선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하는 파형을 가질 수 있다. 도 19a에 도시된 제1 교류 전압의 파형은 톱니 파형으로 일컬어질 수 있다.
도 19b와 같이 제1 교류 전압은 1 주기(T12)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 제2 직선 기울기를 갖고 상승하였다가 하이 레벨 전압(HV)에서 최소 하이 레벨 전압(LV)으로 바로 하강하는 파형을 가질 수 있다. 도 19b에 도시된 제1 교류 전압의 파형은 램프 파형으로 일컬어질 수 있다.
도 19c와 같이 제1 교류 전압은 1 주기(T13)의 제1 기간(T131)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승하였다가 제3 직선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하고, 제2 기간(T132)에서 최소 하이 레벨 전압(LV)을 유지하는 파형을 가질 수 있다.
도 19d와 같이 제1 교류 전압은 1 주기(T14)의 제1 기간(T141)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승하였다가 제4 직선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하고, 제2 기간(T132)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승하였다가 제4 직선 기울기의 절대 크기보다 작은 절대 크기의 제5 직선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하는 파형을 가질 수 있다. 이 경우, 제1 기간(T141)은 제2 기간(T142)보다 짧을 수 있다.
도 19e와 같이 제1 교류 전압은 1 주기(T15)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승하였다가 제1 곡선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하는 파형을 가질 수 있다. 제1 곡선 기울기의 절대 크기는 하이 레벨 전압(HV)에서 최소 하이 레벨 전압(LV)으로 갈수록 감소할 수 있다.
도 19f와 같이 제1 교류 전압은 1 주기(T16)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 제2 곡선 기울기를 갖고 상승하였다가 하이 레벨 전압(HV)에서 최소 하이 레벨 전압(LV)으로 바로 하강하는 파형을 가질 수 있다. 제2 곡선 기울기의 절대 크기는 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 갈수록 증가할 수 있다.
도 19g와 같이 제1 교류 전압은 1 주기(T17)의 제1 기간(T171)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승하였다가 제3 곡선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하고, 제2 기간(T172)에서 최소 하이 레벨 전압(LV)을 유지하는 파형을 가질 수 있다. 제3 곡선 기울기의 절대 크기는 하이 레벨 전압(HV)에서 최소 하이 레벨 전압(LV)으로 갈수록 감소할 수 있다.
도 19h와 같이 제1 교류 전압은 1 주기(T18)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승하였다가 제4 곡선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하는 파형을 가질 수 있다. 제4 곡선 기울기의 절대 크기는 하이 레벨 전압(HV)에서 최소 하이 레벨 전압(LV)으로 갈수록 커질 수 있다.
도 19i와 같이 제1 교류 전압은 1 주기(T19)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 제5 곡선 기울기를 갖고 상승하였다가 하이 레벨 전압(HV)에서 최소 하이 레벨 전압(LV)으로 바로 하강하는 파형을 가질 수 있다. 제5 곡선 기울기의 절대 크기는 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 갈수록 감소할 수 있다.
도 19j와 같이 제1 교류 전압은 1 주기(T31)의 제1 기간(T311)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승하였다가 제6 곡선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하고, 제2 기간(T322)에서 최소 하이 레벨 전압(LV)을 유지하는 파형을 가질 수 있다. 제6 곡선 기울기의 절대 크기는 하이 레벨 전압(HV)에서 최소 하이 레벨 전압(LV)으로 갈수록 커질 수 있다.
도 19k와 같이 제1 교류 전압은 1 주기(T32)의 제1 기간(T321)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승하였다가 제6 직선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하고, 제2 기간(T322)에서 최소 하이 레벨 전압(LV)에서 0V로 바로 상승하였다가 제6 직선 기울기의 절대 크기보다 작은 절대 크기의 제7 직선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하는 파형을 가질 수 있다. 이 경우, 제1 기간(T321)은 제2 기간(T322)보다 짧을 수 있다.
도 19l과 같이 제1 교류 전압은 1 주기(T33)의 제1 기간(T331)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승한 후 하이 레벨 전압(HV)을 유지하고, 제2 기간(T332)에서 제8 직선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하는 파형을 가질 수 있다.
도 19m과 같이 제1 교류 전압은 1 주기(T34)의 제1 기간(T341)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승한 후 하이 레벨 전압(HV)을 유지하고, 제2 기간(T342)에서 제7 곡선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하는 파형을 가질 수 있다. 제7 곡선 기울기의 절대 크기는 하이 레벨 전압(HV)에서 최소 하이 레벨 전압(LV)으로 갈수록 커질 수 있다.
도 19n과 같이 제1 교류 전압은 1 주기(T35)의 제1 기간(T351)에서 최소 하이 레벨 전압(LV)에서 하이 레벨 전압(HV)으로 바로 상승한 후 하이 레벨 전압(HV)을 유지하고, 제2 기간(T352)에서 제8 곡선 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하는 파형을 가질 수 있다. 제8 곡선 기울기의 절대 크기는 하이 레벨 전압(HV)에서 최소 하이 레벨 전압(LV)으로 갈수록 작아질 수 있다.
이상에서 살펴본 바와 같이, 비대칭 파형의 제1 교류 전압은 최소 하이 레벨 전압(HL)에서 최대 하이 전압 레벨(HV)으로 상승한 후 직선 또는 곡선의 기울기를 갖고 최소 하이 레벨 전압(LV)으로 하강하는 파형을 가질 수 있다. 또한, 또한, 비대칭 파형의 제1 교류 전압은 제1 교류 최소 하이 레벨 전압(HL)에서 최대 하이 전압 레벨(HV)으로 직선 또는 곡선의 기울기를 갖고 상승한 후 최소 하이 레벨 전압(LV)으로 하강하는 파형을 가질 수 있다. 이때, 최소 하이 레벨 전압(HL)에서 최대 하이 전압 레벨(HV)으로 상승한 후 유지하는 기간 또는 최소 하이 레벨 전압(LV)으로 하강한 후 유지하는 기간을 포함할 수 있다
일 실시예에 따른 비대칭 파형의 제1 교류 전압은 도 19a 내지 도 19n에 도시된 예들에 한정되지 않는다.
도 20a 내지 도 20c는 고주파수의 제2 교류 전압의 예들을 보여주는 파형도들이다.
도 20a 내지 도 20c에서 x축은 시간을 나타내고, y축은 전압 레벨을 가리킨다. 도 20a 내지 도 20c에서는 제1 교류 전압이 최대 하이 레벨 전압(HV)을 갖고, 최소 로우 레벨 전압(LV)을 갖는 것을 예시하였다. 이때, 최대 하이 레벨 전압(HV)은 20V이고, 최소 하이 레벨 전압(LV)은 -20V일 수 있으나, 본 발명은 이에 한정되지 않는다.
도 20a 내지 도 20c와 같이 대칭 파형의 제2 교류 전압은 제2 교류 전압의 정극성 영역의 전압 파형과 부극성 영역의 전압 파형이 좌우 대칭인 파형을 가리킨다. 도 20a 내지 도 20c에서 제2 교류 전압의 정극성 영역은 제2 교류 전압이 0V 이상인 영역을 가리키고, 제2 교류 전압의 부극성 영역은 제2 교류 전압이 0V보다 낮은 영역을 가리킨다.
제2 교류 전압은 도 20a와 같이 정현 파형(또는 사인 파형), 도 20b와 같이 삼각 파형, 도 20c와 같이 구형 파형을 가질 수 있다.
일 실시예에 따른 대칭 파형의 제2 교류 전압은 도 20a 내지 도 20c에 도시된 예들에 한정되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치 10: 표시 패널
20: 통합 구동 회로 21: 데이터 구동부
22: 타이밍 제어부 30: 스캔 구동부
40: 회로 보드 50: 전원 공급 회로
210: 제1 전극 210S: 제1 전극 줄기부
210B: 제1 전극 가지부 211: 제1 반사층
212: 제1 전극층 220: 제2 전극
220S: 제2 전극 줄기부 220B: 제2 전극 가지부
221: 제2 반사층 222: 제2 전극층
260: 연결 전극 261: 제1 연결 전극
300: 발광 소자 310: 제1 도전형 반도체
320: 제2 도전형 반도체 330: 소자 활성층
370: 전극 물질층 380: 절연성 물질막
262: 제2 연결 전극 410: 제1 격벽
420: 제2 격벽 510: 제1 절연층
530: 제2 절연층 540: 제3 절연층
550: 제4 절연층

Claims (20)

  1. 제1 전극에 그라운드 전압을 인가하고, 상기 제1 전극과 이격된 제2 전극에 제1 교류 전압을 인가하는 단계; 및
    상기 제1 전극에 그라운드 전압을 인가하고, 상기 제2 전극에 제2 교류 전압을 인가하는 단계를 포함하고,
    상기 제1 교류 전압은 비대칭 파형을 가지며, 상기 제2 교류 전압은 대칭 파형을 갖는 발광 소자의 정렬 방법.
  2. 제 1 항에 있어서,
    상기 제1 교류 전압의 정극성 영역의 전압 파형과 부극성 영역의 전압 파형은 좌우 비대칭인 발광 소자의 정렬 방법.
  3. 제 1 항에 있어서,
    상기 제1 교류 전압은 톱니 파형 또는 램프 파형을 갖는 발광 소자의 정렬 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제2 교류 전압의 정극성 영역의 전압 파형과 부극성 영역의 전압 파형은 좌우 대칭인 발광 소자의 정렬 방법.
  6. 제 1 항에 있어서,
    상기 제2 교류 전압은 정현 파형, 구형 파형, 또는 삼각 파형을 갖는 발광 소자의 정렬 방법.
  7. 제 1 항에 있어서,
    상기 제1 교류 전압의 주파수는 상기 제2 교류 전압의 주파수보다 낮은 발광 소자의 정렬 방법.
  8. 제 7 항에 있어서,
    상기 제1 교류 전압의 주파수는 1hz 내지 1khz인 발광 소자의 정렬 방법.
  9. 제 7 항에 있어서,
    상기 제2 교류 전압의 주파수는 1khz 내지 100khz인 발광 소자의 정렬 방법.
  10. 제 1 항에 있어서,
    상기 제1 전극에 그라운드 전압을 인가하고, 상기 제1 전극과 이격된 제2 전극에 제1 교류 전압을 인가하는 경우, 상기 제1 전극과 상기 제2 전극에 의해 형성된 전기장은 정극성 또는 부극성 중 어느 한 극성이 우세인 비대칭 전기장인 발광 소자의 정렬 방법.
  11. 제 1 항에 있어서,
    상기 제1 전극에 그라운드 전압을 인가하고, 상기 제2 전극에 제2 교류 전압을 인가하는 경우, 상기 제1 전극과 상기 제2 전극에 의해 형성된 전기장은 대칭 전기장인 발광 소자의 정렬 방법.
  12. 기판 상에 격벽들, 제1 전극, 및 제2 전극을 형성하는 단계;
    발광 소자들을 포함하는 도포성 용액을 서브 화소들에 도포하는 단계;
    상기 제1 전극과 상기 제2 전극 사이에 전기장을 형성하여 상기 발광 소자들을 정렬하는 단계;
    상기 도포성 용액을 휘발시켜 제거하는 단계;
    상기 제1 전극과 상기 발광 소자들의 일 단을 연결하는 제1 연결 전극들을 형성하는 단계; 및
    상기 제2 전극과 상기 발광 소자들의 타 단을 연결하는 제2 연결 전극들을 형성하는 단계를 포함하고,
    상기 제1 전극과 상기 제2 전극 사이에 전기장을 형성하여 상기 발광 소자들을 정렬하는 단계는,
    상기 제1 전극에 그라운드 전압을 인가하고, 상기 제2 전극에 비대칭 파형을 갖는 제1 교류 전압을 인가하는 단계; 및
    상기 제1 전극에 그라운드 전압을 인가하고, 상기 제2 전극에 제2 교류 전압을 인가하는 단계를 포함하며,
    상기 제2 교류 전압의 주파수는 상기 제1 교류 전압의 주파수보다 높은 표시 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제1 전극에 그라운드 전압을 인가하고, 상기 제2 전극에 제1 교류 전압을 인가하는 경우, 상기 발광 소자들이 상기 제1 전극으로 편향되는 표시 장치의 제조 방법.
  14. 제 12 항에 있어서,
    상기 발광 소자들 각각은,
    상기 발광 소자들 각각의 타 단에 배치된 제1 도전형 반도체; 및
    상기 발광 소자들 각각의 일 단에 배치된 제2 도전형 반도체를 포함하고,
    상기 제1 도전형 반도체가 상기 제2 전극에 가깝게 배치되고, 제2 도전형 반도체가 상기 제1 전극에 가깝게 배치되는 표시 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제1 도전형 반도체는 n형 반도체층이고, 상기 제2 도전형 반도체는 p형 반도체층인 표시 장치의 제조 방법.
  16. 삭제
  17. 제 12 항에 있어서,
    상기 제1 전극에 그라운드 전압을 인가하고, 상기 제2 전극에 제2 교류 전압을 인가하는 경우, 상기 발광 소자들이 상기 제1 전극과 상기 제2 전극 사이의 중앙에 정렬되는 표시 장치의 제조 방법.
  18. 제 12 항에 있어서,
    상기 제2 교류 전압은 대칭 파형을 갖는 표시 장치의 제조 방법.
  19. 삭제
  20. 제 12 항에 있어서,
    상기 제2 연결 전극들을 형성한 후에 상기 제1 전극을 단선하여 서브 화소들마다 제1 전극을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
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