KR20220005666A - 소자 정렬 챔버 및 이를 이용한 표시 장치의 제조 방법 - Google Patents

소자 정렬 챔버 및 이를 이용한 표시 장치의 제조 방법 Download PDF

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Abstract

본 발명은 소자 정렬 챔버 및 이를 이용한 표시 장치의 제조 방법에 관한 것이다. 일 실시예에 따른 소자 정렬 챔버는 챔버, 상기 챔버 내에 배치되는 스테이지, 상기 스테이지 상에 배치되며, 발광 소자가 정렬되는 액티브 영역 및 상기 액티브 영역을 둘러싸며 패드부를 포함하는 비액티브 영역을 포함하는 기판, 상기 스테이지 상에 배치되며, 상기 기판의 상기 패드부에 정렬 신호를 인가하는 프로브 유닛, 및 상기 기판의 상기 패드부와 상기 스테이지 사이에서 상기 패드부와 중첩하는 냉각 수로, 및 상기 챔버의 외부에 배치되며 상기 냉각 수로에 냉각수를 공급하는 냉각 공급부를 포함하는 냉각 유닛을 포함할 수 있다.

Description

소자 정렬 챔버 및 이를 이용한 표시 장치의 제조 방법{Element alignment chamber and method for manufacturing display device using the same.}
본 발명은 소자 정렬 챔버 및 이를 이용한 표시 장치의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 프로브 신호 인가 시 기판의 패드부에서 발생하는 열을 냉각시켜 번트(burnt) 불량을 방지할 수 있는 소자 정렬 챔버 및 이를 이용한 표시 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 소자 정렬 챔버는 챔버, 상기 챔버 내에 배치되는 스테이지, 상기 스테이지 상에 배치되며, 발광 소자가 정렬되는 액티브 영역 및 상기 액티브 영역을 둘러싸며 패드부를 포함하는 비액티브 영역을 포함하는 기판, 상기 스테이지 상에 배치되며, 상기 기판의 상기 패드부에 정렬 신호를 인가하는 프로브 유닛, 및 상기 기판의 상기 패드부와 상기 스테이지 사이에서 상기 패드부와 중첩하는 냉각 수로, 및 상기 챔버의 외부에 배치되며 상기 냉각 수로에 냉각수를 공급하는 냉각 공급부를 포함하는 냉각 유닛을 포함할 수 있다.
상기 냉각 수로는 상기 기판의 상기 패드부의 연장 방향과 나란하게 연장될 수 있다.
상기 냉각 수로는 상기 기판의 상기 패드부와 적어도 일부가 중첩할 수 있다.
상기 냉각 수로의 폭은 상기 기판의 상기 패드부의 폭보다 크거나 같을 수 있다.
상기 기판의 상기 패드부는 상기 냉각 수로와 완전히 중첩될 수 있다.
상기 프로브 유닛은 상기 스테이지 상에 배치된 프로브 지지대 및 상기 프로브 지지대의 일단에 배치된 프로브 패드를 포함하며, 상기 냉각 수로는 상기 프로브 패드의 연장 방향과 나란하게 연장될 수 있다.
상기 냉각 수로는 상기 프로브 패드와 적어도 일부가 중첩할 수 있다.
상기 스테이지는 상면에 상기 기판을 지지하는 복수의 근접 핀들을 포함하며, 상기 냉각 수로는 상기 복수의 근접 핀들 사이에 배치될 수 있다.
상기 챔버는 일면에 상기 냉각 수로가 관통하는 복수의 챔버 홀을 포함할 수 있다.
상기 스테이지는 상기 냉각 수로가 관통하는 복수의 스테이지 홀을 포함할 수 있다.
상기 냉각 공급부는 상기 챔버의 하부에 배치되고, 상기 복수의 챔버 홀은 상기 챔버의 하면에 배치되며 상기 복수의 스테이지 홀과 중첩할 수 있다.
상기 냉각 공급부는 제1 냉각 공급부와 제2 냉각 공급부, 및 상기 제1 냉각 공급부에 연결된 제1 냉각 수로와 상기 제2 냉각 공급부에 연결된 제2 냉각 수로를 포함하며, 상기 제1 냉각 수로 및 상기 제2 냉각 수로는 각각 상기 챔버 홀 및 상기 스테이지 홀을 관통하여 상기 기판의 상기 패드부와 점 접촉할 수 있다.
상기 냉각 공급부는 상기 챔버의 상부에 배치되고, 상기 복수의 챔버 홀은 상기 챔버의 양측면에 배치될 수 있다.
상기 냉각 유닛은 상기 냉각 공급부의 일측에 연결된 제1 냉각 수로와 타측에 연결된 제2 냉각 수로를 포함하며, 상기 제1 냉각 수로 및 상기 제2 냉각 수로는 각각 상기 챔버 홀을 통해 상기 챔버의 측면과 상면으로 연장될 수 있다.
또한, 일 실시예에 따른 표시 장치의 제조 방법은 기판을 준비하는 단계, 챔버, 상기 챔버 내에 배치되는 스테이지, 상기 스테이지 상에 배치되며, 발광 소자가 정렬되는 액티브 영역 및 상기 액티브 영역을 둘러싸며 패드부를 포함하는 비액티브 영역을 포함하는 기판, 상기 스테이지 상에 배치되며, 상기 기판의 상기 패드부에 정렬 신호를 인가하는 프로브 유닛, 및 상기 기판의 상기 패드부와 상기 스테이지 사이에서 상기 패드부와 중첩하여 접하는 냉각 수로, 및 상기 챔버의 외부에 배치되며 상기 냉각 수로에 냉각수를 공급하는 냉각 공급부를 포함하는 냉각 유닛을 포함하는 소자 정렬 챔버를 준비하는 단계, 상기 소자 정렬 챔버의 상기 스테이지 상에 상기 기판을 안착시키는 단계, 상기 냉각 유닛을 작동하고 상기 기판의 상기 패드부에 상기 프로브 유닛을 접촉하고 전기 신호를 인가하는 단계, 상기 기판 상에 발광 소자 잉크를 도포하여 발광 소자를 정렬하는 단계, 및 상기 기판 상에 복수의 절연층 및 복수의 전극을 형성하는 단계를 포함할 수 있다.
상기 스테이지는 복수의 근접 핀을 포함하며, 상기 기판은 상기 복수의 근접 핀에 의해 지지될 수 있다.
상기 냉각 유닛의 작동에 의해, 상기 냉각 공급부로부터 공급된 냉각수는 상기 냉각 수로를 순환하여 상기 기판의 상기 패드부를 냉각시킬 수 있다.
상기 기판을 준비하는 단계는, 상기 기판 상에 서로 나란하게 배열된 제1 뱅크 및 제2 뱅크를 형성하고, 상기 제1 뱅크와 중첩하는 제1 정렬 전극 및 상기 제2 뱅크와 중첩하는 제2 정렬 전극을 형성하며, 상기 제1 정렬 전극과 상기 제2 정렬 전극 상에 제1 절연층을 형성할 수 있다.
상기 프로브 유닛은 프로브 지지대 및 상기 프로브 지지대의 일단에 배치된 프로브 패드를 포함하며, 상기 프로브 패드가 상기 기판의 상기 패드부에 접촉하여 전기 신호를 인가하는 것에 의해, 상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에 전계를 생성할 수 있다.
상기 발광 소자를 정렬하는 단계는 상기 발광 소자가 상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에 생성된 전계에 의해 정렬되고, 상기 발광 소자를 정렬하는 단계 이후에 상기 발광 소자 잉크의 용매를 건조할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 소자 정렬 챔버에 의하면, 프로브 유닛과 접촉하는 기판의 패드부에서 온도의 상승을 방지함으로써 패드부에서 번트가 발생하는 것을 방지할 수 있다.
또한, 실시예들에 따른 표시 장치의 제조 방법에 의하면, 기판의 패드부에서 번트가 발생하는 것을 방지하여, 표시 장치의 생산성을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다.
도 4는 일 실시예에 따른 발광 소자를 개략적으로 나타낸 사시도이다.
도 5는 다른 실시예에 따른 발광 소자의 개략도이다.
도 6은 일 실시예에 따른 소자 정렬 챔버를 나타낸 사시도이다.
도 7은 일 실시예에 따른 소자 정렬 챔버를 제2 방향에서 바라본 측면도이다.
도 8은 일 실시예에 따른 소자 정렬 챔버를 제1 방향에서 바라본 측면도이다.
도 9는 일 실시예에 따른 소자 정렬 챔버의 스테이지를 나타낸 평면도이다.
도 10은 일 실시예에 따른 소자 정렬 챔버를 나타낸 평면도이다.
도 11 내지 도 14는 일 실시예에 따른 냉각 수로와 기판의 패드부의 다양한 구조들을 나타낸 평면도들이다.
도 15 및 도 16은 다른 실시예들에 따른 소자 정렬 챔버를 나타낸 측면도들이다.
도 17은 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 흐름도이다.
도 18은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타낸 단면도이다.
도 19는 일 실시예에 따른 소자 정렬 챔버를 나타낸 측면도이다.
도 20은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타낸 단면도이다.
도 21은 일 실시예에 따른 소자 정렬 챔버를 나타낸 측면도이다.
도 22 내지 도 24는 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타낸 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 2를 참조하면, 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(30)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(30)가 배치되지 않고, 발광 소자(30)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역(EMA)은 발광 소자(30)가 배치된 영역을 포함하여, 발광 소자(30)와 인접한 영역으로 발광 소자(30)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(30)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(30)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
발광 영역(EMA)은 전극(21, 22)들과 각각 중첩하며 발광 소자(30)의 일측과 타측에 접촉하는 접촉 전극(CNE1, CNE2)들이 배치될 수 있다. 접촉 전극(CNE1, CNE2)은 개구부(OP)들을 통해 전극(21, 22)들과 각각 연결될 수 있다. 이하, 구체적인 전극(21, 22)들 및 접촉 전극(CNE1, CNE2)들의 구조는 후술하기로 한다.
또한, 각 서브 화소(PXn)는 비발광 영역에 배치된 절단부 영역(CBA)을 포함할 수 있다. 절단부 영역(CBA)은 발광 영역(EMA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 절단부 영역(CBA)은 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 표시 장치(10)의 표시 영역(DPA)에는 복수의 발광 영역(EMA)과 절단부 영역(CBA)들이 배열될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 절단부 영역(CBA)들은 각각 제1 방향(DR1)으로 반복 배열되되, 발광 영역(EMA)과 절단부 영역(CBA)은 제2 방향(DR2)으로 교대 배열될 수 있다. 또한, 절단부 영역(CBA)들의 제1 방향(DR1)으로 이격된 간격은 발광 영역(EMA)의 제1 방향(DR1)으로 이격된 간격보다 작을 수 있다. 절단부 영역(CBA)들 및 발광 영역(EMA)들 사이에는 제2 뱅크(BNL2)가 배치되고, 이들 사이의 간격은 제2 뱅크(BNL2)의 폭에 따라 달라질 수 있다. 절단부 영역(CBA)에는 발광 소자(30)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(21, 22) 일부가 배치될 수 있다. 각 서브 화소(PXn)마다 배치되는 전극(21, 22)들은 절단부 영역(CBA)에서 서로 분리되어 배치될 수 있다.
도 3은 도 2의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다. 도 3은 도 2의 제1 서브 화소(PX1)에 배치된 발광 소자(30)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 2에 결부하여 도 3을 참조하면, 표시 장치(10)는 기판(11), 기판(11) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 발광 소자층을 구성할 수 있다.
구체적으로, 기판(11)은 절연 기판일 수 있다. 기판(11)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 기판(11)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.
차광층(BML)은 기판(11) 상에 배치될 수 있다. 차광층(BML)은 표시 장치(10)의 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 차광층(BML1)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터(T1)의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 예를 들어, 차광층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 차광층(BML)은 생략될 수 있다.
버퍼층(12)은 차광층(BML)을 포함하여 기판(11) 상에 전면적으로 배치될 수 있다. 버퍼층(12)은 투습에 취약한 기판(11)을 통해 침투하는 수분으로부터 화소(PX)의 제1 트랜지스터(T1)들을 보호하기 위해 기판(11) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(12)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(12)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
반도체층은 버퍼층(12) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 이들은 후술하는 제1 게이트 도전층의 게이트 전극(G1)등과 부분적으로 중첩하도록 배치될 수 있다.
한편 도면에서는 표시 장치(10)의 서브 화소(PXn)에 포함된 트랜지스터들 중 제1 트랜지스터(T1)만을 도시하고 있으나, 이에 제한되지 않는다. 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다. 예를 들어, 표시 장치(10)는 서브 화소(PXn)마다 제1 트랜지스터(T1)에 더하여 하나 이상의 트랜지스터들을 더 포함하여 2개 또는 3개의 트랜지스터들을 포함할 수도 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 각 액티브층(ACT1)은 복수의 도체화 영역(ACTa, ACTb) 및 이들 사이의 채널 영역(ACTc)을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT1)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다.
제1 게이트 절연층(13)은 반도체층 및 버퍼층(12)상에 배치된다. 제1 게이트 절연층(13)은 반도체층을 포함하여, 버퍼층(12) 상에 배치될 수 있다. 제1 게이트 절연층(13)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(13)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 게이트 도전층은 제1 게이트 절연층(13) 상에 배치된다. 제1 게이트 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)과 스토리지 커패시터의 제1 용량 전극(CSE1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역(ACTc)과 두께 방향으로 중첩하도록 배치될 수 있다. 제1 용량 전극(CSE1)은 후술하는 제2 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치될 수 있다. 일 실시예에서, 제1 용량 전극(CSE1)은 게이트 전극(G1)과 연결되어 일체화될 수 있다. 제1 용량 전극(CSE1)은 제2 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치되고 이들 사이에는 스토리지 커패시터가 형성될 수 있다.
제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연층(15)은 제1 게이트 도전층 상에 배치된다. 제1 층간 절연층(15)은 제1 게이트 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제1 층간 절연층(15)은 제1 게이트 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 제1 층간 절연층(15)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 데이터 도전층은 제1 층간 절연층(15) 상에 배치된다. 제1 데이터 도전층은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1), 데이터 라인(DTL), 및 제2 용량 전극(CSE2)을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제2 층간 절연층(17)과 제1 게이트 절연층(13)을 관통하는 컨택홀을 통해 액티브층(ACT1)의 도체화 영역(ACTa, ACTb)과 각각 접촉할 수 있다. 또한, 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 또 다른 컨택홀을 통해 차광층(BML)과 전기적으로 연결될 수 있다.
데이터 라인(DTL)은 표시 장치(10)에 포함된 다른 트랜지스터(미도시)에 데이터 신호를 인가할 수 있다. 도면에서는 도시되지 않았으나, 데이터 라인(DTL)은 다른 트랜지스터의 소스/드레인 전극과 연결되어 데이터 라인(DTL)에서 인가되는 신호를 전달할 수 있다.
제2 용량 전극(CSE2)은 제1 용량 전극(CSE1)과 두께 방향으로 중첩하도록 배치된다. 일 실시예에서, 제2 용량 전극(CSE2)은 제1 소스 전극(S1)과 일체화되어 연결될 수 있다.
제1 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 층간 절연층(17)은 제1 데이터 도전층 상에 배치된다. 제2 층간 절연층(17)은 제1 데이터 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제2 층간 절연층(17)은 제1 데이터 도전층을 덮으며 제1 데이터 도전층을 보호하는 기능을 수행할 수 있다. 제2 층간 절연층(17)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제2 데이터 도전층은 제2 층간 절연층(17) 상에 배치된다. 제2 데이터 도전층은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 정렬 전극(22)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 또한, 제2 전압 배선(VL2)은 표시 장치(10)의 제조 공정 중, 발광 소자(30)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수도 있다.
제1 도전 패턴(CDP)은 제2 층간 절연층(17)에 형성된 컨택홀을 통해 제2 용량 전극(CSE2)과 연결될 수 있다. 제2 용량 전극(CSE2)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 일체화될 수 있고, 제1 도전 패턴(CDP)은 제1 소스 전극(S1)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 정렬 전극(21)과도 접촉하며, 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 도전 패턴(CDP)을 통해 제1 정렬 전극(21)으로 전달할 수 있다. 한편, 도면에서는 제2 데이터 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제2 데이터 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)들을 포함할 수 있다.
제2 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 평탄화층(19)은 제2 데이터 도전층 상에 배치된다. 제1 평탄화층(19)은 유기 절연 물질, 예를 들어 폴리 이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제1 평탄화층(19) 상에는 복수의 제1 뱅크(BNL1)들, 복수의 전극(21, 22)들, 발광 소자(30), 복수의 접촉 전극(CNE1, CNE2)들 및 제2 뱅크(BNL2)가 배치된다. 또한, 제1 평탄화층(19) 상에는 복수의 절연층(PAS1, PAS2, PAS3, PAS4)들이 배치될 수 있다.
복수의 제1 뱅크(BNL1)들은 제1 평탄화층(19) 상에 직접 배치될 수 있다. 복수의 제1 뱅크(BNL1)들은 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되지 않으며 발광 영역(EMA) 내에 배치될 수 있다. 또한, 복수의 제1 뱅크(BNL1)들은 제1 방향(DR1)으로 서로 이격되어 배치되고, 이들 사이에 발광 소자(30)가 배치될 수 있다. 복수의 제1 뱅크(BNL1)들은 각 서브 화소(PXn)마다 배치되어 표시 장치(10)의 표시 영역(DPA)에서 선형의 패턴을 형성할 수 있다. 도면에서는 2개의 제1 뱅크(BNL1)들이 도시되어 있으나, 이에 제한되지 않는다. 전극(21, 22)의 수에 따라 더 많은 수의 제1 뱅크(BNL1)들이 배치될 수도 있다.
제1 뱅크(BNL1)는 제1 평탄화층(19)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(BNL1)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(30)에서 방출된 광은 제1 뱅크(BNL1) 상에 배치되는 전극(21, 22)에서 반사되어 제1 평탄화층(19)의 상부 방향으로 출사될 수 있다. 제1 뱅크(BNL1)는 발광 소자(30)가 배치되는 영역을 제공함과 동시에 발광 소자(30)에서 방출된 광을 상부 방향으로 반사시키는 반사격벽의 기능을 수행할 수도 있다. 제1 뱅크(BNL1)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 제1 뱅크(BNL1)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제1 뱅크(BNL1)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(21, 22)들은 제1 뱅크(BNL1)와 제1 평탄화층(19) 상에 배치된다. 복수의 전극(21, 22)은 제1 정렬 전극(21) 및 제2 정렬 전극(22)을 포함할 수 있다. 제1 정렬 전극(21) 및 제2 정렬 전극(22)은 제2 방향(DR2)으로 연장되고, 이들은 서로 제1 방향(DR1)으로 이격되도록 배치될 수 있다.
제1 정렬 전극(21)과 제2 정렬 전극(22)은 각각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 절단부 영역(CBA)에서 다른 전극(21, 22)들과 분리될 수 있다. 예를 들어, 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)의 발광 영역(EMA)들 사이에는 절단부 영역(CBA)이 배치되고, 제1 정렬 전극(21) 및 제2 정렬 전극(22)은 절단부 영역(CBA)에서 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)에 배치된 다른 제1 정렬 전극(21) 및 제2 정렬 전극(22)과 분리될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 전극(21, 22)들은 각 서브 화소(PXn) 마다 분리되지 않고 제2 방향(DR2)으로 이웃하는 서브 화소(PXn) 넘어 연장되어 배치되거나, 제1 정렬 전극(21) 또는 제2 정렬 전극(22) 중 어느 한 전극만 분리될 수도 있다.
제1 정렬 전극(21)은 제1 컨택홀(CT1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되고, 제2 정렬 전극(22)은 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 예를 들어, 제1 정렬 전극(21)은 제2 뱅크(BNL2)의 제1 방향(DR1)으로 연장된 부분에서 제1 평탄화층(19)을 관통하는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 정렬 전극(22)도 제2 뱅크(BNL2)의 제1 방향(DR1)으로 연장된 부분에서 제1 평탄화층(19)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 제1 컨택홀(CT1)과 제2 컨택홀(CT2)은 제2 뱅크(BNL2)와 중첩하지 않도록 제2 뱅크(BNL2)가 둘러싸는 발광 영역(EMA) 내에 배치될 수도 있다.
도면에서는 각 서브 화소(PXn)마다 하나의 제1 정렬 전극(21)과 제2 정렬 전극(22)이 배치된 것이 예시되어 있으나, 이에 제한되지 않고 각 서브 화소(PXn)마다 배치되는 제1 정렬 전극(21)과 제2 정렬 전극(22)의 수는 더 많을 수 있다. 또한, 각 서브 화소(PXn)에 배치된 제1 정렬 전극(21)과 제2 정렬 전극(22)은 반드시 일 방향으로 연장된 형상을 갖지 않을 수 있으며, 제1 정렬 전극(21)과 제2 정렬 전극(22)은 다양한 구조로 배치될 수 있다. 예를 들어, 제1 정렬 전극(21)과 제2 정렬 전극(22)은 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다.
제1 정렬 전극(21) 및 제2 정렬 전극(22)은 각각 제1 뱅크(BNL1)들 상에 직접 배치될 수 있다. 제1 정렬 전극(21)과 제2 정렬 전극(22)은 각각 제1 뱅크(BNL1)보다 큰 폭을 갖도록 형성될 수 있다. 예를 들어, 제1 정렬 전극(21)과 제2 정렬 전극(22)은 각각 제1 뱅크(BNL1)의 외면을 덮도록 배치될 수 있다. 제1 뱅크(BNL1)의 측면 상에는 제1 정렬 전극(21)과 제2 정렬 전극(22)이 각각 배치되고, 제1 정렬 전극(21)과 제2 정렬 전극(22) 사이의 간격은 제1 뱅크(BNL1) 사이의 간격보다 좁을 수 있다. 또한, 제1 정렬 전극(21)과 제2 정렬 전극(22)은 적어도 일부 영역이 제1 평탄화층(19) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라 각 전극(21, 22)들은 그 폭이 제1 뱅크(BNL1)보다 작을 수도 있다. 다만, 각 전극(21, 22)들은 적어도 제1 뱅크(BNL1)의 일 측면은 덮도록 배치되어 발광 소자(30)에서 방출된 광을 반사시킬 수 있다.
각 전극(21, 22)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 각 전극(21, 22)은 발광 소자(30)에서 방출되어 제1 뱅크(BNL1)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(21, 22)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(21, 22)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(21, 22)은 ITO/은(Ag)/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
한편, 복수의 전극(21, 22)들은 발광 소자(30)들과 전기적으로 연결되고, 발광 소자(30)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 복수의 전극(21, 22)들은 접촉 전극(CNE1, CNE2)을 통해 발광 소자(30)와 전기적으로 연결되고, 전극(21, 22)들로 인가된 전기 신호를 접촉 전극(CNE1, CNE2)을 통해 발광 소자(30)에 전달할 수 있다.
제1 정렬 전극(21)과 제2 정렬 전극(22) 중 어느 하나는 발광 소자(30)의 애노드(Anode) 전극과 전기적으로 연결되고, 다른 하나는 발광 소자(30)의 캐소드(Cathode) 전극과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
또한, 각 전극(21, 22)은 발광 소자(30)를 정렬하기 위해 서브 화소(PXn) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(30)는 제1 정렬 전극(21)과 제2 정렬 전극(22) 상에 형성된 전기장에 의해 제1 정렬 전극(21)과 제2 정렬 전극(22) 사이에 배치될 수 있다. 표시 장치(10)의 발광 소자(30)는 잉크젯 프린팅 공정을 통해 전극(21, 22)들 상에 분사될 수 있다. 전극(21, 22) 상에 발광 소자(30)를 포함하는 잉크가 분사되면, 전극(21, 22)에 정렬 신호를 인가하여 전기장을 생성한다. 잉크 내에 분산된 발광 소자(30)는 전극(21, 22) 상에 생성된 전기장에 의해 유전영동 힘을 받아 전극(21, 22) 상에 정렬될 수 있다.
제1 절연층(PAS1)은 제1 평탄화층(19) 상에 배치된다. 제1 절연층(PAS1)은 제1 뱅크(BNL1)들, 및 제1 정렬 전극(21)과 제2 정렬 전극(22)들을 덮도록 배치될 수 있다. 제1 절연층(PAS1)은 제1 정렬 전극(21)과 제2 정렬 전극(22)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1) 상에 배치되는 발광 소자(30)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
일 실시예에서, 제1 절연층(PAS1)은 제1 정렬 전극(21)과 제2 정렬 전극(22)을 부분적으로 노출하는 개구부(OP)를 포함할 수 있다. 각 개구부(OP)는 각 전극(21, 22)들 중 제1 뱅크(BNL1)의 상면에 배치된 부분을 일부 노출시킬 수 있다. 접촉 전극(CNE1, CNE2) 중 일부는 개구부(OP)를 통해 노출된 각 전극(21, 22)과 접촉할 수 있다.
제1 절연층(PAS1)은 제1 정렬 전극(21)과 제2 정렬 전극(22) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 예를 들어, 제1 절연층(PAS1)은 제1 정렬 전극(21)과 제2 정렬 전극(22)을 덮도록 배치됨에 따라 그 하부에 배치된 전극(21, 22)의 형상에 따라 그 상면이 단차질 수 있다. 다만, 이에 제한되지 않는다.
제2 뱅크(BNL2)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제2 뱅크(BNL2)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제2 뱅크(BNL2)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다.
또한, 제2 뱅크(BNL2)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 절단부 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제1 정렬 전극(21)과 제2 정렬 전극(22)은 제2 방향(DR2)으로 연장되어 제2 뱅크(BNL2)의 제1 방향(DR1)으로 연장된 부분을 가로질러 배치될 수 있다. 제2 뱅크(BNL2)의 제2 방향(DR2)으로 연장된 부분은 발광 영역(EMA) 사이에 배치된 부분은 절단부 영역(CBA) 사이에 배치된 부분보다 큰 폭을 가질 수 있다. 이에 따라, 절단부 영역(CBA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 작을 수 있다.
제2 뱅크(BNL2)는 제1 뱅크(BNL1)보다 더 큰 높이를 갖도록 형성될 수 있다. 제2 뱅크(BNL2)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하여 다른 서브 화소(PXn)마다 다른 발광 소자(30)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 제2 뱅크(BNL2)는 제1 뱅크(BNL1)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(30)는 제1 절연층(PAS1) 상에 배치될 수 있다. 복수의 발광 소자(30)들은 각 전극(21, 22)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(21, 22)들이 연장된 방향과 발광 소자(30)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)는 각 전극(21, 22)들이 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
각 서브 화소(PXn)에 배치된 발광 소자(30)들은 서로 다른 물질을 포함하는 발광층(도 4의 '36')을 포함하여 서로 다른 파장대의 광을 외부로 방출할 수 있다. 이에 따라 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에서는 각각 제1 색, 제2 색 및 제3 색의 광이 출사될 수 있다. 다만, 이에 제한되지 않으며, 각 서브 화소(PXn)들은 동일한 종류의 발광 소자(30)를 포함하여 실질적으로 동일한 색의 광을 방출할 수도 있다.
발광 소자(30)는 제1 뱅크(BNL1)들 사이에서 양 단부가 각 전극(21, 22) 상에 배치될 수 있다. 발광 소자(30)의 연장된 길이는 제1 정렬 전극(21)과 제2 정렬 전극(22) 사이의 간격보다 길고, 발광 소자(30)의 양 단부가 각각 제1 정렬 전극(21)과 제2 정렬 전극(22) 상에 배치될 수 있다. 예를 들어, 발광 소자(30)는 일 단부가 제1 정렬 전극(21) 상에 놓이고, 타 단부가 제2 정렬 전극(22) 상에 놓이도록 배치될 수 있다.
발광 소자(30)는 기판(11) 또는 제1 평탄화층(19)의 상면과 나란한 방향으로 복수의 층들이 배치될 수 있다. 발광 소자(30)는 연장된 일 방향이 제1 평탄화층(19)의 상면과 평행하도록 배치되고, 발광 소자(30)에 포함된 복수의 반도체층들은 제1 평탄화층(19)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)가 다른 구조를 갖는 경우 복수의 반도체층들은 제1 평탄화층(19)의 상면에 수직한 방향으로 배치될 수도 있다.
발광 소자(30)의 양 단부는 각각 접촉 전극(CNE1, CNE2)들과 접촉할 수 있다. 예를 들어, 발광 소자(30)는 연장된 일 방향측 단부면에는 절연막(도 4의 '38')이 형성되지 않고 반도체층 일부가 노출될 수 있고, 상기 노출된 반도체층은 접촉 전극(CNE1, CNE2)과 접촉할 수 있다. 다만, 이에 제한되지 않고 발광 소자(30)는 절연막(38) 중 적어도 일부 영역이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(CNE1, CNE2)과 직접 접촉할 수도 있다.
제2 절연층(PAS2)은 발광 소자(30) 상에 부분적으로 배치될 수 있다. 예를 들어, 제2 절연층(PAS2)은 발광 소자(30)를 감싸면서 발광 소자(30)의 양 단부가 노출되도록 발광 소자(30)의 길이보다 작은 폭을 갖고 발광 소자(30) 상에 배치될 수 있다. 제2 절연층(PAS2)은 표시 장치(10)의 제조 공정 중 발광 소자(30), 전극(21, 22)들 및 제1 절연층(PAS1)을 덮도록 배치된 뒤 발광 소자(30)의 양 단부를 노출하도록 제거될 수 있다. 제2 절연층(PAS2)은 평면상 제1 절연층(PAS1) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(30)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(30)를 고정시킬 수 있다.
제2 절연층(PAS2) 상에는 복수의 접촉 전극(CNE1, CNE2)들과 제3 절연층(PAS3)이 배치될 수 있다.
복수의 접촉 전극(CNE1, CNE2)들은 일 방향으로 연장된 형상을 갖고 각 전극(21, 22) 상에 배치될 수 있다. 접촉 전극(CNE1, CNE2)은 제1 정렬 전극(21) 상에 배치된 제1 접촉 전극(CNE1)과 제2 정렬 전극(22) 상에 배치된 제2 접촉 전극(CNE2)을 포함할 수 있다. 각 접촉 전극(CNE1, CNE2)들은 서로 이격되고 서로 대향하며 배치될 수 있다. 예를 들어, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 정렬 전극(21)과 제2 정렬 전극(22) 상에 배치되어 서로 제1 방향(DR1)으로 이격될 수 있다. 각 접촉 전극(CNE1, CNE2)들은 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 스트라이프형 패턴을 형성할 수 있다.
복수의 접촉 전극(CNE1, CNE2)들은 각각 발광 소자(30)와 접촉할 수 있다. 제1 접촉 전극(CNE1)은 발광 소자(30)들의 일 단부와 접촉하고, 제2 접촉 전극(CNE2)은 발광 소자(30)의 타 단부와 접촉할 수 있다. 발광 소자(30)는 연장된 방향의 양 단부면에서 반도체층이 노출되고, 각 접촉 전극(CNE1, CNE2)들은 발광 소자(30)의 반도체층과 접촉하여 이와 전기적으로 연결될 수 있다. 접촉 전극(CNE1, CNE2)들은 발광 소자(30)의 양 단부와 접촉하는 일 측이 제2 절연층(PAS2) 상에 배치될 수 있다. 또한, 제1 접촉 전극(CNE1)은 제1 정렬 전극(21)의 상면 일부를 노출하는 개구부(OP)를 통해 제1 정렬 전극(21)과 접촉하고, 제2 접촉 전극(CNE2)은 제2 정렬 전극(22)의 상면 일부를 노출하는 개구부(OP)를 통해 제2 정렬 전극(22)과 접촉할 수 있다.
각 접촉 전극(CNE1, CNE2)들은 일 방향으로 측정된 폭이 각각 전극(21, 22)들의 상기 일 방향으로 측정된 폭보다 작을 수 있다. 접촉 전극(CNE1, CNE2)들은 각각 발광 소자(30)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 정렬 전극(21)과 제2 정렬 전극(22)의 상면 일부를 덮도록 배치될 수 있다. 다만, 이에 제한되지 않고 접촉 전극(CNE1, CNE2)들은 그 폭이 전극(21, 22)보다 크게 형성되어 전극(21, 22)의 양 측변들을 덮을 수도 있다.
접촉 전극(CNE1, CNE2)은 투명성 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 발광 소자(30)에서 방출된 광은 접촉 전극(CNE1, CNE2)을 투과하여 전극(21, 22)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
도면에서는 하나의 서브 화소(PXn)에 2개의 접촉 전극(CNE1, CNE2)들이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 각 접촉 전극(CNE1, CNE2)들의 개수는 각 서브 화소(PXn)마다 배치되는 전극(21, 22)의 개수에 따라 달라질 수 있다.
제3 절연층(PAS3)은 제1 접촉 전극(CNE1)을 덮도록 배치된다. 제3 절연층(PAS3)은 제1 접촉 전극(CNE1)을 포함하여 제2 절연층(PAS2)을 기준으로 제1 접촉 전극(CNE1)이 배치된 일 측을 덮도록 배치될 수 있다. 예를 들어, 제3 절연층(PAS3)은 제1 접촉 전극(CNE1)과 제1 정렬 전극(21) 상에 배치된 제1 절연층(PAS1)들을 덮도록 배치될 수 있다. 이러한 배치는 제3 절연층(PAS3)을 이루는 절연 물질층이 발광 영역(EMA)에 전면적으로 배치된 후, 제2 접촉 전극(CNE2)을 형성하기 위해 상기 절연 물질층을 일부 제거하는 공정에 의해 형성된 것일 수 있다. 상기 공정에서 제3 절연층(PAS3)을 이루는 절연 물질층은 제2 절연층(PAS2)을 이루는 절연 물질층과 함께 제거될 수 있고, 제3 절연층(PAS3)의 일 측은 제2 절연층(PAS2)의 일 측과 상호 정렬될 수 있다. 제2 접촉 전극(CNE2)은 일 측이 제3 절연층(PAS3) 상에 배치되며, 이를 사이에 두고 제1 접촉 전극(CNE1)과 상호 절연될 수 있다.
제4 절연층(PAS4)은 기판(11)의 표시 영역(DPA)에 전면적으로 배치될 수 있다. 제4 절연층(PAS4)은 기판(11) 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다. 다만, 제4 절연층(PAS4)은 생략될 수도 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2), 제3 절연층(PAS3) 및 제4 절연층(PAS4) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예를 들어, 제1 절연층(PAS1), 제2 절연층(PAS2), 제3 절연층(PAS3) 및 제4 절연층(PAS4)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 4는 일 실시예에 따른 발광 소자를 개략적으로 나타낸 사시도이다.
도 4를 참조하면, 발광 소자(30)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(30)는 마이크로 미터(Micro-meter) 또는 나노 미터(Nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극(도 3의 21, 22)들 사이에 특정 방향으로 전기장을 형성하면 극성이 형성되는 상기 두 전극(도 3의 21, 22)들 사이에 정렬될 수 있다. 발광 소자(30)는 두 전극(도 3의 21, 22)들 상에 형성된 전기장에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(30)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(30)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(30)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(30)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(30)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 4에 도시된 바와 같이, 발광 소자(30)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 발광 소자(30)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn(1-x-y)N(여기서, 0≤x≤1,0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 발광 소자(30)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn(1-x-y)N(여기서, 0≤x≤1,0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예를 들어, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(30)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
도 5는 다른 실시예에 따른 발광 소자의 개략도이다.
도 5를 참조하면, 다른 실시예에 따른 발광 소자(30')는 제1 반도체층(31’)과 발광층(36’) 사이에 배치된 제3 반도체층(33’), 발광층(36’)과 제2 반도체층(32’) 사이에 배치된 제4 반도체층(34’) 및 제5 반도체층(35’)을 더 포함할 수 있다. 도 5의 발광 소자(30’)는 복수의 반도체층(33’, 34’, 35’) 및 전극층(37a', 37b')이 더 배치되고, 발광층(36’)이 다른 원소를 함유하는 점에서 도 4의 실시예와 차이가 있다. 이하에서는 중복되는 설명은 생략하고 차이점을 중심으로 서술하기로 한다.
도 4의 발광 소자(30)는 발광층(36)이 질소(N)를 포함하여 청색(Blue) 또는 녹색(Green)의 광을 방출할 수 있다. 반면에, 도 5의 발광 소자(30’)는 발광층(36’) 및 다른 반도체층들이 각각 적어도 인(P)을 포함하는 반도체일 수 있다. 일 실시예에 따른 발광 소자(30’)는 중심 파장 대역이 620nm 내지 750nm의 범위를 갖는 적색(Red)의 광을 방출할 수 있다. 다만, 적색광의 중심 파장대역이 상술한 범위에 제한되는 것은 아니며, 본 기술분야에서 적색으로 인식될 수 있는 파장 범위를 모두 포함하는 것으로 이해되어야 한다.
구체적으로, 제1 반도체층(31’)은 n형 반도체층으로 InxAlyGa(1-x-y)P(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 제1 반도체층(31’)은 n형으로 도핑된 InAlGaP, GaP, AlGaP, InGaP, AlP 및 InP 중에서 어느 하나 이상일 수 있다. 예를 들어, 제1 반도체층(31’)은 n형 Si로 도핑된 n-AlGaInP일 수 있다.
제2 반도체층(32’)은 p형 반도체층으로 InxAlyGa(1-x-y)P(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 제2 반도체층(32’)은 p형으로 도핑된 InAlGaP, GaP, AlGaNP, InGaP, AlP 및 InP 중에서 어느 하나 이상일 수 있다. 예를 들어, 제2 반도체층(32’)은 p형 Mg로 도핑된 p-GaP일 수 있다.
발광층(36’)은 제1 반도체층(31’)과 제2 반도체층(32’) 사이에 배치될 수 있다. 발광층(36’)은 단일 또는 다중 양자 우물 구조의 물질을 포함하여 특정 파장대의 광을 방출할 수 있다. 발광층(36’)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaP 또는 AlInGaP, 우물층은 GaP 또는 AlInP 등과 같은 물질을 포함할 수 있다. 예를 들어, 발광층(36’)은 양자층으로 AlGaInP를, 우물층으로 AlInP를 포함하여 620nm 내지 750nm의 중심 파장대역을 갖는 적색광을 방출할 수 있다.
도 5의 발광 소자(30’)는 발광층(36’)과 인접하여 배치되는 클래드층(Clad layer)을 포함할 수 있다. 도면에 도시된 바와 같이, 발광층(36’)의 상하에서 제1 반도체층(31’) 및 제2 반도체층(32’) 사이에 배치된 제3 반도체층(33’)과 제4 반도체층(34’)은 클래드층일 수 있다.
제3 반도체층(33’)은 제1 반도체층(31’)과 발광층(36’) 사이에 배치될 수 있다. 제3 반도체층(33’)은 제1 반도체층(31’)과 같이 n형 반도체일 수 있으며, 제3 반도체층(33’)은 InxAlyGa(1-x-y)P(여기서, 0≤x≤1,0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31’)은 n-AlGaInP이고, 제3 반도체층(33’)은 n-AlInP일 수 있다. 다만, 이에 제한되는 것은 아니다.
제4 반도체층(34’)은 발광층(36’)과 제2 반도체층(32’) 사이에 배치될 수 있다. 제4 반도체층(34’)은 제2 반도체층(32’)과 같이 n형 반도체일 수 있으며, 제4 반도체층(34’)은 InxAlyGa(1-x-y)P(여기서, 0≤x≤1,0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32’)은 p-GaP이고, 제4 반도체층(34’)은 p-AlInP 일 수 있다.
제5 반도체층(35’)은 제4 반도체층(34’)과 제2 반도체층(32’) 사이에 배치될 수 있다. 제5 반도체층(35’)은 제2 반도체층(32’) 및 제4 반도체층(34’)과 같이 p형으로 도핑된 반도체일 수 있다. 몇몇 실시예에서, 제5 반도체층(35’)은 제4 반도체층(34’)과 제2 반도체층(32’) 사이의 격자 상수(Lattice constant) 차이를 줄여주는 기능을 수행할 수 있다. 제5 반도체층(35’)은 TSBR(Tensile strain barrier reducing)층일 수 있다. 예를 들어, 제5 반도체층(35’)은 p-GaInP, p-AlInP, p-AlGaInP 등을 포함할 수 있으나, 이에 제한되지 않는다. 또한, 제3 반도체층(33’), 제4 반도체층(34') 및 제5 반도체층(35')의 길이는 0.08㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제1 전극층(37a')과 제2 전극층(37b')은 각각 제1 반도체층(31’) 및 제2 반도체층(32’) 상에 배치될 수 있다. 제1 전극층(37a’)은 제1 반도체층(31’)의 하면에 배치되고, 제2 전극층(37b’)은 제2 반도체층(32’)의 상면에 배치될 수 있다. 다만, 이에 제한되지 않고, 제1 전극층(37a’) 및 제2 전극층(37b’) 중 적어도 어느 하나는 생략될 수 있다. 예를 들어 발광 소자(30’)는 제1 반도체층(31’) 하면에 제1 전극층(37a’)이 배치되지 않고, 제2 반도체층(32’) 상면에 하나의 제2 전극층(37b’)만이 배치될 수도 있다.
한편, 다시 도 3을 참조하면, 전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(30)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 4에서는 발광 소자(30)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(30)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(30)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(30)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(37)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(30)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(30)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(30)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(30)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라 발광층(36)이 발광 소자(30)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광층(36)을 포함하여 발광 소자(30)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(30)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(30)가 잉크 내에서 인접한 다른 발광 소자(30)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다. 예를 들어, 절연막(38)은 스테아릭 산(Stearic acid), 2,3-나프탈렌 디카르복실산(2,3-Naphthalene dicarboxylic acid) 등과 같은 물질로 외면이 표면처리될 수 있다.
발광 소자(30)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(30)의 직경은 30nm 내지 700nm의 범위를 갖고, 발광 소자(30)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(30)들은 발광층(36)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(30)의 직경은 500nm 내외의 범위를 가질 수 있다.
발광 소자(30)는 그 형상 및 재료가 도 4 및 도 5에 제한되지 않는다. 몇몇 실시예에서, 발광 소자(30)는 더 많은 수의 층들을 포함하거나, 다른 형상을 가질 수도 있다.
전술한 발광 소자(30)는 잉크젯과 같은 용액 공정으로 기판 상에 도포되고, 인가된 전계에 의해 전극들 상에 정렬하게 된다. 전계를 인가하기 위해 기판의 패드부에 프로브 장치를 접촉시키고 있으나, 프로브 장치가 접촉되는 패드부에서 고열이 발생하여 번트(burnt)가 발생될 수 있다. 이하, 하기에서는 기판의 패드부에서 프로브 장치가 접촉되어 전계 인가하는 과정에서 번트가 발생하는 것을 방지할 수 있는 소자 정렬 챔버에 대해 설명하기로 한다.
도 6은 일 실시예에 따른 소자 정렬 챔버를 나타낸 사시도이다. 도 7은 일 실시예에 따른 소자 정렬 챔버를 제2 방향에서 바라본 측면도이다. 도 8은 일 실시예에 따른 소자 정렬 챔버를 제1 방향에서 바라본 측면도이다. 도 9는 일 실시예에 따른 소자 정렬 챔버의 스테이지를 나타낸 평면도이다. 도 10은 일 실시예에 따른 소자 정렬 챔버를 나타낸 평면도이다. 도 11 내지 도 14는 일 실시예에 따른 냉각 수로와 기판의 패드부의 다양한 구조들을 나타낸 평면도들이다.
도면에서 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)이 정의되어 있다. 제1 방향(D1)과 제2 방향(D2)은 일 평면 상에 위치하며 서로 직교하는 방향이고, 제3 방향(D3)은 제1 방향(D1)과 제2 방향(D2)에 각각 수직한 방향이다.
도 6, 도 7 및 도 8은 일 실시예에 따른 소자 정렬 챔버(100)의 구성을 설명하기 위한 예시적인 도면이며, 소자 정렬 챔버(100)의 구조 및 배치가 도 6, 도 7 및 도 8에 제한되는 것은 아니다. 소자 정렬 챔버(100)는 더 많은 부재들을 포함할 수 있고, 도 6, 도 7 및 도 8과 다른 구조로 이루어질 수도 있다.
도 6, 도 7 및 도 8을 참조하면, 일 실시예에 따른 소자 정렬 챔버(100)는 챔버(120), 챔버(120) 내에 배치되는 스테이지(140), 스테이지(140) 상에 배치된 기판(200), 스테이지(140) 상에 배치된 프로브 유닛(300), 및 냉각 유닛(400)을 포함할 수 있다. 소자 정렬 챔버(100)는 전술한 발광 소자를 정렬시킬 수 있다.
챔버(120)는 스테이지(140), 기판(200), 프로브 유닛(300) 및 냉각 유닛(400)의 일부를 내부에 배치하여 온도, 압력 등의 공정 조건을 조절하는 환경을 제공하는 역할을 한다. 일 실시예에서 챔버(120)는 발광 소자의 정렬 및 건조 등의 공정을 위해 상온에서 약 150도까지의 온도 조건을 조절할 수 있다. 챔버(120)는 제1 방향(D1)으로 연장되는 가로 길이, 제2 방향(D2)으로 연장되는 세로 길이, 및 제3 방향(D3)으로 연장되는 수직 길이를 가지는 함체 형상으로 이루어질 수 있다. 예를 들어, 챔버(120)는 대략 직육면체 형상으로 이루어질 수 있으나 이에 제한되지 않는다. 챔버(120)는 사방이 밀폐됨으로써, 챔버(120) 내의 공정 조건을 유지할 수 있다.
스테이지(140)는 챔버(120) 내에 배치될 수 있다. 스테이지(140)는 상부에 기판(200)이 준비되어, 기판(200) 상에 발광 소자의 정렬 및 발광 소자 잉크의 건조 공정이 수행될 수 있도록 기판(200)을 지지할 수 있다. 스테이지(140)의 형상은 대략 직사각형으로 이루어질 수 있으며, 기판(200)의 평면 형상과 유사하게 이루어질 수 있다. 그러나, 스테이지(140)의 전반적인 평면 형상은 기판(200)의 평면 형상에 따라 달라질 수 있다. 예를 들어 기판(200)의 평면 형상이 직사각형일 경우, 도면에 도시된 바와 같이 스테이지(140)의 평면 형상은 직사각형일 수 있고, 기판(200)의 평면 형상이 원형인 경우 스테이지(140)의 평면 형상도 원형일 수 있다.
도 9를 참조하면, 스테이지(140)는 기판(200)이 안착되는 상면에 복수의 근접 핀(160), 복수의 리프트 핀(170), 복수의 온도 센서(180), 복수의 흡기구(190), 및 제1 냉각 홀(PH1)을 포함할 수 있다.
근접 핀(160)은 공정 중에 기판(200)을 지지하는 역할을 하는 것으로, 기판(200)을 스테이지(140) 표면으로부터 이격시킬 수 있다. 근접 핀(160)은 기판(200)과 스테이지(140) 사이에 공기층이 배치되도록 함으로써 공기층에 의해 기판(200)의 유니포미티(uniformity)를 향상시킬 수 있다. 근접 핀(160)의 높이는 0.5mm 내지 3mm 범위로 이루어질 수 있다. 근접 핀(160)은 복수 개로 배치되어 기판(200)이 쳐지지 않도록 균일하게 지지할 수 있다. 근접 핀(160)의 개수는 기판(200)의 일부가 쳐지지 않고 수평을 유지할 수 있는 정도라면 특별히 제한되지 않는다.
리프트 핀(170)은 기판(200)이 로봇 팔(robot arm)으로 스테이지(140) 상에 이송되었을 때, 스테이지(140) 상면 위로 상승되어 기판(200)을 지지한 후 하강하여 기판(200)을 근접 핀(160)에 안착시키는 역할을 할 수 있다. 리프트 핀(170)의 높이는 기판(200)의 이송이 용이할 수 있도록 근접 핀(160)의 높이보다 높게 이루어질 수 있다. 리프트 핀(170)은 기판(200)을 근접 핀(160)에 안착시킨 후 스테이지(140) 내부로 완전히 하강하여 스테이지(140) 상면으로 돌출되지 않는다. 리프트 핀(170)은 복수 개로 배치되어 기판(200)을 지지할 수 있다. 리프트 핀(170)은 근접 핀(160)의 개수보다 적은 개수로 이루어질 수 있다. 리프트 핀(170)은 근접 핀(160)과는 달리 기판(200)을 근접 핀(160)에 안착시키는 역할을 하기 때문에 기판(200)의 수평을 정교하게 유지할 정도로 많은 개수로 필요치 않다.
온도 센서(180, 182)들은 챔버(120) 내의 온도를 감지하여 공정 중의 온도를 모니터링할 수 있다. 온도 센서(180, 182)들은 스테이지(140)의 중심에 배치되는 제1 온도 센서(180) 및 제1 온도 센서(180) 이외의 제2 온도 센서(182)들을 포함할 수 있다. 제1 온도 센서(180)는 공정 중 기판(200)의 중심부와 중첩하여 배치되어, 기판(200)의 중심부의 온도를 감지할 수 있다. 제2 온도 센서(182)는 기판(200)의 가장자리와 중첩하여 배치되며 후술하는 냉각 수로(도 6의 '420', '430')에 인접하여 배치되어, 기판(200)의 패드부의 온도를 감지할 수 있다.
흡기구(190)는 발광 소자 잉크의 건조 공정 중 용매가 건조되면서 발생하는 냄새를 흡입 및 배출하는 역할을 할 수 있다. 흡기구(190)는 스테이지(140)의 가장자리를 둘러싸며 배치되고, 복수 개로 배치되어 챔버(120) 내의 냄새를 효율적으로 흡입하여 외부로 배출할 수 있다.
제1 냉각 홀(PH1)은 냉각 수로(도 6의 '420', '430')가 스테이지(140) 상면으로 돌출 연장되는 홀일 수 있다. 제1 냉각 홀(PH1)은 스테이지(140)의 가장자리에 배치되며, 냉각 수로(도 6의 '420', '430')의 개수에 따라 복수 개로 배치될 수 있다. 구체적인 제1 냉각 홀(PH1)의 설명은 후술하기로 한다.
기판(200)은 스테이지(140) 상에 배치되며 전술한 근접 핀(160)들에 안착될 수 있다. 기판(200)은 발광 소자가 배치되는 액티브 영역(AA)과 액티브 영역(AA)을 둘러싸는 비액티브 영역(NAA)을 포함할 수 있다.
도 10을 참조하면, 비액티브 영역(NAA)은 제1 패드부(PD1) 및 제2 패드부(PD2)를 포함할 수 있다. 제1 패드부(PD1) 및 제2 패드부(PD2)는 발광 소자를 정렬시키기 위한 신호를 인가하기 위한 것으로, 액티브 영역(AA)에 배치된 정렬 전극(도 2의 '21', '22')들에 연결된 패드 전극들이 형성된 패드부일 수 있다.
제1 패드부(PD1)는 액티브 영역(AA)의 일측에 인접한 비액티브 영역(NAA)에 배치되어 제2 방향(D2)으로 연장 배치될 수 있다. 제2 패드부(PD2)는 액티브 영역(AA)의 타측에 인접한 비액티브 영역(NAA)에 배치되어 제2 방향(D2)으로 연장 배치될 수 있다. 제1 패드부(PD1) 및 제2 패드부(PD2)는 후술하는 프로브 유닛(300, 350)들에 각각 접촉하여. 프로브 유닛(300, 350)들로부터 발광 소자의 정렬을 위한 신호를 전달받을 수 있다. 일 실시예에서는 패드부(PD1, PD2)가 2개 배치된 것을 도시하고 설명하였으나, 패드부는 비액티브 영역(NAA)에 하나만 배치될 수도 있고, 액티브 영역(AA)의 4개의 측에 인접한 비액티브 영역(NAA)에 각각 배치되어 4개로 배치될 수도 있다.
다시 도 6, 도 7 및 도 8을 참조하면, 프로브 유닛(300, 350)은 스테이지(140) 상에 배치되어, 스테이지(140) 상에 제공된 기판(200) 상에 전계를 형성할 수 있다. 프로브 유닛(300, 350) 각각은 제2 방향(D2)으로 연장되며, 연장된 길이는 기판(200)의 일측의 길이보다 짧을 수 있다. 그러나, 프로브 유닛(300, 350)들의 각각의 크기 및 형상은 기판(200)에 따라 달라질 수 있다.
프로브 유닛(300, 350)들은 각각 프로브 지지대(310) 및 프로브 지지대(310)의 일단에 배치된 프로브 패드(330)를 포함할 수 있다. 프로브 지지대(310)는 프로브 유닛(300, 350)들을 이동시킬 수 있다. 프로브 지지대(310)는 프로브 유닛(300, 350)을 수평 방향 및 수직 방향, 예컨대 수평 방향인 제1 방향(D1) 및 수직 방향인 제3 방향(D3)으로 이동시킬 수 있다. 프로브 지지대(310)의 구동에 의해 프로브 유닛(300, 350)들은 기판(200)에 연결되거나 분리될 수 있다. 예를 들어, 기판(200)에 신호를 인가하는 단계에서는 프로브 지지대(310)가 구동하여 프로브 유닛(300, 350)을 기판(200)에 연결시키고, 그 이외의 단계에서는 프로브 지지대(310)가 다시 구동하여 프로브 유닛(300, 350)을 기판(200)과 분리시킬 수 있다.
프로브 패드(330)는 전기 신호를 기판(200)에 전달할 수 있다. 프로브 패드(330)는 기판(200)에 연결되어 전기 신호를 기판(200)에 전달하여 기판(200) 상에 전계를 형성할 수 있다. 일례로, 프로브 패드(330)는 기판(200)의 패드부(PD1, PD2)에 각각 접촉하고, 전기 신호를 인가하여 기판(200)의 액티브 영역(AA)에 형성된 정렬 전극(21, 22)들에 전달하여 기판(200) 상에 전계를 형성할 수 있다. 프로브 패드(330)는 예를 들어 복수의 프로브 핀들을 포함하여 기판(200)의 패드부(PD1, PD2)에 전기 신호를 전달할 수 있다.
일 실시예에서 프로브 유닛(300, 350)은 스테이지(140)의 일측에 배치된 제1 프로브 유닛(300) 및 스테이지(140)의 타측에 배치된 제2 프로브 유닛(350)을 포함할 수 있다. 그러나, 프로브 유닛(300, 350)의 개수는 특별히 제한되지 않으며, 기판(200)의 패드부(PD1, PD2)의 개수에 따라 달라질 수 있다. 도면에서는 기판(200)에 2개의 패드부(PD1, PD2)가 구비됨에 따라 2개의 프로브 유닛(300, 350)이 배치된 것으로 도시하였으나, 도 14와 같이 기판(200)에 4개의 패드부(PD1, PD2, PD3, PD4)가 구비된 경우 4개의 프로브 유닛이 배치될 수도 있다.
일 실시예에 따른 프로브 유닛(300, 350)들의 구조는 이에 제한되지 않는다. 도면에서는 프로브 유닛(300, 350)들이 프로브 지지대(310)가 스테이지 (140)에 배치된 것으로 도시하고 있으나, 경우에 따라서 프로브 유닛(300, 350)은 별도의 장치로 배치될 수도 있다. 예를 들어, 프로브 유닛(300, 350)은 챔버(120) 내에 별도의 지지대에 구비될 수도 있다.
한편, 발광 소자를 정렬시키는 공정 이후에, 발광 소자 잉크의 건조를 위해 챔버(120) 내의 온도를 100도 이상으로 형성한다. 상기 건조 공정 중에도 프로브 유닛(300, 350)들로부터 기판(200)의 패드부(PD1, PD2)들에 전기 신호가 계속 인가되는데, 프로브 유닛(300, 350)들과 기판(200)의 패드부(PD1, PD2)들 사이의 접촉 저항으로 인한 고열이 발생하여 번트가 발생할 수 있다.
일 실시예에서는 소자 정렬 챔버(100) 내에 기판(200)의 패드부(PD1, PD2)들에서 지나친 온도 상승을 방지하기 위해 냉각 유닛(400)을 더 포함할 수 있다.
냉각 유닛(400)은 기판(200)의 패드부(PD1, PD2)에서 발생하는 열을 낮추는 역할을 하는 것으로, 냉각수(Process Cooling Water, PCW)를 공급 및 회수하는 냉각 공급부(410) 및 냉각수가 이동되는 냉각 수로(420, 430)들을 포함할 수 있다.
냉각 공급부(410)는 챔버(120) 외부에 배치될 수 있다. 일례로 냉각 공급부(410)는 챔버(120)의 하측에 배치될 수 있으며, 이에 제한되지 않고 챔버(120)의 외부라면 어디에도 배치될 수 있다. 냉각 공급부(410)는 냉각 수로(420, 430)에 냉각수를 공급 및 회수하는 것으로, 예를 들어 펌프(pump)를 포함할 수 있다. 몇몇 실시예에서는 냉각수 이외의 냉매를 사용할 수 있으며, 액체의 형태라면 특별히 제한되지 않는다.
냉각 수로(420, 430)들은 냉각 공급부(410)로부터 연장되어 스테이지(140) 상면에 배치될 수 있다. 구체적으로, 냉각 수로(420, 430)들은 챔버(120)의 일측에 형성된 챔버 홀(PH2)들을 통해 챔버(120) 내로 삽입되고 스테이지(140) 일측에 형성된 스테이지 홀(PH1)을 통해 스테이지(140) 상면으로 연장된다. 그리고 냉각 수로(420, 430)들은 스테이지(140) 상면을 거쳐 스테이지(140) 타측에 형성된 스테이지 홀(PH1)을 통해 스테이지(140)를 관통하고 챔버(120)의 타측에 형성된 챔버 홀(PH2)들을 통해 다시 냉각 공급부(410)에 연결될 수 있다.
냉각 수로(420, 430)들은 적어도 하나 이상 구비될 수 있으며, 일 실시예에서는 제1 냉각 수로(420)와 제2 냉각 수로(430)를 포함할 수 있다. 제1 냉각 수로(420)는 챔버(120)의 일측에 형성된 챔버 홀(PH2)을 통해 챔버(120) 내로 삽입되고 스테이지(140)의 일측에 형성된 스테이지 홀(PH1)을 통해 제3 방향(D3)으로 연장되고, 스테이지(140) 상면을 따라 제2 방향(D2)으로 연장된다. 그리고 제1 냉각 수로(420)는 스테이지(140)의 타측에 형성된 스테이지 홀(PH1)을 통해 제3 방향(D3)으로 연장되고 챔버 홀(PH2)을 통해 챔버(120) 외부로 연장되어 냉각 공급부(410)에 연결될 수 있다. 제2 냉각 수로(430)는 챔버(120)의 타측에 형성된 챔버 홀(PH2)을 통해 챔버(120) 내로 삽입되고 스테이지(140)의 타측에 형성된 스테이지 홀(PH1)을 통해 제3 방향(D3)으로 연장되고, 스테이지(140) 상면을 따라 제2 방향(D2)으로 연장된다. 그리고 제2 냉각 수로(430)는 스테이지(140)의 타측에 형성된 스테이지 홀(PH1)을 통해 제3 방향(D3)으로 연장되고 챔버 홀(PH2)을 통해 챔버(120) 외부로 연장되어 냉각 공급부(410)에 연결될 수 있다.
냉각 유닛(400)의 냉각수는 냉각 공급부(410)에서 공급되어 제1 냉각 수로(420) 및 제2 냉각 수로(430)로 공급된다. 그리고 제1 냉각 수로(420) 및 제2 냉각 수로(430)에 공급된 냉각수는 제1 냉각 수로(420) 및 제2 냉각 수로(430)를 따라 챔버(120) 내의 스테이지(140)를 경유하여 냉각 공급부(410)로 회수된다.
도 7 및 도 10을 참조하면, 일 실시예에서 냉각 수로(420, 430)들은 기판(200)과 스테이지(140) 사이에 배치되며, 기판(200)의 하면과 스테이지(140) 상면에 접할 수 있다. 냉각 수로(420, 430)들은 기판(200)의 비액티브 영역(NAA)에 배치된 패드부(PD1, PD2)들과 중첩하며, 프로브 유닛(300, 350)들과 중첩 배치될 수 있다.
구체적으로, 제1 냉각 수로(420)는 기판(200)의 비액티브 영역(NAA)에 배치된 제1 패드부(PD1)와 중첩하여 제1 패드부(PD1)의 연장 방향 즉 제2 방향(D2)으로 나란하게 연장될 수 있다. 제1 냉각 수로(420)의 폭은 제1 패드부(PD1)의 온도를 효율적으로 낮추기 위해 제1 패드부(PD1)의 폭보다 크거나 같을 수 있다. 제1 냉각 수로(420)의 폭은 이에 제한되지 않으며 경우에 따라서 제1 패드부(PD1)의 폭보다 작을 수도 있다.
도 10에 도시된 바와 같이, 제1 냉각 수로(420)의 폭이 제1 패드부(PD1)의 폭보다 큰 경우, 제1 패드부(PD1)가 제1 냉각 수로(420)에 완전히 중첩될 수도 있다. 몇몇 실시예에서는 도 11에 도시된 바와 같이, 제1 냉각 수로(420)가 기판(200)의 제1 패드부(PD1)와 일부만 중첩할 수도 있다. 또한, 도 12에 도시된 바와 같이, 다른 실시예에서는 제1 냉각 수로(420)의 폭이 제1 패드부(PD1)의 폭과 동일한 경우, 제1 패드부(PD1)와 제1 냉각 수로(420)는 완전히 중첩될 수도 있다. 그러나, 이에 제한되지 않으며 제1 냉각 수로(420)의 폭이 제1 패드부(PD1)의 폭과 동일한 경우에도 제1 패드부(PD1)와 제1 냉각 수로(420)는 일부만 중첩할 수도 있다.
또한, 제2 냉각 수로(430)는 기판(200)의 비액티브 영역(NAA)에 배치된 제2 패드부(PD2)와 중첩하여 제2 패드부(PD2)의 연장 방향 즉 제2 방향(D2)으로 나란하게 연장될 수 있다. 제2 냉각 수로(430)의 폭은 제2 패드부(PD2)의 온도를 효율적으로 낮추기 위해 제2 패드부(PD2)의 폭보다 크거나 같을 수 있다. 제2 냉각 수로(430)의 폭은 이에 제한되지 않으며 경우에 따라서 제2 패드부(PD1)의 폭보다 작을 수도 있다.
도 10에 도시된 바와 같이, 제2 냉각 수로(430)의 폭이 제2 패드부(PD2)의 폭보다 큰 경우, 제2 패드부(PD2)가 제2 냉각 수로(430)에 완전히 중첩될 수도 있다. 몇몇 실시예에서는 도 11에 도시된 바와 같이, 제2 냉각 수로(430)가 기판(200)의 제2 패드부(PD2)와 일부만 중첩할 수도 있다. 또한, 도 12에 도시된 바와 같이, 다른 실시예에서는 제2 냉각 수로(430)의 폭이 제2 패드부(PD2)의 폭과 동일한 경우, 제2 패드부(PD2)와 제2 냉각 수로(430)는 완전히 중첩될 수도 있다. 그러나, 이에 제한되지 않으며 제2 냉각 수로(430)의 폭이 제2 패드부(PD2)의 폭과 동일한 경우에도 제2 패드부(PD2)와 제2 냉각 수로(430)는 일부만 중첩할 수도 있다.
일 실시예에서 냉각 수로(420, 430)들은 스테이지(140) 상면에 배치된 복수의 근접 핀(160)들에 인접하여 배치될 수 있다. 구체적으로, 도 7에 도시된 바와 같이, 기판(200)의 일측변 및 타측변은 최외곽에 각각 배치된 근접 핀(160)들과 접하여 지지될 수 있다. 기판(200)의 패드부(PD1, PD2)들은 기판(200)의 가장자리에 배치되므로 최외곽에 배치된 근접 핀(160)들과 인접하여 배치될 수 있다. 이에 따라, 기판(200)의 패드부(PD1, PD2)들의 온도를 낮추기 위한 냉각 수로(420, 430)들은 최외곽에 배치된 근접 핀(160)들에 인접하여 배치될 수 있다. 냉각 수로(420, 430)들은 근접 핀(160)들 사이에 배치되며, 근접 핀(160)들과 소정 거리만큼 이격될 수 있으나, 이에 제한되지 않으며 서로 접할 수도 있다.
도 13을 참조하면, 기판(200)은 비액티브 영역(NAA)에서 제1 방향(D1)으로 연장된 장측변에 인접한 가장자리에 배치된 제1 패드부(PD1)와 제2 패드부(PD2)를 포함할 수 있다. 제1 패드부(PD1)와 제2 패드부(PD2)의 온도를 낮추기 위해서 제1 냉각 수로(420)와 제2 냉각 수로(430)는 제1 패드부(PD1)와 제2 패드부(PD2)와 중첩하며 제1 방향(D1)으로 연장되어 배치될 수 있다. 또한, 도 14에 도시된 바와 같이, 기판(200)은 비액티브 영역(NAA)의 4개의 측변에 인접한 가장자리에 각각 배치된 제1 패드부(PD1), 제2 패드부(PD2), 제3 패드부(PD3) 및 제4 패드부(PD4)를 포함할 수도 있다. 이 경우, 냉각 유닛(400)은 하나의 제1 냉각 수로(420)를 구비하되, 제1 내지 제4 패드부(PD1~PD4)와 모두 중첩될 수 있도록 직사각형의 평면 형상으로 이루어질 수 있다.
도 15 및 도 16은 다른 실시예들에 따른 소자 정렬 챔버를 나타낸 측면도들이다.
전술한 도 8의 실시예에서는 냉각 공급부(410)가 챔버(120)의 하부에 배치되고, 챔버(120) 하면에 각각 형성된 챔버 홀(PH2)들을 통해 냉각 수로(420, 430)들이 챔버(120) 하부로 연장되어 냉각 공급부(410)에 연결된다. 도 15의 실시예는 냉각 공급부(410)가 챔버(120) 상부에 배치되고 냉각 수로(420)들이 챔버(120)의 측면과 상면을 따라 연장되어 냉각 공급부(410)에 연결되는 차이가 있다.
도 15를 참조하면, 냉각 공급부(410)는 챔버(120)의 상부에 배치될 수 있다. 챔버(120)는 서로 마주보는 양측면에 각각 챔버 홀(PH2)이 배치될 수 있다. 제1 냉각 수로(420)는 냉각 공급부(410)의 일측에서 연장되어 챔버(120)의 상면 및 일측면을 따라 챔버 홀(PH2)을 통해 스테이지(140)로 연장될 수 있다. 그리고, 제1 냉각 수로(420)는 스테이지(140)를 통과하여 챔버(120)의 타측면의 챔버 홀(PH2)을 통해 챔버(120)의 타측면 및 상면을 따라 연장되어 냉각 공급부(410)에 연결될 수 있다.
이와 같은 구조의 소자 정렬 챔버(100)는 챔버(120) 외부에 배치되는 제1 냉각 수로(420)가 길이가 길어짐에 따라 제1 냉각 수로(420) 내의 냉각수가 효율적으로 냉각될 수 있다. 따라서, 소자 정렬 챔버(100) 내에 배치된 기판(200)의 패드부(PD1, PD2)들의 냉각 효율을 향상시킬 수 있다.
도 16을 참조하면, 냉각 유닛(400)은 복수의 냉각 공급부(410, 450)를 포함할 수 있다. 냉각 공급부(410, 450)들은 챔버(120) 하부의 일측에 배치된 제1 냉각 공급부(410) 및 타측에 배치된 제2 냉각 공급부(450)를 포함할 수 있다. 제1 냉각 공급부(410)는 제1 냉각 수로(420)가 연결되고, 제2 냉각 공급부(450)는 제2 냉각 수로(430)가 연결될 수 있다.
본 실시예에서 제1 냉각 수로(420) 및 제2 냉각 수로(430) 각각은 챔버(120) 하면에 배치된 챔버 홀(PH2)을 통해 챔버(120) 내부로 연장되고, 스테이지(140)의 스테이지 홀(PH1)을 통해 스테이지(140)의 상면으로 돌출될 수 있다. 전술한 실시예들과 달리, 제1 냉각 수로(420) 및 제2 냉각 수로(430)는 스테이지(140) 상면에서 기판(200)과 접촉하되 제2 방향(D2)으로 연장되지 않는다. 즉, 전술한 실시예들은 제1 및 제2 냉각 수로(420, 430)들이 라인 형상으로 기판(200)의 패드부(PD1, PD2)들과 중첩한 반면에, 본 실시예에서는 제1 및 제2 냉각 수로(420, 430)가 기판(200)의 패드부(PD1, PD2)들과 중첩하여 점 접촉할 수 있다. 이에 따라, 본 실시예에서는 기판(200)의 패드부(PD1, PD2)들 각각에서 특히 열이 많이 발생하는 영역을 선택적으로 냉각시킬 수 있다.
이하, 전술한 소자 정렬 챔버(100)를 이용하여 표시 장치를 제조하는 표시 장치의 제조 방법을 설명하기로 한다.
도 17은 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 흐름도이다. 도 18은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타낸 단면도이다. 도 19는 일 실시예에 따른 소자 정렬 챔버를 나타낸 측면도이다. 도 20은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타낸 단면도이다. 도 21은 일 실시예에 따른 소자 정렬 챔버를 나타낸 측면도이다. 도 22 내지 도 24는 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타낸 단면도들이다.
도 17을 참조하면, 일 실시예에 따른 표시 장치의 제조 방법은 기판을 준비하는 단계(S100), 스테이지 상에 상기 기판을 안착시키는 단계(S200), 냉각 유닛을 작동하고 프로브 유닛을 기판의 패드부에 접촉 및 전계를 인가하는 단계(S300), 발광 소자 잉크를 상기 기판 상에 도포하여 발광 소자를 정렬하는 단계(S400), 및 상기 기판 상에 절연층 및 전극을 형성하는 단계(S500)를 포함할 수 있다. 이하, 하기에서는 도 17과 결부하여 표시 장치의 제조 방법을 설명하기로 한다.
도 18을 참조하면, 기판(200)을 준비한다.(S100) 도면에 도시되지 않았으나, 기판(200)은 복수의 도전층들과 복수의 절연층들로 구성된 회로 소자들을 포함하는 복수의 서브 픽셀(SP)을 포함할 수 있다. 이하에서는 설명의 편의를 위해 이들을 포함한 기판(200)으로 도시하여 설명하기로 한다.
이어, 기판(200) 상에 서로 이격된 복수의 제1 뱅크(BNL1)들을 형성한다. 제1 뱅크(BNL1)는 기판(200)의 상면으로부터 돌출된 형상을 가질 수 있다. 이에 대한 설명은 상술한 바와 동일하다.
다음, 제1 뱅크(BNL1)들 상에 제1 정렬 전극층(21')과 제2 전극층(22')을 형성한다. 제1 정렬 전극층(21')과 제2 전극층(22')은 제2 방향(D2)으로 연장된다. 제1 정렬 전극층(21')과 제2 전극층(22')은 표시 장치(10)의 제조 공정 중 제2 방향(D2)으로 연장되어 다른 서브 화소(PXn)에도 배치될 수 있다. 이들은 후속 공정에서 발광 소자(30)를 배치한 뒤, 각 서브 화소(PXn)의 절단부 영역(CBA)에서 제1 정렬 전극층(21')과 제2 전극층(22')을 분리하는 단선 공정이 수행되어 각각 제1 정렬 전극(21)과 제2 정렬 전극(22)을 형성할 수 있다. 그리고 제1 정렬 전극(21)과 제2 정렬 전극(22)을 포함하는 기판(200) 상에 제1 절연층(PAS1)을 형성한다.
이어, 도 19를 참조하면, 상기 기판(200)을 로봇 암을 통해 이송하여 소자 정렬 챔버(100)의 스테이지(140) 상에 안착시킨다.(S200) 구체적으로, 기판(200)이 스테이지(140) 상에 정렬되면 스테이지(140)의 상면에서 리프트 핀(도 9의 '170')이 상승하여 기판(200)이 리프트 핀 상에 안착된다. 이어 로봇 암이 기판(200)으로부터 이탈하고 리프트 핀이 하강하여 근접 핀(160)들 상에 기판(200)이 안착될 수 있다.
다음, 도 20을 참조하면, 냉각 유닛(400)을 작동하여 냉각수를 냉각 수로(420, 430)들에 공급하여 순환시킨다. 그리고 스테이지(140) 상에 각각 배치된 프로브 유닛(300, 350)들이 기판(200)의 양측으로 이동되고 프로브 패드(330)들을 기판(200)의 패드부(PD1, PD2)들에 각각 접촉시킨다. 이어, 프로브 패드(330)들로부터 전기 신호를 기판(200)의 패드부(PD1, PD2)들에 공급하여 기판(200)의 제1 정렬 전극(21)과 제2 정렬 전극(22)에 전류를 흘려준다. 제1 정렬 전극(21)과 제2 정렬 전극(22)에 전류를 흘려주면 제1 정렬 전극(21)과 제2 정렬 전극(22) 사이에 전계 즉 전기장(E-Field)이 생성될 수 있다.(S300) 예시적인 실시예에서 상기 전기 신호는 교류 전압일 수 있고, 상기 교류 전압은 ±(10 ~50)V의 전압 및 10kHz 내지 1MHz의 주파수를 가질 수 있다. 상기 교류 전압이 제1 정렬 전극(21)과 제2 정렬 전극(22)에 인가되면, 이들 사이에 전기장이 생성될 수 있다.
일 실시예에서는 냉각 유닛(400)을 이용하여 기판(200)의 패드부(PD1, PD2)들에서 온도가 상승하는 것을 완화하여, 전술한 전기 신호의 전압 및 주파수 범위를 확장시킬 수 있다.
다음, 도 21 내지 도 23을 참조하면, 기판(200) 상에 발광 소자 잉크를 도포하여 발광 소자를 정렬시킨다.(S400) 구체적으로, 발광 소자(30)들이 분산된 발광 소자 잉크(90)를 잉크젯 프린팅법을 이용하여 기판(200) 상에 분사한다. 발광 소자(30)들은 전계에 의해 일 방향으로 배향되면서 기판(200) 상에 안착될 수 있다. 몇몇 실시예에서, 발광 소자(30)들은 기판(200) 상부에 생성된 전계에 의해 유전영동힘이 전달되어 제1 정렬 전극(21)과 제2 정렬 전극(22) 사이에 배치될 수 있다.
발광 소자 잉크(90) 내에서 일 방향이 연장된 형상의 발광 소자(30)들은 전계의 방향에 따라 배향 방향이 달라질 수 있다. 일 실시예에 따르면, 발광 소자(30)들은 연장된 일 방향이 전계가 향하는 방향을 향하도록 정렬될 수 있다. 기판(200) 상에 생성되는 전계가 기판(200)의 상면에 평행하게 생성되는 경우, 발광 소자(30)들은 연장된 방향이 기판(200)에 평행하도록 정렬되어 제1 정렬 전극(21)과 제2 정렬 전극(22) 사이에 배치될 수 있다.
다음으로, 기판(200) 상에 분사된 발광 소자 잉크(90)의 용매(91)를 제거한다. 용매(91)를 제거하는 공정은 기판(200) 상에 열 또는 적외선을 조사할 수 있다. 기판(200) 상에 분사된 발광 소자 잉크(90)에서 용매(91)가 제거됨으로써 발광 소자(30)들의 유동이 방지되고, 제1 및 제2 정렬 전극(21, 22) 상에 안착될 수 있다.
한편, 본 실시예에서는 프로브 유닛(300, 350)에서 기판(200) 상에 전계를 먼저 생성하고 발광 소자 잉크(90)를 분사하였지만, 이에 한정되지 않으며 발광 소자 잉크(90)를 분사한 후 전계를 생성할 수도 있으며, 이들이 동시에 수행될 수도 있다.
다음, 도 24를 참조하면, 발광 소자(30)의 적어도 일부 상에 제2 절연층(PAS2)을 패턴 형상으로 형성하고, 제1 절연층(PAS1) 중 제1 정렬 전극(21) 및 제2 정렬 전극(22)을 각각 노출하는 개구부(OP)들을 형성한다. 이어, 제1 절연층(PAS1) 및 제2 절연층(PAS2) 상에 제1 정렬 전극(21)과 연결되는 제1 접촉 전극(CNE1)을 형성하고, 기판(200) 상에 제3 절연층(PAS3)을 형성한다. 그리고, 제1 절연층(PAS1) 및 제2 절연층(PAS2) 상에 제2 정렬 전극(22)과 연결되는 제2 접촉 전극(CNE2)을 형성하고, 기판(200) 상에 제4 절연층(PAS4)을 형성함으로써, 표시 장치를 제조한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 소자 정렬 챔버 120: 챔버
140: 스테이지 200: 기판
300: 프로브 유닛 310: 프로브 지지대
330: 프로브 패드 400: 냉각 유닛
410: 냉각 공급부 420: 제1 냉각 수로
430: 제2 냉각 수로

Claims (20)

  1. 챔버;
    상기 챔버 내에 배치되는 스테이지;
    상기 스테이지 상에 배치되며, 발광 소자가 정렬되는 액티브 영역 및 상기 액티브 영역을 둘러싸며 패드부를 포함하는 비액티브 영역을 포함하는 기판;
    상기 스테이지 상에 배치되며, 상기 기판의 상기 패드부에 정렬 신호를 인가하는 프로브 유닛; 및
    상기 기판의 상기 패드부와 상기 스테이지 사이에서 상기 패드부와 중첩하는 냉각 수로, 및 상기 챔버의 외부에 배치되며 상기 냉각 수로에 냉각수를 공급하는 냉각 공급부를 포함하는 냉각 유닛을 포함하는 소자 정렬 챔버.
  2. 제1 항에 있어서,
    상기 냉각 수로는 상기 기판의 상기 패드부의 연장 방향과 나란하게 연장되는 소자 정렬 챔버.
  3. 제2 항에 있어서,
    상기 냉각 수로는 상기 기판의 상기 패드부와 적어도 일부가 중첩하는 소자 정렬 챔버.
  4. 제2 항에 있어서,
    상기 냉각 수로의 폭은 상기 기판의 상기 패드부의 폭보다 크거나 같은 소자 정렬 챔버.
  5. 제2 항에 있어서,
    상기 기판의 상기 패드부는 상기 냉각 수로와 완전히 중첩되는 소자 정렬 챔버.
  6. 제1 항에 있어서,
    상기 프로브 유닛은 상기 스테이지 상에 배치된 프로브 지지대 및 상기 프로브 지지대의 일단에 배치된 프로브 패드를 포함하며,
    상기 냉각 수로는 상기 프로브 패드의 연장 방향과 나란하게 연장되는 소자 정렬 챔버.
  7. 제6 항에 있어서,
    상기 냉각 수로는 상기 프로브 패드와 적어도 일부가 중첩하는 소자 정렬 챔버.
  8. 제1 항에 있어서,
    상기 스테이지는 상면에 상기 기판을 지지하는 복수의 근접 핀들을 포함하며,
    상기 냉각 수로는 상기 복수의 근접 핀들 사이에 배치되는 소자 정렬 챔버.
  9. 제1 항에 있어서,
    상기 챔버는 일면에 상기 냉각 수로가 관통하는 복수의 챔버 홀을 포함하는 소자 정렬 챔버.
  10. 제9 항에 있어서,
    상기 스테이지는 상기 냉각 수로가 관통하는 복수의 스테이지 홀을 포함하는 소자 정렬 챔버.
  11. 제10 항에 있어서,
    상기 냉각 공급부는 상기 챔버의 하부에 배치되고,
    상기 복수의 챔버 홀은 상기 챔버의 하면에 배치되며 상기 복수의 스테이지 홀과 중첩하는 소자 정렬 챔버.
  12. 제10 항에 있어서,
    상기 냉각 공급부는 제1 냉각 공급부와 제2 냉각 공급부, 및 상기 제1 냉각 공급부에 연결된 제1 냉각 수로와 상기 제2 냉각 공급부에 연결된 제2 냉각 수로를 포함하며,
    상기 제1 냉각 수로 및 상기 제2 냉각 수로는 각각 상기 챔버 홀 및 상기 스테이지 홀을 관통하여 상기 기판의 상기 패드부와 점 접촉하는 소자 정렬 챔버.
  13. 제10 항에 있어서,
    상기 냉각 공급부는 상기 챔버의 상부에 배치되고, 상기 복수의 챔버 홀은 상기 챔버의 양측면에 배치되는 소자 정렬 챔버.
  14. 제13 항에 있어서,
    상기 냉각 유닛은 상기 냉각 공급부의 일측에 연결된 제1 냉각 수로와 타측에 연결된 제2 냉각 수로를 포함하며,
    상기 제1 냉각 수로 및 상기 제2 냉각 수로는 각각 상기 챔버 홀을 통해 상기 챔버의 측면과 상면으로 연장되는 소자 정렬 챔버.
  15. 기판을 준비하는 단계;
    챔버, 상기 챔버 내에 배치되는 스테이지, 상기 스테이지 상에 배치되며, 발광 소자가 정렬되는 액티브 영역 및 상기 액티브 영역을 둘러싸며 패드부를 포함하는 비액티브 영역을 포함하는 기판, 상기 스테이지 상에 배치되며, 상기 기판의 상기 패드부에 정렬 신호를 인가하는 프로브 유닛, 및 상기 기판의 상기 패드부와 상기 스테이지 사이에서 상기 패드부와 중첩하여 접하는 냉각 수로, 및 상기 챔버의 외부에 배치되며 상기 냉각 수로에 냉각수를 공급하는 냉각 공급부를 포함하는 냉각 유닛을 포함하는 소자 정렬 챔버를 준비하는 단계;
    상기 소자 정렬 챔버의 상기 스테이지 상에 상기 기판을 안착시키는 단계;
    상기 냉각 유닛을 작동하고 상기 기판의 상기 패드부에 상기 프로브 유닛을 접촉하고 전기 신호를 인가하는 단계;
    상기 기판 상에 발광 소자 잉크를 도포하여 발광 소자를 정렬하는 단계; 및
    상기 기판 상에 복수의 절연층 및 복수의 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 스테이지는 복수의 근접 핀을 포함하며, 상기 기판은 상기 복수의 근접 핀에 의해 지지되는 표시 장치의 제조 방법.
  17. 제15 항에 있어서,
    상기 냉각 유닛의 작동에 의해, 상기 냉각 공급부로부터 공급된 냉각수는 상기 냉각 수로를 순환하여 상기 기판의 상기 패드부를 냉각시키는 표시 장치의 제조 방법.
  18. 제15 항에 있어서,
    상기 기판을 준비하는 단계는,
    상기 기판 상에 서로 나란하게 배열된 제1 뱅크 및 제2 뱅크를 형성하고, 상기 제1 뱅크와 중첩하는 제1 정렬 전극 및 상기 제2 뱅크와 중첩하는 제2 정렬 전극을 형성하며, 상기 제1 정렬 전극과 상기 제2 정렬 전극 상에 제1 절연층을 형성하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 프로브 유닛은 프로브 지지대 및 상기 프로브 지지대의 일단에 배치된 프로브 패드를 포함하며,
    상기 프로브 패드가 상기 기판의 상기 패드부에 접촉하여 전기 신호를 인가하는 것에 의해, 상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에 전계를 생성하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 발광 소자를 정렬하는 단계는 상기 발광 소자가 상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에 생성된 전계에 의해 정렬되고,
    상기 발광 소자를 정렬하는 단계 이후에 상기 발광 소자 잉크의 용매를 건조하는 표시 장치의 제조 방법.
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