KR20210054117A - 표시패널 및 이를 포함하는 표시장치 - Google Patents

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KR20210054117A
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Abstract

표시패널 및 이를 포함하는 표시장치가 제공된다. 상기 표시패널은 표시 영역, 및 패드 영역을 포함하는 비표시 영역이 정의된 베이스 층, 상기 베이스 층 상에 배치된 복수의 트랜지스터들, 상기 복수의 트랜지스터들을 덮는 제1 보호층, 상기 제1 보호층 상에 배치되는 도전층, 상기 도전층 상이 배치되는 제2 보호층, 상기 제2 보호층 상에 배치되고, 서로 이격 배치된 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 복수의 발광 소자들, 상기 제1 전극 상에 배치되고 상기 복수의 발광 소자 중 적어도 하나의 발광 소자의 일 단부와 접촉하는 제1 컨택 전극, 및 상기 제2 전극 상에 배치되고 상기 적어도 하나의 발광 소자의 타 단부와 접촉하는 제2 컨택 전극, 및 상기 패드 영역에 배치되고 도전성을 갖는 복수의 패드 패턴들이 적층된 제1 패드를 포함하되, 상기 제1 패드의 최상부에 배치된 패드 패턴은 상기 제1 컨택 전극 또는 상기 제2 컨택 전극과 동일한 물질이다.

Description

표시패널 및 이를 포함하는 표시장치{DISPLAY PANEL AND DISPLAY DEVICE COMPRISING THE DISPLAY PANEL}
본 발명은 표시패널 및 이를 포함하는 표시장치에 관한 것이다.
표시장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시장치(Organic Light Emitting Display, OLED), 액정 표시장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시장치가 사용되고 있다.
표시장치의 화상을 표시하는 장치로서 유기 발광 표시패널이나 액정 표시패널과 같은 표시패널을 포함한다. 그 중, 발광 표시패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
형광물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하려는 과제는, 나노 스케일 내지 마이크로 스케일의 발광 소자를 포함하고, 상기 발광 소자를 정렬하기 위한 정렬 전극 및 상기 정렬 전극과 발광 소자를 전기적으로 연결하는 컨택 전극과 동일한 물질을 포함하는 도전층을 갖는 패드를 구비한 표시장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시패널은, 표시 영역, 및 패드 영역을 포함하는 비표시 영역이 정의된 베이스 층, 상기 베이스 층 상에 배치된 복수의 트랜지스터들, 상기 복수의 트랜지스터들을 덮는 제1 보호층, 상기 제1 보호층 상에 배치되는 도전층, 상기 도전층 상이 배치되는 제2 보호층, 상기 제2 보호층 상에 배치되고, 서로 이격 배치된 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 복수의 발광 소자들, 상기 제1 전극 상에 배치되고 상기 복수의 발광 소자 중 적어도 하나의 발광 소자의 일 단부와 접촉하는 제1 컨택 전극, 및 상기 제2 전극 상에 배치되고 상기 적어도 하나의 발광 소자의 타 단부와 접촉하는 제2 컨택 전극, 및 상기 패드 영역에 배치되고 도전성을 갖는 복수의 패드 패턴들이 적층된 제1 패드를 포함하되, 상기 제1 패드의 최상부에 배치된 패드 패턴은 상기 제1 컨택 전극 또는 상기 제2 컨택 전극과 동일한 물질이다.
상기 제1 패드는, 제1 패드 패턴, 상기 제1 패드 패턴 상에 배치되는 제2 패드 패턴, 상기 제2 패드 패턴 상에 배치되는 제3 패드 패턴, 상기 제3 패드 패턴 상에 배치되는 제4 패드 패턴, 상기 제4 패드 패턴 상에 배치되는 제5 패드 패턴을 포함할 수 있다.
상기 제4 패드 패턴은 상기 제1 전극 및 상기 제2 전극과 동일한 물질이고, 상기 제5 패드 패턴은 상기 제1 컨택 전극 또는 상기 제2 컨택 전극과 동일한 물질일 수 있다.
상기 제1 패드 패턴은 상기 각 트랜지스터들의 게이트 전극과 동일한 물질이고, 상기 제2 패드 패턴은 상기 각 트랜지스터들의 소스 전극 및 드레인 전극과 동일한 물질이고, 상기 제3 패드 패턴은 상기 도전층과 동일한 물질일 수 있다.
상기 도전층은 상기 복수의 트랜지스터 중 구동 트랜지스터의 소스 전극 또는 드레인 전극과 상기 제1 전극 또는 상기 제2 전극을 전기적으로 연결하는 연결 패턴을 포함할 수 있다.
상기 제1 패드 패턴, 상기 제2 패드 패턴, 상기 제3 패드 패턴, 상기 제4 패드 패턴, 및 상기 제5 패드 패턴은 전기적으로 연결될 수 있다.
상기 제2 패드 패턴의 폭과 상기 제5 패드 패턴의 폭은 동일할 수 있다.
상기 제1 패드 패턴, 상기 제3 패드 패턴, 및 상기 제4 패드 패턴의 폭은 동일할 수 있다.
상기 제1 패드는 상부에 홈을 포함하되, 상기 홈의 깊이 대비 폭의 비율이 20 이상일 수 있다.
상기 홈의 상기 폭은 20μm 이상이고, 상기 깊이는 1μm 이하일 수 있다.
상기 제1 패드의 최상부에 배치된 패드 패턴은 ITO, IZO, 또는 ITZO를 포함할 수 있다.
상기 제1 패드는 인접한 절연 물질들에 의해 둘러싸이고, 상기 제1 패드와 상기 절연 물질들의 단차는 0.6μm 내지 2.0μm일 수 있다.
상기 표시패널은, 상기 패드 영역에 배치되는 제2 패드를 더 포함하되, 상기 제1 패드는 게이트 패드이고, 상기 제2 패드는 데이터 패드일 수 있다.
상기 제1 패드에 외부로부터 주사 신호가 인가되고, 상기 제2 패드에 외부로부터 데이터 신호가 인가될 수 있다.
상기 제2 패드는 상기 제1 패드에 인접하고, 상기 제1 패드와 상기 제2 패드의 간격은 15μm 내지 25μm일 수 있다.
상기 표시패널은, 상기 제1 패드 상에 배치되는 절연층을 더 포함하되, 상기 절연층은 상기 제1 패드의 가장자리와 중첩하는 영역을 포함할 수 있다.
상기 중첩하는 영역의 폭은 2μm 내지 3μm일 수 있다.
상기 절연층의 두께는 6000
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이하일 수 있다.
상기 표시패널은, 상기 제1 전극 및 상기 제2 전극과 같은 층에 배치되는 아일랜드 전극을 더 포함하되, 상기 아일랜드 전극은 상기 제1 전극과 상기 제2 전극 사이에 배치될 수 있다.
상기 복수의 발광 소자 중 일부는 상기 제1 전극과 상기 아일랜드 전극 사이에 배치되고, 상기 복수의 발광 소자 중 다른 일부는 상기 아일랜드 전극과 상기 제2 전극 사이에 배치될 수 있다.
상기 복수의 발광 소자들은 직렬 및 병렬 연결될 수 있다.
상기 제1 컨택 전극은 상기 제2 컨택 전극 상에 배치될 수 있다.
상기 각 발광 소자는, n형 반도체 물질을 포함하는 일 단부, p형 반도체 물질을 포함하는 타 단부, 및 상기 일 단부와 상기 타 단부 사이에 양자 우물 구조로 형성된 활성층을 포함하되, 수백 나노 스케일 내지 수 마이크로 스케일 범위의 직경 및 길이를 가질 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시장치는, 복수의 화소들이 배치되는 표시패널, 상기 각 화소들에 주사 신호를 공급하는 주사 구동부, 및 상기 각 화소들에 데이터 신호를 공급하는 데이터 구동부를 포함하되, 상기 표시패널은, 표시 영역, 및 패드 영역을 포함하는 비표시 영역이 정의된 베이스 층, 상기 베이스 층 상에 배치되고, 상기 각 화소에 포함되는 복수의 트랜지스터들, 상기 복수의 트랜지스터들을 덮는 제1 보호층, 상기 제1 보호층 상에 배치되는 도전층, 상기 도전층 상이 배치되는 제2 보호층, 상기 제2 보호층 상에 배치되고, 서로 이격 배치된 제1 전극 및 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치된 복수의 발광 소자들, 상기 제1 전극 상에 배치되고 상기 복수의 발광 소자 중 적어도 하나의 발광 소자의 일 단부와 접촉하는 제1 컨택 전극, 및 상기 제2 전극 상에 배치되고 상기 적어도 하나의 발광 소자의 타 단부와 접촉하는 제2 컨택 전극, 및 상기 패드 영역에 배치되고 도전성을 갖는 복수의 패드 패턴들이 적층된 제1 패드 및 제2 패드를 포함하고, 상기 제1 패드는 상기 주사 구동부에 전기적으로 연결되고, 상기 제2 패드는 상기 데이터 구동부에 전기적으로 연결되고, 상기 제1 패드 및 상기 제2 패드의 최상부에 배치된 상기 각 패드 패턴은 상기 제1 컨택 전극 또는 상기 제2 컨택 전극과 동일한 물질이다.
상기 주사 구동부 및 상기 데이터 구동부는 상기 표시패널의 외부에 위치할 수 있다.
상기 각 화소는 7개의 트랜지스터들을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 표시장치의 제조 과정에서 마스크 공정을 줄일 수 있다.
또한, 표시장치 내 패드들의 단차가 개선될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3 및 도 4는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 5 및 도 6은 본 발명의 또 다른 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시장치를 나타내는 개념도이다.
도 8은 도 7의 표시패널에 포함된 서브 화소의 일 예를 나타내는 회로도이다.
도 9 내지 도 12는 도 8의 서브 화소에 포함된 단위 화소로 적용될 수 있는 일 예를 나타내는 회로도들이다.
도 13은 도 7의 표시패널에 포함된 일 서브 화소 내 일부 구성의 배치를 나타내는 평면 배치도이다.
도 14는 도 13의 Ⅰ-Ⅰ'선을 따라 자른 표시패널의 단면도이다.
도 15는 도 7의 Ⅱ-Ⅱ’선을 따라 자른 표시패널의 단면도이다.
도 16은 도 7의 Ⅲ-Ⅲ’선을 따라 자른 표시패널의 단면도이다.
도 17 내지 도 19는 본 발명의 다른 실시예들에 따른 표시패널의 단면도들이다.
도 20 및 도 21은 본 발명의 또 다른 실시예에 따른 표시패널의 단면도들이다.
도 22는 본 발명의 또 다른 실시예에 따른 표시패널의 단면도이다.
도 23 내지 도 26은 본 발명의 또 다른 실시예에 따른 표시패널의 서브 화소에 포함된 단위 화소로 적용될 수 있는 다른 예를 나타내는 회로도들이다.
도 27은 본 발명의 또 다른 실시예에 따른 표시패널에 포함된 일 서브 화소 내 일부 구성의 배치를 나타내는 평면 배치도이다.
도 28은 도 27의 Ⅳ-Ⅳ’선을 따라 자른 표시패널의 단면도이다.
도 29는 본 발명의 또 다른 실시예에 따른 표시패널의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서 원 기둥 형상의 막대형 발광 소자(LD)가 도시되었으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되는 것은 아니다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는, 제1 도전성 전극층(11) 및 제2 도전성 전극층(13)과, 제1 및 제2 도전성 전극층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 일 방향을 따라 제1 도전성 전극층(11), 활성층(12) 및 제2 도전성 전극층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)는 일 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전성 전극층들(11, 13) 중 하나가 배치되고, 발광 소자(LD)의 타측 단부에는 제1 및 제2 도전성 전극층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 여기서, 막대 형상은 원 기둥 또는 다각 기둥 등과 같이 폭 방향보다 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 수백 나노 스케일 내지 수 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 발광 유닛으로 이용하는 각종 장치, 일 예로 표시장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 도전성 전극층(11)은 적어도 하나의 n형 반도체 물질을 포함할 수 있다. 예를 들어, 제1 도전성 전극층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체 물질을 포함할 수 있다. 다만, 제1 도전성 전극층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제1 도전성 전극층(11)을 구성할 수 있다.
활성층(12)은 제1 도전성 전극층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압이 인가되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)는 표시장치의 화소를 비롯한 다양한 발광 장치의 발광 유닛으로 이용될 수 있다.
제2 도전성 전극층(13)은 활성층(12) 상에 배치되며, 제1 도전성 전극층(11)의 타입과 상이한 타입의 반도체 물질을 포함할 수 있다. 일 예로, 제2 도전성 전극층(13)은 적어도 하나의 p형 반도체 물질을 포함할 수 있다. 예를 들어, 제2 도전성 전극층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체 물질을 포함할 수 있다. 다만, 제2 도전성 전극층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전성 전극층(13)을 구성할 수 있다.
실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전성 전극층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 도전성 전극층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 평면(즉, 상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 이산화규소(SiO2), 질화규소(Si3N4), 산화알루미늄(Al2O3) 및 이산화타이타늄(TiO2) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 도전성 전극층(11), 활성층(12), 제2 도전성 전극층(13) 및/또는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 도전성 전극층(11), 활성층(12) 및/또는 제2 도전성 전극층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체 물질 및/또는 전극층을 추가적으로 포함할 수 있다.
도 3 및 도 4는 본 발명의 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 5 및 도 6은 본 발명의 또 다른 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 3 및 도 4를 참조하면, 발광 소자(LD)는 제2 도전성 전극층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다.
도 5 및 도 6를 참조하면, 발광 소자(LD)는 제1 도전성 전극층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 전극층들(14, 15) 각각은 금속 또는 도전성 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITZO(Indium Tin Zinc Oxide)와 같은 투명 전극 물질 등을 단독 또는 혼합하여 형성될 수 있다. 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연성 피막(INF)은 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 다만, 이에 한정되는 것은 아니며, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 예를 들어, 활성층(12)의 표면에 절연성 피막(INF)이 제공됨으로써, 활성층(12)이 적어도 하나의 전극(예를 들어, 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것이 방지될 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성이 확보될 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(INF)이 형성됨으로써, 발광 소자(LD)의 표면 결함이 최소화되고, 발광 소자(LD)의 수명 및 효율이 향상될 수 있다. 나아가, 발광 소자(LD)에 절연성 피막(INF)이 형성됨으로써, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되더라도, 발광 소자들(LD)의 사이에서 원하지 않는 단락이 방지될 수 있다.
일 실시예에서, 발광 소자(LD)는 표면 처리 과정(예를 들어, 코팅)을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)이 유동성의 용액(또는, 용매)에 혼합되어 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급될 때, 발광 소자들(LD)이 용액 내에서 불균일하게 응집하지 않고 균일하게 분산될 수 있다. 여기서, 발광 영역은 발광 소자들(LD)에 의해 광이 발산되는 영역으로, 광이 발산되지 않는 비발광 영역과 구별될 수 있다.
실시예들에 따라, 소수성 재료를 이용하여 절연성 피막(INF) 자체를 소수성 막으로 형성하거나, 절연성 피막(INF) 상에 소수성 재료로 이루어진 소수성 피막을 추가적으로 형성할 수 있다. 실시예에 따라, 소수성 재료는 소수성을 나타내도록 불소를 함유하는 재료일 수 있다. 또한, 실시예에 따라, 소수성 재료는 자기조립 단분자막(self-assembled monolayer; SAM)의 형태로 발광 소자들(LD)에 적용될 수 있다. 이 경우, 소수성 재료는 옥타데실 트라이클로로실란(octadecyl trichlorosilane), 플루오로알킬 트라이클로로실란(fluoroalkyl trichlorosilane), 퍼플루오로알킬 트라이에톡시실란(perfluoroalkyl triethoxysilane) 등을 포함할 수 있다. 또한, 소수성 재료는 테플론(TeflonTM)이나 사이토프(CytopTM)와 같은 상용화된 불소 함유 재료이거나, 이에 상응하는 재료일 수 있다.
발광 소자(LD)를 포함한 발광 장치는, 표시장치를 비롯하여 발광 유닛을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시패널의 각 화소 영역에 적어도 하나의 초소형 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 복수의 초소형 발광 소자들(LD)을 배치하고, 상기 초소형 발광 소자들(LD)을 이용하여 각 화소의 발광 유닛을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시장치에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 발광 유닛을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시장치를 나타내는 개념도이다. 실시예에 따라, 도 7에는 도 1 내지 도 6에서 설명한 발광 소자들(LD)을 발광 유닛으로서 이용할 수 있는 표시장치가 도시되어 있다. 실시예에 따라, 도 7에는 표시 영역(DA)을 중심으로 표시장치의 구조가 간략하게 도시되어 있다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시장치에 더 배치될 수도 있다.
도 7를 참조하면, 표시장치는 표시패널(21), 주사 구동부(30) 및 데이터 구동부(40)를 포함한다. 도 7에서 표시패널(21)은 개략적인 평면도로 도시되었고, 주사 구동부(30) 및 데이터 구동부(40)는 블록도로 도시되었다.
일 실시예로, 주사 구동부(30) 및 데이터 구동부(40)는 표시패널(21)의 외부에 위치할 수 있다. 주사 구동부(30) 및 데이터 구동부(40) 각각은 표시패널(21)과 복수의 신호배선들로 연결될 수 있다. 다만, 이에 제한되지 않고, 다른 실시예에서 주사 구동부(30) 및 데이터 구동부(40)는 표시패널(21) 내부에 위치할 수도 있다.
표시패널(21)은 제1 방향(DR1) 보다 제2 방향(DR2)으로 긴 직사각 형상일 수 있다. 표시패널(21)의 두께 방향은 제3 방향(DR3)이 지시한다. 그러나, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다. 또한, 표시패널(21)의 형상은 도시된 것에 한정하지 않으며, 다양한 형상을 가질 수 있다. 또한, 주사 구동부(30) 및 데이터 구동부(40)의 개념을 나타내는 블록들이 도시된 위치는 표시패널(21) 대비 상대적 위치를 지칭하는 것은 아니다.
표시패널(21)은 베이스 층(SUB1)(또는, 기판)과, 베이스 층(SUB1) 상에 배치된 화소(PXL)를 포함할 수 있다. 구체적으로, 표시패널(21) 및 베이스 층(SUB1)은, 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
베이스 층(SUB1)에는 표시 영역(DA) 및 비표시 영역(NDA)이 정의될 수 있다. 실시예에 따라, 표시 영역(DA)은 표시패널(21)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시패널(21)의 가장자리를 따라 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수도 있다.
베이스 층(SUB1)은 표시패널(21)의 베이스 부재를 구성할 수 있다. 예를 들어, 베이스 층(SUB1)은 하부 패널(예를 들어, 표시패널(21)의 하판)의 베이스 부재를 구성할 수 있다.
실시예에 따라, 베이스 층(SUB1)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스 층(SUB1)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 베이스 층(SUB1)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 베이스 층(SUB1)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
베이스 층(SUB1) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정된다. 일 예로, 베이스 층(SUB1)은, 화소(PXL)가 형성되는 복수의 발광 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
화소(PXL)는 해당 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD), 일 예로 도 1 내지 도 6의 실시예들 중 어느 하나에 의한 적어도 하나의 막대형 발광 다이오드를 포함할 수 있다. 예를 들어, 화소(PXL)는, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 서로 병렬로 연결된 복수의 막대형 발광 다이오드들을 포함할 수 있다. 복수의 막대형 발광 다이오드들은 화소(PXL)의 발광 유닛을 구성할 수 있다.
또한, 화소(PXL)는 복수의 서브 화소들을 포함할 수 있다. 일 예로, 화소(PXL)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 실시예에 따라, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 서로 다른 색상들로 발광할 수 있다. 일 예로, 제1 서브 화소(SPX1)는 적색으로 발광하는 적색 서브 화소일 수 있고, 제2 서브 화소(SPX2)는 녹색으로 발광하는 녹색 서브 화소일 수 있으며, 제3 서브 화소(SPX3)는 청색으로 발광하는 청색 서브 화소일 수 있다. 다만, 화소(PXL)를 구성하는 서브 화소들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 서브 화소들이 발하는 광의 색상은 다양하게 변경될 수 있다. 또한, 도 7에서는 표시 영역(DA)에서 화소(PXL)가 스트라이프 형태로 배열되는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 현재 공지된 다양한 화소 배열 형태를 가지고 배치될 수 있다.
일 실시예로, 서브 화소들(SPX1, SPX2, SPX3) 각각은 복수의 단위 화소들(SSPX1, SSPX2, SSPX3)을 포함할 수 있다.
비표시 영역(NDA)는 복수의 패드들(PAD1, PAD2)이 배치되는 패드 영역(PDA)을 포함할 수 있다. 즉, 베이스 층(SUB1)에는 패드 영역(PDA)이 더 정의될 수 있다.
일 실시예로, 패드 영역(PDA)은 비표시 영역(NDA) 내 표시 영역(DA)의 일측 엣지와 인접하게 위치할 수 있다. 다만, 도면상 패드 영역(PDA)이 표시 영역(DA)의 하측 엣지에 인접하여 배치되는 것으로 도시되었으나, 도시된 것에 제한되는 것은 아니다. 패드 영역(PDA)은 비표시 영역(NDA) 내 표시 영역(DA)의 상측 엣지, 하측 엣지, 좌측 엣지 및/또는 우측 엣지에 인접하여 위치할 수 있다.
일 실시예로, 복수의 패드들(PAD1, PAD2)은 제1 패드(PAD1) 및 제2 패드(PAD2)를 포함할 수 있다. 예를 들어, 제1 패드(PAD1)는 게이트 패드이고, 제2 패드(PAD2)는 데이터 패드일 수 있다. 제1 패드(PAD1)는 표시패널 외부에 위치하는 주사 구동부(30)에 연결될 수 있다. 따라서, 상기 주사 구동부(30)로부터 인가되는 주사 신호는 상기 제1 패드(PAD1)를 거쳐 주사선으로 전달될 수 있다.
제2 패드(PAD2)는 표시패널(21) 외부에 위치하는 데이터 구동부(40)에 연결될 수 있다. 따라서, 상기 데이터 구동부(40)로부터 인가되는 데이터 신호는 상기 제2 패드(PAD2)를 거쳐 데이터선으로 전달될 수 있다.
도 8은 도 7의 표시패널에 포함된 서브 화소의 일 예를 나타내는 회로도이다. 도 8에는 도 7의 표시패널(21)에 포함된 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)이 도시되어 있다.
제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 대응하는 데이터선들(Dj, Dj+1, Dj+2)에 각각 연결된다는 점을 제외하고, 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 상호 실질적으로 동일하므로, 제1 서브 화소(SPX1)를 중심으로 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)을 포괄하여 설명하기로 한다.
제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 주사선들(Si-1, Si)(단, i는 자연수) 및 데이터선들(Dj, Dj+1, Dj+2)(단, j는 자연수)에 의해 구획된 영역들에 각각 배치될 수 있다. 예를 들어, 제1 서브 화소(SPX1)는 제i-1 및 제i 주사선들(Si-1, Si) 및 제j 및 제j+1 데이터선들(Dj, Dj+1)에 의해 구획된 영역에 배치될 수 있다. 다만, 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)의 배치가 이에 한정되는 것은 아니다.
제1 서브 화소(SPX1)는 주사선(Si) 및 데이터선(Dj)에 연결되고, 또한, 제1 전원선 및 제2 전원선에 연결될 수 있다. 여기서, 제1 전원선에는 제1 전원(VDD)이 인가되고, 제2 전원선에는 제2 전원(VSS)이 인가되며, 제1 및 제2 전원선들 각각은 복수의 서브 화소들에 연결되는 공통 배선일 수 있다. 제1 및 제2 전원들(VDD, VSS)은 제1 서브 화소(SPX1)가 발광할 수 있도록 서로 다른 전위를 가질 수 있으며, 제1 전원(VDD)은 제2 전원(VSS)의 전압 레벨보다 높은 전압 레벨을 가질 수 있다.
일 실시예로, 제1 서브 화소(SPX1)는 적어도 하나의 단위 화소들(SSPX1 내지 SSPXk)(단, k는 자연수)을 포함할 수 있다.
단위 화소들(SSPX1 내지 SSPXk) 각각은 주사선(Si) 및 데이터선(Dj)에 연결되고, 또한, 제1 전원선 및 제2 전원선에 연결될 수 있다. 단위 화소들(SSPX1 내지 SSPXk) 각각은 주사선(Si)을 통해 전송되는 주사 신호에 응답하여 데이터선(Dj)을 통해 전송되는 데이터 신호에 대응하는 휘도로 발광할 수 있다. 단위 화소들(SSPX1 내지 SSPXk)은 상호 실질적으로 동일한 화소 구조 또는 화소 회로를 포함할 수 있다.
즉, 제1 서브 화소(SPX1)는 하나의 주사 신호 및 하나의 데이터 신호에 응답하여 상호 독립적으로 발광하는 단위 화소들(SSPX1 내지 SSPXk)을 포함할 수 있다.
일 실시예로, 단위 화소들(SSPX1 내지 SSPXk)(또는, 서브 화소들(SPX1 내지 SPX3)) 각각은 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시패널(21)에 적용될 수 있는 단위 화소의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 단위 화소는 현재 공지된 다양한 수동형 또는 능동형 구조를 가진 표시패널(21)의 화소로 구성될 수 있다.
도 9 내지 도 12는 도 8의 서브 화소에 포함된 단위 화소로 적용될 수 있는 일 예를 나타내는 회로도들이다.
각 도면마다 하나의 단위 화소를 기준으로 설명하며, 도 8의 도 9에 도시된 제1 내지 제k 단위 화소들(SSPX1 내지 SSPXk)에 유사한 내용이 적용될 수 있는바, 상기 유사한 내용은 생략하기로 한다. 즉, 도 8에 도시된 제1 내지 제k 단위 화소들(SSPX1 내지 SSPXk)은 실질적으로 동일 또는 유사한 구조를 가지며, 도 9 내지 도 12에 도시된 제1 단위 화소(SSPX1)는 예시적인 것으로, 도 8의 제1 내지 제k 단위 화소들(SSPX1 내지 SSPXk) 중 어느 하나에 동일 또는 유사하게 적용될 수 있다.
먼저 도 9를 참조하면, 단위 화소(SSPX1)는 데이터 신호에 대응하는 휘도로 발광하는 발광 유닛(LSU)을 포함할 수 있다. 또한, 단위 화소(SSPX1)는, 발광 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 전기적으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 발광 소자들(LD)은 서로 병렬 구조로 연결될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 전원(VDD)과 제2 전원(VSS)의 사이에, 복수의 발광 소자들(LD)이 병렬 구조로 연결될 수도 있다.
제1 및 제2 전원들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 예를 들어, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 여기서, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 단위 화소(SSPX1)(또는, 제1 서브 화소(SPX1))의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
한편, 도 9에서는 발광 소자들(LD)이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 일부는 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결되어 각각의 유효 발광 유닛을 구성하고, 다른 일부는 역방향으로 연결될 수도 있다. 다른 예로, 단위 화소(SSPX1)가 단일의 발광 소자(LD)(예를 들어, 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결된 단일의 유효 발광 유닛)만을 포함할 수도 있다.
실시예에 따라, 발광 소자들(LD) 각각의 일 단부는, 제1 전극을 통해 해당 화소 회로(PXC)에 공통으로 접속되며, 화소 회로(PXC) 및 제1 전원선을 통해 제1 전원(VDD)에 접속될 수 있다. 발광 소자들(LD) 각각의 다른 단부는, 제2 전극 및 제2 전원선을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
발광 유닛(LSU)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 표시 영역(DA, 도 4 참조)에서 소정의 영상이 표시될 수 있다.
화소 회로(PXC)는 해당 서브 화소(즉, 제1 서브 화소(SPX1))에 대응하는 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 예를 들어, 제1 서브 화소(SPX1)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 단위 화소(SSPX)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다.
화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1, 또는, 구동 트랜지스터)는 제1 전원(VDD)과 발광 유닛(LSU) 사이에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2, 또는, 스위칭 트랜지스터)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속될 수 있다.
제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(예컨대, 로우 전압)의 주사 신호에 응답하여 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
프레임 기간마다 데이터선(Dj)으로 해당 프레임의 데이터 신호가 공급되고, 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달될 수 있다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
한편, 도 9에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 및 제2 트랜지스터들(T1, T2)이 모두 P타입의 트랜지스터들인 것으로 도시되어 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
예를 들어, 도 10에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N타입의 트랜지스터들일 수 있다. 이 경우, 각각의 프레임 기간 마다 데이터선(Dj)으로 공급되는 데이터 신호를 단위 화소(SSPX1_1)에 기입하기 위한 주사 신호의 게이트-온 전압은 하이 레벨 전압일 수 있다. 유사하게, 제1 트랜지스터(T1)를 턴-온시키기 위한 데이터 신호의 전압은 도 9의 실시예와 상반된 파형의 전압일 수 있다. 일 예로, 도 10의 실시예에서는 표현하고자 하는 계조 값이 클수록 보다 높은 전압 레벨을 가진 데이터 신호가 공급될 수 있다.
도 10에 도시된 단위 화소(SSPX1_1)는, 트랜지스터 타입 변경에 따라 일부 회로 소자의 접속 위치 및 제어 신호들(일 예로, 주사 신호 및 데이터 신호)의 전압 레벨이 변경되는 것을 제외하고, 그 구성 및 동작이 도 9의 단위 화소(SSPX1)와 실질적으로 유사하다. 따라서, 도 10의 단위 화소(SSPX1_1)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 9 및 도 10에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 예를 들어, 화소 회로(PXC)는 도 11에 도시된 실시예와 같이 구성될 수도 있다.
도 11을 참조하면, 단위 화소(SSPX1_2) 내 화소 회로(PXC)는 해당 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 예를 들어, 표시 영역(DA)의 i번째 행에 배치된 서브 화소(SPX)(또는, 이에 포함된 단위 화소(SSPX))의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 다른 전원에 더 연결될 수 있다. 예를 들어, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다.
실시예에 따라, 화소 회로(PXC)는 7개의 트랜지스터들(T1 내지 T7)을 포함할 수 있다. 상기 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 발광 유닛(LSU) 사이에 접속될 수 있다. 제1 트랜지스터(T1)의 일 전극(예를 들어, 소스 전극)은 제5 트랜지스터(T5)를 통해 제1 전원(VDD)에 접속되고, 제1 트랜지스터(T1)의 다른 전극(예를 들어, 드레인 전극)은 제6 트랜지스터(T6)를 경유하여 발광 유닛(LSU)의 일 전극(예를 들어, 해당 서브 화소(SPX)의 제1 전극)에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속될 수 있다. 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극(예를 들어, 드레인 전극)과 제1 노드(N1) 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속될 수 있다. 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속될 수 있다. 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속될 수 있다. 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 유닛(LSU)의 제1 전극 사이에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속될 수 있다. 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 발광 유닛(LSU)의 제1 전극과 초기화 전원(Vint)(또는, 초기화 전원을 전송하는 제3 전원선)의 사이에 접속될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속될 수 있다. 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 유닛(LSU)의 제1 전극으로 공급할 수 있다. 이 경우, 발광 유닛(LSU)으로 초기화 전원(Vint)의 전압이 전달되는 각각의 초기화 기간 동안, 발광 유닛(LSU)의 제1 전극의 전압이 초기화될 수 있다.
제7 트랜지스터(T7)의 동작을 제어하기 위한 제어 신호는 다양하게 변경될 수 있다. 예를 들어, 제7 트랜지스터(T7)의 게이트 전극이 해당 수평 라인의 주사선, 즉, i번째 주사선(Si)에 연결될 수도 있다. 이 경우, 제7 트랜지스터(T7)는 i번째 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 유닛(LSU)의 일 전극으로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1)의 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장할 수 있다.
한편, 도 11에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예를 들어 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
실시예에 따라 화소 회로(PXC)는 데이터선(Dj) 외에 다른 배선에 더 연결될 수 있다.
도 12를 참조하면, 단위 화소(SSPX1_3) 내 화소 회로(PXC)는 센싱선(SENj)에 연결될 수 있다. 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 내지 T3)과 스토리지 커패시터(Cst)를 포함할 수 있다. 제1 및 제2 트랜지스터들(T1, T2) 및 스토리지 커패시터(Cst)는, 도 10을 참조하여 설명한 제1 및 제2 트랜지스터들(T1, T2) 및 스토리지 커패시터(Cst)와 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제3 트랜지스터(T3)는 센싱선(SENj)과 제2 노드(N2) 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제1 주사선(S1)과 다른 제2 주사선(S2)(예를 들어, j번째 주사선(Sj)과 다른 j+1번째 주사선(Sj+1))에 연결될 수 있다.
발광 유닛(LSU)은 제2 노드(N2) 및 제2 전원선(즉, 제2 전원(VSS)이 인가된 전원선) 사이에 연결될 수 있다.
제3 트랜지스터(T3)는 제2 주사선(S2)으로부터 전송되는 게이트-온 전압의 주사 신호에 응답하여 턴-온되어, 센싱선(SENj)과 제2 노드(N2)를 전기적으로 연결할 수 있다.
예를 들어, 제1 트랜지스터(T1)에 기준 전압에 대응하는 구동 전류가 흐르는 상태에서 제3 트랜지스터(T3)가 턴온되는 경우, 제1 트랜지스터(T1)를 통해 흐르는 구동 전류가 제3 트랜지스터(T3) 및 센싱선(SENj)을 통해 외부 센싱 장치에 제공되며, 상기 구동 전류에 기초하여 제1 트랜지스터(T1)의 특성(예를 들어, Vth)에 대응하는 신호가 센싱선(SENj)을 통해 외부로 출력될 수 있다.
또한, 본 발명에 적용될 수 있는 단위 화소(SSPX1)의 구조가 도 9 내지 도 12에 도시된 실시예들에 한정되지는 않으며, 단위 화소(SSPX1)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 단위 화소(SSPX1)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 단위 화소(SSPX1)는 수동형 발광 표시패널(21) 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(LSU)의 제1 및 제2 전극들 각각은 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선 등에 직접 접속될 수도 있다.
도 13은 도 7의 표시패널에 포함된 일 서브 화소 내 일부 구성의 배치를 나타내는 평면 배치도이다. 도 13에는 단위 화소들(SSPX1 내지 SSPX3)에 포함된 발광 유닛(LSU, 도 9 내지 도 12 참조)(또는, 발광 소자층)을 중심으로 단위 화소들(SSPX1 내지 SSPX3)의 구조가 도시되어 있다. 제1 내지 제3 단위 화소들(SSPX1 내지 SSPX3)은 상호 실질적으로 동일하므로, 제1 단위 화소(SSPX1)를 중심으로 발광 유닛(LSU)을 설명하기로 한다.
도 13을 참조하면, 제1 단위 화소(SSPX1)는 서로 이격되어 배치된 제1 전극(ETL1) 및 제2 전극들(ETL21, ETL22, ETL23)과, 제1 및 제2 전극들(ETL1, ETL21, ETL22, ETL23)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
실시예에 따라, 동일한 단위 화소(SSPX1 내지 SSPX3)에 포함된 발광 소자들(LD)은 동일한 색상의 빛을 방출할 수 있다. 실시예에 따라, 제1 내지 제3 단위 화소들(SSPX1 내지 SSPX3)은 상이한 색상들의 빛을 방출하는 발광 영역을 정의할 수도 있다. 일 예로, 제1 단위 화소(SSPX1)는 적색으로 발광하는 발광 소자들(LD)을 포함하고, 제2 단위 화소(SSPX2)는 녹색으로 발광하는 발광 소자들(LD)을 포함하고, 제3 단위 화소(SSPX3)는 청색으로 발광하는 발광 소자들(LD)을 포함할 수 있다. 다른 예로, 제1 내지 제3 단위 화소들(SSPX1 내지 SSPX3)은 모두 청색의 빛을 방출하는 발광 소자들(LD)을 포함할 수도 있다. 이 경우, 풀-컬러의 화소(PXL)를 구성하기 위하여, 제1 내지 제3 단위 화소들(SSPX1 내지 SSPX3) 중 적어도 일부의 상부에는 해당 단위 화소에서 방출되는 빛의 색상을 변환하기 위한 광 변환층 및/또는 컬러 필터가 배치될 수도 있다.
일 실시예로, 제1 전극(ETL1)은 제1 내지 제3 단위 화소들(SSPX1 내지 SSPX3)이 공유하는 전극일 수 있다. 이 경우, 제1 내지 제3 단위 화소들은 제1 방향(DR1)을 따라 배치될 수 있다.
제2 전극들(ETL21, ETL22, ETL23)은 제1 전극으로부터 제2 방향(DR2) 일측에 이격되어 배치될 수 있다. 제1 내지 제3 단위 화소들(SSPX1 내지 SSPX3) 내 제2 전극들(ETL21, ETL22, ETL23)은 제1 방향(DR1)으로 배열될 수 있다.
제1 및 제2 전극들 (ETL1, ETL21, ETL22, ETL23)은 소정의 간격만큼 이격되어 나란히(평행하게) 배치될 수 있다.
일 실시예로, 제1 전극(ETL1)은 제2 전원(VSS)에 전기적으로 접속된 캐소드 전극일 수 있다. 제2 전극들(ETL21, ETL22, ETL23)은 제1 전원(VDD)에 전기적으로 접속된 애노드 전극일 수 있다. 제1 전극(ETL1)과 제2 전극들(ETL21, ETL22, ETL23)에 각각 일 단부와 타 단부가 전기적으로 연결되는 발광 소자들(LD)이 배치됨으로써, 제1 전극(ETL1)과 각각의 제2 전극들(ETL21, ETL22, ETL23)은 전기적으로 연결될 수 있다.
일 실시예로, 하나의 단위 화소(예, SSPX1) 당 하나의 발광 영역을 정의할 수 있다. 발광 영역은 비발광 영역에 의해 구분될 수 있다. 명확히 도시하진 않았지만, 비발광 영역에는 발광 소자(LD)로부터 발산된 광이 다른 영역으로 투과되는 것을 차단하는 화소 정의막(또는, 뱅크, 차광 패턴) 등이 중첩되도록 배치될 수 있다. 본 명세서에서 “중첩된다”라고 표현하면, 다른 정의가 없는 한 두 구성이 표시패널(21)의 두께 방향(도면에서 베이스 층(SUB1)의 표면에 수직한 방향(예, 제3 방향(DR3))으로 중첩(overlap)되는 것을 의미한다.
도 14는 도 13의 Ⅰ-Ⅰ'선을 따라 자른 표시패널의 단면도이다. 도 15는 도 7의 Ⅱ-Ⅱ’선을 따라 자른 표시패널의 단면도이다. 도 16은 도 7의 Ⅲ-Ⅲ’선을 따라 자른 표시패널의 단면도이다. 이하에서, 두 패드 중 제1 패드(PAD1)를 중심으로 설명하기로 한다.
도 14 내지 도 16를 참조하면, 표시패널(21)은 하부에 배치된 베이스 층(SUB1)을 포함할 수 있다. 베이스 층(SUB1)에 대한 설명은 상술하였으므로 중복된 설명은 생략하기로 한다.
베이스 층(SUB1) 상에는 제1 버퍼층(111)이 배치된다. 제1 버퍼층(111)은 베이스 층(SUB1)의 표면을 평활하게 하고, 수분 또는 외부 공기의 침투를 방지하는 기능을 한다. 제1 버퍼층(111)은 무기막일 수 있다. 제1 버퍼층(111)은 단일막 또는 다층막일 수 있다
제1 버퍼층(111) 상에는 복수의 트랜지스터들(Tdr, Tsw)이 배치된다. 여기서, 각 트랜지스터들(Tdr, Tsw)은 박막 트랜지스터일 수 있다. 도면에 도시된 두 트랜지스터들(Tdr, Tsw)은 각각 구동 트랜지스터와 스위치 트랜지스터일 수 있다.
각 트랜지스터들(Tdr, Tsw)은 각각 반도체 패턴(ACT1, ACT2), 게이트 전극(GE1, GE2), 소스 전극(SDE2, SDE4), 드레인 전극(SDE1, SDE3)을 포함할 수 있다. 예를 들어, 구동 트랜지스터인 제1 트랜지스터(Tdr)는 제1 반도체 패턴(ACT1), 제1 게이트 전극(GE1), 제1 소스 전극(SDE2) 및 제1 드레인 전극(SDE1)을 포함할 수 있다. 스위치 트랜지스터인 제2 트랜지스터(Tsw)는 제2 반도체 패턴(ACT2), 제2 게이트 전극(GE2), 제2 소스 전극(SDE4) 및 제2 드레인 전극(SDE3)을 포함할 수 있다.
구체적으로 설명하면, 제1 버퍼층(111) 상에 반도체층이 배치된다. 반도체층은 상술한 제1 반도체 패턴(ACT1) 및 제2 반도체 패턴(ACT2)을 포함할 수 있다. 또한, 반도체층은 제3 반도체 패턴(ACT3)을 더 포함할 수 있다.
반도체층은 비정질 실리콘(amorphous silicon), 폴리 실리콘(poly silicon), 저온 폴리 실리콘(low temperature poly silicon) 및 유기 반도체를 포함할 수 있다. 다른 실시예에서, 반도체층은 산화물 반도체일 수도 있다. 명확히 도시하지는 않았지만, 반도체층은 채널 영역과, 채널 영역의 양 측에 배치되며, 불순물이 도핑된 소스 영역 및 드레인 영역을 포함할 수 있다.
반도체층 상에는 제1 게이트 절연막(112)이 배치된다. 제1 게이트 절연막(112)은 무기막일 수 있다. 제1 게이트 절연막(112)은 단일막 또는 다층막일 수 있다.
제1 게이트 절연막(112) 상에는 제1 도전층이 배치된다. 제1 도전층은 상술한 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)을 포함할 수 있다. 또한, 제1 도전층은 제1 저전원 패턴(VSSL1) 및 제1 패드 패턴(201, 211)을 더 포함할 수 있다. 제1 도전층은 도전성을 가지는 금속 물질로 형성될 수 있다. 예를 들면, 제1 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 타이타늄(Ti)을 포함할 수 있다. 제1 도전층은 단일막 또는 다층막일 수 있다.
제1 저전원 패턴(VSSL1)은 제2 전원선과 전기적으로 연결될 수 있다. 제1 저전원 패턴(VSSL1)은 표시 영역(DA)에 배치되며, 제3 반도체 패턴(ACT3)과 중첩할 수 있다.
제1 패드 패턴(201, 211)은 패드 영역(PDA)에 배치될 수 있다. 제1 패드 패턴(201, 211)은 제1 패드(PAD1)를 이루는 가장 하부에 배치되는 도전층일 수 있다.
제1 도전층 상에 제2 게이트 절연막(113)이 배치된다. 제2 게이트 절연막(113)은 무기막일 수 있다. 제2 게이트 절연막(113)은 단일막 또는 다층막일 수 있다.
제2 게이트 절연막(113) 상에는 제2 도전층이 배치된다. 제2 도전층은 제3 게이트 전극(GE3)을 포함할 수 있다. 제3 게이트 전극(GE3)은 도시되지 않은 다른 트랜지스터의 게이트 전극일 수 있으나, 이에 제한되는 것은 아니다. 제2 도전층은 도전성을 가지는 금속 물질로 형성될 수 있다. 예를 들면, 제2 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 타이타늄(Ti)을 포함할 수 있다. 제2 도전층은 단일막 또는 다층막일 수 있다.
제2 도전층 상에는 층간 절연막(114)이 배치된다. 층간 절연막(114)은 유기막 또는 무기막일 수 있다. 층간 절연막(114)은 단일막 또는 다층막일 수 있다.
일 실시예로, 층간 절연막(114)은 패드 영역(PDA)에 배치되지 않을 수 있다. 다만, 이는 예시적인 것으로 층간 절연막(114)은 표시 영역(DA) 및 패드 영역(PDA)을 포함하는 비표시 영역(DA)에도 배치될 수도 있다.
층간 절연막(114) 상에는 제3 도전층이 배치된다. 제3 도전층은 상술한 소스 전극들(SDE2, SDE4) 및 드레인 전극들(SDE1, SDE3)을 포함할 수 있다. 또한, 제3 도전층은 제2 저전원 패턴(VSSL2) 및 제2 패드 패턴(202, 212)을 더 포함할 수 있다. 제3 도전층은 도전성을 가지는 금속 물질로 형성된다. 예를 들면, 소스 전극들(SDE2, SDE4)과 드레인 전극들(SDE1, SDE3)은 알루미늄(Al), 구리(Cu), 타이타늄(Ti), 몰리브덴(Mo)을 포함할 수 있다.
제2 저전원 패턴(VSSL2)은 제2 전원선과 전기적으로 연결될 수 있다. 제2 저전원 패턴(VSSL2)은 제2 게이트 절연막(113) 및 층간 절연막(114)을 관통하는 컨택홀을 통해 제1 저전원 패턴(VSSL1)과 접촉할 수 있다. 제2 저전원 패턴(VSSL2)은 표시 영역(DA)에 배치되며, 제1 저전원 패턴(VSSL1) 및 제3 반도체 패턴(ACT3)과 중첩할 수 있다.
제2 패드 패턴(202, 212)은 패드 영역(PDA)에 배치될 수 있다. 일 실시예로, 제2 패드 패턴(202, 212)은 제1 패드 패턴(201, 211) 상에 직접 배치될 수 있다.
소스 전극들(SDE2, SDE4)과 드레인 전극들(SDE1, SDE3)은 층간 절연막(114), 제2 게이트 절연막(113) 및 제1 게이트 절연막(112)을 관통하는 컨택홀을 통하여 대응되는 각 반도체 패턴(ACT1, ACT2)의 소스 영역 및 드레인 영역에 각각 전기적으로 연결될 수 있다.
별도 도시하지는 않았지만, 표시패널(21)은 베이스 층(SUB1) 상에 배치된 스토리지 커패시터를 더 포함할 수도 있다.
제3 도전층 상에 제1 보호층(121)이 배치된다. 여기서, 제1 보호층(121)은 트랜지스터들(Tdr, Tsw)를 포함하는 회로부를 덮도록 배치된다. 제1 보호층(121)은 비표시 영역(NDA)의 적어도 일부 및 패드 영역(PDA)의 일부에도 배치될 수 있다. 제1 보호층(121)은 패시베이션막 또는 평탄화막일 수 있다. 패시베이션막은 SiO2, SiNx 등을 포함할 수 있고, 평탄화막은 아크릴, 폴리이미드와 같은 재질을 포함할 수 있다. 제1 보호층(121)은 패시베이션막과 평탄화막을 모두 포함할 수도 있다. 이 경우, 제3 도전층 및 층간 절연막(114) 상에 패시베이션막이 배치되고, 패시베이션막 상에 평탄화막이 배치될 수 있다. 제1 보호층(121)의 상면은 평탄할 수 있다.
제1 보호층(121)의 상에는 제4 도전층이 배치될 수 있다. 제4 도전층은 전원 배선, 신호 배선, 및 연결 전극과 같은 여러 도전 패턴 등을 포함할 수 있다. 도면상 제4 도전층은 표시 영역(DA)에 배치되는 제1 연결 패턴(CE1) 및 패드 영역(PDA)에 배치되는 제3 패드 패턴(203, 213)을 포함하는 것을 예시했다. 제4 도전층은 도전성을 가지는 금속 물질로 형성된다. 예를 들면, 제4 도전층은 알루미늄(Al), 구리(Cu), 타이타늄(Ti), 몰리브덴(Mo)을 포함할 수 있다.
제1 연결 패턴(CE1)은 제1 보호층(121)을 관통하는 일 컨택홀을 통해 제1 트랜지스터(Tdr)의 소스 전극(SDE2) 및 드레인 전극(SDE1) 중 어느 하나에 접촉할 수 있다.
일 실시예로, 제3 패드 패턴(203, 213)은 제2 패드 패턴(202, 212) 상에 직접 배치될 수 있다.
제4 도전층 상에 제2 보호층(122)이 배치된다. 제2 보호층(122)은 패시베이션막 또는 평탄화막일 수 있다. 패시베이션막은 SiO2, SiNx 등을 포함할 수 있고, 평탄화막은 아크릴, 폴리이미드와 같은 재질을 포함할 수 있다. 제2 보호층(122)은 패시베이션막과 평탄화막을 모두 포함할 수도 있다.
한편, 제2 보호층(122)은 제4 도전층에 포함된 일부 도전 패턴의 상부를 노출하는 개구부를 포함할 수 있다. 예를 들어, 제2 보호층(122)은 제1 연결 패턴(CE1)의 적어도 일부를 노출하는 일 개구부 및 제3 패드 패턴(203, 213)의 적어도 일부를 노출하는 다른 개구부를 포함할 수 있다.
베이스 층(SUB1) 내지 제2 보호층(122)을 화소 회로층이라고 명명할 수 있다.
표시 영역(DA)을 기준으로, 제2 보호층(122) 상에 순차적으로 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극(ETL1, ETL21), 제1 절연층(131), 발광 소자들(LD), 제2 절연층(132), 제1 및 제2 컨택 전극들(CNE1, CNE2), 제3 절연층(141) 및 박막 봉지층(151)을 포함할 수 있다.
제1 및 제2 격벽들(PW1, PW2)은 화소 회로층(즉, 제2 보호층(122)) 상에 배치될 수 있다. 제1 및 제2 격벽들(PW1, PW2)은 화소 회로층 상에서 두께 방향(예, 제3 방향(DR3))으로 돌출될 수 있다. 실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 실질적으로 서로 동일한 높이를 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 격벽들(PW1, PW2)의 돌출 높이는 각각 약 1.0μm 내지 1.5μm일 수 있다.
일 실시예로, 제1 격벽(PW1)은, 화소 회로층과 제1 전극(ETL1)의 사이에 배치될 수 있다. 제2 격벽(PW2)은, 화소 회로층과 제2 전극들(ETL21, ETL22, ETL23)의 사이에 배치될 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 다양한 형상을 가질 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 도면에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면 형상을 가질 수 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은 적어도 일 측면에서 경사면을 가질 수 있다.
도시하진 않았지만, 다른 예로, 제1 및 제2 격벽들(PW1, PW2)은 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면을 가질 수도 있다. 이 경우, 제1 및 제2 격벽들(PW1, PW2) 각각은 적어도 일 측면에서 곡면을 가질 수 있다. 즉, 본 발명에서 제1 및 제2 격벽들(PW1, PW2)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 제1 및 제2 격벽들(PW1, PW2) 중 적어도 하나가 생략되거나, 그 위치가 변경될 수도 있다.
제1 및 제2 격벽들(PW1, PW2)은 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 SiNx 또는 SiOx 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 및 제2 격벽들(PW1, PW2)은 현재 공지된 다양한 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 제1 및 제2 격벽들(PW1, PW2)의 구성 물질은 다양하게 변경될 수 있다.
일 실시예에서, 제1 및 제2 격벽들(PW1, PW2)은 반사 부재로 기능할 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 그 상부에 제공된 제1 및 제2 전극(ETL1, ETL21)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 및 제2 격벽들(PW1, PW2)의 상부에는 제1 및 제2 전극(ETL1, ETL21)이 각각 배치될 수 있다. 제1 및 제2 전극(ETL1, ETL21)은 서로 이격되어 배치될 수 있다.
일 실시예로, 제1 및 제2 격벽들(PW1, PW2)의 상부에 각각 배치되는 제1 및 제2 전극(ETL1, ETL21) 등은 제1 및 제2 격벽들(PW1, PW2) 각각의 형상에 상응하는 형상을 가질 수 있다. 예를 들어, 제1 및 제2 전극(ETL1, ETL21)은, 제1 및 제2 격벽들(PW1, PW2)에 대응하는 경사면 또는 곡면을 각각 가지면서, 표시패널(21)의 두께 방향으로 돌출될 수 있다.
제1 및 제2 전극(ETL1, ETL21) 각각은 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극(ETL1, ETL21) 각각은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 제1 및 제2 전극(ETL1, ETL21) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극(ETL1, ETL21) 각각은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극(ETL1, ETL21) 각각은, 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 및 제2 전극(ETL1, ETL21) 각각의 반사 전극층은, 균일한 반사율을 갖는 전극 물질로 구성될 수 있다. 일 예로, 반사 전극층은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 전극 물질로 구성될 수 있다. 제1 및 제2 전극(ETL1, ETL21) 각각이 반사 전극층을 포함할 경우, 발광 소자들(LD) 각각의 양단, 즉, 일 단부들 및 타 단부들에서 방출되는 광을 화상이 표시되는 방향(일 예로, 제3 방향(DR3), 정면 방향)으로 더욱 진행되게 할 수 있다. 특히, 제1 및 제2 전극(ETL1, ETL21)이 제1 및 제2 격벽들(PW1, PW2)의 형상에 대응되는 경사면 또는 곡면을 가지면서 발광 소자들(LD)의 일 단부들 및 타 단부들에 마주하도록 배치되면, 발광 소자들(LD) 각각의 일 단부들 및 타 단부들에서 출사된 광은 제1 및 제2 전극(ETL1, ETL21)에 의해 반사되어 더욱 표시패널(21)의 정면 방향(일 예로, 베이스 층(SUB1)의 상부 방향인 제3 방향(DR3))으로 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사되는 광의 효율이 향상될 수 있다.
또한, 제1 및 제2 전극(ETL1, ETL21) 각각의 투명 전극층은, 다양한 투명 전극 물질로 구성될 수 있다. 일 예로, 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 및 제2 전극(ETL1, ETL21) 각각은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 및 제2 전극(ETL1, ETL21)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 소자들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 제1 및 제2 전극(ETL1, ETL21) 각각이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하게 되면, 화소(PXL)의 제조 공정 등에서 발생하는 불량으로 인해 제1 및 제2 전극(ETL1, ETL21)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 도전성 캡핑층은 제1 및 제2 전극(ETL1, ETL21)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 도전성 캡핑층은 제1 및 제2 전극(ETL1, ETL21) 각각의 구성 요소로 간주되거나, 또는 상기 제1 및 제2 전극(ETL1, ETL21) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
일 실시예로, 제2 전극들(ETL21, ETL22, ETL23)은 제1 연결 패턴(CE1)과 적어도 일부 영역이 중첩될 수 있다. 제2 전극들(ETL21, ETL22, ETL23)은 제2 보호층(122)을 관통하는 제1 컨택홀들(CH)을 통해 제1 연결 패턴(CE1)에 접촉될 수 있다.
일 실시예로, 패드 영역(PDA)에서, 제4 패드 패턴(204, 214)이 제3 패드 패턴(203, 213) 상에 직접 배치될 수 있다. 제4 패드 패턴(204, 214)은 제3 패드 패턴(203, 213) 및 제2 보호층(122)의 일부를 덮도록 형성될 수 있다. 일 실시예로, 제4 패드 패턴(204, 214)은 제1 및 제2 전극(ETL1, ETL21)과 동일한 층에 배치될 수 있다. 즉, 제4 패드 패턴(204, 214)은 제1 및 제2 전극(ETL1, ETL21)과 동일한 물질을 포함하며, 동일한 방식에 의해 실질적으로 동시에 형성될 수 있다.
제4 패드 패턴(204, 214)은 표시패널(21)의 제조 과정에서 제3 패드 패턴(203, 213)의 상부 데미지를 방지하는 1차 캡핑층의 기능을 수행할 수 있다.
일 실시예로, 제1 패드 패턴(201, 211), 제2 패드 패턴(202, 212) 및 제4 패드 패턴(204, 214)의 폭은 동일할 수 있다.
표시 영역(DA)에서 제1 및 제2 전극(ETL1, ETL21)의 일 영역 상에는 제1 절연층(131)이 배치될 수 있다. 예를 들어, 제1 절연층(131)은, 제1 및 제2 전극(ETL1, ETL21)의 일 영역을 커버하도록 형성되며, 제1 및 제2 전극(ETL1, ETL21)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다.
일 실시예에서, 제1 절연층(131)은, 일차적으로 제1 및 제2 전극(ETL1, ETL21)을 전면적으로 커버하도록 형성될 수 있다. 제1 절연층(131) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 절연층(131)은 제1 및 제2 전극(ETL1, ETL21)을 노출하도록 부분적으로 개구될 수 있다. 또는, 제1 절연층(131)은, 발광 소자들(LD)이 공급 및 정렬이 완료된 이후, 발광 소자들(LD)의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
즉, 제1 절연층(131)은 제1 및 제2 전극(ETL1, ETL21)과 발광 소자들(LD)의 사이에 개재되되, 제1 및 제2 전극(ETL1, ETL21) 각각의 적어도 일 영역을 노출할 수 있다. 제1 절연층(131)은 제1 및 제2 전극(ETL1, ETL21)이 형성된 이후 제1 및 제2 전극(ETL1, ETL21)을 커버하도록 형성되어, 후속 공정에서 제1 및 제2 전극(ETL1, ETL21)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 또한, 제1 절연층(131)은, 각각의 발광 소자(LD)를 안정적으로 지지할 수 있다. 실시예에 따라서는 제1 절연층(131)은 생략될 수도 있다.
제1 절연층(131)이 영역에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 방식 등을 통해 발광 소자들(LD)이 공급되고, 발광 소자들(LD)은 제1 및 제2 전극(ETL1, ETL21)에 인가되는 소정의 정렬 전압(또는, 정렬 신호)에 의해 제1 및 제2 전극(ETL1, ETL21)의 사이에 정렬될 수 있다.
일 실시예로, 제1 절연층(131)의 두께는 약 2500
Figure pat00002
(옴스트롱) 내지 3500
Figure pat00003
일 수 있다.
제1 절연층(131) 상에는 뱅크(BNK)가 배치될 수 있다. 일 예로, 뱅크(BNK)는 서브 화소(도 8의 SPX1~SPX3)를 둘러싸도록 다른 서브 화소들 사이에 형성되어, 발광 영역을 구획하는 화소 정의막을 구성할 수 있다.
실시예들에 따라, 뱅크(BNK)는, 동일 서브 화소(SPX1~SPX3) 내 단위 화소들(SSPX1~SSPXk) 사이에는 배치되지 않을 수 있으나, 이에 한정되는 것은 아니다.
일 실시예로, 제1 절연층(131)은 패드 영역(PDA)에 형성되지 않을 수 있으나, 이에 제한되는 것은 아니다.
제2 절연층(132)은, 발광 소자들(LD), 특히, 제1 및 제2 전극(ETL1, ETL21)의 사이에 정렬된 발광 소자들(LD)의 상부에 배치되며, 발광 소자들(LD)의 일 단부들 및 타 단부들을 노출할 수 있다. 예를 들어, 제2 절연층(132)은 발광 소자들(LD)의 일 단부들 및 타 단부들은 커버하지 않고, 발광 소자들(LD)의 일 영역 상부에만 부분적으로 배치될 수 있다. 제2 절연층(132)은 각각의 발광 영역 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 또한, 도 14에 도시된 바와 같이, 제2 절연층(132)의 형성 이전에 제1 절연층(131)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 공간은 제2 절연층(132)에 의해 채워질 수 있다. 이에 따라, 발광 소자들(LD)은 보다 안정적으로 지지될 수 있다.
일 실시예로, 제2 절연층(132)의 두께는 약 7500
Figure pat00004
내지 8500
Figure pat00005
일 수 있다.
일 실시예로, 제2 절연층(132)은 패드 영역(PDA)에 형성되지 않을 수 있으나, 이에 제한되는 것은 아니다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은, 제1 및 제2 전극(ETL1, ETL21)과, 발광 소자들(LD)의 일 단부들 및 타 단부들 상에 배치될 수 있다. 일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 도 14에 도시된 바와 같이 서로 동일한 층에 배치될 수 있다. 이 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 동일 공정에서, 동일한 전극 물질을 이용하여 형성될 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 각각 발광 소자들(LD)의 일 단부들 및 타 단부들을 제1 및 제2 전극(ETL1, ETL21)에 각각 전기적으로 연결할 수 있다.
예를 들어, 제1 컨택 전극(CNE1)은, 제1 전극(ETL1)과 접촉되도록 제1 전극(ETL1) 상에 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은 제1 절연층(131)에 의해 커버되지 않은 제1 전극(ETL1)의 일 영역 상에서 제1 전극(ETL1)과 접촉되도록 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 제1 전극(ETL1)에 인접한 적어도 하나의 발광 소자, 일 예로 복수의 발광 소자들(LD)의 일 단부와 접촉되도록 상기 일 단부 상에 배치될 수 있다. 즉, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 상기 일 단부와 이에 대응하는 제1 전극(ETL1)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자들(LD)의 일 단부가 제1 전극(ETL1)에 전기적으로 연결될 수 있다.
유사하게, 제2 컨택 전극(CNE2)은, 제2 전극들(ETL21, ETL22, ETL23)과 접촉되도록 제2 전극들(ETL21, ETL22, ETL23) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 제1 절연층(131)에 의해 커버되지 않은 제2 전극(ETL21)의 일 영역 상에서 제2 전극(ETL21)과 접촉되도록 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 전극(ETL21)에 인접한 적어도 두개의 발광 소자의 단부들과 접촉되도록 단부들 상에 배치될 수 있다. 즉, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 일 단부 또는 타 단부와 이에 대응하는 제2 전극(ETL21)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자들(LD)의 일 단부 또는 타 단부가 각 제2 전극(ETL21)에 전기적으로 연결될 수 있다.
즉, 발광 소자는 일 단부가 제1 컨택 전극(CNE1)과 접촉하고, 타 단부가 제2 컨택 전극(CNE2)과 접촉할 수 있다.
일 실시예로, 패드 영역(PDA)에서, 제5 패드 패턴(205, 215)이 제4 패드 패턴(204, 214) 상에 직접 배치될 수 있다. 제5 패드 패턴(205, 215)은 각 패드들(PAD1, PAD2)의 최 상부에 위치한 패드 패턴에 해당한다. 제5 패드 패턴(205, 215)은 제4 패드 패턴(204, 214)을 덮도록 형성될 수 있다. 일 실시예로, 제5 패드 패턴(205, 215)은 제1 및 제2 컨택 전극들(CNE1, CNE2)과 동일한 층에 배치될 수 있다. 즉, 제5 패드 패턴(205, 215)은 제1 및 제2 컨택 전극들(CNE1, CNE2)과 동일한 물질을 포함하며, 동일한 방식에 의해 실질적으로 동시에 형성될 수 있다.
일 실시예로, 제5 패드 패턴(205, 215)과 제1 및 제2 컨택 전극들(CNE1, CNE2)은 발광 소자들(LD)로부터 방출되는 광이 투과할 수 있도록 ITO, IZO, ITZO와 같은 투명 도전성 물질로 구성될 수 있다.
일 실시예로 제5 패드 패턴(205, 215)은 상부에 홈을 포함할 수 있다. 제1 패드(PAD1)에 접촉되는 외부 단자는 제5 패드 패턴(205, 215) 상부의 홈을 통해 용이하게 접촉될 수 있다. 일 실시예로 홈은 약 20μm 이상의 폭과 약 1μm 이하의 깊이(h1)를 가질 수 있다. 즉, 제1 패드(PAD1) 상부의 홈은 깊이 대비 폭(w1)의 비율이 20 이상일 수 있다.
제5 패드 패턴(205, 215)은 표시패널(21)의 제조 과정에서 제3 패드 패턴(203, 213)의 상부 데미지를 방지하는 2차 캡핑층의 기능을 수행할 수 있다.
일 실시예로, 제5 패드 패턴(205, 215)의 폭은 제3 패드 패턴(203, 213)의 폭과 동일할 수 있다.
제3 절연층(141)은, 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극(ETL1, ETL21), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 뱅크(BNK)를 커버하도록, 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극(ETL1, ETL21), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 뱅크(BNK) 상에 형성 및/또는 배치될 수 있다.
일 실시예로, 제3 절연층(141)의 두께는 약 2500
Figure pat00006
(옴스트롱) 내지 3500
Figure pat00007
일 수 있다.
실시예에 따라, 제1 내지 제3 절연층들(131, 132, 141) 각각은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제1 내지 제3 절연층들(131, 132, 141) 각각은, SiNx를 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제1 내지 제3 절연층들(131, 132, 141) 각각의 구성 물질이 특별히 한정되지는 않는다. 또한, 제1 내지 제3 절연층들(131, 132, 141)은 서로 다른 절연 물질을 포함하거나, 또는 제1 내지 제3 절연층들(131, 132, 141) 중 적어도 일부는 서로 동일한 절연 물질을 포함할 수 있다.
제3 절연층(141) 상에 적어도 한 층의 무기막 및/또는 유기막을 포함하는 박막 봉지층(151)을 포함할 수 있다. 박막 봉지층(151)은 또 하나의 절연층일 수 있다. 실시예에 따라 박막 봉지층(151)은 생략될 수도 있다.
일 실시예로, 박막 봉지층(151)은 표시 영역(DA) 전체에 걸쳐 형성될 수 있다. 일 실시예로, 박막 봉지층(151)은 패드 영역(PDA)에서 제5 패드 패턴(205, 215)의 상부를 노출하도록 형성될 수 있으며, 이에 따라, 패드들(PAD1, PAD2)의 각 홈이 노출될 수 있다.
박막 봉지층(151)은 제5 패드 패턴(205, 215)의 가장자리의 일부 영역과 중첩하도록 배치될 수 있다. 일 실시예로, 박막 봉지층(151)이 제5 패드 패턴(205, 215)과 중첩하는 영역의 폭(w2)은 약 2μm 내지 3μm일 수 있다.
일 실시예로, 박막 봉지층(151)의 두께(h2)는 약 6000
Figure pat00008
(옴스트롱) 이하일 수 있다.
제2 패드(PAD2)는 제1 패드(PAD1)와 인접할 수 있다. 제2 패드(PAD2)는 제1 패드(PAD1)는 절연 물질들을 사이에 두고 구분될 수 있다. 일 실시예로, 제1 패드(PAD1)와 제2 패드(PAD2)의 간격은 약 15μm 내지 25μm일 수 있다.
각 패드들(PAD1, PAD2)는 절연 물질에 둘러싸일 수 있다. 일 실시예로, 각 패드들(PAD1, PAD2)의 상부(즉, 제5 패드 패턴(205, 215)의 상부)와 각 패드들(PAD1, PAD2) 사이의 절연 물질(즉, 박막 봉지층(151)의 상부)의 단차(h3)는 약 0.6μm 내지 2.0μm 이하일 수 있다.
패드들(PAD1, PAD2)의 상부를 제4 패드 패턴(204, 214) 및 제5 패드 패턴(205, 215)으로 형성함으로써, 제조 과정에서 제3 패드 패턴(203, 213)에 산화막이 형성되는 것을 방지할 수 있다. 이에 따라, 제3 패드 패턴(203, 213)에 산화막을 방지하기위한 추가 마스크를 저감할 수 있다.
다음으로, 다른 실시예에 따른 표시패널에 대해 설명하기로 한다. 이하, 도 1 내지 도 16과 도면상의 동일한 구성 요소에 대해서는 설명을 생략하고, 동일하거나 유사한 참조 부호를 사용하였다.
도 17 내지 도 19는 본 발명의 다른 실시예들에 따른 표시패널의 단면도들이다. 도 17 내지 도 19는 도 15의 변형예에 해당한다.
도 17을 참조하면, 본 실시예에 따른 표시패널(21_1)은 도 15의 표시패널(21) 대비, 제1 패드 패턴(201_1)이 제2 도전층에 해당하는 점에서 그 차이가 있다.
도 18을 참조하면, 본 실시예에 따른 표시패널(21_2)은 도 15의 표시패널(21) 대비, 제4 패드 패턴(204)이 생략된 점에서 그 차이가 있다. 제5 패드 패턴(205)은 제3 패드 패턴(203)상에 직접 배치될 수도 있다.
도 19를 참조하면, 본 실시예에 따른 표시패널(21_3)은 도 15의 표시패널(21) 대비, 제2 패드 패턴(202)이 제1 패드 패턴(201) 상에 직접 배치되지 않는 점 및 제3 패드 패턴(203)이 제2 패드 패턴(202)상에 직접 배치되지 않는 점에서 그 차이가 있다. 제1 패드 패턴(201) 상에 제2 게이트 절연막(113)이 배치되고, 제3 패드 패턴(203) 상에 제1 보호층(121)이 배치될 수 있다. 제2 패드 패턴(202)은 제2 게이트 절연막(113)에 형성된 제2 컨택홀(CNT2)를 통해 제1 패드 패턴(201)에 접촉할 수 있다. 제3 패드 패턴(203)은 제1 보호층(121)에 형성된 제3 컨택홀(CNT3)를 통해 제2 패드 패턴(202)에 접촉할 수 있다.
한편, 도면상 제2 게이트 절연막(113)에 형성된 제2 컨택홀(CNT2)과 제1 보호층(121)에 형성된 제3 컨택홀(CNT3)이 각각 하나씩 형성된 것으로 도시하였으나, 이에 제한되는 것은 아니다. 제2 컨택홀(CNT2)과 제3 컨택홀(CNT3)은 각각 제2 게이트 절연막(113)과 제1 보호층(121)에 복수개 형성될 수도 있다.
도 20 및 도 21은 본 발명의 또 다른 실시예에 따른 표시패널의 단면도들이다. 도 20 및 도 21은 각각 도 14 및 도 15의 변형예에 해당한다.
도 20 및 도 21을 참조하면, 본 실시예에 따른 표시패널(22)은 도 15의 표시패널(21) 대비, 제4 절연층(133)을 더 포함하는 점 및 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)이 서로 다른층에 배치되는 점에서 그 차이가 있다.
일 실시예로 제2 컨택 전극(CNE2) 상에 제4 절연층(133)이 배치될 수 있다. 제4 절연층(133)은 제2 컨택 전극(CNE2)을 덮도록 형성될 수 있다.
제2 컨택 전극(CNE2)이 형성된 이후 제1 컨택 전극(CNE1)이 형성될 수 있다. 제4 절연층(133)의 일부 영역 상에 제2 컨택 전극(CNE2)이 배치될 수 있다.
일 실시예로, 제1 컨택 전극(CNE1)은 일함수(Work Function)가 대략 4.1eV 보다 작은 Al, Ti, Cr 등을 포함하는 도전성 물질을 포함할 수 있다. 상기 제2 컨택 전극(CNE2)은 일함수(Work Function)가 대략 7.5eV 보다 큰 Ni, ITO 등을 포함하는 도전성 물질을 포함할 수 있다.
제5 패드 패턴(205_1)은 제2 컨택 전극(CNE2)과 동일한 층에 형성될 수 있다.
도 22는 본 발명의 또 다른 실시예에 따른 표시패널의 단면도이다. 도 22는 도 21의 변형예에 해당한다.
도 22를 참조하면, 제5 패드 패턴(205_2)은 제1 컨택 전극(CNE1)과 동일한 층에 형성될 수 있다.
도 23 내지 도 26은 본 발명의 또 다른 실시예에 따른 표시패널의 서브 화소에 포함된 단위 화소로 적용될 수 있는 다른 예를 나타내는 회로도들이다. 도 23 내지 도 26는 각각 도 9 내지 도 12의 변형예에 해당한다.
도 23 내지 도 26을 참조하면, 복수의 발광 소자들(LD)은 직렬 및 병렬 연결될 수 있다.
도 27은 또 다른 실시예에 따른 표시패널에 포함된 일 서브 화소 내 일부 구성의 배치를 나타내는 평면 배치도이다. 도 28은 도 27의 Ⅳ-Ⅳ’선을 따라 자른 표시패널의 단면도이다. 도 27 및 도 28의 표시패널(23)은 도 23 내지 도 26의 발광 소자들(LD)이 적용된 실시예에 해당한다. 제1 내지 제3 단위 화소들(SSPX1 내지 SSPX3)은 상호 실질적으로 동일하므로, 제1 단위 화소(SSPX1)를 중심으로 설명하기로 한다.
도 27 및 도 28을 참조하면, 본 실시예에 따른 표시패널(23)은 도 13 및 도 14의 표시패널(21) 대비, 제1 전극(ETL1)과 제2 전극들(ETL21, ETL22, ETL23) 사이에 아일랜드 전극들이 포함된 점에서 그 차이가 있다.
제1 단위 화소(SSPX1) 내 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)은 대체로 제1 방향(DR1)을 따라 각각 연장하며, 소정의 간격만큼 제2 방향(DR2)으로 이격되어 나란히(평행하게) 배치될 수 있다. 일 실시예로, 제1 전극(ETL1)의 제1 방향(DR1)연장 길이는 제2 내지 제4 전극들(ETL21, ETL31, ETL41) 제1 방향(DR1)연장 길이보다 길 수 있다. 제3 전극(ETL31)과 제4 전극(ETL41)은 제1 전극(ETL1)과 제2 전극(ETL21) 사이에 배치될 수 있다. 제3 전극(ETL31)과 제4 전극(ETL41)은 제1 전극(ETL1)과 제2 전극(ETL21)으로부터 플로팅 된 아일랜드 전극일 수 있다. 이에 따라, 제3 전극(ETL31)과 제4 전극(ETL41)은 각각 아일랜드 전극이라 칭할 수 있다.
일 실시예로, 제1 전극(ETL1)은 제1 내지 제3 단위 화소들(SSPX1 내지 SSPX3)이 공유하는 전극일 수 있다. 이 경우, 제1 내지 제3 단위 화소들은 제1 방향(DR1)을 따라 배치될 수 있다. 여기서, 제2 단위 화소(SSPX2) 내 제1 내지 제4 전극들(ETL1, ETL22, ETL32, ETL42)은 대체로 제1 방향(DR1)을 따라 각각 연장하며, 소정의 간격만큼 제2 방향(DR2)으로 이격되어 나란히(평행하게) 배치될 수 있다. 마찬가지로, 제3 단위 화소(SSPX3) 내 제1 내지 제4 전극들(ETL1, ETL23, ETL33, ETL43)은 대체로 제1 방향(DR1)을 따라 각각 연장하며, 소정의 간격만큼 제2 방향(DR2)으로 이격되어 나란히(평행하게) 배치될 수 있다.
발광 소자들(LD)은 제1 전극(ETL1)과 제2 전극(ETL21) 사이, 제2 전극(ETL21)과 제3 전극(ETL31) 사이 및 제3 전극(ETL31)과 제4 전극(ETL41)에 배치될 수 있다.
도면상 제1 보호층(121)의 상에 배치되는 제4 도전층은 제1 내지 제5 도전 패턴(CE1~CE5)을 포함하는 것을 예시했다.
제2 도전 패턴(CE2)은 제1 보호층(121)을 관통하는 일 컨택홀을 통해 제1 트랜지스터(Tdr)의 소스 전극(SDE31) 및 드레인 전극(SDE41) 중 어느 하나에 연결되고, 제5 도전 패턴(CE5)은 제1 보호층(121)을 관통하는 다른 컨택홀을 통해 제1 트랜지스터(Tdr)의 소스 전극(SDE31) 및 드레인 전극(SDE41) 중 나머지 하나에 연결될 수 있다.
제2 보호층(122) 상에 순차적으로 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41), 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41), 제1 절연층(131), 발광 소자들(LD), 제2 절연층(132), 제1 내지 제4 컨택 전극들(CNE1~CNE4), 제3 절연층(141) 및 박막 봉지층(151)을 포함할 수 있다.
제1 내지 제4 격벽들(PW1, PW21, PW31, PW41)은 화소 회로층(즉, 제2 보호층(122)) 상에 배치될 수 있다. 제1 내지 제4 격벽들(PW1, PW21, PW31, PW41)은 화소 회로층 상에서 두께 방향(예, 제3 방향(DR3))으로 돌출될 수 있다.
제1 내지 제4 격벽들(PW1, PW21, PW31, PW41)의 상부에는 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)이 각각 배치될 수 있다. 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)은 서로 이격되어 배치될 수 있다.
일 실시예로, 제1 전극(ETL1)은 제1 도전 패턴(CE1)과 적어도 일부 영역이 중첩될 수 있고, 제2 전극(ETL21)은 제4 도전 패턴(CE4) 및 제5 도전 패턴(CE5)과 적어도 일부 영역이 중첩될 수 있고, 제3 전극(ETL31)은 제2 도전 패턴(CE2)과 적어도 일부 영역이 중첩될 수 있고, 제4 전극(ETL41)은 제3 도전 패턴(CE3)의 적어도 일부 영역과 중첩될 수 있다.
제1 전극(ETL1)은 제1 컨택홀(CNT11)을 통해 제1 도전 패턴(CE1)에 전기적으로 접속되고, 제4 전극(ETL41)은 제2 컨택홀(CNT21)을 통해 제5 도전 패턴(CE5)에 전기적으로 접속될 수 있다. 제5 도전 패턴(CE5)은 도 14의 제1 연결 패턴(CE1)에 대응될 수 있다. 제3 전극(ETL31)은 제2 도전 패턴(CE2)과 절연되고, 제4 전극(ETL41)은 제3 도전 패턴(CE3)과 절연되고, 제2 전극(ETL41)은 제4 도전 패턴(CE4)과 절연될 수 있다.
제1 내지 제4 컨택 전극들(CNE1~CNE4)은, 제1 내지 제4 전극들(ETL1, ETL21, ETL31, ETL41)과, 발광 소자들(LD)의 일 단부들 및 타 단부들 상에 배치될 수 있다. 일 실시예에서, 제1 내지 제4 컨택 전극들(CNE1~CNE4)은, 도 28에 도시된 바와 같이 서로 동일한 층에 배치될 수 있다. 이 경우, 제1 내지 제4 컨택 전극들(CNE1~CNE4)은 동일 공정에서, 동일한 전극 물질을 이용하여 형성될 수 있으나, 이에 한정되지는 않는다.
제1 컨택 전극(CNE1)은, 제1 전극(ETL1)과 접촉되도록 제1 전극(ETL1) 상에 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은 제1 절연층(131)에 의해 커버되지 않은 제1 전극(ETL1)의 일 영역 상에서 제1 전극(ETL1)과 접촉되도록 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 제1 전극(ETL1)에 인접한 적어도 하나의 발광 소자, 일 예로 복수의 발광 소자들(LD)의 일 단부와 접촉되도록 상기 일 단부 상에 배치될 수 있다. 즉, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 상기 일 단부와 이에 대응하는 제1 전극(ETL1)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자들(LD)의 일 단부가 제1 전극(ETL1)에 전기적으로 연결될 수 있다.
유사하게, 제3 컨택 전극(CNE3)은, 제3 전극(ETL31)과 접촉되도록 제3 전극(ETL31) 상에 배치될 수 있다. 일 예로, 제3 컨택 전극(CNE3)은 제1 절연층(131)에 의해 커버되지 않은 제3 전극(ETL31)의 일 영역 상에서 제3 전극(ETL31)과 접촉되도록 배치될 수 있다. 또한, 제3 컨택 전극(CNE3)은 제3 전극(ETL31)에 인접한 적어도 두개의 발광 소자의 단부들과 접촉되도록 단부들 상에 배치될 수 있다. 즉, 제3 컨택 전극(CNE3)은 발광 소자들(LD)의 일 단부 또는 타 단부와 이에 대응하는 제3 전극(ETL31)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자들(LD)의 일 단부 또는 타 단부가 제3 전극(ETL31)에 전기적으로 연결될 수 있다.
유사하게, 제4 컨택 전극(CNE4)은, 제4 전극(ETL41)과 접촉되도록 제4 전극(ETL41) 상에 배치될 수 있다. 일 예로, 제4 컨택 전극(CNE4)은 제1 절연층(141)에 의해 커버되지 않은 제4 전극(ETL41)의 일 영역 상에서 제4 전극(ETL41)과 접촉되도록 배치될 수 있다. 또한, 제4 컨택 전극(CNE4)은 제4 전극(ETL41)에 인접한 적어도 두개의 발광 소자의 단부들과 접촉되도록 단부들 상에 배치될 수 있다. 즉, 제4 컨택 전극(CNE4)은 발광 소자들(LD)의 일 단부 또는 타 단부와 이에 대응하는 제4 전극(ETL41)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자들(LD)의 일 단부 또는 타 단부가 제4 전극(ETL41)에 전기적으로 연결될 수 있다.
유사하게, 제2 컨택 전극(CNE2)은, 제2 전극(ETL21)과 접촉되도록 제2 전극(ETL21) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 제1 절연층(131)에 의해 커버되지 않은 제2 전극(ETL21)의 일 영역 상에서 제2 전극(ETL21)과 접촉되도록 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 전극(ETL21)에 인접한 적어도 하나의 발광 소자들의 타 단부와 접촉되도록 상기 타 단부 상에 배치될 수 있다. 즉, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 타 단부와 이에 대응하는 제2 전극(ETL21)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이에 의해, 발광 소자들(LD)의 타 단부가 제2 전극(ETL21)에 전기적으로 연결될 수 있다.
즉, 일 발광 소자는 일 단부가 제1 컨택 전극(CNE1)과 접촉하고, 타 단부가 제3 컨택 전극(CNE3)과 접촉할 수 있다. 다른 발광 소자는 일 단부가 제3 컨택 전극(CNE3)과 접촉하고, 타 단부가 제4 컨택 전극(CNE4)과 접촉할 수 있다. 또 다른 발광 소자는 일 단부가 제4 컨택 전극(CNE4)과 접촉하고, 타 단부가 제1 컨택 전극(CNE1)과 접촉할 수 있다.
도 29는 본 발명의 또 다른 실시예에 따른 표시패널의 단면도이다. 도 29는 도 14의 변형예에 해당한다.
도 29를 참조하면, 본 실시예에 따른 표시패널(24)은 도 14의 실시예에 따른 표시패널(21) 대비, 색 변환 필터(160) 및 파장 변환 패턴(180)을 더 포함하는 점에서 그 차이가 있다.
일 실시예에서, 색 변환 필터(160)는 컬러 필터일 수 있다. 컬러 필터는 특정 색의 광을 선택적으로 투과하되, 다른 색의 광을 흡수하여 진행을 차단할 수 있다. 컬러 필터를 통과한 광은 적색(red), 녹색(green) 및 청색(blue)의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다. 다만, 상기 컬러 필터를 통과한 광의 표시 색이 기본색으로 제한되는 것은 아니며, 청록색(cyan), 자홍색(magenta), 옐로(yellow) 및 화이트(white) 계열의 색 중 어느 하나를 표시할 수도 있다.
컬러 필터는 외광을 상당한 수준으로 흡수하므로, 편광판 등을 추가로 배치하지 않더라도 외광 반사를 감소시킬 수 있다.
제1 캡핑층(171)은 색 변환 필터(160) 상에 배치된다. 제1 캡핑층(171)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 제1 색 변환 필터(160) 등을 손상시키거나 오염시키는 것을 방지할 수 있다. 또한 제1 캡핑층(171)은 각 컬러 필터에 포함된 색제(colorant)가 다른 구성으로 확산되는 것을 방지할 수 있다.
몇몇 실시예에서, 제1 캡핑층(171)은 무기물질로 이루어질 수 있다. 예를 들어, 제1 캡핑층(171)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물 및 실리콘 산질화물 등을 포함하여 이루어질 수 있다.
파장 변환 패턴(180)은 제1 캡핑층(171) 상에 배치된다. 파장 변환 패턴(180)은 입사광의 피크 파장을 다른 특정 피크 파장의 광으로 변환하여 출사할 수 있다. 파장 변환 패턴(180)을 통과한 광은 적색(red), 녹색(green) 및 청색(blue)의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다. 다만, 상기 파장 변환 패턴(180)을 광의 표시 색이 기본색으로 제한되는 것은 아니며, 청록색(cyan), 자홍색(magenta), 옐로(yellow) 및 화이트(white) 계열의 색 중 어느 하나를 표시할 수도 있다.
파장 변환 패턴(180)은 색 변환 필터(160)와 중첩할 수 있다.
파장 변환 패턴(180)은 베이스 수지(181) 및 베이스 수지(181) 내에 분산된 파장 변환 물질(183)을 포함할 수 있으며, 베이스 수지(181) 내에 분산된 산란체(185)를 더 포함할 수 있다.
베이스 수지(181)는 광 투과율이 높고, 파장 변환 물질(183) 및 산란체(185)에 대한 분산 특성이 우수한 재료이면 특별히 제한되지 않는다. 예를 들어, 베이스 수지(181)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등의 유기 재료를 포함할 수 있다.
파장 변환 물질(183)은 입사광의 피크 파장을 다른 특정 피크 파장으로 변환할 수 있다. 파장 변환 물질(183)의 예로는 양자점(quantum dot, QD), 양자 막대 또는 형광체 등을 들 수 있다. 양자점은 전자가 전도대에서 가전자대로 전이하면서 특정 파장의 광을 방출하는 입자상 물질일 수 있다.
상기 양자점은 반도체 나노 결정 물질일 수 있다. 양자점은 그 조성 및 크기에 따라 특정 밴드갭을 가져 광을 흡수한 후 고유의 파장을 갖는 광을 방출할 수 있다. 양자점의 반도체 나노 결정의 예로는 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합 등을 들 수 있다.
예를 들어, IV족계 나노 결정은 규소(Si), 게르마늄(Ge), 또는 탄화규소(silicon carbide, SiC), 규소-게르마늄(SiGe) 등의 이원소 화합물 등을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
또, II-VI족계 화합물 나노 결정은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물 등의 이원소 화합물, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물 등의 삼원소 화합물, 또는 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물 등의 사원소 화합물을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
또한, III-V족계 화합물 나노 결정은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물 등의 이원소 화합물, GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물 등의 삼원소 화합물, 또는 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물 등의 사원소 화합물을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
IV-VI족계 나노 결정은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물 등의 이원소 화합물, SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물 등의 삼원소 화합물, 또는 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물 등의 사원소 화합물을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
양자점은 전술한 나노 결정을 포함하는 코어 및 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 양자점의 쉘은 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층의 역할 및/또는 양자점에 전기 영동 특성을 부여하기 위한 챠징층(charging layer)의 역할을 수행할 수 있다. 상기 쉘은 단일층 또는 다중층일 수 있다. 양자점의 쉘의 예로는 금속 또는 비금속의 산화물, 반도체 화합물 또는 이들의 조합 등을 들 수 있다.
예를 들어, 상기 금속 또는 비금속의 산화물은 SiO2, Al2O3, TiO2, ZnO, MnO, Mn2O3, Mn3O4, CuO, FeO, Fe2O3, Fe3O4, CoO, Co3O4, NiO 등의 이원소 화합물, 또는 MgAl2O4, CoFe2O4, NiFe2O4, CoMn2O4 등의 삼원소 화합물을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
또, 상기 반도체 화합물은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, GaAs, GaP, GaSb, HgS, HgSe, HgTe, InAs, InP, InSb, AlAs, AlP, AlSb 등을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
파장 변환 물질(183)이 방출하는 광은 약 45nm 이하, 또는 약 40nm 이하, 또는 약 30nm 이하의 발광 파장 스펙트럼 반치폭(full width of half maximum, FWHM)을 가질 수 있으며 이를 통해 표시 장치가 표시하는 색의 색 순도와 색 재현성을 개선할 수 있다. 또한, 파장 변환 물질(183)이 방출하는 광은 입사광의 입사 방향과 무관하게 여러 방향을 향하여 방출될 수 있다. 이를 통해 표시 장치의 측면 시인성을 개선할 수 있다.
발광 소자(LD)에서 제공된 방출광 중 일부는 파장 변환 물질(183)에 의해 적색광으로 변환되지 않고 파장 변환 패턴(180)을 투과하여 방출될 수 있다. 파장 변환 패턴(180)에 의해 변환되지 않고 색 변환 필터(160)에 입사한 성분은, 색 변환 필터(160)에 의해 차단될 수 있다. 반면, 파장 변환 패턴(180)에 의해 변환된 적색광은 색 변환 필터(160)를 투과하여 외부로 출사될 수 있다. 이에 따라 제1 색상 영역(LA11)에서 외부로 출사되는 제1 출사광(L1)은 적색광일 수 있다.
산란체(185)는 베이스 수지(181)와 상이한 굴절률을 가지고 베이스 수지(181)와 광학 계면을 형성할 수 있다. 예를 들어, 산란체(185)는 광 산란 입자일 수 있다. 산란체(185)는 투과광의 적어도 일부를 산란시킬 수 있는 재료이면 특별히 제한되지 않으나, 예를 들어 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등을 예시할 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등을 예시할 수 있다. 산란체(185)는 파장 변환 패턴(180)을 투과하는 광의 파장을 실질적으로 변환시키지 않으면서 입사광의 입사 방향과 무관하게 무작위한 방향으로 광을 산란시킬 수 있다. 이를 통해 파장 변환 패턴(180)을 투과하는 광의 경로 길이를 증가시킬 수 있고, 파장 변환 물질(183)에 의한 색 변환 효율을 증가시킬 수 있다.
파장 변환 패턴(180) 상에 제2 캡핑층(172)이 배치될 수 있다. 제2 캡핑층(172)은 제1 캡핑층(171)과 함께 파장 변환 패턴(180)을 밀봉할 수 있으며, 이에 따라 외부로부터 수분 또는 공기 등의 불순물이 침투하여 파장 변환 패턴(180)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제2 캡핑층(172)은 무기물로 이루어질 수 있다. 제2 캡핑층(172)은 제1 캡핑층(171)과 동일한 물질로 이루어지거나, 제1 캡핑층(171)의 설명에서 언급된 물질 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
111: 제1 버퍼층
112: 제1 게이트 절연막
113: 제2 게이트 절연막
114: 층간 절연막
121: 제1 보호층
122: 제2 보호층
131: 제1 절연층
132: 제2 절연층
141: 제3 절연층
151: 박막 봉지층
201: 제1 패드 패턴
202: 제2 패드 패턴
203: 제3 패드 패턴
204: 제4 패드 패턴
205: 제5 패드 패턴
21: 표시패널
30: 주사 구동부
40: 데이터 구동부
ACT1: 제1 반도체 패턴
ACT2: 제2 반도체 패턴
ACT3: 제3 반도체 패턴
BNK: 뱅크
CE1: 연결 패턴
CNE1: 제1 컨택 전극
CNE2: 제2 컨택 전극
ETL1: 제1 전극
ETL21: 제2 전극
PAD1: 제1 패드
PAD2: 제2 패드
PDA: 패드 영역
PW1: 제1 격벽
PW2: 제2 격벽
SDE1, SDE3: 제1 및 제2 드레인 전극
SDE2, SDE4: 제1 및 제2 소스 전극
Tdr: 제1 트랜지스터
Tsw: 제2 트랜지스터
VDD: 제1 전원
VSS: 제2 전원

Claims (26)

  1. 표시 영역, 및 패드 영역을 포함하는 비표시 영역이 정의된 베이스 층;
    상기 베이스 층 상에 배치된 복수의 트랜지스터들;
    상기 복수의 트랜지스터들을 덮는 제1 보호층;
    상기 제1 보호층 상에 배치되는 도전층;
    상기 도전층 상이 배치되는 제2 보호층;
    상기 제2 보호층 상에 배치되고, 서로 이격 배치된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치된 복수의 발광 소자들;
    상기 제1 전극 상에 배치되고 상기 복수의 발광 소자 중 적어도 하나의 발광 소자의 일 단부와 접촉하는 제1 컨택 전극, 및 상기 제2 전극 상에 배치되고 상기 적어도 하나의 발광 소자의 타 단부와 접촉하는 제2 컨택 전극; 및
    상기 패드 영역에 배치되고 도전성을 갖는 복수의 패드 패턴들이 적층된 제1 패드를 포함하되,
    상기 제1 패드의 최상부에 배치된 패드 패턴은 상기 제1 컨택 전극 또는 상기 제2 컨택 전극과 동일한 물질인 표시패널.
  2. 제1 항에 있어서,
    상기 제1 패드는,
    제1 패드 패턴;
    상기 제1 패드 패턴 상에 배치되는 제2 패드 패턴;
    상기 제2 패드 패턴 상에 배치되는 제3 패드 패턴;
    상기 제3 패드 패턴 상에 배치되는 제4 패드 패턴; 및
    상기 제4 패드 패턴 상에 배치되는 제5 패드 패턴을 포함하는 표시패널.
  3. 제2 항에 있어서,
    상기 제4 패드 패턴은 상기 제1 전극 및 상기 제2 전극과 동일한 물질이고,
    상기 제5 패드 패턴은 상기 제1 컨택 전극 또는 상기 제2 컨택 전극과 동일한 물질인 표시패널.
  4. 제3 항에 있어서,
    상기 제1 패드 패턴은 상기 각 트랜지스터들의 게이트 전극과 동일한 물질이고,
    상기 제2 패드 패턴은 상기 각 트랜지스터들의 소스 전극 및 드레인 전극과 동일한 물질이고,
    상기 제3 패드 패턴은 상기 도전층과 동일한 물질인 표시패널.
  5. 제4 항에 있어서,
    상기 도전층은 상기 복수의 트랜지스터 중 구동 트랜지스터의 소스 전극 또는 드레인 전극과 상기 제1 전극 또는 상기 제2 전극을 전기적으로 연결하는 연결 패턴을 포함하는 표시패널.
  6. 제3 항에 있어서,
    상기 제1 패드 패턴, 상기 제2 패드 패턴, 상기 제3 패드 패턴, 상기 제4 패드 패턴, 및 상기 제5 패드 패턴은 전기적으로 연결되는 표시패널.
  7. 제2 항에 있어서,
    상기 제2 패드 패턴의 폭과 상기 제5 패드 패턴의 폭은 동일한 표시패널.
  8. 제2 항에 있어서,
    상기 제1 패드 패턴, 상기 제3 패드 패턴, 및 상기 제4 패드 패턴의 폭은 동일한 표시패널.
  9. 제1 항에 있어서,
    상기 제1 패드는 상부에 홈을 포함하되, 상기 홈의 깊이 대비 폭의 비율이 20 이상인 표시패널.
  10. 제9 항에 있어서,
    상기 홈의 상기 폭은 20μm 이상이고, 상기 깊이는 1μm 이하인 표시패널.
  11. 제1 항에 있어서,
    상기 제1 패드의 최상부에 배치된 패드 패턴은 ITO, IZO, 또는 ITZO를 포함하는 표시패널.
  12. 제1 항에 있어서,
    상기 제1 패드는 인접한 절연 물질들에 의해 둘러싸이고,
    상기 제1 패드와 상기 절연 물질들의 단차는 0.6μm 내지 2.0μm인 표시패널.
  13. 제1 항에 있어서,
    상기 패드 영역에 배치되는 제2 패드를 더 포함하되,
    상기 제1 패드는 게이트 패드이고,
    상기 제2 패드는 데이터 패드인 표시패널.
  14. 제13 항에 있어서,
    상기 제1 패드에 외부로부터 주사 신호가 인가되고,
    상기 제2 패드에 외부로부터 데이터 신호가 인가되는 표시패널.
  15. 제13 항에 있어서,
    상기 제2 패드는 상기 제1 패드에 인접하고,
    상기 제1 패드와 상기 제2 패드의 간격은 15μm 내지 25μm인 표시패널.
  16. 제1 항에 있어서,
    상기 제1 패드 상에 배치되는 절연층을 더 포함하되,
    상기 절연층은 상기 제1 패드의 가장자리와 중첩하는 영역을 포함하는 표시패널.
  17. 제16 항에 있어서,
    상기 중첩하는 영역의 폭은 2μm 내지 3μm인 표시패널.
  18. 제16 항에 있어서,
    상기 절연층의 두께는 6000
    Figure pat00009
    이하인 표시패널.
  19. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극과 같은 층에 배치되는 아일랜드 전극을 더 포함하되,
    상기 아일랜드 전극은 상기 제1 전극과 상기 제2 전극 사이에 배치되는 표시패널.
  20. 제19 항에 있어서,
    상기 복수의 발광 소자 중 일부는 상기 제1 전극과 상기 아일랜드 전극 사이에 배치되고,
    상기 복수의 발광 소자 중 다른 일부는 상기 아일랜드 전극과 상기 제2 전극 사이에 배치되는 표시패널.
  21. 제20 항에 있어서,
    상기 복수의 발광 소자들은 직렬 및 병렬 연결되는 표시패널.
  22. 제1 항에 있어서,
    상기 제1 컨택 전극은 상기 제2 컨택 전극 상에 배치되는 표시패널.
  23. 제1 항에 있어서,
    상기 각 발광 소자는,
    n형 반도체 물질을 포함하는 일 단부;
    p형 반도체 물질을 포함하는 타 단부; 및
    상기 일 단부와 상기 타 단부 사이에 양자 우물 구조로 형성된 활성층을 포함하되,
    수백 나노 스케일 내지 수 마이크로 스케일 범위의 직경 및 길이를 갖는 표시패널.
  24. 복수의 화소들이 배치되는 표시패널;
    상기 각 화소들에 주사 신호를 공급하는 주사 구동부; 및
    상기 각 화소들에 데이터 신호를 공급하는 데이터 구동부를 포함하되,
    상기 표시패널은,
    표시 영역, 및 패드 영역을 포함하는 비표시 영역이 정의된 베이스 층;
    상기 베이스 층 상에 배치되고, 상기 각 화소에 포함되는 복수의 트랜지스터들;
    상기 복수의 트랜지스터들을 덮는 제1 보호층;
    상기 제1 보호층 상에 배치되는 도전층;
    상기 도전층 상이 배치되는 제2 보호층;
    상기 제2 보호층 상에 배치되고, 서로 이격 배치된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치된 복수의 발광 소자들;
    상기 제1 전극 상에 배치되고 상기 복수의 발광 소자 중 적어도 하나의 발광 소자의 일 단부와 접촉하는 제1 컨택 전극, 및 상기 제2 전극 상에 배치되고 상기 적어도 하나의 발광 소자의 타 단부와 접촉하는 제2 컨택 전극; 및
    상기 패드 영역에 배치되고 도전성을 갖는 복수의 패드 패턴들이 적층된 제1 패드 및 제2 패드를 포함하고,
    상기 제1 패드는 상기 주사 구동부에 전기적으로 연결되고,
    상기 제2 패드는 상기 데이터 구동부에 전기적으로 연결되고,
    상기 제1 패드 및 상기 제2 패드의 최상부에 배치된 상기 각 패드 패턴은 상기 제1 컨택 전극 또는 상기 제2 컨택 전극과 동일한 물질인 표시장치.
  25. 제23 항에 있어서,
    상기 주사 구동부 및 상기 데이터 구동부는 상기 표시패널의 외부에 위치하는 표시장치.
  26. 제23 항에 있어서,
    상기 각 화소는 7개의 트랜지스터들을 포함하는 표시장치.
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WO2023282626A1 (ko) * 2021-07-08 2023-01-12 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11315464B2 (en) 2020-04-10 2022-04-26 Samsung Display Co., Ltd. Display device
US12021174B2 (en) 2020-11-04 2024-06-25 Samsung Display Co., Ltd. Display device
WO2022231290A1 (ko) 2021-04-27 2022-11-03 주식회사 엘지에너지솔루션 지그재그 배치되는 접속 단자를 포함하는 배터리 모듈
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