KR20220060021A - 디스플레이 장치 - Google Patents

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Abstract

본 발명은 디스플레이 장치를 개시한다. 본 발명은, 표시영역 및 상기 표시영역 외곽의 주변영역을 포함하는 기판과, 상기 표시영역에 배치된 박막트랜지스터 및 표시요소와, 상기 주변영역에 배치된 패드와, 상기 패드 전기적으로 연결되는 접촉층과, 상기 접촉층 상에 배치되며, 상기 접촉층의 일부를 외부로 노출시키는 패드 보호층를 포함하며, 상기 패드는, 연결배선과 제1컨택홀로 연결되는 제1패드층과, 상기 제1패드층과 이격되도록 배치되며, 제2컨택홀로 제1패드층과 연결되는 제2패드층을 포함한다.

Description

디스플레이 장치{Display apparatus}
본 발명의 실시예들은 장치에 관한 것으로서, 더 상세하게는 에 관한 것이다.
디스플레이 장치는 데이터를 시각적으로 표시하는 장치이다. 이러한 디스플레이 장치는 표시영역과 주변영역으로 구획된 기판을 포함한다. 상기 표시영역에는 스캔선과 데이터선이 상호 절연되어 형성되고, 복수의 화소들이 포함된다. 또한, 상기 표시영역에는 상기 화소들 각각에 대응하여 박막트랜지스터 및 상기 박막트랜지스터와 전기적으로 연결되는 화소전극이 구비된다. 또한, 상기 표시영역에는 상기 화소들에 공통으로 구비되는 대향전극이 구비될 수 있다. 주변영역에는 표시영역에 전기적 신호를 전달하는 다양한 배선들, 스캔 구동부, 데이터 구동부, 제어부, 패드부 등이 구비될 수 있다.
이러한 디스플레이 장치는 그 용도가 다양해지고 있다. 이에 따라, 디스플레이 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.
본 발명의 실시예들은 표시영역에는 고품질의 화상을 구현하면서, 주변영역에 배치된 패드부의 불량을 방지하는 디스플레이 장치를 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는 표시영역 및 상기 표시영역 외곽의 주변영역을 포함하는 기판과, 상기 표시영역에 배치된 박막트랜지스터 및 표시요소와, 상기 주변영역에 배치된 패드와, 상기 패드와 전기적으로 연결되는 접촉층과, 상기 접촉층 상에 배치되며, 상기 접촉층의 일부를 외부로 노출시키는 패드 보호층을 포함하며, 상기 패드는, 연결배선과 제1컨택홀로 연결되는 제1패드층과, 상기 제1패드층과 이격되도록 배치되며, 제2컨택홀로 제1패드층과 연결되는 제2패드층을 포함하는 디스플레이 장치를 개시한다.
본 실시예에 있어서, 상기 제1컨택홀의 평면 상 중심과 상기 제2컨택홀의 평면 상 중심은 서로 일치할 수 있다.
본 실시예에 잇어서, 상기 제2컨택홀의 평면 상 형상은 상기 제1컨택홀의 평면 상 형상 내부에 배치될 수 있다.
본 실시예에 있어서, 상기 제2컨택홀의 평면 형상의 테두리로부터 상기 제1컨택홀의 평면 상 형상의 테두리까지의 거리는 상기 제2컨택홀의 평면 형상의 테두리를 따라 일정할 수 있다.
본 실시예에 있어서, 상기 제2컨택홀은 복수개 구비되며, 상기 복수개의 제2컨택홀은 평면 상에서 볼 때 상기 제1컨택홀의 평면 형상 내부에 배치될 수 있다.
본 실시예에 있어서, 상기 제1컨택홀 및 상기 제2컨택홀 중 적어도 하나는 복수개 구비되며, 서로 인접하는 상기 제1컨택홀 사이의 거리 또는 상기 서로 인접하는 상기 제2컨택홀 사이의 거리는 40um 이상일 수 있다.
본 실시예에 있어서, 서로 인접하는 상기 제1컨택홀과 상기 제2컨택홀 사이의 거리는 서로 인접하는 상기 제1컨택홀 사이의 거리 또는 서로 인접하는 상기 제2컨택홀 사이의 거리보다 클 수 있다.
본 실시예에 있어서, 평면 상에서 볼 때 상기 제1컨택홀의 평면 형상과 상기 제2컨택홀의 평면 형상은 상기 패드의 중심을 기준으로 대칭되도록 배치될 수 있다.
본 실시예에 있어서, 상기 패드 보호층은 상기 접촉층의 테두리를 덮도록 배치될 수 있다.
본 실시예에 있어서, 상기 접촉층은 인듐-틴 산화물(ITO, Indium tin oxide)를 포함할 수 있다.
본 실시예에 있어서, 상기 제1패드층은 상기 박막트랜지스터의 소스전극과 동일한 층에 배치될 수 있다.
본 실시예에 있어서, 상기 제1컨택홀 및 상기 제2컨택홀 중 적어도 하나는 복수개 구비되며, 상기 복수개의 제1컨택홀과 복수개의 상기 제2컨택홀은 상기 패드의 테두리를 따라 서로 이격되도록 배치되며, 상기 패드의 중앙 부분에는 상기 제1컨택홀과 상기 제2컨택홀이 배치되지 않을 수 있다.
본 발명의 다른 실시예는, 표시영역 및 상기 표시영역 외곽의 주변영역을 포함하는 기판과, 상기 표시영역에 배치된 박막트랜지스터 및 표시요소와, 상기 주변영역에 배치된 패드와, 상기 패드와 전기적으로 연결되는 접촉층과, 상기 접촉층 상에 배치되며, 상기 접촉층의 일부를 외부로 노출시키는 패드 보호층을 포함하는 디스플레이 장치를 개시한다.
본 실시예에 있어서, 상기 접촉층은 인듐-틴 산화물(ITO, Indium tin oxide)를 포함할 수 있다.
본 실시예에 있어서, 상기 패드 보호층은 상기 접촉층의 일부가 노출되도록 컨택홀을 구비할 수 있다.
본 실실시예에 있어서, 상기 패드 보호층은 상기 접촉층의 테두리를 차폐시키도록 배치될 수 있다.
본 실시예에 있어서, 상기 표시요소를 덮으며, 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 구비하는 박막봉지층과, 상기 박막봉지층 상부에서 상기 기판과 마주보도록 배치되는 상부 기판을 더 포함할 수 있다.
본 실시예에 있어서, 상기 상부기판에는 상기 복수의 화소의 적어도 일부에 대응되도록 배치되며, 양자점(quantum dot)을 포함하는 색변환층이 구비될 수 있다.
본 실시예에 있어서, 복수의 화소들은 제1화소, 제2화소, 및 제3화소를 포함하며, 상기 제1화소에 대응되도록 배치된 상기 색변환층은 적색 광을 발하고, 상기 제2화소에 대응되도록 배치된 상기 색변환층은 녹색 광을 발하며, 상기 제3화소에는 상기 색변환층이 배치되지 않을 수 있다.
본 실시예에 있어서, 상기 상부기판에는 상기 복수의 화소에 대응되도록 배치된 컬러필터가 구비될 수 있다.
상기한 바와 같이, 본 발명의 실시예들에 따른 디스플레이 장치는 패드 보호층을 구비하고 있어, 고품질의 화상이 구현될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
도 1a는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
도 1b는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
도 1c는 도 1a 또는 도 1b의 패드부의 일부를 확대한 개략적인 평면도이다.
도 2a는 도 1a 및 도 1b의 디스플레이 장치에 구비될 수 있는 일 실시예에 의한 화소의 등가 회로도이다.
도 2b는 도 1a 및 도 1b의 디스플레이 장치에 구비될 수 있는 다른 실시예에 의한 화소의 등가 회로도이다.
도 3은 예시적인 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 단면도이다.
도 4a는 예시적인 실시예에 따른 디스플레이 장치의 패드를 개략적으로 나타낸 평면도이다.
도 4b는 도 4a의 Ⅱ-Ⅱ′선에 대응하는 개략적인 단면도이다.
도 4c는 도 4a의 Ⅲ-Ⅲ′선에 대응하는 개략적인 단면도이다.
도 5a는 예시적인 실시예에 따른 디스플레이 장치의 패드를 개략적으로 나타낸 평면도이다.
도 5b는 도 5a의 II-II'선에 대응하는 개략적인 단면도이다.
도 6은 예시적인 실시예에 따른 디스플레이 장치의 패드를 개략적으로 나타낸 평면도이다.
도 7은 예시적인 실시예에 따른 디스플레이 장치의 패드를 개략적으로 나타낸 평면도이다.
도 8은 예시적인 실시예에 따른 디스플레이 장치의 패드를 개략적으로 나타낸 평면도이다.
도 9는 예시적인 실시예에 따른 디스플레이 장치의 패드를 개략적으로 나타낸 평면도이다.
도 10은 예시적인 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 단면도이다.
도 11은 예시적인 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
디스플레이 장치는 화상을 표시하는 장치로서, 유기 발광 디스플레이 장치(Organic Light Emitting Display Apparatus), 무기 EL 디스플레이 장치(Inorganic Light Emitting Display Apparatus), 퀀텀닷 발광 디스플레이 장치 (Quantum dot Light Emitting Display Apparatus), 전계 방출 디스플레이 장치(Field Emission Display Apparatus), 표면 전도 전자 방출 디스플레이 장치(Surface-conduction Electron-emitter Display Apparatus), 플라즈마 디스플레이 장치(Plasma Display Apparatus) 등 일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치로서, 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않으며, 다양한 방식의 디스플레이 장치가 사용될 수 있다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
도 1a을 참조하면, 디스플레이 장치는 기판(100)과 상부기판(200)이 실링 부재(600)에 의해서 합착되어 형성될 수 있다. 실링 부재(600)는 기판(100) 및 상부기판(200)의 외곽면을 따라 둘러싸도록 형성되어 기판(100)과 상부기판(200)을 합착할 수 있다.
한편, 디스플레이 장치는 표시영역(DA)과 표시영역(DA) 주변에 배치되는 주변영역(PA)을 포함한다. 디스플레이 장치는 표시영역(DA)에 배치된 복수의 화소들에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다.
표시영역(DA)은 제1방향으로 연장된 데이터선(DL)과, 제1방향과 교차하는 제2방향으로 연장된 스캔선(SL)에 연결된 화소(P)들을 포함한다. 각 화소(P)는 제1방향으로 연장된 구동전압선(PL)과도 연결된다.
화소(P)들은 각각 유기발광다이오드(OLED)와 같은 디스플레이 소자를 포함할 수 있다. 각 화소(P)는 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 본 명세서에서의 화소(P)라 함은 전술한 바와 같이 적색, 녹색, 청색, 백색 중 어느 하나의 색상의 빛을 방출하는 부화소로 이해할 수 있다. 일부 실시예에서, 화소(P)들에 포함된 유기발광다이오드(OLED)는 모두 동일한 색상을 방출하고, 유기발광다이오드(OLED) 상부에 배치된 컬러 필터 등에 의해서 각 화소(P)의 색상이 구현될 수 있다.
각 화소(P)는 주변영역(PA)에 배치된 내장회로들과 전기적으로 연결될 수 있다. 주변회로(PA)에는 제1전원공급배선(10), 제2전원공급배선(20), 및 패드부(30)가 배치될 수 있다.
제1전원공급배선(10, first power supply line)은 표시영역(DA)의 일변에 대응하도록 배치될 수 있다. 제1전원공급배선(10)은 화소(P)에 구동전압(ELVDD, 후술할 도 2a, 2b 참조)을 전달하는 복수의 구동전압선(PL)들과 연결될 수 있다.
제2전원공급배선(20, second power supply line)은 일측이 개방된 루프 형상으로 표시영역(DA)을 부분적으로 둘러쌀 수 있다. 제2전원공급배선(20)은 화소(P)의 대향전극에 공통전압을 제공할 수 있다. 제2전원공급배선(20)은 공통전압공급배선으로 불려질 수 있다.
패드부(30)는 복수의 패드(31)들을 구비하며, 기판(100)의 일 측에 배치될 수 있다. 각 패드(31)들은 제1전원공급배선(10)과 연결되는 제1연결배선(11) 또는 표시영역(DA)으로 연장되는 연결배선(CW)들 등과 연결될 수 있다. 패드부(30)의 패드(31)들은 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)의 PCB 단자부(PCB-P)는 패드부(30)와 전기적으로 연결될 수 있다. 패드부(30)는 도면에 도시되어 있지 않지만 테스트를 위하여 구비되는 것도 가능하다. 테스트를 위한 패드부는 상기의 패드부(30)와 유사하게 형성될 수 있다. 이러한 패드부(30)는 주변영역(PA)에 배치된 후 최종 제품에서는 제거될 수 있다. 테스트를 위한 패드부의 패드(31)들은 절연층에 의해 덮일 수 있으며, 일부만 노출될 수 있다. 이러한 절연층에 의해 덮인 패드(31)는 다양한 테스트를 위한 테크로 사용될 수 있다. 이하에서 설명하는 패드(31)는 절연층에 의해 덮인 형태에 대해서 상세히 설명하기로 한다.
인쇄회로기판(PCB)은 제어부(미도시)의 신호 또는 전원을 패드부(30)로 전달한다. 제어부는 제1 및 제2연결배선(11, 21)을 통해 제1 및 제2전원공급배선(10, 20)에 각각 구동전압 및 공통전압(ELVDD, ELVSS, 후술할 도 2a, 2b 참조)을 제공할 수 있다.
데이터 구동회로(60)는 데이터라인(DL)에 전기적으로 연결된다. 데이터 구동회로(150)의 데이터 신호는 패드부(30)에 연결된 연결배선(CW) 및 연결배선(CW)과 연결된 데이터선(DL)을 통해 각 화소(P)에 제공될 수 있다. 도 1은 데이터 구동회로(60)가 인쇄회로기판(PCB)에 배치된 것을 도시하지만, 다른 실시예로, 데이터 구동회로(60)는 기판(100) 상에 배치될 수 있다. 예컨대, 데이터 구동회로(60)는 패드부(30)와 제1전원공급배선(10) 사이에 배치될 수 있다.
테스트를 위한 패드부의 패드(31)들은 연결배선(CW)을 통하여 각 화소의 회로들에 연결될 수 있다.
주변영역(PA)에는 댐부(120)가 배치될 수 있다. 댐부(120)는 박막봉지층(400)의 유기봉지층(420, 도 10 참조) 형성 시, 유기물이 기판(100)의 가장자리 방향으로 흐르는 것을 차단하여, 유기봉지층(420)의 에지 테일이 형성되는 것을 방지할 수 있다. 댐부(120)는 주변영역(PA) 상에서 표시영역(DA)의 적어도 일부를 둘러싸도록 배치될 수 있다. 댐부(120)는 복수의 댐을 포함하도록 구성될 수 있으며, 복수의 댐이 배치되는 경우, 각 댐은 서로 이격되어 형성될 수 있다. 댐부(120)는 주변영역(PA)에서 실링 부재(600)보다 표시영역(DA)에 가깝게 배치될 수 있다. 한편, 주변영역(PA)에는 각 화소의 스캔 신호를 제공하는 내장 구동회로부(미도시)가 더 구비될 수 있다. 일부 실시예에서, 내장 구동 회로부와 댐부(120)는 중첩되어 형성될 수 있다.
도 1a에서는 패드부(30)에 하나의 인쇄회로기판(PCB)가 부착되는 것으로 도시하고 있으나, 도 1b와 같이 패드부(30)에는 복수의 인쇄회로기판(PCB)이 부착될 수도 있다.
또한, 패드부(30)는 기판(100)의 두 변을 따라 배치될 수 있다. 패드부(30)는 복수의 서브-패드부(30s)로 구비되어, 각 서브-패드부(30s) 마다 하나의 인쇄회로기판(PCB)이 부착될 수 있다. 다른 실시예로써 복수개의 서브-패드부(30s) 중 일부에는 인쇄회로기판(PCB)이 부착되며, 복수개의 서브-패드부(30s) 중 다른 일부는 테스트를 위하여 사용되는 것도 가능하다. 이러한 경우 테스트를 위하여 사용되는 서브-패드부(30s)는 테스트에 사용된 후 제거되지 않을 수 있다. 또는 테스트를 위하여 사용되는 서브-패드부(30s)는 테스트에 사용된 후 제거되는 것도 가능하다. 이러한 경우 테스트를 위하여 사용되는 서브-패드부(30s)는 인쇄회로기판(PCB)에 연결되는 서브-패드부(30s)와 일렬로 배치되지 않을 수 있다. 즉, 테스트에 사용되는 서브-패드부(30s)는 인쇄회로기판(PCB)와 연결되는 서브-패드부(30s)보다 표시영역(DA)으로부터 더 먼 곳에 위치할 수 있다. 이러한 경우 테스트에 사용되는 서브-패드부(30s)가 테스트 완료 후 제거되는 경우 최종 제품에서는 인쇄회로기판(PCB)와 연결되는 서브-패드부(30s)만 남을 수 있다. 이하에서는 테스를 위한 패드부(30)에 대해서 상세히 설명하기로 한다.
도 1c는 도 1a 또는 도 1b의 패드부의 일부를 확대한 개략적인 평면도이다.
도 1c를 참조하면, 패드(31)는 표시영역(DA)로 연장되는 연결배선(CW)과 제1컨택홀(CNT1)을 통해서 연결되며, 패드(31)의 상부는 접촉층(C-PAD)으로 커버될 수 있다. 이때, 패드(31)는 제1컨택홀(CNT1)과 제2컨택홀(CNT2)을 구비할 수 있으며, 접촉층(C-PAD)은 제3컨택홀(CNT3)을 통하여 패드(31)와 연결될 수 있다. 또한, 접촉층(C-PAD) 상에는 제4컨택홀(CNT4)을 갖는 패드 보호층(118)이 배치될 수 있다. 이러한 패드 보호층(118)은 접촉층(C-PAD)의 일부만을 외부로 노출시킬 수 있다.
상기와 같은 제1컨택홀(CNT1)과 제2컨택홀(CNT2)은 서로 대응되는 형태로 형성될 수 있다. 예를 들면, 제1컨택홀(CNT1)의 평면 형상이 다각형인 경우 제2컨택홀(CNT2)의 평면 형상도 다각형일 수 있다. 다른 실시예로써 제1컨택홀(CNT1)의 평면 형상이 원인 경우 제2컨택홀(CNT2)의 평면 형상도 원일 수 있다. 즉, 제1컨택홀(CNT1)의 평면 형상과 제2컨택홀(CNT2)의 평면 형상은 동일할 수 있다.
상기와 같은 경우 평면 상에서 볼 때 제2컨택홀(CNT2)은 제1컨택홀(CNT1) 내부에 배치될 수 있다. 특히 평면 상에서 볼 때 제2컨택홀(CNT2)의 중심과 제1컨택홀(CNT1)의 중심은 서로 일치할 수 있다. 이러한 경우 제2컨택홀(CNT2)의 테두리로부터 제1컨택홀(CNT1)의 테두리까지의 직선 거리는 제2컨택홀(CNT2)의 테두리 전체에서 모두 동일할 수 있다.
또한, 평면 상에서 볼 때 접촉층(C-PAD)은 제1컨택홀(CNT1)과 제2컨택홀(CNT2)을 완전히 가리도록 배치될 수 있다. 즉, 평면 상에서 볼 때 접촉층(C-PAD)의 평면 형상 내부에 제1컨택홀(CNT1)의 평면 형상과 제2컨택홀(CNT2)의 평면 형상이 배치될 수 있다.
뿐만 아니라 평면 상에서 볼 때 접촉층(C-PAD)의 평면 형상 내부에 제4컨택홀(CNT4)의 평면 형상이 배치될 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소의 등가회로도들이다.
도 2a를 참조하면, 각 화소(P)는 스캔선(SL) 및 데이터선(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다.
화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(T2)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)을 통해 입력되는 스캔 신호(Sn)에 따라 데이터선(DL)을 통해 입력된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2) 및 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 제1전원전압(ELVDD, 또는 구동전압)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 2a에서는 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 박막트랜지스터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다.
도 2b를 참조하면, 각 화소(P)는 유기발광다이오드(OLED)와, 이를 구동하는 다수의 박막트랜지스터를 포함하는 화소회로(PC)를 구비할 수 있다. 화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 센싱 박막트랜지스터(T3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
스위칭 박막트랜지스터(T2)의 게이트 전극(G2)에는 스캔선(SL)이 접속되고, 소스전극(S2)에는 데이터선(DL)이 접속되며, 드레인전극(D2)에는 스토리지 커패시터(Cst)의 제1전극(CE1)이 접속될 수 있다.
이에 따라, 상기 스위칭 박막트랜지스터(T2)는 각 화소(P)의 스캔선(SL)으로부터의 스캔 신호(Sn)에 응답하여 데이터선(DL)의 데이터 전압을 제1 노드(N)에 공급한다.
구동 박막트랜지스터(T1)의 게이트 전극(G1)은 상기 제1 노드(N)에 접속되고, 소스전극(S1)은 구동전압(ELVDD)를 전달하는 구동전압선(PL)에 접속되며, 드레인전극(D1)은 유기발광다이오드(OLED)의 애노드 전극에 접속될 수 있다.
이에 따라, 구동 박막트랜지스터(T1)는 자신의 소스-게이트간 전압(Vgs) 즉, 구동전압(ELVDD)과 제1 노드(N) 사이에 걸리는 전압에 따라 유기발광다이오드(OLED)에 흐르는 전류량을 조절할 수 있다.
센싱 박막트랜지스터(T3)의 게이트 전극(G3)에는 센싱 제어선(SSL)이 접속되고, 소스전극(S3)은 제2 노드(S)에 접속되며, 드레인전극(D3)은 기준 전압선(RL)에 접속된다. 일부 실시예에서, 상기 센싱 박막트랜지스터(T3)는 상기 센싱 제어선(SSL) 대신에 상기 스캔선(SL)에 의해 제어될 수 있다.
센싱 박막트랜지스터(T3)는 유기발광다이오드(OLED)의 화소전극(예컨대, 애노드 전극)의 전위를 센싱하는 역할을 할 수 있다. 상기 센싱 박막트랜지스터(T3)는 상기 센싱 제어선(SSL)으로부터의 센싱 신호(SSn)에 응답하여 기준 전압선(RL)으로부터의 프리차징(pre-charging) 전압을 제2 노드(S)에 공급하거나, 센싱 기간 동안 유기발광다이오드(OLED)의 화소전극(예컨대, 애노드 전극)의 전압을 기준 전압선(RL)에 공급한다.
스토리지 커패시터(Cst)는 제1 노드(N)에 제1전극(CE1)이 접속되고, 제2 노드(S)에 제2전극(CE2)이 접속된다. 상기 스토리지 커패시터(Cst)는 제1 및 제2 노드(N, S) 각각에 공급되는 전압들 간의 차 전압을 충전하여 상기 구동 박막트랜지스터(T1)의 구동 전압으로 공급한다. 예를 들어, 상기 스토리지 커패시터(Cst)는 제1 및 제2 노드(N, S) 각각에 공급되는 데이터 전압(Dm)과 프리차징 전압(Vpre) 간의 차 전압을 충전할 수 있다.
바이어스 전극(BSM)은 상기 구동 박막트랜지스터(T1)과 대응되도록 형성되어 센싱 박막트랜지스터(T3)의 소스전극(S3)과 접속될 수 있다. 바이어스 전극(BSM)은 센싱 박막트랜지스터(T3)의 소스전극(S3)의 전위와 연동되어 전압을 공급 받는 바, 구동 박막트랜지스터(T1)가 안정화될 수 있다. 일부 실시예에서, 바이어스 전극(BSM)은 센싱 박막트랜지스터(T3)의 소스전극(S3)과 접속되지 않고, 별도의 바이어스 배선과 연결될 수 있다.
유기발광다이오드(OLED)의 대향전극(예컨대, 캐소드 전극)은 공통전압(ELVSS)을 제공받는다. 유기발광다이오드(OLED)는 구동 박막트랜지스터(T1)로부터 구동 전류를 전달받아 발광한다.
도 2b에서는, 각 화소(P) 마다 신호선들(SL, SSL, DL) 기준 전압선(RL), 및 구동전압선(PL)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 신호선들(SL, SSL, DL) 중 적어도 어느 하나, 또는/및 기준 전압선(RL), 및 구동전압선(PL)은 이웃하는 화소들에서 공유될 수 있다.
화소회로(PC)는 도 2a 및 도 2b를 참조하여 설명한 박막트랜지스터 및 스토리지 커패시터의 개수 및 회로 디자인에 한정되지 않으며, 그 개수 및 회로 디자인은 다양하게 변경 가능하다.
도 3은 예시적인 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 단면도이다.
도 3을 참고하면, 일 실시예에 따르는 디스플레이 장치는 주변영역(PA)에 패드(31)를 포함한다. 패드(31)의 가장자리는 무기보호층(PVX)에 의해서 커버되고, 패드(31)의 중앙부는 접촉층(C-PAD)에 의해 커버될 수 있다. 이러한 경우 무기보호층(PVX)에는 제3컨택홀(CNT3)이 형성될 수 있으며, 이러한 제3컨택홀(CNT3)을 통하여 접촉층(C-PAD)과 패드(31)가 연결될 수 있다.
접촉층(C-PAD)은 패드(31)을 형성하는 물질보다 산화도가 낮으며, 내식성이 강한 산화물을 구비할 수 있다. 패드(31)는 다층 구조를 구비할 수 있으며, 본 실시예에서, 패드(31)는 제1패드층(31a) 및 제2패드층(31b)으로 구비될 수 있으며, 제1패드층(31a) 및 제2패드층(31b) 각각은 다층구조로 구비될 수 있다. 이때, 제1패드층(31a)은 제2패드층(31b)과 제2컨택홀(CNT2)을 통하여 연결될 수 있으며, 제1패드층(31a)은 연결배선(CW)과 제1컨택홀(CNT1)을 통하여 연결될 수 있다.
도 3의 표시영역(DA)에서는, 도 2a 및 도 2b를 참조하여 설명한 각 화소(P)의 화소회로(PC) 중 구동 박막트랜지스터(T1) 및 스토리지 커패시터(Cst)를 도시하고 있다. 설명의 편의를 위해 도 3에 배치된 구성을 적층 순서에 따라 설명한다.
기판(100)은 글라스재, 세라믹재, 금속재, 또는 폴리이미드 등의 고분자 수지재를 포함할 수 있다. 기판(100)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다.
기판(100) 상에는 제1버퍼층(111)이 배치될 수 있다. 제1버퍼층(111)은 기판(100) 등으로부터의 불순물이 반도체층(A1)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 제1버퍼층(111)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제1버퍼층(111) 상에는 구동 박막트랜지스터(T1)에 대응되도록 바이어스 전극(BSM)이 배치될 수 있다. 즉, 바이어스 전극(BSM)은 상기 구동 박막트랜지스터(T1)의 반도체층(A1)과 중첩되도록 형성될 수 있다. 바이어스 전극(BSM)에는 전압이 인가될 수 있다. 예컨대, 바이어스 전극(BSM)은 센싱 박막트랜지스터(T3, 도 2b 참조)의 소스전극(S3, 도 2b 참조)과 접속되어, 상기 소스전극(S3)의 전압이 인가될 수 있다. 또한, 바이어스 전극(BSM)은 외부 광이 반도체층(A1)에 도달하는 것을 방지하는 역할을 할 수 있다. 이에 따라, 구동 박막트랜지스터(T1)의 특성이 안정화 될 수 있다. 한편, 바이어스 전극(BSM)은 경우에 따라서는 생략될 수 있다.
제2버퍼층(112)은 상기 바이어스 전극(BSM)을 덮으며, 기판(100)의 전면에 형성될 수 있다. 제2버퍼층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제2버퍼층(112) 상에는 반도체층(A1)이 배치될 수 있다. 반도체층(A1)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 반도체층(A1)은 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 일부 실시예에서, 반도체층(A1)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 또 다른 실시예에서, 반도체층(A1)은 ZnO에 인듐(In), 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체일 수 있다. 반도체층(A1)은 채널영역과 상기 채널영역의 양옆에 배치된 소스 영역 및 드레인 영역을 포함할 수 있다. 반도체층(A1)은 단층 또는 다층으로 구성될 수 있다.
반도체층(A1) 상에는 게이트절연층(113)을 사이에 두고, 상기 반도체층(A1)과 적어도 일부 중첩되도록 게이트 전극(G1)이 배치된다. 게이트 전극(G1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 게이트 전극(G1)과 동일한 층에 스토리지 커패시터(Cst)의 제1전극(CE1)이 배치될 수 있다. 제1전극(CE1)은 게이트 전극(G1)과 동일 물질로 형성될 수 있다.
주변영역(PA)에서 게이트절연층(113) 상부에는 연결배선(CW)이 배치될 수 있다. 연결배선(CW)은 표시영역(DA)로 연장되며, 컨택홀(미도시)을 통해서 다른층에 배치된 배선들과 연결될 수 있다. 주변영역(PA)에서 연결배선(CW)은 제1층간절연층(115)에 정의된 제1컨택홀(CNT1)을 통해 패드(31)에 연결될 수 있다.
게이트절연층(113)은 무기 절연물질로 구성될 수 있다. 게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
게이트 전극(G1) 및 스토리지 커패시터(Cst)의 제1전극(CE1)을 덮도록 제1층간절연층(115)이 구비될 수 있다. 제1층간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제1층간절연층(115) 상부에는 스토리지 커패시터(Cst)의 제2전극(CE2), 소스전극(S1), 드레인전극(D1), 및 구동전압선(PL)이 배치될 수 있다. 주변영역(PA)에서, 제1층간절연층(115) 상부에는 제1패드층(31a)가 배치될 수 있다. 제1패드층(31a)은 스토리지 커패시터(Cst)의 제2전극(CE2), 소스전극(S1), 드레인전극(D1), 및 구동전압선(PL)과 동일층에 배치될 수 있다. 제1패드층(31a)은 제1컨택홀(CNT1)을 통해서 연결배선(CW)와 컨택될 수 있다.
스토리지 커패시터(Cst)의 제2전극(CE2), 소스전극(S1), 드레인전극(D1), 구동전압선(PL), 및 제1패드층(31a)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제2전극(CE2), 소스전극(S1), 드레인전극(D), 구동전압선(PL), 제1패드층(31a)은, 제1층은 티타늄(Ti)으로 형성되고, 제2층은 구리(Cu)로 형성되는 Ti/Cu의 다층 구조로 이루어질 수 있다. 소스전극(S1), 드레인전극(D1)은 컨택홀을 통해서 반도체층(A1)의 소스영역 또는 드레인영역에 접속될 수 있다.
스토리지 커패시터(Cst)의 제2전극(CE2)은 제1층간절연층(115)을 사이에 두고 제1전극(CE1)과 중첩하며, 커패시턴스를 형성한다. 이 경우, 제1층간절연층(115)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다. 제1층간절연층(115)의 두께는 상기 스토리지 커패시터(Cst)의 커패시턴스의 값에 따라 설계될 수 있다.
스토리지 커패시터(Cst)의 제2전극(CE2), 소스전극(S1), 드레인전극(D1), 및 구동전압선(DL) 상에는 제2층간절연층(117)이 개재될 수 있다. 제2층간절연층(117)은 무기 절연층으로, 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제2층간절연층(117) 상부에는 추가 도전층(PL')이 배치될 수 있다. 추가 도전층(PL')은 제2층간절연층(117)을 관통하는 컨택홀을 통해서 그 하부에 배치된 구동전압선(PL) 또는 구동 박막트랜지스터(T1)의 소스전극(S1)과 컨택될 수 있다. 추가 도전층(PL')은 구동전압선(PL)과 연결되어 구동전압을 전달하는 배선의 역할을 할 수 있다. 이러한, 추가 도전층(PL')이 구비됨에 따라, 구동전압의 전압 강하 현상을 방지할 수 있어, 디스플레이 장치 전반적으로 균일한 구동전압을 제공할 수 있다.
주변영역(PA)에서 제2층간절연층(117)은 제1패드층(31a)의 가장자리를 덮고 중앙부를 노출하는 제2컨택홀(CNT2)을 구비할 수 있다. 제2컨택홀(CNT2)에 대응되도록 제2패드층(31b)이 구비될 수 있다. 제2패드층(31b)은 제2층간절연층(117) 상부에 형성될 수 있으며, 제2컨택홀(CNT2)을 통해서 제1패드층(31a)과 컨택될 수 있다. 제2패드층(31b)은 추가 도전층(PL')과 동일물질로 동시에 형성될 수 있다. 제2패드층(31b)가 형성됨에 따라, 패드(31)의 전기 저항이 줄어들 수 있다.
한편, 제2층간절연층(117) 상부에는 추가 도전층(PL')과 이격되어 배치되는 상부 도전층(미도시)이 더 배치될 수 있다. 이러한 상부 도전층은 그 하부의 제1층간절연층(115) 상에 배치된 도전층들과 연결될 수 있다. 추가 도전층(PL') 및 제2패드층(31b)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 추가 도전층(PL') 및 제2패드층(31b)은, 제1층은 티타늄(Ti)으로 형성되고, 제2층은 구리(Cu)로 형성되는 Ti/Cu의 다층 구조로 이루어질 수 있다.
제2층간절연층(117) 상부에 배치된 추가 도전층(PL') 및 상부 도전층(미도시)은 무기보호층(PVX)으로 커버될 수 있다.
무기보호층(PVX)은 질화실리콘(SiNx)과 산화실리콘(SiOx)의 단일막 또는 다층막일 수 있다. 무기보호층(PVX)은 제2층간절연층(117) 상에 배치된 일부 도전층 또는 배선들을 커버하여 보호하기 위해 도입된 것일 수 있다. 기판(100)의 일부 영역(예컨대, 주변영역의 일부)에는 추가 도전층(PL')과 동일한 공정에서 함께 형성된 도전층 및/또는 배선들의 일부가 노출될 수 있다. 이러한 도전층 및/또는 배선들의 노출된 부분은 후술할 화소전극(310)의 패터닝시 사용되는 에천트에 의해 손상될 수 있는데, 무기보호층(PVX)이 상기 도전층 및/또는 배선들의 적어도 일부를 커버하므로 배선들이 화소전극(310)의 패터닝 공정에서 손상되는 것을 방지할 수 있다.
상기와 같은 제2층간절연층(117)은 상기에서 설명한 것과 제1층간절연층(115)과 상이하게 무기보호층(PVX)과 동일한 물질로 형성되는 것도 가능하다. 다만, 이하에서는 설명의 편의를 위하여 제2층간절연층(117)은 제1층간절연층(115)과 동일 또는 유사한 형태로 형성되는 경우를 중심으로 상세히 설명하기로 한다.
또한, 무기보호층(PVX) 상부에는 유기물질로 구비된 평탄화층(118)이 배치될 수 있다. 만일, 무기보호층(PVX)이 배치되지 않는다면, 추가 도전층(PL') 등은 상기 평탄화층(118)으로 침투된 산소와 반응하여 산화 또는 부식될 수 있다. 그러나, 본 실시예에 있어서는 무기보호층(PVX)을 도입하여, 추가 도전층(PL') 등과 평탄화층(118)이 직접 접하는 것을 방지하여 추가 도전층(PL') 등이 산화되어 특성이 변화하는 것을 막을 수 있다.
무기보호층(PVX)은 주변영역(PA)의 패드(31)에 대응되는 제3컨택홀(CNT3)을 포함할 수 있다. 즉, 무기보호층(PVX)은 상기 패드(31)의 가장자리를 덮고 중앙부를 노출하는 제3컨택홀(CNT3)을 구비할 수 있다. 한편, 상기 제3컨택홀(CNT3)에 대응되도록 접촉층(C-PAD)이 배치될 수 있다. 다른 말로 표현하면, 본 실시예의 패드(31)의 측면은 무기보호층(PVX)이 커버하며, 패드(31)의 중앙부는 접촉층(C-PAD)에 의해서 커버될 수 있다.
패드(31)는 추후에 외부 소자 등과 전기적으로 연결되어야 하는 바, 무기보호층(PVX)을 일부를 제거하여 상기 패드(31)를 노출시킬 수 있다. 이 경우, 추후 공정에서 사용되는 에천트 등에 의해서 패드(31)가 손상될 수 있다.
접촉층(C-PAD)은 상기 손상으로부터 패드(31)을 보호하기 위해 마련된 층일 수 있다. 또한, 접촉층(C-PAD)은 도전성을 가져 패드(31)가 외부 단자와 전기적으로 연결되도록 하는 매개체가 될 수 있다.
접촉층(C-PAD)을 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide) 등의 도전성을 가지는 산화물로 구비할 수 있다.
상기와 같은 접촉층(C-PAD) 상에는 패드 보호층(118)이 배치될 수 있다. 이때, 패드 보호층(118)은 접촉층(C-PAD)의 테두리를 외부와 완전히 차폐하도록 배치될 수 있다. 패드 보호층(118)은 에천트의 사용 시 접촉층(C-PAD)을 통하여 에천트가 침투하거나 접촉층(C-PAD)의 테두리 부부으로 에천트가 침투하는 것을 저감시킬 수 있다. 이러한 패드 보호층(118)은 평탄화층(118)과 동일 또는 유사한 물질일 수 있다.
표시영역(DA)에서 상기 무기보호층(PVX) 상에는 평탄화층(118)이 배치되며, 평탄화층(118) 상에 유기발광다이오드(OLED)가 배치될 수 있다.
평탄화층(118)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 평탄화층(118)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
기판(100)의 표시영역(DA)에 있어서, 평탄화층(118) 상에는 유기발광다이오드(OLED)가 배치될 수 있다. 유기발광다이오드(OLED)는 화소전극(310), 유기발광층을 포함하는 중간층(320) 및 대향전극(330)을 포함한다.
화소전극(310)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(310)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소전극(310)은 ITO/Ag/ITO로 구비될 수 있다.
평탄화층(118) 상에는 화소정의막(119)이 배치될 수 있으며, 화소정의막(119)은 표시영역(DA)에서 각 부화소들에 대응하는 개구, 즉 적어도 화소전극(310)의 중앙부가 노출되도록 하는 개구(OP)를 가짐으로써 화소의 발광영역을 정의하는 역할을 할 수 있다. 또한, 화소정의막(119)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330)의 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소정의막(119)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
유기발광다이오드(OLED)의 중간층(320)은 유기발광층을 포함할 수 있다. 유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다. 중간층(320)은 복수의 화소전극(310) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 중간층(320)은 복수의 화소전극(310)에 걸쳐서 일체인 층을 포함할 수 있는 등 다양한 변형이 가능하다.
대향전극(330)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(330)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향전극(330)은 표시영역(DA) 및 주변영역(PA)에 걸쳐 배치되며, 중간층(320)과 화소정의막(119)의 상부에 배치될 수 있다. 대향전극(330)은 복수의 유기발광다이오드(OLED)들에 있어서 일체(一體)로 형성되어 복수의 화소전극(310)에 대응할 수 있다.
화소정의막(119) 상에는 마스크 찍힘 방지를 위한 스페이서(119S)가 더 포함될 수 있다. 스페이서(119S)는 화소정의막(119)과 일체(一體)로 형성될 수 있다. 예컨대, 스페이서(119S)와 화소정의막(119)는 하프톤 마스크 공정을 이용하여 동일한 공정에서 동시에 형성될 수 있다.
화소전극(310)은 연결전극(CM)을 통해서 구동 박막트랜지스터(T1)의 드레인전극(D1)과 연결될 수 있다. 연결전극(CM)은 제2층간절연층(117)과 무기보호층(PVX) 사이에 배치될 수 있으며, 제2층간절연층(117)을 관통하는 컨택홀을 통해서 드레인전극(D1)과 연결될 수 있으며, 화소전극(310)은 평탄화층(118) 및 무기보호층(PVX)을 관통하는 컨택홀을 통해서 연결전극(CM)에 연결될 수 있다. 이러한 경우 제1패드층(31a)은 드레인전극(D1)과 동시에 드레인전극(D1)과 동일한 물질로 형성되며, 제2패드층(31b)은 연결전극(CM)과 동시에 연결전극(CM)과 동일한 물질로 형성될 수 있다. 또한, 접촉층(C-PAD)은 별도의 공정을 통하여 형성될 수 있다. 다른 실시예로써 연결전극(CM)은 도면에 도시되어 있지는 않지만 연결전극(CM)은 무기보호층(PVX) 상에 배치되며, 제2층간절연층(117)과 무기보호층(PVX)을 관통하는 컨택홀을 통하여 드레인전극(D1)과 연결될 수 있으며, 화소전극(310)은 평탄화층(118)을 관통하는 컨택홀을 통하여 연결전극(CM)에 연결될 수 있다.(도 10 및 도 11 참고) 연결전극(CM)은 드레인전극(D1)의 손상을 방지하기 위해 도입된 것일 수 있다. 연결전극(CM)은 접촉층(C-PAD)과 동일물질로 동시에 형성될 수 있다. 이러한 경우 제1패드층(31a)은 드레인전극(D1)과 동시에 동일한 물질로 형성되며, 제2패드층(31b)은 추가 도전층(PL')과 동일한 물질로 추가 도전층(PL')과 동시에 형성될 수 있다. 또 다른 실시예로써 연결전극(CM)은 2개 구비되며, 2개의 연결전극은 제2층간절연층(117) 상에 배치되는 제1연결전극(미도시)과, 무기보호층(PVX) 상에 배치되는 제2연결전극(미도시)를 포함할 수 있다. 이때, 상기 제1연결전극은 제2층간절연층(117)을 관통하는 컨택홀을 통하여 드레인전극(D1)과 연결되고, 상기 제1연결전극과 상기 제2연결전극은 무기보호층(PVX)을 관통하는 컨택홀을 통하여 서로 연결될 수 있다. 또한, 상기 제2연결전극은 평탄화층(118)을 관통하는 컨택홀을 통하여 화소전극(310)과 연결될 수 있다. 이러한 경우 제1패드층(31a)은 드레인전극(D1)과 동일한 물질로 드레인전극(D1)과 동시에 형성될 수 있으며, 제2패드층(31b)은 상기 제1연결전극 및 추가 도전층(PL')과 동일한 물질로 동시에 형성될 수 있다. 또한, 접촉층(C-PAD)은 상기 제2연결전극과 동일한 물질로 상기 제2연결전극과 동시에 형성되 수 있다. 이하에서는 설명의 편의를 위하여 연결전극(CM)은 제2층간절연층(117)과 무기보호층(PVX) 사이에 배치될 수 있으며, 제2층간절연층(117)을 관통하는 컨택홀을 통해서 드레인전극(D1)과 연결될 수 있으며, 화소전극(310)은 평탄화층(118) 및 무기보호층(PVX)을 관통하는 컨택홀을 통해서 연결전극(CM)에 연결되는 경우를 중심으로 상세히 설명하기로 한다.
한편, 상기와 같이 패드부(30)가 배치되는 경우 패드부(30)의 접촉층(C-PAD)이 외부로 노출되는 경우 화소전극(310)을 형성하기 위하여 에천트를 사용하면 접촉층(C-PAD)을 통하여 에천트가 하부의 제1패드층(31a), 제2패드층(31b) 등에 영향을 미칠 수 있다. 특히 접촉층(C-PAD)의 끝단 부분에서 접촉층(C-PAD)과 무기보호층(PVX) 사이의 공간으로 에천트가 유입됨으로써 제1패드층(31a)과 제2패드층(31b)을 침식시킬 수 있다.
그러나 상기와 같이 패드 보호층(118)을 접촉층(C-PAD)의 테두리에 배치하는 경우 접촉층(C-PAD)의 테두리로 에천트가 유입되는 것을 방지하는 것이 가능하다.
따라서 디스플레이 장치는 제1패드층(31a)과 제2패드층(31b)의 침식을 방지함으로써 패드부(30)의 오작동을 방지할 수 있다. 또한, 디스플레이 장치는 제1패드층(31a)과 제2패드층(31b)의 침식을 방지함으로써 제1패드층(31a)과 제2패드층(31b)의 단락이 발생하는 것을 방지하는 것이 가능하다.
도 4a는 예시적인 실시예에 따른 디스플레이 장치의 패드를 개략적으로 나타낸 평면도이다. 도 4b는 도 4a의 Ⅱ-Ⅱ′선에 대응하는 개략적인 단면도이다. 도 4c는 도 4a의 Ⅲ-Ⅲ′선에 대응하는 개략적인 단면도이다.
도 4a 내지 도 4c를 참고하면, 일 실시예에 따르는 디스플레이 장치는 주변영역(PA)에 패드(31)을 포함하며, 패드(31)의 가장자리는 제2층간절연층(117) 및/또는 무기보호층(PVX)에 의해서 커버되며, 패드(31)의 중앙부는 접촉층(C-PAD)에 의해 커버될 수 있다.
본 실시예에 있어서, 패드(31)는 제1패드층(31a) 및 제2패드층(31b)을 구비될 수 있다. 제1패드층(31a)은 제1층간절연층(115)을 관통하는 제1컨택홀(CNT1)을 통해서 연결배선(CW)과 연결될 수 있다. 이때, 제1컨택홀(CNT1)은 패드(31)의 중앙 부분이 아닌 패드(31)의 가장자리에 배치될 수 있다. 예를 들면, 패드(31)의 높이 방향과 평행한 제1컨택홀(CNT1)의 중심선은 패드(31)의 높이 방향과 평행한 제1패드층(31a)의 중심선으로부터 일정 거리 이격되도록 배치될 수 있다. 이러한 경우 제1컨택홀(CNT1)은 복수개 구비될 수 있으며, 복수개의 제1컨택홀(CNT1)은 제1패드층(31a)의 중심을 감싸도록 서로 이격되어 배치될 수 있다. 예를 들면, 복수개의 제1컨택홀(CNT1)은 서로 일정 거리 이격되도록 패드(31)의 테두리를 따라 배치될 수 있다. 제1패드층(31a)의 가장자리는 제2층간절연층(117) 및 무기보호층(PVX)에 의해서 커버될 수 있다.
제2층간절연층(117) 상에는 제2패드층(31b)이 배치될 수 있다. 이러한 경우 제2패드층(31b)은 제2컨택홀(CNT2)을 통하여 제1패드층(31a)과 연결될 수 있다. 제2컨택홀(CNT2)은 제1컨택홀(CNT1)과 인접하도록 배치될 수 있다. 이러한 경우 제2컨택홀(CNT2)은 복수개 구비될 수 있으며, 복수개의 제2컨택홀(CNT2)은 제1컨택홀(CNT1)과 유사하게 배치될 수 있다. 이때, 각 제1컨택홀(CNT1)과 각 제2컨택홀(CNT2)은 서로 교번하도록 배치될 수 있다. 상기와 같은 경우 복수개의 제1컨택홀(CNT1)과 복수개의 제2컨택홀(CNT2)은 패드(31)의 중심 영역을 제외한 외곽영역(또는 테두리영역)에 배치될 수 있다. 이러한 경우 복수개의 제1컨택홀(CNT1)과 복수개의 제2컨택홀(CNT2)은 서로 일렬로 배열되거나 지그재그 형태로 배열될 수 있다.
상기와 같이 제1컨택홀(CNT1)과 제2컨택홀(CNT2)이 배치되는 영역 상에는 패드 보호층(118)이 배치될 수 있다. 이때, 패드 보호층(118)은 평면 상에서 볼 때 패드(31)의 중심 영역 일부까지 차폐할 수 있다.
제2패드층(31b)의 중앙부는 접촉층(C-PAD)에 의해서 커버될 수 있다. 접촉층(C-PAD)은 무기보호층(PVX)의 제3컨택홀(CNT3) 내부에 배치되어, 제2패드층(31b)의 상면에 직접 접하며, 접촉층(C-PAD)의 일부는 무기보호층(PVX)의 상면까지 연장될 수 있다.
제1패드층(31a)은 전기전도율이 우수한 금속으로 구비될 수 있다. 예컨대, 제1패드층(31a)는 구리(Cu)를 포함할 수 있다. 일부 실시예에서, 제1패드층(31a)은 제1층은 티타늄(Ti)로 구비되고, 그 상부의 제2층은 구리(Cu)로 구비되는 Ti/Cu로 구비될 수 있다. 이러한 제1패드층(31a)의 제2층을 구성하는 물질은 산화도가 높을 수 있으며, 공정 중의 에천트에 의한 손상이 용이할 수 있다.
접촉층(C-PAD)은 상기에서 설명한 것과 같이 산화물을 포함할 수 있다.
본 실시예에서, 패드(31)의 가장자리는 패드 보호층(118)에 의해서 커버되고, 패드(31)의 중앙부는 접촉층(C-PAD)에 의해서 커버되는 바, 패드(31)는 공정 과정 중 에천트에 의한 손상이 최소화될 수 있으며, 산화가 방지될 수 있다.
특히 접촉층(C-PAD)의 테두리(또는 가장자리)를 패드 보호층(118)이 커버함으로써 접촉층(C-PAD)과 무기보호층(PVX) 사이로 에천트가 유입되는 것을 방자함으로써 패드(31)의 손상을 최소화할 수 있다. 이러한 경우 패드 보호층(118) 상에는 제4컨택홀(CNT4)이 형성되어 접촉층(C-PAD)의 일부를 외부로 노출시킬 수 있다.
도 5a는 예시적인 실시예에 따른 디스플레이 장치의 패드를 개략적으로 나타낸 평면도이고, 도 5b는 도 5a의 II-II'선에 대응하는 단면도이다. 도 5a 및 도 5b에 있어서, 도 3과 동일한 참조부호는 동일 부재를 나타내는 바, 이들의 중복 설명은 생략한다.
도 5a 및 도 5b를 참조하면, 일 실시예에 따르는 디스플레이 장치는 주변영역(PA)에 패드(31)을 포함하며, 패드(31)의 가장자리는 패드 보호층(118)에 의해서 커버되며, 패드(31)의 중앙부는 접촉층(C-PAD)에 의해 커버될 수 있다.
본 실시예에 있어서, 패드(31)는 제1패드층(31a) 및 제2패드층(31b)을 구비될 수 있다. 제1패드층(31a)은 제1층간절연층(115)을 관통하는 제1컨택홀(CNT1)을 통해서 연결배선(CW)과 연결될 수 있다. 이러한 제1컨택홀(CNT1)은 평면 상으로 볼 때 패드(31)의 중심에 위치하지 않으며 패드(31)의 평면 형상의 중심으로부터 편심된 위치에 배치될 수 있다. 예를 들면, 평면으로 볼 때 제1컨택홀(CNT1)의 평면 형상 내부에 패드(31)의 평면 형상의 중심이 배치되지 않거나 제1컨택홀(CNT1)의 평면 형상의 중심이 패드(31)의 평면 형상의 중심과 일치하지 않을 수 있다.
제1패드층(31a)의 가장자리는 제2층간절연층(117)에 의해서 커버될 수 있다. 이러한 경우 제2패드층(31b)은 제2층간절연층(117) 상에 배치되며, 제2컨택홀(CNT2)을 통하여 제1패드층(31a)과 연결될 수 있다. 상기와 같은 경우 제1컨택홀(CNT1)의 평면 형상과 제2컨택홀(CNT2)의 평면 형상은 평면 상에서 볼 때 서로 중첩되지 않을 수 있다. 특히 평면 상에서 볼 때 제1컨택홀(CNT1)의 평면 형상과 제2컨택홀(CNT2)의 평면 형상은 서로 이격되도록 배치될 수 있다.
무기보호층(PVX) 상에는 접촉층(C-PAD)이 배치되며, 접촉층(C-PAD)은 제3컨택홀(CNT3)을 통하여 제2패드층(31b)과 연결될 수 있다. 상기와 같은 경우 접촉층(C-PAD) 상에는 패드 보호층(118)이 배치될 수 있다. 이러한 패드 보호층(118)은 접촉층(C-PAD)의 일부를 외부로 노출시키는 제4컨택홀(CNT4)을 포함할 수 있다.
제1패드층(31a) 및 제2패드층(31b) 중 적어도 하나는 전기전도율이 우수한 금속으로 구비될 수 있다. 예컨대, 제1패드층(31a)는 구리(Cu)를 포함할 수 있다. 일부 실시예에서, 제1패드층(31a)은 제1층은 티타늄(Ti)로 구비되고, 그 상부의 제2층은 구리(Cu)로 구비되는 Ti/Cu로 구비될 수 있다. 이러한 제1패드층(31a)의 제2층을 구성하는 물질은 산화도가 높을 수 있으며, 공정 중의 에천트에 의한 손상이 용이할 수 있다.
접촉층(C-PAD)은 상기에서 설명한 것과 같이 산화물을 포함할 수 있다.
본 실시예에서, 패드(31)의 측면은 패드 보호층(118)에 의해서 커버되고, 패드(31)의 중앙부는 접촉층(C-PAD)에 의해서 커버되는 바, 패드(31)는 공정 과정 중 에천트에 의한 손상이 최소화될 수 있으며, 산화가 방지될 수 있다.
도 6은 예시적인 실시예에 따른 디스플레이 장치의 패드를 개략적으로 나타낸 평면도이다.
도 6을 참고하면, 패드(31)는 연결배선(CW)과 제1패드층(31a)을 연결하는 제1컨택홀(CNT1) 및 제1패드층(31a)과 제2패드층(31b)을 연결하는 제2컨택홀(CNT2)이 다양한 형태로 배치될 수 있다. 예를 들면, 제1컨택홀(CNT1)과 제2컨택홀(CNT2)은 각각 복수개 구비되며, 복수개의 제1컨택홀(CNT1)과 복수개의 제2컨택홀(CNT2)은 서로 일렬로 배열될 수 있다. 이러한 경우 서로 인접하는 제1컨택홀(CNT1)의 평면 형상 사이의 제1거리(L1)는 복수개의 제1컨택홀(CNT1)에서 일정할 수 있다. 예를 들면, 제1거리(L1)는 40㎛이상일 수 있다.
또한, 서로 인접하는 제2컨택홀(CNT2)의 평면 형상 사이의 제2거리(L2)는 복수개의 제2컨택홀(CNT2)에서 일정할 수 있다. 예를 들면, 제2거리(L2)는 40㎛이상일 수 있다. 이러한 경우 제1거리(L1)와 제2거리(L2)는 서로 인접하는 컨택홀의 평면 형상에서 서로 마주보는 서로 다른 컨택홀의 일변 사이의 수직 거리를 의미할 수 있다.
한편, 서로 인접하는 제1컨택홀(CNT1)의 평면 형상과 제2컨택홀(CNT2)의 평면 형상 사이의 제3거리(L3)는 제1거리(L1) 및 제2거리(L2)와 상이할 수 있다. 예를 들면, 제3거리(L3)는 제1거리(L1) 및 제2거리(L2)보다 클 수 있다.
상기와 같은 제2패드층(31b) 상에는 접촉층(C-PAD)이 배치될 수 있다. 이때, 접촉층(C-PAD)의 평면 형상은 제2패드층(31b)의 평면 형상과 거의 동일하거나 제2패드층(31b)의 평면 형상보다 크게 형성될 수 있다. 이러한 경우 접촉층(C-PAD) 상에는 패드 보호층(118)이 배치될 수 있다. 이때, 접촉층(C-PAD)과 패드 보호층(118)은 상기에서 설명한 것과 동일 또는 유사하므로 상세한 설명은 생략하기로 한다.
패드 보호층(118)은 접촉층(C-PAD) 상에 배치되어 접촉층(C-PAD)을 외부로 노출 시키도록 제4컨택홀(CNT4)이 배치될 수 있다. 이때, 외부 소자 등은 제4컨택홀(CNT4)을 통하여 접촉층(C-PAD)과 연결될 수 있다.
상기와 같은 패드 보호층(118)은 접촉층(C-PAD)의 테두리를 덮도록 배치될 수 있다. 이러한 경우 패드 보호층(118)은 접촉층(C-PAD)의 테두리 전부를 덮도록 배치될 수 있다.
이러한 경우 패드 보호층(118)은 화소전극(310)의 에칭을 위한 에천트가 접촉층(C-PAD)과 무기보호층(PVX) 사이로 침투하는 것을 방지할 수 있다.
상기와 같은 패드(31)는 도 4b, 4c 및 도 5b에 도시된 것과 유사한 형태로 각 층이 적층된 상태일 수 있다.
도 7은 예시적인 실시예에 따른 디스플레이 장치의 패드를 개략적으로 나타낸 평면도이다.
도 7을 참고하면, 패드(31)는 제1패드층(미도시), 제2패드층(미도시)을 포함할 수 있다. 이때, 상기 제1패드층과 상기 제2패드층은 상기에서 설명한 것과 동일 또는 유사하므로 상세한 설명은 생략하기로 한다.
상기 제1패드층과 연결배선(CW)은 제1컨택홀(CNT1)을 통하여 연결될 수 있다. 이때, 제1컨택홀(CNT1)은 평면 형상이 직사각형 형태일 수 있다. 또한, 제1컨택홀(CNT1)의 평면 형상은 패드(31)의 중심으로부터 이격된 부분에 배치될 수 있다.
상기 제1패드층과 상기 제2패드층은 제2컨택홀(CNT2)을 통하여 연결될 수 있다. 이러한 경우 제2컨택홀(CNT2)은 제1컨택홀(CNT1)과 유사하게 패드(31)의 중심으로부터 이격된 부분에 배치될 수 있다. 상기와 같은 경우 제1컨택홀(CNT1)과 제2컨택홀(CNT2)은 패드(31)의 중심에 대해서 서로 대칭되는 위치에 배치될 수 있다.
상기와 같은 제1패드층은 제1층간절연층(미도시) 상에 배치되며, 상기 제2패드층은 제2층간절연층(미도시) 상에 배치될 수 있다. 또한, 상기 제2패드층(31b) 상에는 평탄화층(미도시)가 배치되며, 상기 평탄화층 상에는 접촉층(C-PAD)이 배치될 수 있다. 이때, 제3컨택홀(CNT3)을 통하여 접촉층(C-PAD)은 상기 제2패드층과 연결될 수 있다. 이러한 경우 접촉층(C-PAD) 상에는 패드 보호층(118)이 배치될 수 있다. 특히 패드 보호층(118)은 접촉층(C-PAD)의 테두리의 상면을 덮도록 배치될 수 있다.
이러한 경우 패드 보호층(118)은 접촉층(C-PAD)과 상기 무기보호층 사이의 공간을 에천트가 유입되는 것을 방지함으로써 에천트에 의해 상기 제1패드층 및 상기 제2패드층 중 적어도 하나가 손상되거나 산화되는 것을 방지할 수 있다.
상기와 같은 패드(31)는 도 4b, 4c 및 도 5b에 도시된 것과 유사한 형태로 각 층이 적층된 상태일 수 있다.
도 8은 예시적인 실시예에 따른 디스플레이 장치의 패드를 개략적으로 나타낸 평면도이다.
도 8을 참고하면, 패드(31)는 제1패드층(미도시), 제2패드층(미도시)을 포함할 수 있다. 이때, 상기 제1패드층과 상기 제2패드층은 상기에서 설명한 것과 동일 또는 유사하므로 상세한 설명은 생략하기로 한다.
상기와 같은 제1패드층은 제1층간절연층(미도시) 상에 배치되며, 상기 제2패드층은 제2층간절연층(미도시) 상에 배치될 수 있다. 또한, 상기 제2패드층(31b) 상에는 평탄화층(미도시)가 배치되며, 상기 평탄화층 상에는 접촉층(C-PAD)이 배치될 수 있다. 이때, 연결배선(CW)은 제1컨택홀(CNT1)을 통하여 상기 제1패드층과 연결되며, 상기 제1패드층은 제2컨택홀(CNT2)을 통하여 상기 제2패드층과 연결될 수 있다. 또한, 제3컨택홀(CNT3)을 통하여 접촉층(C-PAD)은 상기 제2패드층과 연결될 수 있다. 이러한 경우 접촉층(C-PAD) 상에는 패드 보호층(118)이 배치될 수 있다. 특히 패드 보호층(118)은 접촉층(C-PAD)의 테두리의 상면을 덮도록 배치될 수 있다.
상기와 같은 경우 제1컨택홀(CNT1)의 평면 형상은 제2컨택홀(CNT2)의 평면 형상을 감싸도록 배치될 수 있다. 이러한 경우 제1컨택홀(CNT1)의 평면 형상과 제2컨택홀(CNT2)의 평면 형상은 직사각형 형태일 수 있으며, 제1컨택홀(CNT1)의 평면 형상의 중심과 제2컨택홀(CNT2)의 평면 형상의 중심은 서로 일치할 수 있다.
상기와 같은 경우 평면 상에서 바라볼 때 접촉층(C-PAD)은 제1컨택홀(CNT1)과 제2컨택홀(CNT2)을 완전히 커버하도록 배치될 수 있다. 이러한 경우 제3컨택홀(CNT3)의 평면 형상 내부에 제1컨택홀(CNT1)의 평면 형상과 제2컨택홀(CNT2)의 평면 형상이 배치될 수 있다.
접촉층(C-PAD)의 상부에는 패드 보호층(118)이 배치될 수 있다. 이때, 패드 보호층(118)은 접촉층(C-PAD)의 테두리 부분을 커버하도록 배치될 수 있다.
따라서 화소전극(미도시)의 에칭 시 사용하는 에천트가 접촉층(C-PAD)과 상기 무기절연층 사이로 진입하는 것을 방지할 수 있다.
상기와 같은 패드(31)는 도 4b, 4c 및 도 5b에 도시된 것과 유사한 형태로 각 층이 적층된 상태일 수 있다.
도 9는 예시적인 실시예에 따른 디스플레이 장치의 패드를 개략적으로 나타낸 평면도이다.
도 9를 참고하면, 패드(31)는 제1패드층(미도시), 제2패드층(미도시)을 포함할 수 있다. 이때, 상기 제1패드층과 상기 제2패드층은 상기에서 설명한 것과 동일 또는 유사하므로 상세한 설명은 생략하기로 한다.
상기와 같은 제1패드층은 제1층간절연층(미도시) 상에 배치되며, 상기 제2패드층은 제2층간절연층(미도시) 상에 배치될 수 있다. 또한, 상기 제2패드층(31b) 상에는 평탄화층(미도시)가 배치되며, 상기 평탄화층 상에는 접촉층(C-PAD)이 배치될 수 있다. 이때, 연결배선(CW)은 제1컨택홀(CNT1)을 통하여 상기 제1패드층과 연결되며, 상기 제1패드층은 제2컨택홀(CNT2)을 통하여 상기 제2패드층과 연결될 수 있다. 또한, 제3컨택홀(CNT3)을 통하여 접촉층(C-PAD)은 상기 제2패드층과 연결될 수 있다. 이러한 경우 접촉층(C-PAD) 상에는 패드 보호층(118)이 배치될 수 있다. 특히 패드 보호층(118)은 접촉층(C-PAD)의 테두리의 상면을 덮도록 배치될 수 있다.
상기와 같은 경우 제2컨택홀(CNT2)은 복수개 구비될 수 있다. 이러한 복수개의 제2컨택홀(CNT2)은 하나의 제1컨택홀(CNT1)에 중첩되도록 배치될 수 있다. 즉, 평면으로 볼 때 제1컨택홀(CNT1)의 평면 형상 내부에 각 제2컨택홀(CNT2)의 평면 형상이 모두 배치될 수 있다. 이러한 경우 복수개의 제2컨택홀(CNT2)은 평면 상에 볼 때 제1컨택홀(CNT1)의 평면 형상 내부에 서로 이격되도록 배치될 수 있다. 상기와 같은 경우 복수개의 제2컨택홀(CNT2) 상에는 상기 제2패드층이 배치될 수 있다. 상기 제2패드층은 하나가 구비되어 복수개의 제2컨택홀(CNT2)을 통하여 상기 제1패드층에 연결될 수 있다.
상기와 같은 경우 상기 제2패드층은 상기에서 설명한 바와 같이 접촉층(C-PAD)과 연결되며, 접촉층(C-PAD)의 일부는 패드 보호층(118)으로 덮힐 수 있다. 특히 패드 보호층(118)은 접촉층(C-PAD)의 테두리 부분을 커버하도록 접촉층(C-PAD) 상에 배치될 수 있다.
상기와 같은 경우 패드 보호층(118)은 에천트가 접촉층(C-PAD)의 측면으로 유입되는 것을 방지할 수 있다.
상기와 같은 패드(31)는 도 4b, 4c 및 도 5b에 도시된 것과 유사한 형태로 각 층이 적층된 상태일 수 있다.
도 10은 예시적인 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 단면도이다. 도 10에 있어서, 도 3과 동일한 참조부호는 동일 부재를 일컫는 바, 이들의 중복 설명은 생략한다.
도 10을 참고하면, 본 실시예에 따른 디스플레이 장치는, 상기 표시영역(DA) 상에 배치된 복수의 화소(P1, P2, P3)들, 상기 복수의 화소들을 덮는 박막봉지층(400), 상기 박막봉지층(400) 상에서 색변환층(QD1, QD2) 및 광차단 패턴(210)이 구비된 상부기판(200)을 포함한다.
본 실시예에 있어서, 각 화소(P1, P2, P3)에 배치된 유기발광다이오드 (OLED)의 중간층(320)은 공통으로 구비될 수 있다. 따라서, 각 화소(P1, P2, P3)에 포함된 유기발광다이오드(OLED)는 동일한 색상의 빛을 방출할 수 있다. 예컨대, 중간층(320)은 청색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기발광층을 포함할 수 있다. 상기 유기발광층의 아래 및 위에는 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
유기발광다이오드(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있으므로, 박막봉지층(400)으로 덮어 보호될 수 있다. 박막봉지층(400)은 표시영역(DA)을 덮으며 표시영역(DA) 외측까지 연장될 수 있다. 박막봉지층(400)은 적어도 하나의 유기봉지층과 적어도 하나의 무기봉지층을 포함한다. 예컨대, 박막봉지층(400)은 제1무기봉지층(410), 유기봉지층(420) 및 제2무기봉지층(430)을 포함할 수 있다.
제1무기봉지층(410)은 대향전극(330)을 덮으며, 산화규소, 질화규소, 및/또는 트라이산질화규소 등을 포함할 수 있다. 도시되지는 않았으나, 필요에 따라 제1무기봉지층(410)과 대향전극(330) 사이에 캐핑층 등의 다른 층들이 개재될 수도 있다. 제1무기봉지층(410)은 그 하부의 구조물을 따라 형성되기에, 상면이 평탄하지 않게 된다. 유기봉지층(420)은 이러한 제1무기봉지층(410)을 덮으며, 제1무기봉지층(410)과 달리 그 상면이 대략 평탄하도록 할 수 있다. 구체적으로, 유기봉지층(420)은 표시영역(DA)에 대응하는 부분에서는 상면이 대략 평탄하도록 할 수 있다. 유기봉지층(420)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다. 제2무기봉지층(430)은 유기봉지층(420)을 덮으며, 산화규소, 질화규소, 및/또는 트라이산질화규소 등을 포함할 수 있다.
박막봉지층(400)은 전술한 다층 구조를 통해 박막봉지층(400) 내에 크랙이 발생한다고 하더라도, 제1무기봉지층(410)과 유기봉지층(420) 사이에서 또는 유기봉지층(420)과 제2무기봉지층(430) 사이에서 그러한 크랙이 연결되지 않도록 할 수 있다. 이를 통해 외부로부터의 수분이나 산소 등이 표시영역(DA)으로 침투하게 되는 경로가 형성되는 것을 방지하거나 최소화할 수 있다.
박막봉지층(400) 상부에는 기판(100)과 마주보도록 배치된 상부기판(200)이 배치될 수 있다. 상부기판(200)에는 색변환층(QD1, QD2), 투과창(TW), 광차단 패턴(210)이 배치될 수 있다.
색변환층(QD1, QD2)은 유기발광다이오드(OLED)로부터 출사되는 광의 색을 선명하게 하거나, 색을 다른 색으로 변환시키는 층일 수 있다. 색변환층(QD1, QD2)은 양자점(quantum dot)을 포함하여, 양자 변환층으로 구성될 수 있다. 양자점은 지름이 2-10nm에 불과한 반도체 입자로 특이한 전기적, 광학적 성질을 지닌 입자로, 양자점은 빛에 노출되면, 입자의 크기 및 물질의 종류 등에 따라 특정 주파수의 빛을 방출할 수 있다. 예컨대, 양자점은 입자의 크기 및/또는 물질의 종류에 따라서 빛을 받으면 적색, 녹색, 및 청색의 빛을 발할 수 있다.
양자점의 코어는 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다.
II-VI족 화합물은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; AgInS, CuInS, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
III-V족 화합물은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InGaP, InNP, InNAs, InNSb, InPAs, InPSb, GaAlNP 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다.
IV-VI족 화합물은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택될 수 있다. IV족 원소로는 Si, Ge 및 이들의 혼합물로 이루어진 군에서 선택될 수 있다. IV족 화합물로는 SiC, SiGe 및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물일 수 있다.
이때, 이원소 화합물, 삼원소 화합물 또는 사원소 화합물은 균일한 농도로 입자 내에 존재하거나, 농도 분포가 부분적으로 다른 상태로 나누어져 동일 입자 내에 존재하는 것일 수 있다. 또한 하나의 양자점이 다른 양자점을 둘러싸는 코어/쉘 구조를 가질 수도 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다.
몇몇 실시예에서, 양자점은 전술한 나노 결정을 포함하는 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 상기 양자점의 쉘은 상기 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층 역할 및/또는 양자점에 전기 영동 특성을 부여하기 위한 차징층(charging layer)의 역할을 수행할 수 있다. 상기 쉘은 단층 또는 다중층일 수 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다. 상기 양자점의 쉘의 예로는 금속 또는 비금속의 산화물, 반도체 화합물 또는 이들의 조합 등을 들 수 있다.
예를 들어, 상기 금속 또는 비금속의 산화물은 SiO2, Al2O3, TiO2, ZnO, MnO, Mn2O3, Mn3O4, CuO, FeO, Fe2O3, Fe3O4, CoO, Co3O4, NiO 등의 이원소 화합물, 또는 MgAl2O4, CoFe2O4, NiFe2O4, CoMn2O4등의 삼원소 화합물을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
또, 상기 반도체 화합물은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnSeS, ZnTeS, GaAs, GaP, GaSb, HgS, HgSe, HgTe, InAs, InP, InGaP, InSb, AlAs, AlP, AlSb등을 예시할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
양자점은 약 45nm 이하, 바람직하게는 약 40nm 이하, 더욱 바람직하게는 약 30nm 이하의 발광 파장 스펙트럼의 반치폭(full width of half maximum, FWHM)을 가질 수 있으며, 이 범위에서 색순도나 색재현성을 향상시킬 수 있다. 또한 이러한 양자점을 통해 발광되는 광은 전 방향으로 방출되는바, 광 시야각이 향상될 수 있다.
또한, 양자점의 형태는 당 분야에서 일반적으로 사용하는 형태의 것으로 특별히 한정하지 않지만, 보다 구체적으로 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노와이어, 나노 섬유, 나노 판상 입자 등의 형태의 것을 사용할 수 있다.
색변환층(QD1, QD2)은 화소정의막(119)의 개구부(OP)로 정의되는 발광영역에 적어도 일부 대응되도록 배치될 수 있다. 예컨대, 제1색변환층(QD1)은 제1화소(P1)의 발광영역에 대응되도록 배치될 수 있으며, 제2색변환층(QD2)은 제2화소(P2)의 발광영역에 대응되도록 배치될 수 있다. 제3화소(P3)의 발광영역에는 색변환층이 대응되지 않고, 투과창(TW)이 배치될 수 있다. 투과창(TW)은 제3화소(P3)의 유기발광다이오드(OLED)로부터 발광하는 빛의 파장 변환없이 빛이 방출될 수 있는 유기물질로 구비될 수 있다. 그러나, 이에 한정되지 않는다. 제3화소(P3)의 발광영역(EA)에도 색변환층이 배치될 수 있음은 물론이다.
색변환층(QD1, QD2) 및 투과창(TW)에는 산란 입자가 분포되어 있을 수 있다. 이에 따라, 색 퍼짐성이 균일해질 수 있다.
색변환층(QD1, QD2) 및 투과창(TW)의 사이에는 광차단 패턴(210)이 배치될 수 있다. 광차단 패턴(210)은 블랙매트릭스로써, 색선명도 및 콘트라스트를 향상시키기 위한 부재일 수 있다. 광차단 패턴(210)은 각 화소(P1, P2, P3)의 발광영역 사이에 배치될 수 있다. 광차단 패턴(210)은 가시광선을 흡수하는 블랙 매트릭스로 구비될 수 있는 바, 이웃하는 화소의 발광영역에서 출광하는 빛들의 혼색을 방지하고, 시인성 및 콘트라스트를 향상시킬 수 있다.
일부 실시예에서, 복수의 유기발광다이오드(OLED)들은 모두 청색의 빛을 발할 수 있다. 이 경우, 제1색변환층(QD1)은 적색의 빛이 출광되는 양자점을 포함할 수 있으며, 제2색변환층(QD2)은 녹색의 빛이 출광되는 양자점을 포함할 수 있다. 이에 따라, 디스플레이 장치 외부로 출사되는 빛은 적색, 녹색, 및 청색이 될 수 있으며, 이러한 색상의 조합으로 다양한 색표현이 가능할 수 있다.
기판(100)과 상기 상부기판(200) 사이에는 충진재(610)가 더 배치될 수 있다. 충진재(610)는 외부 압력 등에 대해서 완충작용을 할 수 있다. 충진재(610)은 는 메틸 실리콘(methyl silicone), 페닐 실리콘(phenyl silicone), 폴리이미드 등의 유기물질로 이루어질 수 있다. 그러나 이에 한정되는 것은 아니며, 충진재(610)는 유기 실런트인 우레탄계 수지, 에폭시계 수지, 아크릴계 수지, 또는 무기 실런트인 실리콘 등으로도 이루어질 수 있다.
도 11은 본 발명의 또 다른 실시예를 개략적으로 나타낸 단면도이다. 도 11에 있어서, 도 10과 동일한 참조부호는 동일 부재를 일컫는 바, 이들의 중복 설명은 생략한다.
본 실시예에 있어서, 복수의 화소(P1, P2, P3)에 포함된 유기발광다이오드(OLED)들은 복수의 중간층(320a, 320b) 및 복수의 대향전극(330a, 330b)가 적층되어 구비될 수 있다.
예컨대, 유기발광다이오드(OLED)는 화소전극(310) 상에 제1중간층(320a), 제1대향전극(330a), 제2중간층(320b), 및 제2대향전극(330b)가 순차적으로 적층되어 구비될 수 있다. 제1중간층(320a) 및 제2중간층(320b)은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기발광층을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다. 일부 실시예에서, 제1중간층(320a) 및 제2중간층(320b)은 청색을 방출하는 유기발광층을 포함할 수 있다.
제1대향전극(330a) 및 제2대향전극(330b)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(330)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 제1대향전극(330a)는 플로팅 전극일 수 있다.
제1중간층(320a), 제2중간층(320b), 제1대향전극(330a) 및 제2대향전극(330b)은 복수의 화소들에 일체로 형성될 수 있다.
본 실시예에 있어서, 상부기판(200) 상에는 컬러필터(CF1, CF2, CF3)가 구비될 수 있다. 컬러필터(CF1, CF2, CF3)는 풀 컬러 영상의 구현, 색순도 향상 및 야외 시인성을 향상하기 위해서 도입된 것일 수 있다.
컬러필터(CF1, CF2, CF3)는 상부기판(200) 상에서 각 화소(P1, P2, P3)의 발광영역에 대응되도록 배치될 수 있다. 상기 컬러필터(CF1, CF2, CF3) 사이에는 광차단 패턴(210)이 배치될 수 있다.
보호층(220)은 광차단 패턴(210) 및 상기 컬러필터(CF1, CF2, CF3)를 덮도록 구비될 수 있다. 보호층(220)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등의 무기물을 포함할 수 있다. 보호층(220)은 폴리이미드, 에폭시 등 유기물을 포함할 수도 있다.
제1색변환층(QD1), 제2색변환층(QD2) 및 투과창(TW)는 상기 보호층(220)을 사이에 두고 각각 상기 제1컬러필터(CF1), 제2컬러필터(CF2), 및 제3컬러필터(CF3)와 중첩되도록 배치될 수 있다. 상부기판(200) 상에는 제1색변환층(QD1), 제2색변환층(QD2) 및 투과창(TW)은 덮도록 추가 보호층(230)이 더 구비될 수 있다. 추가 보호층(230)은 유기물질 또는 무기물질로 구비될 수 있다.
제1색변환층(QD1) 및 제2색변환층(QD2)은 서로 다른 색을 발광하는 양자점이 포함될 수 있다. 예컨대, 제1색변환층(QD1)은 적색 광을 발광할 수 있으며, 제2색변환층(QD2)는 녹색 광을 발광할 수 있다. 또한, 투과창(TW)은 제3화소(P3)의 유기발광다이오드(OLED)에서 발광하는 청색을 투과할 수 있다.
이 경우, 제1컬러필터(CF1)은 적색 컬러필터, 제2컬러필터(CF2) 녹색 컬러필터, 제3컬러필터(CF3)는 청색 컬러필터 일 수 있다.
본 실시예들에 따른 디스플레이 장치는 면적이 큰 디스플레이 장치에 적용될 수 있다. 이에 따라, 디스플레이 장치에 포함되는 배선 및 패드들은 전기전도도가 높은 금속을 채용할 수 있다. 전기전도도가 높은 금속은 공정 중 손상 및 산화가 잘 되는 경향이 있는 바, 본 실시예들은, 상기 배선 및 패드를 보호하는 무기보호층 및 보호층을 도입하여 신뢰성이 높은 디스플레이 장치를 제공할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 제1전원공급배선 150: 데이터 구동회로
20: 제2전원공급배선 200: 상부기판
30: 패드부 210: 광차단 패턴
31: 패드 220: 보호층
60: 데이터 구동회로 230: 추가 보호층
100: 기판 310: 화소전극
111: 제1버퍼층 320: 중간층
112: 제2버퍼층 330: 대향전극
113: 게이트절연층 400: 박막봉지층
115: 제1층간절연층 410: 제1무기봉지층
117: 제2층간절연층 420: 유기봉지층
118: 평탄화층, 패드 보호층 430: 제2무기봉지층
119: 화소정의막 600: 실링 부재
120: 댐부 610: 충진재

Claims (20)

  1. 표시영역 및 상기 표시영역 외곽의 주변영역을 포함하는 기판;
    상기 표시영역에 배치된 박막트랜지스터 및 표시요소;
    상기 주변영역에 배치된 패드;
    상기 패드와 전기적으로 연결되는 접촉층; 및
    상기 접촉층 상에 배치되며, 상기 접촉층의 일부를 외부로 노출시키는 패드 보호층;를 포함하며,
    상기 패드는,
    연결배선과 제1컨택홀로 연결되는 제1패드층; 및
    상기 제1패드층과 이격되도록 배치되며, 제2컨택홀로 제1패드층과 연결되는 제2패드층;을 포함하는 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 제1컨택홀의 평면 상 중심과 상기 제2컨택홀의 평면 상 중심은 서로 일치하는 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 제2컨택홀의 평면 상 형상은 상기 제1컨택홀의 평면 상 형상 내부에 배치된 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 제2컨택홀의 평면 형상의 테두리로부터 상기 제1컨택홀의 평면 상 형상의 테두리까지의 거리는 상기 제2컨택홀의 평면 형상의 테두리를 따라 일정한 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 제2컨택홀은 복수개 구비되며, 상기 복수개의 제2컨택홀은 평면 상에서 볼 때 상기 제1컨택홀의 평면 형상 내부에 배치된 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 제1컨택홀 및 상기 제2컨택홀 중 적어도 하나는 복수개 구비되며,
    서로 인접하는 상기 제1컨택홀 사이의 거리 또는 상기 서로 인접하는 상기 제2컨택홀 사이의 거리는 40um 이상인 디스플레이 장치.
  7. 제 6 항에 있어서,
    서로 인접하는 상기 제1컨택홀과 상기 제2컨택홀 사이의 거리는 서로 인접하는 상기 제1컨택홀 사이의 거리 또는 서로 인접하는 상기 제2컨택홀 사이의 거리보다 큰 디스플레이 장치.
  8. 제 1 항에 있어서,
    평면 상에서 볼 때 상기 제1컨택홀의 평면 형상과 상기 제2컨택홀의 평면 형상은 상기 패드의 중심을 기준으로 대칭되도록 배치된 디스플레이 장치.
  9. 제 1 항에 있어서,
    상기 패드 보호층은 상기 접촉층의 테두리를 덮도록 배치된 디스플레이 장치.
  10. 제 1 항에 있어서,
    상기 접촉층은 인듐-틴 산화물(ITO, Indium tin oxide)를 포함하는 디스플레이 장치.
  11. 제 1 항에 있어서,
    상기 제1패드층은 상기 박막트랜지스터의 소스전극과 동일한 층에 배치되는 디스플레이 장치.
  12. 제 1 항에 있어서,
    상기 제1컨택홀 및 상기 제2컨택홀 중 적어도 하나는 복수개 구비되며,
    상기 복수개의 제1컨택홀과 복수개의 상기 제2컨택홀은 상기 패드의 테두리를 따라 서로 이격되도록 배치되며, 상기 패드의 중앙 부분에는 상기 제1컨택홀과 상기 제2컨택홀이 배치되지 않는 디스플레이 장치.
  13. 표시영역 및 상기 표시영역 외곽의 주변영역을 포함하는 기판;
    상기 표시영역에 배치된 박막트랜지스터 및 표시요소;
    상기 주변영역에 배치된 패드;
    상기 패드와 전기적으로 연결되는 접촉층; 및
    상기 접촉층 상에 배치되며, 상기 접촉층의 일부를 외부로 노출시키는 패드 보호층;을 포함하는 디스플레이 장치.
  14. 제 13 항에 있어서,
    상기 접촉층은 인듐-틴 산화물(ITO, Indium tin oxide)를 포함하는 디스플레이 장치.
  15. 제 13 항에 있어서,
    상기 패드 보호층은 상기 접촉층의 일부가 노출되도록 컨택홀을 구비한 디스플레이 장치.
  16. 제 13 항에 있어서,
    상기 패드 보호층은 상기 접촉층의 테두리를 차폐시키도록 배치된 디스플레이 장치.
  17. 제 13 항에 있어서,
    상기 표시요소를 덮으며, 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 구비하는 박막봉지층; 및
    상기 박막봉지층 상부에서 상기 기판과 마주보도록 배치되는 상부 기판;을 더 포함하는 디스플레이 장치.
  18. 제 17 항에 있어서,
    상기 상부 기판에는 복수의 화소의 적어도 일부에 대응되도록 배치되며, 양자점(quantum dot)을 포함하는 색변환층이 구비된 디스플레이 장치.
  19. 제18항에 있어서,
    상기 복수의 화소들은 제1화소, 제2화소, 및 제3화소를 포함하며,
    상기 제1화소에 대응되도록 배치된 상기 색변환층은 적색 광을 발하고,
    상기 제2화소에 대응되도록 배치된 상기 색변환층은 녹색 광을 발하며,
    상기 제3화소에는 상기 색변환층이 배치되지 않는 디스플레이 장치.
  20. 제17항에 있어서,
    상기 상부 기판에는 복수의 화소에 대응되도록 배치된 컬러필터가 구비된 디스플레이 장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021077332A1 (zh) * 2019-10-23 2021-04-29 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6259119B1 (en) * 1997-12-18 2001-07-10 Lg. Philips Lcd Co, Ltd. Liquid crystal display and method of manufacturing the same
JP4872510B2 (ja) * 2006-08-01 2012-02-08 カシオ計算機株式会社 発光素子を用いたディスプレイパネル及びその製造方法
KR101499235B1 (ko) * 2008-06-23 2015-03-06 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101949527B1 (ko) * 2012-03-14 2019-02-18 리쿠아비스타 비.브이. 전기 습윤 표시 장치 및 그 제조 방법
JP6332019B2 (ja) * 2014-12-25 2018-05-30 セイコーエプソン株式会社 電気光学装置及びその製造方法、電子機器
KR20180051739A (ko) * 2016-11-08 2018-05-17 삼성디스플레이 주식회사 표시 장치
US20190319221A1 (en) * 2016-12-21 2019-10-17 Sony Semiconductor Solutions Corporation Method of manufacturing display apparatus, display apparatus, and electronic apparatus
KR102318953B1 (ko) * 2017-05-08 2021-10-29 엘지디스플레이 주식회사 표시 장치
KR102423681B1 (ko) * 2017-10-12 2022-07-21 삼성디스플레이 주식회사 표시 장치
KR102507222B1 (ko) * 2018-05-14 2023-03-07 삼성디스플레이 주식회사 표시 장치

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