以下に、本発明を実施するための最良の形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
[第1実施形態]
図1は、本発明の発光素子を用いたディスプレイパネルの第1実施形態に係るアクティブマトリクス駆動方式の有機ELディスプレイパネル10の概略図であり、図2は、該有機ELディスプレイパネル10の平面図である。本実施形態は、発光素子として有機EL素子を使用したトップエミッション型のディスプレイパネルである。
図1及び図2に示すように、この有機ELディスプレイパネル10は、シート状又は板状の絶縁基板12と、互いに平行となるよう絶縁基板12上に配列されたn本(複数本)の信号線Y1〜Ynと、絶縁基板12を平面視して信号線Y1〜Ynに対して直交するよう絶縁基板12上に配列されたm本(複数本)の走査線X1〜Xmと、走査線X1〜Xmのそれぞれの間において走査線X1〜Xmと平行且つ互い違いとなるよう絶縁基板12上に配列されたm本(複数本)の給電配線14と、信号線Y1〜Yn及び走査線X1〜Xmに沿ってマトリクス状となるよう絶縁基板12上に配列された(m×n)群の画素回路P1,1〜Pm,nと、平面視して信号線Y1〜Ynに対して平行方向に設けられた共通配線16と、を備える。
以下では、信号線Y1〜Ynの延在した方向を垂直方向(列方向)といい、走査線X1〜Xmの延在した方向を水平方向(行方向)という。また、m,nは2以上の自然数であり、走査線Xに下付けした数字は図1及び図2において上からの配列順を表し、信号線Yに下付けした数字は図1及び図2において左からの配列順を表し、画素回路Pに下付けした数字の前側が上からの配列順を表し、後ろ側が左からの配列順を表す。即ち、1〜mのうちの任意の自然数をiとし、1からnのうちの任意の自然数をjとした場合に、走査線Xiは上からi行目であり、信号線Yjは左からj列目であり、画素回路Pi,jは上からi行目、左からj列目であり、画素回路Pi,jは走査線Xi、給電配線14及び信号線Yjに接続されている。
給電配線14は、例えば絶縁基板12の左側の端子18Lから給電電圧が印加され、走査線X1〜Xmは、例えば絶縁基板12の右側の端子18Rから走査電圧が印加される。また、信号線Y1〜Ynは、例えば絶縁基板12の上側の端子18Uから信号電圧が印加される。
共通配線16の総数は、n+1本であり、行方向に隣接する共通配線16はそれらの間に介在する発光素子である有機EL素子20の有機EL層を成膜時に仕切る隔壁としても機能している。共通配線16は、一端部側で、引き回し配線22Fと接続され、他端部側で、引き回し配線22Bと接続されている。それら引き回し配線22F,22Bは、共通配線16と同じ膜厚であり、前後方向に有機EL層を成膜時に仕切る隔壁としても機能している。共通配線16は、配線端子24によって外部と接続され、コモン電位Vcomが印加されている。
このELディスプレイパネル10においては、走査線X1〜Xmと信号線Y1〜Ynとでマトリクス状に区画されたそれぞれの領域が表示画素を構成し、画素回路P1,1〜Pm,nが各領域に設けられている。
何れの画素回路P1,1〜Pm,nも同一に構成されているので、画素回路P1,1〜画素回路Pm,nのうち任意の画素回路Pi,jについて説明する。図3は、画素回路Pi,jの等価回路図であり、図4及び図5は主に画素回路Pi,jの電極を示した平面図である。なお、図面を見やすくするために、図4においては画素回路Pi,jの透明アノード電極20aの図示を省略し、図5においては画素回路Pi,jの下層側の電極の図示を省略する。
画素回路Pi,jは、発光素子としての有機EL素子20と、有機EL素子20の周囲に配置された三つのNチャネル型のアモルファスシリコン薄膜トランジスタ(以下単にトランジスタと記述する。)26,28,30と、キャパシタ32と、を備える。以下では、トランジスタ26をスイッチトランジスタ26と、トランジスタ28を保持トランジスタ28と、トランジスタ30を駆動トランジスタ30と称する。なお、キャパシタ32として個別のキャパシタ素子を有するものであってもよく、また、駆動トランジスタ30のゲート・ソース電極間の寄生容量をキャパシタ32とするものであってもよい。
図3に示すように、画素回路Pi,jでは、スイッチトランジスタ26においては、そのソース電極26sが信号線Yjに接続され、ドレイン電極26dが有機EL素子20の透明アノード電極20a、駆動トランジスタ30のソース電極30s及びキャパシタ32の電極32Bに接続され、ゲート電極26gが保持トランジスタ28のゲート電極28g及び走査線Xiに接続されている。
保持トランジスタ28においては、そのソース電極28sが駆動トランジスタ30のゲート電極30g及びキャパシタ32の電極32Aに接続され、ドレイン電極28dが駆動トランジスタ30のドレイン電極30d及び給電配線14に接続され、ゲート電極28gがスイッチトランジスタ26のゲート電極26g及び走査線Xiに接続されている。
駆動トランジスタ30においては、そのソース電極30sが有機EL素子20の透明アノード電極20a、スイッチトランジスタ26のドレイン電極26d及びキャパシタ32の電極32Bに接続され、ドレイン電極30dが保持トランジスタ28のドレイン電極28d及び給電配線14に接続され、ゲート電極30gが保持トランジスタ28のソース電極28s及びキャパシタ32の電極32Aに接続されている。
有機EL素子20においては、その透明アノード電極20aがスイッチトランジスタ26のドレイン26d、駆動トランジスタ30のソース30s及びキャパシタ32の電極32Bに接続され、透明カソード電極20cが共通配線16に接続されている。
図1乃至図5に示すように、ELディスプレイパネル10全体を平面視した場合、走査線X1〜Xmと給電配線14とは交互に配列され、また、信号線Y1〜Ynと共通配線16とは交互に配列されている。
図4及び図5に示すように、画素回路P1,1〜Pm,nのうち任意の画素回路Pi,jに着目した場合、平面視して、信号線Yjと共通配線16との間であって、走査線Xiと給電配線14との間には、これらによって囲繞された矩形領域が形成され、この矩形領域内に有機EL素子20の透明アノード電極20aが配置されている。従って、ELディスプレイパネル10全体を平面視した場合、複数の透明アノード電極20aがマトリクス状に配列されている。なお、透明アノード電極20aは、平面視した場合に図面上下方向に長尺な矩形状に設けられている。
平面視して、スイッチトランジスタ26及び保持トランジスタ28が信号線Yjに沿うように配置され、それらスイッチトランジスタ26及び保持トランジスタ28が上記透明アノード電極20aの縁部に重なっている。これに対して、平面視して、駆動トランジスタ30が共通配線16に重なるよう配置されている。また、平面視して、キャパシタ32が上記透明アノード電極20aに重なっている。
次に、本実施形態におけるELディスプレイパネル10の層構造について説明する。図6(A)は図4及び図5に示した画素回路部分のA−A線の矢視断面図であり、図6(B)は図2に示した端子18Uであるゲート配線端子部のB−B線の矢視断面図、図6(C)は図2に示した端子18L又は端子18Rであるドレイン配線端子部のC−C線の矢視断面図である。また、図7は、図4及び図5に示した画素回路部分のD−D線の矢視断面図である。
図6(A)に示すように、駆動トランジスタ30は、絶縁基板12上に形成されたゲート電極30gと、ゲート電極30g上に形成されたゲート絶縁膜34と、ゲート絶縁膜34を挟んでゲート電極30gに対向した半導体膜30Aと、半導体膜30Aの中央部上に形成されたチャネル保護膜30Bと、半導体膜30Aの両端部上において互いに離間するよう形成され、チャネル保護膜30Bに一部重なった不純物半導体膜30Cと、不純物半導体膜30C上に形成されたクロム等からなる密着層36と、密着層36上に形成されたドレイン電極30d及びソース電極30sと、から構成されている。平面視した場合、駆動トランジスタ30のソース電極30sがコ字状に設けられていることで、駆動トランジスタ30のチャネル幅が広くなっている。
なお、他のトランジスタ26,28は、この図6(A)の断面には示されていないが、同様の構造を有している。この場合、トランジスタ26〜30の各ドレイン26d〜30d及びソース26s〜30sはアルミニウム系金属の同じ材料層をパターニングして形成されている。
また、キャパシタ32は、図6(A)及び図7に示すように、絶縁基板12上に形成された下層側の電極32Aと、電極32A上に形成されたゲート絶縁膜34と、ゲート絶縁膜34及び密着層36を挟んで電極32Aに対向した上層側の電極32Bと、から構成されている。
画素回路P1,1〜Pm,nのスイッチトランジスタ26のゲート26g、保持トランジスタ28のゲート28g、駆動トランジスタ30のゲート30g及びキャパシタ32の電極32A並びに信号線Y1〜Ynは、絶縁基板12上にべた一面に成膜された同じ導電性膜をフォトリソグラフィー法・エッチング法によってパターニングしたものである。以下では、スイッチトランジスタ26のゲート26g、保持トランジスタ28のゲート28g、駆動トランジスタ30のゲート30g及びキャパシタ32の電極32A並びに信号線Y1〜Ynの元となる導電性膜をゲート配線層40と称する。
また、ゲート絶縁膜34は、画素回路P1,1〜Pm,nのスイッチトランジスタ26、保持トランジスタ28、駆動トランジスタ30及びキャパシタ32全てに共通した膜であり、面内にべた一面に成膜されている。従って、ゲート絶縁膜34は、スイッチトランジスタ26のゲート26g、保持トランジスタ28のゲート28g、駆動トランジスタ30のゲート30g及びキャパシタ32の電極32A並びに信号線Y1〜Ynを被覆している。
画素回路P1,1〜Pm,nのスイッチトランジスタ26のドレイン26d及びソース26s、保持トランジスタ28のドレイン28d及びソース28s、駆動トランジスタ30のドレイン30d及びソース30s、及びキャパシタ32の電極32B、並びに、走査線X1〜Xm及び給電配線14は、ゲート絶縁膜34上に密着層36を介してべた一面に成膜された同じ導電性膜をフォトリソグラフィー法・エッチング法によってパターニングしたものである。以下では、これらトランジスタ26〜30の各ドレイン26d〜30d及びソース26s〜30s及びキャパシタ32の電極32B並びに走査線X1〜Xm及び給電配線14の元となる導電性膜をドレイン配線層42と称する。なお、図4に示すように、スイッチトランジスタ26のドレイン26dと駆動トランジスタ30のソース30sとキャパシタ32の電極32Bとは、一体的な形状となるようにパターニングして形成されている。
また、図4に示すように、走査線Xiは、ゲート絶縁膜34に形成されたコンタクトホール38を介してスイッチトランジスタ26のゲート26g及び保持トランジスタ28のゲート28gに導通し、信号線Yjは、ゲート絶縁膜34に形成されたコンタクトホール41を介してスイッチトランジスタ26のソース26sに導通し、保持トランジスタ28のソース28sは、ゲート絶縁膜34に形成されたコンタクトホール43を介して駆動トランジスタ30のゲート30gに導通している。
上記スイッチトランジスタ26、保持トランジスタ28及び駆動トランジスタ30並びに走査線X1〜Xm及び給電配線14は、べた一面に成膜された層間絶縁膜44によって被覆されている。
層間絶縁膜44には有機平坦化膜46が積層されており、スイッチトランジスタ26、保持トランジスタ28及び駆動トランジスタ30並びに走査線X1〜Xm及び給電配線14による凹凸が、この有機平坦化膜46によって解消されている。
絶縁基板12から有機平坦化膜46までの積層構造をトランジスタアレイ基板48という。このトランジスタアレイ基板48においては、平面視して、スイッチトランジスタ26、保持トランジスタ28及び駆動トランジスタ30がマトリクス状に配列されている。
次に、トランジスタアレイ基板48の表面に積層された層構造について説明する。トランジスタアレイ基板48の表面上、即ち、有機平坦化膜46の表面上には、複数の透明アノード電極20aが、導電性且つ可視光反射性の高い反射層50を介して、マトリクス状に配列されている。この反射層50としては、クロムや銀、または銀合金を用いる。また、有機平坦化膜46(及び層間絶縁膜44)には、少なくとも一つの有機平坦化膜開口46’が設けられ、そこにコンタクトホール52が形成されている。このコンタクトホール52内には、上記反射層50及び透明アノード電極20aが延在されている。従って、透明アノード電極20aは、有機平坦化膜46及び層間絶縁膜44に形成されたコンタクトホール52を介して、キャパシタ32の電極32B及び駆動トランジスタ30のソース30s(及びスイッチトランジスタ26のドレイン26d)に導通している。有機平坦化膜46上に形成された層間絶縁膜54によって、コンタクトホール52の内部が、反射層50及び透明アノード電極20aを介して埋められている。
透明アノード電極20aは、有機EL素子20の画素電極である。即ち、透明アノード電極20aの仕事関数が比較的高く、後述する発光層20eへ正孔を効率よく注入するものが好ましい。また、透明アノード電極20aは、可視光に対して透過性を有している。透明アノード電極20aとしては、例えば、ITO、亜鉛ドープ酸化インジウム、酸化インジウム(In203)、酸化スズ(SnO2)、酸化亜鉛(ZnO)又はカドミウム−錫酸化物(CTO)を主成分としたものがある。本実施形態では、ITOとする。
隣接する透明アノード電極20a間には、クロム(Cr)、チタン(Ti)等からなる密着層56がパターニングされている。具体的には、密着層56は、共通配線16の下地層として列方向に延在する格子状に形成されている。水平方向に隣り合う透明アノード電極20a間の密着層56の上には、列方向に沿って共通配線16がそれぞれ積層されている。
共通配線16は、信号線Y1〜Yn、走査線X1〜Xm及び給電配線14並びにトランジスタ26〜30のゲート電極やソース、ドレイン電極よりも十分に厚い。共通配線16は銅、アルミニウム、金、ニッケルのうちの少なくともいずれかを含む。
共通配線16の表面には、撥水性・撥油性を有した撥液性導電膜58が成膜されている。撥液性導電膜58は、トリアジルトリチオールのチオール基(−SH)の水素原子(H)が還元離脱し、硫黄原子(S)が共通配線16の表面に酸化吸着したものである。
撥液性導電膜58はトリアジルトリチオール分子が共通配線16の表面に規則正しく並んだ分子一層からなる膜であるから、撥液性導電膜58が非常に低抵抗であって導電性を有する。なお、撥水性・撥油性を顕著にするためにトリアジルトリチオールに代えて、トリアジルトリチオールの1又は2のチオール基がフツ化アルキル基に置換されたものでも良い。
透明アノード電極20a上には、有機EL素子20の有機EL層が成膜されている。有機EL層は広義の発光層であり、有機EL層には、有機化合物である発光材料(蛍光体)が含有されている。有機EL層は、透明アノード電極20aから順に正孔注入層20h、狭義の発光層20eの順に積層した多層構造である。正孔注入層20hは、導電性高分子であるPEDOT(ポリチオフェン)及びドーパントであるPSS(ポリスチレンスルホン酸)からなり、狭義の発光層20eは、ポリフルオレン系発光材料からなる。
有機EL層は、撥液性導電膜58のコーティング後に湿式塗布法(例えば、インクジェット法)によって成膜される。この場合、透明アノード電極20aに有機EL層となる有機化合物を含有する有機化合物含有液を塗布するが、この有機化合物含有液の液面は、層間絶縁膜54の頭頂部よりも高い。水平方向に隣り合う透明アノード電極20a間に頭頂部が層間絶縁膜54の頭頂部よりも十分高い厚膜の共通配線16が設けられているから、透明アノード電極20aに塗布された有機化合物含有液が水平方向に隣り合う透明アノード電極20aに漏れることがないように堰き止めている。また、共通配線16には撥水性・撥油性の撥液性導電膜58がコーティングされているから、透明アノード電極20aに塗布された有機化合物含有液をはじくので、透明アノード電極20aに塗布された有機化合物含有液が透明アノード電極20aの中央に対して絶縁膜56の角部付近で極端に厚く堆積されなくなるので、有機化合物含有液が乾燥してなる有機EL層を均一な膜厚で成膜することができる。
このように共通配線16間に有機EL層を成膜することによって、赤色に発光する有機EL層が成膜された領域、緑色に発光する有機EL層が成膜された領域、青色に発光する有機EL層が成膜された領域がこの順に配列したストライプ構造を構成し、同列の複数の画素は同色に発光する。
平面視した場合、塗布された有機化合物含有液は、水平方向の左右側をそれぞれ共通配線16のいずれかに仕切られているため垂直方向に各列毎に一様に分布するので、垂直方向に配列された複数の有機EL層は何れも同じ層構造であり、同じ色に発光する。なお、透明アノード電極20a及び有機EL層は図面上下方向に沿って帯状に長尺であるとしたが、図面左右方向に長尺であってもよい。
なお、有機EL層は、上記層構造の他に、透明アノード電極20aから順に正孔注入層20h、狭義の発光層20e、電子注入層となる三層構造であっても良いし、狭義の発光層20eからなる一層構造であっても良いし、これらの層構造において更に電子或いは正孔の輸送層が介在した積層構造であっても良いし、電子或いは正孔の注入層に代えて電子或いは正孔の輸送層を介在しても良いし、その他の積層構造であっても良い。
有機EL層上には、有機EL素子20の対向電極である透明カソード電極20cが成膜されている。透明カソード電極20cは、全ての画素に共通して形成された共通電極であり、べた一面に成膜されている。透明カソード電極20cがべた一面に成膜されることで、透明カソード電極20cが撥液性導電膜58を挟んで共通配線16を被覆している。そのため、図3の回路図に示すように、透明カソード電極20cは共通配線16に対して導通している。
透明カソード電極20cは、透明アノード電極20aよりも仕事関数の低い材料で形成されており、例えば、マグネシウム、カルシウム、リチウム、バリウム、インジウム、希土類金属の少なくとも一種を含む単体又は合金で形成されていることが好ましい。また、透明カソード電極20cは、上記各種材料の層が積層された積層構造となっていても良いし、以上の各種材料の層に加えてシート抵抗を低くするために酸化されにくい金属層が堆積した積層構造となっていても良く、具体的には、有機EL層と接する界面側に設けられた低仕事関数の高純度のバリウム層と、バリウム層を被覆するように設けられたアルミニウム層との積層構造や、下層にリチウム層、上層にアルミニウム層が設けられた積層構造が挙げられる。また、透明カソード電極20cを上述のような低仕事関数の薄膜とその上にITO等の透明導電膜を積層した透明電極としてもよい。
透明カソード電極20c上には、封止絶縁薄膜60が成膜されている。この封止絶縁薄膜60は、透明カソード電極20c全体を被覆し、透明カソード電極20cの劣化を防止するために設けられている透明な無機膜又は有機膜である。
なお、従来、トップエミッション型構造のELディスプレイパネルでは、透明カソード電極20cの少なくとも一部に金属酸化物のように抵抗値が比較的高い透明電極が用いられていた。このような材料は十分に厚くしなければシート抵抗が十分に低くならないが、厚くすることによって必然的に有機EL素子の透過率が下がってしまい、大画面になるほど面内で均一の電位になりにくく表示特性が低くなってしまっていた。しかしながら、本実施形態では、垂直方向に十分に厚くして低抵抗とした複数の共通配線16を設けているので、透明カソード電極20cと合わせて有機EL素子20のカソード電極全体の抵抗値を下げ、十分且つ面内で均一に大電流を流すことが可能となる。さらにこのような構造では、共通配線16がカソード電極の抵抗を下げているので、透明カソード電極20cを薄膜にして透過率を向上させることが可能である。
また、従来のELディスプレイパネルでは透明アノード電極20aをドレイン配線層42上に成膜していたが、本実施形態では、透明アノード電極20aを、クロムや銀または銀合金でなる反射層50を完全に覆う形で形成し、その反射層50は、コンタクトホール52の部分においてドレイン配線層42が露出している領域を完全に覆う形で形成されている。従って、従来は、コンタクトホール52の部分において透明アノード電極20aにピンホールが開いていると、透明アノード電極20a(例えばITO)とドレイン配線層42(例えばアルミニウム系金属)との組み合わせにより、レジスト剥離液中での電池反応によってドレイン配線層42が断線してしまうことがあったが、本実施形態では、そのようなピンホールが開いていても、透明アノード電極20a(例えばITO)と反射層50(例えばクロム)の組み合わせは、従来の組み合わせに比べ、レジスト剥離液中での電池反応は進まないので、歩留まり良く接触部を形成できる。更に、反射層50の材料として銀や銀合金を選択すれば、同様にレジスト剥離液中での電池反応は抑えられ、かつ、クロムに比べて反射率も高いので、良好な反射層を形成できる。
一方、信号線Y1〜Ynを該有機ELディスプレイパネル10の外部回路に接続するための端子18Uであるゲート配線端子部については、図6(B)に示すように、信号線Y1〜Ynの元となる導電性膜であるゲート配線層40上に、密着層36を介して、ドレイン配線層42が成膜されている。このドレイン配線層42は、上述したように、トランジスタ26〜30の各ドレイン26d〜30d及びソース26s〜30s及びキャパシタ32の電極32B並びに走査線X1〜Xm及び給電配線14を形成する際に形成される。そして、このドレイン配線層42の上に、上記コンタクトホール52の部分と同様に、ドレイン配線層42が露出している領域を完全に覆う形で反射層50を形成し、更に、透明アノード電極20aを、その反射層50を完全に覆う形で形成している。従って、このゲート配線端子部においても、上記コンタクトホール52の部分と同様に、透明アノード電極20aにピンホールが開いていても、レジスト剥離液中での電池反応は進まないので、歩留まり良く端子部を形成できる。
また、走査線X1〜Xmや給電配線14を該有機ELディスプレイパネル10の外部回路に接続するための端子18L,18Rであるドレイン配線端子部については、図6(C)に示すように、走査線X1〜Xmや給電配線14の元となる導電性膜であるドレイン配線層42上に、上記コンタクトホール52の部分と同様に、このドレイン配線層42が露出している領域を完全に覆う形で反射層50を形成し、更に、透明アノード電極20aを、その反射層50を完全に覆う形で形成している。従って、このドレイン配線端子部においても、上記コンタクトホール52の部分と同様に、透明アノード電極20aにピンホールが開いていても、レジスト剥離液中での電池反応は進まないので、歩留まり良く端子部を形成できる。
次に、本実施形態におけるELディスプレイパネル10の製造方法について説明する。図8(A)乃至図22(A)は、図6(A)に示したような画素回路部分における各工程での断面図を示しており、同じく、図8(B)乃至図22(B)は図6(B)に示したようなゲート配線端子部、図8(C)乃至図22(C)は図6(C)に示したようなドレイン配線端子部における各工程での断面図を示している。
まず、第1の工程としてゲート形成工程を実施する。即ち、このゲート形成工程においては、まず、絶縁基板12上に、CVD、PVD、スパッタリングといった気相成長法によってゲート配線層40をべた一面に成膜する。次に、そのゲート配線層40に対してフォトリソグラフィー法・エッチング法を順に施すことによって、各画素回路P1,1〜Pm,nのゲート26g,28g,30g及び電極32A並びに信号線Y1〜Ynをパターニングする。この工程の終了時点においては、画素回路部分及びゲート配線端子部では、図8(A)及び(B)に示すように、絶縁基板12上にゲート配線層40のパターンが残され、ドレイン配線端子部では、図8(C)に示すように絶縁基板12上からはゲート配線層40が除去されることとなる。
次に、第2の工程としてチャネル保護膜形成工程を実施する。即ち、このチャネル保護膜形成工程においては、まず、気相成長法によってゲート絶縁膜34をべた一面に成膜する。更にその上に、気相成長法によって半導体膜30Aをべた一面に成膜する。次に、気相成長法・フォトリソグラフィー法・エッチング法を順に施すことによって、各画素回路P1,1〜Pm,nのチャネル保護膜30Bをパターニングする。この工程の終了時点においては、画素回路部分では、図9(A)に示すように、半導体膜30A上にチャネル保護膜30Bのパターンが残され、ゲート配線端子部及びドレイン配線端子部では、図9(B)及び(C)に示すように、半導体膜30A上からはチャネル保護膜30Bが除去されることとなる。
次に、第3の工程としてソース・ドレイン形成工程を実施する。即ち、このソース・ドレイン形成工程においては、まず、気相成長法・フォトリソグラフィー法・エッチング法を順に施すことによって各画素回路P1,1〜Pm,nのドレイン26d,28d,30d及びソース26s,28s,30sをパターニングする。そして更に、フォトリソグラフィー法・エッチング法を順に施すことによって半導体膜30Aをパターニングする。この工程の終了時点においては、画素回路部分では、図10(A)に示すように、ゲート絶縁膜34上に、各画素回路P1,1〜Pm,nのドレイン26d,28d,30d及びソース26s,28s,30sのパターンが半導体膜30A及びチャネル保護膜30Bを介して残され、それら半導体膜30A及びチャネル保護膜30Bは、上記ドレイン26d,28d,30d及びソース26s,28s,30sのパターン部を除いては除去される。また、ゲート配線端子部及びドレイン配線端子部では、図10(B)及び(C)に示すように、ゲート絶縁膜34上から半導体膜30Aが除去されることとなる。
次に、第4の工程としてゲート絶縁膜コンタクト形成工程を実施する。即ち、このゲート絶縁膜コンタクト形成工程においては、フォトリソグラフィー法・エッチング法を順に施すことによって、図11(B)に示すように、ゲート配線端子部からゲート絶縁膜34を除去してコンタクト部を形成する。なお、この工程の終了時点において、画素回路部分及びドレイン配線端子部については、図11(A)及び(C)に示すように、先の第3の工程終了時の上記図10(A)及び(C)に示す状態と変化はない。
次に、第5の工程としてドレイン配線層形成工程を実施する。即ち、このドレイン配線層形成工程においては、まず、気相成長法によってクロム等の密着層36をゲート絶縁膜34上にべた一面に成膜する。次に、その密着層36に対してフォトリソグラフィー法・エッチング法を順に施すことによって、各画素回路P1,1〜Pm,nのドレイン26d,28d,30d、ソース26s,28s,30s上、及び電極32B並びに走査線X1〜Xm及び給電配線14となる部分をパターニングする。そして更に、その上に、気相成長法によってドレイン配線層42をべた一面に成膜する。次に、そのドレイン配線層42に対してフォトリソグラフィー法・エッチング法を順に施すことによって、各画素回路P1,1〜Pm,nのドレイン26d,28d,30d、ソース26s,28s,30s上、及び電極32B並びに走査線X1〜Xm及び給電配線14となる部分をパターニングする。この工程の終了時点においては、図12(A)乃至(C)に示すように、密着層36及びドレイン配線層42の層構造がパターニングされることとなる。
次に、第6の工程として層間絶縁膜形成工程を実施する。即ち、この層間絶縁膜形成工程においては、まず、気相成長法によって層間絶縁膜44をべた一面に成膜する。その後、その層間絶縁膜44に対してフォトリソグラフィー法・エッチング法を順に施すことによって、図13(A)乃至(C)に示すように、各画素回路P1,1〜Pm,nのコンタクトホール52となる部分、並びに、ゲート配線端子部及びドレイン配線端子部から、その層間絶縁膜44を除去する。
次に、第7の工程として有機平坦化膜形成工程を実施する。即ち、この有機平坦化膜形成工程においては、まず、層間絶縁膜44全体に樹脂を塗布し、その樹脂を乾燥させることで、2μm程度の有機平坦化膜46をべた一面に成膜する。勿論、この膜厚は一例であり、有機ELディスプレイパネル10のサイズが大きいものであれば厚く、小さいものであれば薄く形成する。そして、図14(A)乃至(C)に示すように、露光現像法により各画素回路P1,1〜Pm,nのコンタクトホール52となる部分、ゲート配線端子部及びドレイン配線端子部から、その有機平坦化膜46に溝状の開口部(有機平坦化膜開口46')をそれぞれ形成した後、ポストベーク(熱処理)法により有機平坦化膜46を硬化させる。
以上によってトランジスタアレイ基板48が完成する。
次に、第8の工程として反射層形成工程を実施する。即ち、この反射層形成工程においては、まず、気相成長法によってクロムや銀合金等の金属層を成膜する。そして、その金属層に対してフォトリソグラフィー法・エッチング法を順に施すことによって、図15(A)乃至(C)に示すように、各画素回路P1,1〜Pm,nの有機EL素子20の位置及びコンタクトホール52の内部、並びに、ゲート配線端子部及びドレイン配線端子部に、反射層50を積層させる。
次に、第9の工程として透明アノード電極形成工程を実施する。即ち、この透明アノード電極形成工程においては、まず、スパッタリング等の気相成長法によって、ITO等の透明導電性膜をトランジスタアレイ基板48の表面べた一面に成膜する。そして、その透明導電性膜に対してフォトリソグラフィー法・エッチング法を順に施すことによって、図16(A)乃至(C)に示すように、各画素回路P1,1〜Pm,nの有機EL素子20の位置及びコンタクトホール52の内部、並びに、ゲート配線端子部及びドレイン配線端子部に形成された反射層50上に、透明アノード電極20aを積層させる。この場合、透明アノード電極20aは、それら反射層50よりも広い範囲にはみ出して形成される。
なお、透明アノード電極20aは例えば500Å以下の非常に薄い膜厚となっているため、ピンホールが生じ易い。アルミニウム系金属を用いたドレイン配線層42上に透明アノード電極20aを成膜してしまうと、そのようなピンホールによって、透明アノード電極20aのパターニング時のエッチング工程で電池反応が起こって、ドレイン配線層42の断線を引き起こす虞がある。しかしながら、本実施形態では、反射層50を透明アノード電極20aとドレイン配線層42との間に介在させているため、レジスト剥離液中での電池反応は進まないので、歩留まり良くコンタクトホール52における接触部やゲート配線端子部及びドレイン配線端子部を形成できる。
次に、第10の工程として層間絶縁膜形成工程を実施する。即ち、この層間絶縁膜形成工程においては、まず、気相成長法によって層間絶縁膜54をべた一面に成膜する。これにより、コンタクトホール52の内部は、層間絶縁膜54によって埋められる。そして、その層間絶縁膜54に対してフォトリソグラフィー法・エッチング法を順に施すことによって、図17(A)乃至(C)に示すように、各画素回路P1,1〜Pm,nの有機EL素子20の位置、並びに、ゲート配線端子部及びドレイン配線端子部から、その層間絶縁膜54を除去する。これにより、各画素の発光部が規定される。
次に、第11の工程として共通配線形成工程を実施する。即ち、この共通配線形成工程においては、まず、気相成長法によって密着層56を成膜する。そして、その密着層56に対してフォトリソグラフィー法・エッチング法を順に施すことによって、水平方向に隣り合う透明アノード電極20aの間であって、層間絶縁膜54の上に密着層56がパターニングされる。次に、その上に、共通配線16をメッキ法によって成長させる。その後、その共通配線16に対してフォトリソグラフィー法・エッチング法を順に施すことによって、図18(A)に示すように、上記密着層56上に共通配線16をパターニングする。また、図18(B)及び(C)に示すように、ゲート配線端子部及びドレイン配線端子部からは、それら密着層56及び共通配線16は除去される。
次に、第12の工程として親撥水化工程を実施する。即ち、この親撥水化形成工程においては、まず、共通配線16の表面全体にトリアジルトリチオール溶液を塗布することによって、或いは、このパネルをトリアジルトリチオール溶液に浸漬することによって、共通配線16の表面を選択的に撥液化、即ち、選択的に撥液性導電膜58を形成する。なお、トリアジルトリチオールの性質により、共通配線16や透明アノード電極20aの表面には撥液性導電膜58が形成されるが、層間絶縁膜54の表面には撥液性導電膜が形成されない。そして、透明アノード電極20aの表面の撥液化を相殺するために、透明アノード電極20a上に親水化処理を施す。これにより、図19(A)乃至(C)に示すように、共通配線16の表面にのみ撥液性導電膜58が残る。
次に、第13の工程として正孔注入層形成工程を実施する。即ち、この正孔注入層形成工程においては、図20(A)に示すように、PEDOTを塗布し乾燥させる湿式塗布法によって正孔注入層20hとしてパターニングする。水平方向に隣り合う透明アノード電極20a間に厚膜の共通配線16が設けられているから、更には共通配線16には撥水性・撥油性の撥液性導電膜58がコーティングされているから、透明アノード電極20aに塗布されたPEDOT含有液が隣の透明アノード電極20aに漏れることがない。なお、ゲート配線端子部及びドレイン配線端子部については、図20(B)及び(C)に示すように、正孔注入層20hは形成されない。
次に、第14の工程として発光層形成工程を実施する。即ち、この発光層形成工程においては、必要に応じて湿式塗布法によってインターレイヤーを塗布・乾燥させた後、図21(A)に示すように、ポリフルオレン系発光材の有機化合物を塗布し乾燥させる湿式塗布法によって発光層20eをパターニングする。上述したように、水平方向に隣り合う透明アノード電極20a間に厚膜の共通配線16が設けられているから、更には共通配線16には撥水性・撥油性の撥液性導電膜58がコーティングされているから、透明アノード電極20aに塗布された有機化合物含有液が隣の透明アノード電極20aに漏れることがない。更に、撥液性導電膜58の撥水性・撥油性によって、透明アノード電極20aに塗布された有機化合物含有液が透明アノード電極20aの周囲で厚くならないので、発光層20eを均一な膜厚で成膜することができる。ゲート配線端子部及びドレイン配線端子部については、図21(B)及び(C)に示すように、発光層20eは形成されない。
次に、第15の工程としてカソード電極形成工程を実施する。即ち、このカソード電極形成工程においては、必要に応じてバリウムやカルシウム等の電子注入層を上記発光層20e上に蒸着した後、図22(A)に示すように、スパッタリングによって透明カソード電極20cをメタルマスクを介し一面に成膜する。なお、発光層20eは温度に非常に敏感であるため、上記電子注入層の蒸着や透明カソード電極20cのスパッタリングは、発光層20eにダメージを与えないような温度の上がらない(100℃程度)方法で実施することが必要である。そして、こうして成膜された透明カソード電極20cに対してメタルマスクを用いてパターニングすることで、図22(B)及び(C)に示すように、ゲート配線端子部及びドレイン配線端子部から透明カソード電極20cは除去される。
次に、第16の工程として封止絶縁膜形成工程を実施する。即ち、この封止絶縁膜形成工程においては、まず、気相成長法によって封止絶縁薄膜60をメタルマスクを介し一面に成膜することによって、図6(A)乃至(C)に示すように、封止絶縁薄膜60をパターニングする。
以上の工程により、有機ELディスプレイパネル10が完成する。
このような本第1実施形態によれば、発光素子として有機EL素子を使用したトップエミッション型の有機ELディスプレイパネル10において、透明アノード電極20aを、クロムや銀または銀合金でなる反射層50を完全に覆う形で形成し、その反射層50は、コンタクトホール52の部分においてドレイン配線層42が露出している領域を完全に覆う形で形成しているので、コンタクトホール52の部分において透明アノード電極20aにピンホールが開いていても、透明アノード電極20a(例えばITO)と反射層50(例えばクロム)の組み合わせは、レジスト剥離液中での電池反応は進まないので、歩留まり良く接触部を形成できる。更に、反射層50の材料として銀や銀合金を選択すれば、同様にレジスト剥離液中での電池反応は抑えられ、かつ、クロムに比べて反射率も高いので、良好な反射層を形成できる。
また、信号線Y1〜Ynを該有機ELディスプレイパネル10の外部回路に接続するための端子であるゲート配線端子部では、信号線Y1〜Ynの元となる導電性膜であるゲート配線層40上に、密着層36を介して、ドレイン配線層42が成膜され、このドレイン配線層42の上に、該ドレイン配線層42が露出している領域を完全に覆う形で反射層50を形成し、更に、透明アノード電極20aを、その反射層50を完全に覆う形で形成しているので、このゲート配線端子部においても、上記コンタクトホール52の部分と同様に、透明アノード電極20aにピンホールが開いていても、レジスト剥離液中での電池反応は進まないので、歩留まり良く端子部を形成できる。
同様に、走査線X1〜Xmや給電配線14を該有機ELディスプレイパネル10の外部回路に接続するための端子であるドレイン配線端子部に関しても、走査線X1〜Xmや給電配線14の元となる導電性膜であるドレイン配線層42上に、このドレイン配線層42が露出している領域を完全に覆う形で反射層50を形成し、更に、透明アノード電極20aを、その反射層50を完全に覆う形で形成しているので、このドレイン配線端子部においても、透明アノード電極20aにピンホールが開いていても、レジスト剥離液中での電池反応は進まないので、歩留まり良く端子部を形成できる。
また、画素回路P1,1〜Pm,nの反射層50形成、該反射層50上へのITO等の透明アノード電極20a形成後に、SiN膜等の層間絶縁膜54形成、共通配線16形成の工程を経て、有機EL層(正孔注入層20h及び発光層20e)成膜工程がある。ここで、反射層50上に透明アノード電極20aによる保護層が無い場合、層間絶縁膜54のエッチングの際に、ドライエッチングでもウェットエッチングでも、反射層50がダメージ(エッチングされる)を受けてしまう。即ち、ドライエッチングの場合には、O2プラズマで酸化される。また、ウェットエッチングの場合には、フッ酸系のエッチング液を使用することになるため、このエッチング液で反射層50がエッチングされてしまう。しかしながら、本第1実施形態では、反射層50上に透明アノード電極20aによる保護層を設けているので、そのようなダメージを防止することができる。
更に、隔壁を兼ねた共通配線16を形成するときにも、エッチングの際に、反射層50がエッチングされる可能性があるが、本実施形態では、これを防止することができる。また、有機EL層(正孔注入層20h及び発光層20e)を形成する際も、一般的な正孔注入層20は強酸なので、反射層50がエッチングされるが、本実施形態によれば、これを防止することができる。
また、端子18L,18R,18U部も、画素回路P1,1〜Pm,n部と同様に、透明アノード電極20a(ITO)で保護しているので、同様である。
コンタクトホール52部についても、絶縁膜50に覆われる構造になっているので、上記のようなエッチングの影響は受けない。
また、本実施形態では、反射層50の端面を透明アノード電極20a(ITO)で全面カバーする構成にしている。反射層50上に透明アノード電極20aを形成し、透明アノード電極20aをウェットエッチングする際、仮に反射層50の端面が露出していると、反射層50の端面がサイドエッチされ、反射層50が後退し、透明アノード電極20a端面下部に空洞が生じる可能性があり、この空洞部に液の乾燥不良等が発生し、素子の信頼性に影響を与える可能性がある。本実施形態では、反射層50端面を透明アノード電極20aで全面カバーすることにより、透明アノード電極20aのウェットエッチング時に反射層50のサイドエッチが生じることを防止することができる。
また、層間絶縁膜開口54’の部分のように、層間絶縁膜54のエッチングは透明アノード電極20a上でしか行わないので、反射層50端面が透明アノード電極20aで覆われていても、覆われていなくても、層間絶縁膜54のエッチングの影響は無い。但し、層間絶縁膜54成膜時のダメージは、反射層50端面が透明アノード電極20aで覆われているか否かに関係する。即ち、反射層50端面が透明アノード電極20aで覆われていない場合、層間絶縁膜54成膜時の成膜温度やプラズマ粒子により、反射層50にダメージが発生する場合がある。反射層50端面が透明アノード電極20aで覆われている場合、このようなダメージが生じることを防ぐことができる。
[第2実施形態]
次に、本発明の発光素子を用いたディスプレイパネルの第2実施形態を説明する。なお、本実施形態における有機ELディスプレイパネル10も、上記第1実施形態と同様に、発光素子として有機EL素子を使用したトップエミッション型のディスプレイパネルである。ここで、上記第1実施形態と同様の部分については、同じ参照番号を付すことで、その説明は省略する。
図23及び図24は、本実施形態に係るアクティブマトリクス駆動方式の有機ELディスプレイパネル10における主に画素回路Pi,jの電極を示した平面図である。なお、図面を見やすくするために、図23においては画素回路Pi,jの透明アノード電極20aの図示を省略し、図24においては画素回路Pi,jの下層側の電極の図示を省略する。また、図25(A)は図23及び図24に示した画素回路部分のA−A線の矢視断面図であり、図25(B)は端子18Uであるゲート配線端子部の断面図、図25(C)は端子18L又は端子18Rであるドレイン配線端子部の断面図である。また、図26は、図23及び図24に示した画素回路部分のD−D線の矢視断面図である。
即ち、本実施形態では、図23、図24及び図26に示すように、走査線X1〜Xm及び給電配線14上に、それら走査線X1〜Xm及び給電配線14に沿って、密着層62を介してそれら走査線X1〜Xm及び給電配線14と電気的に接続しているアノード給電配線63がパターニングされている。また、図25(A)乃至(C)に示すように、コンタクトホール52の部分において、並びに、ゲート配線端子部及びドレイン配線端子部において、ドレイン配線層42と反射層50との間に、密着層62を介してアノード補助層64を形成している。
これらアノード給電配線63及びアノード補助層64は、バスラインの電圧降下を防ぐ目的で、バスラインの抵抗を下げるため、走査線Xi、給電配線14及びドレイン30dとして同時に形成されるドレイン配線層42上に積層するものである。このアノード給電配線63及びアノード補助層64の材料としてはアルミニウムやアルミニウム系合金等が使用され、密着層62の材料としてはクロム等が使用される。
そして、透明アノード電極20aは、反射層50を完全に覆う形で形成され、反射層50は、コンタクトホール52の部分でアノード補助層64が露出している部分、並びに、ゲート配線端子部及びドレイン配線端子部で透明アノード電極20aが露出している部分を完全に覆う形で形成されている。
次に、本実施形態におけるELディスプレイパネル10の製造方法について説明する。図27(A)乃至図36(A)は、図25(A)に示したような画素回路部分における各工程での断面図を示しており、同じく、図27(B)乃至図36(B)は図25(B)に示したようなゲート配線端子部、図27(C)乃至図36(C)は図25(C)に示したようなドレイン配線端子部における各工程での断面図を示している。
本実施形態においては、上記第1実施形態において図8(A),(B),(C)乃至図13(A),(B),(C)を参照して説明したような第1の工程(ゲート形成工程)乃至第6の工程(層間絶縁膜形成工程)を実施する。但し、第6の工程においては、層間絶縁膜44の除去を、走査線X1〜Xm及び給電配線14の部分についても行うものである。
その後、本実施の形態では、第7の工程としてアノード補助層形成工程を実施する。即ち、このアノード補助層形成工程においては、まず、気相成長法によってクロム等の密着層62を層間絶縁膜44上にべた一面に成膜する。次に、その密着層62に対してフォトリソグラフィー法・エッチング法を順に施すことによって、各画素回路P1,1〜Pm,nのコンタクトホール52の部分、並びに、ゲート配線端子部及びドレイン配線端子部の部分(及び走査線X1〜Xm及び給電配線14の部分)をパターニングする。そして更に、その上に、気相成長法によってアルミニウムやアルミニウム系合金等のアノード補助層64(及びアノード給電配線63)をべた一面に成膜する。次に、そのアノード補助層64(及びアノード給電配線63)に対してフォトリソグラフィー法・エッチング法を順に施すことによって、各画素回路P1,1〜Pm,nのコンタクトホール52の部分、並びに、ゲート配線端子部及びドレイン配線端子部の部分(及び走査線X1〜Xm及び給電配線14の部分)をパターニングする。この工程の終了時点においては、図27(A)乃至(C)に示すように、密着層62及びアノード補助層64(及びアノード給電配線63)の層構造がパターニングされることとなる。
次に、第8の工程として、上記第1実施形態における第7の工程に相当する有機平坦化膜形成工程を実施する。即ち、この有機平坦化膜形成工程においては、まず、層間絶縁膜44全体に樹脂を塗布し、その樹脂を乾燥させることで、有機平坦化膜46をべた一面に成膜する。そして、図28(A)乃至(C)に示すように、露光現像法により各画素回路P1,1〜Pm,nのコンタクトホール52となる部分、ゲート配線端子部及びドレイン配線端子部から、その有機平坦化膜46に溝状の開口部をそれぞれ形成した後、ポストベーク(熱処理)法により有機平坦化膜46を硬化させる。
以上によってトランジスタアレイ基板48が完成する。
次に、第9の工程として、上記第1実施形態における第8の工程に相当する反射層形成工程を実施する。即ち、この反射層形成工程においては、気相成長法・フォトリソグラフィー法・エッチング法を順に施すことによって、図29(A)乃至(C)に示すように、各画素回路P1,1〜Pm,nの有機EL素子20の位置及びコンタクトホール52の内部、並びに、ゲート配線端子部及びドレイン配線端子部に、クロムや銀合金等の反射層50を積層させる。即ち、アノード補助層64の露出部分を完全に覆うように反射層50を形成する。
次に、第10の工程として、上記第1実施形態における第9の工程に相当する透明アノード電極形成工程を実施する。即ち、この透明アノード電極形成工程においては、スパッタリング等の気相成長法・フォトリソグラフィー法・エッチング法を順に施すことによって、図30(A)乃至(C)に示すように、各画素回路P1,1〜Pm,nの有機EL素子20の位置及びコンタクトホール52の内部、並びに、ゲート配線端子部及びドレイン配線端子部に形成された反射層50上に、ITO等の透明導電性膜である透明アノード電極20aを積層させる。この場合、透明アノード電極20aは、それら反射層50よりも広い範囲にはみ出して形成される。
このように、反射層50を透明アノード電極20aとアノード補助層64との間に介在させているため、レジスト剥離液中での電池反応は進まないので、歩留まり良くコンタクトホール52における接触部やゲート配線端子部及びドレイン配線端子部を形成できる。
次に、第11の工程として、上記第1実施形態における第10の工程に相当する層間絶縁膜形成工程を実施する。即ち、この層間絶縁膜形成工程においては、気相成長法・フォトリソグラフィー法・エッチング法を順に施すことによって、図31(A)乃至(C)に示すように、各画素回路P1,1〜Pm,nの有機EL素子20の位置、並びに、ゲート配線端子部及びドレイン配線端子部を除いて、層間絶縁膜54を形成する。これにより、各画素の発光部が規定される。また、コンタクトホール52の内部は、層間絶縁膜54によって埋められる。
次に、第12の工程として、上記第1実施形態における第11の工程に相当する共通配線形成工程を実施する。即ち、この共通配線形成工程においては、まず、気相成長法・フォトリソグラフィー法・エッチング法を順に施すことによって、水平方向に隣り合う透明アノード電極20aの間であって、層間絶縁膜54の上に密着層56がパターニングされる。更に、その密着層56上に、メッキ法・フォトリソグラフィー法・エッチング法を順に施すことによって、図32(A)に示すように、共通配線16をパターニングする。また、図32(B)及び(C)に示すように、ゲート配線端子部及びドレイン配線端子部からは、それら絶縁膜56及び共通配線16は除去される。
次に、第13の工程として、上記第1実施形態における第12の工程に相当する親撥水化工程を実施する。即ち、この親撥水化工程においては、まず、共通配線16の表面を選択的に撥液化、即ち、選択的に撥液性導電膜58を形成する。そして、透明アノード電極20aの表面の撥液化を相殺するために、透明アノード電極20a上に親水化処理を施す。これにより、図33(A)乃至(C)に示すように、共通配線16の表面にのみ撥液性導電膜58が残る。
次に、第14の工程として、上記第1実施形態における第13の工程に相当する正孔注入層形成工程を実施する。即ち、この正孔注入層形成工程においては、図34(A)に示すように、PEDOTを塗布し乾燥させる湿式塗布法によって正孔注入層20hとしてパターニングする。水平方向に隣り合う透明アノード電極20a間に厚膜の共通配線16が設けられているから、更には共通配線16には撥水性・撥油性の撥液性導電膜58がコーティングされているから、透明アノード電極20aに塗布されたPEDOT含有液が隣の透明アノード電極20aに漏れることがない。なお、ゲート配線端子部及びドレイン配線端子部については、図34(B)及び(C)に示すように、正孔注入層20hは形成されない。
次に、第15の工程として、上記第1実施形態における第14の工程に相当する発光層形成工程を実施する。即ち、この発光層形成工程においては、必要に応じて湿式塗布法によってインターレイヤーを塗布・乾燥させた後、図35(A)に示すように、ポリフルオレン系発光材の有機化合物を塗布し乾燥させる湿式塗布法によって発光層20eをパターニングする。上述したように、水平方向に隣り合う透明アノード電極20a間に厚膜の共通配線16が設けられているから、更には共通配線16には撥水性・撥油性の撥液性導電膜58がコーティングされているから、透明アノード電極20aに塗布された有機化合物含有液が隣の透明アノード電極20aに漏れることがない。更に、撥液性導電膜58の撥水性・撥油性によって、透明アノード電極20aに塗布された有機化合物含有液が透明アノード電極20aの周囲で厚くならないので、発光層20eを均一な膜厚で成膜することができる。ゲート配線端子部及びドレイン配線端子部については、図35(B)及び(C)に示すように、発光層20eは形成されない。
次に、第16の工程として、上記第1実施形態における第15の工程に相当するカソード電極形成工程を実施する。即ち、このカソード電極形成工程においては、必要に応じてバリウムやカルシウム等の電子注入層を上記発光層20e上に蒸着した後、図36(A)に示すように、スパッタリングによって透明カソード電極20cをメタルマスクを介し一面に成膜する。なお、発光層20eは温度に非常に敏感であるため、上記電子注入層の蒸着や透明カソード電極20cのスパッタリングは、発光層20eにダメージを与えないような温度の上がらない(100度程度)方法で実施することが必要である。そして、こうして成膜された透明カソード電極20cに対してメタルマスクを用いてパターニングすることで、図36(B)及び(C)に示すように、ゲート配線端子部及びドレイン配線端子部から透明カソード電極20cは除去される。
次に、第17の工程として、上記第1実施形態における第16の工程に相当する封止絶縁膜形成工程を実施する。即ち、この封止絶縁膜形成工程においては、気相成長法によって封止絶縁薄膜60をメタルマスクを介して一面に形成することによって、図25(A)乃至(C)に示すように、封止絶縁薄膜60をパターニングする。
以上の工程により、有機ELディスプレイパネル10が完成する。
このような本第2実施形態によれば、発光素子として有機EL素子を使用したトップエミッション型の有機ELディスプレイパネル10において、透明アノード電極20aを、クロムや銀または銀合金でなる反射層50を完全に覆う形で形成し、その反射層50は、コンタクトホール52の部分においてアノード補助層64が露出している領域を完全に覆う形で形成しているので、コンタクトホール52の部分において透明アノード電極20aにピンホールが開いていても、透明アノード電極20a(例えばITO)と反射層50(例えばクロム)の組み合わせは、レジスト剥離液中での電池反応は進まないので、歩留まり良く接触部を形成できる。更に、反射層50の材料として銀や銀合金を選択すれば、同様にレジスト剥離液中での電池反応は抑えられ、かつ、クロムに比べて反射率も高いので、良好な反射層を形成できる。
また、信号線Y1〜Ynを該有機ELディスプレイパネル10の外部回路に接続するための端子であるゲート配線端子部では、信号線Y1〜Ynの元となる導電性膜であるゲート配線層40上に、密着層36を介してドレイン配線層42が成膜され、このドレイン配線層42の上に、密着層62を介してアノード補助層64が成膜されて、該アノード補助層64が露出している領域を完全に覆う形で反射層50を形成し、更に、透明アノード電極20aを、その反射層50を完全に覆う形で形成しているので、このゲート配線端子部においても、上記コンタクトホール52の部分と同様に、透明アノード電極20aにピンホールが開いていても、レジスト剥離液中での電池反応は進まないので、歩留まり良く端子部を形成できる。
同様に、走査線X1〜Xmや給電配線14を該有機ELディスプレイパネル10の外部回路に接続するための端子であるドレイン配線端子部に関しても、走査線X1〜Xmや給電配線14の元となる導電性膜であるドレイン配線層42上に、密着層62を介してアノード補助層64が成膜されて、該アノード補助層64が露出している領域を完全に覆う形で反射層50を形成し、更に、透明アノード電極20aを、その反射層50を完全に覆う形で形成しているので、このドレイン配線端子部においても、透明アノード電極20aにピンホールが開いていても、レジスト剥離液中での電池反応は進まないので、歩留まり良く端子部を形成できる。
また、反射層50上に透明アノード電極20aによる保護層を設けているので、上記第1実施形態と同様の効果を奏することができる。更に、反射層50の端面をITO等の透明アノード電極20aで全面カバーする構成による効果も、上記第1実施形態と同様である。
[第3実施形態]
次に、本発明の発光素子を用いたディスプレイパネルの第3実施形態を説明する。なお、本実施形態における有機ELディスプレイパネル10も、上記第2実施形態と同様に、発光素子として有機EL素子を使用したトップエミッション型のディスプレイパネルである。ここで、上記第2実施形態と同様の部分については、同じ参照番号を付すことで、その説明は省略する。
図37は、本実施形態に係るアクティブマトリクス駆動方式の有機ELディスプレイパネル10における主に画素回路Pi,jの電極を示した平面図である。なお、図面を見やすくするために、図37においては画素回路Pi,jの下層側の電極の図示を省略する。また、図38(A)は図37に示した画素回路部分のA−A線の矢視断面図であり、図38(B)は端子18Uであるゲート配線端子部の断面図、図38(C)は端子18L,18Rであるドレイン配線端子部の断面図である。なお、図37に示した画素回路部分のD−D線の矢視断面図は図26と同一である。
即ち、本実施形態では、図37及び図38(A)乃至(C)に示すように、有機EL素子20を仕切る隔壁としても機能している共通配線16の代わりに、単なる隔壁66を形成するようにしたものである。この場合、層間絶縁膜54の上に直接、隔壁66が形成され、該隔壁66の表面に透明カソード電極20cが形成される。
次に、本実施形態におけるELディスプレイパネル10の製造方法について説明する。図39(A)乃至図42(A)は、図38(A)に示したような画素回路部分における各工程での断面図を示しており、同じく、図39(B)乃至図42(B)は図38(B)に示したようなゲート配線端子部、図39(C)乃至図42(C)は図38(C)に示したようなドレイン配線端子部における各工程での断面図を示している。
本実施形態においては、上記第1実施形態における図8(A),(B),(C)乃至図13(A),(B),(C)を参照して説明したような第1の工程(ゲート形成工程)乃至第6の工程(層間絶縁膜形成工程)、及び、その後の、上記第2実施形態における図27(A),(B),(C)乃至図31(A),(B),(C)を参照して説明したような第7の工程(アノード補助層形成工程)乃至第11の工程(層間絶縁膜形成工程)を実施する。
その後、本実施の形態では、第12の工程として、隔壁形成工程を実施する。即ち、この隔壁形成工程においては、まず、隔壁材料を塗布し、その隔壁材料を乾燥させることで、隔壁材料をべた一面に成膜する。そして、図39(A)乃至(C)に示すように、露光現像法により水平方向に隣り合う透明アノード電極20aの間にのみ該隔壁材料を残した後、ポストベーク(熱処理)法により該隔壁材料を硬化させて、隔壁66を形成する。
次に、第13の工程として、親水化工程を実施する。即ち、本実施形態においては、透明アノード電極20a上に親水化処理を施す。
その後、第14の工程として、上記第2実施形態における第14の工程に相当する正孔注入層形成工程を実施する。即ち、この正孔注入層形成工程においては、図40(A)に示すように、PEDOTを塗布し乾燥させる湿式塗布法によって正孔注入層20hとしてパターニングする。水平方向に隣り合う透明アノード電極20a間に厚膜の隔壁66が設けられているので、透明アノード電極20aに塗布されたPEDOT含有液が隣の透明アノード電極20aに漏れることがない。なお、ゲート配線端子部及びドレイン配線端子部については、図40(B)及び(C)に示すように、正孔注入層20hは形成されない。
次に、第15の工程として、上記第2実施形態における第15の工程に相当する発光層形成工程を実施する。即ち、この発光層形成工程においては、必要に応じて湿式塗布法によってインターレイヤーを塗布・乾燥させた後、図41(A)に示すように、ポリフルオレン系発光材の有機化合物を塗布し乾燥させる湿式塗布法によって発光層20eをパターニングする。上述したように、水平方向に隣り合う透明アノード電極20a間に厚膜の隔壁66が設けられているので、透明アノード電極20aに塗布された有機化合物含有液が隣の透明アノード電極20aに漏れることがない。ゲート配線端子部及びドレイン配線端子部については、図41(B)及び(C)に示すように、発光層20eは形成されない。
次に、第16の工程として、上記第2実施形態における第16の工程に相当するカソード電極形成工程を実施する。即ち、このカソード電極形成工程においては、まず、必要に応じてバリウムやカルシウム等の電子注入層を上記発光層20e上に蒸着した後、図42(A)に示すように、スパッタリングによって透明カソード電極20cをメタルマスクを介し一面に成膜する。なお、発光層20eは温度に非常に敏感であるため、上記電子注入層の蒸着や透明カソード電極20cのスパッタリングは、発光層20eにダメージを与えないような温度の上がらない(100度程度)方法で実施することが必要である。そして、こうして成膜された透明カソード電極20cに対してメタルマスクを用いてパターニングすることで、図42(B)及び(C)に示すように、ゲート配線端子部及びドレイン配線端子部から透明カソード電極20cは除去される。
次に、第17の工程として、上記第2実施形態における第17の工程に相当する封止絶縁膜形成工程を実施する。即ち、この封止絶縁膜形成工程においては、気相成長法によってメタルマスクを介して封止絶縁薄膜60を一面に形成することによって、図38(A)乃至(C)に示すように、封止絶縁薄膜60をパターニングする。
以上の工程により、有機ELディスプレイパネル10が完成する。
このような本第3実施形態によっても、上記第2実施形態と同様の効果を得ることができる。
なお、上記第1実施形態においても、本第3実施形態のように共通配線16の代わりに隔壁66を形成することも可能である。
以上、実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。
例えば、上記実施形態では、発光素子として有機EL素子を例に説明したが、その他の発光素子を用いても構わない。
また、画素回路の回路構成は、図3に示した例に限定されるものではない。
更に、ゲート配線端子部及びドレイン配線端子部の周辺は、有機平坦化膜46が無くても良い。
また、コンタクトホール52は穴が開いているため、画素部と同一平面とはならない。そのため、コンタクトホール52が、平面視して、共通配線16又は隔壁66の外に出ている場合、有機EL層(正孔注入層20h及び発光層20e)を均一に形成し難い。よって、コンタクトホール52は、平面視して、共通配線16又は隔壁66の下に隠すように形成する方がより有効である。
10…ELディスプレイパネル、 12…絶縁基板、 14…給電配線、 16…共通配線、 18L,18R,18U…端子、 20…EL素子、 20a…透明アノード電極、 20c…透明カソード電極、 20e…発光層、 20h…正孔注入層、 22F,22B…引き回し配線、 24…配線端子、 26…スイッチトランジスタ、 28…保持トランジスタ、 30…駆動トランジスタ、 30s…ソース、 30g…ゲート、 30d…ドレイン、 30A…半導体膜、 30B…チャネル保護膜、 30C…不純物半導体膜、 32…キャパシタ、 32A…電極、 32B…電極、 34…ゲート絶縁膜、 36,62…密着層、 38,41,43,52…コンタクトホール、 40…ゲート配線層、 42…ドレイン配線層、 44,46…有機平坦化膜、 46’…有機平坦化膜開口、 48…トランジスタアレイ基板、 50…反射層、 54…層間絶縁膜、 54’…絶縁膜開口、 56…密着層、 58…撥液性導電膜、 60…封止絶縁薄膜、 63…アノード給電配線、 64…アノード補助層、 66…隔壁。