KR20210113478A - 표시 장치, 이의 제조 방법, 및 이를 포함하는 타일드 표시 장치 - Google Patents

표시 장치, 이의 제조 방법, 및 이를 포함하는 타일드 표시 장치 Download PDF

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KR20210113478A
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김덕성
권정현
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Abstract

표시 장치, 이의 제조 방법, 및 이를 포함하는 타일드 표시 장치가 제공된다. 본 발명의 일 실시예에 따른 표시 장치는 영상을 표시하는 표시 영역을 포함하는 기판, 기판의 표시 영역의 제1 면에 배치되며, 표시 소자층 및 화소 회로층을 포함하는 화소, 기판의 제1 면에 대향하는 표시 영역의 제2 면에 배치되고, 표시 영역에 배치되는 제1 구동부, 및 기판의 표시 영역의 제1 면 및 제2 면 사이를 관통하여 화소 회로층의 제1 신호선과 제1 구동부를 전기적으로 연결하는 제1 연결부를 포함하되, 표시 소자층은, 서로 동일층에 배치되고 상호 이격하는 제1 전극과 제2 전극, 및 제1 전극 및 제2 전극 사이에 배치된 발광 소자를 포함한다.

Description

표시 장치, 이의 제조 방법, 및 이를 포함하는 타일드 표시 장치{DISPLAY DEVICE, MANUFACTURING METHOD THEREOF, AND TILED DISPLAY DEVICE HAVING THE SAME}
본 발명은 표시 장치, 이의 제조 방법, 및 이를 포함하는 타일드 표시 장치에 관한 것이다.
표시 장치는 발광 다이오드(Light Emitting Diode)와 같은 발광 소자를 화소의 광원으로 이용하여 영상을 표시할 수 있다. 발광 다이오드는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 나타낸다. 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 발광 다이오드를 제조하고, 이를 표시 장치의 표시 패널에 배치하여 화소 광원으로 이용하기 위한 연구가 진행되고 있다.
한편, 다수의 표시 패널을 포함하는 타일드 표시 장치의 경우, 표시 패널의 비표시 영역(또는, 베젤(bezel) 영역)이 사용자에게 시인되어 표시 패널들이 서로 분리된 화면으로 인식되고, 사용자의 몰입이 방해될 수 있다. 이에 따라, 비표시 영역이 최소화된 표시 패널 및 표시 장치가 요구되고 있다.
본 발명이 해결하려는 과제는 비표시 영역이 최소화된 표시 장치 및 이의 제조 방법을 제공하고자 하는 것이다.
본 발명이 해결하려는 다른 과제는 비표시 영역이 최소화된 표시 패널들을 포함하는 타일드 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는 영상을 표시하는 표시 영역을 포함하는 기판, 상기 기판의 상기 표시 영역의 제1 면에 배치되며, 표시 소자층 및 화소 회로층을 포함하는 화소, 상기 기판의 상기 제1 면에 대향하는 상기 표시 영역의 제2 면에 배치되고, 상기 표시 영역에 배치되는 제1 구동부, 및 상기 기판의 상기 표시 영역의 상기 제1 면 및 상기 제2 면 사이를 관통하여 상기 화소 회로층의 제1 신호선과 상기 제1 구동부를 전기적으로 연결하는 제1 연결부를 포함하되, 상기 표시 소자층은, 서로 동일층에 배치되고 상호 이격하는 제1 전극과 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 배치된 발광 소자를 포함한다.
상기 표시 장치는 상기 기판의 상기 표시 영역의 상기 제2 면에 배치되는 제2 구동부, 및 상기 기판의 상기 제1 면 및 상기 제2 면 사이를 관통하여 상기 화소 회로층의 제2 신호선과 상기 제2 구동부를 전기적으로 연결하는 제2 연결부를 더 포함하되, 상기 제1 구동부는 상기 제1 신호선에 스캔 신호를 공급하고, 상기 제2 구동부는 상기 제2 신호선에 데이터 신호를 공급할 수 있다.
상기 화소 회로층은 상기 발광 소자와 전기적으로 연결된 트랜지스터를 더 포함하되, 상기 트랜지스터는, 상기 기판의 상기 제1 면 상에 배치되는 반도체층, 상기 반도체층 상에 배치되는 게이트 전극, 및 상기 게이트 전극 상에 배치되어 상기 반도체층에 연결되는 제1 트랜지스터 전극과 제2 트랜지스터 전극을 포함하고, 상기 제1 신호선은 상기 게이트 전극과 동일층에 배치될 수 있다.
상기 제2 신호선은 상기 제1 트랜지스터 전극 및 상기 제2 트랜지스터 전극 중 적어도 하나와 동일층에 배치될 수 있다.
상기 화소 회로층은, 상기 제2 신호선 및 상기 제2 연결부와 접촉되는 중간 전극을 더 포함하되, 상기 중간 전극은 상기 제1 신호선과 동일층에 배치될 수 있다.
상기 표시 장치는 상기 기판의 상기 제2 면에 배치되고, 상기 제1 연결부 및 상기 제2 연결부를 덮는 캡핑층을 더 포함하며, 상기 제1 연결부는 상기 기판을 관통하는 제1 관통 전극 및 상기 기판의 상기 제2 면에 배치되는 제1 팬아웃 전극을 포함하고, 상기 제2 연결부는 상기 기판을 관통하는 제2 관통 전극 및 상기 기판의 상기 제2 면에 배치되는 제2 팬아웃 전극을 포함하되, 상기 캡핑층은 상기 제1 팬아웃 전극의 일부를 노출하는 제1 패드 개구부 및 상기 제2 팬아웃 전극의 일부를 노출하는 제2 패드 개구부를 포함할 수 있다.
상기 표시 장치는 상기 제1 패드 개구부를 통해 상기 제1 팬아웃 전극에 전기적으로 연결된 제1 연결 필름, 및 상기 제2 패드 개구부를 통해 상기 제2 팬아웃 전극에 전기적으로 연결된 제2 연결 필름을 더 포함하되, 상기 제1 구동부는 상기 제1 연결 필름 상에 배치되고, 상기 제2 구동부는 상기 제2 연결 필름 상에 배치될 수 있다.
상기 표시 소자층은, 상기 제1 전극 및 상기 제2 전극 상에 배치되는 절연층, 상기 제1 전극 및 상기 발광 소자의 제1 단부와 접촉하는 제3 전극, 및 상기 제2 전극 및 상기 발광 소자의 제2 단부와 접촉하는 제4 전극을 더 포함하되, 상기 절연층은 상기 제1 전극의 적어도 일부를 노출하는 제1 개구부 및 상기 제2 전극의 적어도 일부를 노출하는 제2 개구부를 포함하고, 상기 제3 전극은 상기 제1 개구부를 통해 상기 제1 전극과 접촉하며, 상기 제4 전극은 상기 제2 개구부를 통해 상기 제2 전극과 접촉할 수 있다.
상기 표시 소자층은, 상기 발광 소자 상에 배치되는 파장 변환층, 및 상기 파장 변환층 상에 배치되는 컬러 필터층을 더 포함하되, 상기 파장 변환층은 파장 변환 입자 및 산란 입자를 포함할 수 있다.
상기 발광 소자는 무기 물질을 포함하고, 상기 화소는 복수의 발광 소자들을 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판의 제1 면 상에 표시 소자층 및 화소 회로층을 형성하는 단계, 상기 기판을 관통하여 상기 화소 회로층의 적어도 일부를 노출하는 홀을 형성하는 단계, 상기 기판의 상기 제1 면에 대향하는 제2 면에 상기 홀을 충진하고 노출된 상기 화소 회로층의 적어도 일부와 접촉하는 연결부를 형성하는 단계, 및 상기 기판의 상기 제2 면 상에 상기 연결부의 일부를 노출하는 패드 개구부를 포함하는 캡핑층을 형성하는 단계를 포함하되, 상기 홀은 영상이 표시되는 상기 기판의 표시 영역 내에 형성된다.
상기 표시 장치의 제조 방법은 상기 패드 개구부를 통해 상기 연결부에 전기적으로 연결되는 연결 필름 및 구동부를 배치하는 단계를 더 포함할 수 있다.
상기 표시 소자층을 형성하는 단계는, 동일층에 상호 이격되는 제1 전극과 제2 전극을 형성하는 단계, 및 상기 제1 전극과 상기 제2 전극 사이에 발광 소자를 배치하는 단계를 포함할 수 있다.
상기 표시 소자층을 형성하는 단계는, 상기 발광 소자 상에 파장 변환층을 형성하는 단계, 및 상기 파장 변환층 상에 컬러 필터층을 형성하는 단계를 더 포함하되, 상기 파장 변환층은 파장 변환 입자 및 산란 입자를 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 타일드 표시 장치는 복수의 표시 패널들의 배열을 포함하고, 상기 표시 패널들 각각은, 영상을 표시하는 표시 영역을 포함하는 기판, 상기 기판의 제1 면에 배치되고, 상기 표시 영역에 배치되며, 표시 소자층 및 화소 회로층을 포함하는 화소, 상기 기판의 상기 제1 면에 대향하는 제2 면에 배치되고, 상기 표시 영역에 배치되는 구동부, 및 상기 기판의 상기 제1 면 및 상기 제2 면 사이를 관통하여 상기 화소 회로층의 신호선과 상기 구동부를 연결하는 연결부를 포함하되, 상기 표시 소자층은, 서로 동일층에 배치되고 상호 이격하는 제1 전극과 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 배치되며 상기 화소를 구성하는 복수의 발광 소자들을 포함한다.
상기 표시 패널들은, 제1 방향으로 서로 인접한 제1 표시 패널과 제2 표시 패널, 및 상기 제1 표시 패널과 상기 제1 방향과 교차하는 제2 방향으로 인접한 제3 표시 패널을 포함하고, 상기 제1 표시 패널의 상기 제2 표시 패널에 인접한 최외곽에 배치된 제1 화소와 상기 제2 표시 패널의 최외곽에 배치되며 상기 제1 화소와 가장 인접한 제2 화소 사이의 상기 제1 방향으로의 간격은 상기 제1 표시 패널에 포함되는 서로 인접한 화소들 간의 상기 제1 방향으로의 간격 이하일 수 있다.
상기 제1 표시 패널은, 상기 제1 화소로부터 상기 제1 방향의 반대 방향으로 인접한 제3 화소를 포함하되, 상기 제1 화소의 상기 제1 방향의 폭은 상기 제3 화소의 상기 제1 방향의 폭보다 작을 수 있다.
상기 제1 화소에 포함되는 발광 소자들이 배열되는 열의 개수는 상기 제3 화소에 포함되는 발광 소자들이 배열되는 열의 개수보다 적을 수 있다.
상기 제1 표시 패널은, 상기 제1 표시 패널의 상기 제3 표시 패널에 인접한 최외곽에 배치된 제4 화소, 및 상기 제4 화소로부터 상기 제2 방향의 반대 방향으로 인접한 제5 화소를 더 포함하되, 상기 제4 화소의 상기 제2 방향의 폭은 상기 제5 화소의 상기 제2 방향의 폭보다 작을 수 있다.
상기 제4 화소에 포함되는 상기 제1 전극의 상기 제2 방향으로의 길이는 상기 제5 화소에 포함되는 상기 제1 전극의 상기 제2 방향으로의 길이보다 작을 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 비표시 영역이 최소화된 표시 장치 및 이의 제조 방법을 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 비표시 영역이 최소화된 표시 패널들을 포함하는 타일드 표시 장치를 제공할 수 있다. 따라서, 타일드 표시 장치의 표시 패널들 사이의 베젤 또는 경계가 시인되는 등의 시인 불량이 개선될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a 및 도 1b는 일 실시예에 따른 발광 소자의 사시도들이다.
도 2a는 일 실시예에 따른 표시 장치를 나타내는 상면도이다.
도 2b는 일 실시예에 따른 표시 장치를 나타내는 배면도이다.
도 3a 및 도 3b는 일 실시예에 따른 표시 장치의 개략적인 단면도들로서, 도 2a의 V-V' 선에 대응되는 단면도들이다.
도 4a 내지 도 4c는 각각 일 실시예에 따른 화소를 나타내는 회로도들이다.
도 5는 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 6은 도 3a의 화소가 포함하는 표시 소자층의 일 예를 나타내는 평면도이다.
도 7은 도 6의 VII-VII' 선을 따라 자른 표시 소자층의 단면도이다.
도 8은 화소 회로층과 구동부가 전기적으로 연결되는 일 예를 나타내는 단면도이다.
도 9는 화소 회로층과 구동부가 전기적으로 연결되는 다른 예를 나타내는 단면도이다.
도 10 내지 도 13은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 14는 일 실시예에 따른 타일드 표시 장치를 나타내는 평면도이다.
도 15는은 도 14의 XV-XV' 선을 따라 자른 단면도이다.
도 16은 도 14의 Q2 영역의 일 예를 나타내는 평면도이다.
도 17은 도 14의 Q2 영역의 다른 예를 나타내는 평면도이다.
도 18은 도 17의 Q3 영역을 나타내는 평면도이다.
도 19는 도 17의 Q4 영역을 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 실시예들의 명확한 설명을 위해 일부 구성 요소가 생략되거나 과장되게 도시될 수 있다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
도 1a 및 도 1b는 일 실시예에 따른 발광 소자의 사시도들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는 제1 반도체층(11)과, 제2 반도체층(13)과, 제1 및 제2 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 적층체로 구현될 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 일 단부와 타 단부를 가질 수 있다.
본 발명의 일 실시예에 있어서, 일 단부에는 제1 및 제2 반도체층(11, 13) 중 하나, 타 단부에는 제1 및 제2 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 막대형으로 제공될 수 있다. 여기서 "막대형"이라고 함은 원기둥, 다각 기둥 등과 같이, 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 발광 소자(LD)의 길이는 그 직경보다 클 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 또한, 발광 소자(LD)는 코어-쉘 구조의 성장형 발광 소자일 수도 있다.
발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 제작될 수 있다. 예를 들어, 발광 소자(LD)의 직경은 600nm 이하이고, 발광 소자(LD)의 길이는 4um 이하일 수 있으나, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 표시 장치의 요구 조건에 부합되도록 발광 소자(LD)의 크기가 변경될 수도 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도펀트가 도핑된 반도체층을 포함할 수 있다. 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있다. 일 예로, 활성층(12)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 무기 물질을 포함할 수 있다. 특히, 활성층(12)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 무기 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(12)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함할 수 있고, 상술한 바와 같이, 활성층(12)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(12)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(12)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광일 수도 있다.
한편, 활성층(12)에서 방출되는 광은 발광 소자(LD)의 길이 방향의 외부면 뿐만 아니라, 양 측면으로 방출될 수 있다. 활성층(12)에서 방출되는 광의 방향성은 하나의 방향으로 제한되지 않는다.
제2 반도체층(13)은 활성층(12) 상에 제공되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Se, Ba 등과 같은 제2 도펀트가 도핑된 반도체층을 포함할 수 있다. 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
한편, 도면에서는 제1 반도체층(11)과 제2 반도체층(13)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 반도체층(11) 및 제2 반도체층(13)은 활성층(12)의 물질에 따라 더 많은 수의 층을 포함할 수 있다. 일 예로, 제1 반도체층(11) 및 제2 반도체층(13)은 클래드층(clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 각 층의 상부 및/또는 하부에 다른 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다.
일 실시예로, 발광 소자(LD)는 제2 반도체층(13)의 일단(일 예로, 발광 소자(LD)의 상부면) 측 또는 제1 반도체층(11)의 일단(일 예로, 발광 소자(LD)의 하부면) 측에 배치되는 적어도 하나의 전극층을 더 포함할 수 있다. 예를 들어, 발광 소자(LD)는 도 1b에 도시된 바와 같이, 제2 반도체층(13)의 일단 측에 배치된 전극층(15)을 더 포함할 수 있다. 전극층(15)은 오믹(Ohmic) 전극일 수 있으나, 이에 한정되지 않는다. 예컨대, 전극층(15)은 쇼트키(Schottky) 접촉 전극일 수도 있다. 전극층(15)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다. 또한, 실시예에 따라, 전극층(15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
또한, 발광 소자(LD)는 절연 피막(14)을 더 포함할 수 있다. 다만, 본 발명의 일 실시예에 따르면 절연 피막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다. 예를 들어, 절연 피막(14)은 발광 소자(LD)의 양 단부를 제외한 부분에 제공됨으로써 발광 소자(LD)의 양 단부가 노출될 수도 있다.
설명의 편의를 위해, 도 1a 및 도 1b에서는 절연 피막(14)의 일부를 삭제한 모습을 도시한 것으로서, 실제 발광 소자(LD)의 측면이 모두 절연 피막(14)으로 둘러싸일 수 있다.
본 발명의 일 실시예에 따르면, 절연 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2 중 적어도 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료를 포함할 수 있다.
절연 피막(14)은 활성층(12)이 제1 반도체층(11) 및 제2 반도체층(13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연 피막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자(LD)들이 밀접하게 배치되는 경우, 절연 피막(14)은 각 발광 소자(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수도 있다.
본 발명의 실시예에 의한 발광 소자(LD)의 종류, 구조 및 형상 등은 다양하게 변경될 수 있다.
도 2a는 일 실시예에 따른 표시 장치를 나타내는 상면도이다. 도 2b는 일 실시예에 따른 표시 장치를 나타내는 배면도이다. 도 3a 및 도 3b는 일 실시예에 따른 표시 장치의 개략적인 단면도들로서, 도 2a의 III-III' 선에 대응되는 단면도들이다.
도 1a 내지 도 3b를 참조하면, 표시 장치(100)(또는, 표시 패널)는 기판(SUB)과, 기판(SUB)의 상면(SUBa) 상에 제공된 복수의 화소(PXL)들을 포함할 수 있다. 또한, 표시 장치(100)는 기판(SUB)의 하면(SUBb)에 제공된 복수의 구동부(DV)들을 포함할 수 있다.
표시 장치(100)(또는, 기판(SUB))는 복수의 화소(PXL)들이 배치되어 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 표시 장치(100)는 외부에서 입력되는 영상 데이터에 대응하여 화소(PXL)들을 구동함으로써 표시 영역(DA)에 영상을 표시할 수 있다.
표시 영역(DA)은 화소(PXL)들, 구동부(DV)들, 스캔 라인(SL)(또는, 제1 신호선)들, 및 데이터 라인(DL)(또는, 제2 신호선)들이 제공되는 영역일 수 있다. 표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 및 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
표시 영역(DA)이 복수 개의 영역을 포함하는 경우, 각 영역 또한 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 및 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 또한, 복수의 영역들의 면적은 서로 동일하거나 서로 다를 수 있다. 본 발명의 일 실시예에서는, 표시 영역(DA)이 직선의 변을 포함하는 사각 형상을 가지는 하나의 영역으로 제공된 경우를 예로서 설명한다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일 측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다. 비표시 영역(NDA)은 표시 영역(DA)에 비해 극히 작은 면적으로 제공될 수 있으며, 몇몇 실시예에서, 비표시 영역(NDA)은 제공되지 않을 수 있다.
기판(SUB)은 상면(SUBa, 또는, 제1 면) 및 상면(SUBa)에 대향하는 하면(SUBb, 또는, 제2 면)을 포함할 수 있다. 이하의 설명에서, "상면(SUBa) 상에 배치된다."라고 기재하는 것은 제3 방향(DR3)으로 구성 요소가 배치되거나 형성됨을 의미할 수 있고, "하면(SUBb) 상에 배치된다."라고 기재하는 것은 제3 방향(DR3)의 반대 방향으로 구성 요소가 배치되거나 형성됨을 의미할 수 있다.
기판(SUB)의 상면(SUBa)에는 화소(PXL), 스캔 라인(SL)들, 및 데이터 라인(DL)들이 배치될 수 있고, 기판(SUB)의 하면(SUBb)에는 구동부(DV)들이 배치될 수 있다.
기판(SUB)은 기판(SUB)의 상면(SUBa)과 하면(SUBb)을 관통하는 홀(HL)을 포함할 수 있다. 기판(SUB)의 홀(HL)에는 화소(PXL)와 구동부(DV)를 전기적으로 연결하기 위한 연결부(CNE)가 배치될 수 있다.
일 실시예로, 기판(SUB)의 홀(HL)은 제1 홀(HL1) 및 제2 홀(HL2)을 포함할 수 있다. 제1 홀(HL1)은 스캔 라인(SL)과 제3 방향(DR3)으로 중첩하여 형성될 수 있고, 제2 홀(HL2)은 데이터 라인(DL)과 제3 방향(DR3)으로 중첩하여 형성될 수 있다.
제1 홀(HL1)이 형성되는 제1 홀 영역(HA1) 및 제2 홀(HL2)이 형성되는 제2 홀 영역(HA2)은 기판(SUB)의 가장자리에 인접하여 위치할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 홀 영역(HA1) 및 제2 홀 영역(HA2) 중 적어도 하나는 기판(SUB)의 중심부에 인접하여 위치할 수 있다.
또한, 제1 홀 영역(HA1)은 제2 방향(DR2)을 따라 연장될 수 있고, 제2 홀 영역(HA2)은 제1 방향(DR1)을 따라 연장될 수 있으나, 이에 한정되는 것은 아니다. 제1 홀 영역(HA1) 및 제2 홀 영역(HA2)은 각각 하나의 영역으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 복수의 영역들로 이루어질 수 있다. 이 경우, 복수의 홀 영역들은 서로 다른 방향으로 연장될 수도 있다.
한편, 홀(HL)은 원기둥 형상 또는 원뿔대(truncated cone) 형상 등 다양한 형상으로 형성될 수 있으며, 하나의 스캔 라인(SL) 또는 데이터 라인(DL)에 대응하여 복수 개의 홀(HL)이 형성될 수도 있다.
기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
예를 들어, 기판(SUB)은 폴리이미드(PolyImide, PI), 폴리에테르술폰(PolyEtherSulphone, PES), 폴리아크릴레이트(PolyACrylate, PAC), 폴리아릴레이트(PolyARylate, PAR), 폴리에테르이미드(PolyEtherImide, PEI), 폴리에틸렌 나프탈레이트(PolyEthylene Napthalate, PEN), 폴리에틸렌 테레프탈레이드(PolyEthylene Terepthalate, PET), 폴리페닐렌 설파이드(PolyPhenylene Sulfide, PPS), 폴리카보네이트(PolyCarbonate, PC), 셀룰로오스 트리아세테이트(Cellulose TriAcetate, CTA), 셀룰로오스 아세테이트 프로피오네이트(Cellulose Acetate Propionate, CAP) 또는 이들의 조합으로 이루어질 수 있다.
도 2a에 도시된 바와 같이, 화소(PXL)들, 스캔 라인(SL)들, 및 데이터 라인(DL)들은 기판(SUB)의 표시 영역(DA) 내에 제공될 수 있다. 또한, 화소(PXL)들, 스캔 라인(SL)들, 및 데이터 라인(DL)들은 기판(SUB)의 상면(SUBa)에 배치될 수 있다.
스캔 라인(SL)들은 제1 방향(DR1)을 따라 연장되고, 제2 방향(DR2)을 따라 배열될 수 있다. 데이터 라인(DL)들은 제2 방향(DR2)을 따라 연장되고, 제1 방향(DR1)을 따라 배열될 수 있다.
화소(PXL)들 각각은 스캔 라인(SL)들 및 데이터 라인(DL)들과 연결되어 해당 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(예컨대, 도 1a의 LD)를 포함할 수 있다. 화소(PXL)들은 복수 개로 제공되어 제1 방향(DR1) 및 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 다만, 화소(PXL)들의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
화소(PXL)들 각각은 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 화소(PXL)들 각각은 시안, 마젠타, 옐로우, 및 백색 중 하나의 색을 출사할 수도 있다.
구체적으로, 화소(PXL)들은 제1 색의 광을 출사하는 제1 서브 화소(PXL1), 제1 색과 상이한 제2 색의 광을 출사하는 제2 서브 화소(PXL2), 및 제1 색 및 제2 색과 상이한 제3 색의 광을 출사하는 제3 서브 화소(PXL3)를 포함할 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 서브 화소(PXL1), 제2 서브 화소(PXL2), 및 제3 서브 화소(PXL3)는 다양한 색상의 빛을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다.
일 실시예에서, 제1 서브 화소(PXL1)는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2 서브 화소(PXL2)는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3 서브 화소(PXL3)는 청색의 빛을 방출하는 청색 화소일 수 있다. 다만, 각 화소(PXL)들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다.
실시예에 따라, 화소(PXL)들은 서로 동일한 색의 광을 방출하는 발광 소자(LD)를 구비하되, 각 발광 소자(LD)들 상에 배치된 서로 다른 색상의 색 변환층(또는, 파장 변환층)을 포함하여 서로 다른 색의 광을 방출할 수 있다. 여기서, 화소(PXL)들이 포함하는 발광 소자(LD)는 청색 발광 소자일 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예에서, 화소(PXL)들은 서로 다른 색의 광을 방출하는 발광 소자를 구비할 수도 있다. 예를 들어, 제1 서브 화소(PXL1)는 적색 발광 소자를 포함하고, 제2 서브 화소(PXL2)는 녹색 발광 소자를 포함하며, 제3 서브 화소(PXL3)는 청색 발광 소자를 포함할 수 있다.
도 2b에 도시된 바와 같이, 구동부(DV)들은 기판(SUB)의 상면(SUBa)에 대향하는 하면(SUBb)에 배치될 수 있다. 구동부(DV)들은 제1 및 제2 연결 필름들(COF1, COF2)을 통해 연결부(CNE)에 접속될 수 있다. 구동부(DV)들은 홀(HL) 및 기판(SUB)의 하면(SUBb)에 형성된 연결부(CNE)를 통해 각 화소(PXL)들에 신호를 제공하며, 이에 따라 각 화소(PXL)들의 구동을 제어할 수 있다.
구동부(DV)들은 스캔 라인(SL)을 통해 화소(PXL)들에 스캔 신호를 제공하는 스캔 구동부(SDV)(또는, 제1 구동부), 데이터 라인(DL)을 통해 화소(PXL)들에 데이터 신호를 제공하는 데이터 구동부(DDV)(또는, 제2 구동부), 및 타이밍 제어부를 포함할 수 있다.
실시예에 따라, 구동부(DV)들은 발광 제어 라인을 통해 화소(PXL)들에 발광 제어 신호를 제공하는 발광 제어 구동부를 더 포함할 수 있다.
타이밍 제어부는 스캔 구동부(SDV), 데이터 구동부(DDV), 및 발광 제어 구동부를 제어할 수 있다.
스캔 구동부(SDV)는 기판(SUB)의 표시 영역(DA)의 일 측에 배치될 수 있고, 일 방향(예컨대, 제2 방향(DR2))을 따라 배치될 수 있다. 스캔 구동부(SDV)는 복수의 집적 회로 칩(IC chip)들로 형성될 수 있으며, 제1 연결 필름(COF1)에 부착될 수 있다. 스캔 구동부(SDV)가 부착된 제1 연결 필름(COF1)은 제1 연결부(CNE1)들과 접속되어 스캔 라인(SL)에 스캔 신호를 제공할 수 있다. 다만, 스캔 구동부(SDV)는 이에 한정되는 것은 아니다. 예를 들어, 스캔 구동부(SDV)는 기판(SUB)의 하면(SUBb) 상에 직접 형성될 수도 있다.
데이터 구동부(DDV)는 기판(SUB)의 표시 영역(DA)의 일 측에 배치될 수 있고, 상술한 스캔 구동부(SDV)와 교차하는 방향(예컨대, 제1 방향(DR1))을 따라 배치될 수 있다. 데이터 구동부(DDV)는 복수의 집적 회로 칩(IC chip)들로 형성될 수 있으며, 제2 연결 필름(COF2)에 부착될 수 있다. 데이터 구동부(DDV)가 부착된 제2 연결 필름(COF2)은 복수의 제2 연결부(CNE2)들과 접속되어 데이터 라인(DL)에 데이터 신호를 제공할 수 있다.
일 실시예에서, 화소(PXL)들 각각은 능동형 화소로 구성될 수 있다. 다만, 본 발명에 적용될 수 있는 화소(PXL)들의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다.
한편, 도 3a에 도시된 바와 같이, 화소(PXL)는 화소 회로층(PCL), 표시 소자층(DPL), 및 보호층(PSL)을 포함할 수 있다.
화소 회로층(PCL)은 기판(SUB)의 상면(SUBa)에 배치될 수 있다. 화소 회로층(PCL)은 화소(PXL)의 구동 회로를 구성하는 복수의 회로 소자들을 포함할 수 있다.
화소 회로층(PCL) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 다양한 발광 소자(LD)들을 포함하고, 화소 회로층(PCL)으로부터 제공된 구동 신호(또는, 구동 전류)에 응답하여 빛을 방출할 수 있다.
표시 소자층(DPL) 및 화소 회로층(PCL) 상에는 보호층(PSL)이 배치될 수 있다. 보호층(PSL)은 표시 소자층(DPL) 및 화소 회로층(PCL)을 전체적으로 커버하여 외부의 이물질 등으로 인해 표시 장치(100)가 손상되는 것을 방지할 수 있다.
도 3a에서는 화소 회로층(PCL)과 표시 소자층(DPL)이 제3 방향(DR3)으로 중첩하는 것으로 도시하고 있으나, 화소 회로층(PCL)과 표시 소자층(DPL)의 배치가 이에 한정되는 것은 아니다. 다른 실시예로, 도 3b에 도시된 바와 같이, 표시 소자층(DPL)은 기판(SUB)의 상면(SUBa)에 배치될 수 있다. 즉, 화소 회로층(PCL)과 표시 소자층(DPL)은 제3 방향(DR3)으로 중첩하지 않을 수 있다.
도 3a에 도시된 바와 같이, 화소 회로층(PCL)과 표시 소자층(DPL)이 서로 중첩하여 배치될 경우, 화소(PXL)의 배치 밀도를 증가시킬 수 있으므로, 높은 해상도의 표시 장치(100)를 제조하기에 유리할 수 있다. 한편, 도 3b에 도시된 바와 같이, 화소 회로층(PCL)과 표시 소자층(DPL)이 서로 중첩하지 않도록 배치될 경우, 화소 회로층(PCL)과 표시 소자층(DPL)이 포함하는 구성들 중 적어도 일부를 동시에 형성할 수 있으므로, 표시 장치(100)의 제조 비용 및 제조 시간이 감소할 수 있다.
이하에서는, 설명의 편의상 화소 회로층(PCL)과 표시 소자층(DPL)을 구분하여 구체적으로 설명하되, 이하에서 설명하는 화소 회로층(PCL)과 표시 소자층(DPL)은 도 3a 및 도 3b의 구조에 모두 적용될 수 있다.
도 4a 내지 도 4c는 각각 일 실시예에 따른 화소를 나타내는 회로도들이다. 특히, 도 4a 내지 도 4c는 능동형 발광 표시 패널을 구성하는 화소의 일 예를 도시하였다.
도 1a 및 도 4a를 참조하면, 화소(PXL)는 적어도 하나의 발광 소자(LD)와, 이에 연결되어 발광 소자(LD)를 구동하는 구동 회로(DC)를 포함할 수 있다.
발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)은 구동 회로(DC)를 경유하여 제1 구동 전원(VDD)에 연결될 수 있고, 발광 소자(LD)의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 연결될 수 있다. 발광 소자(LD)는 구동 회로(DC)에 의해 제어되는 구동 전류량에 상응하는 휘도로 발광할 수 있다.
도 4a에서는 하나의 발광 소자(LD)만을 도시하고 있으나 이는 예시적인 구성을 나타내는 것이며, 실시예에 따라, 화소(PXL)는 복수의 발광 소자(LD)들을 포함할 수 있다. 복수의 발광 소자(LD)들은 서로 병렬 및/또는 직렬 연결될 수 있다.
제1 구동 전원(VDD) 및 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 제2 구동 전원(VSS)의 전위보다 발광 소자(LD)의 문턱전압 이상 높은 전위를 가질 수 있다. 즉, 제1 구동 전원(VDD)을 통해 인가되는 전압은 제2 구동 전원(VSS)을 통해 인가되는 전압보다 클 수 있다.
본 발명의 일 실시예에 따르면, 구동 회로(DC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1, 구동 트랜지스터)의 제1 전극은 제1 구동 전원(VDD)에 연결될 수 있고, 제2 전극은 발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)에 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류량을 제어할 수 있다.
제2 트랜지스터(M2, 스위칭 트랜지스터)의 제1 전극은 데이터 라인(DL)에 연결되고, 제2 전극은 제1 노드(N1)에 연결될 수 있다. 여기서, 제2 트랜지스터(M2)의 제1 전극과 제2 전극은 서로 다른 전극으로, 예컨대 제1 전극이 소스 전극이면 제2 전극은 드레인 전극일 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 스캔 라인(SL)에 연결될 수 있다.
제2 트랜지스터(M2)는 스캔 라인(SL)으로부터 제1 트랜지스터(M1)가 턴-온될 수 있는 전압(예컨대, 게이트 온 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 이때, 데이터 라인(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달될 수 있다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 저장될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 연결될 수 있고, 다른 전극은 제1 노드(N1)에 연결될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압으로 충전될 수 있고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
설명의 편의상, 도 4a에서는 데이터 신호를 각 화소(PXL)들의 내부로 전달하기 위한 제2 트랜지스터(M2), 데이터 신호의 저장을 위한 스토리지 커패시터(Cst), 및 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)로 공급하기 위한 제1 트랜지스터(M1)를 포함하는 비교적 단순한 구조의 구동 회로(DC)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 구동 회로(DC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 구동 회로(DC)는 제1 트랜지스터(M1)의 문턱전압을 보상하기 위한 보상 트랜지스터, 제1 노드(N1)를 초기화하기 위한 초기화 트랜지스터, 및/또는 발광 소자(LD)의 발광 시간을 제어하기 위한 발광 제어 트랜지스터 등과 같은 각종 트랜지스터나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수도 있다.
또한, 도 4a에서는 구동 회로(DC)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(M1, M2)이 모두 P타입의 트랜지스터들인 것으로 도시되었으나, 본 발명이 이에 한정되지는 않는다. 즉, 구동 회로(DC)에 포함되는 제1 및 제2 트랜지스터들(M1, M2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
예를 들어, 도 4b에 도시된 바와 같이, 구동 회로(DC)의 제1 및 제2 트랜지스터들(M1, M2)은 N타입의 트랜지스터로 구현될 수 있다. 도 4b에 도시된 구동 회로(DC)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 연결 위치 변경을 제외하고는 그 구성이나 동작이 도 4a의 구동 회로(DC)와 유사할 수 있다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
또한, 다른 예로, 도 4c를 참조하면, 화소(PXL)는 제3 트랜지스터(M3, 센싱 트랜지스터)를 더 포함할 수 있다.
제3 트랜지스터(M3)의 게이트 전극은 센싱 신호 라인(SSL)에 연결될 수 있다. 제3 트랜지스터(M3)의 일 전극은 센싱 라인(SENL)에 연결되고, 제3 트랜지스터(M3)의 타 전극은 발광 소자(LD)의 애노드 전극과 연결될 수 있다. 제3 트랜지스터(M3)는 센싱 기간에 센싱 신호 라인(SSL)에 공급되는 센싱 신호에 따라 발광 소자(LD)의 애노드 전극에서의 전압 값을 센싱 라인(SENL)으로 전달할 수 있다. 센싱 라인(SENL)을 통해 전달된 전압 값은 외부 회로(예컨대, 타이밍 제어부)에 제공될 수 있고, 외부 회로는 제공된 전압 값을 기초로 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소(PXL)의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
도 5는 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 화소(PXL)는 발광 소자(LD), 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)은 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 연결되고, 발광 소자(LD)의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 연결될 수 있다. 발광 소자(LD)는 제1 트랜지스터(T1)로부터 공급되는 구동 전류량에 대응하여 소정의 휘도로 발광할 수 있다.
제1 트랜지스터(T1, 구동 트랜지스터)의 일 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 연결될 수 있고, 제1 트랜지스터(T1)의 다른 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)의 제1 전극에 연결될 수 있다. 이와 같은 제1 트랜지스터(T1)는 게이트 전극인 제1 노드(N1)의 전압에 대응하여 제1 구동 전원(VDD)으로부터 발광 소자(LD)를 경유하여 제2 구동 전원(VSS)으로 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2, 스위칭 트랜지스터)는 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극 사이에 연결될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)에 연결될 수 있다. 이와 같은 제2 트랜지스터(T2)는 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극을 전기적으로 연결시킬 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 연결될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SL)에 연결될 수 있다. 이와 같은 제3 트랜지스터(T3)는 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1)를 전기적으로 연결시킬 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 연결될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 스캔 라인(SL-1)에 연결될 수 있다. 이와 같은 제4 트랜지스터(T4)는 스캔 라인(SL-1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다. 스캔 라인(SL-1)에 공급되는 스캔 신호는 이전단 화소의 스캔 라인에 공급되는 스캔 신호와 동일한 파형을 가질 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1)의 일 전극 사이에 연결될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 발광 제어 라인(EL)에 연결될 수 있다. 이와 같은 제5 트랜지스터(T5)는 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 다른 전극과 발광 소자(LD)의 제1 전극 사이에 연결될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어 라인(EL)에 연결될 수 있다. 이와 같은 제6 트랜지스터(T6)는 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 발광 소자(LD)의 제1 전극(예컨대, 애노드 전극) 사이에 연결될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 스캔 라인(SL+1)에 연결될 수 있다. 이와 같은 제7 트랜지스터(T7)는 스캔 라인(SL+1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)의 제1 전극으로 공급할 수 있다. 스캔 라인(SL+1)에 공급되는 스캔 신호는 이후단 화소의 스캔 라인에 공급되는 스캔 신호와 동일한 파형을 가질 수 있다.
도 5에는 제7 트랜지스터(T7)의 게이트 전극이 스캔 라인(SL+1)에 연결된 경우가 도시된다. 그러나 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 본 발명의 다른 실시예에서, 제7 트랜지스터(T7)의 게이트 전극은 스캔 라인(SL) 또는 스캔 라인(SL-1)에 연결될 수도 있다. 이 경우, 초기화 전원(Vint)의 전압은 스캔 라인(SL) 또는 스캔 라인(SL-1)으로 게이트-온 전압의 스캔 신호가 공급될 때, 제7 트랜지스터(T7)를 경유하여 발광 소자(LD)의 애노드 전극으로 공급될 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 연결될 수 있다. 이와 같은 스토리지 커패시터(Cst)에는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압이 저장될 수 있다.
한편, 도 5에서는 구동 회로(DC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
도 6은 도 3a의 화소가 포함하는 표시 소자층의 일 예를 나타내는 평면도이다. 도 7은 도 6의 VII-VII' 선을 따라 자른 표시 소자층의 단면도이다.
도 3a, 도 6 및 도 7을 참조하면, 본 발명의 일 실시예에 따른 표시 소자층(DPL)은 제1 전극(RFE1), 제2 전극(RFE2), 제1 절연층(INS1), 및 발광 소자(LD)를 포함할 수 있다. 표시 소자층(DPL)은 제1 뱅크(BNK1), 제2 뱅크(BNK2), 고정층(INSA), 제3 전극(CTE1), 제4 전극(CTE2), 제2 절연층(INS2), 제3 절연층(INS3), 파장 변환층(WCL), 제1 캡핑층(CPL1), 컬러 필터층(CFL), 및 제2 캡핑층(CPL2)을 더 포함할 수 있다.
도 3a에 도시된 바와 같이, 표시 소자층(DPL)이 화소 회로층(PCL) 상에 배치되는 경우, 표시 소자층(DPL)은 비아층(VIAL)(또는, 베이스층) 상에 배치될 수 있다. 여기서 비아층(VIAL)은 화소 회로층(PCL)의 최상층 상에 배치된 절연층이거나, 화소 회로층(PCL)의 최상층에 해당할 수 있다. 한편, 도 3b에 도시된 바와 같이, 표시 소자층(DPL)이 화소 회로층(PCL) 상에 배치되지 않는 경우, 표시 소자층(DPL)은 기판(SUB)의 상면(SUBa) 상에 직접 배치될 수 있다.
이하에서는, 설명의 편의상 도 3a에 도시된 바와 같이, 표시 소자층(DPL)이 화소 회로층(PCL) 상에 배치되는 구조로 설명하나, 이에 한정되는 것은 아니다.
비아층(VIAL) 상에는 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)가 배치될 수 있다. 제1 뱅크(BNK1)와 제2 뱅크(BNK2)의 사이에는 발광 소자(LD)가 배치되는 공간이 마련될 수 있다. 일 실시예로 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 발광 소자(LD)의 길이 이상으로 비아층(VIAL) 상에서 제1 방향(DR1)을 따라 이격될 수 있다. 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 서로 동일 층 상에 배치될 수 있으며, 서로 동일한 높이를 가질 수 있으나 이에 한정되는 것은 아니다. 또한, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 유기 재료 또는 무기 재료를 포함하는 절연 물질일 수 있으나, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 재료가 이에 한정되지 않는다. 또한, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 단일층으로 형성될 수 있으나, 이에 한정되지 않으며, 다중층으로 형성될 수도 있다. 이 경우, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 적어도 하나의 유기 절연막 및 적어도 하나의 무기 절연막이 적층된 구조일 수 있다.
또한, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 단면들은 각각 측면이 소정 각도로 경사진 사다리꼴 형상을 가질 수 있으나, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 일 단면의 형상이 이에 한정되는 것은 아니며, 반타원형, 원형, 사각형 등의 다양한 형상을 가질 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 각각 대응하는 제1 뱅크(BNK1) 및 제2 뱅크(BNK2) 상에 배치될 수 있다. 예를 들어, 제1 전극(RFE1)은 제1 뱅크(BNK1) 상에 제공되고, 제2 전극(RFE2)은 제2 뱅크(BNK2) 상에 제공될 수 있다.
또한, 제1 전극(RFE1)과 제2 전극(RFE2)은 서로 이격되어 배치될 수 있다. 제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 방향(DR1)을 따라 소정의 거리만큼 서로 이격될 수 있다. 여기서, 제1 전극(RFE1) 및 제2 전극(RFE2)의 이격 거리는 발광 소자(LD)의 길이보다 작을 수 있다. 이에 따라, 발광 소자(LD)가 제1 전극(RFE1) 및 제2 전극(RFE2) 사이의 중심부에 배치될 경우, 제1 전극(RFE1)의 적어도 일부 및 제2 전극(RFE2)의 적어도 일부는 각각 발광 소자(LD)와 제3 방향(DR3)으로 중첩할 수 있다. 제1 전극(RFE1) 및 제2 전극(RFE2)은 평면상 제2 방향(DR2)을 따라 연장될 수 있다.
제1 전극(RFE1)은 제1 연결 배선(CNL1)에 연결될 수 있고, 제2 전극(RFE2)은 제2 연결 배선(CNL2)에 연결될 수 있다. 실시예에 따라, 제1 연결 배선(CNL1)은 제1 전극(RFE1)과 일체로 제공될 수 있고, 제2 연결 배선(CNL2)은 제2 전극(RFE2)과 일체로 제공될 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 표면을 따라 대체적으로 균일한 두께로 배치될 수 있다. 제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 형상에 대응할 수 있다. 예를 들어, 제1 전극(RFE1)은 제1 뱅크(BNK1)의 경사도에 대응하는 형상을 가질 수 있고, 제2 전극(RFE2)은 제2 뱅크(BNK2)의 경사도에 대응하는 형상을 가질 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 도전성 재료로 이루어질 수 있다. 예를 들어, 제1 전극(RFE1) 및 제2 전극(RFE2)은 각각 Al, Mg, Ag, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속 등을 포함할 수 있다. 다른 예로, 제1 전극(RFE1) 및 제2 전극(RFE2)은 각각 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide) 및 ITZO(indium tin zinc oxide)와 같은 투명한 도전성 재료를 포함할 수 있다.
여기서, 제1 전극(RFE1) 및 제2 전극(RFE2)의 재료는 상술한 재료들에 한정되는 것은 아니다. 예를 들어, 제1 전극(RFE1) 및 제2 전극(RFE2)은 일정한 반사율을 갖는 도전성 재료를 포함할 수 있다. 제1 전극(RFE1) 및 제2 전극(RFE2)이 일정한 반사율을 갖는 도전성 재료로 이루어질 경우, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)로부터 출사되는 광이 제1 전극(RFE1) 및 제2 전극(RFE2)에 의해 반사되어 표시 방향(예컨대, 제3 방향(DR3))으로 진행될 수 있다.
특히, 제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 형상에 대응되는 형상을 가질 수 있고, 비아층(VIAL)(또는, 기판(SUB))을 기준으로 일정한 각도를 가질 수 있다. 발광 소자(LD)들 각각의 제1 단부(EP1) 및 제2 단부(EP2)로부터 출사된 광은 제1 전극(RFE1) 및 제2 전극(RFE2)에 의해 반사되어 제3 방향(DR3)으로 더욱 진행될 수 있다. 따라서, 표시 장치의 출광 효율이 개선될 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2) 중 하나는 애노드일 수 있으며, 제1 전극(RFE1) 및 제2 전극(RFE2) 중 다른 하나는 캐소드일 수 있다. 예를 들어, 제1 전극(RFE1)이 애노드이고, 제2 전극(RFE2)이 캐소드일 수 있다. 다만, 이에 제한되는 것은 아니고, 그 반대일 수도 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 발광 소자(LD)에 구동 신호를 제공할 수 있고, 발광 소자(LD)는 제공된 구동 신호에 대응하여 빛을 방출할 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 서로 동일 평면 상에 배치될 수 있으며, 동일한 두께를 가질 수 있다. 또한, 제1 전극(RFE1) 및 제2 전극(RFE2)은 동일한 공정에서 동시에 형성될 수 있다.
제1 연결 배선(CNL1) 및 제2 연결 배선(CNL2)은 컨택홀 또는 별도의 연결 부재를 통해 화소 회로층(PCL)과 전기적으로 연결될 수 있다. 제1 연결 배선(CNL1) 및 제2 연결 배선(CNL2)은 각각 제1 전극(RFE1) 및 제2 전극(RFE2)에 구동 신호를 전달할 수 있다. 발광 소자(LD)는 제1 연결 배선(CNL1) 및 제2 연결 배선(CNL2)을 통해 제1 전극(RFE1) 및 제2 전극(RFE2)에 인가된 구동 신호에 대응하여 빛을 방출할 수 있다.
도 4a를 더 결부하여 설명하면, 제1 전극(RFE1) 및 제2 전극(RFE2)은 각각 별도의 연결 배선 또는 연결 부재를 통해 구동 회로(DC) 및 제2 구동 전원(VSS) 중 어느 하나와 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(RFE1)은 구동 회로(DC)와 전기적으로 연결될 수 있고, 제2 전극(RFE2)은 제2 구동 전원(VSS)과 전기적으로 연결될 수 있다. 다만, 제1 전극(RFE1) 및 제2 전극(RFE2)의 연결 관계는 상술한 바에 한정되지 않으며, 이와 반대일 수도 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)에 각각 전기적으로 연결되어 발광 소자(LD)에 구동 신호를 제공할 수 있고, 발광 소자(LD)는 구동 회로(DC)로부터 제공된 구동 전류에 대응하여 소정 휘도의 빛을 방출할 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2) 상에는 제1 절연층(INS1)이 제공될 수 있다. 제1 절연층(INS1)은 비아층(VIAL) 상에 전면적으로 제공되어, 상술한 제1 뱅크(BNK1), 제2 뱅크(BNK2), 제1 전극(RFE1) 및 제2 전극(RFE2)을 커버할 수 있다. 또한, 제1 절연층(INS1)은 제1 뱅크(BNK1), 제2 뱅크(BNK2), 제1 전극(RFE1) 및 제2 전극(RFE2)이 배치되지 않은 비아층(VIAL)의 표면을 따라 배치될 수 있다.
일 실시예로, 제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연층일 수 있다. 이 경우, 제1 절연층(INS1)은 비아층(VIAL)과 제1 전극(RFE1) 및 제2 전극(RFE2)의 표면을 따라 대체적으로 균일한 두께로 배치될 수 있다.
한편, 제1 절연층(INS1)은 제1 개구부(OP1) 및 제2 개구부(OP2)를 포함할 수 있다. 제1 개구부(OP1) 및 제2 개구부(OP2)는 제1 전극(RFE1) 및 제2 전극(RFE2)의 적어도 일부를 노출할 수 있다.
제1 개구부(OP1) 및 제2 개구부(OP2)는 대응하는 각각의 제1 전극(RFE1) 및 제2 전극(RFE2)과 중첩하여 형성될 수 있다. 예를 들어, 제1 개구부(OP1)는 제1 전극(RFE1)과 중첩하여 형성될 수 있고, 제2 개구부(OP2)는 제2 전극(RFE2)과 중첩하여 형성될 수 있다.
제1 개구부(OP1) 및 제2 개구부(OP2)는 제1 절연층(INS1)의 두께에 상응하는 두께 및/또는 깊이를 가질 수 있다. 즉, 제1 개구부(OP1) 및 제2 개구부(OP2)는 해당 영역에서 제1 절연층(INS1)을 완전히 관통할 수 있다. 이에 따라, 제1 전극(RFE1) 및 제2 전극(RFE2)의 일부는 외부로 노출되어 후술할 제3 전극(CTE1) 및 제4 전극(CTE2)과 접촉할 수 있다.
제1 절연층(INS1) 상에는 발광 소자(LD)가 배치될 수 있다. 발광 소자(LD)는 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)에 의해 마련된 공간 내에 배치될 수 있다. 평면상에서 볼 때, 발광 소자(LD)는 제1 전극(RFE1) 및 제2 전극(RFE2)의 사이에 배치될 수 있다.
발광 소자(LD) 상에는 발광 소자(LD)를 안정적으로 지지하며 고정하기 위한 고정층(INSA)이 배치될 수 있다. 고정층(INSA)은 무기 재료를 포함하는 무기 절연막 또는 유기 재료를 포함하는 유기 절연막일 수 있다. 고정층(INSA)은 발광 소자(LD)들 각각의 외주면의 적어도 일부를 덮을 수 있고, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)를 노출하도록 형성될 수 있다. 이에 따라, 고정층(INSA)은 발광 소자(LD)가 기판(SUB)으로부터 이탈되는 것을 방지할 수 있다. 실시예에 따라, 고정층(INSA)은 발광 소자(LD)와 제1 절연층(INS1) 사이의 공간을 메우도록 배치될 수도 있다. 고정층(INSA)은 표시 장치의 공정 조건 등에 따라 생략될 수도 있다.
제1 절연층(INS1), 발광 소자(LD), 및 고정층(INSA) 상에는 제3 전극(CTE1)(또는, 제1 컨택 전극) 및 제4 전극(CTE2)(또는, 제2 컨택 전극)이 제공될 수 있다. 또한, 제3 전극(CTE1) 및 제4 전극(CTE2) 사이에는 제2 절연층(INS2)이 제공될 수 있다.
제3 전극(CTE1) 및 제4 전극(CTE2)은 각 발광 소자(LD)의 양 단부들(EP1, EP2) 중 하나의 단부에 접촉할 수 있다. 예를 들어, 제3 전극(CTE1)은 각 발광 소자(LD)의 제1 단부(EP1)에 접촉할 수 있고, 제4 전극(CTE2)은 각 발광 소자(LD)의 제2 단부(EP2)에 접촉할 수 있다.
제3 전극(CTE1)은, 평면 상에서 볼 때, 제1 전극(RFE1)의 적어도 일부를 커버할 수 있다. 제3 전극(CTE1)은 제1 절연층(INS1)의 제1 개구부(OP1)를 통해 제1 전극(RFE1)에 전기적으로 연결될 수 있다. 즉, 제3 전극(CTE1)은 발광 소자(LD)의 제1 단부(EP1) 및 제1 전극(RFE1)에 접촉할 수 있다.
제4 전극(CTE2)은, 평면 상에서 볼 때, 제2 전극(RFE2)의 적어도 일부를 커버할 수 있다. 제4 전극(CTE2)은 제1 절연층(INS1)의 제2 개구부(OP2)를 통해 제2 전극(RFE2)에 전기적으로 연결될 수 있다. 즉, 제4 전극(CTE2)은 발광 소자(LD)의 제2 단부(EP2) 및 제2 전극(RFE2)에 접촉할 수 있다.
제3 전극(CTE1) 및 제4 전극(CTE2) 각각은 투명한 도전성 재료로 구성될 수 있다. 예를 들어, 투명한 도전성 재료는 ITO, IZO 및 ITZO 등을 포함할 수 있다. 제3 전극(CTE1) 및 제4 전극(CTE2)이 투명한 도전성 재료로 구성될 경우, 발광 소자(LD)로부터 출사된 광이 제3 방향(DR3)으로 진행될 때, 광 손실이 저감될 수 있다. 다만, 제3 전극(CTE1) 및 제4 전극(CTE2)의 재료는 상술한 재료들에 한정되는 것은 아니다.
제3 전극(CTE1) 및 제4 전극(CTE2) 사이에는 제2 절연층(INS2)이 배치될 수 있다. 구체적으로, 제2 절연층(INS2)은 무기 재료로 이루어진 무기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 제3 전극(CTE1) 및 제4 전극(CTE2) 중 하나를 커버하도록 배치될 수 있다. 제2 절연층(INS2) 상에는 다른 전극이 배치될 수 있다. 예컨대, 제2 절연층(INS2)은 제3 전극(CTE1) 상에 배치되어 제3 전극(CTE1)을 커버할 수 있고, 제2 절연층(INS2) 상에는 제4 전극(CTE2)이 배치될 수 있다. 즉, 제3 전극(CTE1) 및 제4 전극(CTE2)은 제2 절연층(INS2)에 의해 전기적으로 분리될 수 있다.
다만, 제3 전극(CTE1) 및 제4 전극(CTE2)의 배치가 이에 한정되는 것은 아니다. 예를 들어, 제3 전극(CTE1) 및 제4 전극(CTE2)은 서로 동일층에 배치될 수 있다. 이 경우, 제3 전극(CTE1) 및 제4 전극(CTE2)을 동시에 형성할 수 있으며, 제2 절연층(INS2)의 형성이 생략될 수 있다. 이에 따라 표시 장치의 제조 공정이 단순화되고 표시 장치의 제조 비용이 절감될 수 있다.
제3 전극(CTE1), 제4 전극(CTE2) 및 제2 절연층(INS2) 상에는 제3 절연층(INS3)이 배치될 수 있다. 제3 절연층(INS3)은 표시 장치의 제조 과정에서 제3 전극(CTE1), 제4 전극(CTE2) 및 발광 소자(LD)가 손상되는 것을 방지하고, 산소 및/또는 수분이 침투하는 것을 방지하는 봉지층의 역할을 수행할 수도 있다.
제3 절연층(INS3)은 무기 재료를 포함하는 무기 절연막으로 형성될 수 있다. 제3 절연층(INS3)은 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니고 다중층 구조를 포함할 수 있다. 제3 절연층(INS3)이 다중층 구조를 포함하는 경우, 유기 재료를 포함하는 유기 절연막을 더 포함할 수 있으며 유기 절연막과 무기 절연막이 교번 배치된 다중층 구조를 포함할 수 있다.
제3 절연층(INS3) 상에는 파장 변환층(WCL)이 배치될 수 있다. 파장 변환층(WCL)은 파장 변환 입자(QD) 및 산란 입자(SCT)를 포함할 수 있다. 파장 변환층(WCL)은 광 투과율이 높고, 파장 변환 입자(QD) 및 산란 입자(SCT)에 대한 분산 특성이 우수한 재료이면 특별히 한정되지 않는다. 예를 들어, 파장 변환층(WCL)은 에폭시계 수지, 아크릴계 수지, 카도계 수지, 또는 이미드계 수지 등의 유기 재료를 포함할 수 있다.
파장 변환 입자(QD)는 입사광의 피크 파장을 다른 특정 피크 파장으로 변환할 수 있다. 즉, 파장 변환 입자(QD)는 입사광의 색을 다른 색으로 변환할 수 있다.
예를 들어, 발광 소자(LD)가 청색광을 방출하는 경우, 파장 변환 입자(QD)는 발광 소자(LD)로부터 제공된 청색광을 다른 색의 광으로 변환하여 방출할 수 있다. 예를 들어, 파장 변환 입자(QD)는 발광 소자(LD)로부터 제공된 청색광을 적색광 또는 녹색광으로 변환하여 방출할 수 있다.
파장 변환 입자(QD)의 예로는 양자점(Quantum dot), 양자 막대(Quantum rod) 또는 형광체 등을 들 수 있다. 양자점은 전자가 전도대에서 가전자대로 전이하면서 특정 파장의 광을 방출하는 입자상 물질일 수 있다. 이하, 파장 변환 입자(QD)는 양자점인 것으로 설명하되, 이에 한정되는 것은 아니다.
양자점은 반도체 나노 결정 물질일 수 있다. 양자점은 조성 및 크기에 따라 특정 밴드갭을 가지며 입사 광을 흡수한 후 고유의 파장을 갖는 광을 방출할 수 있다. 양자점의 반도체 나노 결정의 예로는 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합 등을 들 수 있다.
예를 들어, IV족계 나노 결정은 실리콘(Si), 게르마늄(Ge), 또는 탄화규소(silicon carbide, SiC), 규소-게르마늄(SiGe) 등의 이원소 화합물 등을 예시할 수 있으나 본 발명이 이에 한정되는 것은 아니다.
또, II-VI족계 화합물 나노 결정은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물 등의 이원소 화합물, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물 등의 삼원소 화합물, 또는 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물 등의 사원소 화합물을 예시할 수 있으나 본 발명이 이에 한정되는 것은 아니다.
또한, III-V족계 화합물 나노 결정은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물 등의 이원소 화합물, GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InGaP, InNP, InNAs, InNSb, InPAs, InPSb 및 이들의 혼합물 등의 삼원소 화합물, 또는 GaAlNP, GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물 등의 사원소 화합물을 예시할 수 있으나 본 발명이 이에 한정되는 것은 아니다.
IV-VI족계 나노 결정은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물 등의 이원소 화합물, SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물 등의 삼원소 화합물, 또는 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물 등의 사원소 화합물을 예시할 수 있으나 본 발명이 이에 한정되는 것은 아니다.
양자점의 형태는 당 분야에서 일반적으로 사용하는 형태의 것으로 특별히 한정되지 않으나, 예를 들어 구형, 피라미드형, 다중 가지형(multi-arm) 또는 큐빅 형태의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등을 들 수 있다. 전술한 이원소 화합물, 삼원소 화합물 또는 사원소 화합물은 균일한 농도로 입자 내에 존재하거나, 농도 분포가 부분적으로 다른 상태로 나누어져 동일 입자 내에 존재할 수 있다.
양자점은 상술한 나노 결정을 포함하는 코어 및 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다. 양자점의 쉘은 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층의 역할 및/또는 양자점에 전기 영동 특성을 부여하기 위한 챠징층(charging layer)의 역할을 수행할 수 있다. 쉘은 단일층 또는 다중층일 수 있다. 양자점의 쉘의 예로는 금속 또는 비금속의 산화물, 반도체 화합물 또는 이들의 조합 등을 들 수 있다.
예를 들어, 금속 또는 비금속의 산화물은 SiO2, Al2O3, TiO2, ZnO, MnO, Mn2O3, Mn3O4, CuO, FeO, Fe2O3, Fe3O4, CoO, Co3O4, NiO 등의 이원소 화합물, 또는 MgAl2O4, CoFe2O4, NiFe2O4, CoMn2O4 등의 삼원소 화합물을 예시할 수 있으나 본 발명이 이에 한정되는 것은 아니다.
또, 반도체 화합물은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnSeS, GaAs, GaP, GaSb, HgS, HgSe, HgTe, InAs, InP, InSb, AlAs, AlP, AlSb 등을 예시할 수 있으나 본 발명이 이에 한정되는 것은 아니다.
상술한 양자점이 방출하는 광은 약 45nm 이하의 발광 파장 스펙트럼 반치폭(full width of half maximum, FWHM)을 가질 수 있으며 이를 통해 표시 장치가 표시하는 색의 색 순도와 색 재현성을 개선할 수 있다. 또한, 양자점에 의해 방출되는 광은 입사광의 입사 방향과 무관하게 여러 방향을 향하여 방출될 수 있다. 이를 통해 표시 장치의 측면 시인성이 개선될 수 있다.
산란 입자(SCT)는 파장 변환층(WCL)과 상이한 굴절률을 가지고 파장 변환층(WCL)과 광학 계면을 형성할 수 있다. 산란 입자(SCT)는 투과광의 적어도 일부를 산란 시킬 수 있는 재료이면 특별히 한정되지 않으나, 예를 들어, 산화 티타늄(TiO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO), 산화 주석(SnO2), 실리카(Silica)와 같은 재료로 이루어진 입자일 수 있다.
산란 입자(SCT)는 파장 변환층(WCL)을 투과하는 광의 파장을 실질적으로 변환시키지 않으면서 입사광의 입사 방향과 무관하게 무작위한 방향으로 광을 산란 시킬 수 있다. 이를 통해 표시 장치의 측면 시인성이 개선될 수 있다.
파장 변환층(WCL) 상에는 제1 캡핑층(CPL1)이 배치될 수 있다. 제1 캡핑층(CPL1)은 무기 재료로 이루어진 무기 절연층일 수 있다. 제1 캡핑층(CPL1)은 파장 변환층(WCL)을 전체적으로 커버하여 외부로부터 산소 및/또는 수분이 파장 변환층(WCL)에 침투하는 것을 방지하는 봉지층의 역할을 수행할 수 있다. 이에 따라, 파장 변환층(WCL)은 제3 절연층(INS3) 및 제1 캡핑층(CPL1)에 의해 봉지될 수 있다.
제1 캡핑층(CPL1) 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 특정 색의 광을 선택적으로 투과하되, 다른 색의 광을 흡수하여 진행을 차단할 수 있는 흡수형 필터일 수 있다.
컬러 필터층(CFL) 상에는 제2 캡핑층(CPL2)이 배치될 수 있다. 제2 캡핑층(CPL2)은 무기 재료로 이루어진 무기 절연층일 수 있다. 제2 캡핑층(CPL2)은 컬러 필터층(CFL)을 전체적으로 커버하여 외부로부터 산소 및/또는 수분이 컬러 필터층(CFL)에 침투하는 것을 방지하는 봉지층의 역할을 수행할 수 있다. 이에 따라, 컬러 필터층(CFL)은 제1 캡핑층(CPL1) 및 제2 캡핑층(CPL2)에 의해 봉지될 수 있다.
실시예에 따라, 컬러 필터층(CFL) 및 제2 캡핑층(CPL2)은 생략될 수 있다.
표시 소자층(DPL) 상에는 보호층(PSL)이 배치될 수 있다. 보호층(PSL)은 무기 재료로 이루어진 무기 절연층일 수 있다. 보호층(PSL)은 표시 소자층(DPL) 및 화소 회로층(도 3a의 PCL)을 전체적으로 커버하여 외부의 이물질 등으로 인해 표시 소자층(DPL) 및 화소 회로층(PCL)이 손상되는 것을 방지할 수 있다. 보호층(PSL)은 화소(PXL)가 배치되지 않고 외부로 노출된 기판(SUB)의 상면(SUBa)을 더 덮을 수 있다.
도면상 도시되진 않았으나, 표시 소자층(DPL)은 화소(PXL)를 둘러싸도록 배치된 격벽을 더 포함할 수 있다. 격벽은 화소(PXL)의 발광 영역을 정의하는 화소 정의막일 수 있다. 이러한 격벽은 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어, 인접한 화소들 사이에서 빛이 새는 빛샘 불량이 발생하는 것을 방지할 수 있다.
또한, 격벽은 발광 소자(LD)를 정렬하는 과정에서, 발광 소자(LD)를 포함하는 용액이 인접 화소에 누설되는 것을 방지할 수 있다. 또한, 격벽은 파장 변환층(WCL)을 형성하는 과정에서, 파장 변환 입자(QD)를 포함하는 용액이 인접 화소에 누설되는 것을 방지할 수 있다. 격벽은 표시 장치의 공정 조건 등에 따라 생략될 수도 있다.
도 8은 화소 회로층과 구동부가 전기적으로 연결되는 일 예를 나타내는 단면도이다. 도 9는 화소 회로층과 구동부가 전기적으로 연결되는 다른 예를 나타내는 단면도이다. 도 8 및 도 9의 단면도들은 도 6의 VII-VII' 선에 대응되는 단면도들일 수 있으나, 이에 한정되는 것은 아니다.
또한, 설명의 편의상 도 8 및 도 9의 단면도들에서는 제1 및 제2 접착 부재, 제1 및 제2 연결 필름, 및 구동부들을 함께 도시하고 있으나, 이는 연결 관계를 명확히 설명하기 위해 도시된 구성들로서, 상기 구성들의 배치 위치는 이와 상이할 수 있다.
화소 회로층(PCL)은 화소(PXL)들의 구동 회로를 구성하는 복수의 회로 소자들을 포함할 수 있다. 도 8 및 도 9는 화소 회로층(PCL)이 트랜지스터(T)를 포함하는 구조를 나타내고 있다. 특히, 도 8 및 도 9는 화소 회로층(PCL)이 도 4a 내지 도 4c의 제1 트랜지스터(M1)를 포함하는 구조를 예시적으로 나타내고 있다. 다만, 화소 회로층(PCL)의 구조는 이에 한정되는 것은 아니며, 도 4a 내지 도 4b 및 도 5를 통해 설명한 다른 회로 소자들이 더 포함될 수 있다.
화소 회로층(PCL)이 포함하는 트랜지스터(T)들은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 또한, 각 트랜지스터(T)들의 구조는 도 8 및 도 9에 예시된 구조에 한정되지 않는다.
도 3a, 도 8, 및 도 9를 참조하면, 화소 회로층(PCL)은 복수의 층들을 포함할 수 있다. 예컨대, 화소 회로층(PCL)은 기판(SUB)의 상면(SUBa) 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GIL), 및 층간 절연층(ILD)을 포함할 수 있다. 상술한 층들은 각각 유기 절연 물질 또는 무기 절연 물질을 포함하는 절연층들일 수 있다.
버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중층 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
기판(SUB) 상에는 트랜지스터(T), 스캔 라인 전극(SLE), 데이터 라인 전극(DLE), 및 중간 전극(MDE)이 배치될 수 있다. 트랜지스터(T)는 바디 전극층(BML), 반도체층(SCL), 게이트 전극(GE), 제1 트랜지스터 전극(TE1), 및 제2 트랜지스터 전극(TE2)을 포함할 수 있다.
바디 전극층(BML)은 기판(SUB) 및 버퍼층(BFL) 사이에 형성될 수 있다. 바디 전극층(BML)은 금속 물질을 포함할 수 있고, 후술할 제1 트랜지스터 전극(TE1)에 의해 반도체층(SCL)의 적어도 일부와 전기적으로 연결될 수 있다.
반도체층(SCL)은 버퍼층(BFL) 및 게이트 절연층(GIL) 사이에 배치될 수 있다. 반도체층(SCL)은 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(TE2)에 연결되는 제2 영역과, 제1 및 제2 영역들 사이에 위치하는 채널 영역을 포함할 수 있다. 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다. 반도체층(SCL)은 바디 전극층(BML)과 적어도 일부가 중첩할 수 있다. 특히, 반도체층(SCL)의 채널 영역은 바디 전극층(BML)과 적어도 일부가 중첩할 수 있다.
반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GIL) 및 층간 절연층(ILD) 사이에 배치될 수 있고, 반도체층(SCL)의 적어도 일부와 중첩할 수 있다. 게이트 전극(GE)은 게이트 절연층(GIL)에 의해 반도체층(SCL)과 절연될 수 있다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 층간 절연층(ILD) 상에 배치될 수 있다. 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)은 층간 절연층(ILD)을 관통하는 제1 컨택홀(CNT1)을 통해 반도체층(SCL)의 제1 영역에 접촉할 수 있고, 제2 트랜지스터 전극(TE2)은 층간 절연층(ILD)을 관통하는 제2 컨택홀(CNT2)을 통해 반도체층(SCL)의 제2 영역에 접촉할 수 있다. 실시예에 따라, 제1 트랜지스터 전극(TE1)은 층간 절연층(ILD) 및 버퍼층(BFL)을 관통하는 제3 컨택홀(CNT3)을 통해 바디 전극층(BML)에 접촉할 수 있다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2) 중 하나는 소스 전극(SE)이고, 다른 하나는 드레인 전극(DE)일 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)은 소스 전극(SE)이고, 제2 트랜지스터 전극(TE2)은 드레인 전극(DE)일 수 있으나, 이에 한정되는 것은 아니다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2) 상에는 제1 회로 캡핑층(CCPL1)이 배치될 수 있다. 제1 회로 캡핑층(CCPL1)은 무기 재료로 이루어진 무기 절연층일 수 있다. 제1 회로 캡핑층(CCPL1)은 외부의 산소 및/또는 수분으로부터 화소 회로층(PCL)의 회로 소자들을 보호할 수 있다.
한편, 게이트 전극(GE)과 동일한 층에는 스캔 라인 전극(SLE) 및 중간 전극(MDE)이 배치될 수 있다. 즉, 스캔 라인 전극(SLE) 및 중간 전극(MDE)은 게이트 절연층(GIL) 및 층간 절연층(ILD) 사이에 배치될 수 있다.
스캔 라인 전극(SLE)은 표시 장치(100)의 스캔 라인(도 2a의 SL)에 연결된 전극일 수 있다. 스캔 라인 전극(SLE)은 후술할 스캔 구동부(SDV)와 전기적으로 연결될 수 있다. 스캔 라인 전극(SLE)은 화소 회로층(PCL)의 구동 회로에 연결되어 화소(PXL)에 스캔 신호를 전달할 수 있다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)과 동일한 층에는 데이터 라인 전극(DLE)이 배치될 수 있다. 즉, 데이터 라인 전극(DLE)은 층간 절연층(ILD) 및 제1 회로 캡핑층(CCPL1) 사이에 배치될 수 있다.
데이터 라인 전극(DLE)은 표시 장치(100)의 데이터 라인(도 2a의 DL)에 연결된 전극일 수 있다. 데이터 라인 전극(DLE)은 후술할 데이터 구동부(DDV)에 연결될 수 있다. 데이터 라인 전극(DLE)은 화소 회로층(PCL)의 구동 회로에 연결되어 화소(PXL)에 데이터 신호를 전달할 수 있다. 데이터 라인 전극(DLE)은 층간 절연층(ILD)을 관통하는 제4 컨택홀(CNT4)을 통해 중간 전극(MDE)에 접촉할 수 있다.
기판(SUB)의 하면(SUBb)에는 구동부(DV)들이 배치될 수 있다. 구동부(DV)들은 스캔 라인 전극(SLE)에 전기적으로 연결된 스캔 구동부(SDV) 및 데이터 라인 전극(DLE)에 전기적으로 연결된 데이터 구동부(DDV)를 포함할 수 있다.
기판(SUB)의 하면(SUBb)에 배치된 스캔 구동부(SDV) 및 데이터 구동부(DDV)는 연결부(CNE)를 통해 화소 회로층(PCL)에 연결될 수 있다. 구체적으로, 스캔 구동부(SDV)는 제1 연결부(CNE1)를 통해 스캔 라인 전극(SLE)에 연결되고, 데이터 구동부(DDV)는 제2 연결부(CNE2)를 통해 데이터 라인 전극(DLE)에 연결될 수 있다.
제1 연결부(CNE1)는 제1 관통 전극(TRE1) 및 제1 팬아웃 전극(POE1)을 포함할 수 있다. 제1 관통 전극(TRE1)은 기판(SUB), 버퍼층(BFL), 및 게이트 절연층(GIL)을 관통하는 제1 홀(HL1)을 충진하도록 배치될 수 있으며, 스캔 라인 전극(SLE)에 접촉할 수 있다. 제1 관통 전극(TRE1)의 형상은 제1 홀(HL1)의 형상에 대응될 수 있다. 예컨대, 제1 관통 전극(TRE1)의 형상은 원기둥 형상 또는 원뿔대 형상 등 다양할 수 있다. 제1 관통 전극(TRE1)이 원뿔대 형상을 갖는 경우, 기판(SUB)의 상면(SUBa)에 비해 하면(SUBb)에서 더 넓은 면적을 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 팬아웃 전극(POE1)은 기판(SUB)의 하면(SUBb)에 배치될 수 있다.
제1 관통 전극(TRE1) 및 제1 팬아웃 전극(POE1)은 서로 동일한 물질을 포함할 수 있으며, 일체로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 관통 전극(TRE1) 및 제1 팬아웃 전극(POE1)은 Al, Mg, Ag, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속 등을 포함할 수 있다.
제2 연결부(CNE2)는 제2 관통 전극(TRE2) 및 제2 팬아웃 전극(POE2)을 포함할 수 있다. 제2 관통 전극(TRE2)은 기판(SUB), 버퍼층(BFL), 및 게이트 절연층(GIL)을 관통하는 제2 홀(HL2)을 충진하도록 배치될 수 있으며, 중간 전극(MDE)에 접촉할 수 있다.
제2 관통 전극(TRE2)의 형상은 제2 홀(HL2)의 형상에 대응될 수 있다. 예컨대, 제2 관통 전극(TRE2)의 형상은 원기둥 형상 또는 원뿔대 형상 등 다양할 수 있다. 제2 관통 전극(TRE2)이 원뿔대 형상을 갖는 경우, 기판(SUB)의 상면(SUBa)에 비해 하면(SUBb)에서 더 넓은 면적을 가질 수 있으나, 이에 한정되는 것은 아니다. 또한, 제2 관통 전극(TRE2)은 제1 관통 전극(TRE1)과 실질적으로 동일한 형상을 가질 수 있으나, 이에 한정되지 않는다.
제2 팬아웃 전극(POE2)은 기판(SUB)의 하면(SUBb)에 배치될 수 있다.
제2 관통 전극(TRE2) 및 제2 팬아웃 전극(POE2)은 서로 동일한 물질을 포함할 수 있으며, 일체로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제2 관통 전극(TRE2) 및 제2 팬아웃 전극(POE2)은 Al, Mg, Ag, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속 등을 포함할 수 있다.
상술한 바와 같이, 데이터 라인 전극(DLE)은 제4 컨택홀(CNT4)을 통해 중간 전극(MDE)에 연결될 수 있고, 데이터 라인 전극(DLE)은 중간 전극(MDE)을 통해 제2 연결부(CNE2)에 연결될 수 있다.
제1 홀(HL1)의 제1 깊이(D1)는 제2 홀(HL2)의 제2 깊이(D2)와 실질적으로 동일할 수 있다. 제2 홀(HL2)이 층간 절연층(ILD)을 관통하도록 형성되지 않더라도 제2 연결부(CNE2)는 중간 전극(MDE)을 통해 데이터 라인 전극(DLE)에 연결될 수 있다.
기판(SUB)의 하면(SUBb)에는 제1 연결부(CNE1) 및 제2 연결부(CNE2)를 덮는 제2 회로 캡핑층(CCPL2)이 배치될 수 있다. 제2 회로 캡핑층(CCPL2)은 제1 연결부(CNE1) 및 제2 연결부(CNE2)를 전체적으로 커버하되, 제1 연결부(CNE1)의 일부를 노출하는 제1 패드 개구부(POP1) 및 제2 연결부(CNE2)의 일부를 노출하는 제2 패드 개구부(POP2)를 포함할 수 있다.
제1 패드 개구부(POP1)에는 제1 접착 부재(ACF1)가 배치될 수 있고, 제2 패드 개구부(POP2)에는 제2 접착 부재(ACF2)가 배치될 수 있다. 제1 접착 부재(ACF1) 및 제2 접착 부재(ACF2)는 이방성 도전 필름(Anisotropic Conductive Film)으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
제1 접착 부재(ACF1)의 상면은 제1 패드 개구부(POP1)를 통해 제1 연결부(CNE1)에 접촉할 수 있다. 제1 접착 부재(ACF1)의 하면에는 제1 연결 필름(COF1)이 부착될 수 있다. 제1 연결 필름(COF1)은 제1 접착 부재(ACF1)를 통해 제1 연결부(CNE1)에 전기적으로 연결될 수 있다.
제1 연결 필름(COF1)에는 스캔 구동부(SDV)가 부착될 수 있다. 스캔 구동부(SDV)는 스캔 신호를 생성할 수 있고, 생성된 스캔 신호는 제1 연결부(CNE1)를 통해 스캔 라인 전극(SLE)에 제공될 수 있다.
제2 접착 부재(ACF2)의 상면은 제2 패드 개구부(POP2)를 통해 제2 연결부(CNE2)에 접촉할 수 있다. 제2 접착 부재(ACF2)의 하면에는 제2 연결 필름(COF2)이 부착될 수 있다. 제2 연결 필름(COF2)은 제2 접착 부재(ACF2)를 통해 제2 연결부(CNE2)에 전기적으로 연결될 수 있다.
제2 연결 필름(COF2)에는 데이터 구동부(DDV)가 부착될 수 있다. 데이터 구동부(DDV)는 데이터 신호를 생성할 수 있고, 생성된 데이터 신호는 제2 연결부(CNE2)를 통해 데이터 라인 전극(DLE)에 제공될 수 있다.
이에 따라, 화소 회로층(PCL)은 기판(SUB)을 관통하는 제1 연결부(CNE1)를 통해 스캔 구동부(SDV)로부터 스캔 신호를 제공받고, 기판(SUB)을 관통하는 제2 연결부(CNE2)를 통해 데이터 구동부(DDV)로부터 데이터 신호를 제공받을 수 있다. 화소 회로층(PCL)은 제공된 스캔 신호 및 데이터 신호에 대응하는 구동 신호(또는, 구동 전류)를 생성하여 표시 소자층(DPL)에 제공할 수 있다.
다른 실시예로, 도 9에 도시된 바와 같이 화소(PXLa)의 화소 회로층(PCL)은 중간 전극(MDE)을 포함하지 않을 수 있다. 이 경우, 제2 홀(HL2a)은 기판(SUB), 버퍼층(BFL), 및 층간 절연층(ILD)을 관통하여 제2 깊이(D2a)로 형성될 수 있고, 제2 연결부(CNE2a)의 제2 관통 전극(TRE2a)은 제2 홀(HL2a)을 충진하여 데이터 라인 전극(DLE)에 직접 접촉할 수 있다.
상술한 바와 같이, 기판(SUB)의 하면(SUBb)에 구동부(DV)가 배치될 경우, 기판(SUB)의 상면(SUBa)에 구동부(DV)를 연결(또는, 배치)하기 위한 비표시 영역(NDA)이 불필요할 수 있다. 즉, 비표시 영역(NDA)이 축소될 수 있고, 표시 장치(100)의 표시 영역(DA)이 확대될 수 있다.
본 실시예에 따른 표시 장치(100)의 표시 소자층(DPL)은 무기 재료로 형성되어 산소 및 수분에 강건한 특성을 갖는 발광 소자(LD)를 포함하므로, 기판(SUB)의 표시 영역(DA)에 기판(SUB)을 관통하는 홀(HL)을 형성하더라도 표시 장치(100)의 신뢰성에 문제가 없을 수 있다. 본 발명과 달리, 표시 장치(100)의 표시 소자층(DPL)이 유기 발광 다이오드(organic light emitting diode)를 포함하는 경우, 표시 영역(DA)에서 기판(SUB)을 관통하는 홀(HL)로 인해, 산소 및/또는 수분이 침투할 수 있고, 표시 소자층(DPL)이 손상되는 것과 같이 표시 장치(100)의 신뢰성에 문제가 발생할 수 있다.
또한, 본 발명에 따른 표시 장치(100)는 산소 및 수분에 강건한 특성을 갖는 발광 소자(LD)를 포함하므로, 별도의 봉지 기판 및 기판(SUB)의 가장자리에 배치되는 실링 부재를 필요로 하지 않을 수 있다. 즉, 본 발명에 따른 표시 장치(100)는 별도의 봉지 기판 및 실링 부재가 생략될 수 있으므로, 비표시 영역(NDA)이 최소화될 수 있고, 표시 장치(100)의 표시 영역(DA)이 더욱 확대될 수 있다.
상술한 바와 같이, 기판(SUB)을 관통하는 홀(HL)을 형성하고, 이를 충진하는 연결부(CNE)를 형성할 경우, 구동부들(SDV, DDV)을 기판(SUB)의 하면(SUBb)에 배치시킬 수 있다. 이에 따라, 구동부들(SDV, DDV)을 배치하기 위한 비표시 영역이 감소할 수 있고, 넓은 표시 영역을 확보할 수 있다.
또한, 스캔 라인 전극(SLE)과 동일 층에 중간 전극(MDE)을 형성할 경우, 제1 홀(HL1)의 제1 깊이(D1) 및 제2 홀(HL2)의 제2 깊이(D2)를 동일하게 할 수 있으므로 연결부(CNE)를 용이하게 형성할 수 있다. 즉, 제1 연결부(CNE1)와 스캔 라인 전극(SLE) 및 제2 연결부(CNE2)와 중간 전극(MDE)의 접촉 불량 등을 방지하여 표시 장치의 신뢰성을 향상시킬 수 있다.
도 10 내지 도 13은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다. 특히, 표시 장치 중 화소 회로층의 제조 방법을 위주로 도시한 단면도들이다. 도 10 내지 도 13은 도 8에 도시된 화소 회로층의 제조 방법을 순차적으로 도시한 단면도들이다.
우선, 도 2a 내지 도 3b, 도 7, 도 8 및 도 10을 참조하면, 기판(SUB)의 상면(SUBa) 상에 화소 회로층(PCL) 및 표시 소자층(DPL)이 형성될 수 있다.
화소 회로층(PCL)은 트랜지스터(T), 스캔 라인 전극(SLE), 데이터 라인 전극(DLE), 및 중간 전극(MDE)을 포함할 수 있다. 상술한 바와 같이, 데이터 라인 전극(DLE)은 스캔 라인 전극(SLE)과 서로 상이한 층에 배치될 수 있다. 데이터 라인 전극(DLE)은 스캔 라인 전극(SLE)과 동일한 층에 배치된 중간 전극(MDE)과 컨택홀을 통해 연결될 수 있다.
표시 소자층(DPL)은 화소 회로층(PCL) 상에 배치될 수 있다. 이 경우, 표시 소자층(DPL)은 화소 회로층(PCL) 상에 배치된 비아층(VIAL) 상에 배치될 수 있다. 다만, 도 3b에 도시된 바와 같이, 표시 소자층(DPL)과 화소 회로층(PCL)이 제3 방향(DR3)으로 중첩하지 않는 경우, 표시 소자층(DPL)은 기판(SUB)의 상면(SUBa)에 형성될 수 있다. 이 경우, 표시 소자층(DPL)의 적어도 일 구성과 화소 회로층(PCL)의 적어도 일 구성은 동일한 공정에 의해 형성될 수 있다.
도 7을 통해 설명한 바와 같이, 표시 소자층(DPL)은, 서로 동일층에 배치되고 상호 이격되는 제1 전극(RFE1) 및 제2 전극(RFE2)을 포함할 수 있다. 또한, 표시 소자층(DPL)은 제1 전극(RFE1) 및 제2 전극(RFE2)의 사이에 배치된 발광 소자(LD)를 포함할 수 있다. 또한, 발광 소자(LD)가 배치된 후, 발광 소자(LD) 상에는 파장 변환층(WCL) 및 컬러 필터층(CFL)이 더 배치될 수 있다. 파장 변환층(WCL)은 파장 변환 입자(QD)를 포함하여 발광 소자(LD)로부터 방출된 광의 파장(또는 색상)을 변환할 수 있다. 파장 변환층(WCL)은 산란 입자(SCT)를 더 포함하여 표시 장치의 측면 시인성을 향상시킬 수 있다.
이 외, 표시 소자층(DPL)의 구체적인 구성들 및 구조는 도 7에서 설명한 바와 실질적으로 동일한 바, 중복된 설명은 생략하기로 한다.
다음으로, 도 2a 내지 도 3b, 도 8 및 도 11을 참조하면, 기판(SUB)을 관통하여 화소 회로층(PCL)의 적어도 일부를 노출하는 홀(HL)이 형성될 수 있다.
기판(SUB)에 홀(HL)을 형성하기 위해, 기판(SUB)은 상하 반전될 수 있다. 이에 따라, 기판(SUB)의 상면(SUBa) 상에 배치된 화소 회로층(PCL) 및 표시 소자층(DPL)도 함께 상하 반전될 수 있다. 표시 소자층(DPL) 및/또는 화소 회로층(PCL) 상에는 표시 소자층(DPL) 및/또는 화소 회로층(PCL)을 보호하기 위한 보호 필름이 더 부착될 수 있다.
일 예로, 홀(HL)은 반전된 기판(SUB)의 하면(SUBb)에 레이저(L) 홀 가공 공정 등을 통해 형성될 수 있다. 다른 예로, 홀(HL)은 펀칭(punching) 공정, 에칭(etching) 공정 등을 통해 형성될 수도 있다.
도 2b에 도시된 바와 같이, 홀(HL)이 형성되는 영역은 표시 장치(100)의 표시 영역(DA) 내부일 수 있다.
홀(HL)은 제1 홀(HL1) 및 제2 홀(HL2)을 포함할 수 있다. 제1 홀(HL1)은 기판(SUB), 버퍼층(BFL), 및 게이트 절연층(GIL)을 관통하여 스캔 라인 전극(SLE)의 적어도 일부를 노출할 수 있다. 제2 홀(HL2)은 기판(SUB), 버퍼층(BFL), 및 게이트 절연층(GIL)을 관통하여 중간 전극(MDE)의 적어도 일부를 노출할 수 있다. 실시예에 따라, 화소 회로층(PCL)이 중간 전극(MDE)을 포함하지 않는 경우, 제2 홀(HL2)은 층간 절연층(ILD)을 더 관통하여 데이터 라인 전극(DLE)의 적어도 일부를 노출할 수 있다(도 9 참조).
다음으로, 도 2a 내지 도 3b, 도 8 및 도 12를 참조하면, 기판(SUB)의 하면(SUBb) 상에 홀(HL)을 충진하고 노출된 화소 회로층(PCL)의 적어도 일부와 접촉하는 연결부(CNE)를 형성할 수 있다.
연결부(CNE)는 제1 연결부(CNE1) 및 제2 연결부(CNE2)를 포함할 수 있다. 제1 연결부(CNE1)는 제1 홀(HL1)을 충진하는 제1 관통 전극(TRE1) 및 기판(SUB)의 하면(SUBb)에 형성된 제1 팬아웃 전극(POE1)을 포함할 수 있다. 제1 관통 전극(TRE1)은 스캔 라인 전극(SLE)과 접촉할 수 있다.
제2 연결부(CNE2)는 제2 홀(HL2)을 충진하는 제2 관통 전극(TRE2) 및 기판(SUB)의 하면(SUBb)에 형성된 제2 팬아웃 전극(POE2)을 포함할 수 있다. 제2 관통 전극(TRE2)은 중간 전극(MDE)과 접촉할 수 있으며, 중간 전극(MDE)을 통해 데이터 라인 전극(DLE)과 전기적으로 연결될 수 있다.
도 2b에 도시된 바와 같이, 기판(SUB)의 하면(SUBb)에 형성되는 제1 연결부(CNE1)(또는, 제1 팬아웃 전극(POE1)) 및 제2 연결부(CNE2)(또는, 제2 팬아웃 전극(POE2))는 각각 도전 라인으로 형성되고 스캔 구동부(SDV) 및 데이터 구동부(DDV)를 향해 집중되는 형태로 형성될 수 있다. 구체적으로, 스캔 라인(SL)들에 연결된 복수의 제1 연결부(CNE1)(또는, 제1 팬아웃 전극(POE1))들은 대응되는 스캔 구동부(SDV) 측으로 집중되도록 형성되고, 데이터 라인(DL)들에 연결된 복수의 제2 연결부(CNE2)(또는, 제2 팬아웃 전극(POE2))들은 대응되는 데이터 구동부(DDV) 측으로 집중되도록 형성될 수 있다.
다음으로, 도 2a 내지 도 3b, 도 8 및 도 13을 참조하면, 기판(SUB)의 하면(SUBb) 상에 연결부(CNE)의 적어도 일부를 노출하는 제2 회로 캡핑층(CCPL2)이 형성될 수 있다.
제2 회로 캡핑층(CCPL2)은 기판(SUB)의 하면(SUBb) 및 기판(SUB)의 하면(SUBb) 상에 배치된 제1 연결부(CNE1)와 제2 연결부(CNE2)의 표면을 따라 대체적으로 균일한 두께로 형성될 수 있다.
제2 회로 캡핑층(CCPL2)은 제1 패드 개구부(POP1) 및 제2 패드 개구부(POP2)를 포함할 수 있다. 제1 패드 개구부(POP1)는 제1 연결부(CNE1)의 적어도 일부를 외부로 노출할 수 있고, 제2 패드 개구부(POP2)는 제2 연결부(CNE2)의 적어도 일부를 외부로 노출할 수 있다.
일 실시예로, 제1 패드 개구부(POP1) 및 제2 패드 개구부(POP2)는 기판(SUB)의 하면(SUBb), 제1 연결부(CNE1), 및 제2 연결부(CNE2) 상에 전체적으로 무기 절연막을 형성한 뒤, 별도의 식각 공정을 통해 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 패드 개구부(POP1) 및 제2 패드 개구부(POP2)가 형성된 후, 도 8에 도시된 바와 같이, 제1 접착 부재(ACF1) 및 제2 접착 부재(ACF2)를 형성할 수 있다. 제1 접착 부재(ACF1)에는 제1 연결 필름(COF1) 및 스캔 구동부(SDV)가 전기적으로 연결될 수 있으며, 제2 접착 부재(ACF2)에는 제2 연결 필름(COF2) 및 데이터 구동부(DDV)가 전기적으로 연결될 수 있다.
상술한 바와 같이, 기판(SUB)에 기판(SUB)을 관통하는 홀(HL)을 형성하고, 이를 충진하는 연결부(CNE)를 형성할 경우, 구동부들(SDV, DDV)을 기판(SUB)의 하면(SUBb)에 배치시킬 수 있다. 이에 따라, 구동부들(SDV, DDV)을 배치하기 위한 비표시 영역이 감소할 수 있고, 넓은 표시 영역을 확보할 수 있다.
또한, 스캔 라인 전극(SLE)과 동일 층에 중간 전극(MDE)을 형성할 경우, 제1 홀(HL1)의 제1 깊이(D1) 및 제2 홀(HL2)의 제2 깊이(D2)를 동일하게 할 수 있으므로 연결부(CNE)를 용이하게 형성할 수 있다. 즉, 제1 연결부(CNE1)와 스캔 라인 전극(SLE) 및 제2 연결부(CNE2)와 중간 전극(MDE)의 접촉 불량 등을 방지하여 표시 장치의 신뢰성을 향상시킬 수 있다.
도 14는 일 실시예에 따른 타일드 표시 장치를 나타내는 평면도이다. 도 15는은 도 14의 XV-XV' 선을 따라 자른 단면도이다. 도 16은 도 14의 Q2 영역의 일 예를 나타내는 평면도이다.
도 14 내지 도 16을 참조하면, 타일드 표시 장치(1000)는 복수의 표시 패널(100)들을 포함할 수 있다. 각각의 표시 패널(100)들은 도 2a 내지 도 9를 통해 설명한 표시 장치(100)에 대응되는 구성들일 수 있는 바, 중복되는 구성 요소들에는 동일하거나 유사한 참조 부호를 사용하며, 이들에 대한 구체적인 설명은 생략하기로 한다.
타일드 표시 장치(1000)는 2개 이상의 표시 패널(100)들이 연결되어 형성될 수 있다. 도 14에는 2X2의 배열로 표시 패널(100)들이 연결되는 것이 도시되었으나, 타일드 표시 장치(1000)에 포함되는 표시 패널(100)들의 배열 및 개수는 이에 한정되지 않는다.
본 발명의 일 실시예에서, 타일드 표시 장치(1000)에 포함되는 표시 패널(100)들은 서로 밀착되어 샤시 내에 장착되거나, 또는 별도의 결합 수단을 통해 연결될 수 있다.
도면상 도시되진 않았으나, 표시 패널(100)들 각각의 사이에는 완충제가 배치되어 충돌로 인한 손상을 방지할 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 표시 패널(100)들 각각의 사이에는 투명 테이프 또는 투명 레진 등이 배치되어 표시 패널(100)들이 연결될 수 있다.
이와 같은 결합 수단 및/또는 완충제 등의 개재에 의해, 표시 패널(100)들 사이에 적어도 일부의 간격(WD)이 존재할 수 있다. 인접한 표시 패널(100)들 사이의 간격(WD)이 최외곽 화소들 사이의 간격(WS)보다 소정 기준 이상 큰 경우, 표시 패널(100)들 사이의 경계가 시인되어 시인 불량이 발생할 수 있다.
표시 패널(100)들 각각은 서로 상이한 영상을 독립적으로 출력할 수 있고, 이와 다르게 서로 하나의 영상을 공유하여 여러 개로 분할 출력을 할 수도 있다.
본 실시예에서, 타일드 표시 장치(1000)는 제1 표시 패널(101), 제2 표시 패널(102), 제3 표시 패널(103), 및 제4 표시 패널(104)을 포함할 수 있다. 타일드 표시 장치(1000)는 각 표시 패널(100)들에 배치된 복수의 화소(PXL)들을 포함할 수 있다.
구체적으로, 제1 표시 패널(101)은 기판(SUB)의 표시 영역(DA)에 배치된 복수의 화소(PX1)들을 포함할 수 있다. 제2 표시 패널(102)은 기판(SUB)의 표시 영역(DA)에 배치된 복수의 화소(PX2)들을 포함할 수 있다. 제3 표시 패널(103)은 기판(SUB)의 표시 영역(DA)에 배치된 복수의 화소(PX3)들을 포함할 수 있다. 제4 표시 패널(104)은 기판(SUB)의 표시 영역(DA)에 배치된 복수의 화소(PX4)들을 포함할 수 있다.
각 표시 패널(100)들 상에는 보호층(PSL)이 배치되어 기판(SUB) 및 기판(SUB) 상에 배치된 복수의 화소(PXL)들을 덮을 수 있다.
각 표시 패널(100)들은 기판(SUB)의 하부에 배치된 구동부(DV)를 포함할 수 있다. 구동부(DV)는 연결 필름(COF)에 부착되어 전기적으로 연결될 수 있다. 구동부(DV)가 부착된 연결 필름(COF)은 기판(SUB)을 관통하는 연결부(CNE)를 통해 화소(PXL)들과 연결될 수 있다. 예를 들어, 제1 표시 패널(101)의 기판(SUB)의 하부에 배치된 구동부(DV)는 연결 필름(COF) 및 연결부(CNE)를 통해 화소(PX1)에 연결될 수 있다.
구동부(DV)가 기판(SUB)의 하부에 배치됨에 따라, 각 표시 패널(100)들의 비표시 영역이 축소될 수 있다. 예를 들어, 구동부(DV)가 기판(SUB)의 상면에 배치되는 경우, 구동부(DV)가 배치되기 위한 별도의 영역이 요구될 수 있다. 이러한 구동부(DV)가 배치되는 영역은 화소(PXL)들이 배치될 수 없는 비표시 영역이 될 수 있다.
일 예로, 서로 다른 표시 패널(100)들의 최외곽에 위치한 화소(PXL)들 간의 간격(WS)은 하나의 표시 패널의 화소(PXL)들 간의 간격(WP) 이하일 수 있다. 예컨대, 제1 표시 패널(101)의 최외곽에 배치된 화소(PX1)와 제2 표시 패널(102)의 최외곽에 배치된 화소(PX2) 사이의 간격(WS)은 제2 표시 패널(102)의 화소(PX2)들 사이의 간격(WP) 이하일 수 있다.
다른 예로, 도 16에 도시된 바와 같이, 타일드 표시 장치(1000')의 화소(PXL)들 간의 간격은 모두 동일할 수 있다.
구체적으로, 제1 표시 패널(101)의 화소(PX1)들은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 서로 제1 간격(Wa)으로 이격되도록 배치될 수 있다. 제1 표시 패널(101)의 화소(PX1)들 중 최외곽 화소와 제1 표시 패널(101)에 제1 방향(DR1)으로 인접하는 제2 표시 패널(102)의 화소(PX2)들 중 최외곽 화소는 제1 방향(DR1)을 따라 제1 간격(Wa)으로 이격되도록 배치될 수 있다. 또한, 제1 표시 패널(101)의 화소(PX1)들 중 최외곽 화소와 제1 표시 패널(101)에 제2 방향(DR2)으로 인접하는 제3 표시 패널(103)의 화소(PX3)들 중 최외곽 화소는 제2 방향(DR2)을 따라 제1 간격(Wa)으로 이격되도록 배치될 수 있다. 여기서 제1 간격(Wa)은 도 15에서 설명한 서로 다른 표시 패널들의 인접 화소 간 간격(WS)과 동일한 간격일 수 있으나, 이에 한정되는 것은 아니다.
상술한 실시예들과 같이, 기판(SUB)의 하부에 구동부(DV)가 배치될 경우, 표시 패널(100)의 비표시 영역이 축소되고, 각 표시 패널(100)들 간의 간격(WD)이 감소될 수 있다. 이에 따라, 사용자에게 타일드 표시 장치(1000)의 표시 패널(100)들이 서로 분리된 화면으로 인식되지 않고 하나의 화면으로 인식될 수 있다.
도 17은 도 14의 Q2 영역의 다른 예를 나타내는 평면도이다. 도 18은 도 17의 Q3 영역을 나타내는 평면도이다. 도 19는 도 17의 Q4 영역을 나타내는 평면도이다.
도 17 내지 도 19를 참조하면, 타일드 표시 장치(1000")의 화소(PXL")들은 제1 방향(DR1) 및 제2 방향(DR2)으로 모두 동일한 간격으로 이격되도록 배치될 수 있다. 예컨대, 타일드 표시 장치(1000")의 화소(PXL")들은 모두 제2 간격(Wb)으로 배치될 수 있다.
예컨대, 제1 표시 패널(101)의 화소(PX1) 및 이에 인접한 제2 표시 패널(102)의 화소(PX2)도 제2 간격(Wb)으로 이격될 수 있고, 제1 표시 패널(101)의 화소(PX1) 및 이에 인접한 제3 표시 패널(103)의 화소(PX3)도 제2 간격(Wb)으로 이격될 수 있다. 다만, 화소(PXL")들 각각의 제1 방향(DR1) 및 제2 방향(DR2)의 폭은 서로 상이할 수 있다.
예를 들어, 제1 표시 패널(101)의 화소(PX1)들은 제1a 화소(PX1a), 제1b 화소(PX1b), 제1c 화소(PX1c) 및 제1d 화소(PX1d)를 포함할 수 있다.
제1a 화소(PX1a)는 제1 방향(DR1)으로 제1 폭(W1)을 갖고, 제2 방향(DR2)으로 제3 폭(W3)을 가질 수 있다. 제1b 화소(PX1b)는 제1 방향(DR1)으로 제1 폭(W1)보다 작은 제2 폭(W2)을 갖고, 제2 방향(DR2)으로 제3 폭(W3)을 가질 수 있다. 제1c 화소(PX1c)는 제1 방향(DR1)으로 제1 폭(W1)을 갖고, 제2 방향(DR2)으로 제3 폭(W3)보다 작은 제4 폭(W4)을 가질 수 있다. 제1d 화소(PX1d)는 제1 방향(DR1)으로 제2 폭(W2)을 갖고, 제2 방향(DR2)으로 제4 폭(W4)을 가질 수 있다. 즉, 제1d 화소(PX1d)는 제1a 화소(PX1a)보다 제1 방향(DR1) 및 제2 방향(DR2)의 폭이 작을 수 있다.
더욱 구체적으로, 도 18에 도시된 바와 같이, 제1c 화소(PX1c)는 제1 방향(DR1)으로 제1 폭(W1)을 가질 수 있고, 제1d 화소(PX1d)는 제1 방향(DR1)으로 제2 폭(W2)을 가질 수 있다. 제1d 화소(PX1d)는 제1c 화소(PX1c)보다 작은 폭으로 형성되기 위해, 포함하는 발광 소자(LD)의 수가 더 적을 수 있다.
예컨대, 제1c 화소(PX1c)는 제2 전극(RFE2)의 양 측에 배치된 제1 전극(RFE1)들을 포함하고, 제2 전극(RFE2)과 제1 전극(RFE1)들 사이에 정렬된 2열의 발광 소자(LD)들을 포함할 수 있다. 반면, 제1d 화소(PX1d)는 하나의 제1 전극(RFE1) 및 하나의 제2 전극(RFE2)만을 포함하여, 제1 전극(RFE1) 및 제2 전극(RFE2) 사이에 정렬된 1열의 발광 소자(LD)들을 포함할 수 있다.
도 18에서는 제1c 화소(PX1c)가 2열의 발광 소자(LD)들을 포함하고, 제1d 화소(PX1d)가 1열의 발광 소자(LD)들을 포함하는 구조를 예로 들어 설명하였으나, 제1c 화소(PX1c) 및 제1d 화소(PX1d)가 포함하는 발광 소자(LD)의 열의 개수는 더욱 많을 수 있다. 다만, 이 경우에도 제1c 화소(PX1c)가 포함하는 발광 소자(LD)의 열의 개수가 더 많을 수 있다.
또한, 도 19에 도시된 바와 같이, 제1b 화소(PX1b)는 제2 방향(DR2)으로 제3 폭(W3)을 가질 수 있고, 제1d 화소(PX1d)는 제2 방향(DR2)으로 제4 폭(W4)을 가질 수 있다. 제1d 화소(PX1d)는 제1b 화소(PX1b)보다 작은 폭으로 형성되기 위해, 포함하는 전극들의 길이가 더 작을 수 있다.
예컨대, 제1d 화소(PX1d)가 포함하는 제1 전극(RFE1d)의 길이 및 제2 전극(RFE2d)의 길이는 제1b 화소(PX1b)가 포함하는 제1 전극(RFE1b)의 길이 및 제2 전극(RFE2b)의 길이보다 작을 수 있다. 또한, 제1d 화소(PX1d)가 포함하는 제1 전극(RFE1d)의 길이 및 제2 전극(RFE2d)의 길이는 제1b 화소(PX1b)가 포함하는 제1 전극(RFE1b)의 길이 및 제2 전극(RFE2b)의 길이보다 작을 수 있다.
다시 말해, 제1d 화소(PX1d)의 발광 소자(LD)들이 배치되는 영역이 제1b 화소(PX1b)의 발광 소자(LD)들이 배치되는 영역보다 제2 방향(DR2)으로 더 작게 마련될 수 있다.
상술한 바와 같이, 제1 표시 패널(101)의 화소(PX1)들 중 최외곽에 배치된 제1d 화소(PX1d)가 제1a 화소(PX1a)에 비해 제1 방향(DR1) 및 제2 방향(DR2)으로 더 작은 폭을 가질 경우, 화소(PX1)들의 배치 밀도가 증가될 수 있다. 다시 말해, 화소(PXL")들 간의 간격을 동일하게 유지하면서도 화소(PXL")들의 배치 밀도를 증가시킬 수 있으므로, 타일드 표시 장치(1000")의 표시 품질을 향상시킬 수 있다.
한편, 표시 패널(100)들의 외곽부에 배치된 화소(PXL")들은 제1 방향(DR1)의 폭 및/또는 제2 방향(DR2)의 폭이 외곽부에 배치되지 않은 화소(PXL")들보다 더 작게 형성되므로, 타일드 표시 장치(1000")의 구동 시, 해당 화소들은 사용자에게 더 어둡게 인식될 수 있다. 이에 따라, 본 실시예에서 외곽부에 배치된 화소(PXL")들은 표시 휘도가 증가되도록 보상될 수 있다. 즉, 면적이 상이한 화소(PXL")들이 서로 동일한 휘도의 빛을 방출할 수 있도록 조절될 수 있고, 사용자에게 동일한 밝기로 인식될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 표시 장치, 표시 패널 101: 제1 표시 패널
102: 제2 표시 패널 103: 제3 표시 패널
104: 제4 표시 패널 1000: 타일드 표시 장치
SUB: 기판 RFE1: 제1 전극
RFE2: 제2 전극 LD: 발광 소자
INS1: 제1 절연층 CTE1: 제3 전극
CTE2: 제4 전극 BNK1: 제1 뱅크
BNK2: 제2 뱅크 INS2: 제2 절연층
OP1: 제1 개구부 OP2: 제2 개구부
WCL: 파장 변환층 QD: 파장 변환 입자
SCT: 산란 입자 CFL: 컬러 필터층
DV: 구동부 SDV: 스캔 구동부
DDV: 데이터 구동부 SL: 스캔 라인
DL: 데이터 라인 PXL: 화소
CNE: 연결부 CNE1: 제1 연결부
CNE2: 제2 연결부 HL: 홀
HL1: 제1 홀 HL2: 제2 홀

Claims (20)

  1. 영상을 표시하는 표시 영역을 포함하는 기판;
    상기 기판의 상기 표시 영역의 제1 면에 배치되며, 표시 소자층 및 화소 회로층을 포함하는 화소;
    상기 기판의 상기 제1 면에 대향하는 상기 표시 영역의 제2 면에 배치되고, 상기 표시 영역에 배치되는 제1 구동부; 및
    상기 기판의 상기 표시 영역의 상기 제1 면 및 상기 제2 면 사이를 관통하여 상기 화소 회로층의 제1 신호선과 상기 제1 구동부를 전기적으로 연결하는 제1 연결부를 포함하되,
    상기 표시 소자층은,
    서로 동일층에 배치되고 상호 이격하는 제1 전극과 제2 전극, 및
    상기 제1 전극 및 상기 제2 전극 사이에 배치된 발광 소자를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 기판의 상기 표시 영역의 상기 제2 면에 배치되는 제2 구동부; 및
    상기 기판의 상기 제1 면 및 상기 제2 면 사이를 관통하여 상기 화소 회로층의 제2 신호선과 상기 제2 구동부를 전기적으로 연결하는 제2 연결부를 더 포함하되,
    상기 제1 구동부는 상기 제1 신호선에 스캔 신호를 공급하고,
    상기 제2 구동부는 상기 제2 신호선에 데이터 신호를 공급하는 표시 장치.
  3. 제2 항에 있어서,
    상기 화소 회로층은 상기 발광 소자와 전기적으로 연결된 트랜지스터를 더 포함하되,
    상기 트랜지스터는,
    상기 기판의 상기 제1 면 상에 배치되는 반도체층;
    상기 반도체층 상에 배치되는 게이트 전극; 및
    상기 게이트 전극 상에 배치되어 상기 반도체층에 연결되는 제1 트랜지스터 전극과 제2 트랜지스터 전극을 포함하고,
    상기 제1 신호선은 상기 게이트 전극과 동일층에 배치되는 표시 장치.
  4. 제3 항에 있어서,
    상기 제2 신호선은 상기 제1 트랜지스터 전극 및 상기 제2 트랜지스터 전극 중 적어도 하나와 동일층에 배치되는 표시 장치.
  5. 제4 항에 있어서,
    상기 화소 회로층은,
    상기 제2 신호선 및 상기 제2 연결부와 접촉되는 중간 전극을 더 포함하되,
    상기 중간 전극은 상기 제1 신호선과 동일층에 배치되는 표시 장치.
  6. 제2 항에 있어서,
    상기 기판의 상기 제2 면에 배치되고, 상기 제1 연결부 및 상기 제2 연결부를 덮는 캡핑층을 더 포함하며,
    상기 제1 연결부는 상기 기판을 관통하는 제1 관통 전극 및 상기 기판의 상기 제2 면에 배치되는 제1 팬아웃 전극을 포함하고,
    상기 제2 연결부는 상기 기판을 관통하는 제2 관통 전극 및 상기 기판의 상기 제2 면에 배치되는 제2 팬아웃 전극을 포함하되,
    상기 캡핑층은 상기 제1 팬아웃 전극의 일부를 노출하는 제1 패드 개구부 및 상기 제2 팬아웃 전극의 일부를 노출하는 제2 패드 개구부를 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 패드 개구부를 통해 상기 제1 팬아웃 전극에 전기적으로 연결된 제1 연결 필름; 및
    상기 제2 패드 개구부를 통해 상기 제2 팬아웃 전극에 전기적으로 연결된 제2 연결 필름을 더 포함하되,
    상기 제1 구동부는 상기 제1 연결 필름 상에 배치되고,
    상기 제2 구동부는 상기 제2 연결 필름 상에 배치되는 표시 장치.
  8. 제1 항에 있어서,
    상기 표시 소자층은,
    상기 제1 전극 및 상기 제2 전극 상에 배치되는 절연층;
    상기 제1 전극 및 상기 발광 소자의 제1 단부와 접촉하는 제3 전극; 및
    상기 제2 전극 및 상기 발광 소자의 제2 단부와 접촉하는 제4 전극을 더 포함하되,
    상기 절연층은 상기 제1 전극의 적어도 일부를 노출하는 제1 개구부 및 상기 제2 전극의 적어도 일부를 노출하는 제2 개구부를 포함하고,
    상기 제3 전극은 상기 제1 개구부를 통해 상기 제1 전극과 접촉하며,
    상기 제4 전극은 상기 제2 개구부를 통해 상기 제2 전극과 접촉하는 표시 장치.
  9. 제1 항에 있어서,
    상기 표시 소자층은,
    상기 발광 소자 상에 배치되는 파장 변환층; 및
    상기 파장 변환층 상에 배치되는 컬러 필터층을 더 포함하되,
    상기 파장 변환층은 파장 변환 입자 및 산란 입자를 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 발광 소자는 무기 물질을 포함하고,
    상기 화소는 복수의 발광 소자들을 포함하는 표시 장치.
  11. 기판의 제1 면 상에 표시 소자층 및 화소 회로층을 형성하는 단계;
    상기 기판을 관통하여 상기 화소 회로층의 적어도 일부를 노출하는 홀을 형성하는 단계;
    상기 기판의 상기 제1 면에 대향하는 제2 면에 상기 홀을 충진하고 노출된 상기 화소 회로층의 적어도 일부와 접촉하는 연결부를 형성하는 단계; 및
    상기 기판의 상기 제2 면 상에 상기 연결부의 일부를 노출하는 패드 개구부를 포함하는 캡핑층을 형성하는 단계를 포함하되,
    상기 홀은 영상이 표시되는 상기 기판의 표시 영역 내에 형성되는 표시 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 패드 개구부를 통해 상기 연결부에 전기적으로 연결되는 연결 필름 및 구동부를 배치하는 단계를 더 포함하는 표시 장치의 제조 방법.
  13. 제11 항에 있어서,
    상기 표시 소자층을 형성하는 단계는,
    동일층에 상호 이격되는 제1 전극과 제2 전극을 형성하는 단계; 및
    상기 제1 전극과 상기 제2 전극 사이에 발광 소자를 배치하는 단계를 포함하는 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 표시 소자층을 형성하는 단계는,
    상기 발광 소자 상에 파장 변환층을 형성하는 단계; 및
    상기 파장 변환층 상에 컬러 필터층을 형성하는 단계를 더 포함하되,
    상기 파장 변환층은 파장 변환 입자 및 산란 입자를 포함하는 표시 장치의 제조 방법.
  15. 복수의 표시 패널들의 배열을 포함하고,
    상기 표시 패널들 각각은,
    영상을 표시하는 표시 영역을 포함하는 기판;
    상기 기판의 제1 면에 배치되고, 상기 표시 영역에 배치되며, 표시 소자층 및 화소 회로층을 포함하는 화소;
    상기 기판의 상기 제1 면에 대향하는 제2 면에 배치되고, 상기 표시 영역에 배치되는 구동부; 및
    상기 기판의 상기 제1 면 및 상기 제2 면 사이를 관통하여 상기 화소 회로층의 신호선과 상기 구동부를 연결하는 연결부를 포함하되,
    상기 표시 소자층은,
    서로 동일층에 배치되고 상호 이격하는 제1 전극과 제2 전극, 및
    상기 제1 전극 및 상기 제2 전극 사이에 배치되며 상기 화소를 구성하는 복수의 발광 소자들을 포함하는 타일드 표시 장치.
  16. 제15 항에 있어서,
    상기 표시 패널들은,
    제1 방향으로 서로 인접한 제1 표시 패널과 제2 표시 패널, 및
    상기 제1 표시 패널과 상기 제1 방향과 교차하는 제2 방향으로 인접한 제3 표시 패널을 포함하고,
    상기 제1 표시 패널의 상기 제2 표시 패널에 인접한 최외곽에 배치된 제1 화소와 상기 제2 표시 패널의 최외곽에 배치되며 상기 제1 화소와 가장 인접한 제2 화소 사이의 상기 제1 방향으로의 간격은 상기 제1 표시 패널에 포함되는 서로 인접한 화소들 간의 상기 제1 방향으로의 간격 이하인 타일드 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 표시 패널은,
    상기 제1 화소로부터 상기 제1 방향의 반대 방향으로 인접한 제3 화소를 포함하되,
    상기 제1 화소의 상기 제1 방향의 폭은 상기 제3 화소의 상기 제1 방향의 폭보다 작은 타일드 표시 장치.
  18. 제 17 항에 있어서,
    상기 제1 화소에 포함되는 발광 소자들이 배열되는 열의 개수는 상기 제3 화소에 포함되는 발광 소자들이 배열되는 열의 개수보다 적은 타일드 표시 장치.
  19. 제16 항에 있어서,
    상기 제1 표시 패널은,
    상기 제1 표시 패널의 상기 제3 표시 패널에 인접한 최외곽에 배치된 제4 화소; 및
    상기 제4 화소로부터 상기 제2 방향의 반대 방향으로 인접한 제5 화소를 더 포함하되,
    상기 제4 화소의 상기 제2 방향의 폭은 상기 제5 화소의 상기 제2 방향의 폭보다 작은 타일드 표시 장치.
  20. 제19 항에 있어서,
    상기 제4 화소에 포함되는 상기 제1 전극의 상기 제2 방향으로의 길이는 상기 제5 화소에 포함되는 상기 제1 전극의 상기 제2 방향으로의 길이보다 작은 타일드 표시 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11562669B2 (en) 2020-04-13 2023-01-24 Samsung Display Co., Ltd. Tiled display device
US11973072B2 (en) 2020-09-16 2024-04-30 Samsung Display Co., Ltd. Display device including first and second light blocking patterns

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220002798A (ko) * 2020-06-30 2022-01-07 삼성디스플레이 주식회사 표시 장치
CN114267776A (zh) * 2021-12-16 2022-04-01 惠州华星光电显示有限公司 一种显示面板及制作方法、移动终端
CN114694517B (zh) * 2022-03-25 2023-06-02 Tcl华星光电技术有限公司 拼接显示面板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10170711B2 (en) * 2015-05-05 2019-01-01 Apple Inc. Display with vias to access driver circuitry
KR20180100013A (ko) 2017-02-28 2018-09-06 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR102488256B1 (ko) 2017-12-27 2023-01-13 엘지디스플레이 주식회사 타일드 디스플레이
KR102013323B1 (ko) 2018-05-03 2019-08-22 주식회사 넵시스 3차원 비아를 갖는 디스플레이 장치 및 그 제조방법
KR102600928B1 (ko) 2018-07-05 2023-11-14 삼성디스플레이 주식회사 발광 표시 장치 및 그의 제조 방법
CN110265440A (zh) * 2019-06-06 2019-09-20 惠州市华星光电技术有限公司 显示面板及其制作方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11562669B2 (en) 2020-04-13 2023-01-24 Samsung Display Co., Ltd. Tiled display device
US11900838B2 (en) 2020-04-13 2024-02-13 Samsung Display Co., Ltd. Tiled display device
US11973072B2 (en) 2020-09-16 2024-04-30 Samsung Display Co., Ltd. Display device including first and second light blocking patterns

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