WO2023054871A1 - 표시 장치 - Google Patents

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WO2023054871A1
WO2023054871A1 PCT/KR2022/010673 KR2022010673W WO2023054871A1 WO 2023054871 A1 WO2023054871 A1 WO 2023054871A1 KR 2022010673 W KR2022010673 W KR 2022010673W WO 2023054871 A1 WO2023054871 A1 WO 2023054871A1
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WO
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sensing
display
fingerprint
transistor
display area
Prior art date
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PCT/KR2022/010673
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조강빈
양동욱
이종현
김일남
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삼성디스플레이 주식회사
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Definitions

  • the present invention relates to a display device.
  • Display devices are applied to various electronic devices such as smart phones, tablets, notebook computers, monitors, and TVs. Recently, the use of portable electronic devices such as smart phones, tablets, and notebook computers has greatly increased due to the development of mobile communication technology. Since privacy information is stored in the portable electronic device, fingerprint authentication is used to authenticate a user's biometric fingerprint to protect the personal information of the portable electronic device.
  • the display device may authenticate the user's fingerprint using an optical method, an ultrasonic method, or a capacitive method.
  • the optical method may authenticate the user's fingerprint by detecting light reflected from the user's fingerprint.
  • the display device may include a display panel including display pixels for displaying an image and light-sensing pixels for detecting light in order to authenticate a user's fingerprint using an optical method.
  • a display panel including display pixels for displaying an image and light-sensing pixels for detecting light in order to authenticate a user's fingerprint using an optical method.
  • space in which the photo-sensing pixels are disposed may be insufficient.
  • An object to be solved by the present invention is to provide a display device capable of providing a display panel in which a space of display pixels does not need to be reduced in order to prepare a space for arranging photo-sensing pixels.
  • a display device for solving the above problems includes a substrate including a display area for displaying an image and a non-display area disposed around the display area, a light emitting element disposed in the display area, and the light emitting element.
  • Display pixels each including a connected pixel driver, and photo-sensing pixels each including a light-receiving element and a sensing driver connected to the light-receiving element.
  • the sensing driver includes at least one transistor.
  • the light receiving element is disposed in the display area, and the at least one transistor of the sensing driver is disposed in the non-display area.
  • the sensing driver may be disposed on a first side of the display area.
  • It may include a display scan driver disposed in the non-display area and outputting scan signals to the pixel driver, and a fingerprint scan driver disposed in the non-display area and outputting fingerprint scan signals to the sensing driver.
  • the display scan driver may be disposed on a second side of the display area.
  • the fingerprint scan driver may be disposed at a corner where a first side and a second side of the display area meet.
  • the fingerprint scan driver may be disposed on a first side of the display area.
  • the fingerprint scan driver may be disposed at a corner where a first side and a second side of the display area meet and at a first side of the display area.
  • the pixel driver connects a driving transistor to control a driving current flowing to the light emitting element according to a data voltage applied to a gate electrode, and a driving voltage line to which a driving voltage is applied to a gate electrode of the driving transistor according to a display initialization signal.
  • a driving transistor to control a driving current flowing to the light emitting element according to a data voltage applied to a gate electrode, and a driving voltage line to which a driving voltage is applied to a gate electrode of the driving transistor according to a display initialization signal.
  • the sensing driver may include a first sensing transistor that connects a fingerprint connection line connected to a light-receiving anode electrode of the light-receiving element to a sensing line according to a fingerprint scan signal of a fingerprint scan line.
  • the fingerprint scan signal may be the same as the display initialization signal.
  • the fingerprint scan signal may be the same as the display control signal.
  • the first sensing transistor may be disposed in the non-display area.
  • the sensing driver may further include a second fingerprint transistor that connects the fingerprint connection wire to a driving voltage wire to which a driving voltage is applied according to a fingerprint initialization signal of the fingerprint initialization wire.
  • the second sensing transistor may be disposed in the non-display area.
  • the fingerprint initialization signal may be the same as the display writing signal.
  • the sensing driver includes a first sensing transistor controlling a sensing current flowing through a sensing line according to a voltage of a light receiving anode electrode of the light receiving element, a second optical transistor initializing the light receiving anode electrode according to a fingerprint initialization signal of a fingerprint initialization line, and a third sensing transistor configured to connect a drain electrode of the first sensing transistor to the sensing line according to a fingerprint scan signal of the fingerprint scan line.
  • the first sensing transistor, the second sensing transistor, and the third sensing transistor may be disposed in the non-display area.
  • the first sensing transistor and the third sensing transistor may be disposed in the non-display area, and the second sensing transistor may be disposed in the display area.
  • the fingerprint scan signal may be identical to the display initialization signal, and the fingerprint initialization signal may be identical to the display writing signal.
  • a display device for solving the above problems includes a display area displaying an image, a substrate disposed around the display area, and a light-receiving element and a light-sensing unit connected to the light-receiving element, respectively.
  • the sensing driver includes a plurality of transistors.
  • the light receiving element is disposed in the display area, at least one of the plurality of transistors of the sensing driver is disposed in the non-display area, and another one of the plurality of transistors is disposed in the display area.
  • a display device for solving the above problems is a display area for displaying an image, a substrate disposed around the display area, a light emitting element disposed in the display area, and a pixel driver connected to the light emitting element.
  • Display pixels each including, photo-sensing pixels each including a light-receiving element and a sensing driver connected to the light-receiving element, and disposed in the non-display area, and applying scan signals to the pixel driving unit, and applying scan signals to the sensing driving unit.
  • a scan driver for applying fingerprint scan signals is provided.
  • the sensing driver may include at least one transistor, the light receiving element may be disposed in the display area, and the at least one transistor of the sensing driver may be disposed in the non-display area.
  • the light-receiving elements of the light-sensing unit are formed in the display area like the light-emitting elements of the light-emitting units, and are connected one-to-one to the sensing driving units disposed in the non-display area using sensing connection wires. . Therefore, there is no need to reduce the space where the first to fourth pixel drivers are arranged to prepare a space where the sensing drivers are arranged.
  • FIG. 1 is a perspective view illustrating a display device according to an exemplary embodiment.
  • FIG. 2 is a plan view illustrating a display panel and a display driving circuit according to an exemplary embodiment.
  • FIG. 3 is a plan view illustrating a display panel and a display driving circuit according to another exemplary embodiment.
  • FIG. 4 is a plan view illustrating a display panel and a display driving circuit according to another exemplary embodiment.
  • FIG. 5 is a block diagram illustrating a display device according to an exemplary embodiment.
  • FIG. 6 is a circuit diagram illustrating a display pixel and a photo-sensing pixel according to an exemplary embodiment.
  • FIG. 7 is an exemplary diagram illustrating a display scan driving unit according to an exemplary embodiment.
  • FIG 8 is an exemplary diagram showing an optical scan driver according to an exemplary embodiment.
  • FIG. 9 is a waveform diagram illustrating scan signals input to display pixels and photo-sensing pixels according to an exemplary embodiment.
  • FIG. 10 is a layout diagram illustrating an image display area according to an exemplary embodiment.
  • FIG. 11 is a layout diagram illustrating a fingerprint sensing area according to an exemplary embodiment.
  • FIG. 12 is an exemplary diagram illustrating light sensing units and sensing pixel driving units of a fingerprint sensing area according to an exemplary embodiment.
  • FIG. 13 and 14 are layout views showing area A of FIG. 11 in detail.
  • 15A is a cross-sectional view illustrating an example of a display panel taken along line AA′ of FIG. 14 .
  • 15B is a cross-sectional view illustrating an example of a display panel taken along line BB′ of FIG. 14 .
  • 16 is a circuit diagram illustrating a display pixel and a photo-sensing pixel according to another exemplary embodiment.
  • 17 is a waveform diagram illustrating scan signals input to a first display pixel and a photo-sensing pixel of a display pixel according to another exemplary embodiment.
  • FIG. 18 is an exemplary diagram illustrating light sensing units and sensing pixel driving units of a fingerprint sensing area according to another embodiment.
  • FIG. 19 is a circuit diagram illustrating a display pixel and a photo-sensing pixel according to another exemplary embodiment.
  • 20 is an exemplary diagram illustrating light sensing units and sensing pixel driving units of a fingerprint sensing area according to another embodiment.
  • 21 is an exemplary diagram illustrating light sensing units and sensing pixel driving units of a fingerprint sensing area according to another embodiment.
  • FIG. 22 is a layout diagram illustrating a display panel according to another exemplary embodiment.
  • FIG. 23 is a block diagram illustrating a display device according to another exemplary embodiment.
  • 24 is an exemplary diagram illustrating light sensing units and sensing pixel driving units of a fingerprint sensing area according to another embodiment.
  • 25 is an exemplary diagram illustrating light sensing units and sensing pixel driving units of a fingerprint sensing area according to another embodiment.
  • 26 is an exemplary diagram illustrating light sensing units and sensing pixel driving units of a fingerprint sensing area according to another embodiment.
  • FIG. 27 is an exemplary diagram illustrating light sensing units and sensing pixel driving units of a fingerprint sensing area according to another embodiment.
  • 1 is a perspective view illustrating a display device according to an exemplary embodiment.
  • 2 is a plan view illustrating a display panel and a display driving circuit according to an exemplary embodiment.
  • the display device 10 is a device for displaying moving images or still images, and includes a mobile phone, a smart phone, a tablet personal computer (PC), and a smart watch.
  • a smart watch smart phone
  • watch phone mobile communication terminal
  • electronic notebook electronic book
  • PMP portable multimedia player
  • portable electronic devices such as televisions, laptops, monitors
  • IoT Internet of Things
  • the display device 10 includes an organic light emitting display using an organic light emitting diode, a quantum dot light emitting display including a quantum dot light emitting layer, an inorganic light emitting display including an inorganic semiconductor, and a micro or nano light emitting diode (micro LED). or nano LED)) may be a light emitting display device such as a subminiature light emitting display device.
  • the display device 10 has been mainly described as an organic light emitting display device, but the present invention is not limited thereto.
  • the display device 10 includes a display panel 100 , a display driving circuit 200 , and a circuit board 300 .
  • the display panel 100 may be formed in a flat rectangular shape having a short side in the first direction DR1 and a long side in the second direction DR2 crossing the first direction DR1 .
  • a corner where the short side of the first direction DR1 and the long side of the second direction DR2 meet may be formed at a right angle or rounded to have a predetermined curvature.
  • the planar shape of the display panel 100 is not limited to a quadrangle and may be formed in a polygonal shape, a circular shape, or an elliptical shape.
  • the display panel 100 may be formed flat, but is not limited thereto.
  • the display panel 100 may include curved portions formed at left and right ends and having a constant curvature or a changing curvature.
  • the display panel 100 may be formed to be flexible so as to be bent, bent, bent, folded, or rolled.
  • the substrate SUB of the display panel 100 may include a main area MA and a sub area SBA.
  • the main area MA may include a display area DA displaying an image and a non-display area NDA that is a peripheral area of the display area DA.
  • the display area DA may include display pixels (SPX in FIG. 4 ) displaying an image.
  • the display area DA may occupy most of the main area MA.
  • the display area DA may be disposed at the center of the main area MA.
  • the display area DA may include an image display area IDA and a fingerprint sensing area FSA.
  • the fingerprint sensing area FSA is an area including light sensing units (PDUs in FIG. 4 ) of light sensing pixels (LSPs in FIG. 4 ) that sense light to detect a user's fingerprint as well as display an image.
  • PDUs in FIG. 4 light sensing units
  • LSPs in FIG. 4 light sensing pixels
  • the image display area IDA is an area excluding the fingerprint sensing area FSA from the display area DA, and may be an area that displays only an image without detecting a user's fingerprint.
  • the fingerprint sensing area FSA may be a part of the display area DA, but the exemplary embodiment of the present specification is not limited thereto.
  • the display area DA may include only the fingerprint sensing area FSA without the image display area IDA.
  • the fingerprint sensing area FSA may be substantially the same as the display area DA. That is, the entire display area DA may be the fingerprint sensing area FSA.
  • the fingerprint sensing area FSA is disposed at one edge of the display area DA, for example, in the center of the upper edge, but the exemplary embodiment of the present specification is not limited thereto.
  • the fingerprint sensing area FSA may be disposed apart from one edge of the display area DA.
  • the fingerprint sensing area FSA may be disposed at one side edge of the display area DA.
  • the fingerprint sensing area FSA may be disposed in a left or right area of an upper edge of the display area DA.
  • the non-display area NDA may be disposed adjacent to the display area DA.
  • the non-display area NDA may be an area outside the display area DA.
  • the non-display area NDA may be disposed to surround the display area DA.
  • the non-display area NDA may be an edge area of the display panel 100 .
  • the fingerprint driving area FDA may be disposed in the non-display area NDA as shown in FIG. 2 .
  • the fingerprint driving area FDA may be an area including the sensing driving unit (FDU of FIG. 4 ) of each of the photo-sensing pixels (LSP of FIG. 4 ).
  • the fingerprint driving area FDA may be a portion of the non-display area NDA.
  • the fingerprint driving area FDA may be disposed adjacent to the fingerprint sensing area FSA.
  • the fingerprint driving area FDA may be disposed above the fingerprint sensing area FSA of the display area DA as shown in FIG. 2 .
  • the fingerprint driving area FDA may connect the light sensing unit PDU of each light sensing pixel (LSP of FIG. 4 ) to a sensing wire according to a fingerprint scan signal applied from the fingerprint scan driver 120 .
  • the sensing wire may be connected to the fingerprint driving circuit 400 .
  • the fingerprint driving circuit 400 may be formed as an integrated circuit (IC) and attached to the circuit board 300 .
  • the sub area SBA may protrude in the second direction DR2 from one side of the main area MA.
  • the length of the second direction DR2 of the sub area SBA may be smaller than the length of the second direction DR2 of the main area MA.
  • the length of the sub area SBA in the first direction DR1 is smaller than the length of the main area MA in the first direction DR1 or substantially equal to the length of the main area MA in the first direction DR1. can do.
  • the sub area SBA may protrude from one side of the main area MA in the first direction DR1.
  • FIG. 1 and 2 illustrate that the sub area SBA is unfolded, but the sub area SBA may be bent, and in this case, it may be disposed below the main area MA.
  • the sub area SBA may overlap the main area MA in the third direction DR3 .
  • the sub area SBA may include a first area A1, a second area A2, and a bending area BA.
  • the first area A1 is an area protruding in the second direction DR2 from one side of the main area MA.
  • One side of the first area A1 may contact the non-display area NDA of the main area MA, and the other side of the first area A1 may contact the bending area BA.
  • the second area A2 is an area where the pads DP and the display driving circuit 200 are disposed.
  • the display driving circuit 200 may be attached to the driving pads of the second area A2 using a conductive adhesive such as an anisotropic conductive film.
  • the circuit board 300 may be attached to the pads DP of the second area A2 by using a conductive adhesive member. One side of the second area A2 may contact the bending area BA.
  • the bending area BA is a bending area.
  • the second area A2 may be disposed under the first area A1 and under the main area MA.
  • the bending area BA may be disposed between the first area A1 and the second area A2.
  • One side of the bending area BA may contact the first area A1, and the other side of the bending area BA may contact the second area A2.
  • the display driving circuit 200 may generate signals and voltages for driving the display panel 100 .
  • the display driving circuit 200 may be formed of an integrated circuit (IC) and attached to the display panel 100 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method. , but not limited thereto.
  • the display driving circuit 200 may be attached on the circuit board 300 using a chip on film (COF) method.
  • COG chip on glass
  • COF chip on film
  • the circuit board 300 may be attached to one end of the sub area SBA of the display panel 100 . Accordingly, the circuit board 300 may be electrically connected to the display panel 100 and the display driving circuit 200 . The display panel 100 and the display driving circuit 200 may receive digital image data, timing signals, and driving voltages through the circuit board 300 .
  • the circuit board 300 may be a flexible printed circuit board, a printed circuit board, or a flexible film such as a chip on film.
  • the display scan driver 110 may be disposed in the non-display area NDA. Although the display scan driving unit 110 is disposed on one side (eg, the left side) of the display panel 100, the exemplary embodiment of the present specification is not limited thereto. For example, the display scan driver 110 may be disposed on both sides (eg, left and right sides) of the display panel 100 .
  • the display scan driver 110 may be electrically connected to the display driver circuit 200 through scan fan-out wires.
  • the display scan driver 110 may receive a scan control signal from the display driver circuit 200, generate scan signals according to the scan control signal, and output the scan signals to scan wires.
  • the fingerprint scan driver 120 may be disposed in the non-display area NDA.
  • the fingerprint scan driver 120 may be electrically connected to the display driver circuit 200 through fingerprint fan-out lines.
  • the fingerprint scan driver 120 may receive a fingerprint control signal from the display driver circuit 200, generate fingerprint scan signals according to the fingerprint control signal, and output the fingerprint scan signals to fingerprint scan lines.
  • the fingerprint scan driver 120 is disposed at a corner where the left side and the upper side of the display area DA meet, as shown in FIG. 2 , and may be disposed above the display scan driver 110 .
  • the fingerprint scan driving unit 120 may be disposed above the display area DA and may be disposed to the left of the fingerprint driving unit FDC, as shown in FIG. 3 .
  • the fingerprint scan driver 120 may be disposed on the upper side of the display scan driver 110 and the upper side of the display panel 100, as shown in FIG. 4, and may be disposed on the left side of the fingerprint driver 120.
  • FIG. 5 is a block diagram illustrating a display device according to an exemplary embodiment.
  • a display device includes a display panel 100, a display scan driver 110, a fingerprint scan driver 120, a display driver circuit 200, and a power supply 500.
  • the display driving circuit 200 may include a data driver 210 and a timing controller 220 .
  • the display panel 100 includes display pixels SPX, photo-sensing pixels LSP, display write lines GWL, display initialization lines GIL, and display control lines GCL disposed in the display area DA. ), light emitting lines EL, data lines DL, fingerprint scan lines FSL, sensing connection lines FCL, and sensing lines RL.
  • the display panel 100 may include a display scan driver 110 , a fingerprint driver 120 , and a fingerprint scan driver 120 disposed in the non-display area NDA.
  • the display write lines GWL, display initialization lines GIL, display control lines GCL, light emitting lines EL, and fingerprint scan lines FSL may extend in the first direction DR1.
  • the data lines DL, the sensing connection lines FCL, and the sensing lines RL may extend in the second direction DR2 .
  • the display pixels SPX may be arranged in a matrix form in the first and second directions DR1 and DR2 in the display area DA.
  • Each of the display pixels SPX includes one of display write lines GWL, one of display initialization lines GIL, one of display control lines GCL, and one of light emitting lines EL. can be connected to one.
  • Each of the display pixels SPX includes a display write signal of the display write line GWL, a display initialization signal of the display initialization line GIL, a display control signal of the display control line GCL, and a light emitting signal of the light emitting line EL. Accordingly, a data voltage of the data line DL may be supplied, and a driving current may be supplied to the light emitting element according to the data voltage to emit light.
  • Each of the light sensing pixels LSP may include a light sensing unit PDU and a sensing driving unit FDU.
  • the photo sensing unit PDU of each of the light sensing pixels LSP may be disposed in the fingerprint sensing area FSA, and the sensing driving unit FDU may be disposed in the fingerprint driving area FDA.
  • the light sensing units PDUs may be arranged in a matrix form in the first and second directions DR1 and DR2 in the fingerprint sensing area FSA.
  • the light sensing units (PDUs) may be connected one-to-one to the sensing driving units (FDUs) through the sensing connection lines (FCL). That is, the light sensing unit PDU may be connected to the sensing driving unit FDU through the sensing connection line FCL.
  • Each of the sensing driving units may be arranged in a matrix form in the first direction DR1 and the second direction DR2.
  • Each of the sensing driving units FDU may be connected to one of the fingerprint scan lines FSL, one of the sensing connection lines FCL, and one of the sensing lines RL.
  • Each of the sensing driving units FDU may connect the sensing connection line FCL connected to the light sensing unit PDU to the sensing line RL according to the fingerprint scan signal of the fingerprint scan line FSL.
  • the fingerprint driving circuit 400 may be connected to sensing lines RL.
  • the fingerprint driving circuit 400 may detect a fingerprint according to sensing voltages of sensing lines RL.
  • light output from the display panel 100 may be reflected from crests and valleys of a fingerprint of a user's finger disposed in the fingerprint sensing area FSA.
  • the sensing voltage sensed by the light sensing unit PDU may vary depending on whether the light is reflected from the crest of the fingerprint of the finger F or the light reflected from the valley of the fingerprint of the finger F.
  • the fingerprint driving circuit 400 may recognize a fingerprint of a finger according to sensing voltages of sensing lines RL.
  • the display scan driver 110 may be connected to display write lines GWL, display initialization lines GIL, display control lines GCL, and light emitting lines EL.
  • the display scan driver 110 includes display write signals applied to display write lines GWL, display initialization signals applied to display initialization lines GIL, and display control applied to display control lines GCL. It may include a display signal output unit that outputs signals and a light-emitting signal output unit that outputs light-emitting signals applied to the light-emitting lines EL.
  • the display scan driver 110 may receive a write control signal WCS, an initialization control signal ICS, a scan control signal CCS, and an emission control signal ECS from the timing controller 220 .
  • the display signal output unit of the display scan driver 110 may generate display write signals according to the write control signal SCS and output them to the display write lines GWL.
  • the display signal output unit of the display scan driver 110 may generate display initialization signals according to the initialization control signal ICS and output them to the display initialization lines GIL.
  • the display signal output unit of the display scan driver 110 may generate display control signals according to the scan control signal CCS and output them to the display control lines GCL.
  • the light emitting signal output unit of the display scan driver 110 may generate display light emitting signals according to the light emitting control signal ECS and output them to the display light emitting lines EL.
  • the fingerprint scan driver 120 may be connected to fingerprint scan wires (FSL).
  • the fingerprint scan driver 120 may receive the fingerprint scan control signal FSCS from the timing controller 220 .
  • the fingerprint scan driver 120 may generate fingerprint scan signals according to the fingerprint scan control signal FSCS and output them to the fingerprint scan lines FSL.
  • the data driver 210 converts the digital image data DATA into data voltages and outputs them to the data lines DL.
  • the data driver 210 may output data voltages in synchronization with display write signals. Therefore, the display pixels SPX are selected by the display write signals of the display scan driver 110, and the data voltage can be supplied to each of the selected display pixels SPX.
  • the timing controller 220 receives digital image data DATA and timing signals from an external graphic device.
  • the external graphic device may be a graphic card of a computer or a set top box, but the embodiments of the present specification are not limited thereto.
  • the timing controller 220 includes a write control signal (WCS), an initialization control signal (ICS), a scan control signal (SCS), and an emission control signal (for controlling the operation timing of the display scan driver 110 according to timing signals). ECS) can be created. Also, the timing controller 220 may generate a fingerprint scan control signal FSCS for controlling the operation timing of the fingerprint scan driver 120 according to the timing signals. Also, the timing controller 220 may generate a data control signal DCS for controlling the operation timing of the data driver 210 according to the timing signals.
  • WCS write control signal
  • ICS initialization control signal
  • SCS scan control signal
  • ECS emission control signal
  • the timing controller 220 outputs the write control signal WCS, the initialization control signal ICS, the scan control signal SCS, and the emission control signal ECS to the display scan driver 110 .
  • the timing controller 220 outputs the fingerprint scan control signal FSCS to the fingerprint scan driver 120 .
  • the timing controller 220 outputs the digital image data DATA and the data control signal DCS to the data driver 210 .
  • the power supply 500 may generate and output a plurality of driving voltages to the display panel 100 .
  • the power supply 500 may output the first driving voltage VDD, the second driving voltage VSS, and the third driving voltage VINT to the display panel 100 .
  • the first driving voltage VDD is a high potential driving voltage
  • the second driving voltage VSS is a low potential driving voltage
  • the third driving voltage VINT is for initializing the gate electrode of the driving transistor of each display pixel. can be voltage.
  • the light sensing unit PDU of each of the light sensing pixels LSP for fingerprint sensing is disposed in the fingerprint sensing area FSA, which is a part of the display area DA, and the sensing driving unit FDU is not It may be disposed in the fingerprint driving area FDA, which is a part of the display area NDA. Therefore, it is not necessary to reduce the space of the display pixels SPX in the display area DA in order to prepare a space where the photo-sensing pixels LSP are disposed.
  • FIG. 6 is a circuit diagram illustrating a display pixel and a photo-sensing pixel according to an exemplary embodiment.
  • the display pixel SPX includes a kth (k is a positive integer) display initialization line GILk, a kth display write line GWLk, and a kth display control line GCLk. ) can be connected to
  • the display pixel SPX includes a first driving voltage line VDL to which a first driving voltage is supplied, a second driving voltage line VSL to which a second driving voltage is supplied, and a third driving voltage line to which a third driving voltage is supplied. It may be connected to the driving voltage line VIL.
  • the display pixel SPX may include a light emitting unit ELU and a pixel driving unit DDU.
  • the light emitting unit ELU may include a light emitting element (LEL).
  • the pixel driver DDU may include a driving transistor DT, switch elements, and a capacitor CST1.
  • the switch elements include first to sixth transistors ST1 , ST2 , ST3 , ST4 , ST5 , and ST6 .
  • the driving transistor DT may include a gate electrode, a first electrode, and a second electrode.
  • the driving transistor DT controls a drain-to-source current (Ids, hereinafter referred to as “driving current”) flowing between the first electrode and the second electrode according to the data voltage applied to the gate electrode.
  • driving current Ids, hereinafter referred to as “driving current”
  • the driving current Ids flowing through the channel of the driving transistor DT is proportional to the square of the difference between the voltage Vgs between the first electrode and the gate electrode of the driving transistor DT and the threshold voltage. proportional
  • Equation 1 k′ is a proportional coefficient determined by the structure and physical characteristics of the driving transistor, Vsg is the voltage between the first electrode and the gate electrode of the driving transistor, and Vth is the threshold voltage of the driving transistor.
  • the light emitting element LEL emits light according to the driving current Ids. As the driving current Ids increases, the amount of light emitted from the light emitting element LEL may increase.
  • the light emitting element LEL may be an organic light emitting diode including an organic light emitting layer disposed between an anode electrode and a cathode electrode.
  • the light emitting element LEL may be an inorganic light emitting element including an inorganic semiconductor disposed between the anode electrode and the cathode electrode.
  • the light emitting element LEL may be a quantum dot light emitting element including a quantum dot light emitting layer disposed between an anode electrode and a cathode electrode.
  • the light emitting element LEL may be a micro light emitting element including a micro light emitting diode disposed between the anode electrode and the cathode electrode.
  • the anode electrode of the light emitting element LEL may be connected to the first electrode of the fourth transistor ST4 and the second electrode of the sixth transistor ST6, and the cathode electrode may be connected to the second driving voltage line VSL.
  • a parasitic capacitance Cel may be formed between the anode electrode and the cathode electrode of the light emitting element LEL.
  • the first transistor ST1 is turned on by the initial scan signal of the kth display initialization line GILk to connect the gate electrode of the driving transistor DT to the third driving voltage line VIL. Accordingly, the third driving voltage VINT of the third driving voltage line VIL may be applied to the gate electrode of the driving transistor DT.
  • the gate electrode of the first transistor ST1 is connected to the kth display initialization line GILk, the first electrode is connected to the gate electrode of the driving transistor DT, and the second electrode is connected to the third driving voltage line VIL. can be connected to
  • the second transistor ST2 is turned on by the display write signal of the kth display write line GWLk to connect the first electrode of the driving transistor DT to the jth data line Dj. Accordingly, the data voltage of the jth data line Dj may be applied to the first electrode of the driving transistor DT.
  • the gate electrode of the second transistor ST2 is connected to the kth display write line GWLk, the first electrode is connected to the first electrode of the driving transistor DT, and the second electrode is connected to the jth data line Dj. can be connected to
  • the third transistor ST3 is turned on by the display write signal of the kth display write line GWLk to connect the gate electrode and the second electrode of the driving transistor DT.
  • the driving transistor DT is driven as a diode.
  • the gate electrode of the third transistor ST3 is connected to the kth display write line GWLk, the first electrode is connected to the second electrode of the driving transistor DT, and the second electrode is connected to the gate of the driving transistor DT. may be connected to an electrode.
  • the fourth transistor ST4 is turned on by the display control signal of the kth display control line GCLk to connect the anode electrode of the light emitting element LEL to the third driving voltage line VIL.
  • the third driving voltage of the third driving voltage line VIL may be applied to the anode electrode of the light emitting element LEL.
  • the gate electrode of the fourth transistor ST4 is connected to the kth display control line GCLk, the first electrode is connected to the anode electrode of the light emitting element LEL, and the second electrode is connected to the third driving voltage line VIL. connected to
  • the fifth transistor ST5 is turned on by the light emitting signal of the kth light emitting line ELk to connect the first electrode of the driving transistor DT to the first driving voltage line VDL.
  • the gate electrode of the fifth transistor ST5 is connected to the kth light emitting line ELk, the first electrode is connected to the first driving voltage line VDL, and the second electrode is connected to the first electrode of the driving transistor DT. connected to
  • the sixth transistor ST6 is disposed between the second electrode of the driving transistor DT and the anode electrode of the light emitting element LEL.
  • the sixth transistor ST6 is turned on by the light emission control signal of the kth light emitting line ELk to connect the second electrode of the driving transistor DT to the anode electrode of the light emitting element LEL.
  • the gate electrode of the sixth transistor ST6 is connected to the kth light emitting line ELk, the first electrode is connected to the second electrode of the driving transistor DT, and the second electrode is connected to the anode electrode of the light emitting element LEL. connected to
  • the driving current Ids of the driving transistor DT may flow to the light emitting element LEL.
  • the capacitor CST1 is formed between the gate electrode of the driving transistor DT and the first driving voltage line VDL.
  • a first capacitor electrode of the capacitor CST1 may be connected to the gate electrode of the driving transistor DT, and a second capacitor electrode may be connected to the first driving voltage line VDL.
  • the second electrode may be a drain electrode.
  • the first electrode of each of the first to sixth transistors ST1 , ST2 , ST3 , ST4 , ST5 , and ST6 and the driving transistor DT is the source electrode
  • the second electrode may be the source electrode.
  • the active layer of each of the first to sixth transistors ST1 , ST2 , ST3 , ST4 , ST5 , and ST6 and the driving transistor DT may be formed of any one of poly silicon, amorphous silicon, and an oxide semiconductor.
  • the first to sixth transistors ST1 , ST2 , ST3 , ST4 , ST5 , and ST6 and the driving transistor DT are mainly formed of P-type MOSFETs, but are not limited thereto.
  • the first to sixth transistors ST1 , ST2 , ST3 , ST4 , ST5 , and ST6 and the driving transistor DT may be formed of N-type MOSFETs.
  • at least one of the first to sixth transistors ST1 , ST2 , ST3 , ST4 , ST5 , and ST6 may be formed of an N-type MOSFET.
  • the photo-sensing pixel LSP may be connected to a pth (p is a positive integer) fingerprint scan line FSLp and a qth (q is a positive integer) sensing line RLq. Also, the display pixel SPX may be connected to the second driving voltage line VSL to which the second driving voltage is supplied.
  • the light sensing pixel LSP may include a light sensing unit PDU and a sensing driving unit FDU.
  • the light sensing unit PDU may include a light receiving element PD.
  • the sensing driver FDU may include a first sensing transistor RT1.
  • the voltage of the sensing anode electrode of the light receiving device PD may vary according to the light incident on the light receiving device PD. For example, as the amount of light incident on the light receiving element PD increases, the voltage of the sensing anode electrode of the light receiving element PD may increase.
  • the light receiving element PD may be a photodiode including an anode electrode, a PIN semiconductor layer, and a cathode electrode.
  • the sensing anode electrode of the light receiving element PD may be connected to the first electrode of the first sensing transistor RT1, and the cathode electrode may be connected to the second driving voltage line VSL.
  • the PIN semiconductor layer of the photo-sensing device PD includes a P-type semiconductor layer connected to the anode electrode, an N-type semiconductor layer connected to the cathode electrode, and an I-type semiconductor layer disposed between the P-type semiconductor layer and the N-type semiconductor layer.
  • the I-type semiconductor layer is depleted by the P-type semiconductor layer (PL) and the N-type semiconductor layer (NL), and an electric field is generated therein, and holes and electrons generated by light are affected by the electric field. drifted by Due to this, holes may be collected to the anode electrode through the P-type semiconductor layer and electrons may be collected to the cathode electrode through the N-type semiconductor layer.
  • the first sensing transistor RT1 is turned on by the fingerprint scan signal of the pth fingerprint scan line FSLp and connects the sensing anode electrode of the light receiving element PD to the qth sensing line RLq. Accordingly, the voltage of the sensing anode electrode of the light receiving element PD may be applied to the qth sensing line RLq.
  • the gate electrode of the first sensing transistor RT1 is connected to the pth fingerprint scan line FSLp, the first electrode is connected to the sensing anode electrode of the light receiving element PD, and the second electrode is connected to the qth sensing line RLq. ) can be connected to
  • FIG. 7 is an exemplary diagram illustrating a display signal output unit of a display scan driver according to an exemplary embodiment.
  • the display signal output unit 111 of the display scan driver 110 includes a plurality of display stages (STA1, STA2, STA3, STA4, ..., STAm ⁇ 1, STAm, STAm+1, where m is a positive number). An integer of) may be included.
  • Each of the plurality of display stages (STA1, STA2, STA3, STA4, ..., STAm-1, STAm, STAm+1) includes a start signal input unit (ST), a reset signal input unit (RT), a clock signal input unit (CKT), a display A signal output unit SOUT and a carry signal output unit COUT may be included.
  • the start signal input unit (ST) of each of the plurality of display stages is a start wire (STRL) or a carry signal output unit of the previous display stage ( COUT) can be connected.
  • the start signal input unit ST of the first display stage STA1 may be connected to the display start line STRL to which the display start signal is input.
  • the start signal input unit ST of each of the plurality of display stages STA2, STA3, STA4, ..., STAm-1, STAm, STAm+1 excluding the first display stage STA1 receives the carry signal of the previous display stage It can be connected to the output unit (COUT).
  • start signal input unit ST of the second display stage STA2 is connected to the carry signal output unit COUT of the first display stage STA1
  • start signal input unit ST of the third display stage STA3 ( ST) may be connected to the carry signal output unit COUT of the second display stage STA2.
  • the plurality of display stages STA1, STA2, STA3, STA4, ..., STAm-1, STAm, STAm+1 and each reset signal input unit RT may be connected to the carry signal output unit COUT of the display stage.
  • the reset signal input unit RT of the first display stage STA1 may be connected to the carry signal output unit COUT of the fifth display stage STA5.
  • the reset signal input part RT of the m ⁇ 2 th display stage STAm ⁇ 2 may be connected to the display start line STRL.
  • the clock signal input part CKT of each of the plurality of display stages STA1, STA2, STA3, STA4, ..., STAm-1, STAm, STAm+1 is any one of the clock wires CKL1, CKL2, CKL3, and CKL4. can be connected to
  • the plurality of display stages STA1, STA2, STA3, STA4, ..., STAm-1, STAm, and STAm+1 may be alternately connected to the clock wires CKL1, CKL2, CKL3, and CKL4.
  • the clock signal input unit CKT of the first display stage STA1 is connected to the first clock wire CKL1
  • the clock signal input unit CKT of the second display stage STA2 is connected to the second clock wire ( CKL2).
  • the clock signal input part CKT of the third display stage STA3 is connected to the third clock line CKL3
  • the clock signal input part CKT of the fourth display stage STA4 is connected to the fourth clock line CKL4.
  • the clock signal input part CKT of the fifth display stage STA5 may be connected to the first clock line CKL1.
  • the scan signal output unit SOUT of each of the plurality of display stages STA1, STA2, STA3, STA4, ..., STAm-1, STAm, STAm+1 includes a corresponding display writing wire, display initialization wire, and display control Can be connected to wiring.
  • the first display stage STA1 may be connected to the first display initialization line GIL1 and the first display control line GCL1.
  • the second display stage STA2 may be connected to the second display initialization line GIL2 , the second display control line GCL2 , and the first display write line GWL1 .
  • the third display stage STA3 may be connected to the third display initialization line GIL3 , the third display control line GCL3 , and the second display write line GWL2 .
  • the fourth display stage STA4 may be connected to the fourth display initialization line GIL4 , the fourth display control line GCL4 , and the third display write line GWL3 .
  • the m ⁇ 1 th display stage STAm ⁇ 1 includes the m ⁇ 1 th display initialization wire GILm ⁇ 1, the m ⁇ 1 th display control wire GCLm ⁇ 1, and the m ⁇ 2 th display write wire GWLm. -2) can be connected.
  • the mth display stage STAm may be connected to the mth display initialization line GILm, the mth display control line GCLm, and the m ⁇ 1th display write line GWLm ⁇ 1.
  • the m+1th display stage STAm+1 may be connected to the mth display write line GWLm.
  • the carry signal output unit (COUT) of each of the plurality of display stages is connected to the reset signal input unit (RT) of the previous display stage and the subsequent display stage. It may be connected to the start signal input unit (ST) of.
  • the carry signal output unit COUT of each of the first display stage STA1 , the second display stage STA2 , the third display stage STA3 , and the fourth display stage STA4 is a start signal of the next display stage. It may be connected only to the input unit ST.
  • FIG. 8 is an exemplary diagram illustrating a fingerprint scan driving unit according to an exemplary embodiment.
  • the fingerprint scan driving unit 120 may include a plurality of fingerprint stages (FTA1, FTA2, FTA3, FTA4, ..., FTAi-1, FTAi, where i is an integer smaller than m).
  • Each of the plurality of fingerprint stages (FTA1, FTA2, FTA3, FTA4, ..., FTAi-1, FTAi) includes a fingerprint start signal input unit (FST), a fingerprint reset signal input unit (FRT), a fingerprint clock signal input unit (FCKT), and a fingerprint scan.
  • FST fingerprint start signal input unit
  • FRT fingerprint reset signal input unit
  • FCKT fingerprint clock signal input unit
  • FCOUT fingerprint carry signal output unit
  • the fingerprint start signal input unit (FST) of each of the plurality of fingerprint stages is a fingerprint start wire (FTRL) or a fingerprint carry signal output unit (FCOUT) of the previous fingerprint stage.
  • the start signal input unit ST of the first fingerprint stage FTA1 may be connected to a fingerprint start line FTRL to which a fingerprint start signal is input.
  • the fingerprint start signal input unit FST of each of the plurality of fingerprint stages FTA2, FTA3, FTA4, ..., FTAi-1, FTAi excluding the first fingerprint stage FTA1 is a fingerprint carry signal output unit of the previous fingerprint stage. (FCOUT).
  • the fingerprint start signal input unit FST of the second fingerprint stage FTA2 is connected to the fingerprint carry signal output unit FCOUT of the first fingerprint stage FTA1, and the fingerprint start signal input unit FCOUT of the third fingerprint stage FTA3.
  • the signal input unit FST may be connected to the fingerprint carry signal output unit FCOUT of the second fingerprint stage FTA2.
  • the plurality of fingerprint stages FTA1, FTA2, FTA3, FTA4, ..., FTAi-1, FTAi and each fingerprint reset signal input unit FRT may be connected to the fingerprint carry signal output unit FCOUT of the fingerprint stage.
  • the fingerprint reset signal input unit FRT of the first fingerprint stage FTA1 may be connected to the fingerprint carry signal output unit FCOUT of the fifth fingerprint stage FTA5.
  • the fingerprint clock signal input unit FCKT of each of the plurality of fingerprint stages FTA1, FTA2, FTA3, FTA4, ..., FTAi-1, FTAi may be connected to one of the fingerprint clock lines FCKL1, FCKL2, FCKL3, and FCKL4.
  • a plurality of fingerprint stages FTA1, FTA2, FTA3, FTA4, ..., FTAi-1, FTAi may be alternately connected to fingerprint clock lines FCKL1, FCKL2, FCKL3, and FCKL4.
  • the fingerprint clock signal input unit FCKT of the first fingerprint stage FTA1 is connected to the first fingerprint clock line FCKL1
  • the fingerprint clock signal input unit FCKT of the second fingerprint stage FTA2 is connected to the second fingerprint clock line FCKL1. It may be connected to the fingerprint clock line FCKL2.
  • the fingerprint clock signal input unit FCKT of the third fingerprint stage FTA3 is connected to the third fingerprint clock wire FCKL3, and the fingerprint clock signal input unit FCKT of the fourth fingerprint stage FTA4 is connected to the fourth fingerprint clock wire ( FCKL4).
  • the fingerprint clock signal input unit FCKT of the fifth fingerprint stage FTA5 may be connected to the first fingerprint clock line FCKL1.
  • the plurality of fingerprint stages FTA1, FTA2, FTA3, FTA4, ..., FTAi-1, FTAi may be connected to the fingerprint scan lines FSL1, FSL2, FSL3, FSL4, ..., FSLi-1, FSLi.
  • the fingerprint scan signal output unit FOUT of each of the plurality of fingerprint stages FTA1, FTA2, FTA3, FTA4, ..., FTAi-1, FTAi may be connected to a corresponding fingerprint scan wire.
  • the first fingerprint stage FTA1 may be connected to the first fingerprint scan line FSL1
  • the second fingerprint stage FTA2 may be connected to the second fingerprint scan line FSL2.
  • the third fingerprint stage FTA3 may be connected to the third fingerprint scan line FSL3, and the fourth fingerprint stage FTA4 may be connected to the fourth fingerprint scan line FSL4.
  • the i-1th fingerprint stage FTAi-1 may be connected to the i-1th fingerprint scan line FSLi-1
  • the ith fingerprint stage FTAi may be connected to the ith fingerprint scan line FSLi. .
  • the fingerprint carry signal output unit (COUT) of each of the plurality of fingerprint stages receives the fingerprint reset signal input unit (RT) of the previous fingerprint stage and the fingerprint of the subsequent fingerprint stage. It may be connected to the start signal input unit (ST). However, the carry signal output unit COUT of each of the first fingerprint stage FTA1, the second fingerprint stage FTA2, the third fingerprint stage FTA3, and the fourth fingerprint stage FTA4 is then the fingerprint start of the fingerprint stage. It may be connected to the signal input unit ST and may not be connected to the reset signal input unit FRT of the previous fingerprint stage.
  • the plurality of display stages STA1, STA2, STA3, STA4, ..., STAm-1, STAm, STAm+1 send display write signals and display initialization signals to the display pixels SPX of the display area DA. , and display control signals.
  • the plurality of fingerprint stages FTA1, FTA2, FTA3, FTA4, ..., FTAi-1, FTAi are a sensing driving unit connected to light sensing units PDUs of a fingerprint sensing area FSA that is a part of the display area DA. (FDUs) to provide fingerprint scan signals. Since the area of the fingerprint sensing area FSA is smaller than the area of the display area DA, the number of fingerprint scan lines may be less than the number of display write signals, display initialization signals, and display control signals.
  • the number of the plurality of fingerprint stages is the plurality of display stages (STA1, STA2, STA3, STA4, ..., STAm-1, STAm, STAm +1) may be less than the number of
  • FIG. 9 is a waveform diagram illustrating scan signals input to a first display pixel and a photo-sensing pixel of a display pixel according to an exemplary embodiment.
  • the kth display initialization signal GIk is a signal for controlling on/off of the first transistor ST1 of the display pixel SPX.
  • the kth display control signal GCk is a signal for controlling on/off of the third transistor ST3 of the display pixel SPX.
  • the kth display write signal GWk is a signal for controlling the on/off of the second and fourth transistors ST2 and ST4.
  • the kth display light emitting signal EMk is a signal for controlling the on/off of the fifth and sixth transistors ST5 and ST6.
  • the pth fingerprint scan signal FSp is a signal for controlling on/off of the first sensing transistor RT1.
  • Each of the N ⁇ 1th frame period FN ⁇ 1 and the Nth frame period FN may include a first period t1, a second period t2, and a third period t3.
  • the first period t1 is a period for initializing the gate electrode of the driving transistor DT to the third driving voltage VINT
  • the second period t2 supplies a data voltage to the gate electrode of the driving transistor DT.
  • the threshold voltage of the driving transistor DT is sampled
  • the third period t3 is a period in which the light emitting element LEL emits light according to the gate voltage of the driving transistor DT.
  • the first period t1 and the third period t3 are periods in which the light receiving element PD is exposed to light
  • the second period t2 is a period in which the anode voltage of the light receiving element PD is sensed.
  • the kth display light emitting signal EMk has a first level voltage V1 during the third period t3 and a second level voltage V2 during the first period t1 and the second period t2.
  • the kth display write signal GWk has a first level voltage V1 during the second period t2 and has a second level voltage V2 during the first period t1 and the third period t3.
  • the k th display initialization signal GIk and the k th display control signal GCk have the first level voltage V1 during the first period t1 and the second level voltage V1 during the second period t2 and the third period t3. It has 2 level voltage (V2). That is, the kth display initialization signal GIk and the kth display control signal GCk may be substantially the same.
  • the pth fingerprint scan signal FSp has a first level voltage V1 during the first period t1 and has a second level voltage V2 during the second and third periods t2 and t3.
  • the p-th fingerprint scan signal FSp may be substantially the same as the k-th display initialization signal GIk.
  • Each of the first period t1 and the second period t2 may be one horizontal period. Since one horizontal period indicates a period in which data voltages are supplied to each of the display pixels SPX disposed on one horizontal line of the display panel 100, it may be defined as one horizontal line scan period.
  • the display pixels SPX disposed on one horizontal line may be defined as sub-pixels connected to one display initialization line, one display write line, one display control line, and one emission line.
  • the first level voltage V1 may be a turn-on voltage capable of turning on the first to sixth transistors ST1 , ST2 , ST3 , ST4 , ST5 , and ST6 and the first sensing transistor RT1 .
  • the second level voltage V2 may be a turn-off voltage capable of turning off the first to sixth transistors ST1 , ST2 , ST3 , ST4 , ST5 , and ST6 and the first sensing transistor RT1 .
  • the second level voltage V2 may have a higher level than the first level voltage V1.
  • the k th display initialization signal GIk having the first level voltage V1 is supplied to the k th display initialization line GILk, and the k th display control line GCLk is supplied with The kth display control signal GCk having the first level voltage V1 is supplied.
  • the first transistor ST1 is turned on by the kth display initialization signal GIk having the first level voltage V1.
  • the third driving voltage VINT of the third driving voltage line VIL is applied to the gate electrode of the driving transistor DT.
  • the initialization voltage VINT is applied to the gate electrode of the driving transistor DT during the first period t1
  • the voltage Vsg between the first electrode and the gate electrode of the driving transistor DT is applied to the driving transistor DT. Since it is greater than the threshold voltage Vth of Vth, the driving transistor DT can be turned on. That is, since an on bias may be applied to the driving transistor DT, hysteresis characteristics of the driving transistor DT may be improved.
  • the fourth transistor ST4 is turned on by the kth display control signal GCk having the first level voltage V1. Therefore, when the fourth transistor ST4 is turned on during the first period t1, the anode electrode of the light emitting element LEL is initialized to the third driving voltage VINT of the third driving voltage line VIL.
  • the k th display write signal GWk having the first level voltage V1 is supplied to the k th display write wire GWLk during the second period t2. Therefore, during the second period t2, each of the second and third transistors ST2 and ST3 is turned on by the kth display write signal GWk having the first level voltage V1.
  • the gate electrode and the second electrode of the driving transistor DT are connected to each other, and the driving transistor DT is driven as a diode.
  • the data voltage Vdata is supplied to the first electrode of the driving transistor DT due to the turn-on of the second transistor ST2.
  • the gate electrode and the second electrode of the driving transistor DT rise to a difference voltage (Vdata ⁇ Vth) between the data voltage Vdata and the threshold voltage Vth of the driving transistor DT. do.
  • the kth light emitting signal EMk having the first level voltage V1 is supplied to the kth light emitting line ELk during the third period t3.
  • each of the fifth and sixth transistors ST5 and ST6 is turned on by the kth light emitting signal EMk having the first level voltage V1.
  • the fifth transistor ST5 When the fifth transistor ST5 is turned on, the first electrode of the driving transistor DT is connected to the first driving voltage line VDL.
  • the sixth transistor ST6 When the sixth transistor ST6 is turned on, the second electrode of the driving transistor DT is connected to the anode electrode of the light emitting element LEL.
  • the driving current Ids flowing according to the voltage of the gate electrode of the driving transistor DT may be supplied to the light emitting element LEL.
  • the driving current Ids may be defined as in Equation 2.
  • Equation 2 k' is a proportional coefficient determined by the structure and physical characteristics of the driving transistor DT, Vth is the threshold voltage of the driving transistor DT, and VDD is the first drive of the first driving voltage line VDL. Voltage, Vdata refers to the data voltage. The voltage of the gate electrode of the driving transistor DT is (Vdata-Vth), and the voltage of the first electrode is VDD. Summarizing Equation 2, Equation 3 is derived.
  • the driving current Ids does not depend on the threshold voltage Vth of the driving transistor DT. That is, the threshold voltage Vth of the driving transistor DT may be compensated.
  • the p-th fingerprint scan signal FSp having the first level voltage V1 is supplied to the p-th fingerprint scan line FSLp during the first period t1.
  • the first sensing transistor RT1 is turned on by the pth fingerprint scan signal FSp having the first level voltage V1.
  • the sensing anode electrode of the light receiving element PD may be connected to the qth sensing line RLq. Therefore, the fingerprint driving circuit 400 can sense the voltage of the sensing anode electrode of the light receiving element PD through the qth sensing line RLq.
  • the p-th fingerprint scan signal FSp having the second level voltage V2 is supplied to the p-th fingerprint scan line FSLp during the second period t2 and the third period t3. Therefore, during the second and third periods t2 and t3, the first sensing transistor RT1 may be turned off. Accordingly, the voltage of the sensing anode electrode of the light receiving device PD may increase according to the incident light during the second and third periods t2 and t3. For example, as the amount of light incident on the light receiving element PD increases, the voltage of the sensing anode electrode of the light receiving element PD may increase.
  • the k th display initialization signal GIk and the p th fingerprint scan signal FSp may be substantially the same.
  • the plurality of fingerprint stages FTA1, FTA2, FTA3, FTA4, ..., FTAi-1, FTAi shown in FIG. 8 include a plurality of display stages STA1, STA2, STA3, STA4, ..., STAm-1, STAm, STAm+1) can be driven with substantially the same timing as some display stages.
  • the plurality of fingerprint stages are a plurality of display stages (STA1, STA2, STA3, STA4, ..., STAm-1, STAm, STAm+1 ), it can be driven with substantially the same timing as the rth (r is an integer smaller than m) to sth (s is an integer greater than r and less than m) display stages. A description thereof will be described later in connection with FIG. 12 .
  • the fingerprint start signal input to the fingerprint start signal input unit FST of the first fingerprint stage FTA1 may be substantially the same as the carry signal of the previous stage input to the start signal input unit ST of the rth display stage.
  • the fingerprint clock signals applied to the fingerprint clock lines FCKL1 , FCKL2 , FCKL3 , and FCKL4 may be substantially the same as the display clock signals applied to the display clock lines CKL1 , CKL2 , CKL3 , and CKL4 .
  • FIG. 10 is a layout diagram illustrating an image display area according to an exemplary embodiment.
  • the display area DA may include first display pixels SPX1 , second display pixels SPX2 , third display pixels SPX3 , and fourth display pixels SPX4 .
  • the display pixels SPX may be divided into first display pixels SPX1 , second display pixels SPX2 , third display pixels SPX3 , and fourth display pixels SPX4 .
  • the first display pixel SPX1 , the second display pixel SPX2 , the third display pixel SPX3 , and the fourth display pixel SPX4 may be defined as unit display pixels USPX.
  • the unit display pixel USPX may be defined as minimum unit display pixels capable of displaying white.
  • the first display pixel SPX1 may include a first light emitting unit ELU1 emitting a first light and a first pixel driving unit DDU1 for applying a driving current to a light emitting element of the first light emitting unit ELU1.
  • the first light may be light in a red wavelength band.
  • the main peak wavelength of the first light may be located between approximately 600 nm and 750 nm.
  • the second display pixel SPX2 may include a second light emitting unit ELU2 emitting second light and a second pixel driver DDU2 for applying a driving current to the light emitting elements of the second light emitting unit ELU2. there is.
  • the second light may be light in a green wavelength band.
  • the main peak wavelength of the second light may be located between approximately 480 nm and 560 nm.
  • the third display pixel SPX3 may include a third light emitting unit ELU3 emitting third light and a third pixel driver DDU3 for applying a driving current to the light emitting elements of the third light emitting unit ELU3. there is.
  • the third light may be light in a blue wavelength band.
  • the main peak wavelength of the third light may be located between approximately 370 nm and 460 nm.
  • the fourth display pixel SPX4 may include a fourth light emitting unit ELU2 emitting second light and a fourth pixel driver DDU4 for applying a driving current to the light emitting elements of the fourth light emitting unit ELU4. there is.
  • the first pixel driver DDU1 and the second pixel driver DDU2 are disposed in the first direction DR1
  • the third pixel driver DDU3 and the fourth pixel driver DDU4 are disposed in the first direction DR1. It may be disposed in one direction (DR1).
  • the first pixel driver DDU1 and the third pixel driver DDU3 are disposed in the second direction DR2
  • the second pixel driver DDU2 and the fourth pixel driver DDU4 are disposed in the second direction DR2. It may be disposed in two directions (DR2).
  • the first light emitting unit ELU1 may overlap the first pixel driving unit DDU1, and the third light emitting unit ELU3 may overlap the third pixel driving unit DDU3.
  • Each of the second light emitting unit ELU2 and the fourth light emitting unit ELU4 may overlap the second and fourth pixel driving units DDU2 and DDU4 .
  • Each of the second light emitting unit ELU2 and the fourth light emitting unit ELU4 may be disposed at a boundary between the second pixel driving unit DDU2 and the fourth pixel driving unit DDU4 .
  • the first light emitting unit ELU1 , the second light emitting unit ELU2 , the third light emitting unit ELU3 , and the fourth light emitting unit ELU4 may have an octagonal planar shape, but are not limited thereto.
  • the first light emitting unit ELU1 , the second light emitting unit ELU2 , the third light emitting unit ELU3 , and the fourth light emitting unit ELU4 have a flat shape of a rectangle such as a rhombus or a polygonal shape other than a rectangle and an octagon. It may have a flat shape.
  • the first light emitting units ELU1 Due to the arrangement positions and planar shapes of the first light emitting unit ELU1 , the second light emitting unit ELU2 , the third light emitting unit ELU3 , and the fourth light emitting unit ELU4 , the first light emitting units ELU1 are adjacent to each other. ), a distance D12 between the center C1 of the second light emitting unit ELU2 and the center C2 of the second light emitting unit ELU2, and a distance D12 between the center C2 of the second light emitting unit ELU2 and the third light emitting unit ELU3.
  • a distance D23 between the centers C3, a distance D14 between the center C1 of the first light emitting unit ELU1 and the center C4 of the fourth light emitting unit ELU4 adjacent to each other, and A distance D34 between the center C3 of the third light emitting unit ELU3 and the center C4 of the fourth light emitting unit ELU4 may be substantially the same.
  • FIG. 11 is a layout diagram illustrating a fingerprint sensing area according to an exemplary embodiment.
  • the fingerprint sensing area FSA further includes light sensing units PDUs including light receiving elements PD.
  • FIG. 11 descriptions overlapping with those of the embodiment of FIG. 10 are omitted.
  • Each of the photodetector units PDU is disposed between the first light emitting unit ELU1 and the third light emitting unit ELU3 neighboring in the first direction DR1, and the second light emitting unit ELU3 neighboring in the second direction DR2. It may be disposed between the unit ELU2 and the fourth light emitting unit ELU4.
  • At least one photodetector unit PDU may be disposed in the unit display pixel USPX.
  • the light sensing unit PDU may overlap the second pixel driving unit DDU2 or the fourth pixel driving unit DDU4 . Since the second pixel driving unit DDU2 and the fourth pixel driving unit DDU4 are alternately disposed in the second direction DR2, the light sensing unit PDU overlapping the second pixel driving unit DDU2 and the fourth pixel driving unit ( DDU4 ) and overlapping photodetector units PDUs may be alternately disposed in the second direction DR2 .
  • Each of the photodetector units may have an octagonal planar shape, but is not limited thereto.
  • Each of the PDUs may have a rectangular planar shape such as a rhombus or a polygonal planar shape other than a quadrangle and an octagon.
  • the distance D11 between the center C1 of the first light emitting unit ELU1 adjacent to each other and the center C5 of the light sensing unit PDU, the center C2 of the second light emitting unit ELU2 adjacent to each other, A distance D22 between the centers C5 of the light sensing unit PDU, and a distance D33 between the centers C3 of the third light emitting units ELU3 and the center C5 of the light sensing unit PDU. ), and a distance D44 between the center C4 of the fourth light emitting unit ELU4 and the center C5 of the light sensing unit PDU may be substantially the same.
  • FIG. 12 is an exemplary diagram illustrating light sensing units of a fingerprint sensing area and sensing driving units of a fingerprint driving area according to an exemplary embodiment.
  • the kth to k+2th display write wires (GWLk, GWLk+1, GWLk+2), the kth to k+2th display initialization wires (GILk, GILk+1, GILk +2), the kth to k+2th display control wires (GCLk, GCLk+1, GCLk+2), and the kth to k+2th light emitting wires (ELk, ELk+1, ELk+2)
  • the sensing driver FDU connected to the connected first to fourth sub-pixels SPX1 , SPX2 , SPX3 , and SPX4 and the p to p+2 th fingerprint scan wires FSLp , FSLp+1 , and FSLp+2 . ) were exemplified.
  • the sensing driver FDU connected to the p-th fingerprint scan line FSLp includes a k-th display write line GWLk, a k-th display initialization line GILk, a k-th display control line GCLk, and a light sensing unit PDU overlapping the second pixel driving unit DDU2 or the fourth pixel driving unit DDU4 connected to the k th light emitting line ELk.
  • the sensing driver FDU connected to the p+1th fingerprint scan wire FSLp+1 includes the k+1th display write wire GWLk+1, the k+1th display initialization wire GILk+1,
  • the photodetector unit PDU overlaps with the second pixel driver DDU2 or the fourth pixel driver DDU4 connected to the k+1 display control line GCLk+1 and the k+1th light emitting line ELk+1. ) can be connected to
  • the k th display initialization signal applied to the k th display initialization line GILk and the p th fingerprint scan signal applied to the p th fingerprint scan line FSLp may be substantially the same.
  • the k+1th display initialization signal applied to the k+1th display initialization line GILk+1 and the p+1th fingerprint scan signal applied to the p+1th fingerprint scan line FSLp+1 are substantially can be the same
  • the k th display initialization wire GILk The light emitting period t3 of the first to fourth light emitting units ELU1 , ELU2 , ELU3 , and ELU4 of the sub-pixels SPX1 , SPX2 , SPX3 , and SPX4 connected to the PDUs adjacent thereto
  • the period t3 during which the light receiving element PD is exposed to light may be set substantially the same as the period t3.
  • the first to fourth light emitting units ELU1 , ELU2 , ELU3 , and ELU4 adjacent to the period in which the light reflected from the fingerprint of the user is incident on the light receiving element PD of the light sensing unit PDU emit light. time and can be optimized.
  • the light receiving elements PD of the light sensing units PDU and the first sensing transistors RT1 of the sensing driving units FDU may be connected one-to-one through the sensing connection lines FCL.
  • One end of the sensing connection line FCL is connected to the sensing anode electrode of the light receiving element PD of the light sensing unit PDU, and the other end is connected to the second electrode of the first sensing transistor RT1 of the sensing driver FDU. can be connected to
  • the sensing connection line FCL may overlap at least one second pixel driver DDU2 or fourth pixel driver DDU4 . Also, the sensing connection line FCL may overlap the light sensing unit PDU. In addition, when the number of sensing connection lines FCL increases as the length of the fingerprint sensing area FSA in the second direction DR2 increases, the sensing connection line FCL is connected to the first pixel driver DDU1 or the first pixel driver DDU1. It may overlap with the 3-pixel driver DDU3.
  • the light receiving elements PD of the light sensing unit PDU are formed in the display area DA like the light emitting elements LEL of the light emitting units ELU1 , ELU2 , ELU3 , and ELU4 , and sensing connection wires are formed.
  • FCLs are used to connect one-to-one to the sensing driving units FDUs disposed in the non-display area NDA. Accordingly, there is no need to reduce the space in which the first to fourth pixel drivers DDU1 , DDU2 , DDU3 , and DDU4 are disposed in order to prepare a space in which the sensing driver units FDU are disposed.
  • FIG. 13 and 14 are layout views showing area A of FIG. 11 in detail.
  • 13 illustrates first pixel driving units PDU1 , second pixel driving units PDU2 , third pixel driving units PDU3 , and fourth pixel driving units PDU4 for convenience of description. 13, the first anode electrode AND1, the first light emitting unit ELU1, the second anode electrode AND2, the second light emitting unit ELU2, the third anode electrode AND3, and the third light emitting unit ( ELU3), the fourth anode electrode AND4, the fourth light emitting unit ELU4, the light sensing unit PDU, and the fingerprint connection line FCL.
  • each of the first pixel driving unit PDU1 , the second pixel driving unit PDU2 , the third pixel driving unit PDU3 , and the fourth pixel driving unit PDU4 includes a driving transistor DT and a second pixel driving unit PDU4 .
  • First to sixth transistors ST1 to ST6, capacitor CST1, first connection electrode BE1, second connection electrode VIE, first anode connection electrode ANDE1, and second anode connection electrode ANDE2 may be included.
  • kth and k+1th display write wires GWLk and GWLk+1, kth and k+1th display initialization wires GILk and GILk+1, kth and k+1th display control wires ( GCLk, GCLk+1) and the kth and k+1th light emitting lines ELk and ELk+1 may extend in the first direction DR1.
  • the jth to j+3th data lines Dj, Dj+1, Dj+2, and Dj+3 may extend in the second direction DR2.
  • the k+1th display initialization line GILk+1 may be substantially the same as the kth display control line GCLk.
  • the kth display initialization line GILk may be substantially the same as the k ⁇ 1th display control line
  • the k+2th display initialization line may be substantially the same as the k+1th display control line GCLk. .
  • the first driving voltage line VDL1 may include a first sub-driving voltage line SVDL1 and a second sub-driving voltage line SVDL2.
  • the first sub driving voltage line SVDL1 may extend in the second direction DR2
  • the second sub driving voltage line SVDL2 may extend in the first direction DR1 .
  • the first sub-driving voltage line SVDL1 is connected to each of the jth to j+3th data lines Dj, Dj+1, Dj+2, and Dj+3 in the first direction DR1 and the first connection electrode BE1.
  • the second sub-driving voltage line SVDL2 is between the k th display write line GWLk and the k th light emitting line ELk and between the k+1 th display write line GWLk+1 and the second sub-drive voltage line SVDL2 in the second direction DR2. It may be disposed between the k+1 light emitting lines ELk+1.
  • the first sub-driving voltage line SVDL1 may be connected to the second sub-driving voltage line SVDL2 through the eighth contact hole CNT8.
  • the first pixel driver DDU1 connected to the kth display write line GWLk will be described in detail.
  • the second pixel driver DDU2 , the third pixel driver DDU3 , and the fourth pixel driver DDU4 connected to the k th display write line GWLk are connected to the k th display write line GWLk. Since it is substantially the same as DDU1), a description thereof is omitted.
  • first pixel driver DDU1 , the second pixel driver DDU2 , the third pixel driver DDU3 , and the fourth pixel driver DDU4 connected to the k+1th display write line GWLk+1 are Since it is substantially the same as the first pixel driver DDU1 connected to the k display write line GWLk, a description thereof will be omitted.
  • the driving transistor DT may include a channel region DT_ACT, a gate electrode DT_G, a first electrode DT_S, and a second electrode DT_D.
  • the channel region DT_ACT of the driving transistor DT may overlap the gate electrode DT_G of the driving transistor DT in the third direction DR3 .
  • the gate electrode DT_G may be disposed on the channel region DT_ACT of the driving transistor DT.
  • the gate electrode DT_G may be connected to the first connection electrode BE1 through the first connection contact hole BCNT1.
  • the first connection electrode BE1 may be connected to the second electrode D1-1 of the 1-1st transistor ST1-1 through the second connection contact hole BCNT2. Since the first connection electrode BE1 extends in the second direction DR2 , it may cross the kth display write line GWLk.
  • the first electrode DT_S of the driving transistor DT may be connected to the first electrode S2 of the second transistor ST2.
  • the second electrode DT_D of the driving transistor DT may be connected to the first electrode S1-2 of the first and second transistors ST1-2 and the first electrode S6 of the sixth transistor ST6. .
  • the first transistor ST1 may be formed as a dual transistor.
  • the first transistor ST1 may include a 1-1st transistor ST1-1 and a 1-2th transistor ST1-2.
  • the 1-1st transistor ST1-1 may include a channel region ACT1-1, a gate electrode G1-1, a first electrode S1-1, and a second electrode D1-1. .
  • the gate electrode G1-1 of the 1-1st transistor ST1-1 is a portion of the kth display initialization line GILk, and is a portion of the 1-1st transistor ST1-1 in the third direction DR3. It may be an overlapping region between the channel region ACT1-1 and the kth display initialization line GILk.
  • the first electrode S1-1 of the 1-1st transistor ST1-1 may be connected to the second electrode D1-2 of the 1-2nd transistor ST1-2.
  • the second electrode D1 - 1 of the 1-1st transistor ST1 - 1 may be connected to the first connection electrode BE1 through the second connection contact hole BCNT2 .
  • the first-second transistor ST1-2 may include a channel region ACT1-2, a gate electrode G1-2, a first electrode S1-2, and a second electrode D1-2. .
  • the gate electrode G1-2 of the 1-2nd transistor ST1-2 is a portion of the kth display initialization line GILk, and is a portion of the 1-2th transistor ST1-2 in the third direction DR3. It may be an overlapping region between the channel regions ACT1 - 2 and the k th display initialization line GILk.
  • the first electrode S1 - 2 of the first and second transistors ST1 - 2 may be connected to the second electrode DT_D of the driving transistor DT.
  • the second electrode D1-2 of the 1-2nd transistor ST1-2 may be connected to the first electrode S1-1 of the 1-1st transistor ST1-1.
  • the second transistor ST2 may include a channel region ACT2, a gate electrode G2, a first electrode S2, and a second electrode D2.
  • the gate electrode G2 of the second transistor ST2 is a part of the k th display write line GWLk, and is connected to the channel region ACT2 of the second transistor ST2 in the third direction DR3 and the k th display write line GWLk. It may be an overlapping area of the wiring GWLk.
  • the first electrode S2 of the second transistor ST2 may be connected to the first electrode DT_S of the driving transistor DT.
  • the second electrode D2 of the second transistor ST2 may be connected to the jth data line Dj through the third contact hole CNT3.
  • the third transistor ST3 may be formed as a dual transistor.
  • the third transistor ST3 may include a 3-1st transistor ST3-1 and a 3-2nd transistor ST3-2.
  • the 3-1st transistor ST3-1 may include a channel region ACT3-1, a gate electrode G3-1, a first electrode S3-1, and a second electrode D3-1. .
  • the gate electrode G3-1 of the 3-1st transistor ST3-1 is a part of the kth display control line GCLk and is formed in the channel region ACT3-1 of the 3-1st transistor ST3-1. and may be an overlapping region of the kth display control line GCLk.
  • the first electrode S3 - 1 of the 3-1 transistor ST3 - 1 may be connected to the first connection electrode BE1 through the second connection contact hole CNT2 .
  • the second electrode D3-1 of the 3-1st transistor ST3-1 may be connected to the first electrode S3-2 of the 3-2nd transistor ST3-2.
  • the 3-2nd transistor ST3-2 may include a channel region ACT3-2, a gate electrode G3-2, a first electrode S3-2, and a second electrode D3-2. .
  • the gate electrode G3-2 of the 3-2nd transistor ST3-2 is a part of the kth display control line GCLk and is formed in the channel region ACT3-2 of the 3-2nd transistor ST3-2. and may be an overlapping region of the kth display control line GCLk.
  • the first electrode S3-2 of the 3-2 transistor ST3-2 may be connected to the second electrode D3-1 of the 3-1 transistor ST3-1.
  • the second electrode D3 - 2 of the 3 - 2 transistor ST3 - 2 may be connected to the second connection electrode VIE through the fourth contact hole CNT4 .
  • the fourth transistor ST4 may include a channel region ACT4, a gate electrode G4, a first electrode S4, and a second electrode D4.
  • the gate electrode G4 of the fourth transistor ST4 is a portion of the kth display write line GWLk, and is an overlapping area between the channel region ACT4 of the fourth transistor ST4 and the kth display write line GWLk.
  • the first electrode S4 of the fourth transistor ST4 may be connected to the first anode connection electrode ANDE1 through the sixth contact hole CNT6.
  • the second anode connection electrode ANDE2 may be connected to the first anode connection electrode ANDE1 through the anode contact hole AND_CNT1.
  • the second electrode D4 of the fourth transistor ST4 may be connected to the second connection electrode VIE through the fourth contact hole CNT4.
  • the third driving voltage line (VIL) is connected to the second connection electrode (VIE) through the fifth contact hole (CNT5), and the second connection electrode (VIE) is connected to the 3-2nd connection electrode (VIE) through the fourth contact hole (CNT4). It may be connected to the second electrode D3 - 2 of the transistor ST3 - 2 and the second electrode D4 of the fourth transistor ST4 .
  • the second connection electrode VIE extends in the second direction DR2 and may be disposed to cross the kth display initialization line GILk.
  • the fifth transistor ST5 may include a channel region ACT5, a gate electrode G5, a first electrode S5, and a second electrode D5.
  • the gate electrode G5 of the fifth transistor ST5 is a portion of the kth light emitting line ELk, and may be an overlapping region between the channel region ACT5 of the fifth transistor ST5 and the kth light emitting line ELk. there is.
  • the first electrode S5 of the fifth transistor ST5 may be connected to the first sub driving voltage line SVDL1 through the seventh contact hole CNT7.
  • the second electrode D5 of the fifth transistor ST5 may be connected to the first electrode DT_S of the driving transistor DT.
  • the sixth transistor ST6 may include a channel region ACT6, a gate electrode G6, a first electrode S6, and a second electrode D6.
  • the gate electrode G6 of the sixth transistor ST6 is a portion of the kth light emitting line ELk, and may be an overlapping region between the channel region ACT6 of the sixth transistor ST6 and the kth light emitting line ELk. there is.
  • the first electrode S6 of the sixth transistor ST6 may be connected to the second electrode DT_D of the driving transistor DT.
  • the second electrode D6 of the sixth transistor ST6 may be connected to the first anode connection electrode ANDE1 through the sixth contact hole CNT6.
  • the first electrode CE11 of the capacitor CST1 is a portion of the second electrode DT_D of the driving transistor DT, and the second electrode CE12 of the capacitor CST1 extends in the third direction DR3. It may be a part of the second sub-driving voltage line SVDL2 overlapping the second electrode DT_D of (DT).
  • the first light emitting unit LEU1 may include the first light emitting unit ELU1 defined by the first anode electrode AND1 and the bank 180 .
  • An area of the first anode electrode AND1 may be larger than that of the first light emitting unit ELU1.
  • the first anode electrode AND1 may be connected to the second anode connection electrode ANDE2 of the first pixel driver DDU1 through the second anode contact hole AND_CNT2 .
  • the second light emitting unit LEU2 may include the second light emitting unit ELU2 defined by the second anode electrode AND2 and the bank 180 .
  • An area of the second anode electrode AND2 may be greater than that of the second light emitting unit ELU2.
  • the second anode electrode AND2 may be connected to the second anode connection electrode ANDE2 of the second pixel driver DDU2 through the second anode contact hole AND_CNT2.
  • the third light emitting unit LEU3 may include the third light emitting unit ELU3 defined by the third anode electrode AND3 and the bank 180 .
  • An area of the third anode electrode AND3 may be greater than that of the third light emitting unit ELU3.
  • the third anode electrode AND3 may be connected to the second anode connection electrode ANDE2 of the third pixel driver DDU3 through the second anode contact hole AND_CNT2.
  • the fourth light emitting unit LEU4 may include the fourth light emitting unit ELU4 defined by the fourth anode electrode AND4 and the bank 180 .
  • An area of the fourth anode electrode AND4 may be greater than that of the fourth light emitting unit ELU4 .
  • the fourth anode electrode AND4 may be connected to the second anode connection electrode ANDE2 of the fourth pixel driver DDU4 through the second anode contact hole AND_CNT2 .
  • Each of the light sensing units PDU may include a sensing anode electrode SAND and a light receiving area SLA defined by the bank 180 .
  • An area of the sensing anode electrode SAND may be larger than that of the light receiving area SLA.
  • the sensing anode electrode SAND may be connected to one of the sensing connection lines FCL through the third anode contact hole AND_CNT3.
  • Each of the sensing connection wires FCL may extend in the second direction DR2 .
  • the sensing connection wires (FCL) may not overlap with the data wires (Dj, Dj+1, Dj+2, Dj+3) in the third direction (DR3) to minimize being affected by the voltage change of the data wires. there is.
  • the sensing connection line FCL may overlap the first power line VDL in the third direction DR3 .
  • FIG. 15 is a cross-sectional view illustrating an example of a display panel taken along line AA′ of FIG. 14 .
  • the thin film transistor layer TFTL, the light emitting element layer EML, and the encapsulation layer TFE may be sequentially formed on the substrate SUB.
  • the thin film transistor layer TFTL includes driving transistors DT, first to second pixel driving units DDU1 , second pixel driving unit DDU2 , third pixel driving unit DDU3 , and fourth pixel driving unit DDU4 , respectively. It may be a layer in which the sixth transistors ST1 and ST6 and the capacitor CST1 are formed.
  • the thin film transistor layer TFTL includes a light blocking layer BML, an active layer ACT, a first gate layer GTL1, a second gate layer GTL2, a first data metal layer DTL1, and a second data metal layer DTL2. , a buffer film BF, a gate insulating film 130, a first interlayer insulating film 141, a second interlayer insulating film 142, a first organic film 160, and a second organic film 161.
  • a buffer layer BF may be formed on one surface of the substrate SUB.
  • the buffer film BF may be formed on one surface of the substrate SUB to protect the thin film transistors and the organic light emitting layer 172 of the light emitting element layer EML from moisture penetrating through the substrate SUB, which is vulnerable to moisture permeation. there is.
  • the buffer layer BF may include a plurality of inorganic layers alternately stacked.
  • the buffer layer BF may be formed of a multilayer in which at least one inorganic layer of a silicon nitride layer, a silicon oxynitride layer, a silicon oxide layer, a titanium oxide layer, and an aluminum oxide layer is alternately stacked.
  • the buffer layer BF may be omitted.
  • An active layer ACT may be formed on the buffer layer BF.
  • the active layer ACT may include polycrystalline silicon, single crystal silicon, low temperature polycrystalline silicon, amorphous silicon, or an oxide semiconductor.
  • the active layer ACT may include the channel region DT_ACT of the driving transistor DT, the source electrode DT_S, and the drain electrode DT_D.
  • the channel region DT_ACT may overlap the gate electrode DT_G of the driving transistor DT in the third direction DR3 , which is the thickness direction of the substrate SUB.
  • the source electrode DT_S may be disposed on one side of the channel region DT_ACT, and the drain electrode DT_D may be disposed on the other side of the channel region DT_ACT.
  • the source electrode DT_S and the drain electrode DT_D may be regions that do not overlap with the gate electrode DT_G in the third direction DR3 .
  • the source electrode DT_S and the drain electrode DT_D may be conductive regions by doping ions or impurities into a silicon semiconductor or an oxide semiconductor.
  • the active layer ACT includes channel regions ACT1 to ACT6, source electrodes S1 to S6, and drain electrodes of the first to sixth transistors ST1, ST2, ST3, ST4, ST5, and ST6. (D1 to D6) may be included.
  • Each of the channel regions ACT1 to ACT6 of the first to sixth transistors ST1 , ST2 , ST3 , ST4 , ST5 , and ST6 corresponds to one of the gate electrodes G1 to G6 in the third direction DR3 . It may overlap with the gate electrode.
  • the source electrodes S1 to S6 and the drain electrodes D1 to D6 of the first to sixth transistors ST1, ST2, ST3, ST4, ST5, and ST6 are doped with ions or impurities in a silicon semiconductor or an oxide semiconductor. and may be a region having conductivity.
  • a gate insulating layer 130 may be formed on the active layer ACT.
  • the gate insulating layer 130 may be formed of an inorganic layer, such as a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, or an aluminum oxide layer.
  • a first gate layer GTL1 may be formed on the gate insulating layer 130 .
  • the first gate layer GTL1 may include the gate electrode DT_G of the driving transistor DT.
  • the first gate layer GTL1 includes gate electrodes G1 to G6 of the first to sixth switching transistors ST1 to ST6, display write lines GWLk and GWLk+1, and display initialization lines ( GILk and GILk+1), display control lines GCLk and GCLk+1, and light emitting lines ELk and ELk+1.
  • the first gate layer GTL1 may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). Or it may be formed of a single layer or multiple layers made of alloys thereof.
  • a first interlayer insulating layer 141 may be formed on the first gate layer GTL1 .
  • the first interlayer insulating layer 141 may be formed of an inorganic layer, such as a silicon nitride layer, a silicon oxy nitride layer, a silicon oxide layer, a titanium oxide layer, or an aluminum oxide layer.
  • the first interlayer insulating layer 141 may include a plurality of inorganic layers.
  • a second gate layer GTL2 may be formed on the first interlayer insulating layer 141 .
  • the second gate layer GTL2 may include a third driving voltage line VIL and a second sub driving voltage line SVDL2.
  • the second gate layer GTL2 may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). Or it may be formed of a single layer or multiple layers made of alloys thereof.
  • a second interlayer insulating layer 142 may be formed on the second gate layer GTL2 .
  • the second interlayer insulating layer 142 may be formed of an inorganic layer, for example, a silicon nitride layer, a silicon oxynitride layer, a silicon oxide layer, a titanium oxide layer, or an aluminum oxide layer.
  • the second interlayer insulating layer 142 may include a plurality of inorganic layers.
  • a first data metal layer DTL1 may be formed on the second interlayer insulating layer 142 .
  • the first data metal layer DTL1 may include a first sub driving voltage line SVDL1 , a first connection electrode BE1 , a second connection electrode VIE, and a first anode connection electrode ANDE1 .
  • the first data metal layer DTL1 may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). Or it may be formed of a single layer or multiple layers made of alloys thereof.
  • the first organic layer 160 is formed of an organic layer such as acryl resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin. It can be.
  • a second data metal layer DTL2 may be formed on the first organic layer 160 .
  • the second data metal layer DTL2 may include a second anode connection electrode ANDE2 and sensing connection lines FCL.
  • the second data metal layer DTL2 may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). Or it may be formed of a single layer or multiple layers made of alloys thereof.
  • a second organic layer 161 may be formed on the second data metal layer DTL2 to flatten the level difference.
  • the second organic layer 161 is formed of an organic layer such as acrylic resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin. It can be.
  • the first connection contact hole BCNT1 may be a hole exposing the gate electrode DT_G of the driving transistor DT by passing through the first interlayer insulating film 141 and the second interlayer insulating film 142 .
  • the first connection electrode BE1 may be connected to the gate electrode DT_G of the driving transistor DT through the first connection contact hole BCNT1.
  • the second connection contact hole BCNT2 penetrates through the gate insulating layer 130 , the first interlayer insulating layer 141 , and the second interlayer insulating layer 142 to form the second electrode D1 of the 1-1 transistor ST1-1. It may be a hole that exposes -1).
  • the first connection electrode BE1 may be connected to the second electrode D1-1 of the 1-1st transistor ST1-1 through the second connection contact hole BCNT2.
  • the first contact hole CNT1 may be a hole exposing the sensing connection line FCL through the first organic layer 160 .
  • the sensing anode electrode SAND may be connected to the sensing connection line FCL through the first contact hole CNT1.
  • the third contact hole CNT3 is a hole exposing the second electrode D2 of the second transistor ST2 by passing through the gate insulating layer 130 , the first interlayer insulating layer 141 , and the second interlayer insulating layer 142 .
  • Each of the data wires Dj, Dj+1, and Dj+2 may be connected to the second electrode D2 of the second transistor ST2 through the third contact hole CNT3.
  • the fourth contact hole CNT4 penetrates through the gate insulating film 130, the first interlayer insulating film 141, and the second interlayer insulating film 142 to form the second electrode D1 of the first transistor ST1 and the fourth transistor. It may be a hole exposing the second electrode D4 of (ST4).
  • the second connection electrode VIE connects the first and second electrodes D1-2 of the first and second transistors ST1-2 and the second electrode of the fourth transistor ST4 through the fourth contact hole CNT4. D4) can be connected.
  • the fifth contact hole CNT5 may be a hole exposing the third driving voltage line VIL through the second interlayer insulating layer 142 .
  • the second connection electrode VIE may be connected to the third driving voltage line VIL through the fifth contact hole CNT5.
  • the sixth contact hole CNT6 is a hole exposing the second electrode D6 of the sixth transistor ST6 by passing through the gate insulating layer 130, the first interlayer insulating layer 141, and the second interlayer insulating layer 142.
  • the first anode connection electrode ANDE may be connected to the second electrode D6 of the sixth transistor ST6 through the sixth contact hole CNT6.
  • the seventh contact hole CNT7 is a hole exposing the first electrode S5 of the fifth transistor ST5 through the gate insulating layer 130 , the first interlayer insulating layer 141 , and the second interlayer insulating layer 142 .
  • the first sub-driving voltage line SVDL1 may be connected to the first electrode S5 of the fifth transistor ST5 through the seventh contact hole CNT7.
  • the eighth contact hole CNT8 may be a hole exposing the second sub driving voltage line SVDL2 through the second interlayer insulating layer 142 .
  • the first sub-driving voltage line SVDL1 may be connected to the second sub-driving voltage line SVDL2 through the eighth contact hole CNT8.
  • the first anode contact hole AND_CNT1 may be a hole exposing the first anode connection electrode ANDE1 through the first organic layer 160 .
  • the second anode connection electrode ANDE2 may be connected to the first anode connection electrode ANDE1 through the first anode contact hole AND_CNT1.
  • the second anode contact hole AND_CNT2 may be a hole exposing the second anode connection electrode ANDE2 through the second organic layer 161 .
  • a light emitting element layer EML is formed on the thin film transistor layer TFTL.
  • the light emitting element layer EML includes light emitting elements LEL, light receiving elements PD, and a bank 180 .
  • the light emitting elements LEL, the light receiving elements PD, and the bank 180 are formed on the second organic layer 161 .
  • Each of the light emitting elements LEL may include an anode electrode AND1 / AND2 / AND3 / AND4 , an organic light emitting layer 172 , and a cathode electrode 173 .
  • Each of the light receiving elements PD may include a sensing anode electrode SAND, a PIN semiconductor layer PIN, and a cathode electrode 173 .
  • the light emitting element LEL of the first light emitting unit LEU1 may include the first anode electrode AND1, and the light emitting element LEL of the second light emitting unit LEU2 may include the second anode electrode AND2. there is.
  • the light emitting element LEL of the third light emitting unit LEU3 may include the third anode electrode AND3, and the light emitting element LEL of the fourth light emitting unit LEU4 may include the fourth anode electrode AND4. there is.
  • the anode electrodes AND1 / AND2 / AND3 / AND4 and the sensing anode electrode SAND may be formed on the second organic layer 161 .
  • the anode electrodes AND1/AND2/AND3/AND4 may be connected to the second anode connection electrode ANDE2 through the second anode contact hole AND_CNT2.
  • the sensing anode electrode SAND may be connected to the sensing connection line FCL through the first contact hole CNT1.
  • the anode electrodes (AND1/AND2/AND3/AND4) and the sensing anode electrode (SAND) are a layered structure of aluminum and titanium (Ti/Al/Ti), a layered structure of aluminum and ITO (ITO/Al/ITO), an APC alloy, and a metal material having high reflectivity, such as an APC alloy and a laminated structure of ITO (ITO/APC/ITO).
  • An APC alloy is an alloy of silver (Ag), palladium (Pd), and copper (Cu).
  • the bank 180 includes anode electrodes AND1/AND2/AND3 on the second organic layer 161 to define light emitting regions EA1, EA2, EA3, and EA4 of the display pixels SPX1, SPX2, SPX3, and SPX4. /AND4) and the sensing anode electrode SAND.
  • the bank 180 may be formed to cover edges of the anode electrodes AND1/AND2/AND3/AND4 and the sensing anode electrode SAND.
  • the bank 180 may be formed of an organic layer such as acryl resin, epoxy resin, phenolic resin, polyamide resin, or polyimide resin. .
  • the light-emitting regions EA1, EA2, EA3, and EA4 of the display pixels SPX1, SPX2, SPX3, and SPX4 include the anode electrodes AND1/AND2/AND3/AND4, the organic light-emitting layer 172, and the cathode electrode 173. These are sequentially stacked to indicate a region where holes from the anode electrodes AND1/AND2/AND3/AND4 and electrons from the cathode electrode 173 recombine in the organic light emitting layer 172 to emit light.
  • An organic emission layer 172 is formed on the anode electrodes AND1/AND2/AND3/AND4 and the bank 180.
  • the organic emission layer 172 may emit light of a predetermined color by including an organic material.
  • the organic emission layer 172 may include a hole transporting layer, an organic material layer, and an electron transporting layer.
  • the organic light emitting layer 172 of the first light emitting unit ELU1 may emit first light
  • the organic light emitting layer 172 of the second light emitting unit ELU2 may emit second light.
  • the organic light emitting layer 172 of the third light emitting unit ELU3 may emit third light
  • the organic light emitting layer 172 of the fourth light emitting unit ELU4 may emit second light.
  • the first light emitting unit ELU1 has a first It may overlap the first color filter that transmits light
  • the second light emitting unit ELU2 may overlap the second color filter that transmits the second light
  • the third light emitting unit ELU3 may overlap a third color filter transmitting third light
  • the fourth light emitting unit ELU4 may overlap a second color filter transmitting second light.
  • the photodetector unit PDU refers to a region in which a sensing anode electrode SAND, a PIN semiconductor layer PIN, and a cathode electrode 173 are sequentially stacked.
  • the PIN semiconductor layer includes a P-type semiconductor layer connected to the sensing anode SAND, an N-type semiconductor layer connected to the cathode electrode 173, and an I-type semiconductor layer disposed between the P-type semiconductor layer and the N-type semiconductor layer.
  • the I-type semiconductor layer is depleted by the P-type semiconductor layer and the N-type semiconductor layer, and an electric field is generated therein, and holes and electrons generated by light are drifted by the electric field. . Due to this, holes may be collected to the anode electrode through the P-type semiconductor layer and electrons may be collected to the cathode electrode through the N-type semiconductor layer.
  • the cathode electrode 173 may be disposed on the organic light emitting layer 172 , the PIN semiconductor layer (PIN), and the bank 180 .
  • the cathode electrode 173 may be formed to cover the organic emission layer 172 and the PIN semiconductor layer PIN.
  • the cathode electrode 173 may be formed in common with the light emitting regions EA1 , EA2 , EA3 , and EA4 and the light sensing unit PDU.
  • a capping layer may be formed on the cathode electrode 173 .
  • the cathode electrode 173 is a transparent conductive material (TCO, Transparent Conductive Material) such as ITO or IZO capable of transmitting light, or magnesium (Mg), silver (Ag), or magnesium (Mg) and silver. It may be formed of a semi-transmissive conductive material such as an alloy of (Ag). When the cathode electrode 173 is formed of a transflective metal material, light emission efficiency may be increased by a micro cavity.
  • An encapsulation layer TFE may be formed on the light emitting element layer EML.
  • the encapsulation layer TFE may include at least one inorganic layer to prevent penetration of oxygen or moisture into the light emitting element layer EML.
  • the encapsulation layer TFE may include at least one organic layer to protect the light emitting element layer EML from foreign substances such as dust.
  • the light receiving elements PD of the light sensing unit PDU are formed on the light emitting element layer EML like the light emitting elements LEL of the light emitting regions EA1, EA2, EA3, and EA4. and connected to the sensing driver units FDUs disposed in the non-display area NDA on a one-to-one basis using the sensing connection wires FCL disposed on the first organic layer 160 . Therefore, it is not necessary to form the sensing driving units FDU on the thin film transistor layer TFTL where the first to fourth pixel driving units DDU1 , DDU2 , DDU3 , and DDU4 are formed. Accordingly, there is no need to reduce the space in which the first to fourth pixel drivers DDU1 , DDU2 , DDU3 , and DDU4 are disposed in order to prepare a space in which the sensing driver units FDU are disposed.
  • 16 is a circuit diagram showing a first display pixel and a photo-sensing pixel of a display pixel according to another exemplary embodiment.
  • the embodiment of FIG. 16 is different from the embodiment of FIG. 6 in that the sensing driver FDU of the light sensing pixel LSP further includes a second sensing transistor RT2. In FIG. 16 , overlapping descriptions with the embodiment of FIG. 6 are omitted.
  • the second sensing transistor RT2 is turned on by the fingerprint initialization signal of the p-th fingerprint initialization line FILp and connects the sensing anode electrode of the light receiving element PD to the third driving voltage line VIL. connect to Accordingly, the third driving voltage of the third driving voltage line VIL may be applied to the sensing anode electrode of the light receiving element PD.
  • the gate electrode of the second sensing transistor RT2 is connected to the pth fingerprint initialization line FILp, the first electrode is connected to the sensing anode electrode of the light receiving element PD, and the second electrode is connected to the third driving voltage line ( VIL) can be connected.
  • 17 is a waveform diagram illustrating scan signals input to a first display pixel and a photo-sensing pixel of a display pixel according to another exemplary embodiment.
  • FIG. 17 is different from the embodiment of FIG. 9 in that the p-th fingerprint initialization signal FIp applied to the p-th fingerprint initialization line FILp is added.
  • FIG. 17 descriptions overlapping those of the embodiment of FIG. 9 are omitted.
  • the p-th fingerprint initialization signal FIp has a first level voltage V1 during the second period t2 and a second level voltage during the first period t1 and the third period t3. (V2).
  • the pth fingerprint initialization signal FIp may be substantially the same as the kth display write signal GWk or the kth display control signal GCk.
  • the p-th fingerprint initialization signal FIp having the first level voltage V1 is supplied to the p-th fingerprint initialization line FILp.
  • the second sensing transistor RT2 is turned on by the pth fingerprint initialization signal FIp having the first level voltage V1.
  • the sensing anode electrode of the light receiving element PD may be connected to the third driving voltage line VIL. Therefore, the sensing anode electrode of the light receiving element PD may be initialized with the third driving voltage of the third driving voltage line VIL.
  • the p-th fingerprint scan signal FSp having the second level voltage V2 is supplied to the p-th fingerprint scan line FSLp, and the p-th fingerprint initialization line FILp receives the second level voltage.
  • the pth fingerprint initialization signal FIp having (V2) is supplied. Accordingly, the first sensing transistor RT1 and the second sensing transistor RT2 may be turned off during the third period t3. Accordingly, the voltage of the sensing anode electrode of the light receiving device PD may increase according to the incident light during the third period t3. For example, as the amount of light incident on the light receiving element PD increases, the voltage of the sensing anode electrode of the light receiving element PD may increase.
  • the first period of the Nth frame period FN During (t1), the voltage of the sensing anode electrode of the light receiving element PD may be sensed through the qth sensing line RLq. Also, during the second period t2 of the Nth frame period FN, the voltage of the sensing anode electrode of the light receiving element PD may be initialized to the third driving voltage of the third driving voltage line VIL. That is, the voltage of the sensing anode electrode of the light receiving device PD may be initialized to the third driving voltage before exposing the light receiving device PD to light. Therefore, the amount of change in voltage of the sensing anode electrode of the light receiving element PD according to the incident light during the third period t3 can be sensed more accurately.
  • FIG. 18 is an exemplary diagram illustrating a light receiving element and a photo-sensing pixel driver in a fingerprint sensing area according to another embodiment.
  • the sensing driver FDU further includes a second sensing transistor RT2 controlled by the p-th fingerprint initialization signal FIp of the p-th fingerprint initialization line FILp.
  • the sensing driver FDU connected to the p-th fingerprint scan line FSLp and the p-th fingerprint initialization line FILp includes a k-th display write line GWLk, a k-th display initialization line GILk, It may be connected to the light sensing unit PDU overlapping the second pixel driving unit DDU2 or the fourth pixel driving unit DDU4 connected to the kth display control line GCLk and the kth light emitting line ELk.
  • the sensing driver FDU connected to the p+1th fingerprint scan line FSLp+1 and the p+1th fingerprint initialization line FILp+1 includes the k+1th display write line GWLk+1,
  • the second pixel driver DDU2 or the fourth pixel driver DDU2 connected to the k+1th display initialization line GILk+1, the k+1th display control line GCLk+1, and the k+1th light emitting line ELk+1. It may be connected to the light sensing unit PDU overlapping the pixel driving unit DDU4 .
  • the k th display write signal applied to the k th display write line GWLk and the p th fingerprint initialization signal applied to the p th fingerprint initialization line FILp may be substantially the same.
  • the k+1th display write signal applied to the k+1th display write line GWLk+1 and the p+1th fingerprint initialization signal applied to the p+1th fingerprint initialization line FILp+1 are substantially can be the same
  • the k th display initialization signal applied to the k th display initialization line GILk and the p th fingerprint scan signal applied to the p th fingerprint scan line FSLp may be substantially the same.
  • the k+1th display initialization signal applied to the k+1th display initialization line GILk+1 and the p+1th fingerprint scan signal applied to the p+1th fingerprint scan line FSLp+1 are substantially can be the same
  • the k th display initialization signal applied to the k th display initialization wire GILk and the p th fingerprint scan signal applied to the p th fingerprint scan wire FSLp are substantially the same, and the k th display write wire GWLk
  • the k th display write signal applied to and the p th fingerprint initialization signal applied to the p th fingerprint initialization line FILp may be substantially the same.
  • the light emission period t3 of the ELU4 may be substantially equal to the period t3 during which the light receiving elements PD of the light sensing units PDUs adjacent thereto are exposed to light. That is, the first to fourth light emitting units ELU1 , ELU2 , ELU3 , and ELU4 adjacent to the period in which the light reflected from the fingerprint of the user is incident on the light receiving element PD of the light sensing unit PDU emit light. time and can be optimized.
  • the light receiving elements PD of the light sensing units PDU and the second sensing transistors RT2 of the sensing driving units FDU may be connected one-to-one through the sensing connection lines FCL.
  • One end of the sensing connection line FCL is connected to the sensing anode electrode of the light receiving element PD of the light sensing unit PDU, and the other end is connected to the second electrode of the second sensing transistor RT2 of the sensing driver FDU. can be connected to
  • the light receiving elements PD of the light sensing unit PDU are formed in the display area DA like the light emitting elements LEL of the light emitting areas EA1, EA2, EA3, and EA4, and the sensing connection is performed.
  • the lines FCL are connected one-to-one to the sensing driving units FDUs disposed in the non-display area NDA. Accordingly, there is no need to reduce the space in which the first to fourth pixel drivers DDU1 , DDU2 , DDU3 , and DDU4 are disposed in order to prepare a space in which the sensing driver units FDU are disposed.
  • FIG. 19 is a circuit diagram showing a first display pixel and a photo-sensing pixel of a display pixel according to another exemplary embodiment.
  • the embodiment of FIG. 19 is different from the embodiment of FIG. 6 in that the sensing driver FDU of the light sensing pixel LSP further includes first to third sensing transistors RT1 , RT2 , and RT3 .
  • the sensing driver FDU of the light sensing pixel LSP further includes first to third sensing transistors RT1 , RT2 , and RT3 .
  • overlapping descriptions with the embodiment of FIG. 6 are omitted.
  • the first sensing transistor RT1 controls the sensing current flowing from the first driving voltage line VDL to the q sensing line RLq according to the voltage of the sensing anode electrode of the light receiving element PD. .
  • the gate electrode of the first sensing transistor RT1 is connected to the sensing anode electrode of the light receiving element PD through the sensing connection line FCL, and the first electrode is connected to the first driving voltage line VDL.
  • the electrode may be connected to the first electrode of the first sensing transistor RT1.
  • the second sensing transistor RT2 is turned on by the fingerprint initialization signal of the pth fingerprint initialization line FILp and connects the sensing anode electrode of the light receiving element PD to the k+1th display initialization line GILk+1.
  • the k+1 th display initialization signal GIk+1 of the k+1 th display initialization line GILk+1 may be applied to the sensing anode electrode of the light receiving element PD.
  • the k+1 th display initialization signal GIk+1 of the k+1 th display initialization wire GILk+1 may be substantially the same as the k th display write signal GWk of the k th display write wire GWLk. .
  • the gate electrode of the second sensing transistor RT2 is connected to the pth fingerprint initialization line FILp, the first electrode is connected to the sensing anode electrode of the light receiving element PD, and the second electrode is connected to the k+1th display initialization line. It can be connected to the wire (GILk+1).
  • the third sensing transistor RT3 is turned on by the fingerprint scan signal of the pth fingerprint scan line FSLp and connects the second electrode of the first sensing transistor RT1 to the qth sensing line RLq.
  • a sensing current according to the voltage of the sensing anode electrode of the light receiving element PD flows through the qth sensing line RLq, and as a result, the sensing voltage may be charged in the qth sensing line RLq. That is, the sensing voltage may be charged in the qth sensing wire RLq according to the voltage of the sensing anode electrode of the light receiving element PD.
  • the gate electrode of the third sensing transistor RT3 is connected to the pth fingerprint scan line FSLp, the first electrode is connected to the second electrode of the first sensing transistor RT1, and the second electrode is connected to the qth sensing line FSLp. (RLq).
  • the p-th fingerprint scan signal FSp having the first level voltage V1 is supplied to the p-th fingerprint scan line FSLp.
  • the third sensing transistor RT3 is turned on by the pth fingerprint scan signal FSp having the first level voltage V1.
  • the sensing current of the first sensing transistor RT1 may flow to the qth sensing line RLq according to the sensing anode electrode of the light receiving element PD. That is, the sensing voltage may be charged in the qth sensing wire RLq according to the voltage of the sensing anode electrode of the light receiving element PD.
  • the fingerprint driving circuit 400 may calculate the voltage of the sensing anode electrode of the light receiving element PD by sensing the sensing voltage through the qth sensing line RLq.
  • the p-th fingerprint initialization signal FIp having the first level voltage V1 is supplied to the p-th fingerprint initialization line FILp.
  • the second sensing transistor RT2 is turned on by the pth fingerprint initialization signal FIp having the first level voltage V1.
  • the sensing anode electrode of the light receiving element PD may be connected to the third driving voltage line VIL. Therefore, the sensing anode electrode of the light receiving element PD may be initialized with the third driving voltage of the third driving voltage line VIL.
  • the p-th fingerprint scan signal FSp having the second level voltage V2 is supplied to the p-th fingerprint scan line FSLp, and the p-th fingerprint initialization line FILp receives the second level voltage.
  • the pth fingerprint initialization signal FIp having (V2) is supplied. Accordingly, the second sensing transistor RT2 and the third sensing transistor RT3 may be turned off during the third period t3. Accordingly, the voltage of the sensing anode electrode of the light receiving device PD may increase according to the incident light during the third period t3. For example, as the amount of light incident on the light receiving element PD increases, the voltage of the sensing anode electrode of the light receiving element PD may increase.
  • the first period of the Nth frame period FN During (t1), the sensing voltage of the qth sensing line RLq is sensed by allowing the sensing current of the first sensing transistor RT1 to flow to the qth sensing line RLq according to the sensing anode electrode of the light receiving element PD.
  • the voltage of the sensing anode electrode of the light receiving element PD may be initialized to the third driving voltage of the third driving voltage line VIL. That is, the voltage of the sensing anode electrode of the light receiving device PD may be initialized to the third driving voltage before exposing the light receiving device PD to light.
  • FIG. 20 is an exemplary diagram illustrating a light receiving element and a photo-sensing pixel driver in a fingerprint sensing area according to another embodiment.
  • the embodiment of FIG. 20 is only different from the embodiment of FIG. 18 in that the sensing driver FDU includes the first to third sensing transistors RT1, RT2, and RT3. omit explanation.
  • 21 is an exemplary diagram illustrating a light receiving element and a photo-sensing pixel driver in a fingerprint sensing area according to another embodiment.
  • the second sensing transistor RT2 of the sensing driving unit FDU is disposed in the fingerprint sensor area FSA along with the light sensing unit PDU including the light receiving element PD, Yes, there is a difference.
  • an area where the second sensing transistor RT2 is disposed may be provided.
  • the second sensing transistor RT2 may be formed similarly to the driving transistor DT or the first to sixth transistors ST1 to ST6 in the thin film transistor layer TFTL.
  • FIG. 21 illustrates that the second sensing transistor RT2 is disposed in the fingerprint sensing area FSA
  • the exemplary embodiment of the present specification is not limited thereto.
  • the first sensing transistor RT1 of the sensing driver FDU may be disposed in the fingerprint sensing area FSA.
  • the first sensing transistor RT1 and the second sensing transistor RT2 of the sensing driver FDU may be disposed in the fingerprint sensing area FSA.
  • the first sensing transistor RT1 and the third sensing transistor RT2 of the sensing driver FDU may be disposed in the fingerprint sensing area FSA.
  • 22 is a layout diagram illustrating a display panel and a display driving circuit according to another exemplary embodiment.
  • 23 is a block diagram illustrating a display device according to another exemplary embodiment.
  • the fingerprint scan driving unit 120 is omitted and the sensing driving unit (FDU) of the fingerprint driving area (FDA) is connected to the display scan driving unit 110.
  • FDU sensing driving unit
  • FDA fingerprint driving area
  • the sensing driver FDU includes the first sensing transistor RT1 as shown in FIG. 24
  • the p th fingerprint of the p th fingerprint scan line FSLp connected to the gate electrode of the first sensing transistor RT1
  • the scan signal may be substantially the same as the k th mark initialization signal of the k th mark initialization line GILk. Therefore, the sensing driver FDU may be connected to the k th display initialization wire GILk connected to the display scan driver 110 as shown in FIG. 24 instead of the p th fingerprint scan wire FSLp.
  • the sensing driver FDU may include a first sensing transistor RT1 and a second sensing transistor RT2 as shown in FIG. 25 .
  • the p-th fingerprint scan signal of the p-th fingerprint scan line FSLp connected to the gate electrode of the first sensing transistor RT1 may be substantially the same as the k-th mark initialization signal of the k-th mark initialization line GILk.
  • the p-th fingerprint initialization signal of the p-th fingerprint initialization line FSLp connected to the gate electrode of the second sensing transistor RT2 may be substantially the same as the k-th display write signal of the k-th display write line GWLk. there is.
  • the sensing driver FDU connects to the k-th display initialization line GILk connected to the display scan driver 110 as shown in FIG. 25 . can be connected
  • the sensing driver FDU may include a first sensing transistor RT1 , a second sensing transistor RT2 , and a third sensing transistor RT3 as shown in FIG. 26 .
  • the p-th fingerprint initialization signal of the p-th fingerprint initialization line FSLp connected to the gate electrode of the second sensing transistor RT2 may be substantially the same as the k-th display write signal of the k-th display write line GWLk.
  • the p-th fingerprint scan signal of the p-th fingerprint scan line FSLp connected to the gate electrode of the third sensing transistor RT3 may be substantially the same as the k-th mark initialization signal of the k-th mark initialization line GILk.
  • the sensing driver FDU connects to the k-th display initialization line GILk connected to the display scan driver 110 as shown in FIG. 26 . can be connected
  • the second sensing transistor RT2 of the sensing driving unit FDU may be disposed in the fingerprint sensing area FSA together with the light sensing unit PDU as shown in FIG. 27 .
  • an area where the second sensing transistor RT2 is disposed may be provided.
  • the second sensing transistor RT2 may be formed similarly to the driving transistor DT or the first to sixth transistors ST1 to ST6 in the thin film transistor layer TFTL.
  • FIG. 27 illustrates that the second sensing transistor RT2 is disposed in the fingerprint sensing area FSA
  • the exemplary embodiment of the present specification is not limited thereto.
  • the first sensing transistor RT1 of the sensing driver FDU may be disposed in the fingerprint sensing area FSA.
  • the first sensing transistor RT1 and the second sensing transistor RT2 of the sensing driver FDU may be disposed in the fingerprint sensing area FSA.
  • the first sensing transistor RT1 and the third sensing transistor RT2 of the sensing driver FDU may be disposed in the fingerprint sensing area FSA.

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Abstract

본 발명은 배치 공간이 부족함에도 불구하고, 표시 화소들과 광 감지 화소들을 모두 포함하는 표시 패널을 제공할 수 있는 표시 장치에 관한 것이다. 일 실시예에 따른 표시 장치는 화상을 표시하는 표시 영역과 상기 표시 영역의 주변에 배치되는 비표시 영역을 포함하는 기판, 상기 표시 영역에 배치되는 발광 소자와 상기 발광 소자에 연결되는 화소 구동부를 각각 포함하는 표시 화소들, 및 수광 소자와 상기 수광 소자에 연결되는 감지 구동부를 각각 포함하는 광 감지 화소들을 구비한다. 상기 감지 구동부는 적어도 하나의 트랜지스터를 포함한다. 상기 수광 소자는 상기 표시 영역에 배치되며, 상기 감지 구동부의 상기 적어도 하나의 트랜지스터는 상기 비표시 영역에 배치된다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
표시 장치는 스마트폰(smart phone), 태블릿(tablet), 노트북 컴퓨터(notebook computer), 모니터(monitor), TV 등 다양한 전자 장치에 적용되고 있다. 최근에는 이동통신 기술의 발달로 인해 스마트폰, 태블릿, 노트북 컴퓨터과 같은 휴대용 전자 장치의 사용이 크게 늘어났다. 휴대용 전자 장치에는 개인 정보(privacy information)가 저장되어 있으므로, 휴대용 전자 장치의 개인 정보를 보호하기 위해 사용자의 생체 정보인 지문을 인증하는 지문 인증이 사용되고 있다.
예를 들어, 표시 장치는 광학 방식, 초음파 방식, 정전 용량 방식 등을 이용하여 사용자의 지문을 인증할 수 있다. 광학 방식은 사용자의 지문에서 반사된 광을 감지함으로써 사용자의 지문을 인증할 수 있다.
표시 장치는 광학 방식으로 사용자의 지문을 인증하기 위해, 화상을 표시하기 위한 표시 화소들과 광을 감지하는 광 감지 화소들을 포함하는 표시 패널을 구비할 수 있다. 이 경우, 표시 패널은 표시 화소들 뿐만 아니라, 광 감지 화소들이 배치되어야 하므로, 광 감지 화소들이 배치되는 공간이 부족할 수 있다.
본 발명이 해결하고자 하는 과제는 광 감지 화소들을 배치하는 공간을 마련하기 위해 표시 화소들의 공간을 축소할 필요가 없는 표시 패널을 제공할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 화상을 표시하는 표시 영역과 상기 표시 영역의 주변에 배치되는 비표시 영역을 포함하는 기판, 상기 표시 영역에 배치되는 발광 소자와 상기 발광 소자에 연결되는 화소 구동부를 각각 포함하는 표시 화소들, 및 수광 소자와 상기 수광 소자에 연결되는 감지 구동부를 각각 포함하는 광 감지 화소들을 구비한다. 상기 감지 구동부는 적어도 하나의 트랜지스터를 포함한다. 상기 수광 소자는 상기 표시 영역에 배치되며, 상기 감지 구동부의 상기 적어도 하나의 트랜지스터는 상기 비표시 영역에 배치된다.
상기 감지 구동부는 상기 표시 영역의 제1 측에 배치될 수 있다.
상기 비표시 영역에 배치되며, 상기 화소 구동부에 스캔 신호들을 출력하는 표시 스캔 구동부, 및 상기 비표시 영역에 배치되며, 상기 감지 구동부에 지문 스캔 신호들을 출력하는 지문 스캔 구동부를 포함할 수 있다.
상기 표시 스캔 구동부는 상기 표시 영역의 제2 측에 배치될 수 있다.
상기 지문 스캔 구동부는 상기 표시 영역의 제1 측과 제2 측이 만나는 코너에 배치될 수 있다.
상기 지문 스캔 구동부는 상기 표시 영역의 제1 측에 배치될 수 있다.
상기 지문 스캔 구동부는 상기 표시 영역의 제1 측과 제2 측이 만나는 코너 및 상기 표시 영역의 제1 측에 배치될 수 있다.
상기 화소 구동부는 게이트 전극에 인가된 데이터 전압에 따라 상기 발광 소자에 흐르는 구동 전류를 제어하는 구동 트랜지스터, 표시 초기화 신호에 따라 상기 구동 트랜지스터의 게이트 전극을 구동 전압이 인가되는 구동 전압 배선에 연결하는 제1 트랜지스터, 표시 기입 신호에 따라 상기 구동 트랜지스터의 소스 전극을 데이터 배선에 연결하는 제2 트랜지스터, 및 표시 제어 신호에 따라 상기 발광 소자의 애노드 전극을 상기 구동 전압 배선에 연결하는 제3 트랜지스터를 포함할 수 있다.
상기 감지 구동부는 지문 스캔 배선의 지문 스캔 신호에 따라 상기 수광 소자의 수광 애노드 전극에 연결된 지문 연결 배선을 감지 배선에 연결하는 제1 감지 트랜지스터를 포함할 수 있다.
상기 지문 스캔 신호는 상기 표시 초기화 신호와 동일할 수 있다.
상기 지문 스캔 신호는 상기 표시 제어 신호와 동일할 수 있다.
상기 제1 감지 트랜지스터는 상기 비표시 영역에 배치될 수 있다.
상기 감지 구동부는 지문 초기화 배선의 지문 초기화 신호에 따라 상기 지문 연결 배선을 구동 전압이 인가되는 구동 전압 배선에 연결하는 제2 지문 트랜지스터를 더 포함할 수 있다.
상기 제2 감지 트랜지스터는 상기 비표시 영역에 배치될 수 있다.
상기 지문 초기화 신호는 상기 표시 기입 신호와 동일할 수 있다.
상기 감지 구동부는 상기 수광 소자의 수광 애노드 전극의 전압에 따라 감지 배선으로 흐르는 감지 전류를 제어하는 제1 감지 트랜지스터, 지문 초기화 배선의 지문 초기화 신호에 따라 상기 수광 애노드 전극을 초기화시키는 제2 광학 트랜지스터, 및 지문 스캔 배선의 지문 스캔 신호에 따라 상기 제1 감지 트랜지스터의 드레인 전극을 상기 감지 배선에 연결하는 제3 감지 트랜지스터를 포함할 수 있다.
상기 제1 감지 트랜지스터, 상기 제2 감지 트랜지스터, 및 상기 제3 감지 트랜지스터는 상기 비표시 영역에 배치될 수 있다.
상기 제1 감지 트랜지스터와 상기 제3 감지 트랜지스터는 상기 비표시 영역에 배치되고, 상기 제2 감지 트랜지스터는 상기 표시 영역에 배치될 수 있다.
상기 지문 스캔 신호는 상기 표시 초기화 신호와 동일하고, 상기 지문 초기화 신호는 상기 표시 기입 신호와 동일할 수 있다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 화상을 표시하는 표시 영역과 상기 표시 영역의 주변에 배치되는 기판, 및 수광 소자와 상기 수광 소자에 연결되는 감지 구동부를 각각 포함하는 광 감지 화소들을 구비한다. 상기 감지 구동부는 복수의 트랜지스터들을 포함한다. 상기 수광 소자는 상기 표시 영역에 배치되며, 상기 감지 구동부의 상기 복수의 트랜지스터들 중 적어도 하나는 상기 비표시 영역에 배치되고, 상기 복수의 트랜지스터들 중 또 다른 하나는 상기 표시 영역에 배치된다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 화상을 표시하는 표시 영역과 상기 표시 영역의 주변에 배치되는 기판, 상기 표시 영역에 배치되는 발광 소자와 상기 발광 소자에 연결되는 화소 구동부를 각각 포함하는 표시 화소들, 수광 소자와 상기 수광 소자에 연결되는 감지 구동부를 각각 포함하는 광 감지 화소들, 및 상기 비표시 영역에 배치되며, 상기 화소 구동부에 스캔 신호들을 인가하고, 상기 감지 구동부에 지문 스캔 신호들을 인가하는 스캔 구동부를 구비한다.
상기 감지 구동부는 적어도 하나의 트랜지스터를 포함하며, 상기 수광 소자는 상기 표시 영역에 배치되며, 상기 감지 구동부의 상기 적어도 하나의 트랜지스터는 상기 비표시 영역에 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 광 감지부의 수광 소자들을 발광 부들의 발광 소자들과 같이 표시 영역에 형성하고, 감지 연결 배선들을 이용하여 비표시 영역에 배치되는 감지 구동부들에 일대일로 연결한다. 따라서, 감지 구동부들이 배치되는 공간을 마련하기 위해, 제1 내지 제4 화소 구동부들이 배치되는 공간을 축소할 필요가 없다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 패널과 표시 구동 회로를 보여주는 평면도이다.
도 3은 또 다른 실시예에 따른 표시 패널과 표시 구동 회로를 보여주는 평면도이다.
도 4는 또 다른 실시예에 따른 표시 패널과 표시 구동 회로를 보여주는 평면도이다.
도 5는 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 6은 일 실시예에 따른 표시 화소와 광 감지 화소를 보여주는 회로도이다.
도 7은 일 실시예에 따른 표시 스캔 구동부를 보여주는 예시 도면이다.
도 8은 일 실시예에 따른 광학 스캔 구동부를 보여주는 예시 도면이다.
도 9는 일 실시예에 따른 표시 화소와 광 감지 화소에 입력되는 스캔 신호들을 보여주는 파형도이다.
도 10은 일 실시예에 따른 화상 표시 영역을 보여주는 레이아웃 도이다.
도 11은 일 실시예에 따른 지문 감지 영역을 보여주는 레이아웃 도이다.
도 12는 일 실시예에 따른 지문 감지 영역의 광 감지부들과 감지 화소 구동부들을 보여주는 예시 도면이다.
도 13과 도 14는 도 11의 A 영역을 상세히 보여주는 레이아웃 도이다.
도 15a는 도 14의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 15b는 도 14의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 16은 또 다른 실시예에 따른 표시 화소와 광 감지 화소를 보여주는 회로도이다.
도 17은 또 다른 실시예에 따른 표시 화소의 제1 표시 화소와 광 감지 화소에 입력되는 스캔 신호들을 보여주는 파형도이다.
도 18은 또 다른 실시예에 따른 지문 감지 영역의 광 감지부들과 감지 화소 구동부들을 보여주는 예시 도면이다.
도 19는 또 다른 실시예에 따른 표시 화소와 광 감지 화소를 보여주는 회로도이다.
도 20은 또 다른 실시예에 따른 지문 감지 영역의 광 감지부들과 감지 화소 구동부들을 보여주는 예시 도면이다.
도 21은 또 다른 실시예에 따른 지문 감지 영역의 광 감지부들과 감지 화소 구동부들을 보여주는 예시 도면이다.
도 22는 또 다른 실시예에 따른 표시 패널을 보여주는 레이아웃 도이다.
도 23은 또 다른 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 24는 또 다른 실시예에 따른 지문 감지 영역의 광 감지부들과 감지 화소 구동부들을 보여주는 예시 도면이다.
도 25는 또 다른 실시예에 따른 지문 감지 영역의 광 감지부들과 감지 화소 구동부들을 보여주는 예시 도면이다.
도 26은 또 다른 실시예에 따른 지문 감지 영역의 광 감지부들과 감지 화소 구동부들을 보여주는 예시 도면이다.
도 27은 또 다른 실시예에 따른 지문 감지 영역의 광 감지부들과 감지 화소 구동부들을 보여주는 예시 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 일 실시예에 따른 표시 패널과 표시 구동 회로를 보여주는 평면도이다.
도 1과 도 2를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro or nano light emitting diode(micro LED or nano LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 및 회로 보드(300)를 포함한다.
표시 패널(100)은 제1 방향(DR1)의 단변과 제1 방향(DR1)과 교차하는 제2 방향(DR2)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변이 만나는 코너(corner)는 직각으로 형성되거나 소정의 곡률을 갖도록 둥글게 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)의 기판(SUB)은 메인 영역(MA)과 서브 영역(SBA)을 포함할 수 있다.
메인 영역(MA)은 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 화상을 표시하는 표시 화소(도 4의 SPX)들을 포함할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 중앙에 배치될 수 있다.
표시 영역(DA)은 화상 표시 영역(IDA)과 지문 감지 영역(FSA)을 포함할 수 있다. 지문 감지 영역(FSA)은 화상을 표시할 뿐만 아니라, 사용자의 지문을 감지하기 위해 광을 감지하는 광 감지 화소(도 4의 LSP)들 각각의 광 감지부(도 4의 PDU)를 포함하는 영역일 수 있다. 화상 표시 영역(IDA)은 표시 영역(DA)에서 지문 감지 영역(FSA)을 제외한 영역으로, 사용자의 지문을 감지하지 않고 화상만을 표시하는 영역일 수 있다.
지문 감지 영역(FSA)은 표시 영역(DA)의 일 부분일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 표시 영역(DA)은 화상 표시 영역(IDA) 없이 지문 감지 영역(FSA)만을 포함할 수 있다. 이 경우, 지문 감지 영역(FSA)은 표시 영역(DA)과 실질적으로 동일할 수 있다. 즉, 표시 영역(DA) 전체가 지문 감지 영역(FSA)일 수 있다.
지문 감지 영역(FSA)은 도 2와 같이 표시 영역(DA)의 일 측 가장자리, 예를 들어 상측 가장자리의 중앙에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 지문 감지 영역(FSA)은 표시 영역(DA)의 일 측 가장자리로부터 떨어져 배치될 수 있다. 또는, 지문 감지 영역(FSA)은 표시 영역(DA)의 일 측 가장자리에 배치될 수 있다. 예를 들어, 지문 감지 영역(FSA)은 표시 영역(DA)의 상측 가장자리의 좌측 또는 우측 영역에 배치될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 이웃하여 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 가장자리 영역일 수 있다.
지문 구동 영역(FDA)은 도 2와 같이 비표시 영역(NDA)에 배치될 수 있다. 지문 구동 영역(FDA)은 광 감지 화소(도 4의 LSP)들 각각의 감지 구동부(도 4의 FDU)를 포함하는 영역일 수 있다. 지문 구동 영역(FDA)은 비표시 영역(NDA)의 일 부분일 수 있다.
지문 구동 영역(FDA)은 지문 감지 영역(FSA)에 인접하게 배치될 수 있다. 예를 들어, 지문 구동 영역(FDA)은 도 2와 표시 영역(DA)의 지문 감지 영역(FSA)의 상측에 배치될 수 있다. 지문 구동 영역(FDA)은 지문 스캔 구동부(120)로부터 인가되는 지문 스캔 신호에 따라 광 감지 화소(도 4의 LSP)들 각각의 광 감지부(PDU)를 감지 배선에 연결할 수 있다.
감지 배선은 지문 구동 회로(400)에 연결될 수 있다. 지문 구동 회로(400)는 집적회로(IC)로 형성되어 회로 보드(300) 상에 부착될 수 있다.
서브 영역(SBA)은 메인 영역(MA)의 일 측으로부터 제2 방향(DR2)으로 돌출될 수 있다. 서브 영역(SBA)의 제2 방향(DR2)의 길이는 메인 영역(MA)의 제2 방향(DR2)의 길이보다 작을 수 있다. 서브 영역(SBA)의 제1 방향(DR1)의 길이는 메인 영역(MA)의 제1 방향(DR1)의 길이보다 작거나 메인 영역(MA)의 제1 방향(DR1)의 길이와 실질적으로 동일할 수 있다. 또는, 서브 영역(SBA)은 메인 영역(MA)의 일 측으로부터 제1 방향(DR1)으로 돌출될 수 있다.
도 1과 도 2에서는 서브 영역(SBA)이 펼쳐진 것을 예시하였으나, 서브 영역(SBA)은 구부러질 수 있으며, 이 경우 메인 영역(MA)의 하부에 배치될 수 있다. 서브 영역(SBA)은 제3 방향(DR3)에서 메인 영역(MA)과 중첩할 수 있다.
서브 영역(SBA)은 제1 영역(A1), 제2 영역(A2), 및 벤딩 영역(BA)을 포함할 수 있다.
제1 영역(A1)은 메인 영역(MA)의 일 측으로부터 제2 방향(DR2)으로 돌출된 영역이다. 제1 영역(A1)의 일 측은 메인 영역(MA)의 비표시 영역(NDA)과 접하며, 제1 영역(A1)의 타 측은 벤딩 영역(BA)에 접할 수 있다.
제2 영역(A2)은 패드(DP)들과 표시 구동 회로(200)가 배치되는 영역이다. 표시 구동 회로(200)는 이방성 도전 필름(anisotropic conductive film)과 같은 도전성 접착 부재를 이용하여 제2 영역(A2)의 구동 패드들에 부착될 수 있다. 회로 보드(300)는 도전성 접착 부재를 이용하여 제2 영역(A2)의 패드(DP)들에 부착될 수 있다. 제2 영역(A2)의 일 측은 벤딩 영역(BA)과 접할 수 있다.
벤딩 영역(BA)은 구부러지는 영역이다. 벤딩 영역(BA)이 구부러지는 경우, 제2 영역(A2)은 제1 영역(A1)의 하부와 메인 영역(MA)의 하부에 배치될 수 있다. 벤딩 영역(BA)은 제1 영역(A1)과 제2 영역(A2) 사이에 배치될 수 있다. 벤딩 영역(BA)의 일 측은 제1 영역(A1)과 접하며, 벤딩 영역(BA)의 타 측은 제2 영역(A2)과 접할 수 있다.
표시 구동 회로(200)는 표시 패널(100)을 구동하기 위한 신호들과 전압들을 생성할 수 있다. 표시 구동 회로(200)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 부착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(200)는 COF(chip on film) 방식으로 회로 보드(300) 상에 부착될 수 있다.
회로 보드(300)는 표시 패널(100)의 서브 영역(SBA)의 일 단에 부착될 수 있다. 이로 인해, 회로 보드(300)는 표시 패널(100) 및 표시 구동 회로(200)와 전기적으로 연결될 수 있다. 표시 패널(100)과 표시 구동 회로(200)는 회로 보드(300)를 통해 디지털 영상 데이터와, 타이밍 신호들, 및 구동 전압들을 입력 받을 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
표시 스캔 구동부(110)는 비표시 영역(NDA)에 배치될 수 있다. 표시 스캔 구동부(110)는 표시 패널(100)의 일 측(예를 들어, 좌측)에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 표시 스캔 구동부(110)는 표시 패널(100)의 양 측(예를 들어, 좌우측)에 배치될 수 있다. 표시 스캔 구동부(110)는 스캔 팬 아웃 배선들을 통해 표시 구동 회로(200)에 전기적으로 연결될 수 있다. 표시 스캔 구동부(110)는 표시 구동 회로(200)로부터 스캔 제어 신호를 입력 받고, 스캔 제어 신호에 따라 스캔 신호들을 생성하여 스캔 배선들에 출력할 수 있다.
지문 스캔 구동부(120)는 비표시 영역(NDA)에 배치될 수 있다. 지문 스캔 구동부(120)는 지문 팬 아웃 배선들을 통해 표시 구동 회로(200)에 전기적으로 연결될 수 있다. 지문 스캔 구동부(120)는 표시 구동 회로(200)로부터 지문 제어 신호를 입력 받고, 지문 제어 신호에 따라 지문 스캔 신호들을 생성하여 지문 스캔 배선들에 출력할 수 있다.
한편, 지문 스캔 구동부(120)는 도 2와 같이 표시 영역(DA)의 좌측과 상측이 만나는 코너에 배치되며, 표시 스캔 구동부(110)의 상측에 배치될 수 있다. 또는, 지문 스캔 구동부(120)는 도 3과 같이 표시 영역(DA)의 상측에 배치되고, 지문 구동부(FDC)의 좌측에 배치될 수 있다. 또는, 지문 스캔 구동부(120)는 도 4와 같이 표시 스캔 구동부(110)의 상측과 표시 패널(100)의 상측에 배치되고, 지문 구동부(120)의 좌측에 배치될 수 있다.
도 5는 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 5를 참조하면, 일 실시예에 따른 표시 장치는 표시 패널(100), 표시 스캔 구동부(110), 지문 스캔 구동부(120), 표시 구동 회로(200), 및 전원 공급부(500)를 포함한다. 표시 구동 회로(200)는 데이터 구동부(210)와 타이밍 제어부(220)를 포함할 수 있다.
표시 패널(100)은 표시 영역(DA)에 배치되는 표시 화소(SPX)들, 광 감지 화소(LSP)들, 표시 기입 배선(GWL)들, 표시 초기화 배선(GIL)들, 표시 제어 배선(GCL)들, 발광 배선(EL)들, 데이터 배선(DL)들, 지문 스캔 배선(FSL)들, 감지 연결 배선(FCL)들, 및 감지 배선(RL)들을 포함할 수 있다. 표시 패널(100)은 비표시 영역(NDA)에 배치되는 표시 스캔 구동부(110), 지문 구동부(120), 및 지문 스캔 구동부(120)를 포함할 수 있다.
표시 기입 배선(GWL)들, 표시 초기화 배선(GIL)들, 표시 제어 배선(GCL)들, 발광 배선(EL)들, 및 지문 스캔 배선(FSL)들은 제1 방향(DR1)으로 연장될 수 있다. 데이터 배선(DL)들, 감지 연결 배선(FCL)들, 및 감지 배선(RL)들은 제2 방향(DR2)으로 연장될 수 있다.
표시 화소(SPX)들은 표시 영역(DA)에서 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열될 수 있다. 표시 화소(SPX)들 각각은 표시 기입 배선(GWL)들 중 어느 하나, 표시 초기화 배선(GIL)들 중 어느 하나, 표시 제어 배선(GCL)들 중 어느 하나, 및 발광 배선(EL)들 중 어느 하나에 연결될 수 있다. 표시 화소(SPX)들 각각은 표시 기입 배선(GWL)의 표시 기입 신호, 표시 초기화 배선(GIL)의 표시 초기화 신호, 표시 제어 배선(GCL)의 표시 제어 신호, 및 발광 배선(EL)의 발광 신호에 따라 데이터 배선(DL)의 데이터 전압을 공급받고, 데이터 전압에 따라 구동 전류를 발광 소자에 공급하여 광을 발광할 수 있다.
광 감지 화소(LSP)들 각각은 광 감지부(PDU)와 감지 구동부(FDU)를 포함할 수 있다. 광 감지 화소(LSP)들 각각의 광 감지부(PDU)는 지문 감지 영역(FSA)에 배치되고, 감지 구동부(FDU)는 지문 구동 영역(FDA)에 배치될 수 있다.
광 감지부(PDU)들은 지문 감지 영역(FSA)에서 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열될 수 있다. 광 감지부(PDU)들은 감지 연결 배선(FCL)들을 통해 감지 구동부(FDU)들에 일대일로 연결될 수 있다. 즉, 광 감지부(PDU)는 감지 연결 배선(FCL)을 통해 감지 구동부(FDU)에 연결될 수 있다.
감지 구동부(FDU)들 각각은 제1 방향(DR1)과 제2 방향(DR2)에서 매트릭스 형태로 배열될 수 있다. 감지 구동부(FDU)들 각각은 지문 스캔 배선(FSL)들 중 어느 하나, 감지 연결 배선(FCL)들 중 어느 하나, 및 감지 배선(RL)들 중 어느 하나에 연결될 수 있다. 감지 구동부(FDU)들 각각은 지문 스캔 배선(FSL)의 지문 스캔 신호에 따라 광 감지부(PDU)에 연결된 감지 연결 배선(FCL)을 감지 배선(RL)에 연결할 수 있다.
지문 구동 회로(400)는 감지 배선(RL)들에 연결될 수 있다. 지문 구동 회로(400)는 감지 배선(RL)들의 감지 전압들에 따라 지문을 감지할 수 있다. 예를 들어, 표시 패널(100)에서 출력된 광은 지문 감지 영역(FSA)에 배치된 사용자의 손가락의 지문의 마루와 골에서 반사될 수 있다. 이때, 손가락의 지문의 마루에서 반사되는 광량과 골에서 반사되는 광량은 상이할 수 있다. 그러므로, 손가락의 지문의 마루에서 반사된 광인지와 지문의 골에서 반사된 광인지에 따라, 광 감지부(PDU)의 수광 소자의 애노드 전극의 전압(감지 전압)는 달라질 수 있다. 그러므로, 손가락(F)의 지문의 마루에서 반사된 광인지 또는 손가락(F)의 지문의 골에서 반사된 광인지에 따라 광 감지부(PDU)에 의해 감지되는 감지 전압은 달라질 수 있다. 지문 구동 회로(400)는 감지 배선(RL)들의 감지 전압들에 따라 손가락의 지문을 인식할 수 있다.
표시 스캔 구동부(110)는 표시 기입 배선(GWL)들, 표시 초기화 배선(GIL)들, 표시 제어 배선(GCL)들, 및 발광 배선(EL)들에 연결될 수 있다. 표시 스캔 구동부(110)는 표시 기입 배선(GWL)들에 인가되는 표시 기입 신호들, 표시 초기화 배선(GIL)들에 인가되는 표시 초기화 신호들, 및 표시 제어 배선(GCL)들에 인가되는 표시 제어 신호들을 출력하는 표시 신호 출력부와 발광 배선(EL)들에 인가되는 발광 신호들을 출력하는 발광 신호 출력부를 포함할 수 있다.
표시 스캔 구동부(110)는 타이밍 제어부(220)로부터 기입 제어 신호(WCS), 초기화 제어 신호(ICS), 스캔 제어 신호(CCS), 및 발광 제어 신호(ECS)를 입력 받을 수 있다. 표시 스캔 구동부(110)의 표시 신호 출력부는 기입 제어 신호(SCS)에 따라 표시 기입 신호들을 생성하여 표시 기입 배선(GWL)들에 출력할 수 있다. 또한, 표시 스캔 구동부(110)의 표시 신호 출력부는 초기화 제어 신호(ICS)에 따라 표시 초기화 신호들을 생성하여 표시 초기화 배선(GIL)들에 출력할 수 있다. 또한, 표시 스캔 구동부(110)의 표시 신호 출력부는 스캔 제어 신호(CCS)에 따라 표시 제어 신호들을 생성하여 표시 제어 배선(GCL)들에 출력할 수 있다. 나아가, 표시 스캔 구동부(110)의 발광 신호 출력부는 발광 제어 신호(ECS)에 따라 표시 발광 신호들을 생성하여 표시 발광 배선(EL)들에 출력할 수 있다.
지문 스캔 구동부(120)는 지문 스캔 배선(FSL)들에 연결될 수 있다. 지문 스캔 구동부(120)는 타이밍 제어부(220)로부터 지문 스캔 제어 신호(FSCS)를 입력 받을 수 있다. 지문 스캔 구동부(120)는 지문 스캔 제어 신호(FSCS)에 따라 지문 스캔 신호들을 생성하여 지문 스캔 배선(FSL)들에 출력할 수 있다.
데이터 구동부(210)는 디지털 영상 데이터(DATA)를 데이터 전압들로 변환하여 데이터 배선(DL)들에 출력한다. 데이터 구동부(210)는 표시 기입 신호들에 동기화하여 데이터 전압들을 출력할 수 있다. 그러므로, 표시 스캔 구동부(110)의 표시 기입 신호들에 의해 표시 화소(SPX)들이 선택되며, 선택된 표시 화소(SPX)들 각각에 데이터 전압이 공급될 수 있다.
타이밍 제어부(220)는 외부의 그래픽 장치로부터 디지털 영상 데이터(DATA)와 타이밍 신호들을 입력 받는다. 예를 들어, 외부의 그래픽 장치는 컴퓨터의 그래픽 카드, 셋 톱 박스 등일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
타이밍 제어부(220)는 타이밍 신호들에 따라 표시 스캔 구동부(110)의 동작 타이밍을 제어하기 위한 기입 제어 신호(WCS), 초기화 제어 신호(ICS), 스캔 제어 신호(SCS), 및 발광 제어 신호(ECS)를 생성할 수 있다. 또한, 타이밍 제어부(220)는 타이밍 신호들에 따라 지문 스캔 구동부(120)의 동작 타이밍을 제어하기 위한 지문 스캔 제어 신호(FSCS)를 생성할 수 있다. 또한, 타이밍 제어부(220)는 타이밍 신호들에 따라 데이터 구동부(210)의 동작 타이밍을 제어하기 위한 데이터 제어 신호(DCS)를 생성할 수 있다.
타이밍 제어부(220)는 기입 제어 신호(WCS), 초기화 제어 신호(ICS), 스캔 제어 신호(SCS), 및 발광 제어 신호(ECS)를 표시 스캔 구동부(110)로 출력한다. 타이밍 제어부(220)는 지문 스캔 제어 신호(FSCS)를 지문 스캔 구동부(120)로 출력한다. 타이밍 제어부(220)는 디지털 영상 데이터(DATA)와 데이터 제어 신호(DCS)를 데이터 구동부(210)로 출력한다.
전원 공급부(500)는 복수의 구동 전압들을 생성하여 표시 패널(100)에 출력할 수 있다. 전원 공급부(500)는 제1 구동 전압(VDD), 제2 구동 전압(VSS), 및 제3 구동 전압(VINT)을 표시 패널(100)로 출력할 수 있다. 제1 구동 전압(VDD)은 고전위 구동 전압이고, 제2 구동 전압(VSS)은 저전위 구동 전압이며, 제3 구동 전압(VINT)은 표시 화소들 각각의 구동 트랜지스터의 게이트 전극을 초기화하기 위한 전압일 수 있다.
도 5와 같이, 지문 감지를 위한 광 감지 화소(LSP)들 각각의 광 감지부(PDU)는 표시 영역(DA)의 일부분인 지문 감지 영역(FSA)에 배치되고, 감지 구동부(FDU)는 비표시 영역(NDA)의 일부분인 지문 구동 영역(FDA)에 배치될 수 있다. 그러므로, 광 감지 화소(LSP)들이 배치되는 공간을 마련하기 위해, 표시 영역(DA)의 표시 화소(SPX)들의 공간을 축소할 필요가 없다.
도 6은 일 실시예에 따른 표시 화소와 광 감지 화소를 보여주는 회로도이다.
도 6을 참조하면, 일 실시예에 따른 표시 화소(SPX)는 제k(k는 양의 정수) 표시 초기화 배선(GILk), 제k 표시 기입 배선(GWLk), 및 제k 표시 제어 배선(GCLk)에 연결될 수 있다. 또한, 표시 화소(SPX)는 제1 구동 전압이 공급되는 제1 구동 전압 배선(VDL), 제2 구동 전압이 공급되는 제2 구동 전압 배선(VSL), 및 제3 구동 전압이 공급되는 제3 구동 전압 배선(VIL)에 연결될 수 있다.
표시 화소(SPX)는 발광부(ELU)와 화소 구동부(DDU)를 포함할 수 있다. 발광부(ELU)는 발광 소자(Light Emitting Element, LEL)를 포함할 수 있다. 화소 구동부(DDU)는 구동 트랜지스터(transistor)(DT), 스위치 소자들, 및 커패시터(CST1)를 포함할 수 있다. 스위치 소자들은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)을 포함한다.
구동 트랜지스터(DT)는 게이트 전극, 제1 전극, 및 제2 전극을 포함할 수 있다. 구동 트랜지스터(DT)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Ids, 이하 "구동 전류"라 칭함)를 제어한다. 구동 트랜지스터(DT)의 채널을 통해 흐르는 구동 전류(Ids)는 수학식 1과 같이 구동 트랜지스터(DT)의 제1 전극과 게이트 전극 간의 전압(Vgs)과 문턱전압(threshold voltage) 간의 차이의 제곱에 비례한다.
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수학식 1에서, k'는 구동 트랜지스터의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vsg는 구동 트랜지스터의 제1 전극과 게이트 전극 간의 전압, Vth는 구동 트랜지스터의 문턱전압을 의미한다.
발광 소자(LEL)는 구동 전류(Ids)에 따라 발광한다. 구동 전류(Ids)가 클수록 발광 소자(LEL)의 발광량은 커질 수 있다.
발광 소자(LEL)는 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또는, 발광 소자(LEL)는 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 또는, 발광 소자(LEL)는 애노드 전극과 캐소드 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자일 수 있다. 또는, 발광 소자(LEL)는 애노드 전극과 캐소드 전극 사이에 배치된 마이크로 발광 다이오드(micro light emitting diode)를 포함하는 마이크로 발광 소자일 수 있다.
발광 소자(LEL)의 애노드 전극은 제4 트랜지스터(ST4)의 제1 전극과 제6 트랜지스터(ST6)의 제2 전극에 연결되며, 캐소드 전극은 제2 구동 전압 배선(VSL)에 연결될 수 있다. 발광 소자(LEL)의 애노드 전극과 캐소드 전극 사이에는 기생 용량(Cel)이 형성될 수 있다.
제1 트랜지스터(ST1)는 제k 표시 초기화 배선(GILk)의 초기화 스캔 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극을 제3 구동 전압 배선(VIL)에 연결시킨다. 이로 인해, 구동 트랜지스터(DT)의 게이트 전극에는 제3 구동 전압 배선(VIL)의 제3 구동 전압(VINT)이 인가될 수 있다. 제1 트랜지스터(ST1)의 게이트 전극은 제k 표시 초기화 배선(GILk)에 연결되고, 제1 전극은 구동 트랜지스터(DT)의 게이트 전극에 연결되며, 제2 전극은 제3 구동 전압 배선(VIL)에 연결될 수 있다.
제2 트랜지스터(ST2)는 제k 표시 기입 배선(GWLk)의 표시 기입 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제1 전극을 제j 데이터 배선(Dj)에 연결시킨다. 이로 인해, 구동 트랜지스터(DT)의 제1 전극에는 제j 데이터 배선(Dj)의 데이터 전압이 인가될 수 있다. 제2 트랜지스터(ST2)의 게이트 전극은 제k 표시 기입 배선(GWLk)에 연결되고, 제1 전극은 구동 트랜지스터(DT)의 제1 전극에 연결되며, 제2 전극은 제j 데이터 배선(Dj)에 연결될 수 있다.
제3 트랜지스터(ST3)는 제k 표시 기입 배선(GWLk)의 표시 기입 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극과 제2 전극을 연결시킨다. 구동 트랜지스터(DT)의 게이트 전극과 제2 전극이 연결되는 경우, 구동 트랜지스터(DT)는 다이오드(diode)로 구동한다. 제3 트랜지스터(ST3)의 게이트 전극은 제k 표시 기입 배선(GWLk)에 연결되고, 제1 전극은 구동 트랜지스터(DT)의 제2 전극에 연결되며, 제2 전극은 구동 트랜지스터(DT)의 게이트 전극에 연결될 수 있다.
제4 트랜지스터(ST4)는 제k 표시 제어 배선(GCLk)의 표시 제어 신호에 의해 턴-온되어 발광 소자(LEL)의 애노드 전극을 제3 구동 전압 배선(VIL)에 연결시킨다. 발광 소자(LEL)의 애노드 전극에는 제3 구동 전압 배선(VIL)의 제3 구동 전압이 인가될 수 있다. 제4 트랜지스터(ST4)의 게이트 전극은 제k 표시 제어 배선(GCLk)에 연결되고, 제1 전극은 발광 소자(LEL)의 애노드 전극에 연결되며, 제2 전극은 제3 구동 전압 배선(VIL)에 연결된다.
제5 트랜지스터(ST5)는 제k 발광 배선(ELk)의 발광 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제1 전극을 제1 구동 전압 배선(VDL)에 연결시킨다. 제5 트랜지스터(ST5)의 게이트 전극은 제k 발광 배선(ELk)에 연결되고, 제1 전극은 제1 구동 전압 배선(VDL)에 연결되며, 제2 전극은 구동 트랜지스터(DT)의 제1 전극에 연결된다.
제6 트랜지스터(ST6)는 구동 트랜지스터(DT)의 제2 전극과 발광 소자(LEL)의 애노드 전극 사이에 배치된다. 제6 트랜지스터(ST6)는 제k 발광 배선(ELk)의 발광 제어 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제2 전극을 발광 소자(LEL)의 애노드 전극에 연결시킨다. 제6 트랜지스터(ST6)의 게이트 전극은 제k 발광 배선(ELk)에 연결되고, 제1 전극은 구동 트랜지스터(DT)의 제2 전극에 연결되며, 제2 전극은 발광 소자(LEL)의 애노드 전극에 연결된다.
제5 트랜지스터(ST5)와 제6 트랜지스터(ST6)가 모두 턴-온되는 경우, 구동 트랜지스터(DT)의 구동 전류(Ids)가 발광 소자(LEL)로 흐를 수 있다.
커패시터(CST1)는 구동 트랜지스터(DT)의 게이트 전극과 제1 구동 전압 배선(VDL) 사이에 형성된다. 커패시터(CST1)의 제1 커패시터 전극은 구동 트랜지스터(DT)의 게이트 전극에 연결되고, 제2 커패시터 전극은 제1 구동 전압 배선(VDL)에 연결될 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 액티브층 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 도 6에서는 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)는 P 타입 MOSFET으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는다. 예를 들어, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)는 N 타입 MOSFET으로 형성될 수도 있다. 또는, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6) 중 적어도 하나는 N 타입 MOSFET으로 형성될 수 있다.
일 실시예에 따른 광 감지 화소(LSP)는 제p(p는 양의 정수) 지문 스캔 배선(FSLp)과 제q(q는 양의 정수) 감지 배선(RLq)에 연결될 수 있다. 또한, 표시 화소(SPX)는 제2 구동 전압이 공급되는 제2 구동 전압 배선(VSL)에 연결될 수 있다.
광 감지 화소(LSP)는 광 감지부(PDU)와 감지 구동부(FDU)를 포함할 수 있다. 광 감지부(PDU)는 수광 소자(PD)를 포함할 수 있다. 감지 구동부(FDU)는 제1 감지 트랜지스터(RT1)를 포함할 수 있다.
수광 소자(PD)에 입사되는 광에 따라 수광 소자(PD)의 감지 애노드 전극의 전압은 달라질 수 있다. 예를 들어, 수광 소자(PD)에 입사되는 광이 많을수록 수광 소자(PD)의 감지 애노드 전극의 전압은 높아질 수 있다.
수광 소자(PD)는 애노드 전극, PIN 반도체층, 및 캐소드 전극을 포함하는 포토 다이오드일 수 있다. 수광 소자(PD)의 감지 애노드 전극은 제1 감지 트랜지스터(RT1)의 제1 전극에 연결되며, 캐소드 전극은 제2 구동 전압 배선(VSL)에 연결될 수 있다. 광 감지 소자(PD)의 PIN 반도체층은 애노드 전극에 연결되는 P형 반도체층, 캐소드 전극에 연결되는 N형 반도체층, 및 P형 반도체층과 N형 반도체층 사이에 배치되는 I형 반도체층을 포함할 수 있다. 이 경우, I형 반도체층이 P형 반도체층(PL)과 N형 반도체층(NL)에 의해 공핍(depletion)이 되어 내부에 전기장이 발생하게 되고, 광에 의해 생성되는 정공 및 전자가 전기장에 의해 드리프트(drift)된다. 이로 인해, 정공은 P형 반도체층을 통해 애노드 전극으로 수집되고 전자는 N형 반도체층을 통해 캐소드 전극으로 수집될 수 있다.
제1 감지 트랜지스터(RT1)는 제p 지문 스캔 배선(FSLp)의 지문 스캔 신호에 의해 턴-온되어 수광 소자(PD)의 감지 애노드 전극을 제q 감지 배선(RLq)에 연결시킨다. 이로 인해, 제q 감지 배선(RLq)에는 수광 소자(PD)의 감지 애노드 전극의 전압이 인가될 수 있다. 제1 감지 트랜지스터(RT1)의 게이트 전극은 제p 지문 스캔 배선(FSLp)에 연결되고, 제1 전극은 수광 소자(PD)의 감지 애노드 전극에 연결되며, 제2 전극은 제q 감지 배선(RLq)에 연결될 수 있다.
도 7은 일 실시예에 따른 표시 스캔 구동부의 표시 신호 출력부를 보여주는 예시 도면이다.
도 7을 참조하면, 표시 스캔 구동부(110)의 표시 신호 출력부(111)는 복수의 표시 스테이지들(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1, m은 양의 정수)을 포함할 수 있다. 복수의 표시 스테이지들(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1) 각각은 스타트 신호 입력부(ST), 리셋 신호 입력부(RT), 클럭 신호 입력부(CKT), 표시 신호 출력부(SOUT), 및 캐리 신호 출력부(COUT)를 포함할 수 있다.
복수의 표시 스테이지들(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1) 각각의 스타트 신호 입력부(ST)는 스타트 배선(STRL) 또는 이전 표시 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다. 예를 들어, 제1 표시 스테이지(STA1)의 스타트 신호 입력부(ST)는 표시 스타트 신호가 입력되는 표시 스타트 배선(STRL)에 연결될 수 있다. 또한, 제1 표시 스테이지(STA1)를 제외한 복수의 표시 스테이지들(STA2, STA3, STA4, …, STAm-1, STAm, STAm+1) 각각의 스타트 신호 입력부(ST)는 이전 표시 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다. 예를 들어, 제2 표시 스테이지(STA2)의 스타트 신호 입력부(ST)는 제1 표시 스테이지(STA1)의 캐리 신호 출력부(COUT)에 연결되고, 제3 표시 스테이지(STA3)의 스타트 신호 입력부(ST)는 제2 표시 스테이지(STA2)의 캐리 신호 출력부(COUT)에 연결될 수 있다.
복수의 표시 스테이지들(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1)과 각각의 리셋 신호 입력부(RT)는 이후 표시 스테이지의 캐리 신호 출력부(COUT)에 연결될 수 있다. 예를 들어, 제1 표시 스테이지(STA1)의 리셋 신호 입력부(RT)는 제5 표시 스테이지(STA5)의 캐리 신호 출력부(COUT)에 연결될 수 있다. 또한, 제m-2 표시 스테이지(STAm-2)의 리셋 신호 입력부(RT)는 표시 스타트 배선(STRL)에 연결될 수 있다.
복수의 표시 스테이지들(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1) 각각의 클럭 신호 입력부(CKT)는 클럭 배선들(CKL1, CKL2, CKL3, CKL4) 중 어느 하나에 연결될 수 있다.
복수의 표시 스테이지들(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1)은 클럭 배선들(CKL1, CKL2, CKL3, CKL4)에 교번하여 연결될 수 있다. 예를 들어, 제1 표시 스테이지(STA1)의 클럭 신호 입력부(CKT)는 제1 클럭 배선(CKL1)에 연결되고, 제2 표시 스테이지(STA2)의 클럭 신호 입력부(CKT)는 제2 클럭 배선(CKL2)에 연결될 수 있다. 제3 표시 스테이지(STA3)의 클럭 신호 입력부(CKT)는 제3 클럭 배선(CKL3)에 연결되고, 제4 표시 스테이지(STA4)의 클럭 신호 입력부(CKT)는 제4 클럭 배선(CKL4)에 연결될 수 있다. 또한, 제5 표시 스테이지(STA5)의 클럭 신호 입력부(CKT)는 제1 클럭 배선(CKL1)에 연결될 수 있다.
복수의 표시 스테이지들(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1) 각각의 스캔 신호 출력부(SOUT)는 그에 대응되는 표시 기입 배선, 표시 초기화 배선, 및 표시 제어 배선에 연결될 수 있다. 예를 들어, 제1 표시 스테이지(STA1)는 제1 표시 초기화 배선(GIL1)과 제1 표시 제어 배선(GCL1)에 연결될 수 있다. 또한, 제2 표시 스테이지(STA2)는 제2 표시 초기화 배선(GIL2), 제2 표시 제어 배선(GCL2), 및 제1 표시 기입 배선(GWL1)에 연결될 수 있다. 또한, 제3 표시 스테이지(STA3)는 제3 표시 초기화 배선(GIL3), 제3 표시 제어 배선(GCL3), 및 제2 표시 기입 배선(GWL2)에 연결될 수 있다. 또한, 제4 표시 스테이지(STA4)는 제4 표시 초기화 배선(GIL4), 제4 표시 제어 배선(GCL4), 및 제3 표시 기입 배선(GWL3)에 연결될 수 있다. 또한, 제m-1 표시 스테이지(STAm-1)는 제m-1 표시 초기화 배선(GILm-1), 제m-1 표시 제어 배선(GCLm-1), 및 제m-2 표시 기입 배선(GWLm-2)에 연결될 수 있다. 또한, 제m 표시 스테이지(STAm)는 제m 표시 초기화 배선(GILm), 제m 표시 제어 배선(GCLm), 및 제m-1 표시 기입 배선(GWLm-1)에 연결될 수 있다. 나아가, 제m+1 표시 스테이지(STAm+1)는 제m 표시 기입 배선(GWLm)에 연결될 수 있다.
복수의 표시 스테이지들(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1) 각각의 캐리 신호 출력부(COUT)는 이전 표시 스테이지의 리셋 신호 입력부(RT)와 이후 표시 스테이지의 스타트 신호 입력부(ST)에 연결될 수 있다. 다만, 제1 표시 스테이지(STA1), 제2 표시 스테이지(STA2), 제3 표시 스테이지(STA3), 및 제4 표시 스테이지(STA4) 각각의 캐리 신호 출력부(COUT)는 이후 표시 스테이지의 스타트 신호 입력부(ST)에만 연결될 수 있다.
도 8은 일 실시예에 따른 지문 스캔 구동부를 보여주는 예시 도면이다.
도 8을 참조하면, 지문 스캔 구동부(120)는 복수의 지문 스테이지들(FTA1, FTA2, FTA3, FTA4, …, FTAi-1, FTAi, i는 m보다 작은 정수)을 포함할 수 있다. 복수의 지문 스테이지들(FTA1, FTA2, FTA3, FTA4, …, FTAi-1, FTAi) 각각은 지문 스타트 신호 입력부(FST), 지문 리셋 신호 입력부(FRT), 지문 클럭 신호 입력부(FCKT), 지문 스캔 신호 출력부(FOUT), 및 지문 캐리 신호 출력부(FCOUT)를 포함할 수 있다.
복수의 지문 스테이지들(FTA1, FTA2, FTA3, FTA4, …, FTAi-1, FTAi) 각각의 지문 스타트 신호 입력부(FST)는 지문 스타트 배선(FTRL) 또는 이전 지문 스테이지의 지문 캐리 신호 출력부(FCOUT)에 연결될 수 있다. 예를 들어, 제1 지문 스테이지(FTA1)의 스타트 신호 입력부(ST)는 지문 스타트 신호가 입력되는 지문 스타트 배선(FTRL)에 연결될 수 있다. 또한, 제1 지문 스테이지(FTA1)를 제외한 복수의 지문 스테이지들(FTA2, FTA3, FTA4, …, FTAi-1, FTAi) 각각의 지문 스타트 신호 입력부(FST)는 이전 지문 스테이지의 지문 캐리 신호 출력부(FCOUT)에 연결될 수 있다. 예를 들어, 제2 지문 스테이지(FTA2)의 지문 스타트 신호 입력부(FST)는 제1 지문 스테이지(FTA1)의 지문 캐리 신호 출력부(FCOUT)에 연결되고, 제3 지문 스테이지(FTA3)의 지문 스타트 신호 입력부(FST)는 제2 지문 스테이지(FTA2)의 지문 캐리 신호 출력부(FCOUT)에 연결될 수 있다.
복수의 지문 스테이지들(FTA1, FTA2, FTA3, FTA4, …, FTAi-1, FTAi)과 각각의 지문 리셋 신호 입력부(FRT)는 이후 지문 스테이지의 지문 캐리 신호 출력부(FCOUT)에 연결될 수 있다. 예를 들어, 제1 지문 스테이지(FTA1)의 지문 리셋 신호 입력부(FRT)는 제5 지문 스테이지(FTA5)의 지문 캐리 신호 출력부(FCOUT)에 연결될 수 있다.
복수의 지문 스테이지들(FTA1, FTA2, FTA3, FTA4, …, FTAi-1, FTAi) 각각의 지문 클럭 신호 입력부(FCKT)는 지문 클럭 배선들(FCKL1, FCKL2, FCKL3, FCKL4) 중 어느 하나에 연결될 수 있다.
복수의 지문 스테이지들(FTA1, FTA2, FTA3, FTA4, …, FTAi-1, FTAi)은 지문 클럭 배선들(FCKL1, FCKL2, FCKL3, FCKL4)에 교번하여 연결될 수 있다. 예를 들어, 제1 지문 스테이지(FTA1)의 지문 클럭 신호 입력부(FCKT)는 제1 지문 클럭 배선(FCKL1)에 연결되고, 제2 지문 스테이지(FTA2)의 지문 클럭 신호 입력부(FCKT)는 제2 지문 클럭 배선(FCKL2)에 연결될 수 있다. 제3 지문 스테이지(FTA3)의 지문 클럭 신호 입력부(FCKT)는 제3 지문 클럭 배선(FCKL3)에 연결되고, 제4 지문 스테이지(FTA4)의 지문 클럭 신호 입력부(FCKT)는 제4 지문 클럭 배선(FCKL4)에 연결될 수 있다. 또한, 제5 지문 스테이지(FTA5)의 지문 클럭 신호 입력부(FCKT)는 제1 지문 클럭 배선(FCKL1)에 연결될 수 있다.
복수의 지문 스테이지들(FTA1, FTA2, FTA3, FTA4, …, FTAi-1, FTAi)은 지문 스캔 배선들(FSL1, FSL2, FSL3, FSL4, …, FSLi-1, FSLi)에 연결될 수 있다. 복수의 지문 스테이지들(FTA1, FTA2, FTA3, FTA4, …, FTAi-1, FTAi) 각각의 지문 스캔 신호 출력부(FOUT)는 그에 대응되는 지문 스캔 배선에 연결될 수 있다. 예를 들어, 제1 지문 스테이지(FTA1)는 제1 지문 스캔 배선(FSL1)에 연결되고, 제2 지문 스테이지(FTA2)는 제2 지문 스캔 배선(FSL2)에 연결될 수 있다. 또한, 제3 지문 스테이지(FTA3)는 제3 지문 스캔 배선(FSL3)에 연결되고, 제4 지문 스테이지(FTA4)는 제4 지문 스캔 배선(FSL4)에 연결될 수 있다. 또한, 제i-1 지문 스테이지(FTAi-1)는 제i-1 지문 스캔 배선(FSLi-1)에 연결되고, 제i 지문 스테이지(FTAi)는 제i 지문 스캔 배선(FSLi)에 연결될 수 있다.
복수의 지문 스테이지들(FTA1, FTA2, FTA3, FTA4, …, FTAi-1, FTAi) 각각의 지문 캐리 신호 출력부(COUT)는 이전 지문 스테이지의 지문 리셋 신호 입력부(RT)와 이후 지문 스테이지의 지문 스타트 신호 입력부(ST)에 연결될 수 있다. 다만, 제1 지문 스테이지(FTA1), 제2 지문 스테이지(FTA2), 제3 지문 스테이지(FTA3), 및 제4 지문 스테이지(FTA4) 각각의 캐리 신호 출력부(COUT)는 이후 지문 스테이지의 지문 스타트 신호 입력부(ST)에 연결되고, 이전 지문 스테이지의 리셋 신호 입력부(FRT)에 연결되지 않을 수 있다.
한편, 복수의 표시 스테이지들(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1)은 표시 영역(DA)의 표시 화소(SPX)들에 표시 기입 신호들, 표시 초기화 신호들, 및 표시 제어 신호들을 제공한다. 복수의 지문 스테이지들(FTA1, FTA2, FTA3, FTA4, …, FTAi-1, FTAi)은 표시 영역(DA)의 일부분인 지문 감지 영역(FSA)의 광 감지부(PDU)들에 연결되는 감지 구동부(FDU)들에 지문 스캔 신호들을 제공한다. 지문 감지 영역(FSA)의 면적은 표시 영역(DA)의 면적보다 작으므로, 지문 스캔 배선들의 개수는 표시 기입 신호들의 개수, 표시 초기화 신호들의 개수, 및 표시 제어 신호들의 개수보다 적을 수 있다. 그러므로, 복수의 지문 스테이지들(FTA1, FTA2, FTA3, FTA4, …, FTAi-1, FTAi)의 개수는 복수의 표시 스테이지들(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1)의 개수보다 적을 수 있다.
도 9는 일 실시예에 따른 표시 화소의 제1 표시 화소와 광 감지 화소에 입력되는 스캔 신호들을 보여주는 파형도이다.
도 9에는 제N-1 프레임 기간(FN-1)과 제N 프레임 기간(FN) 동안 제k 표시 발광 배선(ELk)에 인가되는 제k 표시 발광 신호(EMk), 제k 표시 초기화 배선(GILk)에 인가되는 제k 표시 초기화 신호(GIk), 제k 표시 제어 배선(GCLk)에 인가되는 제k 표시 제어 신호(GCk), 제k 표시 기입 배선(GWLk)에 인가되는 제k 표시 기입 신호(GWk), 및 제p 지문 스캔 배선(FSLp)에 인가되는 제p 지문 스캔 신호(FSp)가 나타나 있다.
제k 표시 초기화 신호(GIk)는 표시 화소(SPX)의 제1 트랜지스터(ST1)의 온오프를 제어하기 위한 신호이다. 제k 표시 제어 신호(GCk)는 표시 화소(SPX)의 제3 트랜지스터(ST3)의 온오프를 제어하기 위한 신호이다. 제k 표시 기입 신호(GWk)는 제2 트랜지스터(ST2)와 제4 트랜지스터(ST4)의 온오프를 제어하기 위한 신호이다. 제k 표시 발광 신호(EMk)는 제5 트랜지스터(ST5)와 제6 트랜지스터(ST6)의 온오프를 제어하기 위한 신호이다. 제p 지문 스캔 신호(FSp)는 제1 감지 트랜지스터(RT1)의 온오프를 제어하기 위한 신호이다.
제N-1 프레임 기간(FN-1)과 제N 프레임 기간(FN) 각각은 제1 기간(t1), 제2 기간(t2), 및 제3 기간(t3)을 포함할 수 있다. 제1 기간(t1)은 구동 트랜지스터(DT)의 게이트 전극을 제3 구동 전압(VINT)으로 초기화하는 기간이고, 제2 기간(t2)은 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하고 구동 트랜지스터(DT)의 문턱전압을 샘플링하는 기간이며, 제3 기간(t3)은 구동 트랜지스터(DT)의 게이트 전압에 따라 발광 소자(LEL)를 발광하는 기간이다. 또한, 제1 기간(t1)과 제3 기간(t3)은 수광 소자(PD)를 광에 노출하는 기간이고, 제2 기간(t2)은 수광 소자(PD)의 애노드 전압을 감지하는 기간이다.
제k 표시 발광 신호(EMk)는 제3 기간(t3) 동안 제1 레벨 전압(V1)을 가지며, 제1 기간(t1)과 제2 기간(t2) 동안 제2 레벨 전압(V2)을 갖는다. 제k 표시 기입 신호(GWk)는 제2 기간(t2) 동안 제1 레벨 전압(V1)을 가지며, 제1 기간(t1)과 제3 기간(t3) 동안 제2 레벨 전압(V2)을 갖는다.
제k 표시 초기화 신호(GIk)와 제k 표시 제어 신호(GCk)는 제1 기간(t1) 동안 제1 레벨 전압(V1)을 가지며, 제2 기간(t2)과 제3 기간(t3) 동안 제2 레벨 전압(V2)을 갖는다. 즉, 제k 표시 초기화 신호(GIk)와 제k 표시 제어 신호(GCk)는 실질적으로 동일할 수 있다.
제p 지문 스캔 신호(FSp)는 제1 기간(t1) 동안 제1 레벨 전압(V1)을 가지며, 제2 기간(t2)과 제3 기간(t3) 동안 제2 레벨 전압(V2)을 갖는다. 제p 지문 스캔 신호(FSp)는 제k 표시 초기화 신호(GIk)와 실질적으로 동일할 수 있다.
제1 기간(t1)과 제2 기간(t2) 각각은 1 수평 기간일 수 있다. 1 수평 기간은 표시 패널(100)의 1 수평 라인에 배치되는 표시 화소(SPX)들 각각에 데이터 전압이 공급되는 기간을 지시하므로, 1 수평 라인 스캔 기간으로 정의될 수 있다. 1 수평 라인에 배치되는 표시 화소(SPX)들은 하나의 표시 초기화 배선, 하나의 표시 기입 배선, 하나의 표시 제어 배선, 및 하나의 발광 배선에 연결되는 서브 화소들로 정의될 수 있다.
제1 레벨 전압(V1)은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)과 제1 감지 트랜지스터(RT1)를 턴-온시킬 수 있는 턴-온 전압일 수 있다. 제2 레벨 전압(V2)은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)과 제1 감지 트랜지스터(RT1)를 턴-오프시킬 수 있는 턴-오프 전압일 수 있다. 제2 레벨 전압(V2)은 제1 레벨 전압(V1)보다 높은 레벨을 가질 수 있다.
이하에서, 도 6 및 도 9를 결부하여 제1 기간(t1), 제2 기간(t2), 및 제3 기간(t3) 동안 표시 화소(SPX)의 동작을 설명한다.
첫 번째로, 제1 기간(t1)에서 제k 표시 초기화 배선(GILk)에는 제1 레벨 전압(V1)을 갖는 제k 표시 초기화 신호(GIk)가 공급되며, 제k 표시 제어 배선(GCLk)에는 제1 레벨 전압(V1)을 갖는 제k 표시 제어 신호(GCk)가 공급된다.
제1 기간(t1) 동안 제1 트랜지스터(ST1)는 제1 레벨 전압(V1)을 갖는 제k 표시 초기화 신호(GIk)에 의해 턴-온된다. 제1 트랜지스터(ST1)의 턴-온으로 인해, 구동 트랜지스터(DT)의 게이트 전극에는 제3 구동 전압 배선(VIL)의 제3 구동 전압(VINT)이 인가된다. 제1 기간(t1) 동안 구동 트랜지스터(DT)의 게이트 전극에 초기화 전압(VINT)이 인가되는 경우, 구동 트랜지스터(DT)의 제1 전극과 게이트 전극 사이의 전압(Vsg)이 구동 트랜지스터(DT)의 문턱전압(Vth)보다 크기 때문에, 구동 트랜지스터(DT)는 턴-온될 수 있다. 즉, 구동 트랜지스터(DT)에 온 바이어스(on bias)가 인가될 수 있으므로, 구동 트랜지스터(DT)의 히스테리시스 특성을 개선할 수 있다.
또한, 제1 기간(t1) 동안 제4 트랜지스터(ST4)는 제1 레벨 전압(V1)을 갖는 제k 표시 제어 신호(GCk)에 의해 턴-온된다. 그러므로, 제1 기간(t1) 동안 제4 트랜지스터(ST4)의 턴-온으로 인해, 발광 소자(LEL)의 애노드 전극은 제3 구동 전압 배선(VIL)의 제3 구동 전압(VINT)으로 초기화될 수 있다.
두 번째로, 제2 기간(t2) 동안 제k 표시 기입 배선(GWLk)에는 제1 레벨 전압(V1)을 갖는 제k 표시 기입 신호(GWk)가 공급된다. 그러므로, 제2 기간(t2) 동안 제2 트랜지스터(ST2)와 제3 트랜지스터(ST3) 각각은 제1 레벨 전압(V1)을 갖는 제k 표시 기입 신호(GWk)에 의해 턴-온된다.
제2 기간(t2) 동안 제3 트랜지스터(ST3)의 턴-온으로 인해 구동 트랜지스터(DT)의 게이트 전극과 제2 전극이 서로 연결되며, 구동 트랜지스터(DT)는 다이오드로 구동한다. 또한, 제2 기간(t2) 동안 제2 트랜지스터(ST2)의 턴-온으로 인해, 구동 트랜지스터(DT)의 제1 전극에는 데이터 전압(Vdata)이 공급된다. 이때, 구동 트랜지스터(DT)의 제1 전극과 게이트 전극 간의 전압(Vsg=Vdata-VINT)이 문턱전압(Vth)보다 작기 때문에, 구동 트랜지스터(DT)는 제1 전극과 게이트 전극 간의 전압(Vsg)이 문턱전압(Vth)에 도달할 때까지 전류패스를 형성하게 된다. 이로 인해, 제2 기간(t2) 동안 구동 트랜지스터(DT)의 게이트 전극과 제2 전극은 데이터 전압(Vdata)과 구동 트랜지스터(DT)의 문턱전압(Vth)의 차전압 (Vdata-Vth)까지 상승한다.
세 번째로, 제3 기간(t3) 동안 제k 발광 배선(ELk)에는 제1 레벨 전압(V1)을 갖는 제k 발광 신호(EMk)가 공급된다. 제3 기간(t3) 동안 제5 트랜지스터(ST5)와 제6 트랜지스터(ST6) 각각은 제1 레벨 전압(V1)을 갖는 제k 발광 신호(EMk)에 의해 턴-온된다.
제5 트랜지스터(ST5)의 턴-온으로 인해, 구동 트랜지스터(DT)의 제1 전극은 제1 구동 전압 배선(VDL)에 연결된다. 제6 트랜지스터(ST6)의 턴-온으로 인해, 구동 트랜지스터(DT)의 제2 전극은 발광 소자(LEL)의 애노드 전극에 연결된다.
제5 트랜지스터(ST5)와 제6 트랜지스터(ST6)가 턴-온되는 경우, 구동 트랜지스터(DT)의 게이트 전극의 전압에 따라 흐르는 구동 전류(Ids)가 발광 소자(LEL)에 공급될 수 있다. 구동 전류(Ids)는 수학식 2와 같이 정의될 수 있다.
Figure PCTKR2022010673-appb-img-000002
수학식 2에서, k'는 구동 트랜지스터(DT)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vth는 구동 트랜지스터(DT)의 문턱전압, VDD는 제1 구동 전압 배선(VDL)의 제1 구동 전압, Vdata는 데이터 전압을 가리킨다. 구동 트랜지스터(DT)의 게이트 전극의 전압은 (Vdata-Vth)이고, 제1 전극의 전압은 VDD이다. 수학식 2를 정리하면, 수학식 3이 도출된다.
Figure PCTKR2022010673-appb-img-000003
결국, 수학식 3과 같이 구동 전류(Ids)는 구동 트랜지스터(DT)의 문턱전압(Vth)에 의존하지 않게 된다. 즉, 구동 트랜지스터(DT)의 문턱전압(Vth)은 보상될 수 있다.
이하에서, 도 6과 도 9를 결부하여 제1 기간(t1), 제2 기간(t2), 및 제3 기간(t3) 동안 광 감지 화소(LSP)의 동작을 설명한다.
첫 번째로, 제1 기간(t1) 동안 제p 지문 스캔 배선(FSLp)에는 제1 레벨 전압(V1)을 갖는 제p 지문 스캔 신호(FSp)가 공급된다. 제1 감지 트랜지스터(RT1)는 제1 레벨 전압(V1)을 갖는 제p 지문 스캔 신호(FSp)에 의해 턴-온된다. 제1 감지 트랜지스터(RT1)의 턴-온으로 인해, 수광 소자(PD)의 감지 애노드 전극은 제q 감지 배선(RLq)에 연결될 수 있다. 그러므로, 지문 구동 회로(400)는 제q 감지 배선(RLq)을 통해 수광 소자(PD)의 감지 애노드 전극의 전압을 감지할 수 있다.
두 번째로, 제2 기간(t2)과 제3 기간(t3) 동안 제p 지문 스캔 배선(FSLp)에는 제2 레벨 전압(V2)을 갖는 제p 지문 스캔 신호(FSp)가 공급된다. 그러므로, 제2 기간(t2)과 제3 기간(t3) 동안 제1 감지 트랜지스터(RT1)는 턴-오프될 수 있다. 따라서, 제2 기간(t2)과 제3 기간(t3) 동안 입사되는 광에 따라 수광 소자(PD)의 감지 애노드 전극의 전압은 상승할 수 있다. 예를 들어, 수광 소자(PD)에 입사되는 광이 많을수록 수광 소자(PD)의 감지 애노드 전극의 전압은 높아질 수 있다.
도 9와 같이, 제k 표시 초기화 신호(GIk)와 제p 지문 스캔 신호(FSp)는 실질적으로 동일할 수 있다. 이를 위해, 도 8에 도시된 복수의 지문 스테이지들(FTA1, FTA2, FTA3, FTA4, …, FTAi-1, FTAi)은 도 7에 도시된 복수의 표시 스테이지들(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1) 중에서 일부 표시 스테이지들과 실질적으로 동일한 타이밍으로 구동할 수 있다. 즉, 복수의 지문 스테이지들(FTA1, FTA2, FTA3, FTA4, …, FTAi-1, FTAi)은 복수의 표시 스테이지들(STA1, STA2, STA3, STA4, …, STAm-1, STAm, STAm+1) 중에서 제r(r은 m보다 작은 정수) 내지 제s(s는 r보다 크고 m 이하의 정수) 표시 스테이지들과 실질적으로 동일한 타이밍으로 구동할 수 있다. 이에 대한 설명은 도 12를 결부하여 후술한다.
또한, 제1 지문 스테이지(FTA1)의 지문 스타트 신호 입력부(FST)에 입력되는 지문 스타트 신호는 제r 표시 스테이지의 스타트 신호 입력부(ST)에 입력되는 이전 스테이지의 캐리 신호와 실질적으로 동일할 수 있다. 또한, 지문 클럭 배선들(FCKL1, FCKL2, FCKL3, FCKL4)에 인가되는 지문 클럭 신호들은 표시 클럭 배선들(CKL1, CKL2, CKL3, CKL4)에 인가되는 표시 클럭 신호들과 실질적으로 동일할 수 있다.
도 10은 일 실시예에 따른 화상 표시 영역을 보여주는 레이아웃 도이다.
도 10을 참조하면, 표시 영역(DA)은 제1 표시 화소(SPX1)들, 제2 표시 화소(SPX2)들, 제3 표시 화소(SPX3)들, 및 제4 표시 화소(SPX4)들을 포함할 수 있다. 표시 화소(SPX)들은 제1 표시 화소(SPX1)들, 제2 표시 화소(SPX2)들, 제3 표시 화소(SPX3)들, 및 제4 표시 화소(SPX4)들로 구분될 수 있다. 제1 표시 화소(SPX1), 제2 표시 화소(SPX2), 제3 표시 화소(SPX3), 및 제4 표시 화소(SPX4)는 단위 표시 화소(USPX)로 정의될 수 있다. 단위 표시 화소(USPX)는 화이트를 표시할 수 있는 최소 단위의 표시 화소들로 정의될 수 있다.
제1 표시 화소(SPX1)는 제1 광을 발광하는 제1 발광부(ELU1)와 제1 발광부(ELU1)의 발광 소자에 구동 전류를 인가하기 위한 제1 화소 구동부(DDU1)를 포함할 수 있다. 제1 광은 적색 파장 대역의 광일 수 있다. 예를 들어, 제1 광의 메인 피크 파장은 대략 600㎚ 내지 750㎚에 위치할 수 있다.
제2 표시 화소(SPX2)는 제2 광을 발광하는 제2 발광부(ELU2)와 제2 발광부(ELU2)의 발광 소자에 구동 전류를 인가하기 위한 제2 화소 구동부(DDU2)를 포함할 수 있다. 제2 광은 녹색 파장 대역의 광일 수 있다. 예를 들어, 제2 광의 메인 피크 파장은 대략 480㎚ 내지 560㎚에 위치할 수 있다.
제3 표시 화소(SPX3)는 제3 광을 발광하는 제3 발광부(ELU3)와 제3 발광부(ELU3)의 발광 소자에 구동 전류를 인가하기 위한 제3 화소 구동부(DDU3)를 포함할 수 있다. 제3 광은 청색 파장 대역의 광일 수 있다. 예를 들어, 제3 광의 메인 피크 파장은 대략 370㎚ 내지 460㎚에 위치할 수 있다.
제4 표시 화소(SPX4)는 제2 광을 발광하는 제4 발광부(ELU2)와 제4 발광부(ELU4)의 발광 소자에 구동 전류를 인가하기 위한 제4 화소 구동부(DDU4)를 포함할 수 있다.
단위 표시 화소(USPX)에서 제1 화소 구동부(DDU1)와 제2 화소 구동부(DDU2)는 제1 방향(DR1)으로 배치되고, 제3 화소 구동부(DDU3)와 제4 화소 구동부(DDU4)는 제1 방향(DR1)으로 배치될 수 있다. 단위 표시 화소(USPX)에서 제1 화소 구동부(DDU1)와 제3 화소 구동부(DDU3)는 제2 방향(DR2)으로 배치되고, 제2 화소 구동부(DDU2)와 제4 화소 구동부(DDU4)는 제2 방향(DR2)으로 배치될 수 있다.
제1 발광부(ELU1)는 제1 화소 구동부(DDU1)와 중첩하고, 제3 발광부(ELU3)는 제3 화소 구동부(DDU3)와 중첩할 수 있다. 제2 발광부(ELU2)와 제4 발광부(ELU4) 각각은 제2 화소 구동부(DDU2) 및 제4 화소 구동부(DDU4)와 중첩할 수 있다. 제2 발광부(ELU2)와 제4 발광부(ELU4) 각각은 제2 화소 구동부(DDU2) 및 제4 화소 구동부(DDU4)의 경계에 배치될 수 있다.
제1 발광부(ELU1), 제2 발광부(ELU2), 제3 발광부(ELU3), 및 제4 발광부(ELU4)는 팔각형의 평면 형태를 가질 수 있으나, 이에 한정되지 않는다. 제1 발광부(ELU1), 제2 발광부(ELU2), 제3 발광부(ELU3), 및 제4 발광부(ELU4)는 마름모와 같은 사각형의 평면 형태, 또는 사각형과 팔각형 이외의 다른 다각형의 평면 형태를 가질 수 있다.
제1 발광부(ELU1), 제2 발광부(ELU2), 제3 발광부(ELU3), 및 제4 발광부(ELU4)의 배치 위치와 평면 형태로 인하여, 서로 이웃하는 제1 발광부(ELU1)의 중심(C1)과 제2 발광부(ELU2)의 중심(C2) 사이의 거리(D12), 서로 이웃하는 제2 발광부(ELU2)의 중심(C2)과 제3 발광부(ELU3)의 중심(C3) 사이의 거리(D23), 서로 이웃하는 제1 발광부(ELU1)의 중심(C1)과 제4 발광부(ELU4)의 중심(C4) 사이의 거리(D14), 및 서로 이웃하는 제3 발광부(ELU3)의 중심(C3)과 제4 발광부(ELU4)의 중심(C4) 사이의 거리(D34)는 실질적으로 동일할 수 있다.
도 11은 일 실시예에 따른 지문 감지 영역을 보여주는 레이아웃 도이다.
도 11에서는 지문 감지 영역(FSA)이 수광 소자(PD)를 포함하는 광 감지부(PDU)들을 더 포함하는 것에서 도 10에 도시된 화상 표시 영역(IDA)과 차이가 있다. 도 11에서는 도 10의 실시예와 중복된 설명은 생략한다.
광 감지부(PDU)들 각각은 제1 방향(DR1)에서 이웃하는 제1 발광부(ELU1)와 제3 발광부(ELU3) 사이에 배치되고, 제2 방향(DR2)에서 이웃하는 제2 발광부(ELU2)와 제4 발광부(ELU4) 사이에 배치될 수 있다.
단위 표시 화소(USPX)에는 적어도 하나의 광 감지부(PDU)가 배치될 수 있다. 광 감지부(PDU)는 제2 화소 구동부(DDU2) 또는 제4 화소 구동부(DDU4)와 중첩할 수 있다. 제2 방향(DR2)에서 제2 화소 구동부(DDU2)와 제4 화소 구동부(DDU4)가 교번하여 배치되므로, 제2 화소 구동부(DDU2)와 중첩하는 광 감지부(PDU)와 제4 화소 구동부(DDU4)와 중첩하는 광 감지부(PDU)가 제2 방향(DR2)에서 교번하여 배치될 수 있다.
광 감지부(PDU)들 각각은 팔각형의 평면 형태를 가질 수 있으나, 이에 한정되지 않는다. 광 감지부(PDU)들 각각은 마름모와 같은 사각형의 평면 형태, 또는 사각형과 팔각형 이외의 다른 다각형의 평면 형태를 가질 수 있다.
또한, 제1 발광부(ELU1), 제2 발광부(ELU2), 제3 발광부(ELU3), 제4 발광부(ELU4), 및 광 감지부(PDU)의 배치 위치와 평면 형태로 인하여, 서로 이웃하는 제1 발광부(ELU1)의 중심(C1)과 광 감지부(PDU)의 중심(C5) 사이의 거리(D11), 서로 이웃하는 제2 발광부(ELU2)의 중심(C2)과 광 감지부(PDU)의 중심(C5) 사이의 거리(D22), 서로 이웃하는 제3 발광부(ELU3)의 중심(C3)과 광 감지부(PDU)의 중심(C5) 사이의 거리(D33), 및 서로 이웃하는 제4 발광부(ELU4)의 중심(C4)과 광 감지부(PDU)의 중심(C5) 사이의 거리(D44)는 실질적으로 동일할 수 있다.
도 12는 일 실시예에 따른 지문 감지 영역의 광 감지부들과 지문 구동 영역의 감지 구동부들을 보여주는 일 예시 도면이다.
도 12에서는 설명의 편의를 위해 제k 내지 제k+2 표시 기입 배선들(GWLk, GWLk+1, GWLk+2), 제k 내지 제k+2 표시 초기화 배선들(GILk, GILk+1, GILk+2), 제k 내지 제k+2 표시 제어 배선들(GCLk, GCLk+1, GCLk+2), 및 제k 내지 제k+2 발광 배선들(ELk, ELk+1, ELk+2)에 연결되는 제1 내지 제4 서브 화소들(SPX1, SPX2, SPX3, SPX4), 및 제p 내지 제p+2 지문 스캔 배선들(FSLp, FSLp+1, FSLp+2)에 연결되는 감지 구동부(FDU)들을 예시하였다.
도 12를 참조하면, 제p 지문 스캔 배선(FSLp)에 연결되는 감지 구동부(FDU)는 제k 표시 기입 배선(GWLk), 제k 표시 초기화 배선(GILk), 제k 표시 제어 배선(GCLk), 및 제k 발광 배선(ELk)에 연결되는 제2 화소 구동부(DDU2) 또는 제4 화소 구동부(DDU4)와 중첩하는 광 감지부(PDU)에 연결될 수 있다. 또한, 제p+1 지문 스캔 배선(FSLp+1)에 연결되는 감지 구동부(FDU)는 제k+1 표시 기입 배선(GWLk+1), 제k+1 표시 초기화 배선(GILk+1), 제k+1 표시 제어 배선(GCLk+1), 및 제k+1 발광 배선(ELk+1)에 연결되는 제2 화소 구동부(DDU2) 또는 제4 화소 구동부(DDU4)와 중첩하는 광 감지부(PDU)에 연결될 수 있다.
이로 인해, 제k 표시 초기화 배선(GILk)에 인가되는 제k 표시 초기화 신호와 제p 지문 스캔 배선(FSLp)에 인가되는 제p 지문 스캔 신호는 실질적으로 동일할 수 있다. 또한, 제k+1 표시 초기화 배선(GILk+1)에 인가되는 제k+1 표시 초기화 신호와 제p+1 지문 스캔 배선(FSLp+1)에 인가되는 제p+1 지문 스캔 신호는 실질적으로 동일할 수 있다.
이와 같이, 제k 표시 초기화 배선(GILk)에 인가되는 제k 표시 초기화 신호와 제p 지문 스캔 배선(FSLp)에 인가되는 제p 지문 스캔 신호는 실질적으로 동일한 경우, 제k 표시 초기화 배선(GILk)에 연결되는 서브 화소들(SPX1, SPX2, SPX3, SPX4)의 제1 내지 제4 발광부들(ELU1, ELU2, ELU3, ELU4)의 발광 기간(t3)을 그와 이웃하는 광 감지부(PDU)들의 수광 소자(PD)를 광에 노출하는 기간(t3)과 실질적으로 동일하게 맞출 수 있다. 즉, 광 감지부(PDU)의 수광 소자(PD)에 사용자의 손가락의 지문에서 반사된 광이 입사되는 기간을 그에 이웃하는 제1 내지 제4 발광부들(ELU1, ELU2, ELU3, ELU4)의 발광 기간과 최적화할 수 있다.
광 감지부(PDU)들의 수광 소자(PD)들과 감지 구동부(FDU)들의 제1 감지 트랜지스터(RT1)들은 감지 연결 배선(FCL)들을 통해 일대일로 연결될 수 있다. 감지 연결 배선(FCL)의 일 단은 광 감지부(PDU)의 수광 소자(PD)의 감지 애노드 전극에 연결되고, 타 단은 감지 구동부(FDU)의 제1 감지 트랜지스터(RT1)의 제2 전극에 연결될 수 있다.
감지 연결 배선(FCL)은 적어도 하나의 제2 화소 구동부(DDU2) 또는 제4 화소 구동부(DDU4)와 중첩할 수 있다. 또한, 감지 연결 배선(FCL)은 광 감지부(PDU)와 중첩할 수 있다. 또한, 지문 감지 영역(FSA)의 제2 방향(DR2)의 길이가 늘어남으로써, 감지 연결 배선(FCL)들의 개수는 증가하는 경우, 감지 연결 배선(FCL)은 제1 화소 구동부(DDU1) 또는 제3 화소 구동부(DDU3)와 중첩할 수도 있다.
도 12와 같이, 광 감지부(PDU)의 수광 소자(PD)들을 발광부들(ELU1, ELU2, ELU3, ELU4)의 발광 소자(LEL)들과 같이 표시 영역(DA)에 형성하고, 감지 연결 배선(FCL)들을 이용하여 비표시 영역(NDA)에 배치되는 감지 구동부(FDU)들에 일대일로 연결한다. 따라서, 감지 구동부(FDU)들이 배치되는 공간을 마련하기 위해, 제1 내지 제4 화소 구동부들(DDU1, DDU2, DDU3, DDU4)이 배치되는 공간을 축소할 필요가 없다.
도 13과 도 14는 도 11의 A 영역을 상세히 보여주는 레이아웃 도이다.
도 13에는 설명의 편의를 위해 제1 화소 구동부(PDU1)들, 제2 화소 구동부(PDU2)들, 제3 화소 구동부(PDU3)들, 및 제4 화소 구동부(PDU4)들을 예시하였고, 도 14에는 도 13에 추가로 제1 애노드 전극(AND1), 제1 발광부(ELU1), 제2 애노드 전극(AND2), 제2 발광부(ELU2), 제3 애노드 전극(AND3), 제3 발광부(ELU3), 제4 애노드 전극(AND4), 제4 발광부(ELU4), 광 감지부(PDU), 및 지문 연결 배선(FCL)들을 예시하였다.
도 13 및 도 14를 참조하면, 제1 화소 구동부(PDU1), 제2 화소 구동부(PDU2), 제3 화소 구동부(PDU3), 및 제4 화소 구동부(PDU4) 각각은 구동 트랜지스터(DT), 제1 내지 제6 트랜지스터들(ST1~ST6), 커패시터(CST1), 제1 연결 전극(BE1), 제2 연결 전극(VIE), 제1 애노드 연결 전극(ANDE1), 및 제2 애노드 연결 전극(ANDE2)을 포함할 수 있다.
제k 및 제k+1 표시 기입 배선들(GWLk, GWLk+1), 제k 및 제k+1 표시 초기화 배선들(GILk, GILk+1), 제k 및 제k+1 표시 제어 배선들(GCLk, GCLk+1), 및 제k 및 제k+1 발광 배선들(ELk, ELk+1)은 제1 방향(DR1)으로 연장될 수 있다. 제j 내지 제j+3 데이터 배선들(Dj, Dj+1, Dj+2, Dj+3)은 제2 방향(DR2)으로 연장될 수 있다.
제k+1 표시 초기화 배선(GILk+1)은 제k 표시 제어 배선(GCLk)과 실질적으로 동일할 수 있다. 유사하게, 제k 표시 초기화 배선(GILk)은 제k-1 표시 제어 배선과 실질적으로 동일하며, 제k+2 표시 초기화 배선은 제k+1 표시 제어 배선(GCLk)과 실질적으로 동일할 수 있다.
제1 구동 전압 배선(VDL1)은 제1 서브 구동 전압 배선(SVDL1) 및 제2 서브 구동 전압 배선(SVDL2)을 포함할 수 있다. 제1 서브 구동 전압 배선(SVDL1)은 제2 방향(DR2)으로 연장되고, 제2 서브 구동 전압 배선(SVDL2)은 제1 방향(DR1)으로 연장될 수 있다. 제1 서브 구동 전압 배선(SVDL1)은 제1 방향(DR1)에서 제j 내지 제j+3 데이터 배선들(Dj, Dj+1, Dj+2, Dj+3) 각각과 제1 연결 전극(BE1) 사이에 배치될 수 있다. 제2 서브 구동 전압 배선(SVDL2)은 제2 방향(DR2)에서 제k 표시 기입 배선(GWLk)과 제k 발광 배선(ELk) 사이, 및 제k+1 표시 기입 배선(GWLk+1)과 제k+1 발광 배선(ELk+1) 사이에 배치될 수 있다. 제1 서브 구동 전압 배선(SVDL1)은 제8 콘택홀(CNT8)을 통해 제2 서브 구동 전압 배선(SVDL2)에 연결될 수 있다.
이하에서는, 제k 표시 기입 배선(GWLk)에 연결된 제1 화소 구동부(DDU1)에 대하여 상세히 설명한다. 제k 표시 기입 배선(GWLk)에 연결된 제2 화소 구동부(DDU2), 제3 화소 구동부(DDU3), 및 제4 화소 구동부(DDU4)는 제k 표시 기입 배선(GWLk)에 연결된 제1 화소 구동부(DDU1)와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다. 또한, 제k+1 표시 기입 배선(GWLk+1)에 연결된 제1 화소 구동부(DDU1), 제2 화소 구동부(DDU2), 제3 화소 구동부(DDU3), 및 제4 화소 구동부(DDU4)는 제k 표시 기입 배선(GWLk)에 연결된 제1 화소 구동부(DDU1)와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
구동 트랜지스터(DT)는 채널 영역(DT_ACT), 게이트 전극(DT_G), 제1 전극(DT_S), 및 제2 전극(DT_D)을 포함할 수 있다. 구동 트랜지스터(DT)의 채널 영역(DT_ACT)은 제3 방향(DR3)에서 구동 트랜지스터(DT)의 게이트 전극(DT_G)과 중첩할 수 있다. 게이트 전극(DT_G)은 구동 트랜지스터(DT)의 채널 영역(DT_ACT) 상에 배치될 수 있다.
게이트 전극(DT_G)은 제1 연결 콘택홀(BCNT1)을 통해 제1 연결 전극(BE1)과 연결될 수 있다. 제1 연결 전극(BE1)은 제2 연결 콘택홀(BCNT2)을 통해 제1-1 트랜지스터(ST1-1)의 제2 전극(D1-1)에 연결될 수 있다. 제1 연결 전극(BE1)은 제2 방향(DR2)으로 연장되므로, 제k 표시 기입 배선(GWLk)과 교차할 수 있다.
구동 트랜지스터(DT)의 제1 전극(DT_S)은 제2 트랜지스터(ST2)의 제1 전극(S2)에 연결될 수 있다. 구동 트랜지스터(DT)의 제2 전극(DT_D)은 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2)과 제6 트랜지스터(ST6)의 제1 전극(S6)에 연결될 수 있다.
제1 트랜지스터(ST1)는 듀얼 트랜지스터로 형성될 수 있다. 제1 트랜지스터(ST1)는 제1-1 트랜지스터(ST1-1)와 제1-2 트랜지스터(ST1-2)를 포함할 수 있다.
제1-1 트랜지스터(ST1-1)는 채널 영역(ACT1-1), 게이트 전극(G1-1), 제1 전극(S1-1), 및 제2 전극(D1-1)을 포함할 수 있다. 제1-1 트랜지스터(ST1-1)의 게이트 전극(G1-1)은 제k 표시 초기화 배선(GILk)의 일 부분으로, 제3 방향(DR3)에서 제1-1 트랜지스터(ST1-1)의 채널 영역(ACT1-1)과 제k 표시 초기화 배선(GILk)의 중첩 영역일 수 있다. 제1-1 트랜지스터(ST1-1)의 제1 전극(S1-1)은 제1-2 트랜지스터(ST1-2)의 제2 전극(D1-2)에 연결될 수 있다. 제1-1 트랜지스터(ST1-1)의 제2 전극(D1-1)은 제2 연결 콘택홀(BCNT2)을 통해 제1 연결 전극(BE1)에 연결될 수 있다.
제1-2 트랜지스터(ST1-2)는 채널 영역(ACT1-2), 게이트 전극(G1-2), 제1 전극(S1-2), 및 제2 전극(D1-2)을 포함할 수 있다. 제1-2 트랜지스터(ST1-2)의 게이트 전극(G1-2)은 제k 표시 초기화 배선(GILk)의 일 부분으로, 제3 방향(DR3)에서 제1-2 트랜지스터(ST1-2)의 채널 영역(ACT1-2)과 제k 표시 초기화 배선(GILk)의 중첩 영역일 수 있다. 제1-2 트랜지스터(ST1-2)의 제1 전극(S1-2)은 구동 트랜지스터(DT)의 제2 전극(DT_D)에 연결될 수 있다. 제1-2 트랜지스터(ST1-2)의 제2 전극(D1-2)은 제1-1 트랜지스터(ST1-1)의 제1 전극(S1-1)에 연결될 수 있다.
제2 트랜지스터(ST2)는 채널 영역(ACT2), 게이트 전극(G2), 제1 전극(S2), 및 제2 전극(D2)을 포함할 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(G2)은 제k 표시 기입 배선(GWLk)의 일 부분으로, 제3 방향(DR3)에서 제2 트랜지스터(ST2)의 채널 영역(ACT2)과 제k 표시 기입 배선(GWLk)의 중첩 영역일 수 있다. 제2 트랜지스터(ST2)의 제1 전극(S2)은 구동 트랜지스터(DT)의 제1 전극(DT_S)에 연결될 수 있다. 제2 트랜지스터(ST2)의 제2 전극(D2)은 제3 콘택홀(CNT3)을 통해 제j 데이터 배선(Dj)에 연결될 수 있다.
제3 트랜지스터(ST3)는 듀얼 트랜지스터로 형성될 수 있다. 제3 트랜지스터(ST3)는 제3-1 트랜지스터(ST3-1)와 제3-2 트랜지스터(ST3-2)를 포함할 수 있다.
제3-1 트랜지스터(ST3-1)는 채널 영역(ACT3-1), 게이트 전극(G3-1), 제1 전극(S3-1), 및 제2 전극(D3-1)을 포함할 수 있다. 제3-1 트랜지스터(ST3-1)의 게이트 전극(G3-1)은 제k 표시 제어 배선(GCLk)의 일 부분으로, 제3-1 트랜지스터(ST3-1)의 채널 영역(ACT3-1)과 제k 표시 제어 배선(GCLk)의 중첩 영역일 수 있다. 제3-1 트랜지스터(ST3-1)의 제1 전극(S3-1)은 제2 연결 콘택홀(CNT2)을 통해 제1 연결 전극(BE1)에 연결될 수 있다. 제3-1 트랜지스터(ST3-1)의 제2 전극(D3-1)은 제3-2 트랜지스터(ST3-2)의 제1 전극(S3-2)에 연결될 수 있다.
제3-2 트랜지스터(ST3-2)는 채널 영역(ACT3-2), 게이트 전극(G3-2), 제1 전극(S3-2), 및 제2 전극(D3-2)을 포함할 수 있다. 제3-2 트랜지스터(ST3-2)의 게이트 전극(G3-2)은 제k 표시 제어 배선(GCLk)의 일 부분으로, 제3-2 트랜지스터(ST3-2)의 채널 영역(ACT3-2)과 제k 표시 제어 배선(GCLk)의 중첩 영역일 수 있다. 제3-2 트랜지스터(ST3-2)의 제1 전극(S3-2)은 제3-1 트랜지스터(ST3-1)의 제2 전극(D3-1)에 연결될 수 있다. 제3-2 트랜지스터(ST3-2)의 제2 전극(D3-2)은 제4 콘택홀(CNT4)을 통해 제2 연결 전극(VIE)에 연결될 수 있다.
제4 트랜지스터(ST4)는 채널 영역(ACT4), 게이트 전극(G4), 제1 전극(S4), 및 제2 전극(D4)을 포함할 수 있다. 제4 트랜지스터(ST4)의 게이트 전극(G4)은 제k 표시 기입 배선(GWLk)의 일 부분으로, 제4 트랜지스터(ST4)의 채널 영역(ACT4)과 제k 표시 기입 배선(GWLk)의 중첩 영역일 수 있다. 제4 트랜지스터(ST4)의 제1 전극(S4)은 제6 콘택홀(CNT6)을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다. 제2 애노드 연결 전극(ANDE2)은 애노드 콘택홀(AND_CNT1)을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다. 제4 트랜지스터(ST4)의 제2 전극(D4)은 제4 콘택홀(CNT4)을 통해 제2 연결 전극(VIE)에 연결될 수 있다. 제3 구동 전압 배선(VIL)은 제5 콘택홀(CNT5)을 통해 제2 연결 전극(VIE)에 연결되고, 제2 연결 전극(VIE)은 제4 콘택홀(CNT4)을 통해 제3-2 트랜지스터(ST3-2)의 제2 전극(D3-2)과 제4 트랜지스터(ST4)의 제2 전극(D4)에 연결될 수 있다. 제2 연결 전극(VIE)은 제2 방향(DR2)으로 연장되며, 제k 표시 초기화 배선(GILk)과 교차하도록 배치될 수 있다.
제5 트랜지스터(ST5)는 채널 영역(ACT5), 게이트 전극(G5), 제1 전극(S5), 및 제2 전극(D5)을 포함할 수 있다. 제5 트랜지스터(ST5)의 게이트 전극(G5)은 제k 발광 배선(ELk)의 일 부분으로, 제5 트랜지스터(ST5)의 채널 영역(ACT5)과 제k 발광 배선(ELk)의 중첩 영역일 수 있다. 제5 트랜지스터(ST5)의 제1 전극(S5)은 제7 콘택홀(CNT7)을 통해 제1 서브 구동 전압 배선(SVDL1)에 연결될 수 있다. 제5 트랜지스터(ST5)의 제2 전극(D5)은 구동 트랜지스터(DT)의 제1 전극(DT_S)에 연결될 수 있다.
제6 트랜지스터(ST6)는 채널 영역(ACT6), 게이트 전극(G6), 제1 전극(S6), 및 제2 전극(D6)을 포함할 수 있다. 제6 트랜지스터(ST6)의 게이트 전극(G6)은 제k 발광 배선(ELk)의 일 부분으로, 제6 트랜지스터(ST6)의 채널 영역(ACT6)과 제k 발광 배선(ELk)의 중첩 영역일 수 있다. 제6 트랜지스터(ST6)의 제1 전극(S6)은 구동 트랜지스터(DT)의 제2 전극(DT_D)에 연결될 수 있다. 제6 트랜지스터(ST6)의 제2 전극(D6)은 제6 콘택홀(CNT6)을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다.
커패시터(CST1)의 제1 전극(CE11)은 구동 트랜지스터(DT)의 제2 전극(DT_D)의 일 부분이며, 커패시터(CST1)의 제2 전극(CE12)은 제3 방향(DR3)에서 구동 트랜지스터(DT)의 제2 전극(DT_D)과 중첩하는 제2 서브 구동 전압 배선(SVDL2)의 일 부분일 수 있다.
제1 발광부(LEU1)는 제1 애노드 전극(AND1)과 뱅크(180)에 의해 정의되는 제1 발광부(ELU1)를 포함할 수 있다. 제1 애노드 전극(AND1)의 면적은 제1 발광부(ELU1)의 면적보다 클 수 있다. 제1 애노드 전극(AND1)은 제2 애노드 콘택홀(AND_CNT2)을 통해 제1 화소 구동부(DDU1)의 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다.
제2 발광부(LEU2)는 제2 애노드 전극(AND2)과 뱅크(180)에 의해 정의되는 제2 발광부(ELU2)를 포함할 수 있다. 제2 애노드 전극(AND2)의 면적은 제2 발광부(ELU2)의 면적보다 클 수 있다. 제2 애노드 전극(AND2)은 제2 애노드 콘택홀(AND_CNT2)을 통해 제2 화소 구동부(DDU2)의 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다.
제3 발광부(LEU3)는 제3 애노드 전극(AND3)과 뱅크(180)에 의해 정의되는 제3 발광부(ELU3)를 포함할 수 있다. 제3 애노드 전극(AND3)의 면적은 제3 발광부(ELU3)의 면적보다 클 수 있다. 제3 애노드 전극(AND3)은 제2 애노드 콘택홀(AND_CNT2)을 통해 제3 화소 구동부(DDU3)의 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다.
제4 발광부(LEU4)는 제4 애노드 전극(AND4)과 뱅크(180)에 의해 정의되는 제4 발광부(ELU4)를 포함할 수 있다. 제4 애노드 전극(AND4)의 면적은 제4 발광부(ELU4)의 면적보다 클 수 있다. 제4 애노드 전극(AND4)은 제2 애노드 콘택홀(AND_CNT2)을 통해 제4 화소 구동부(DDU4)의 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다.
광 감지부(PDU)들 각각은 감지 애노드 전극(SAND)과 뱅크(180)에 의해 정의되는 수광 영역(SLA)을 포함할 수 있다. 감지 애노드 전극(SAND)의 면적은 수광 영역(SLA)의 면적보다 클 수 있다. 감지 애노드 전극(SAND)은 제3 애노드 콘택홀(AND_CNT3)을 통해 감지 연결 배선(FCL)들 중 어느 하나에 연결될 수 있다.
감지 연결 배선(FCL)들 각각은 제2 방향(DR2)으로 연장될 수 있다. 감지 연결 배선(FCL)은 데이터 배선의 전압 변화에 의해 영향을 받는 것을 최소화하기 위해 제3 방향(DR3)에서 데이터 배선(Dj, Dj+1, Dj+2, Dj+3)과 중첩하지 않을 수 있다. 이 경우, 감지 연결 배선(FCL)은 제3 방향(DR3)에서 제1 전원 배선(VDL)과 중첩할 수 있다.
도 15는 도 14의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 15를 참조하면, 기판(SUB) 상에는 박막 트랜지스터층(TFTL), 발광 소자층(EML), 봉지층(TFE)이 순차적으로 형성될 수 있다.
박막 트랜지스터층(TFTL)은 제1 화소 구동부(DDU1), 제2 화소 구동부(DDU2), 제3 화소 구동부(DDU3), 및 제4 화소 구동부(DDU4) 각각의 구동 트랜지스터(DT), 제1 내지 제6 트랜지스터들(ST1, ST6), 및 커패시터(CST1)가 형성되는 층일 수 있다. 박막 트랜지스터층(TFTL)은 차광층(BML), 액티브층(ACT), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 제1 데이터 금속층(DTL1), 제2 데이터 금속층(DTL2), 버퍼막(BF), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 유기막(160), 및 제2 유기막(161)을 포함한다.
기판(SUB)의 일면 상에는 버퍼막(BF)이 형성될 수 있다. 버퍼막(BF)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터들과 발광 소자층(EML)의 유기 발광층(172)을 보호하기 위해 기판(SUB)의 일면 상에 형성될 수 있다. 버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(BF)은 생략될 수 있다.
버퍼막(BF) 상에는 액티브층(ACT)이 형성될 수 있다. 액티브층(ACT)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다.
액티브층(ACT)은 구동 트랜지스터(DT)의 채널 영역(DT_ACT), 소스 전극(DT_S), 및 드레인 전극(DT_D)을 포함할 수 있다. 채널 영역(DT_ACT)은 기판(SUB)의 두께 방향인 제3 방향(DR3)에서 구동 트랜지스터(DT)의 게이트 전극(DT_G)과 중첩하는 영역일 수 있다. 소스 전극(DT_S)은 채널 영역(DT_ACT)의 일 측에 배치되고, 드레인 전극(DT_D)은 채널 영역(DT_ACT)의 타 측에 배치될 수 있다. 소스 전극(DT_S)과 드레인 전극(DT_D)은 제3 방향(DR3)에서 게이트 전극(DT_G)과 중첩하지 않는 영역일 수 있다. 소스 전극(DT_S)과 드레인 전극(DT_D)은 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
또한, 액티브층(ACT)은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)의 채널 영역들(ACT1~ACT6), 소스 전극들(S1~S6), 및 드레인 전극들(D1~D6)을 포함할 수 있다. 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)의 채널 영역들(ACT1~ACT6) 각각은 제3 방향(DR3)에서 게이트 전극들(G1~G6) 중에서 그에 대응되는 게이트 전극과 중첩할 수 있다. 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)의 소스 전극들(S1~S6)과 드레인 전극들(D1~D6)은 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 갖는 영역일 수 있다.
액티브층(ACT) 상에는 게이트 절연막(130)이 형성될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
게이트 절연막(130) 상에는 제1 게이트층(GTL1)이 형성될 수 있다. 제1 게이트층(GTL1)은 구동 트랜지스터(DT)의 게이트 전극(DT_G)을 포함할 수 있다. 또한, 제1 게이트층(GTL1)은 제1 내지 제6 스위칭 트랜지스터들(ST1~ST6)의 게이트 전극들(G1~G6), 표시 기입 배선들(GWLk, GWLk+1), 표시 초기화 배선들(GILk, GILk+1), 표시 제어 배선들(GCLk, GCLk+1), 및 발광 배선들(ELk, ELk+1)을 포함할 수 있다. 제1 게이트층(GTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트층(GTL1) 상에는 제1 층간 절연막(141)이 형성될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 층간 절연막(141)은 복수의 무기막을 포함할 수 있다.
제1 층간 절연막(141) 상에는 제2 게이트층(GTL2)이 형성될 수 있다. 제2 게이트층(GTL2)은 제3 구동 전압 배선(VIL)과 제2 서브 구동 전압 배선(SVDL2)을 포함할 수 있다. 제2 게이트층(GTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트층(GTL2) 상에는 제2 층간 절연막(142)이 형성될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(142)은 복수의 무기막을 포함할 수 있다.
제2 층간 절연막(142) 상에는 제1 데이터 금속층(DTL1)이 형성될 수 있다. 제1 데이터 금속층(DTL1)은 제1 서브 구동 전압 배선(SVDL1), 제1 연결 전극(BE1), 제2 연결 전극(VIE), 및 제1 애노드 연결 전극(ANDE1)을 포함할 수 있다. 제1 데이터 금속층(DTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 데이터 금속층(DTL1) 상에는 액티브층(ACT), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 및 제1 데이터 금속층(DTL1)으로 인한 단차를 평탄하게 하기 위한 제1 유기막(160)이 형성될 수 있다. 제1 유기막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 유기막(160) 상에는 제2 데이터 금속층(DTL2)이 형성될 수 있다. 제2 데이터 금속층(DTL2)은 제2 애노드 연결 전극(ANDE2)과 감지 연결 배선(FCL)들을 포함할 수 있다. 제2 데이터 금속층(DTL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 데이터 금속층(DTL2) 상에는 단차를 평탄하게 하기 위한 제2 유기막(161)이 형성될 수 있다. 제2 유기막(161)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 연결 콘택홀(BCNT1)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하여 구동 트랜지스터(DT)의 게이트 전극(DT_G)을 노출하는 홀일 수 있다. 제1 연결 전극(BE1)은 제1 연결 콘택홀(BCNT1)을 통해 구동 트랜지스터(DT)의 게이트 전극(DT_G)에 연결될 수 있다.
제2 연결 콘택홀(BCNT2)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제1-1 트랜지스터(ST1-1)의 제2 전극(D1-1)을 노출하는 홀일 수 있다. 제1 연결 전극(BE1)은 제2 연결 콘택홀(BCNT2)을 통해 제1-1 트랜지스터(ST1-1)의 제2 전극(D1-1)에 연결될 수 있다.
제1 콘택홀(CNT1)은 제1 유기막(160)을 관통하여 감지 연결 배선(FCL)을 노출하는 홀일 수 있다. 감지 애노드 전극(SAND)은 제1 콘택홀(CNT1)을 통해 감지 연결 배선(FCL)에 연결될 수 있다.
제3 콘택홀(CNT3)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제2 트랜지스터(ST2)의 제2 전극(D2)을 노출하는 홀일 수 있다. 데이터 배선들(Dj, Dj+1, Dj+2) 각각은 제3 콘택홀(CNT3)을 통해 제2 트랜지스터(ST2)의 제2 전극(D2)에 연결될 수 있다.
제4 콘택홀(CNT4)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제1 트랜지스터(ST1)의 제2 전극(D1)과 제4 트랜지스터(ST4)의 제2 전극(D4)을 노출하는 홀일 수 있다. 제2 연결 전극(VIE)은 제4 콘택홀(CNT4)을 통해 제1-2 트랜지스터(ST1-2)의 제1-2 전극(D1-2)과 제4 트랜지스터(ST4)의 제2 전극(D4)에 연결될 수 있다.
제5 콘택홀(CNT5)은 제2 층간 절연막(142)을 관통하여 제3 구동 전압 배선(VIL)을 노출하는 홀일 수 있다. 제2 연결 전극(VIE)은 제5 콘택홀(CNT5)을 통해 제3 구동 전압 배선 (VIL)에 연결될 수 있다.
제6 콘택홀(CNT6)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제6 트랜지스터(ST6)의 제2 전극(D6)을 노출하는 홀일 수 있다. 제1 애노드 연결 전극(ANDE)은 제6 콘택홀(CNT6)을 통해 제6 트랜지스터(ST6)의 제2 전극(D6)에 연결될 수 있다.
제7 콘택홀(CNT7)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제5 트랜지스터(ST5)의 제1 전극(S5)을 노출하는 홀일 수 있다. 제1 서브 구동 전압 배선(SVDL1)은 제7 콘택홀(CNT7)을 통해 제5 트랜지스터(ST5)의 제1 전극(S5)에 연결될 수 있다.
제8 콘택홀(CNT8)은 제2 층간 절연막(142)을 관통하여 제2 서브 구동 전압 배선(SVDL2)을 노출하는 홀일 수 있다. 제1 서브 구동 전압 배선(SVDL1)은 제8 콘택홀(CNT8)을 통해 제2 서브 구동 전압 배선(SVDL2)에 연결될 수 있다.
제1 애노드 콘택홀(AND_CNT1)은 제1 유기막(160)을 관통하여 제1 애노드 연결 전극(ANDE1)을 노출하는 홀일 수 있다. 제2 애노드 연결 전극(ANDE2)은 제1 애노드 콘택홀(AND_CNT1)을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다.
제2 애노드 콘택홀(AND_CNT2)은 제2 유기막(161)을 관통하여 제2 애노드 연결 전극(ANDE2)을 노출하는 홀일 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 형성된다. 발광 소자층(EML)은 발광 소자(LEL)들, 수광 소자(PD)들, 및 뱅크(180)를 포함한다. 발광 소자(LEL)들, 수광 소자(PD)들, 및 뱅크(180)는 제2 유기막(161) 상에 형성된다.
발광 소자(LEL)들 각각은 애노드 전극(AND1/AND2/AND3/AND4), 유기 발광층(172), 및 캐소드 전극(173)을 포함할 수 있다. 수광 소자(PD)들 각각은 감지 애노드 전극(SAND), PIN 반도체층(PIN), 및 캐소드 전극(173)을 포함할 수 있다.
제1 발광부(LEU1)의 발광 소자(LEL)는 제1 애노드 전극(AND1)을 포함하고, 제2 발광부(LEU2)의 발광 소자(LEL)는 제2 애노드 전극(AND2)을 포함할 수 있다. 제3 발광부(LEU3)의 발광 소자(LEL)는 제3 애노드 전극(AND3)을 포함하며, 제4 발광부(LEU4)의 발광 소자(LEL)는 제4 애노드 전극(AND4)을 포함할 수 있다.
애노드 전극(AND1/AND2/AND3/AND4)과 감지 애노드 전극(SAND)은 제2 유기막(161) 상에 형성될 수 있다. 애노드 전극(AND1/AND2/AND3/AND4)은 제2 애노드 콘택홀(AND_CNT2)을 통해 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다. 감지 애노드 전극(SAND)은 제1 콘택홀(CNT1)을 통해 감지 연결 배선(FCL)에 연결될 수 있다. 애노드 전극(AND1/AND2/AND3/AND4)과 감지 애노드 전극(SAND)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
뱅크(180)는 표시 화소들(SPX1, SPX2, SPX3, SPX4)의 발광 영역들(EA1, EA2, EA3, EA4)을 정의하기 위해 제2 유기막(161) 상에서 애노드 전극(AND1/AND2/AND3/AND4)과 감지 애노드 전극(SAND)을 구획하도록 형성될 수 있다. 뱅크(180)는 애노드 전극(AND1/AND2/AND3/AND4) 과 감지 애노드 전극(SAND)의 가장자리를 덮도록 형성될 수 있다. 뱅크(180)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
표시 화소들(SPX1, SPX2, SPX3, SPX4)의 발광 영역들(EA1, EA2, EA3, EA4)은 애노드 전극(AND1/AND2/AND3/AND4), 유기 발광층(172), 및 캐소드 전극(173)이 순차적으로 적층되어 애노드 전극(AND1/AND2/AND3/AND4)으로부터의 정공과 캐소드 전극(173)으로부터의 전자가 유기 발광층(172)에서 재결합되어 발광하는 영역을 나타낸다.
애노드 전극(AND1/AND2/AND3/AND4)과 뱅크(180) 상에는 유기 발광층(172)이 형성된다. 유기 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 유기 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 제1 발광부(ELU1)의 유기 발광층(172)은 제1 광을 발광하고, 제2 발광부(ELU2)의 유기 발광층(172)은 제2 광을 발광할 수 있다. 제3 발광부(ELU3)의 유기 발광층(172)은 제3 광을 발광하며, 제4 발광부(ELU4)의 유기 발광층(172)은 제2 광을 발광할 수 있다.
또는, 유기 발광층(172)이 표시 화소들(SPX1, SPX2, SPX3, SPX4)의 발광 영역들(EA1, EA2, EA3, EA4)에 공통적으로 형성되는 경우, 제1 발광부(ELU1)는 제1 광을 투과시키는 제1 컬러필터와 중첩하고, 제2 발광부(ELU2)는 제2 광을 투과시키는 제2 컬러필터와 중첩할 수 있다. 또한, 제3 발광부(ELU3)는 제3 광을 투과시키는 제3 컬러필터와 중첩하고, 제4 발광부(ELU4)는 제2 광을 투과시키는 제2 컬러필터와 중첩할 수 있다.
광 감지부(PDU)는 감지 애노드 전극(SAND), PIN 반도체층(PIN), 및 캐소드 전극(173)이 순차적으로 적층된 영역을 가리킨다. PIN 반도체층은 감지 애노드 전극(SAND)에 연결되는 P형 반도체층, 캐소드 전극(173)에 연결되는 N형 반도체층, 및 P형 반도체층과 N형 반도체층 사이에 배치되는 I형 반도체층을 포함할 수 있다. 이 경우, I형 반도체층이 P형 반도체층과 N형 반도체층에 의해 공핍(depletion)이 되어 내부에 전기장이 발생하게 되고, 광에 의해 생성되는 정공 및 전자가 전기장에 의해 드리프트(drift)된다. 이로 인해, 정공은 P형 반도체층을 통해 애노드 전극으로 수집되고 전자는 N형 반도체층을 통해 캐소드 전극으로 수집될 수 있다.
캐소드 전극(173)은 유기 발광층(172), PIN 반도체층(PIN), 및 뱅크(180) 상에 배치될 수 있다. 캐소드 전극(173)은 유기 발광층(172)과 PIN 반도체층(PIN)을 덮도록 형성될 수 있다. 캐소드 전극(173)은 발광 영역들(EA1, EA2, EA3, EA4)과 광 감지부(PDU)에 공통적으로 형성될 수 있다. 캐소드 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 캐소드 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 캐소드 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
발광 소자층(EML) 상에는 봉지층(TFE)이 형성될 수 있다. 봉지층(TFE)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지층(TFE)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다.
도 13 내지 도 15와 같이, 광 감지부(PDU)의 수광 소자(PD)들을 발광 영역들(EA1, EA2, EA3, EA4)의 발광 소자(LEL)들과 같이 발광 소자층(EML)에 형성하고, 제1 유기막(160) 상에 배치되는 감지 연결 배선(FCL)들을 이용하여 비표시 영역(NDA)에 배치되는 감지 구동부(FDU)들에 일대일로 연결한다. 그러므로, 감지 구동부(FDU)들을 제1 내지 제4 화소 구동부들(DDU1, DDU2, DDU3, DDU4)이 형성되는 박막 트랜지스터층(TFTL)에 형성할 필요가 없다. 따라서, 감지 구동부(FDU)들이 배치되는 공간을 마련하기 위해, 제1 내지 제4 화소 구동부들(DDU1, DDU2, DDU3, DDU4)이 배치되는 공간을 축소할 필요가 없다.
도 16은 또 다른 실시예에 따른 표시 화소의 제1 표시 화소와 광 감지 화소를 보여주는 회로도이다.
도 16의 실시예는 광 감지 화소(LSP)의 감지 구동부(FDU)가 제2 감지 트랜지스터(RT2)를 더 포함하는 것에서 도 6의 실시예와 차이가 있다. 도 16에서는 도 6의 실시예와 중복된 설명은 생략한다.
도 16을 참조하면, 제2 감지 트랜지스터(RT2)는 제p 지문 초기화 배선(FILp)의 지문 초기화 신호에 의해 턴-온되어 수광 소자(PD)의 감지 애노드 전극을 제3 구동 전압 배선(VIL)에 연결시킨다. 이로 인해, 수광 소자(PD)의 감지 애노드 전극에는 제3 구동 전압 배선(VIL)의 제3 구동 전압이 인가될 수 있다. 제2 감지 트랜지스터(RT2)의 게이트 전극은 제p 지문 초기화 배선(FILp)에 연결되고, 제1 전극은 수광 소자(PD)의 감지 애노드 전극에 연결되며, 제2 전극은 제3 구동 전압 배선(VIL)에 연결될 수 있다.
도 17은 또 다른 실시예에 따른 표시 화소의 제1 표시 화소와 광 감지 화소에 입력되는 스캔 신호들을 보여주는 파형도이다.
도 17의 실시예는 제p 지문 초기화 배선(FILp)에 인가되는 제p 지문 초기화 신호(FIp)가 추가된 것에서 도 9의 실시예와 차이가 있다. 도 17에서는 도 9의 실시예와 중복된 설명은 생략한다.
도 17을 참조하면, 제p 지문 초기화 신호(FIp)는 제2 기간(t2) 동안 제1 레벨 전압(V1)을 가지며, 제1 기간(t1)과 제3 기간(t3) 동안 제2 레벨 전압(V2)을 갖는다. 제p 지문 초기화 신호(FIp)는 제k 표시 기입 신호(GWk) 또는 제k 표시 제어 신호(GCk)와 실질적으로 동일할 수 있다.
이하에서, 도 16과 도 17을 결부하여 제1 기간(t1), 제2 기간(t2), 및 제3 기간(t3) 동안 광 감지 화소(LSP)의 동작을 설명한다.
제1 기간(t1)의 동작은 도 6과 도 9를 결부하여 설명한 바와 실질적으로 동일하므로, 생략한다.
제2 기간(t2) 동안 제p 지문 초기화 배선(FILp)에는 제1 레벨 전압(V1)을 갖는 제p 지문 초기화 신호(FIp)가 공급된다. 제2 감지 트랜지스터(RT2)는 제1 레벨 전압(V1)을 갖는 제p 지문 초기화 신호(FIp)에 의해 턴-온된다. 제2 감지 트랜지스터(RT2)의 턴-온으로 인해, 수광 소자(PD)의 감지 애노드 전극은 제3 구동 전압 배선(VIL)에 연결될 수 있다. 그러므로, 수광 소자(PD)의 감지 애노드 전극은 제3 구동 전압 배선(VIL)의 제3 구동 전압으로 초기화될 수 있다.
제3 기간(t3) 동안 제p 지문 스캔 배선(FSLp)에는 제2 레벨 전압(V2)을 갖는 제p 지문 스캔 신호(FSp)가 공급되며, 제p 지문 초기화 배선(FILp)에는 제2 레벨 전압(V2)을 갖는 제p 지문 초기화 신호(FIp)가 공급된다. 이로 인해, 제1 감지 트랜지스터(RT1)와 제2 감지 트랜지스터(RT2)는 제3 기간(t3) 동안 턴-오프될 수 있다. 따라서, 제3 기간(t3) 동안 입사되는 광에 따라 수광 소자(PD)의 감지 애노드 전극의 전압은 상승할 수 있다. 예를 들어, 수광 소자(PD)에 입사되는 광이 많을수록 수광 소자(PD)의 감지 애노드 전극의 전압은 높아질 수 있다.
도 16 및 도 17과 같이, 제N-1 프레임 기간(FN-1)의 제3 기간(t3) 동안 수광 소자(PD)를 광에 노출시키고 나서, 제N 프레임 기간(FN)의 제1 기간(t1) 동안 제q 감지 배선(RLq)을 통해 수광 소자(PD)의 감지 애노드 전극의 전압을 감지할 수 있다. 또한, 제N 프레임 기간(FN)의 제2 기간(t2) 동안 수광 소자(PD)의 감지 애노드 전극의 전압을 제3 구동 전압 배선(VIL)의 제3 구동 전압으로 초기화할 수 있다. 즉, 수광 소자(PD)를 광에 노출시키기 전에 수광 소자(PD)의 감지 애노드 전극의 전압을 제3 구동 전압으로 초기화할 수 있다. 그러므로, 제3 기간(t3) 동안 입사되는 광에 따른 수광 소자(PD)의 감지 애노드 전극의 전압 변화량을 더욱 정확하게 감지할 수 있다.
도 18은 또 다른 실시예에 따른 지문 감지 영역의 수광 소자와 광 감지 화소 구동부를 보여주는 일 예시 도면이다.
도 18의 실시예는 감지 구동부(FDU)가 제p 지문 초기화 배선(FILp)의 제p 지문 초기화 신호(FIp)에 의해 제어되는 제2 감지 트랜지스터(RT2)를 더 포함하는 것에서 도 12의 실시예와 차이가 있다. 도 18에서는 도 12의 실시예와 중복된 설명은 생략한다.
도 18을 참조하면, 제p 지문 스캔 배선(FSLp)과 제p 지문 초기화 배선(FILp)에 연결되는 감지 구동부(FDU)는 제k 표시 기입 배선(GWLk), 제k 표시 초기화 배선(GILk), 제k 표시 제어 배선(GCLk), 및 제k 발광 배선(ELk)에 연결되는 제2 화소 구동부(DDU2) 또는 제4 화소 구동부(DDU4)와 중첩하는 광 감지부(PDU)에 연결될 수 있다. 또한, 제p+1 지문 스캔 배선(FSLp+1)과 제p+1 지문 초기화 배선(FILp+1)에 연결되는 감지 구동부(FDU)는 제k+1 표시 기입 배선(GWLk+1), 제k+1 표시 초기화 배선(GILk+1), 제k+1 표시 제어 배선(GCLk+1), 및 제k+1 발광 배선(ELk+1)에 연결되는 제2 화소 구동부(DDU2) 또는 제4 화소 구동부(DDU4)와 중첩하는 광 감지부(PDU)에 연결될 수 있다.
이로 인해, 제k 표시 기입 배선(GWLk)에 인가되는 제k 표시 기입 신호와 제p 지문 초기화 배선(FILp)에 인가되는 제p 지문 초기화 신호는 실질적으로 동일할 수 있다. 또한, 제k+1 표시 기입 배선(GWLk+1)에 인가되는 제k+1 표시 기입 신호와 제p+1 지문 초기화 배선(FILp+1)에 인가되는 제p+1 지문 초기화 신호는 실질적으로 동일할 수 있다.
또한, 제k 표시 초기화 배선(GILk)에 인가되는 제k 표시 초기화 신호와 제p 지문 스캔 배선(FSLp)에 인가되는 제p 지문 스캔 신호는 실질적으로 동일할 수 있다. 또한, 제k+1 표시 초기화 배선(GILk+1)에 인가되는 제k+1 표시 초기화 신호와 제p+1 지문 스캔 배선(FSLp+1)에 인가되는 제p+1 지문 스캔 신호는 실질적으로 동일할 수 있다.
이와 같이, 제k 표시 초기화 배선(GILk)에 인가되는 제k 표시 초기화 신호와 제p 지문 스캔 배선(FSLp)에 인가되는 제p 지문 스캔 신호는 실질적으로 동일하고, 제k 표시 기입 배선(GWLk)에 인가되는 제k 표시 기입 신호와 제p 지문 초기화 배선(FILp)에 인가되는 제p 지문 초기화 신호는 실질적으로 동일할 수 있다. 이 경우, 제k 표시 초기화 배선(GILk)과 제k 표시 기입 배선(GWLk)에 연결되는 서브 화소들(SPX1, SPX2, SPX3, SPX4)의 제1 내지 제4 발광부들(ELU1, ELU2, ELU3, ELU4)의 발광 기간(t3)은 그와 이웃하는 광 감지부(PDU)들의 수광 소자(PD)를 광에 노출하는 기간(t3)과 실질적으로 동일하게 맞출 수 있다. 즉, 광 감지부(PDU)의 수광 소자(PD)에 사용자의 손가락의 지문에서 반사된 광이 입사되는 기간을 그에 이웃하는 제1 내지 제4 발광부들(ELU1, ELU2, ELU3, ELU4)의 발광 기간과 최적화할 수 있다.
광 감지부(PDU)들의 수광 소자(PD)들과 감지 구동부(FDU)들의 제2 감지 트랜지스터(RT2)들은 감지 연결 배선(FCL)들을 통해 일대일로 연결될 수 있다. 감지 연결 배선(FCL)의 일 단은 광 감지부(PDU)의 수광 소자(PD)의 감지 애노드 전극에 연결되고, 타 단은 감지 구동부(FDU)의 제2 감지 트랜지스터(RT2)의 제2 전극에 연결될 수 있다.
도 18과 같이, 광 감지부(PDU)의 수광 소자(PD)들을 발광 영역들(EA1, EA2, EA3, EA4)의 발광 소자(LEL)들과 같이 표시 영역(DA)에 형성하고, 감지 연결 배선(FCL)들을 이용하여 비표시 영역(NDA)에 배치되는 감지 구동부(FDU)들에 일대일로 연결한다. 따라서, 감지 구동부(FDU)들이 배치되는 공간을 마련하기 위해, 제1 내지 제4 화소 구동부들(DDU1, DDU2, DDU3, DDU4)이 배치되는 공간을 축소할 필요가 없다.
도 19는 또 다른 실시예에 따른 표시 화소의 제1 표시 화소와 광 감지 화소를 보여주는 회로도이다.
도 19의 실시예는 광 감지 화소(LSP)의 감지 구동부(FDU)가 제1 내지 제3 감지 트랜지스터들(RT1, RT2, RT3)을 더 포함하는 것에서 도 6의 실시예와 차이가 있다. 도 19에서는 도 6의 실시예와 중복된 설명은 생략한다.
도 19를 참조하면, 제1 감지 트랜지스터(RT1)는 수광 소자(PD)의 감지 애노드 전극의 전압에 따라 제1 구동 전압 배선(VDL)으로부터 제q 감지 배선(RLq)으로 흐르는 감지 전류를 제어한다. 제1 감지 트랜지스터(RT1)의 게이트 전극은 감지 연결 배선(FCL)을 통해 수광 소자(PD)의 감지 애노드 전극에 연결되고, 제1 전극은 제1 구동 전압 배선(VDL)에 연결되며, 제2 전극은 제1 감지 트랜지스터(RT1)의 제1 전극에 연결될 수 있다.
제2 감지 트랜지스터(RT2)는 제p 지문 초기화 배선(FILp)의 지문 초기화 신호에 의해 턴-온되어 수광 소자(PD)의 감지 애노드 전극을 제k+1 표시 초기화 배선(GILk+1)에 연결시킨다. 이로 인해, 수광 소자(PD)의 감지 애노드 전극에는 제k+1 표시 초기화 배선(GILk+1)의 제k+1 표시 초기화 신호(GIk+1)가 인가될 수 있다. 제k+1 표시 초기화 배선(GILk+1)의 제k+1 표시 초기화 신호(GIk+1)는 제k 표시 기입 배선(GWLk)의 제k 표시 기입 신호(GWk)와 실질적으로 동일할 수 있다. 제2 감지 트랜지스터(RT2)의 게이트 전극은 제p 지문 초기화 배선(FILp)에 연결되고, 제1 전극은 수광 소자(PD)의 감지 애노드 전극에 연결되며, 제2 전극은 제k+1 표시 초기화 배선(GILk+1)에 연결될 수 있다.
제3 감지 트랜지스터(RT3)는 제p 지문 스캔 배선(FSLp)의 지문 스캔 신호에 의해 턴-온되어 제1 감지 트랜지스터(RT1)의 제2 전극을 제q 감지 배선(RLq)에 연결시킨다. 이로 인해, 제q 감지 배선(RLq)에는 수광 소자(PD)의 감지 애노드 전극의 전압에 따른 감지 전류가 흐르며, 이로 인해 제q 감지 배선(RLq)에는 감지 전압이 충전될 수 있다. 즉, 수광 소자(PD)의 감지 애노드 전극의 전압에 따라 제q 감지 배선(RLq)에는 감지 전압이 충전될 수 있다. 제3 감지 트랜지스터(RT3)의 게이트 전극은 제p 지문 스캔 배선(FSLp)에 연결되고, 제1 전극은 제1 감지 트랜지스터(RT1)의 제2 전극에 연결되며, 제2 전극은 제q 감지 배선(RLq)에 연결될 수 있다.
이하에서, 도 17과 도 19를 결부하여 제1 기간(t1), 제2 기간(t2), 및 제3 기간(t3) 동안 광 감지 화소(LSP)의 동작을 설명한다.
제1 기간(t1) 동안 제p 지문 스캔 배선(FSLp)에는 제1 레벨 전압(V1)을 갖는 제p 지문 스캔 신호(FSp)가 공급된다. 제3 감지 트랜지스터(RT3)는 제1 레벨 전압(V1)을 갖는 제p 지문 스캔 신호(FSp)에 의해 턴-온된다. 제3 감지 트랜지스터(RT3)의 턴-온으로 인해, 수광 소자(PD)의 감지 애노드 전극에 따라 제1 감지 트랜지스터(RT1)의 감지 전류는 제q 감지 배선(RLq)로 흐를 수 있다. 즉, 수광 소자(PD)의 감지 애노드 전극의 전압에 따라 제q 감지 배선(RLq)에는 감지 전압이 충전될 수 있다. 수광 소자(PD)의 감지 애노드 전극의 전압이 높을수록 제q 감지 배선(RLq)의 감지 전압은 높아질 수 있다. 그러므로, 지문 구동 회로(400)는 제q 감지 배선(RLq)을 통해 감지 전압을 감지함으로써, 수광 소자(PD)의 감지 애노드 전극의 전압을 산출할 수 있다.
제2 기간(t2) 동안 제p 지문 초기화 배선(FILp)에는 제1 레벨 전압(V1)을 갖는 제p 지문 초기화 신호(FIp)가 공급된다. 제2 감지 트랜지스터(RT2)는 제1 레벨 전압(V1)을 갖는 제p 지문 초기화 신호(FIp)에 의해 턴-온된다. 제2 감지 트랜지스터(RT2)의 턴-온으로 인해, 수광 소자(PD)의 감지 애노드 전극은 제3 구동 전압 배선(VIL)에 연결될 수 있다. 그러므로, 수광 소자(PD)의 감지 애노드 전극은 제3 구동 전압 배선(VIL)의 제3 구동 전압으로 초기화될 수 있다.
제3 기간(t3) 동안 제p 지문 스캔 배선(FSLp)에는 제2 레벨 전압(V2)을 갖는 제p 지문 스캔 신호(FSp)가 공급되며, 제p 지문 초기화 배선(FILp)에는 제2 레벨 전압(V2)을 갖는 제p 지문 초기화 신호(FIp)가 공급된다. 이로 인해, 제2 감지 트랜지스터(RT2)와 제3 감지 트랜지스터(RT3)는 제3 기간(t3) 동안 턴-오프될 수 있다. 따라서, 제3 기간(t3) 동안 입사되는 광에 따라 수광 소자(PD)의 감지 애노드 전극의 전압은 상승할 수 있다. 예를 들어, 수광 소자(PD)에 입사되는 광이 많을수록 수광 소자(PD)의 감지 애노드 전극의 전압은 높아질 수 있다.
도 17 및 도 19와 같이, 제N-1 프레임 기간(FN-1)의 제3 기간(t3) 동안 수광 소자(PD)를 광에 노출시키고 나서, 제N 프레임 기간(FN)의 제1 기간(t1) 동안 수광 소자(PD)의 감지 애노드 전극에 따라 제1 감지 트랜지스터(RT1)의 감지 전류를 제q 감지 배선(RLq)로 흐르게 함으로써, 제q 감지 배선(RLq)의 감지 전압을 감지할 수 있다. 또한, 제N 프레임 기간(FN)의 제2 기간(t2) 동안 수광 소자(PD)의 감지 애노드 전극의 전압을 제3 구동 전압 배선(VIL)의 제3 구동 전압으로 초기화할 수 있다. 즉, 수광 소자(PD)를 광에 노출시키기 전에 수광 소자(PD)의 감지 애노드 전극의 전압을 제3 구동 전압으로 초기화할 수 있다.
도 20은 또 다른 실시예에 따른 지문 감지 영역의 수광 소자와 광 감지 화소 구동부를 보여주는 일 예시 도면이다.
도 20의 실시예는 감지 구동부(FDU)가 제1 내지 제3 감지 트랜지스터들(RT1, RT2, RT3)를 포함하는 것에서 도 18의 실시예와 차이가 있을 뿐이므로, 도 20의 실시예에 대한 설명은 생략한다.
도 21은 또 다른 실시예에 따른 지문 감지 영역의 수광 소자와 광 감지 화소 구동부를 보여주는 일 예시 도면이다.
도 21의 실시예는 감지 구동부(FDU)의 제2 감지 트랜지스터(RT2)가 수광 소자(PD)를 포함하는 광 감지부(PDU)와 함께 지문 센서 영역(FSA)에 배치되는 것에서 도 20의 실시예와 차이가 있다.
도 21을 참조하면, 지문 감지 영역(FSA)에서 제1 내지 제4 화소 구동부들(DDU1, DDU2, DDU3, DDU4)을 축소하는 경우, 제2 감지 트랜지스터(RT2)가 배치되는 영역이 마련될 수 있다. 이 경우, 제2 감지 트랜지스터(RT2)는 박막 트랜지스터층(TFTL)에서 구동 트랜지스터(DT) 또는 제1 내지 제6 트랜지스터들(ST1~ST6)과 유사하게 형성될 수 있다.
도 21에서는 제2 감지 트랜지스터(RT2)가 지문 감지 영역(FSA)에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 감지 구동부(FDU)의 제1 감지 트랜지스터(RT1)가 지문 감지 영역(FSA)에 배치될 수 있다. 또는, 감지 구동부(FDU)의 제1 감지 트랜지스터(RT1)와 제2 감지 트랜지스터(RT2)가 지문 감지 영역(FSA)에 배치될 수 있다. 또는, 감지 구동부(FDU)의 제1 감지 트랜지스터(RT1)와 제3 감지 트랜지스터(RT2)가 지문 감지 영역(FSA)에 배치될 수 있다.
도 22는 또 다른 실시예에 따른 표시 패널과 표시 구동 회로를 보여주는 레이아웃 도이다. 도 23은 또 다른 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 22 및 도 23의 실시예는 지문 스캔 구동부(120)가 생략되고, 지문 구동 영역(FDA)의 감지 구동부(FDU)가 표시 스캔 구동부(110)에 연결되는 것에서 도 2 및 도 5의 실시예와 차이가 있다. 도 22 및 도 23에서는 도 2 및 도 5의 실시예와 중복된 설명은 생략한다.
구체적으로, 감지 구동부(FDU)가 도 24와 같이 제1 감지 트랜지스터(RT1)를 포함하는 경우, 제1 감지 트랜지스터(RT1)의 게이트 전극에 연결되는 제p 지문 스캔 배선(FSLp)의 제p 지문 스캔 신호는 제k 표시 초기화 배선(GILk)의 제k 표기 초기화 신호와 실질적으로 동일할 수 있다. 그러므로, 감지 구동부(FDU)는 제p 지문 스캔 배선(FSLp) 대신에, 도 24와 같이 표시 스캔 구동부(110)에 연결되는 제k 표시 초기화 배선(GILk)에 연결될 수 있다.
또는, 감지 구동부(FDU)가 도 25와 같이 제1 감지 트랜지스터(RT1)와 제2 감지 트랜지스터(RT2)를 포함할 수 있다. 이 경우, 제1 감지 트랜지스터(RT1)의 게이트 전극에 연결되는 제p 지문 스캔 배선(FSLp)의 제p 지문 스캔 신호는 제k 표시 초기화 배선(GILk)의 제k 표기 초기화 신호와 실질적으로 동일할 수 있다. 또한, 제2 감지 트랜지스터(RT2)의 게이트 전극에 연결되는 제p 지문 초기화 배선(FSLp)의 제p 지문 초기화 신호는 제k 표시 기입 배선(GWLk)의 제k 표시 기입 신호와 실질적으로 동일할 수 있다. 그러므로, 감지 구동부(FDU)는 제p 지문 스캔 배선(FSLp)과 제p 지문 초기화 배선(FILp) 대신에, 도 25와 같이 표시 스캔 구동부(110)에 연결되는 제k 표시 초기화 배선(GILk)에 연결될 수 있다.
또는, 감지 구동부(FDU)가 도 26과 같이 제1 감지 트랜지스터(RT1), 제2 감지 트랜지스터(RT2), 및 제3 감지 트랜지스터(RT3)를 포함할 수 있다. 이 경우, 제2 감지 트랜지스터(RT2)의 게이트 전극에 연결되는 제p 지문 초기화 배선(FSLp)의 제p 지문 초기화 신호는 제k 표시 기입 배선(GWLk)의 제k 표시 기입 신호와 실질적으로 동일할 수 있다. 또한, 제3 감지 트랜지스터(RT3)의 게이트 전극에 연결되는 제p 지문 스캔 배선(FSLp)의 제p 지문 스캔 신호는 제k 표시 초기화 배선(GILk)의 제k 표기 초기화 신호와 실질적으로 동일할 수 있다. 그러므로, 감지 구동부(FDU)는 제p 지문 스캔 배선(FSLp)과 제p 지문 초기화 배선(FILp) 대신에, 도 26과 같이 표시 스캔 구동부(110)에 연결되는 제k 표시 초기화 배선(GILk)에 연결될 수 있다.
한편, 감지 구동부(FDU)의 제2 감지 트랜지스터(RT2)는 도 27과 같이 광 감지부(PDU)와 함께 지문 감지 영역(FSA)에 배치될 수 있다. 지문 감지 영역(FSA)에서 제1 내지 제4 화소 구동부들(DDU1, DDU2, DDU3, DDU4)을 축소하는 경우, 제2 감지 트랜지스터(RT2)가 배치되는 영역이 마련될 수 있다. 이 경우, 제2 감지 트랜지스터(RT2)는 박막 트랜지스터층(TFTL)에서 구동 트랜지스터(DT) 또는 제1 내지 제6 트랜지스터들(ST1~ST6)과 유사하게 형성될 수 있다.
도 27에서는 제2 감지 트랜지스터(RT2)가 지문 감지 영역(FSA)에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 감지 구동부(FDU)의 제1 감지 트랜지스터(RT1)가 지문 감지 영역(FSA)에 배치될 수 있다. 또는, 감지 구동부(FDU)의 제1 감지 트랜지스터(RT1)와 제2 감지 트랜지스터(RT2)가 지문 감지 영역(FSA)에 배치될 수 있다. 또는, 감지 구동부(FDU)의 제1 감지 트랜지스터(RT1)와 제3 감지 트랜지스터(RT2)가 지문 감지 영역(FSA)에 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (22)

  1. 화상을 표시하는 표시 영역과 상기 표시 영역의 주변에 배치되는 비표시 영역을 포함하는 기판;
    상기 표시 영역에 배치되는 발광 소자와 상기 발광 소자에 연결되는 화소 구동부를 각각 포함하는 표시 화소들; 및
    수광 소자와 상기 수광 소자에 연결되는 감지 구동부를 각각 포함하는 광 감지 화소들을 구비하고,
    상기 감지 구동부는 적어도 하나의 트랜지스터를 포함하며,
    상기 수광 소자는 상기 표시 영역에 배치되며, 상기 감지 구동부의 상기 적어도 하나의 트랜지스터는 상기 비표시 영역에 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 감지 구동부는 상기 표시 영역의 제1 측에 배치되는 표시 장치.
  3. 제2 항에 있어서,
    상기 비표시 영역에 배치되며, 상기 화소 구동부에 스캔 신호들을 출력하는 표시 스캔 구동부; 및
    상기 비표시 영역에 배치되며, 상기 감지 구동부에 지문 스캔 신호들을 출력하는 지문 스캔 구동부를 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 표시 스캔 구동부는 상기 표시 영역의 제2 측에 배치되는 표시 장치.
  5. 제4 항에 있어서,
    상기 지문 스캔 구동부는 상기 표시 영역의 제1 측과 제2 측이 만나는 코너에 배치되는 표시 장치.
  6. 제3 항에 있어서,
    상기 지문 스캔 구동부는 상기 표시 영역의 제1 측에 배치되는 표시 장치.
  7. 제4 항에 있어서,
    상기 지문 스캔 구동부는 상기 표시 영역의 제1 측과 제2 측이 만나는 코너 및 상기 표시 영역의 제1 측에 배치되는 표시 장치.
  8. 제1 항에 있어서,
    상기 화소 구동부는,
    게이트 전극에 인가된 데이터 전압에 따라 상기 발광 소자에 흐르는 구동 전류를 제어하는 구동 트랜지스터;
    표시 초기화 신호에 따라 상기 구동 트랜지스터의 게이트 전극을 구동 전압이 인가되는 구동 전압 배선에 연결하는 제1 트랜지스터;
    표시 기입 신호에 따라 상기 구동 트랜지스터의 소스 전극을 데이터 배선에 연결하는 제2 트랜지스터; 및
    표시 제어 신호에 따라 상기 발광 소자의 애노드 전극을 상기 구동 전압 배선에 연결하는 제3 트랜지스터를 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 감지 구동부는 지문 스캔 배선의 지문 스캔 신호에 따라 상기 수광 소자의 수광 애노드 전극에 연결된 지문 연결 배선을 감지 배선에 연결하는 제1 감지 트랜지스터를 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 지문 스캔 신호는 상기 표시 초기화 신호와 동일한 표시 장치.
  11. 제9 항에 있어서,
    상기 지문 스캔 신호는 상기 표시 제어 신호와 동일한 표시 장치.
  12. 제9 항에 있어서,
    상기 제1 감지 트랜지스터는 상기 비표시 영역에 배치되는 표시 장치.
  13. 제9 항에 있어서,
    상기 감지 구동부는 지문 초기화 배선의 지문 초기화 신호에 따라 상기 지문 연결 배선을 구동 전압이 인가되는 구동 전압 배선에 연결하는 제2 지문 트랜지스터를 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 감지 트랜지스터는 상기 비표시 영역에 배치되는 표시 장치.
  15. 제9 항에 있어서,
    상기 지문 초기화 신호는 상기 표시 기입 신호와 동일한 표시 장치.
  16. 제8 항에 있어서,
    상기 감지 구동부는,
    상기 수광 소자의 수광 애노드 전극의 전압에 따라 감지 배선으로 흐르는 감지 전류를 제어하는 제1 감지 트랜지스터;
    지문 초기화 배선의 지문 초기화 신호에 따라 상기 수광 애노드 전극을 초기화시키는 제2 광학 트랜지스터; 및
    지문 스캔 배선의 지문 스캔 신호에 따라 상기 제1 감지 트랜지스터의 드레인 전극을 상기 감지 배선에 연결하는 제3 감지 트랜지스터를 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 감지 트랜지스터, 상기 제2 감지 트랜지스터, 및 상기 제3 감지 트랜지스터는 상기 비표시 영역에 배치되는 표시 장치.
  18. 제16 항에 있어서,
    상기 제1 감지 트랜지스터와 상기 제3 감지 트랜지스터는 상기 비표시 영역에 배치되고, 상기 제2 감지 트랜지스터는 상기 표시 영역에 배치되는 표시 장치.
  19. 제16 항에 있어서,
    상기 지문 스캔 신호는 상기 표시 초기화 신호와 동일하고, 상기 지문 초기화 신호는 상기 표시 기입 신호와 동일한 표시 장치.
  20. 화상을 표시하는 표시 영역과 상기 표시 영역의 주변에 배치되는 기판; 및
    수광 소자와 상기 수광 소자에 연결되는 감지 구동부를 각각 포함하는 광 감지 화소들을 구비하고,
    상기 감지 구동부는 복수의 트랜지스터들을 포함하며,
    상기 수광 소자는 상기 표시 영역에 배치되며, 상기 감지 구동부의 상기 복수의 트랜지스터들 중 적어도 하나는 상기 비표시 영역에 배치되고, 상기 복수의 트랜지스터들 중 또 다른 하나는 상기 표시 영역에 배치되는 표시 장치.
  21. 화상을 표시하는 표시 영역과 상기 표시 영역의 주변에 배치되는 기판;
    상기 표시 영역에 배치되는 발광 소자와 상기 발광 소자에 연결되는 화소 구동부를 각각 포함하는 표시 화소들;
    수광 소자와 상기 수광 소자에 연결되는 감지 구동부를 각각 포함하는 광 감지 화소들; 및
    상기 비표시 영역에 배치되며, 상기 화소 구동부에 스캔 신호들을 인가하고, 상기 감지 구동부에 지문 스캔 신호들을 인가하는 스캔 구동부를 구비하는 표시 장치.
  22. 제21 항에 있어서,
    상기 감지 구동부는 적어도 하나의 트랜지스터를 포함하며,
    상기 수광 소자는 상기 표시 영역에 배치되며, 상기 감지 구동부의 상기 적어도 하나의 트랜지스터는 상기 비표시 영역에 배치되는 표시 장치.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170030735A (ko) * 2015-09-09 2017-03-20 엘지디스플레이 주식회사 지문센서 일체형 표시장치 및 그를 구동하는 방법과 장치
KR20170123578A (ko) * 2016-04-28 2017-11-08 크루셜텍 (주) 언더글라스 적용이 가능한 발광 지문 인식 패널 및 이를 포함하는 지문 인식 디스플레이 장치
US20190018540A1 (en) * 2017-07-11 2019-01-17 Samsung Display Co., Ltd. Touch display apparatus integrated fingerprint sensor
KR20200115832A (ko) * 2019-03-27 2020-10-08 삼성디스플레이 주식회사 지문 센서 및 이를 포함하는 표시 장치
KR20210086907A (ko) * 2019-12-31 2021-07-09 삼성디스플레이 주식회사 표시 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100341462B1 (ko) * 1999-12-18 2002-06-21 안준영 지문인식기가 내장된 정보단말기
KR100500692B1 (ko) * 2002-03-12 2005-07-12 비오이 하이디스 테크놀로지 주식회사 화상 표시 모드와 지문 인식 모드를 모두 수행하는 액정디스플레이 장치
BRPI0909099A2 (pt) * 2008-03-03 2019-02-26 Sharp Kk dispositivo de vídeo dotado de sensores óticos
JP4650703B2 (ja) * 2008-12-25 2011-03-16 ソニー株式会社 表示パネルおよびモジュール並びに電子機器
WO2010150573A1 (ja) * 2009-06-25 2010-12-29 シャープ株式会社 表示装置
CN107004130B (zh) * 2015-06-18 2020-08-28 深圳市汇顶科技股份有限公司 用于屏幕上指纹感应的屏幕下光学传感器模块
KR102653578B1 (ko) * 2016-11-25 2024-04-04 엘지디스플레이 주식회사 이미지 센서 일체형 전계 발광 표시장치
KR20190085660A (ko) * 2018-01-11 2019-07-19 삼성전자주식회사 지문 센서 패키지 및 이를 포함하는 디스플레이 장치
CN109117733B (zh) * 2018-07-17 2020-06-30 武汉华星光电半导体显示技术有限公司 一种指纹识别oled显示面板及显示装置
US10922516B2 (en) * 2018-08-02 2021-02-16 Samsung Display Co., Ltd. Display device with fingerprint area
KR20200137079A (ko) * 2019-05-28 2020-12-09 삼성디스플레이 주식회사 지문 센서 및 이를 포함하는 표시 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170030735A (ko) * 2015-09-09 2017-03-20 엘지디스플레이 주식회사 지문센서 일체형 표시장치 및 그를 구동하는 방법과 장치
KR20170123578A (ko) * 2016-04-28 2017-11-08 크루셜텍 (주) 언더글라스 적용이 가능한 발광 지문 인식 패널 및 이를 포함하는 지문 인식 디스플레이 장치
US20190018540A1 (en) * 2017-07-11 2019-01-17 Samsung Display Co., Ltd. Touch display apparatus integrated fingerprint sensor
KR20200115832A (ko) * 2019-03-27 2020-10-08 삼성디스플레이 주식회사 지문 센서 및 이를 포함하는 표시 장치
KR20210086907A (ko) * 2019-12-31 2021-07-09 삼성디스플레이 주식회사 표시 장치

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