WO2022010278A1

WO2022010278A1 - 표시장치

Info

Publication number: WO2022010278A1
Application number: PCT/KR2021/008695
Authority: WO
Inventors: 박성진; 유준석; 강민하; 김유훈
Original assignee: 엘지디스플레이 주식회사
Priority date: 2020-07-09
Filing date: 2021-07-08
Publication date: 2022-01-13
Also published as: DE112021003662T5; CN115804261A

Abstract

실시예는, 복수 개의 제1 픽셀 그룹을 포함하는 제1 표시영역; 및 복수 개의 제2 픽셀 그룹 및 투광영역을 포함하는 제2 표시영역을 포함하고, 상기 복수 개의 제2 픽셀 그룹은 각각 복수 개의 서브 픽셀을 포함하고, 상기 복수 개의 서브 픽셀 중 어느 하나의 서브 픽셀은 발광소자가 상기 투광영역 상에 배치되는 표시장치를 개시한다.

Description

표시장치

실시예는 표시장치에 관한 것이다.

전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 구별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 OLED(Organic Light Emitting Diode)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.

최근 모바일 단말기의 멀티 미디어 기능이 향상되고 있다. 예를 들어, 모바일 단말기에 카메라가 기본으로 내장되고 있고 카메라의 해상도가 기존의 디지털 카메라 수준으로 높아지고 있는 추세에 있다. 그런데, 모바일 단말기의 전방 카메라는 화면 디자인을 제한하여 화면 디자인을 어렵게 하고 있다. 카메라가 차지하는 공간을 줄이기 위하여 노치(notch) 또는 펀치홀(punch hole)을 포함한 화면 디자인이 모바일 단말기에 채택된 바 있지만, 카메라로 인하여 화면 크기가 여전히 제한되어 풀 스크린 디스플레이(Full-screen display)를 구현하기 어렵다.

풀 스크린 디스플레이를 구현하기 위하여, 표시 패널의 화면 내에 저해상도 픽셀들이 배치된 촬상 영역을 마련하고, 촬상 영역에 카메라 및/또는 각종 센서를 배치하는 방안이 제안되고 있다.

실시예는 카메라 모듈이 배치된 촬상 영역(UDC 영역)의 화질을 개선할 수 있는 표시장치를 제공한다.

본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 특징에 따른 표시장치는, 복수 개의 제1 픽셀 그룹을 포함하는 제1 표시영역, 및 복수 개의 제2 픽셀 그룹 및 투광영역을 포함하는 제2 표시영역을 포함하고, 복수 개의 제2 픽셀 그룹은 각각 복수 개의 서브 픽셀을 포함하고, 복수 개의 서브 픽셀 중 어느 하나의 서브 픽셀은 발광소자가 투광영역 상에 배치된다.

제2 표시영역은, 복수 개의 제2 픽셀 그룹이 제1 방향으로 연속 배치되는 제1 픽셀행, 및 복수 개의 투광영역이 제1 방향으로 연속 배치되는 제2 픽셀행을 포함하고, 제1 픽셀행과 제2 픽셀행은 제1 방향과 교차하는 제2 방향으로 교대로 배치될 수 있다.

복수 개의 서브 픽셀은, 제1 발광소자를 포함하는 제1 서브 픽셀, 제2 발광소자를 포함하는 제2 서브 픽셀, 제3 발광소자를 포함하는 제3 서브 픽셀, 및 제4 발광소자를 포함하는 제4 서브 픽셀을 포함하고, 제2 발광소자 및 제4 발광소자 중 적어도 하나는 일부 영역이 투광영역 상에 배치될 수 있다.

제2 발광소자와 제4 발광소자는 녹색 발광소자일 수 있다.

제2 발광소자와 제4 발광소자의 중심을 연결한 제1 가상선은 제1 방향 및 제2 방향과 교차할 수 있다.

복수 개의 제1 픽셀 그룹은 각각 제1 녹색 발광소자 및 제2 녹색 발광소자를 포함하고, 제1 녹색 발광소자 및 제2 녹색 발광소자의 중심을 연결한 가상선은 제1 방향과 평행할 수 있다.

제1 발광소자의 중심과 제3 발광소자의 중심을 지나는 제2 가상선을 기준으로 제2 발광소자는 제2 가상선의 일측에 배치되고 제4 발광소자는 제2 가상선의 타측에 배치될 수 있다.

복수 개의 제2 픽셀 그룹의 제1 내지 제4 발광소자들은 동일한 색상의 발광소자들끼리 사각 형상의 배치 구조를 가질 수 있다.

복수 개의 제2 픽셀 그룹의 제4 발광소자들은 복수 개의 사각 형상의 라인을 따라 배치되고, 복수 개의 사각 형상의 라인의 내측에는 제1 발광소자, 제2 발광소자, 및 제3 발광소자가 배치될 수 있다.

제2 표시영역의 해상도는 제1 표시영역의 해상도보다 낮을 수 있다.

제1 표시영역과 제2 표시영역에 배치되는 배선들을 포함하고, 배선들은 투광영역을 우회하여 배치될 수 있다.

제1 표시영역과 제2 표시영역에 배치되는 캐소드 전극을 포함하고, 캐소드 전극은 투광영역에 대응되는 관통홀을 포함할 수 있다.

제1 픽셀 그룹의 발광소자의 형상은 제2 픽셀 그룹의 발광소자의 형상과 상이할 수 있다.

본 발명의 다른 특징에 따른 표시장치는, 복수 개의 제1 픽셀 그룹을 포함하는 제1 표시영역, 및 복수 개의 제2 픽셀 그룹 및 투광영역을 포함하는 제2 표시영역을 포함하고, 복수 개의 제2 픽셀 그룹은 복수 개의 서브 픽셀을 포함하고, 복수 개의 제2 픽셀 그룹은 적색광을 발광하는 제1 발광소자, 청색광을 발광하는 제3 발광소자, 및 녹색광을 발광하는 제2 발광소자와 제4 발광소자를 포함하고, 제2 발광소자와 제4 발광소자의 중심을 연결한 제1 가상선은 제1 발광소자와 제3 발광소자의 중심을 연결한 제2 가상선과 교차할 수 있다.

제2 가상선을 기준으로 제2 발광소자는 제2 가상선의 일측에 배치되고 제4 발광소자는 제2 가상선의 타측에 배치될 수 있다.

제2 표시영역은, 복수 개의 제2 픽셀 그룹이 연속 배치되는 제1 픽셀행, 및 복수 개의 투광영역이 연속 배치되는 제2 픽셀행을 포함할 수 있다.

제2 발광소자 및 제4 발광소자 중 적어도 하나는 일부가 투광영역 상에 배치될 수 있다.

제2 표시영역에 배치되는 복수 개의 제2 픽셀 그룹의 개수는 제1 표시영역에 배치되는 복수 개의 제1 픽셀 그룹 개수보다 작을 수 있다.

본 발명의 또 다른 특징에 따른 표시장치는, 복수 개의 제1 픽셀 그룹을 포함하는 제1 표시영역, 복수 개의 제2 픽셀 그룹 및 투광영역을 포함하는 제2 표시영역을 포함하고, 제2 표시영역은 제1 표시영역의 픽셀수보다 적은 픽셀수를 갖는 제1 단위영역 및 제1 단위영역보다 픽셀수가 적은 제2 단위영역을 포함할 수 있다.

제1 단위영역에는 이미지 센서가 배치되고, 제2 단위영역에는 적외선 센서가 배치될 수 있다.

실시예에 따르면, 촬상 영역에서 화질을 개선할 수 있다. 또한, 광 투과율을 높여 촬영된 이미지 데이터의 노이즈를 줄여 카메라 성능을 개선할 수 있다.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 표시장치의 개념도이다.

도 2a 내지 도 2d는 제2 표시영역의 다양한 배치 위치 및 형상을 보여주는 도면이다.

도 3은 본 발명의 실시예에 따른 표시 패널을 개략적으로 보여주는 단면도이다.

도 4는 본 발명의 일 실시예에 따른 제1 표시영역의 픽셀 배치를 보여주는 도면이다.

도 5는 제2 표시영역의 픽셀과 투광영역을 보여주는 도면이다.

도 6은 제2 표시영역의 표시 패널의 구조를 개략적으로 보여주는 도면이다.

도 7은 도 6의 변형예이다.

도 8은 본 발명의 제1 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 9는 도 8의 일부 확대도이다.

도 10은 본 발명의 제2 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 11a는 도 10의 일부 확대도이다.

도 11b는 도 11a의 변형예이다.

도 12는 본 발명의 제3 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 13은 제2 표시영역의 픽셀 배치를 보여주는 제1 비교예이다.

도 14는 외부에서 패턴 인식 여부를 관찰한 결과이다.

도 15는 제2 표시영역의 픽셀 배치를 보여주는 제2 비교예이다.

도 16은 본 발명의 제4 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 17은 본 발명의 제5 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 18은 본 발명의 제6 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 19는 본 발명의 제7 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 20은 본 발명의 제8 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 21은 도 20의 확대도이다.

도 22는 도 21의 변형예이다.

도 23은 도 21의 제2 변형예이다.

도 24a는 본 발명의 제9 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 24b는 제2 표시영역 내에서 투광영역의 면적이 달라지는 구조를 보여주는 도면이다.

도 25는 본 발명의 제10 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 26은 도 25의 확대도이다.

도 27은 본 발명의 제11 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 28은 본 발명의 제12 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 29는 본 발명의 제13 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 30은 본 발명의 제14 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 31은 본 발명의 제15 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 32는 본 발명의 제16 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 33은 본 발명의 제17 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 34는 본 발명의 실시예에 따른 표시 패널과 표시 패널 구동부를 보여주는 블록도이다.

도 35는 드라이브 IC 구성을 개략적으로 보여주는 블록도이다.

도 36은 픽셀 회로의 일 예를 보여주는 회로도이다.

도 37은 픽셀 회로의 다른 예를 보여주는 회로도이다.

도 38은 픽셀 회로의 구동 방법을 보여주는 도면이다.

도 39는 본 발명의 일 실시예에 따른 표시 패널에서 픽셀 영역의 단면 구조를 상세히 보여주는 단면도이다.

도 40는 본 발명의 일 실시예에 따른 제2 표시영역의 픽셀영역 및 투광영역의 단면 구조이다.

도 41은 제1 표시영역의 픽셀들에 인가되는 데이터 전압과 제2 표시영역의 픽셀들에 인가되는 데이터 전압을 보여주는 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 ‘직접’이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

실시예 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시장치의 개념도이고, 도 2a 내지 도 2d는 제2 표시영역의 다양한 배치 위치 및 형상을 보여주는 도면이고, 도 3은 본 발명의 실시예에 따른 표시 패널을 개략적으로 보여주는 단면도이고, 도 4는 본 발명의 일 실시예에 따른 제1 표시영역의 픽셀 배치를 보여주는 도면이다.

도 1을 참조하면, 표시 패널(100) 및 케이스를 포함하고, 표시 패널(100)의 전면이 표시영역으로 구성될 수 있다. 따라서, 풀 스크린 디스플레이(Full-screen display)가 가능해질 수 있다.

표시영역은 제1 표시영역(DA)과 제2 표시영역(CA)을 포함할 수 있다. 제1 표시영역(DA)과 제2 표시영역(CA)은 모두 영상을 출력하지만 해상도가 상이할 수 있다. 예시적으로 제2 표시영역(CA)에 배치된 복수 개의 제2 픽셀의 해상도는 제1 표시영역(DA)에 배치된 복수 개의 제1 픽셀의 해상도보다 낮을 수 있다. 제2 표시영역(CA)에 배치된 복수 개의 제2 픽셀의 해상도가 낮아지는 만큼 제2 표시영역(CA)에 배치된 센서(41, 42)에 충분한 광량을 주입할 수 있다.

그러나, 반드시 이에 한정하는 것은 아니고 제2 표시영역(CA)이 충분한 광 투과율을 갖거나 적절한 보상 알고리즘이 구현될 수 있다면 제1 표시영역(DA)의 해상도와 제2 표시영역(CA)의 해상도는 동일할 수도 있다.

제2 표시영역(CA)은 센서(41, 42)가 배치된 영역일 수 있다. 제2 표시영역(CA)은 각종 센서와 중첩되는 영역이므로 영상의 대부분을 출력하는 제1 표시영역(DA)보다 면적이 작을 수 있다. 제2 표시영역(CA)은 각종 센서가 정보를 수집하는 촬상 영역일 수 있다.

센서(41, 42)는 이미지 센서, 근접 센서, 조도 센서, 제스처 센서, 모션 센서, 지문 인식 센서 및 생체 센서 중 적어도 하나를 포함할 수 있다. 예시적으로 제1 센서(41)는 조도 센서 또는 적외선 센서일 수 있고 제2 센서(42)는 이미지 또는 동영상을 촬영하는 이미지 센서일 수 있으나 반드시 이에 한정하지 않는다.

도 2a 내지 도 2d를 참조하면, 제2 표시영역(CA)은 광의 입사가 필요한 다양한 위치에 배치될 수 있다. 예시적으로 도 2a와 같이 제2 표시영역(CA)은 디스플레이 영역의 상단 좌측에 배치될 수도 있고, 도 2b와 같이 제2 표시영역(CA)은 디스플레이 영역의 상단 우측에 배치될 수도 있고, 도 2c와 같이 제2 표시영역(CA)은 디스플레이 영역의 상단에 전체적으로 배치될 수도 있고, 도 2d와 같이 제2 표시영역(CA)은 폭은 다양하게 변형될 수 있다. 그러나 반드시 이에 한정되는 것은 아니고 제2 표시영역(CA)은 제1 표시영역(DA)의 중앙에 배치되거나 하단부에 배치될 수도 있다.

도 3 및 도 4를 참조하면, 제1 표시영역(DA)과 제2 표시영역(CA)은 픽셀 데이터가 기입되는 픽셀들이 배치된 픽셀 어레이를 포함할 수 있다. 제2 표시영역(CA)의 단위 면적당 픽셀 수(Pixels Per Inch: 이하, "PPI"라 함)는 제2 표시영역(CA)의 광 투과율을 확보하기 위하여 제1 표시영역(DA) 보다 낮을 수 있다.

제1 표시영역(DA)의 픽셀 어레이는 PPI가 높은 복수의 픽셀 그룹들이 배치된 픽셀 영역을 포함할 수 있다. 제2 표시영역(CA)의 픽셀 어레이는 투광영역에 의해 이격되어 상대적으로 PPI가 낮은 복수의 픽셀 그룹들이 배치된 픽셀 영역을 포함할 수 있다. 제2 표시영역(CA)에서 외부 광은 광 투과율이 높은 투광영역을 통해 표시 패널(100)을 투과하여 표시 패널(100) 아래의 센서에 수광될 수 있다.

제1 표시영역(DA)과 제2 표시영역(CA)이 모두 픽셀들을 포함하기 때문에 입력 영상은 제1 표시영역(DA)과 제2 표시영역(CA) 상에서 재현될 수 있다. 따라서, 풀 스크린 디스플레이(Full-screen display)가 가능해질 수 있다.

제1 표시영역(DA)과 제2 표시영역(CA)의 픽셀들 각각은 영상의 컬러 구현을 위하여 컬러가 다른 서브 픽셀들을 포함할 수 있다. 서브 픽셀들은 적색, 녹색 및 청색 서브 픽셀을 포함할 수 있다. 도시하지 않았으나 픽셀 그룹은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들 각각은 픽셀 회로부와, 발광소자(OLED)를 포함할 수 있다.

제2 표시영역(CA)은 픽셀들과, 표시 패널(100)의 화면 아래에 배치된 카메라 모듈을 포함할 수 있다. 카메라 모듈은 이미지 센서를 포함할 수 있다. 제2 표시영역(CA)의 픽셀들은 디스플레이 모드에서 입력 영상의 픽셀 데이터가 기입되어 입력 영상을 표시할 수 있다.

카메라 모듈은 촬상 모드에서 외부 이미지를 촬상하여 사진 또는 동영상 이미지 데이터를 출력할 수 있다. 카메라 모듈의 렌즈(30)는 제2 표시영역(CA)과 대향할 수 있다. 외부 광은 제2 표시영역(CA)을 통해 카메라 모듈의 렌즈(30)에 입사되고, 렌즈(30)는 도면에서 생략된 이미지 센서에 광을 집광할 수 있다. 카메라 모듈은 촬상 모드에서 외부 이미지를 촬상하여 사진 또는 동영상 이미지 데이터를 출력할 수 있다.

광 투과율을 확보하기 위하여, 제2 표시영역(CA)에서 제거되는 픽셀들로 인하여 제2 표시영역(CA)에서 픽셀들의 휘도와 색좌표를 보상하기 위한 화질 보상 알고리즘이 적용될 수 있다.

표시 패널(100)은 X 축 방향의 폭, Y축 방향의 길이, 그리고 Z축 방향의 두께를 가질 수 있다. 표시 패널(100)은 기판(10) 상에 배치된 회로층(12)과, 회로층(12) 상에 배치된 발광소자층(14)을 포함할 수 있다. 발광소자층(14) 상에는 편광판(18)이 배치되고, 편광판(18) 위에 커버 글래스(20)가 배치될 수 있다.

회로층(12)은 데이터 라인들, 게이트 라인들, 전원 라인들 등의 배선들에 연결된 픽셀 회로, 게이트 라인들에 연결된 게이트 구동부 등을 포함할 수 있다.

회로층(12)은 TFT(Thin Film Transistor)로 구현된 트랜지스터와 커패시터 등의 회로 소자를 포함할 수 있다. 회로층(12)의 배선과 회로 소자들은 복수의 절연층들과, 절연층을 사이에 두고 분리된 둘 이상의 금속층, 그리고 반도체 물질을 포함한 액티브층으로 구현될 수 있다.

발광소자층(14)은 픽셀 회로에 의해 구동되는 발광소자를 포함할 수 있다. 발광소자는 OLED로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함할 수 있다.

유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다.

OLED의 애노드와 캐소드에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하여 발광층(EML)에서 가시광이 방출될 수 있다.

발광소자층(14)은 적색, 녹색 및 청색의 파장을 선택적으로 투과시키는 픽셀들 상에 배치되고, 컬러 필터 어레이를 더 포함할 수 있다.

발광소자층(14)은 보호막에 의해 덮일 수 있고, 보호막은 봉지층(encapsulation layer)에 의해 덮일 수 있다. 보호층과 봉지층은 유기막과 무기막이 교대로 적층된 구조일 수 있다. 무기막은 수분이나 산소의 침투를 차단할 수 있다. 유기막은 무기막의 표면을 평탄화할 수 있다. 유기막과 무기막이 여러 겹으로 적층되면, 단일 층에 비해 수분이나 산소의 이동 경로가 길어져 발광소자층(14)에 영향을 주는 수분/산소의 침투가 효과적으로 차단될 수 있다.

봉지층 상에는 편광판(18)이 배치될 수 있다. 편광판(18)은 표시장치의 야외 시인성을 개선할 수 있다. 편광판(18)은 표시 패널(100)의 표면으로부터 반사되는 광을 줄이고, 회로층(12)의 금속으로부터 반사되는 광을 차단하여 픽셀들의 밝기를 향상시킬 수 있다. 편광판(18)은 선편광판과 위상지연필름이 접합된 편광판 또는 원편광판으로 구현될 수 있다.

도 4를 참조하면, 제1 표시영역(DA)은 매트릭스 형태로 배열된 복수 개의 제1 픽셀 그룹(PG1)을 포함할 수 있다. 복수 개의 제1 픽셀 그룹(PG1)은 서브 픽셀 렌더링 알고리즘을 이용하여 두 개의 서브 픽셀이 하나의 픽셀을 구성할 수 있다. 예를 들어, 제1 단위 픽셀(PIX1)은 R 및 G1 서브 픽셀들(SP1, SP2)로 구성되고, 제2 단위 픽셀(PIX2)은 B 및 G2 서브 픽셀들(SP3, SP4)로 구성될 수 있다. 각각의 단위 픽셀들(PIX1, PIX2)에서 부족한 컬러 표현은 이웃한 픽셀들 간에 해당 컬러 데이터들의 평균값으로 보상될 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 복수 개의 제1 픽셀 그룹(PG1)은 RGB 서브 픽셀을 포함하는 리얼 타입 픽셀일 수도 있다.

복수 개의 제1 픽셀 그룹(PG1)은 적색 발광소자(R), 제1 녹색 발광소자(G1), 청색 발광소자(B) 및 제2 녹색 발광소자(G2)를 포함할 수 있다. 이때, 각 제1 픽셀 그룹(PG1) 내에서 제1 녹색 발광소자(G1) 및 제2 녹색 발광소자(G2)의 중심을 연결한 가상선은 제1 방향과 평행할 수 있다.

도 5는 본 발명의 일 실시예에 따른 제2 표시영역의 픽셀과 투광영역을 보여주는 도면이다.

도 5를 참조하면, 제2 표시영역(CA)은 복수 개의 제2 픽셀 그룹(PG2)과 복수 개의 투광영역(TA)을 포함할 수 있다. 복수 개의 투광영역(TA)은 복수 개의 제2 픽셀 그룹(PG2) 사이에 배치될 수 있다. 구체적으로, 투광영역(TA)은 제1 방향 및 제2 방향으로 각각 제2 픽셀 그룹(PG2)과 교번하여 배치될 수 있다. 투광영역(TA)을 통해 외부 광이 카메라 모듈의 렌즈로 수광될 수 있다. 투광영역(TA)의 면적이 증가하는 만큼 제2 표시영역(CA)의 해상도는 제1 표시영역(DA)의 해상도보다 작아질 수 있다.

투광영역(TA)은 최소한의 광 손실로 빛이 입사될 수 있도록 금속 없이 광 투과율이 높은 투명한 매질들을 포함할 수 있다. 투광영역(TA)은 금속 배선이나 픽셀들을 포함하지 않고 투명한 절연 재료들로 이루어질 수 있다. 제2 표시영역(CA)의 광 투과율은 투광영역(TA)이 클수록 높아질 수 있다.

복수 개의 제2 픽셀 그룹(PG2)은 하나 또는 두 개의 픽셀을 포함할 수 있다. 예를 들어, 제2 픽셀 그룹(PG2)의 제1 단위 픽셀(PIX1)은 R 및 G1 서브 픽셀들(SP1, SP2)로 구성되고, 제2 단위 픽셀(PIX2)은 B 및 G2 서브 픽셀들(SP3, SP4)로 구성될 수 있다. 제2 픽셀 그룹(PG2)의 픽셀 형상 및 배치는 제1 픽셀 그룹(PG1)과 동일할 수도 있으나 상이할 수도 있다.

투광영역(TA)의 형상은 사각형으로 예시되었으나 이에 한정되지 않는다. 예를 들어, 투광영역(TA)은 원형, 타원형, 다각형 등 다양한 형태로 설계될 수 있다.

투광영역(TA)에서 금속 전극 물질은 모두 제거될 수 있다. 따라서, 픽셀의 배선(TS)들은 투광영역(TA)의 외측에 배치될 수 있다. 따라서, 투광영역을 통해 광은 유효하게 입사될 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 투광영역(TA)내의 일부 영역에는 금속 전극 물질이 존재할 수도 있다.

도 6은 제2 표시영역의 표시 패널의 구조를 개략적으로 보여주는 도면이고, 도 7은 도 6의 변형예이다.

도 6을 참조하면, 표시 패널은 기판(10) 상에 배치된 회로층(12)과, 회로층(12) 상에 배치된 발광소자층(14)을 포함할 수 있다. 발광소자층(14) 상에는 편광판(18)이 배치되고, 편광판(18) 위에 커버 글래스(20)가 배치될 수 있다.

편광판(18)은 투광영역(TA)에 대응되는 영역에 제1 투광 패턴(18d)이 형성될 수 있다. 555nm의 녹색광을 기준으로 PI로 제작된 기판의 광 투과율은 약 70% 내지 80%이고, 캐소드 전극의 광 투과율은 80% 내지 90%이다. 이에 반해 편광판(18)의 광 투과율은 40% 정도로 상대적으로 매우 낮다. 따라서, 투광영역에서 광 투과율을 효과적으로 높이기 위해서는 편광판(18)의 광 투과율을 높일 필요가 있다.

실시예에 따른 편광판(18)은 투광영역(TA)상에 제1 투광 패턴(18d)이 형성되어 광 투과율을 향상시킬 수 있다. 제1 투광 패턴이 형성된 영역의 광 투과율은 편광판 내에서 가장 높을 수 있다. 따라서, 투광영역에서 카메라 모듈에 유입되는 광량이 증가하여 카메라 성능이 개선될 수 있다.

편광판(18)의 제1 투광 패턴(18d)은 편광판(18)의 일부를 제거하여 형성할 수도 있고, 편광판(18)을 구성하는 화합물을 분해하여 형성할 수도 있다. 즉, 제1 투광 패턴(18d)은 기존의 편광판(18)의 광 투과율을 높일 수 있는 다양한 구조가 적용될 수 있다.

도 7을 참조하면, 투광영역(TA)에서 편광판(18)은 제1 투광 패턴(18d)을 갖고 캐소드 전극(CAT)은 제2 투광 패턴을 가질 수 있다. 제2 투광 패턴은 투광영역(TA)에 형성된 개구부(H1)일 수 있다. 캐소드 전극의 광 투과율은 80% 내지 90%이므로 개구부(H1)에 의해 투광영역(TA)의 광 투과율은 더 증가할 수 있다.

캐소드 전극(CAT)에 개구부(H1)를 형성하는 방법은 특별히 한정하지 않는다. 예시적으로 캐소드 전극을 형성한 후 식각 공정을 이용하여 캐소드 전극에 개구부(H1)를 형성할 수도 있고, 기판(10)의 하부에서 IR 레이저를 이용하여 캐소드 전극을 제거할 수도 있다.

캐소드 전극(CAT) 상에는 평탄화층(PCL)이 형성되고 그 위에는 터치 센서(TOE)가 배치될 수도 있다. 이때, 투광영역(TA)에서 터치 센서의 센싱 전극 및 배선은 투명한 재질(예: ITO 또는 메탈 메쉬)로 제작되어 광 투과율을 높일 수 있다.

도 8은 본 발명의 제1 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이고, 도 9는 도 8의 일부 확대도이다.

도 8 및 도 9를 참조하면, 제2 표시영역(CA)은 복수 개의 제2 픽셀 그룹(PG2) 및 투광영역(TA)을 포함할 수 있다. 복수 개의 제2 픽셀 그룹(PG2)은 제1 방향 및 제2 방향으로 복수 개의 픽셀행(RW1 내지 RW8)과 픽셀열로 배치될 수 있다. 이하에서 제1 방향은 X축 방향일 수 있고, 제2 방향은 Y1축 또는 Y2축 방향일 수 있다. 여기서 픽셀행과 픽셀열은 복수 개의 서브 픽셀들이 배치된 행과 열을 의미할 수 있으며 행과 열의 일부 영역 또는 전부 영역에서는 투과 영역이 배치될 수도 있다.

각각의 제2 픽셀 그룹(PG2)은 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2), 및 제3 서브 픽셀(SP3)을 포함할 수 있다. 제1 서브 픽셀(SP1)은 제1 발광소자(R)를 포함할 수 있고, 제2 서브 픽셀(SP2)은 제2 발광소자(G1)를 포함할 수 있고, 제3 서브 픽셀(SP3)은 제3 발광소자(B)를 포함할 수 있다.

제1 발광소자(R)는 적색 발광소자일 수 있고, 제2 발광소자(G1)는 녹색 발광소자일 수 있고, 제3 발광소자(B)는 청색 발광소자일 수 있으나 반드시 이에 한정되지 않고 발광 파장은 다양하게 변형될 수 있다.

실시예에 따르면, 제1 내지 제3 서브 픽셀(SP1, SP2, SP3)이 하나의 픽셀을 구성하는 리얼 타입 픽셀로 구현될 수 있으나 반드시 이에 한정하지 않는다. 예시적으로 제2 픽셀 그룹(PG2)은 제4 서브 픽셀을 더 포함할 수 있고, 제4 서브 픽셀은 녹색 발광소자 또는 백색 발광소자를 포함할 수 있다. 각 발광소자는 유기 또는 무기 발광소자일 수 있다.

복수 개의 서브 픽셀(SP1, SP2, SP3)은 제1 방향 또는 제2 방향으로 규칙적인 배열을 가질 수 있다. 제1 방향으로 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2) 및 제3 서브 픽셀(SP3)은 순차적으로 배치될 수 있다.

투광영역(TA)의 폭은 각 서브 픽셀의 폭에 대응되게 형성될 수 있다. 이러한 구조에 의하면 투광영역(TA)이 상대적으로 작은 구조로 많은 개수로 배치되어 균일한 투광영역을 확보할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 투광영역의 사이즈는 다양하게 조절될 수 있다. 또한, 투광영역은 사각형상으로 예시되었으나 원형 또는 다각형상도 적용될 수 있다.

제1 발광소자(R)와 제3 발광소자(B)는 제1 방향과 제2 방향으로 교대로 배치될 수 있다. 제2 발광소자(G1)는 제1 방향과 제2 방향으로 제1 발광소자(R) 및 제3 발광소자(B)와 중첩되지 않을 수 있다.

제2 발광소자(G1)는 제1 대각 방향(D1)으로 제3 발광소자(B)와 교대로 배치될 수 있으며, 제2 대각 방향(D2)으로 제1 발광소자(R)와 교대로 배치될 수 있다. 제1 대각 방향(D1)은 Y1축과 X축 사이의 대각 방향일 수 있고, 제2 대각 방향(D2)은 Y2축과 X축 사이의 대각 방향일 수 있다.

복수 개의 제2 픽셀 그룹(PG2)의 제1 발광소자들(R)은 45도 기울어진 제1 정사각형 라인(P1) 상에 배치될 수 있다. 또한, 제2 발광소자들(G1)은 제2 정사각형 라인(P2) 상에 배치될 수 있고, 제3 발광소자들(B)은 제3 정사각형상 라인(P3) 상에 배치될 수 있다. 즉, 각 발광소자들은 동일한 색상의 발광소자들끼리 사각형상 배치구조로 배열될 수 있다.

실시예에 따르면, 각 발광소자들의 중심(또는 각 서브 픽셀들의 중심)이 정사각형 라인 상에 배치되므로 각 발광소자들의 거리가 일정해지기 때문에 일부 픽셀이 생략되어도 상대적으로 균일한 화질을 구현할 수 있는 장점이 있다. 또한, 픽셀 패턴이 외부에서 관찰되지 않으므로 화질을 개선할 수 있다.

도 9를 참조하면, 각 서브 픽셀(SP1, SP2, SP3)에는 각각 회로부(CT1, CT2, CT3)가 배치될 수 있다. 회로부(CT1, CT2, CT3)는 배선(TS)과 연결되어 픽셀을 구동하는 픽셀 회로를 포함할 수 있다.

배선(TS)들은 투광영역(TA)을 우회하도록 배치될 수 있다. 여기서 우회한다는 의미는 투광영역(TA)을 최대한 가리지 않도록 배치된다는 것을 의미할 수 있다. 즉, 일부 투광영역에서는 배선들이 배치될 수도 있다. 또한, 캐소드 전극은 투광영역(TA)과 대응되는 부분이 패터닝되어 광 투과율을 높일 수 있다.

도 10은 본 발명의 제2 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다. 도 11a는 도 10의 일부 확대도이다. 도 11b는 도 11a의 변형예이다.

도 10 및 도 11a을 참조하면, 제2 표시영역(CA)은 복수 개의 제2 픽셀 그룹(PG2) 및 투광영역(TA)을 포함할 수 있다. 제2 픽셀 그룹(PG2)은 서브 픽셀들의 배치가 상이한 제2-1 픽셀 그룹(PG21)과 제2-2 픽셀 그룹(PG22)을 포함할 수 있다. 각각의 제2 픽셀 그룹(PG2)은 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2), 제3 서브 픽셀(SP3), 및 제4 서브 픽셀(SP4)을 포함할 수 있다.

제1 서브 픽셀(SP1)은 제1 발광소자(R)를 포함할 수 있고, 제2 서브 픽셀(SP2)은 제2 발광소자(G1)를 포함할 수 있고, 제3 서브 픽셀(SP3)은 제3 발광소자(B)를 포함할 수 있고, 제4 서브 픽셀(SP4)은 제4 발광소자(G2)를 포함할 수 있다.

제1 발광소자(R)는 적색 발광소자일 수 있고, 제2 발광소자(G1)와 제4 발광소자(G2)는 녹색 발광소자일 수 있고, 제3 발광소자(B)는 청색 발광소자일 수 있으나 반드시 이에 한정되지 않고 각 발광소자의 발광 파장은 다양하게 변형될 수 있다.

제4 서브 픽셀(SP4)은 제1 서브 픽셀 내지 제3 서브 픽셀(SP1, SP2, SP3)과 다른 픽셀행에 배치될 수도 있다. 예시적으로 제2-1 픽셀 그룹(PG21)의 제1 서브 픽셀 내지 제3 서브 픽셀(SP1, SP2, SP3)은 제1 픽셀행(RW1)에 배치된 반면, 제4 서브 픽셀(SP4)은 제2 픽셀행(RW2)에 배치될 수 있다. 제2 서브 픽셀(SP2)의 제2 발광소자(G1)와 제4 서브 픽셀(SP4)의 제4 발광소자(G2)는 제2 대각 방향(D2)으로 배치될 수 있다.

그러나 반드시 이에 한정하는 것은 아니고 제4 서브 픽셀(SP4)의 회로부는 제1 픽셀행(RW1)에 형성되고 제4 발광소자(G2)의 일부가 제2 픽셀행(RW2)에 배치될 수도 있다. 즉, 어느 하나의 서브 픽셀이 나머지 서브 픽셀과 다른 픽셀행에 배치된다는 의미는 회로부와 발광소자가 모두 다른 픽셀행에 배치되는 경우뿐 아니라 회로부 또는 발광소자의 적어도 일부가 다른 픽셀행에 배치되는 것을 포함할 수 있다.

이와 반대로 제2-2 픽셀 그룹(PG22)은 제1 서브 픽셀(SP1), 제3 서브 픽셀(SP3) 및 제4 서브 픽셀(SP4)은 제2 픽셀행(RW2)에 배치되는 반면, 제2 서브 픽셀(SP2)은 제1 픽셀행(RW1)에 배치될 수 있다. 즉, 이웃한 제2-1 픽셀 그룹(PG21)과 제2-2 픽셀 그룹(PG22)은 서로 다른 픽셀 배치를 가질 수 있다. 이러한 구성에 의하면 제1 방향으로 이웃한 제2-1 픽셀 그룹(PG21) 사이의 투광영역(TA)에 제2-2 픽셀 그룹(PG22)의 제2 서브 픽셀(SP2)이 배치되어 균일도 및 휘도가 개선될 수 있다.

제1 발광소자(R)는 제1 방향으로 제3 발광소자(B)와 교대로 배치될 수 있다. 제2 발광소자(G1)는 제1 방향으로 제1 발광소자(R) 및 제3 발광소자(B)와 중첩되지 않을 수 있다. 또한 제2 방향으로 제1 발광소자(R), 제2 발광소자(G1), 및 제3 발광소자(B)는 서로 중첩되지 않도록 배치될 수 있다.

제2 발광소자(G1) 또는 제4 발광소자(G2)는 제1 대각 방향(D1)으로 제3 발광소자(B)와 교대로 배치될 수 있으며, 제1 발광소자(R)는 제1 대각 방향(D1)으로 제2 발광소자(G1), 제4 발광소자(G2) 및 제3 발광소자(B)와 중첩되지 않을 수 있다.

제1 발광소자(R)는 제2 대각 방향(D2)으로 제2 발광소자(G1) 및 제4 발광소자(G2)와 교대로 배치될 수 있으며, 제3 발광소자(B)는 제2 대각 방향(D2)으로 제1 발광소자(R), 제2 발광소자(G1) 및 제4 발광소자(G2)와 중첩되지 않을 수 있다.

이러한 배치에 의하면 제2 서브 픽셀(SP2)과 제4 서브 픽셀(SP4)이 대각 방향으로 균일하게 배치되므로 제1 표시영역(DA)에 비해 일부 픽셀이 생략되어도 균일한 화질을 구현할 수 있는 장점이 있다. 또한, 화소 패턴이 외부에서 관찰되지 않으므로 균일한 화질을 구현할 수 있다.

투광영역(TA)은 크기가 다양한 복수 개로 형성될 수 있는 것을 예시하였으나 각각의 투광영역(TA)의 사이즈는 동일할 수도 있다. 예시적으로 각 투광영역(TA)의 사이즈는 서브 픽셀의 사이즈와 대응되는 크기를 가질 수도 있다.

도 11b를 참조하면, 제2 픽셀 그룹(PG2)을 구성하는 제3 서브 픽셀(SP3)과 제4 서브 픽셀(SP4) 사이에는 투광영역(TA)이 배치될 수도 있다. 제2 픽셀 그룹(PG2)들 사이의 투광영역(TA)이 큰 경우 해당 투광영역(TA)에서 상대적으로 휘도가 약해져 화질이 저하되는 문제가 있으나 실시예에 따르면 제4 서브 픽셀(SP4)이 투광영역(TA)들 사이에 배치되어 균일도 및 휘도를 개선할 수 있다.

예시적으로 제2-1 픽셀 그룹(PG21)에서는 제3 서브 픽셀(SP3)과 제4 서브 픽셀(SP4) 사이에 투광영역(TA)이 배치되는 반면, 제2-2 픽셀 그룹(PG22)에서는 제2 서브 픽셀(SP2)과 제3 서브 픽셀(SP3) 사이에 투광영역(TA)이 배치될 수 있다. 또한, 제2-1 픽셀그룹(PG21) 내에 배치되는 투광영역(TA)의 사이즈와 제2-2 픽셀 그룹(PG22) 내에 배치되는 투광영역(TA)의 사이즈는 상이할 수도 있다.

실시예에 따르면, 픽셀 그룹을 형성하기 위해 복수 개의 서브 픽셀들을 그룹핑하는 방법은 다양하게 변형될 수 있다.

도 12를 참조하면, 제1 서브 픽셀(SP1)과 제3 서브 픽셀(SP3)은 제1 픽셀행(RW1)에 배치되는 반면, 제2 서브 픽셀(SP2)과 제4 서브 픽셀(SP4)은 제2 픽셀행(RW2)에 배치될 수 있다.

따라서, 제1 픽셀행(RW1)에는 제1 발광소자(R)와 제3 발광소자(B)가 교대로 배치되고 제2 픽셀행(RW2)에는 제2 발광소자(G1)와 제4 발광소자(G2)가 교대로 배치될 수 있다.

그러나 반드시 이에 한정하는 것은 아니고 제2 서브 픽셀(SP2)과 제4 서브 픽셀(SP4)의 회로부는 제1 픽셀행(RW1)에 형성되고 제2 발광소자(G1)와 제4 발광소자(G2)의 일부가 제2 픽셀행(RW2)에 배치될 수도 있다.

또한, 제2 서브 픽셀(SP2)의 제2 발광소자(G1)와 제4 서브 픽셀(SP4)의 제4 발광소자(G2)는 서로 다른 형상을 가질 수 있다. 예시적으로, 제2 발광소자(G1)는 제2 대각 방향(D2)으로 연장된 형상을 갖는 반면, 제4 발광소자(G2)는 제1 대각 방향(D1)으로 연장된 형상을 가질 수 있다.

제2 픽셀행(RW2)의 제2 발광소자(G1)와 제4 픽셀행(RW4)의 제2 발광소자(G1)의 형상도 다르게 제작될 수 있다. 즉, 제2 발광소자(G1)는 제2 방향으로 서로 다른 형상을 갖도록 제작될 수 있다. 마찬가지로, 제2 픽셀행(RW2)의 제4 발광소자(G2)와 제4 픽셀행(RW4)의 제4 발광소자(G2)도 제2 방향으로 서로 다른 형상을 갖도록 제작될 수 있다.

이러한 발광소자의 다양한 변형은 유기 발광소자를 기판에 형성할 때, 제1 표시영역의 FMM(Fine Metal Mask) 마스크와 제2 표시영역(CA)의 FMM 마스크를 다르게 제작하여 가능해질 수 있다.

예시적으로 제1 표시영역의 FMM 마스크에는 제2 발광소자(G1)와 제4 발광소자(G2)의 형상이 동일한 개구부를 형성하는 반면, 제2 표시영역의 FMM 마스크에는 화질 개선에 유리하도록 발광소자의 형상 및 배치를 변경하여 개구부를 형성할 수 있다. 따라서, 제1 표시영역(DA)에서 픽셀의 형상 및/또는 배치와 제2 표시영역(CA)에서 픽셀의 형상 및/또는 배치는 상이해질 수 있다.

실시예에 따르면 제1 표시영역(DA)의 발광소자와 제2 표시영역(CA)의 발광소자의 형상 및/또는 배치를 서로 다르게 형성함으로써 균일도 및 휘도가 개선될 수 있다.

도 13은 제2 표시영역의 픽셀 배치를 보여주는 제1 비교예이다. 도 14는 외부에서 패턴 인식 여부를 관찰한 결과이다. 도 15는 제2 표시영역의 픽셀 배치를 보여주는 제2 비교예이다.

도 13을 참고하면, 제1 픽셀행(RW1)과 제4 픽셀행(RW4)에는 적색 발광소자와 청색 발광소자가 배치되고, 제2 픽셀행(RW2)에는 녹색 발광소자들이 배치될 수 있다. 이때, 제3 픽셀행(RW3)에도 녹색 발광소자들이 배치될 수 있다.

따라서, 제2 픽셀행(RW2)과 제3 픽셀행(RW3)에 모두 녹색 발광소자만이 배치되어 상대적으로 휘도 균일도가 낮아지는 문제가 있다. 그 결과, 도 14와 같이 외부에서 라인 형상의 패턴(Q1)이 관찰되어 화질이 저하되는 문제가 있다.

도 15를 참조하면, 제2 픽셀행(RW2), 제3 픽셀행(RW3)에 녹색 발광소자만이 배치되어 외부에서 라인 형상의 패턴이 인지되는 문제가 있다. 이에 반해, 본 발명의 실시예들의 경우 각 서브 픽셀이 상대적으로 균일하게 배치되어 화질이 개선되는 효과가 있다.

도 16은 본 발명의 제4 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다. 도 17은 본 발명의 제5 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 16을 참조하면, 제2 픽셀 그룹(PG2)은 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)이 제1 픽셀행(RW1)에 배치되고, 제3 서브 픽셀(SP3)과 제4 서브 픽셀(SP4)은 제2 픽셀행(RW2)에 배치될 수 있다.

또한, 제2 서브 픽셀(SP2)과 제3 서브 픽셀(SP3)은 제2 대각 방향(D2)으로 배치되고, 제1 서브 픽셀(SP1)과 제3 서브 픽셀(SP3)은 제1 대각 방향(D1)으로 배치될 수 있다. 투광영역(TA)은 복수 개의 제2 픽셀 그룹(PG2) 사이에 배치될 수 있다. 투광영역(TA)도 제2 픽셀 그룹(PG2)의 사이즈와 대응되게 형성될 수 있다.

도 17을 참조하면, 제2 픽셀 그룹(PG2)은 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)이 제1 픽셀행(RW1)에 배치되고, 제3 서브 픽셀(SP3)과 제4 서브 픽셀(SP4)은 제2 픽셀행(RW2)에 배치될 수 있다.

또한, 제1 서브 픽셀(SP1)과 제4 서브 픽셀(SP4)은 제2 대각 방향(D2)으로 배치되고, 제2 서브 픽셀(SP2)과 제3 서브 픽셀(SP3)은 제1 대각 방향(D1)으로 배치될 수 있다. 투광영역(TA)은 복수 개의 제2 픽셀 그룹(PG2) 사이에 배치될 수 있다. 투광영역(TA)도 제2 픽셀 그룹(PG2)의 사이즈와 대응되게 형성될 수 있다.

도 18은 본 발명의 제6 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다. 도 19는 본 발명의 제7 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 18을 참조하면, 제2 픽셀 그룹(PG2)은 제1 내지 제4 서브 픽셀(SP1, SP2, SP3, SP4)이 동일한 픽셀행이 배치될 수 있다. 제2 픽셀 그룹(PG2)과 투광영역(TA)은 제1 방향 및 제2 방향으로 교대로 배치될 수 있다. 이때, 투광영역(TA)의 사이즈는 제2 픽셀 그룹(PG2)의 사이즈와 대응될 수 있다.

도 19를 참조하면, 제2 픽셀 그룹(PG2)은 제1 내지 제4 서브 픽셀(SP1, SP2, SP3, SP4)을 포함하고, 제2 픽셀 그룹(PG2)과 투광영역(TA)이 제1 방향으로 교대로 배치될 수 있다. 제2 방향으로는 제2-1 픽셀 그룹(PG21)과 2-2 픽셀 그룹(PG22)이 교대로 배치될 수 있다. 제2-1 픽셀 그룹(PG21)과 2-2 픽셀 그룹(PG22)은 제1 및 제3 서브 픽셀(SP1, SP3)의 위치가 서로 상이할 수 있다.

도 20은 본 발명의 제8 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이고, 도 21은 도 20의 확대도이고, 도 22는 도 21의 변형예이고, 도 23은 도 21의 제2 변형예이다.

도 20을 참조하면, 제2 픽셀 그룹(PG2)은 제1 방향으로 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2), 제3 서브 픽셀(SP3)이 배치되고, 제4 서브 픽셀(SP4)은 제3 서브 픽셀(SP3)의 제2 대각 방향(D2)으로 배치될 수 있다.

투광영역(TA)은 복수 개의 제2 픽셀 그룹(PG2) 사이에 배치될 수 있다. 이때 투광영역(TA)은 각 서브 픽셀의 폭에 대응되게 형성되는 영역 및 3개의 서브 픽셀의 폭에 대응되는 영역을 포함할 수 있다. 즉, 복수 개의 투광영역(TA)의 사이즈는 서로 상이할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 복수 개의 투광영역(TA)의 사이즈는 동일할 수도 있다.

제1 서브 픽셀 내지 제3 서브 픽셀(SP1, SP2, SP3)은 제1 방향으로 교대로 배치될 수 있다. 제4 서브 픽셀(SP4)은 제1 방향으로 제1 서브 픽셀 내지 제3 서브 픽셀(SP1, SP2, SP3)과 중첩되지 않을 수 있다. 제1 내지 제4 서브 픽셀(SP1, SP2, SP3, SP4)은 제2 방향으로 서로 중첩되지 않도록 배치될 수 있다.

복수 개의 제2 픽셀 그룹(PG2)의 제1 내지 제4 서브 픽셀(SP1, SP2, SP3, SP4)은 각각 정사각형상 라인(P1, P2, P3, P4) 상에 배치될 수 있다. 또한, 제4 서브 픽셀(SP4)을 연결한 사각형상 라인(P4)의 내측에는 제1 서브 픽셀 내지 제3 서브 픽셀(SP1, SP2, SP3)이 배치될 수 있다. 이러한 배치에 의하면 각 서브 픽셀이 균일하게 배치되므로 제1 표시영역(DA)에 비해 일부 픽셀이 생략되어도 균일한 화질을 구현할 수 있는 장점이 있다. 또한, 화소 패턴이 외부에서 관찰되지 않으므로 균일한 화질을 구현할 수 있다.

실시예에서는 제4 서브 픽셀(SP4)이 제1 내지 제3 서브 픽셀(SP1, SP2, SP3)과 다른 픽셀행에 배치된 것으로 설명하였으나 반드시 이에 한정하는 것은 아니다. 제4 서브 픽셀(SP4)의 회로부는 제1 픽셀행(RW1)에 형성되고 제4 발광소자의 일부가 제2 픽셀행(RW2)에 배치될 수도 있다.

도 21을 참조하면, 제2 표시영역(CA)은 복수 개의 제2 픽셀 그룹(PG2)이 제1 방향으로 연속 배치되는 홀수 픽셀행(RW3, RW5), 및 복수 개의 투광영역(TA)이 제1 방향으로 연속 배치되는 짝수 픽셀행(RW2, RW4)을 포함할 수 있고, 홀수 픽셀행(RW3, RW5)과 짝수 픽셀행(RW2, RW4)은 제2 방향으로 교대로 배치될 수 있다.

홀수 픽셀행(RW3, RW5)에 배치된 각 서브 픽셀(SP1, SP2, SP3, SP4)의 회로부(CT1, CT2, CT3, CT4)들은 제1 방향으로 연속적으로 배치될 수 있다. 따라서, 각 서브 픽셀 사이에는 투광영역(TA)이 배치되지 않으므로 배선 설계가 단순화되는 장점이 있다. 만약 복수 개의 투광영역이 서브 픽셀들 사이에 배치되는 경우 투광영역을 우회하기 위해 배선 설계가 복잡해질 수 있다.

제4 서브 픽셀(SP4)의 회로부(CT4)는 제1 내지 제3 발광소자의 회로부(CT1, CT2, CT3)와 같이 제1 방향으로 연속 배치될 수 있다. 즉, 제3 픽셀행(RW3)에는 각 서브 픽셀의 회로부가 연속적으로 형성될 수 있다. 따라서, 제4 픽셀행(RW4)에 배치된 투광영역(TA)은 연속적으로 배치될 수 있다.

제3 픽셀행(RW3)에 배치된 투광영역(TA)은 데이터 라인(DL)에 의해 복수 개로 구획될 수 있다. 그러나 반드시 이에 한정되는 것은 아니고 데이터 라인의 설계 변경에 따라 투광영역(TA)의 사이즈도 달라질 수도 있다.

제2 픽셀 그룹(PG2) 내에서 제2 발광소자(G1)와 제4 발광소자(G2)의 중심을 연결한 제1 가상선(FL1)은 제1 방향 및 제2 방향과 교차할 수 있다. 즉, 제2 발광소자(G1)와 제4 발광소자(G2)는 제3 발광소자(B)를 사이에 두고 제2 대각 방향(D2)으로 배치될 수 있다.

제1 발광소자(R)의 중심과 제3 발광소자(B)의 중심을 지나는 제2 가상선(FL2)을 기준으로 제2 발광소자(G1)는 제2 가상선(FL2)의 일측(상측)에 배치되고 제4 발광소자(G2)는 제2 가상선(FL2)의 하측(타측)에 배치될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제2 발광소자(G1)가 하측에 배치되고 제4 발광소자(G2)가 상측에 배치될 수도 있다.

실시예에 따르면, 제1 가상선(FL1)은 제2 가상선(FL2)과 교차할 수 있다. 따라서, 제4 발광소자(G2)의 일부는 투광영역(TA)과 중첩되게 배치될 수 있다. 이때, 제4 발광소자(G2)의 하부에 배치되는 애노드 전극 역시 투광영역(TA) 상으로 연장될 수 있다. 이러한 구성에 의하면 투광영역(TA) 상에 제4 발광소자(G2)가 일부 배치됨으로써 휘도 및 균일도가 개선될 수 있다.

제4 발광소자(G2)는 일부가 투광영역(TA)의 외측에 배치되는 것으로 도시하였으나 반드시 이에 한정하지 않는다. 예시적으로 제4 발광소자(G2)는 투광영역(TA)의 중앙에 배치될 수도 있다. 이 경우 애노드 전극이 연장되어 회로부(CT4)와 제4 발광소자(G2)를 연결할 수도 있다. 애노드 전극은 투명전극으로 형성될 수 있으나 반드시 이에 한정하지 않는다.

실시예에 따르면, 제4 발광소자(G2)가 투광영역(TA) 상에 배치되므로 제3 픽셀행(RW3)에 배치된 제4 발광소자(G2)와 제5 픽셀행(RW5)에 배치된 제2 발광소자(G1) 사이의 제1 거리(W1)가 상대적으로 가까워질 수 있다. 제1 거리(W1)는 동일한 제2 픽셀 그룹(PG2) 내에서 제2 발광소자(G1)와 제4 발광소자(G2) 사이의 제2 거리(W2)와 실질적으로 유사해질 수 있다.

따라서, 복수 개의 투광영역(TA)이 제3 픽셀행(RW3)에 연속적으로 배치되어도 제2 표시영역(CA) 내에서 제2 발광소자(G1)와 제4 발광소자(G2)의 거리가 규칙적으로 배열되어 휘도가 균일해질 수 있다. 또한, 화질이 개선될 수 있다.

각 서브 픽셀과 연결되는 배선(TS)들은 투광영역(TA)은 회피하도록 구성될 수 있다. 예시적으로 각 서브 픽셀에 연결된 데이터 라인, 스캔 라인, EM 라인과 같은 배선(TS)들은 투광영역(TA)을 최대한 우회하여 설계될 수 있다. 예시적으로 제1 표시영역(DA)의 제4 픽셀행(RW4)에서 연장된 배선(TS)들은 제2 표시영역(CA)에서는 제5 픽셀행(RW5)으로 우회하도록 설계될 수 있다.

캐소드 전극은 투광영역(TA)과 대응되는 부분이 패터닝되어 광 투과율을 높일 수 있다. 또한, 전술한 바와 같이 편광판도 투광영역에 대응되는 제1 투광패턴이 형성되어 광 투과율을 높일 수 있다.

도 22를 참조하면, 제4 발광소자(G2)가 아닌 제2 발광소자(G1)가 투광영역(TA) 상에 배치될 수도 있다. 또는 제2 발광소자(G1)는 하측에 배치된 투광영역(TA)에 인접 배치되고 제4 발광소자(G2)는 상측에 배치된 투광영역(TA)에 인접 배치될 수도 있다. 이 경우 투광영역(TA)에 발광소자가 배치되어 화질이 개선될 수 있다.

도 23을 참조하면, 제4 발광소자(G2)는 회로부에 의해 개별 제어되지 않고 제2 발광소자(G1)의 회로부(CT1)에 연결되어 발광하는 더미 픽셀로 기능할 수도 있다. 이 경우 제4 발광소자(G2)와 제2 발광소자(G1) 사이를 연결하는 연결배선(XL1)이 더 형성될 수 있다. 연결배선(XL1)은 ITO와 같은 투명전극으로 제작될 수 있으나 반드시 이에 한정하지 않는다.

도 24a를 참조하면, 복수 개의 제2 픽셀 그룹(PG2)은 제1 방향으로 이격 배치될 수 있다. 도 20의 제2 픽셀 그룹(PG2)이 제1 방향으로 연속 배치된 것에 비해 도 24a에서는 복수 개의 제2 픽셀 그룹(PG2) 사이에도 투광영역(TA)이 배치되므로 도 20의 제2 표시영역에 비해 픽셀수가 1/2로 줄어들 수 있다. 따라서, 증가된 투광영역(TA)으로 광이 충분히 입사될 수 있다.

복수 개의 제2 픽셀 그룹(PG2) 내에 배치된 각각의 서브 픽셀들은 45도 기울어진 사각 형상으로 배치될 수 있다. 예시적으로, 복수 개의 제1 서브 픽셀(SP1)은 제1 사각형상 라인(P1) 상에 배치될 수 있고, 복수 개의 제2 서브 픽셀(SP2)은 제2 사각형상 라인(P2) 상에 배치될 수 있고, 제3 서브 픽셀(SP3)은 제3 사각형상 라인(P3) 상에 배치될 수 있다.

도 24b를 참고하면, 제2 표시영역(CA)은 제1 표시영역(DA)의 픽셀수보다 적은 픽셀수를 갖는 제1 단위영역(CA2) 및 제1 단위영역(CA2)보다 픽셀수가 적은 제2 단위영역(CA1)을 포함할 수 있다. 즉, 제2 표시영역(CA) 내에서도 해상도가 상이할 수 있다.

제2 표시영역(CA)의 하부에는 복수 개의 전자 디바이스가 배치될 수 있다. 예시적으로 복수 개의 전자 디바이스는 주변의 밝기를 판단하는 주변광 센서(Ambient light sensor), 근접 센서(Proximity sensor), 이미지 센서가 내장된 카메라 모듈 및 적외선을 수광하는 적외선 센서 등을 포함할 수 있다. 카메라 모듈(42a)은 적외선 필터가 구비되어 적외선 파장대는 컷오프하고 가시광을 수광하는 반면, 적외선 센서(42b)는 적외선 파장대의 광을 수광할 수 있다.

이때, 적외선 센서(42b)는 카메라 모듈(42a)에 비해 광량이 작아도 상대적으로 정확한 측정이 가능해질 수 있다. 따라서, 카메라 모듈(42a)이 배치된 제2 단위영역(CA1)의 픽셀수는 적외선 센서(42b)가 배치된 제1 단위영역(CA2)의 픽셀수보다 적을 수 있다.

예시적으로 제2 단위영역(CA1)의 픽셀 패턴(PA1)은 도 24a에서 도시한 픽셀 패턴을 가질 수 있고, 제1 단위영역(CA2)의 픽셀 패턴(PA2)은 도 20에서 도시한 픽셀 패턴을 가질 수도 있다. 예시적으로 제1 단위영역(CA2)은 광 투과율이 10% 내지 30%를 갖도록 설계될 수 있다. 따라서, 제2 단위영역(CA1)에는 광의 입사량이 상대적으로 더 많아질 수 있다. 그러나 이러한 픽셀 패턴은 반드시 이에 한정하지 않고 본 명세서에서 설명한 픽셀 패턴들이 제한 없이 적용될 수 있다.

도 25는 본 발명의 제10 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이고, 도 26은 도 25의 확대도이고, 도 27은 본 발명의 제11 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 25를 참조하면, 제1 픽셀행(RW1)에는 복수 개의 제2 픽셀 그룹(PG2)에 배치될 수 있고, 제2 픽셀행(RW2)에는 복수 개의 투광영역(TA)이 배치될 수 있다. 이 경우 제1 표시영역(DA)에 비해 픽셀 개수가 1/2로 감소하여 센서에 충분한 광량이 주입될 수 있다.

복수 개의 제2 픽셀 그룹(PG2)의 제1 내지 제4 서브 픽셀(SP1, SP2, SP3, SP4)은 각각 정사각형상 라인(P1, P2, P3, P4) 상에 배치될 수 있다. 이러한 배치에 의하면 각 서브 픽셀이 균일하게 배치되므로 제1 표시영역(DA)에 비해 일부 픽셀이 생략되어도 균일한 화질을 구현할 수 있는 장점이 있다. 또한, 화소 패턴이 외부에서 관찰되지 않으므로 균일한 화질을 구현할 수 있다.

도 26을 참조하면, 제2 발광소자(G1)와 제4 발광소자(G2)를 연결하는 제3 가상선(FL3)은 제1 방향과 평행할 수 있다. 이러한 픽셀 배치는 제1 표시영역의 픽셀 배치와 동일할 수 있다.

각 서브 픽셀과 연결되는 배선(TS)들은 투광영역(TA)은 회피하도록 구성될 수 있다. 예시적으로 각 서브 픽셀에 연결된 데이터 라인, 스캔 라인, EM 라인 들은 투광영역(TA)을 최대한 우회하여 설계될 수 있다. 또한, 캐소드 전극은 투광영역(TA)과 대응되는 부분이 패터닝되어 광 투과율을 높일 수 있다.

도 27을 참조하면, 복수 개의 제2 픽셀 그룹(PG2)은 제1 방향으로 이격 배치될 수 있다. 도 25의 제2 픽셀 그룹(PG2)은 제1 방향으로 연속 배치된 것에 비해 도 27의 제2 픽셀 그룹(PG2)은 복수 개의 제2 픽셀 그룹(PG2) 사이에 투광영역(TA)이 배치되므로 픽셀 수가 더 줄어들 수 있다. 따라서, 증가된 투광영역(TA)으로 광이 충분히 입사될 수 있다.

복수 개의 제2 픽셀 그룹(PG2) 내에 배치된 각각의 서브 픽셀(SP1, SP2, SP3, SP4)들은 45도 기울어진 정사각형상 라인 상에 배치될 수 있다. 예시적으로, 복수 개의 제1 서브 픽셀(SP1)은 제1 정사각형상 라인(P1) 상에 배치될 수 있고, 복수 개의 제2 서브 픽셀(SP2)은 제2 정사각형상 라인(P2) 상에 배치될 수 있고, 제3 서브 픽셀(SP3)은 제3 정사각형상 라인(P3) 상에 배치될 수 있고, 제4 서브 픽셀(SP4)은 제4 정사각형상 라인(P4) 상에 배치될 수 있다.

도 28은 도 20의 제2 픽셀 그룹(PG2)에서 제4 서브 픽셀(SP4)이 생략된 구조일 수 있다. 따라서, 제1 내지 제3 서브 픽셀(SP1, SP2, SP3)이 하나의 픽셀을 구성하는 리얼 타입 픽셀로 구현될 수 있으나 반드시 이에 한정하지 않는다.

도 29는 본 발명의 제13 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이고, 도 30은 본 발명의 제14 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 29를 참조하면, 제2 픽셀 그룹(PG2)을 구성하는 복수 개의 서브 픽셀은 2개의 픽셀행(RW1, RW2)에 배치될 수 있다. 예시적으로 제1 픽셀행(RW1)에는 제2 서브 픽셀(SP2)과 제3 서브 픽셀(SP3)이 배치되고, 제2 픽셀행(RW2)에는 제1 서브 픽셀(SP1)과 제4 서브 픽셀(SP4)이 배치될 수 있다.

제1 픽셀행(RW1) 내에서 제2 서브 픽셀(SP2)과 제3 서브 픽셀(SP3) 사이에는 투광영역(TA)이 배치될 수 있고, 제2 픽셀행(RW2) 내에서 제1 서브 픽셀(SP1)과 제4 서브 픽셀(SP4) 사이에는 투광영역(TA)이 배치될 수 있다.

복수 개의 제2 픽셀 그룹(PG2)은 제1 방향으로는 이격 배치되나 제2 방향으로는 연속적으로 배치될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제2 방향으로도 이격 배치될 수도 있다.

도 30을 참조하면, 복수 개의 제2 픽셀 그룹(PG2)은 픽셀 배치가 상이한 제2-1 픽셀 그룹(PG21)과 제2-2 픽셀 그룹(PG22)을 포함할 수 있다.

예시적으로 제2-1 픽셀 그룹(PG21)은 제2 픽셀행(RW2)에 제2 서브 픽셀(SP2)과 제1 서브 픽셀(SP1)이 배치되고, 제3 픽셀행(RW3)에는 제3 서브 픽셀(SP3)과 제4 서브 픽셀(SP4)이 배치될 수 있다.

그러나, 제2-2 픽셀 그룹(PG22)은 제4 픽셀행(RW4)에 제2 서브 픽셀(SP2)과 제3 서브 픽셀(SP3)이 배치되고, 제5 픽셀행(RW5)에 제1 서브 픽셀(SP1)과 제4 서브 픽셀(SP4)이 배치될 수 있다.

즉, 인접한 제2 픽셀 그룹(PG2) 간에 녹색 서브 픽셀의 위치는 동일하나 적색 서브 픽셀과 청색 서브 픽셀의 배치는 상이할 수 있다. 이때, 동일 색상의 서브픽셀들은 제2 대각 방향(D2)으로 배치될 수 있다. 즉, 복수 개의 제1 서브 픽셀(SP1)은 제2 대각 방향(D2)으로 배치될 수 있고, 복수 개의 제2 서브 픽셀(SP2)은 제2 대각 방향(D2)으로 배치될 수 있고, 복수 개의 제3 서브 픽셀(SP3)은 제2 대각 방향(D2)으로 배치될 수 있고, 복수 개의 제4 서브 픽셀(SP4)은 제2 대각 방향(D2)으로 배치될 수 있다.

도 31은 본 발명의 제15 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이고, 도 32는 본 발명의 제16 실시예에 따른 제2 표시영역의 픽셀 배치를 보여주는 도면이다.

도 31을 참조하면, 도 30에 비해 적색 서브 픽셀과 청색 서브 픽셀의 위치가 반대로 배치될 수 있다. 따라서, 복수 개의 제1 서브 픽셀(SP1)은 제1 대각 방향(D1)으로 배치될 수 있고, 복수 개의 제2 서브 픽셀(SP2)은 제1 대각 방향(D1)으로 배치될 수 있고, 복수 개의 제3 서브 픽셀(SP3)은 제1 대각 방향(D1)으로 배치될 수 있고, 복수 개의 제4 서브 픽셀(SP4)은 제1 대각 방향(D1)으로 배치될 수 있다. 또한, 도 32와 같이 복수 개의 제2 픽셀 그룹(PG2)은 제2 방향으로도 이격될 수 있다.

도 33은 본 발명의 제17 실시예에 따른 제2 표시영역(CA)의 픽셀 배치를 보여주는 도면이다.

도 33을 참조하면, 제2 픽셀 그룹(PG2)을 구성하는 복수 개의 서브 픽셀은 2개의 픽셀행에 배치될 수 있다. 예시적으로 제1 픽셀행(RW1)에는 제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)이 배치되고, 제2 픽셀행(RW2)에는 제3 서브 픽셀(SP3)과 제4 서브 픽셀(SP4)이 배치될 수 있다.

제1 서브 픽셀(SP1)과 제2 서브 픽셀(SP2)은 제1 단위 픽셀(PIX1)을 구성하고 제3 서브 픽셀(SP3)과 제4 서브 픽셀(SP4)은 제2 단위 픽셀(PIX2)을 구성할 수 있다. 이때, 제1 단위 픽셀(PIX1)과 제2 단위 픽셀(PIX2)은 제2 방향으로 중첩되지 않도록 어긋나게 배치될 수 있다.

도 34는 본 발명의 실시예에 따른 표시 패널과 표시 패널 구동부를 보여주는 블록도이고, 도 35는 드라이브 IC 구성을 개략적으로 보여주는 블록도이다.

도 34 및 도 35를 참조하면, 표시장치는 화면 상에 픽셀 어레이가 배치된 표시 패널(100)과, 표시 패널 구동부 등을 포함할 수 있다.

표시 패널(100)의 픽셀 어레이는 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 게이트 라인들(GL), 및 데이터 라인들(DL)과 게이트 라인들(GL)에 의해 정의된 매트릭스 형태로 배열된 픽셀들(P)을 포함할 수 있다.

표시 패널(100)에서 입력 영상이 재현되는 화면은 제1 표시영역(DA) 및 제2 표시영역(CA)을 포함할 수 있다.

제1 표시영역(DA)과 제2 표시영역(CA) 각각의 서브 픽셀들은 픽셀 회로를 포함할 수 있다. 픽셀 회로는 발광소자(OLED)에 전류를 공급하는 구동 소자, 구동 소자의 문턱 전압을 샘플링하고 픽셀 회로의 전류 패스(current path)를 스위칭하는 복수의 스위치 소자, 구동 소자의 게이트 전압을 유지하는 커패시터 등을 포함할 수 있다. 픽셀 회로는 발광소자의 아래에 배치될 수 있다.

제2 표시영역(CA)은 픽셀 그룹들 사이에 배치된 투광영역(TA)과, 제2 표시영역(CA) 아래에 배치된 카메라 모듈(400)을 포함할 수 있다. 카메라 모듈(400)은 촬상 모드에서 제2 표시영역(CA)을 통해 입사되는 빛을 이미지 센서를 이용하여 광전변환하고, 이미지 센서로부터 출력된 이미지의 픽셀 데이터를 디지털 데이터로 변환하여 촬상된 이미지 데이터를 출력할 수 있다.

표시 패널 구동부는 입력 영상의 픽셀 데이터를 픽셀들(P)에 기입할 수 있다. 픽셀들(P)은 다수의 서브 픽셀들을 포함한 픽셀 그룹으로 해석될 수 있다.

표시 패널 구동부는 픽셀 데이터의 데이터 전압을 데이터 라인들(DL)에 공급하는 데이터 구동부(306)와, 게이트 펄스를 게이트 라인들(GL)에 순차적으로 공급하는 게이트 구동부(120)를 포함할 수 있다. 데이터 구동부(306)는 드라이브 IC(300)에 집적될 수 있다. 표시 패널 구동부는 도면에서 생략된 터치센서 구동부를 더 포함할 수 있다.

드라이브 IC(300)는 표시 패널(100) 상에 접착될 수 있다. 드라이브 IC(300)는 호스트 시스템(200)으로부터 입력 영상의 픽셀 데이터와 타이밍 신호를 입력 받아 픽셀들에 픽셀 데이터의 데이터 전압을 공급하고, 데이터 구동부(306)와 게이트 구동부(120)를 동기시킨다.

드라이브 IC(300)는 데이터 출력 채널들을 통해 데이터 라인들(DL)에 연결되어 데이터 라인들(DL)에 픽셀 데이터의 데이터 전압을 공급할 수 있다. 드라이브 IC(300)는 게이트 타이밍 신호 출력 채널들을 통해 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호를 출력할 수 있다.

타이밍 콘트롤러(303)로부터 발생된 게이트 타이밍 신호는 스타트 펄스(Gate start pulse, VST), 시프트 클럭(Gate shift clock, CLK) 등을 포함할 수 있다. 스타트 펄스(VST)와 시프트 클럭(CLK)은 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙(swing)할 수 있다.

레벨 시프터(307)로부터 출력된 게이트 타이밍 신호(VST, CLK)는 게이트 구동부(120)에 인가되어 게이트 구동부(120)의 시프트 동작을 제어할 수 있다.

게이트 구동부(120)는 픽셀 어레이와 함께 표시 패널(100)의 회로층에 형성되는 시프트 레지스터(shift register)를 포함할 수 있다. 게이트 구동부(120)의 시프트 레지스터는 타이밍 콘트롤러의 제어 하에 게이트 신호를 게이트 라인들(GL)에 순차적으로 공급할 수 있다. 게이트 신호는 스캔 펄스와, 발광 신호의 EM 펄스를 포함할 수 있다.

시프트 레지스터는 스캔 펄스를 출력하는 스캔 구동부와, EM 펄스를 출력하는 EM 구동부를 포함할 수 있다. 도 35에서 GVST와 GCLK은 스캔 구동부에 입력되는 게이트 타이밍 신호이다. EVST와 ECLK은 EM 구동부에 입력되는 게이트 타이밍 신호이다.

드라이브 IC(300)는 호스트 시스템(200), 제1 메모리(301), 및 표시 패널(100)에 연결될 수 있다. 드라이브 IC(300)는 데이터 수신 및 연산부(308), 타이밍 콘트롤러(303), 데이터 구동부(306), 감마 보상전압 발생부(305), 전원부(304), 제2 메모리(302) 등을 포함할 수 있다.

데이터 수신 및 연산부(308)는 호스트 시스템(200)으로부터 디지털 신호로 입력된 픽셀 데이터를 수신하는 수신부와, 수신부를 통해 입력된 픽셀 데이터를 처리하여 화질을 향상시키는 데이터 연산부를 포함할 수 있다.

데이터 연산부는 압축된 픽셀 데이터를 디코딩(Decoding)하여 복원하는 데이터 복원부와, 미리 설정된 광학 보상값을 픽셀 데이터에 더하는 광학 보상부 등을 포함할 수 있다. 광학 보상값은 제조 공정에서 촬영된 카메라 영상을 바탕으로 측정된 화면의 휘도를 바탕으로 픽셀 데이터 각각의 휘도를 보정하기 위한 값으로 설정될 수 있다.

타이밍 콘트롤러(303)는 호스트 시스템(200)으로부터 수신되는 입력 영상의 픽셀 데이터를 데이터 구동부(306)에 제공할 수 있다. 타이밍 콘트롤러(303)는 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호와, 데이터 구동부(306)를 제어하기 위한 소스 타이밍 신호를 발생하여 게이트 구동부(120)와 데이터 구동부(306)의 동작 타이밍을 제어할 수 있다.

데이터 구동부(306)는 디지털-아날로그 변환기(Digital to Analog converter, DAC)를 통해 타이밍 콘트롤러(303)로부터 수신된 픽셀 데이터를 포함한 디지털 데이터를 감마 보상전압으로 변환하여 데이터 전압을 출력할 수 있다. 데이터 구동부(306)로부터 출력된 데이터 전압은 드라이브 IC(300)의 데이터 채널에 연결된 출력 버퍼를 통해 픽셀 어레이의 데이터 라인들(DL)에 공급될 수 있다.

감마 보상전압 발생부(305)는 전원부(304)로부터의 감마 기준 전압을 분압 회로를 통해 분압하여 계조별 감마 보상전압을 발생할 수 있다. 감마 보상전압은 픽셀 데이터의 계조별로 전압이 설정된 아날로그 전압이다. 감마 보상전압 발생부(305)로부터 출력된 감마 보상전압은 데이터 구동부(306)에 제공될 수 있다.

전원부(304)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시 패널(100)의 픽셀 어레이, 게이트 구동부(120), 및 드라이브 IC(300)의 구동에 필요한 전원을 발생할 수 있다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다.

전원부(304)는 호스트 시스템(200)으로부터의 직류 입력 전압을 조정하여 감마 기준 전압, 게이트 온 전압(VGL). 게이트 오프 전압(VGH), 픽셀 구동전압(VDD), 저전위 전원 전압(VSS), 초기화 전압(Vini) 등의 직류 전원을 발생할 수 있다.

감마 기준 전압은 감마 보상전압 발생부(305)에 공급될 수 있다. 게이트 온 전압(VGL)과 게이트 오프 전압(VGH)은 레벨 시프터(307)와 게이트 구동부(120)에 공급될 수 있다. 픽셀 구동전압(VDD), 저전위 전원 전압(VSS), 초기화 전압(Vini) 등의 픽셀 전원은 픽셀들(P)에 공통으로 공급될 수 있다.

초기화 전압(Vini)은 픽셀 구동전압(VDD)보다 낮고 발광소자(OLED)의 문턱 전압 보다 낮은 직류 전압으로 설정되어 픽셀 회로들의 주요 노드들을 초기화하고, 발광소자(OLED)의 발광을 억제할 수 있다.

제2 메모리(302)는 드라이브 IC(300)에 전원이 입력될 때 제1 메모리(301)로부터 수신된 보상값, 레지스터 설정 데이터 등을 저장할 수 있다.

보상값은 화질 향상을 한 다양한 알고리즘에 적용될 수 있다. 보상값은 광학 보상값을 포함할 수 있다. 레지스터 설정 데이터는 데이터 구동부(306), 타이밍 콘트롤러(303), 감마 보상전압 발생부(305) 등의 동작을 정의할 수 있다. 제1 메모리(301)는 플래시 메모리(Flash memory)를 포함할 수 있다. 제2 메모리(302)는 SRAM(Static RAM)을 포함할 수 있다.

호스트 시스템(200)은 AP(Application Processor)로 구현될 수 있다. 호스트 시스템(200)은 MIPI(Mobile Industry Processor Interface)를 통해 드라이브 IC(300)에 입력 영상의 픽셀 데이터를 전송할 수 있다. 호스트 시스템(200)은 가요성 인쇄 회로 예를 들면, FPC(Flexible Printed Circuit)를 통해 드라이브 IC(300)에 연결될 수 있다.

한편, 표시 패널은 플렉시블 디스플레이에 적용 가능한 플렉시블 패널로 구현될 수 있다. 플렉시블 디스플레이는 플렉시블 패널을 감거나 접고 구부리는 방법으로 화면의 크기가 가변될 수 있고 다양한 디자인으로 쉽게 제작될 수 있다.

플렉시블 디스플레이는 롤러블 디스플레이(rollable display), 폴더블 디스플레이(foldable display), 벤더블(bendable) 디스플레이, 슬라이더블 디스플레이(slidable display) 등으로 구현될 수 있다.

플렉시블 패널은 소위 “플라스틱 OLED 패널”로 제작될 수 있다. 플라스틱 OLED 패널은 백 플레이트(Back plate)와, 그 백 플레이트 상에 접착된 유기 박막 필름 상에 픽셀 어레이를 포함할 수 있다. 픽셀 어레이 위에 터치 센서 어레이가 형성될 수 있다.

백 플레이트는 PET(Polyethylene terephthalate) 기판일 수 있다. 유기 박막 필름 상에 픽셀 어레이와 터치 센서 어레이가 형성될 수 있다. 백 플레이트는 픽셀 어레이가 습도에 노출되지 않도록 유기 박막 필름을 향하는 투습을 차단할 수 있다.

유기 박막 필름은 PI(Polyimide) 기판일 수 있다. 유기 박막 필름 상에 도시하지 않은 절연 물질로 다층의 버퍼막이 형성될 수 있다. 유기 박막 필름 상에 회로층(12)과 발광소자층(14)이 적층될 수 있다.

본 발명의 표시장치에서 회로층(12)에 배치된 픽셀 회로와 게이트 구동부 등은 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 트랜지스터들 각각은 p 채널 TFT 또는 n 채널 TFT로 구현될 수 있다. 실시예에서 픽셀 회로의 트랜지스터들이 p 채널 TFT로 구현된 예를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.

트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작할 수 있다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다.

트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다.

p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.

게이트 펄스는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)할 수 있다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정될 수 있다.

트랜지스터는 게이트 온 전압에 응답하여 턴온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴오프(turn-off)될 수 있다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.

픽셀 회로의 구동 소자는 트랜지스터로 구현될 수 있다. 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 하지만 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 차이가 있을 수 있고 디스플레이 구동 시간의 경과에 따라 변할 수 있다.

이러한 구동 소자의 전기적 특성 편차를 보상하기 위해, 표시장치는 내부 보상 회로와 외부 보상 회로를 포함할 수 있다. 내부 보상 회로는 서브 픽셀들 각각에서 픽셀 회로에 추가되어 구동 소자의 전기적 특성에 따라 변하는 구동 소자의 문턱 전압(Vth) 및/또는 이동도(μ)를 샘플링하고 그 변화를 실시간 보상할 수 있다.

외부 보상 회로는 서브 픽셀들 각각에 연결된 센싱 라인을 통해 센싱된 구동 소자의 문턱 전압 및/또는 이동도를 외부의 보상부로 전송할 수 있다. 외부 보상 회로의 보상부는 센싱 결과를 반영하여 입력 영상의 픽셀 데이터를 변조함으로써 구동 소자의 전기적 특성 변화를 보상할 수 있다.

외부 보상 구동 소자의 전기적 특성에 따라 변하는 픽셀의 전압을 센싱하고, 센싱된 전압을 바탕으로 외부 회로에서 입력 영상의 데이터를 변조함으로써 픽셀들 간 구동 소자의 전기적 특성 편차를 보상할 수 있다.

도 36은 픽셀 회로의 일 예를 보여주는 회로도이고, 도 37은 픽셀 회로의 다른 예를 보여주는 회로도이다. 도 38는 도 36 및 도 37에 도시된 픽셀 회로의 구동 방법을 보여주는 도면이다.

도 36 및 도 37에 도시된 픽셀 회로는 제1 표시영역(DA)과 제2 표시영역(CA)의 픽셀 회로에 동일하게 적용될 수 있다. 본 발명에 적용 가능한 픽셀 회로는 도 36 및 도 37에 도시된 회로로 구현될 수 있으나, 이에 한정되지 않는다.

도 36 내지 도 38을 참조하면, 픽셀 회로는 발광소자(OLED), 발광소자(OLED)에 전류를 공급하는 구동 소자(DT), 및 복수의 스위치 소자들(M1~M6)을 이용하여 구동 소자(DT)의 문턱 전압(Vth)을 샘플링하여 구동 소자(DT)의 문턱 전압(Vth)만큼 구동 소자(DT)의 게이트 전압을 보상하는 내부 보상 회로를 포함할 수 있다. 구동 소자(DT)와 스위치 소자들(M1~M6) 각각은 p 채널 TFT로 구현될 수 있다.

내부 보상 회로를 이용한 픽셀 회로의 구동 기간은 도 38에 도시된 바와 같이 초기화 기간(Tini), 샘플링 기간(Tsam), 데이터 기입 기간(Twr), 및 발광 기간(Tem)으로 나뉘어질 수 있다.

초기화 기간(Tini) 동안, 제N-1 스캔 신호[SCAN(N-1)]가 게이트 온 전압(VGL)의 펄스로 발생되고, 제N 스캔 신호[SCAN(N)]와 발광 신호[EM(N)] 각각의 전압이 게이트 오프 전압(VGH)이다. 샘플링 기간 동안(Tsam), 제N 스캔 신호[SCAN(N)]가 게이트 온 전압(VGL)의 펄스로 발생되고, 제N-1 스캔 신호[SCAN(N-1)]와 발광 신호[EM(N)] 각각의 전압이 게이트 오프 전압(VGH)이다. 데이터 기입 기간(Twr) 동안, 제N-1 스캔 신호[SCAN(N-1)], 제N 스캔 신호[SCAN(N)], 및 발광 신호[EM(N)] 각각의 전압이 게이트 오프 전압(VGH)이다. 발광 기간(Tem)의 적어도 일부 기간 동안 발광 신호[EM(N)]가 게이트 온 전압(VGL)으로 발생되고, 제N-1 스캔 신호[SCAN(N-1)]와 제N 스캔 신호[SCAN(N)] 각각의 전압이 게이트 오프 전압(VGH)으로 발생될 수 있다.

초기화 기간(Tin) 동안, 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 제5 스위치 소자(M5)가 턴-온되어 픽셀 회로를 초기화할 수 있다. 샘플링 기간(Tsam) 동안, 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 제1 및 제2 스위치 소자들(M1, M2)이 턴-온되어 구동 소자(DT)의 문턱 전압이 샘플링되어 커패시터(Cst1)에 저장될 수 있다. 이와 동시에, 제6 스위치 소자(M6)가 샘플링 기간(Tsam) 동안 턴-온되어 제4 노드(n4)의 전압을 기준 전압(Vref)으로 낮추어 발광소자(OLED)의 발광을 억제할 수 있다. 데이터 기입 기간(Twr) 동안, 제1 내지 제6 스위치 소자들(M1~M6)이 오프 상태를 유지할 수 있다. 발광 기간(Tem) 동안, 제3 및 제4 스위치 소자들(M3, M4)이 턴-온되어 발광소자(OLED)가 발광될 수 있다. 발광 기간(Tem)은 저계조의 휘도를 정밀하게 발광 신호[EM(N)]의 듀티비(duty ration)로 정밀하게 표현하기 위하여, 발광 신호[EM(N)]가 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 소정의 듀티비로 스윙하여 제3 및 제4 스위치 소자들(M3, M4)이 온/오프를 반복할 수 있다.

발광소자(OLED)는 유기 발광 다이오드로 구현되거나 무기 발광 다이오드로 구현될 수 있다. 이하에서 발광소자(OLED)가 유기 발광 다이오드로 구현된 예를 설명하기로 할 수 있다.

발광소자(OLED)는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함할 수 있다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL)을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드 전극과 캐소드 전극에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자가 형성되어 발광층(EML)에서 가시광이 방출될 수 있다.

발광소자(OLED)의 애노드 전극은 제4 및 제6 스위치 소자들(M4, M6) 사이의 제4 노드(n4)에 연결될 수 있다. 제4 노드(n4)는 발광소자(OLED)의 애노드, 제4 스위치 소자(M4)의 제2 전극, 및 제6 스위치 소자(M6)의 제2 전극에 연결될 수 있다. 발광소자(OLED)의 캐소드 전극은 저전위 전원 전압(VSS)이 인가되는 VSS 라인(PL3)에 연결될 수 있다. 발광소자(OLED)는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 흐르는 전류(Ids)로 발광될 수 있다. 발광소자(OLED)의 전류 패스는 제3 및 제4 스위치 소자(M3, M4)에 의해 스위칭될 수 있다.

스토리지 커패시터(Cst1)는 VDD 라인(PL1)과 제1 노드(n1) 사이에 연결될 수 있다. 구동 소자(DT)의 문턱 전압(Vth)만큼 보상된 데이터 전압(Vdata)이 스토리지 커패시터(Cst1)에 충전될 수 있다. 서브 픽셀들 각각에서 데이터 전압(Vdata)이 구동 소자(DT)의 문턱 전압(Vth)만큼 보상되기 때문에 서브 픽셀들에서 구동 소자(DT)의 특성 편차가 보상될 수 있다.

제1 스위치 소자(M1)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제2 노드(n2)와 제3 노드(n3)를 연결할 수 있다. 제2 노드(n2)는 구동 소자(DT)의 게이트 전극, 스토리지 커패시터(Cst1)의 제1 전극, 및 제1 스위치 소자(M1)의 제1 전극에 연결될 수 있다. 제3 노드(n3)는 구동 소자(DT)의 제2 전극, 제1 스위치 소자(M1)의 제2 전극, 및 제4 스위치 소자(M4)의 제1 전극에 연결될 수 있다. 제1 스위치 소자(M1)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급받는다. 제1 스위치 소자(M1)의 제1 전극은 제2 노드(n2)에 연결되고, 제1 스위치 소자(M1)의 제2 전극은 제3 노드(n3)에 연결될 수 있다.

제1 스위치 소자(M1)는 1 프레임 기간에서 제N 스캔 신호[SCAN(N)]가 게이트 온 전압(VGL)으로 발생되는 아주 짧은 1 수평 기간(1H)만 턴-온되기 때문에 대략 1 프레임 기간 동안 오프 상태를 유지하기 때문에 제1 스위치 소자(M1)의 오프 상태에서 누설 전류가 발생될 수 있다. 제1 스위치 소자(M1)의 누설 전류를 억제하기 위하여, 제1 스위치 소자(M1)는 도 37에 도시된 바와 같이 두 개의 트랜지스터들(M1a, M1b)이 직렬로 연결된 듀얼 게이트(dual gate) 구조의 트랜지스터로 구현될 수 있다.

제2 스위치 소자(M2)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 데이터 전압(Vdata)을 제1 노드(n1)에 공급할 수 있다. 제2 스위치 소자(M2)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급받는다. 제2 스위치 소자(M2)의 제1 전극은 제1 노드(n1)에 연결될 수 있다. 제2 스위치 소자(M2)의 제2 전극은 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)에 연결될 수 있다. 제1 노드(n1)는 제2 스위치 소자(M2)의 제1 전극, 제3 스위치 소자(M3)의 제2 전극, 및 구동 소자(DT)의 제1 전극에 연결될 수 있다.

제3 스위치 소자(M3)는 발광 신호[EM(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 VDD 라인(PL1)을 제1 노드(n1)에 연결할 수 있다. 제3 스위치 소자(M3)의 게이트 전극은 제3 게이트 라인(GL3)에 연결되어 발광 신호[EM(N)]를 공급 받는다. 제3 스위치 소자(M3)의 제1 전극은 VDD 라인(PL1)에 연결될 수 있다. 제3 스위치 소자(M3)의 제2 전극은 제1 노드(n1)에 연결될 수 있다.

제4 스위치 소자(M4)는 발광 신호[EM(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제3 노드(n3)를 발광소자(OLED)의 애노드에 연결할 수 있다. 제4 스위치 소자(M4)의 게이트 전극은 제3 게이트 라인(GL3)에 연결되어 발광 신호[EM(N)]를 공급 받는다. 제4 스위치 소자(M4)의 제1 전극은 제3 노드(n3)에 연결되고, 제2 전극은 제4 노드(n4)에 연결될 수 있다.

제5 스위치 소자(M5)는 제N-1 스캔 펄스[SCAN(N-1)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제2 노드(n2)를 Vini 라인(PL2)에 연결할 수 있다. 제5 스위치 소자(M5)의 게이트 전극은 제2 게이트 라인(GL2)에 연결되어 제N-1 스캔 펄스[SCAN(N-1)]를 공급 받는다. 제5 스위치 소자(M5)의 제1 전극은 제2 노드(n2)에 연결되고, 제2 전극은 Vini 라인(PL2)에 연결될 수 있다. 제5 스위치 소자(M5)의 누설 전류를 억제하기 위하여, 제5 스위치 소자(M5)는 도 37에 도시된 바와 같이 두 개의 트랜지스터들(M5a, M5b)가 직렬로 연결된 듀얼 게이트 구조의 트랜지스터로 구현될 수 있다.

제6 스위치 소자(M6)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 Vini 라인(PL2)을 제4 노드(n4)에 연결할 수 있다. 제6 스위치 소자(M6)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급 받는다. 제6 스위치 소자(M6)의 제1 전극은 Vini 라인(PL2)에 연결되고, 제2 전극은 제4 노드(n4)에 연결될 수 있다.

구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광소자(OLED)에 흐르는 전류(Ids)를 조절하여 발광소자(OLED)를 구동할 수 있다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함할 수 있다.

초기화 기간(Tini) 동안 도 38에 도시된 바와 같이, 제N-1 스캔 펄스[SCAN(N-1)]가 게이트 온 전압(VGL)으로 발생될 수 있다. 제N 스캔 펄스[SCAN(N)]와 발광 신호[EM(N)]는 초기화 기간(Tini) 동안 게이트 오프 전압(VGH)을 유지할 수 있다. 따라서, 초기화 기간(Tini) 동안 제5 스위치 소자(M5)가 턴-온(turn-on)되어 제2 및 제4 노드(n2, n4)가 Vini로 초기화될 수 있다. 초기화 기간(Tini)과 샘플링 기간(Tsam) 사이에 홀드 기간(Th)이 설정될 수 있다. 홀드 기간(Th)에서 게이트 펄스[SCAN(N-1), SCAN(N), EM(N)]는 이전 상태를 유지할 수 있다.

샘플링 기간(Tsam) 동안 제N 스캔 펄스[SCAN(N)]가 게이트 온 전압(VGL)으로 발생될 수 있다. 제N 스캔 펄스[SCAN(N)]의 펄스는 제N 픽셀 라인의 데이터 전압(Vdata)에 동기될 수 있다. 제N-1 스캔 펄스[SCAN(N-1)]와 발광 신호[EM(N)]는 샘플링 기간(Tsam) 동안 게이트 오프 전압(VGH)을 유지할 수 있다. 따라서, 샘플링 기간(Tsam) 동안 제1 및 제2 스위치 소자들(M1, M2)이 턴-온될 수 있다.

샘플링 기간(Tsam) 동안 구동 소자(DT)의 게이트 전압(DTG)이 제1 및 제2 스위치 소자(M1, M2)를 통해 흐르는 전류에 의해 상승될 수 있다. 구동 소자(DT)가 턴-오프될 때 게이트 노드 전압(DTG)은 Vdata - |Vth|이다. 이 때, 제1 노드(n)의 전압도 Vdata - |Vth|이다. 샘플링 기간(Tsam)에 구동 소자(DT)의 게이트-소스간 전압(Vgs)은 |Vgs| = Vdata -(Vdata-|Vth|) = |Vth|이다.

데이터 기입 기간(Twr) 동안 제N 스캔 펄스[SCAN(N)]가 게이트 오프 전압(VGH)으로 반전될 수 있다. 제N-1 스캔 펄스[SCAN(N-1)]와 발광 신호[EM(N)]는 데이터 기입 기간(Twr) 동안 게이트 오프 전압(VGH)을 유지할 수 있다. 따라서, 데이터 기입 기간(Twr) 동안 모든 스위치 소자들(M1~M6)이 오프 상태를 유지할 수 있다.

발광 기간(Tem) 동안, 발광 신호[EM(N)]가 게이트 온 전압(VGL)으로 발생될 수 있다. 발광 기간(Tem) 동안, 저계조 표현력을 개선하기 위하여 발광 신호[EM(N)]가 소정의 듀티비로 온/오프되어 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙(swing)할 수 있다. 따라서, 발광 신호[EM(N)]는 발광 기간(Tem)의 적어도 일부 기간 동안 게이트 온 전압(VGL)으로 발생될 수 있다.

발광 신호[EM(N)]가 게이트 온 전압(VGL)일 때 VDD와 발광소자(OLED) 사이에 전류가 흘러 발광소자(OLED)가 발광될 수 있다. 발광 기간(Tem) 동안, 제N-1 및 제N 스캔 펄스[SCAN(N-1), SCAN(N)]는 게이트 오프 전압(VGH)을 유지할 수 있다. 발광 기간(Tem) 동안, 제3 및 제4 스위치 소자들(M3, M4)은 발광 신호(EM)의 전압 따라 온/오프를 반복할 수 있다. 발광 신호[EM(N)]가 게이트 온 전압(VGL)일 때 제3 및 제4 스위치 소자들(M3, M4)이 턴-온되어 발광소자(OLED)에 전류가 흐른다. 이 때, 구동 소자(DT)의 Vgs는 |Vgs| = VDD - (Vdata-|Vth|)이고, 발광소자(OLED)에 흐르는 전류는 K(VDD-Vdata)2이다. K는 구동 소자(DT)의 전하 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 상수 값이다.

도 39은 본 발명의 일 실시예에 따른 표시 패널에서 픽셀 영역의 단면 구조를 상세히 보여주는 단면도이고, 도 40는 본 발명의 일 실시예에 따른 픽셀 영역 및 투광영역의 단면 구조이다.

표시 패널(100)의 단면 구조는 도 39에 한정되지 않는다. 도 39에서 TFT는 픽셀 회로의 구동 소자(DT)를 나타낸다.

도 39을 참조하면, 픽셀 영역(PIX)에서 회로층, 발광소자층 등이 기판(PI1, PI2) 상에 적층될 수 있다. 기판(PI1, PI2)은 제1 PI 기판(PI1) 및 제2 PI 기판(PI2)을 포함할 수 있다. 제1 PI 기판(PI1)과 제2 PI 기판(PI2) 사이에 무기막(IPD)이 형성될 수 있다. 무기막(IPD)은 수분 침투를 차단할 수 있다.

제1 버퍼층(BUF1)은 제2 PI 기판(PI2) 상에 형성될 수 있다. 제1 버퍼층(BUF1) 상에 제1 금속층이 형성될 수 있고, 제1 금속층 상에 제2 버퍼층(BUF2)이 형성될 수 있다.

제1 금속층은 포토리소그래피(Photolithography) 공정에서 패터닝될 수 있다. 제1 금속층은 광쉴드 패턴(light shield pattern, BSM)을 포함할 수 있다. 광쉴드 패턴(BSM)은 TFT의 액티브층에 빛이 조사되지 않도록 외부 광을 차단하여 픽셀 영역에 형성된 TFT의 광전류(photo current)를 방지할 수 있다.

광쉴드 패턴(BSM)은 제2 표시영역(CA)에서 제거되어야 할 금속층(예: 캐소드 전극)에 비하여 레이저 어블레이션 공정에서 이용되는 레이저 파장의 흡수 계수가 낮은 금속으로 형성되면, 광쉴드 패턴(BSM)은 레이저 어블레이션 공정에서 레이저 빔(LB)을 차단하는 광쉴드 층(LS)의 역할을 겸할 수 있다.

제1 및 제2 버퍼층(BUF1, BUF2) 각각은 무기 절연재료로 형성되고, 하나 이상의 절연층으로 이루어질 수 있다.

액티브층(ACT)은 제2 버퍼층(BUF2) 상에 증착되는 반도체 물질로 형성되고 포토-리소그래피 공정에 의해 패터닝될 수 있다. 액티브층(ACT)은 픽셀 회로의 TFT들과 게이트 구동부의 TFT 각각의 액티브 패턴을 포함할 수 있다. 액티브층(ACT)은 이온 도핑에 의해 일 부분이 금속화될 수 있다. 금속화된 부분은 픽셀 회로의 일부 노드에서 금속층들을 연결하는 점퍼 패턴(jumper pattern)으로 이용되어 픽셀 회로의 구성 요소들을 연결할 수 있다.

게이트 절연층(GI)은 액티브층(ACT)을 덮도록 제2 버퍼층(BUF2) 상에 형성될 수 있다. 게이트 절연층(GI)은 무기 절연재료로 이루어질 수 있다.

제2 금속층은 제2 게이트 절연층(GI) 상에 형성될 수 있다. 제2 금속층은 포토-리소그래피 공정에 의해 패터닝될 수 있다. 제2 금속층은 게이트 라인 및 게이트 전극 패턴(GATE), 스토리지 커패시터(Cst1)의 하부 전극, 제1 금속층과 제3 금속층의 패턴을 연결하는 점퍼 패턴 등을 포함할 수 있다.

제1 층간 절연층(ILD1)은 제2 금속층을 덮도록 게이트 절연층(GI) 상에 형성될 수 있다. 제1 층간 절연층(ILD1) 상에 제3 금속층이 형성되고, 제2 층간 절연층(ILD2)이 제3 금속층을 덮을 수 있다. 제3 금속층은 포토-리소그래피 공정에 의해 패터닝될 수 있다. 제3 금속층은 스토리지 커패시터(Cst1)의 상부 전극과 같은 금속 패턴들(TM)을 포함할 수 있다. 제1 및 제2 층간 절연층들(ILD1, ILD2)은 무기 절연재료를 포함할 수 있다.

제2 층간 절연층(ILD2) 상에 제4 금속층이 형성되고, 그 위에 무기 절연층(PAS1)과 제1 평탄화층(PLN1)이 적층될 수 있다. 제5 금속층이 제1 평탄화층(PLN1) 상에 형성될 수 있다.

제4 금속층의 일부 패턴은 제1 평탄화층(PLN1)과 무기 절연층(PAS1)을 관통하는 콘택홀(Contact hole)을 통해 제3 금속층에 연결될 수 있다. 제1 및 제2 평탄화층(PLN1, PLN2)은 표면을 평탄하게 하는 유기 절연재료로 이루어질 수 있다.

제4 금속층은 제2 층간 절연층(ILD2)을 관통하는 콘택홀을 통해 TFT의 액티브 패턴에 연결되는 TFT의 제1 및 제2 전극을 포함할 수 있다. 데이터 라인(DL)과, 전원 배선들은 제4 금속층의 패턴(SD1) 또는 제5 금속층의 패턴(SD2)으로 구현될 수 있다.

발광소자(OLED)의 제1 전극층인 애노드 전극(AND)은 제2 평탄화층(PLN2) 상에 형성될 수 있다. 애노드 전극(AND)은 제2 평탄화층(PLN2)을 관통하는 콘택홀을 통해 스위치 소자 또는 구동 소자로 이용되는 TFT의 전극에 연결될 수 있다. 애노드 전극(AND)은 투명 또는 반투명 전극 물질로 이루어질 수 있다.

픽셀 정의막(BNK)은 발광소자(OLED)의 애노드 전극(AND)을 덮을 수 있다. 픽셀 정의막(BNK)은 픽셀들 각각에서 외부로 빛이 통과되는 발광 영역(또는 개구 영역)을 정의하는 패턴으로 형성될 수 있다. 픽셀 정의막(BNK) 상에 스페이서(SPC)가 형성될 수 있다. 픽셀 정의막(BNK)과 스페이서(SPC)는 동일한 유기 절연 재료로 일체화될 수 있다. 스페이서(SPC)는 유기 화합물(EL)의 증착 공정에서 FMM(Fine Metal Mask)이 애노드 전극(AND)과 접촉되지 않도록 FMM과 애노드 전극(AND) 사이의 갭(gap)을 확보할 수 있다.

픽셀 정의막(BNK)에 의해 정의된 픽셀들 각각의 발광 영역에 유기 화합물(EL)이 형성될 수 있다. 발광소자(OLED)의 제2 전극층인 캐소드 전극(CAT)은 픽셀 정의막(BNK), 스페이서(SPC), 및 유기 화합물(EL)을 덮도록 표시 패널(100)의 전면에 형성될 수 있다. 캐소드 전극(CAT)은 그 하부의 금속층들 중 어느 하나로 형성된 VSS 라인(PL3)에 연결될 수 있다. 캡핑층(CPL)은 캐소드 전극(CAT)을 덮을 수 있다. 캡핑층(CPL)은 무기 절연재료로 형성되어 공기(air)와 캡핑층(CPL) 상에 도포되는 유기 절연재료의 아웃 개싱(out gassing)의 침투를 차단하여 캐소드 전극(CAT)을 보호할 수 있다. 무기 절연층(PAS2)이 캡핑층(CPL)을 덮고, 무기 절연층(PAS2) 상에 평탄화층(PCL)이 형성될 수 있다. 평탄화층(PCL)은 유기 절연 재료를 포함할 수 있다. 봉지층의 무기 절연층(PAS3)이 평탄화층(PCL) 상에 형성될 수 있다.

편광판(18)은 무기 절연층(PAS3) 상에 배치되어 표시장치의 야외 시인성을 개선할 수 있다. 편광판(18)은 표시 패널(100)의 표면으로부터 반사되는 빛을 줄이고, 회로층(12)의 금속으로부터 반사되는 빛을 차단하여 픽셀들의 밝기를 향상시킬 수 있다.

도 40를 참조하면, 제2 표시영역(CA)에 배치된 애노드 전극(AND) 및 발광소자(EL)는 일부 영역이 투광영역(TA)으로 연장될 수 있다. 따라서, 투광영역(TA)의 휘도를 증가시키고 균일한 화질을 구현할 수 있다.

또한, 투광영역(TA)에서 편광판(18)은 제1 투광 패턴(18d)이 형성될 수 있다. 제1 투광 패턴(18d)은 레이저에 의해 편광자(18b)가 변색되어 형성될 수도 있고, 편광자(18b)가 일부 제거되어 형성될 수도 있다.

투광영역(TA)에서 캐소드 전극(CAT)은 개구부(H1)가 형성될 수 있다. 이러한 개구부(H1)는 픽셀 정의막(BNK) 상에 캐소드 전극(CAT)을 형성한 후 캐소드 전극(CAT)과 픽셀 정의막(BNK)을 한번에 식각하여 형성할 수 있다. 따라서, 픽셀 정의막(BNK)은 제1 홈(RC1)이 형성되고 제1 홈(RC1) 상에는 캐소드 전극(CAT)의 개구부(H1)가 형성될 수 있다. 그러나 반드시 이에 한정되는 것은 아니고 투광영역(TA)에는 픽셀 정의막이 형성되지 않고 캐소드 전극(CAT)은 제2 평탄화층(PLN2) 상에 배치될 수도 있다.

투광영역(TA)에서 편광판(18)은 제1 투광 패턴(18d)이 형성되고 캐소드 전극은 개구부(H1)가 형성되므로 광 투과율이 향상될 수 있다. 따라서, 카메라 모듈(400)에 충분한 광량이 유입되므로 카메라 성능이 개선될 수 있다. 또한 촬상된 이미지 데이터의 노이즈가 줄어들 수 있다.

도 41을 참조하면, 데이터 구동부는 제2 표시영역(CA)의 PPI가 제1 표시영역(DA)의 해상도보다 상대적으로 낮기 때문에 제1 표시영역(DA)의 픽셀들에 인가될 데이터 전압(Vdata)의 레인지보다 제2 표시영역(CA)의 픽셀들에 인가되는 데이터 전압(Vdata)의 레인지를 확대할 수 있다.

Claims

복수 개의 제1 픽셀 그룹을 포함하는 제1 표시영역; 및

복수 개의 제2 픽셀 그룹 및 투광영역을 포함하는 제2 표시영역을 포함하고,

상기 복수 개의 제2 픽셀 그룹은 각각 복수 개의 서브 픽셀을 포함하고,

상기 복수 개의 서브 픽셀 중 어느 하나의 서브 픽셀은 발광소자가 상기 투광영역 상에 배치되는 표시장치.
제1항에 있어서,

상기 제2 표시영역은,

상기 복수 개의 제2 픽셀 그룹이 제1 방향으로 연속 배치되는 제1 픽셀행, 및

상기 복수 개의 투광영역이 상기 제1 방향으로 연속 배치되는 제2 픽셀행을 포함하고,

상기 제1 픽셀행과 상기 제2 픽셀행은 상기 제1 방향과 교차하는 제2 방향으로 교대로 배치되는 표시장치.
제2항에 있어서,

상기 복수 개의 서브 픽셀은, 제1 발광소자를 포함하는 제1 서브 픽셀, 제2 발광소자를 포함하는 제2 서브 픽셀, 제3 발광소자를 포함하는 제3 서브 픽셀, 및 제4 발광소자를 포함하는 제4 서브 픽셀을 포함하고,

상기 제2 발광소자 및 제4 발광소자 중 적어도 하나는 일부 영역이 상기 투광영역 상에 배치되는 표시장치.
제3항에 있어서,

상기 제2 발광소자와 상기 제4 발광소자는 녹색 발광소자인 표시장치.
제3항에 있어서,

상기 제2 발광소자와 제4 발광소자의 중심을 연결한 제1 가상선은 상기 제1 방향 및 상기 제2 방향과 교차하는 표시장치.
제5항에 있어서,

상기 복수 개의 제1 픽셀 그룹은 각각 제1 녹색 발광소자 및 제2 녹색 발광소자를 포함하고,

상기 제1 녹색 발광소자 및 상기 제2 녹색 발광소자의 중심을 연결한 가상선은 상기 제1 방향과 평행한 표시장치.
제3항에 있어서,

상기 제1 발광소자의 중심과 상기 제3 발광소자의 중심을 지나는 제2 가상선을 기준으로 상기 제2 발광소자는 상기 제2 가상선의 일측에 배치되고 상기 제4 발광소자는 상기 제2 가상선의 타측에 배치되는 표시장치.
제3항에 있어서,

상기 복수 개의 제2 픽셀 그룹의 제1 내지 제4 발광소자들은 동일한 색상의 발광소자들끼리 사각 형상의 배치 구조를 갖는 표시장치.
제3항에 있어서,

상기 복수 개의 제2 픽셀 그룹의 제4 발광소자들은 복수 개의 사각 형상의 라인을 따라 배치되고,

상기 복수 개의 사각 형상의 라인의 내측에는 상기 제1 발광소자, 상기 제2 발광소자, 및 상기 제3 발광소자가 배치되는 표시장치.
제1항에 있어서,

상기 제2 표시영역의 해상도는 상기 제1 표시영역의 해상도보다 낮은 표시장치.
제1항에 있어서,

상기 제1 표시영역과 상기 제2 표시영역에 배치되는 배선들을 포함하고,

상기 배선들은 상기 투광영역을 우회하여 배치되는 표시장치.
제1항에 있어서,

상기 제1 표시영역과 상기 제2 표시영역에 배치되는 캐소드 전극을 포함하고,

상기 캐소드 전극은 상기 투광영역에 대응되는 개구부를 포함하는 표시장치.
제1항에 있어서,

상기 제1 픽셀 그룹의 발광소자의 형상은 상기 제2 픽셀 그룹의 발광소자의 형상과 상이한 표시장치.
복수 개의 제1 픽셀 그룹을 포함하는 제1 표시영역; 및

복수 개의 제2 픽셀 그룹 및 투광영역을 포함하는 제2 표시영역을 포함하고,

상기 복수 개의 제2 픽셀 그룹은 복수 개의 서브 픽셀을 포함하고,

상기 복수 개의 제2 픽셀 그룹은 적색광을 발광하는 제1 발광소자, 청색광을 발광하는 제3 발광소자, 및 녹색광을 발광하는 제2 발광소자와 제4 발광소자를 포함하고,

상기 제2 발광소자와 제4 발광소자의 중심을 연결한 제1 가상선은 상기 제1 발광소자와 제3 발광소자의 중심을 연결한 제2 가상선과 교차하는 표시장치.
제14항에 있어서,

상기 제2 가상선을 기준으로 상기 제2 발광소자는 상기 제2 가상선의 일측에 배치되고 상기 제4 발광소자는 상기 제2 가상선의 타측에 배치되는 표시장치.
제14항에 있어서,

상기 제2 표시영역은, 상기 복수 개의 제2 픽셀 그룹이 연속 배치되는 제1 픽셀행, 및 상기 복수 개의 투광영역이 연속 배치되는 제2 픽셀행을 포함하는 표시장치.
제14항에 있어서,

상기 제2 발광소자 및 제4 발광소자 중 적어도 하나는 일부가 상기 투광영역 상에 배치되는 표시장치.
제14항에 있어서,

상기 제2 표시영역에 배치되는 상기 복수 개의 제2 픽셀 그룹의 개수는 상기 제1 표시영역에 배치되는 상기 복수 개의 제1 픽셀 그룹 개수보다 작은 표시장치.
복수 개의 제1 픽셀 그룹을 포함하는 제1 표시영역;

복수 개의 제2 픽셀 그룹 및 투광영역을 포함하는 제2 표시영역을 포함하고,

상기 제2 표시영역은 상기 제1 표시영역의 픽셀수보다 적은 픽셀수를 갖는 제1 단위영역 및 상기 제1 단위영역보다 픽셀수가 적은 제2 단위영역을 포함하는 표시장치.
제19항에 있어서,

상기 제1 단위영역에는 이미지 센서가 배치되고, 제2 단위영역에는 적외선 센서가 배치되는 표시장치.