KR20230084360A - 표시 패널 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

표시 패널은 표시 영역 및 표시 영역의 주변에 위치하는 패드 영역을 포함하는 기판, 기판 상의 표시 영역에 배치되는 화소들 및 기판 상의 패드 영역에 배치되며 화소들과 전기적으로 연결되는 패드들을 포함할 수 있다. 패드들 각각은 제1 도전층, 제1 도전층 상에 배치되는 제1 돌출부, 제1 도전층 상에 배치되며 제1 돌출부의 두께보다 작은 두께를 갖는 제2 돌출부 및 제1 도전층 상에 배치되며 제1 돌출부 및 제2 돌출부 각각의 상면을 커버하는 제2 도전층을 포함할 수 있다.

Description

표시 패널 및 이를 포함하는 표시 장치{DISPLAY PANEL AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 패널 및 이를 포함하는 표시 장치에 관한 것이다.
평판 표시 장치는 경량 및 박형 등의 특성으로 인하여, 음극선관 표시 장치를 대체하는 표시 장치로서 사용되고 있다. 이러한 평판 표시 장치의 대표적인 예로서 액정 표시 장치와 유기 발광 표시 장치가 있다.
상기 표시 장치는 표시 패널 및 상기 표시 패널에 본딩되는 구동칩을 포함할 수 있다. 상기 구동칩은 초음파 본딩 공정에 의해 본딩될 수 있다.
본 발명의 일 목적은 신뢰성이 향상된 표시 패널을 제공하는 것이다.
본 발명의 다른 목적은 신뢰성이 향상된 표시 장치를 제공하는 것이다.
그러나, 본 발명이 상술한 목적들에 의해 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 패널은 표시 영역 및 상기 표시 영역의 주변에 위치하는 패드 영역을 포함하는 기판, 상기 기판 상의 상기 표시 영역에 배치되는 화소들 및 상기 기판 상의 상기 패드 영역에 배치되며 상기 화소들과 전기적으로 연결되는 패드들을 포함할 수 있다. 상기 패드들 각각은 제1 도전층, 상기 제1 도전층 상에 배치되는 제1 돌출부, 상기 제1 도전층 상에 배치되며 상기 제1 돌출부의 두께보다 작은 두께를 갖는 제2 돌출부 및 상기 제1 도전층 상에 배치되며 상기 제1 돌출부 및 상기 제2 돌출부 각각의 상면을 커버하는 제2 도전층을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 돌출부의 상면을 커버하는 상기 제2 도전층의 일부의 상면과 상기 제2 돌출부의 상면을 커버하는 상기 제2 도전층의 다른 일부의 상면 사이에는 단차가 형성될 수 있다.
일 실시예에 있어서, 상기 제2 도전층은 균일한 두께를 가질 수 있다.
일 실시예에 있어서, 상기 제1 돌출부 및 상기 제2 돌출부는 복수로 구비될 수 있다. 상기 복수의 제1 돌출부들 및 상기 복수의 제2 돌출부들은 평면 상에서 행렬 형태로 배치될 수 있다.
일 실시예에 있어서, 상기 복수의 제1 돌출부들 및 상기 복수의 제2 돌출부들은 행 방향 및 열 방향에서 서로 교번하게 배치될 수 있다.
일 실시예에 있어서, 상기 제1 돌출부 및 상기 제2 돌출부는 복수로 구비될 수 있다. 상기 복수의 제1 돌출부들 및 상기 복수의 제2 돌출부들은 평면 상에서 불규칙하게 배치될 수 있다.
일 실시예에 있어서, 상기 제2 도전층은 상기 제1 돌출부 및 상기 제2 돌출부 각각의 측면을 전체적으로 커버할 수 있다.
일 실시예에 있어서, 상기 제2 도전층은 상기 제1 돌출부 및 상기 제2 돌출부 각각의 측면의 적어도 일부를 노출시킬 수 있다.
일 실시예에 있어서, 상기 패드들 각각은 상기 제1 돌출부의 두께보다 작고 상기 제2 돌출부의 두께보다 큰 두께를 갖는 제3 돌출부를 더 포함할 수 있다. 상기 제2 도전층은 상기 제3 돌출부의 상면을 더 커버할 수 있다.
일 실시예에 있어서, 상기 표시 패널은 상기 화소들을 커버하는 봉지층 및 상기 봉지층 상에 배치되며, 적어도 하나의 터치 절연층 및 적어도 하나의 터치 전극층을 포함하는 터치 감지층을 더 포함할 수 있다. 상기 제2 도전층은 상기 터치 전극층과 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 돌출부는 제1 돌출 부분 및 상기 제1 돌출 부분 상에 배치되는 제2 돌출 부분을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 돌출 부분 및 상기 제2 돌출 부분 각각은 유기 물질을 포함할 수 있다. 상기 제2 돌출부는 상기 제1 돌출 부분과 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 돌출 부분 및 상기 제2 돌출부는 서로 분리될 수 있다.
일 실시예에 있어서, 상기 제1 돌출 부분 및 상기 제2 돌출부는 일체로 형성될 수 있다.
일 실시예에 있어서, 상기 제2 도전층은 상기 제2 돌출 부분의 상면 및 측면을 전체적으로 커버할 수 있다.
일 실시예에 있어서, 상기 제2 도전층은 상기 제2 돌출 부분의 상면을 커버하고, 상기 제2 돌출 부분의 측면의 적어도 일부를 노출시킬 수 있다.
일 실시예에 있어서, 상기 제1 돌출 부분은 무기 물질을 포함하며, 상기 제2 돌출 부분은 유기 물질을 포함할 수 있다. 상기 제2 돌출부는 상기 제2 돌출 부분과 동일한 물질을 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 패널은 표시 영역 및 상기 표시 영역의 주변에 위치하는 패드 영역을 포함하는 기판, 상기 기판 상의 상기 표시 영역에 배치되는 화소들 및 상기 기판 상의 상기 패드 영역에 배치되며 상기 화소들과 전기적으로 연결되는 패드들을 포함할 수 있다. 상기 패드들 각각은 제1 도전층, 상기 제1 도전층 상에 배치되는 제1 유기층, 상기 제1 유기층 상에 부분적으로 배치되는 제2 유기층 및 상기 제1 도전층 상에 배치되고, 상기 제2 유기층의 상면을 커버하며 상기 제2 유기층의 측면의 적어도 일부를 노출시키는 제2 도전층을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 유기층은 복수의 스트라이프 패턴들을 포함할 수 있다. 상기 제2 도전층은 상기 스트라이프 패턴들 각각의 상면을 커버하며 상기 스트라이프 패턴들 각각의 측면의 적어도 일부를 노출시킬 수 있다.
일 실시예에 있어서, 상기 제2 유기층은 평면 상에서 행렬 형태로 배치되는 복수의 아일랜드 패턴들을 포함할 수 있다. 상기 제2 도전층은 상기 아일랜드 패턴들에 각각 대응되는 복수의 스트라이프 패턴들을 포함할 수 있다. 각각의 상기 스트라이프 패턴은 대응되는 상기 아일랜드 패턴의 측면의 적어도 일부를 노출시킬 수 있다.
일 실시예에 있어서, 상기 패드들 각각은 상기 제1 유기층과 상기 제2 유기층 사이에 배치되는 무기층을 더 포함할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 장치는 표시 패널 및 상기 표시 패널에 본딩되는 구동칩을 포함할 수 있다. 상기 표시 패널은 표시 영역 및 상기 표시 영역의 주변에 위치하는 패드 영역을 포함하는 기판, 상기 기판 상의 상기 표시 영역에 배치되는 화소들 및 상기 기판 상의 상기 패드 영역에 배치되며 상기 화소들과 전기적으로 연결되는 패드들을 포함할 수 있다. 상기 구동칩은 상기 기판 상의 상기 패드 영역에 본딩되고, 상기 패드들과 각각 전기적으로 연결되는 범프들을 포함할 수 있다. 상기 패드들 각각은 제1 도전층, 상기 제1 도전층 상에 배치되는 제1 돌출부, 상기 제1 도전층 상에 배치되며 상기 제1 돌출부의 두께보다 작은 두께를 갖는 제2 돌출부 및 상기 제1 도전층 상에 배치되며 상기 제1 돌출부 및 상기 제2 돌출부 각각의 상면을 커버하는 제2 도전층을 포함할 수 있다.
일 실시예에 있어서, 상기 범프들 각각은 대응되는 상기 패드의 상기 제2 도전층과 직접 접촉할 수 있다.
일 실시예에 있어서, 상기 구동칩은 초음파 본딩 공정에 의해 본딩될 수 있다.
본 발명의 실시예들에 따른 표시 장치는 복수의 패드들을 포함하는 표시 패널 및 상기 표시 패널에 본딩되며 복수의 범프들을 포함하는 구동칩을 포함할 수 있다. 상기 패드들 각각은 돌출부들 및 상기 돌출부들을 커버하는 도전층을 포함할 수 있다. 따라서, 상기 범프들 각각의 저면과 대응되는 상기 패드의 상면 사이의 마찰력이 향상될 수 있다. 따라서, 초음파 본딩 공정에서, 상기 패드들과 상기 범프들 사이의 접속 불량을 방지하거나 줄일 수 있다. 따라서, 표시 장치의 신뢰성이 향상될 수 있다.
또한, 상기 돌출부들은 서로 다른 두께를 가질 수 있다. 따라서, 상기 범프들 각각의 상기 저면에 불규칙한 요철 패턴이 형성되어 있더라도, 상기 범프들 각각의 상기 저면과 대응되는 상기 패드의 상기 상면이 접촉하는 면적이 상대적으로 커질 수 있다. 따라서, 초음파 본딩 공정에서, 상기 패드들과 상기 범프들 사이의 접속 불량을 더욱 방지하거나 줄일 수 있다. 따라서, 표시 장치의 신뢰성이 더욱 향상될 수 있다.
다만, 본 발명의 효과가 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 A-A' 라인을 따라 자른 단면도이다.
도 3은 도 1의 표시 장치의 패드 영역의 일 예를 확대 도시한 평면도이다.
도 4는 도 3의 B-B' 라인을 따라 자른 일 예를 나타내는 단면도이다.
도 5는 도 3의 C-C' 라인을 따라 자른 일 예를 나타내는 단면도이다.
도 6은 도 3의 B-B' 라인을 따라 자른 다른 예를 나타내는 단면도이다.
도 7은 도 1의 표시 장치의 패드 영역의 다른 예를 확대 도시한 평면도이다.
도 8은 도 1의 표시 장치의 패드 영역의 또 다른 예를 확대 도시한 평면도이다.
도 9는 도 8의 D-D' 라인을 따라 자른 일 예를 나타내는 단면도이다.
도 10은 도 8의 E-E' 라인을 따라 자른 일 예를 나타내는 단면도이다.
도 11은 도 8의 D-D' 라인을 따라 자른 다른 예를 나타내는 단면도이다.
도 12는 도 1의 표시 장치의 패드 영역의 또 다른 예를 확대 도시한 평면도이다.
도 13은 도 12의 F-F' 라인을 따라 자른 일 예를 나타내는 단면도이다.
도 14는 도 12의 G-G' 라인을 따라 자른 일 예를 나타내는 단면도이다.
도 15는 도 1의 표시 장치의 패드 영역의 또 다른 예를 확대 도시한 평면도이다.
도 16은 도 15의 H-H' 라인을 따라 자른 일 예를 나타내는 단면도이다.
도 17은 도 15의 I-I' 라인을 따라 자른 일 예를 나타내는 단면도이다.
도 18은 도 1의 표시 장치의 패드 영역의 또 다른 예를 확대 도시한 평면도이다.
도 19는 도 18의 J-J' 라인을 따라 자른 일 예를 나타내는 단면도이다.
도 20은 도 18의 K-K' 라인을 따라 자른 일 예를 나타내는 단면도이다.
도 21은 도 18의 L-L' 라인을 따라 자른 일 예를 나타내는 단면도이다.
도 22는 도 1의 표시 장치의 패드 영역의 또 다른 예를 확대 도시한 평면도이다.
도 23은 도 22의 M-M' 라인을 따라 자른 일 예를 나타내는 단면도이다.
도 24는 도 22의 N-N' 라인을 따라 자른 일 예를 나타내는 단면도이다.
도 25는 도 22의 O-O' 라인을 따라 자른 일 예를 나타내는 단면도이다.
도 26은 본 발명의 일 실시예에 따른 전자 기기를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 첨부된 도면들 상의 동일하거나 유사한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 표시 장치(DD)는 표시 패널(DP) 및 구동칩(IC)을 포함할 수 있다.
표시 패널(DP)은(또는, 표시 패널(DP)에 포함된 기판은) 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 화상을 생성하기 위한 복수의 화소들이 배치될 수 있다. 상기 화소들 각각이 방출하는 광이 조합되어 상기 화상이 생성될 수 있다. 예를 들면, 상기 화소들은 제1 방향(D1) 및 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 매트릭스 형태로 배치될 수 있다. 제2 방향(D2)은 제1 방향(D1)에 수직할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 주변에 위치할 수 있다. 예를 들면, 비표시 영역(NDA)은 평면 상에서 표시 영역(DA)을 둘러쌀 수 있다.
비표시 영역(NDA)은 패드 영역(PA)을 포함할 수 있다. 일 실시예에 있어서, 패드 영역(PA)은 표시 영역(DA)의 일측에 위치할 수 있다. 예를 들면, 패드 영역(PA)은 표시 영역(DA)으로부터 제2 방향(D2)으로 이격되어 위치할 수 있다. 패드 영역(PA)에는 상기 화소들과 전기적으로 연결되는 복수의 패드들이 배치될 수 있다.
일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)과 패드 영역(PA) 사이에 위치하는 벤딩 영역(BA)을 포함할 수 있다. 벤딩 영역(BA)은 제1 방향(D1)으로 연장되는 벤딩축을 중심으로 벤딩될 수 있다. 벤딩 영역(BA)은 패드 영역(PA)이 표시 영역(DA)의 아래에 위치하도록 벤딩될 수 있다.
구동칩(IC)은 표시 패널(DP) 상의 패드 영역(PA)에 배치될 수 있다. 예를 들면, 구동칩(IC)은 COP(chip on plastic) 방식으로 표시 패널(DP)의 기판 상에 직접 실장될 수 있다. 구동칩(IC)은 상기 패드들과 각각 전기적으로 연결되는 복수의 범프들을 포함할 수 있다.
일 실시예에 있어서, 도면에 도시되지는 않았으나, 표시 패널(DP)의 제2 방향(D2)의 단부에는 가요성 인쇄회로기판(flexible printed circuit board, FPCB)이 부착될 수 있다. 상기 가요성 인쇄회로기판의 단부에는 인쇄회로기판(printed circuit board, PCB)이 부착될 수 있다.
구동칩(IC), 상기 가요성 인쇄회로기판 및 상기 인쇄회로기판은 표시 패널(DP)에 구동 신호를 제공할 수 있다. 상기 구동 신호는 구동 전압, 게이트 신호, 데이터 신호 등 표시 패널(DP)을 구동하는 다양한 신호를 의미할 수 있다. 상기 구동 신호는 상기 패드들을 통해 표시 영역(DA)에 배치된 상기 화소들에 전달될 수 있다.
도 2는 도 1의 A-A' 라인을 따라 자른 단면도이다.
이하에서는, 표시 패널(DP)의 표시 영역(DA)에 대해 상세히 설명한다.
도 1 및 도 2를 참조하면, 일 실시예에 있어서, 표시 패널(DP)은 기판(SUB), 버퍼층(BUF), 상기 화소들, 봉지층(EN) 및 터치 감지층(TSL)을 포함할 수 있다. 상기 화소들 각각은 화소 회로 및 상기 화소 회로에 연결되는 발광 소자(LED)를 포함할 수 있다. 상기 화소 회로는 적어도 하나의 박막 트랜지스터(TR) 및 적어도 하나의 커패시터(CAP)를 포함할 수 있다.
일 실시예에 있어서, 기판(SUB)은 플렉서블(flexible)한 절연 기판일 수 있다. 예를 들면, 기판(SUB)은 투명 수지 기판일 수 있다. 이 경우, 기판(SUB)은 하나 이상의 유기층(OL1, OL2) 및 하나 이상의 배리어층(BL1, BL2)이 번갈아가며 적층된 구조를 가질 수 있다. 유기층(OL1, OL2)은 폴리이미드 등과 같은 유기 절연 물질을 포함할 수 있다. 배리어층(BL1, BL2)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다.
다른 실시예에 있어서, 기판(SUB)은 리지드(rigid)한 절연 기판일 수 있다. 예를 들면, 기판(SUB)은 유리, 석영 등을 포함할 수 있다.
버퍼층(BUF)은 기판(SUB) 상에 배치될 수 있다. 버퍼층(BUF)은 기판(SUB)을 통해 산소, 수분 등과 같은 불순물이 기판(SUB) 상부로 확산되는 것을 방지할 수 있다. 버퍼층(BUF)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다. 상기 무기 절연 물질의 예시로는, 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 알루미늄 산화물(AlO), 알루미늄 질화물(AlN), 탄탈륨 산화물(TaO), 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 티타늄 산화물(TiO) 등이 있으나, 본 발명은 이에 한정되지 않는다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 버퍼층(BUF)은 단층 구조를 가지거나, 복수의 절연층들을 포함하는 다층 구조를 가질 수 있다.
일 실시예에 있어서, 기판(SUB)과 버퍼층(BUF) 사이에는 하부 금속층이 배치될 수 있다. 상기 하부 금속층은 금속, 합금, 도전성 금속 질화물, 도전성 금속 산화물 등의 도전성 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 하부 금속층은 불투명한 재료로 형성될 수 있다. 상기 하부 금속층은 기판(SUB)을 통해 박막 트랜지스터(TR)로 입사되는 광을 차단하여, 박막 트랜지스터(TR)의 전기적 특성 저하를 방지할 수 있다.
일 실시예에 있어서, 상기 하부 금속층은 박막 트랜지스터(TR)와 전기적으로 연결될 수 있다. 다른 실시예에 있어서, 상기 하부 금속층은 전원 전압 배선 또는 신호 배선 등으로 이용될 수 있다.
버퍼층(BUF) 상에는 액티브층들(ACT1, ACT2)이 배치될 수 있다. 액티브층들(ACT1, ACT2) 각각은 산화물 반도체, 실리콘 반도체, 유기물 반도체 등을 포함할 수 있다. 예를 들면, 상기 산화물 반도체는 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 저마늄(Ge), 크롬(Cr), 티타늄(Ti) 및 아연(Zn) 중에서 적어도 하나의 산화물을 포함할 수 있으나, 본 발명은 이에 한정되지 않는다. 상기 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 액티브층(ACT1)은 제1 영역(A11), 제2 영역(A12) 및 제1 영역(A11)과 제2 영역(A12) 사이에 위치하는 채널 영역(A13)을 포함할 수 있다. 액티브층(ACT2)은 제1 영역(A21), 제2 영역(A22) 및 제1 영역(A21)과 제2 영역(A22) 사이에 위치하는 채널 영역(A23)을 포함할 수 있다.
액티브층들(ACT1, ACT2) 상에는 제1 게이트 절연층(GI1)이 배치될 수 있다. 제1 게이트 절연층(GI1)은 버퍼층(BUF) 상에서 액티브층들(ACT1, ACT2)을 커버할 수 있다. 제1 게이트 절연층(GI1)은 무기 절연 물질을 포함할 수 있다.
제1 게이트 절연층(GI1) 상에는 게이트 전극들(G1, G2)이 배치될 수 있다. 게이트 전극들(G1, G2)은 액티브층들(ACT1, ACT2)의 채널 영역들(A13, A23)과 각각 중첩할 수 있다. 게이트 전극들(G1, G2) 각각은 금속, 합금, 도전성 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등의 도전성 물질을 포함할 수 있다. 상기 도전성 물질의 예시로는, 금(Au), 은(Ag), 알루미늄(Al), 백금(Pt), 니켈(Ni), 티타늄(Ti), 팔라듐(Pd), 마그네슘(Mg), 칼슘(Ca), 리튬(Li), 크롬(Cr), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 몰리브데늄(Mo), 스칸듐(Sc), 네오디뮴(Nd), 이리듐(Ir), 알루미늄을 함유하는 합금, 은을 함유하는 합금, 구리를 함유하는 합금, 몰리브데늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐 질화물(WN), 티타늄 질화물(TiN), 크롬 질화물(CrN), 탄탈륨 질화물(TaN), 스트론튬 루테늄 산화물(SrRuO), 아연 산화물(ZnO), 인듐 주석 산화물(ITO), 주석 산화물(SnO), 인듐 산화물(InO), 갈륨 산화물(GaO), 인듐 아연 산화물(IZO) 등이 있으나, 본 발명은 이에 한정되지 않는다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 게이트 전극들(G1, G2) 각각은 단층 구조를 가지거나, 복수의 도전층들을 포함하는 다층 구조를 가질 수 있다.
액티브층(ACT1)과 게이트 전극(G1)은 제1 트랜지스터(TR1)를 형성할 수 있다. 제1 트랜지스터(TR1)는 구동 트랜지스터일 수 있다. 또한, 게이트 전극(G1)은 커패시터(CAP)의 하부 전극(CPE1)으로서의 기능도 수행할 수 있다. 액티브층(ACT2)과 게이트 전극(G2)은 제2 트랜지스터(TR2)를 형성할 수 있다. 제2 트랜지스터(TR2)는 스위칭 트랜지스터일 수 있다.
게이트 전극들(G1, G2) 상에는 제2 게이트 절연층(GI2)이 배치될 수 있다. 제2 게이트 절연층(GI2)은 제1 게이트 절연층(GI1) 상에서 게이트 전극들(G1, G2)을 커버할 수 있다. 제2 게이트 절연층(GI2)은 무기 절연 물질을 포함할 수 있다.
제2 게이트 절연층(GI2) 상에는 상부 전극(CPE2)이 배치될 수 있다. 상부 전극(CPE2)은 하부 전극(CPE1)(즉, 게이트 전극(G1))과 중첩할 수 있다. 하부 전극(CPE1), 제2 게이트 절연층(GI2) 및 상부 전극(CPE2)은 커패시터(CAP)를 형성할 수 있다. 일 실시예에 있어서, 하부 전극(CPE1) 및 상부 전극(CPE2) 각각의 길이는 도 2에 도시된 길이보다 길 수 있다.
상부 전극(CPE2) 상에는 층간 절연층(ILD)이 배치될 수 있다. 층간 절연층(ILD)은 제2 게이트 절연층(GI2) 상에서 상부 전극(CPE2)을 커버할 수 있다. 층간 절연층(ILD)은 무기 절연 물질을 포함할 수 있다.
층간 절연층(ILD) 상에는 제1 전극(ED1) 및 제2 전극(ED2)이 배치될 수 있다. 제1 전극(ED1) 및 제2 전극(ED2)은 콘택홀들을 통해 액티브층(ACT2)의 제1 영역(A21) 및 제2 영역(A22)에 각각 연결될 수 있다. 제1 전극(ED1) 및 제2 전극(ED2) 각각은 도전성 물질을 포함할 수 있다. 예를 들면, 제1 전극(ED1) 및 제2 전극(ED2) 각각은 Ti/Al/Ti의 3층 구조를 가질 수 있으나, 본 발명은 이에 한정되지 않는다.
제1 전극(ED1) 및 제2 전극(ED2) 상에는 패시베이션층(PVX)이 배치될 수 있다. 패시베이션층(PVX)은 층간 절연층(ILD) 상에서 제1 전극(ED1) 및 제2 전극(ED2)을 커버할 수 있다. 패시베이션층(PVX)은 무기 절연 물질을 포함할 수 있다. 일 실시예에 있어서, 패시베이션층(PVX)은 생략될 수도 있다.
패시베이션층(PVX) 상에는 제1 비아 절연층(VIA1)이 배치될 수 있다. 제1 비아 절연층(VIA1)은 유기 절연 물질을 포함할 수 있다. 상기 유기 절연 물질의 예시로는, 포토레지스트(photoresist), 폴리아크릴계 수지(polyacryl-based resin), 폴리이미드계 수지(polyimide-based resin), 폴리아미드계 수지(polyamide-based resin), 실록산계 수지(siloxane-based resin), 아크릴계 수지(acryl-based resin), 에폭시계 수지(epoxy-based resin) 등이 있으나, 본 발명은 이에 한정되지 않는다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 비아 절연층(VIA1) 상에는 연결 전극(CED)이 배치될 수 있다. 연결 전극(CED)은 제1 비아 절연층(VIA1)에 형성된 콘택홀을 통해 제2 전극(ED2)에 연결될 수 있다. 연결 전극(CED)은 도전성 물질을 포함할 수 있다. 예를 들면, 연결 전극(CED)은 Ti/Al/Ti의 3층 구조를 가질 수 있으나, 본 발명은 이에 한정되지 않는다.
연결 전극(CED) 상에는 제2 비아 절연층(VIA2)이 배치될 수 있다. 제2 비아 절연층(VIA2)은 제1 비아 절연층(VIA1) 상에서 연결 전극(CED)을 커버할 수 있다. 제2 비아 절연층(VIA2)은 유기 절연 물질을 포함할 수 있다.제2 비아 절연층(VIA2) 상에는 애노드 전극(ANE)이 배치될 수 있다. 애노드 전극(ANE)은 도전성 물질을 포함할 수 있다. 애노드 전극(ANE)은 제2 비아 절연층(VIA2)에 형성된 콘택홀을 통해 연결 전극(CED)에 연결될 수 있다. 이에 따라, 애노드 전극(ANE)은 연결 전극(CED)을 통해 제2 트랜지스터(TR2)와 전기적으로 연결될 수 있다.
일 실시예에 있어서, 제2 비아 절연층(VIA2) 및 연결 전극(CED)은 생략될 수도 있다. 이 경우, 애노드 전극(ANE)은 제1 비아 절연층(VIA1) 상에 직접 배치되며, 제1 비아 절연층(VIA1)에 형성된 콘택홀을 통해 제2 전극(ED2)에 연결될 수 있다.
제2 비아 절연층(VIA2) 및 애노드 전극(ANE) 상에는 화소 정의층(PDL)이 배치될 수 있다. 화소 정의층(PDL)은 애노드 전극(ANE)의 주변부를 덮고, 애노드 전극(ANE)의 중심부를 노출하는 화소 개구를 정의할 수 있다. 화소 정의층(PDL)은 유기 절연 물질을 포함할 수 있다.
애노드 전극(ANE) 상에는 발광층(EL)이 배치될 수 있다. 발광층(EL)은 화소 정의층(PDL)의 상기 화소 개구 내에 배치될 수 있다. 발광층(EL)은 유기 발광 물질 및 양자점 중에서 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 유기 발광 물질은 저분자 유기 화합물 또는 고분자 유기 화합물을 포함할 수 있다. 상기 저분자 유기 화합물의 예시로는, 구리 프탈로사이아닌(copper phthalocyanine), 다이페닐벤지딘(N,N'-diphenylbenzidine), 트리 하이드록시퀴놀린 알루미늄(tris-(8-hydroxyquinoline)aluminum) 등이 있을 수 있다. 상기 고분자 유기 화합물의 예시로는, 폴리에틸렌다이옥시티오펜(poly(3,4-ethylenedioxythiophene), 폴리아닐린(polyaniline), 폴리페닐렌비닐렌(poly-phenylenevinylene), 폴리플루오렌(polyfluorene) 등이 있으나, 본 발명은 이에 한정되지 않는다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
일 실시예에 있어서, 상기 양자점은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합을 포함하는 코어를 포함할 수 있다. 일 실시예에 있어서, 상기 양자점은 상기 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 상기 쉘은 상기 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층의 역할 및 상기 양자점에 전기 영동 특성을 부여하기 위한 충전층(charging layer)의 역할을 수행할 수 있다.
발광층(EL) 상에는 캐소드 전극(CAE)이 배치될 수 있다. 캐소드 전극(CAE)은 화소 정의층(PDL) 상에도 배치될 수 있다. 캐소드 전극(CAE)은 도전성 물질을 포함할 수 있다. 애노드 전극(ANE), 발광층(EL) 및 캐소드 전극(CAE)은 발광 소자(LED)를 형성할 수 있다.
봉지층(EN)은 캐소드 전극(CAE) 상에 배치될 수 있다. 봉지층(EN)은 적어도 하나의 무기 봉지층 및 적어도 하나의 유기 봉지층을 포함할 수 있다. 일 실시예에 있어서, 봉지층(EN)은 캐소드 전극(CAE) 상에 배치되는 제1 무기 봉지층(EN1), 제1 무기 봉지층(EN1) 상에 배치되는 유기 봉지층(EN2) 및 유기 봉지층(EN2) 상에 배치되는 제2 무기 봉지층(EN3)을 포함할 수 있으나, 본 발명은 이에 한정되지 않는다.
터치 감지층(TSL)은 봉지층(EN) 상에 배치될 수 있다. 일 실시예에 있어서, 터치 감지층(TSL)은 제1 터치 절연층(TIL1), 제2 터치 절연층(TIL2), 제1 터치 도전층(TCL1), 제3 터치 절연층(TIL3), 제2 터치 도전층(TCL2) 및 제4 터치 절연층(TIL4)을 포함할 수 있다.
제1 터치 절연층(TIL1)은 봉지층(EN) 상에 배치될 수 있다. 제1 터치 절연층(TIL1)은 무기 절연 물질을 포함할 수 있다.
일 실시예에 있어서, 표시 패널(DP)은 제1 터치 절연층(TIL1) 상에 배치되는 평탄화 절연층(미도시)을 더 포함할 수 있다. 예를 들면, 상기 평탄화 절연층은 기판(SUB) 상의 홀 영역에 배치될 수 있다. 상기 홀 영역은 표시 영역(DA) 내부에 위치하며, 카메라, 얼굴 인식 센서 등의 전자 컴포넌트와 중첩하고, 광을 투과하는 영역일 수 있다.
제2 터치 절연층(TIL2)은 제1 터치 절연층(TIL1) 및 상기 평탄화 절연층 상에 배치될 수 있다. 제2 터치 절연층(TIL2)은 무기 절연 물질을 포함할 수 있다.
제1 터치 도전층(TCL1)은 제2 터치 절연층(TIL2) 상에 배치될 수 있다. 일 실시예에 있어서, 제1 터치 도전층(TCL1)은 화소 정의층(PDL)의 상기 화소 개구와 중첩하지 않도록 배치될 수 있다.
제3 터치 절연층(TIL3)은 제1 터치 도전층(TCL1) 상에 배치될 수 있다. 제3 터치 절연층(TIL3)은 제1 터치 도전층(TCL1)을 전체적으로 커버할 수 있다. 제3 터치 절연층(TIL3)은 무기 절연 물질을 포함할 수 있다.
제2 터치 도전층(TCL2)은 제3 터치 절연층(TIL3) 상에 배치될 수 있다. 일 실시예에 있어서, 제2 터치 도전층(TCL2)은 화소 정의층(PDL)의 상기 화소 개구와 중첩하지 않도록 배치될 수 있다. 제2 터치 도전층(TCL2)은 제3 터치 절연층(TIL3)에 형성된 콘택홀을 통해 제1 터치 도전층(TCL1)에 연결될 수 있다.
제1 터치 도전층(TCL1) 및 제2 터치 도전층(TCL2) 각각은 전도성이 좋은 도전성 물질로 이루어지며, 단층 구조를 가지거나 복수의 도전층들을 포함하는 다층 구조를 가질 수 있다. 예를 들면, 제1 터치 도전층(TCL1) 및 제2 터치 도전층(TCL2)은 ITO, IZO 등과 같은 투명 도전성 물질, Al, Cu, Mo, Ti 등의 금속을 포함할 수 있다. 예를 들면, 제1 터치 도전층(TCL1) 및 제2 터치 도전층(TCL2)은 Ti/Al/Ti의 3층 구조를 가질 수 있으나, 본 발명은 이에 한정되지 않는다.
제4 터치 절연층(TIL4)은 제2 터치 도전층(TCL2) 상에 배치될 수 있다. 제4 터치 절연층(TIL4)은 제2 터치 도전층(TCL2)을 전체적으로 커버할 수 있다. 예를 들면, 제4 터치 절연층(TIL4)은 유기 절연 물질을 포함할 수 있다.
이하에서는, 표시 패널(DP)의 패드 영역(PA)의 실시예들에 대해 상세히 설명한다. 또한, 동일하거나 유사한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용하며, 반복되는 설명은 생략하거나 간략화하기로 한다.
도 3은 도 1의 표시 장치의 패드 영역의 일 예를 확대 도시한 평면도이다. 도 4는 도 3의 B-B' 라인을 따라 자른 일 예를 나타내는 단면도이다. 도 5는 도 3의 C-C' 라인을 따라 자른 일 예를 나타내는 단면도이다.
도 1, 도 3, 도 4 및 도 5를 참조하면, 표시 패널(DP)은 패드 영역(PA)에 배치되는 복수의 패드들(100)을 포함할 수 있다. 일 실시예에 있어서, 패드들(100) 각각은 제2 방향(D2)으로 연장될 수 있다.
일 실시예에 있어서, 도 3에 도시된 바와 같이, 패드들(100)은 평면 상에서 제1 방향(D1) 및 제2 방향(D2)을 따라 행렬 형태로 배치될 수 있다. 즉, 패드들(100)은 복수의 행들 및 복수의 열들로 배치될 수 있다. 다른 실시예에 있어서, 패드들(100)은 일렬로 배치될 수도 있다.
일 실시예에 있어서, 패드들(100) 각각은 제1 도전층(110), 제1 돌출부(121), 제2 돌출부(122) 및 제2 도전층(130)을 포함할 수 있다.
제1 도전층(110)은 기판(SUB) 상의 패드 영역(PA)에 배치될 수 있다. 예를 들면, 제1 도전층(110)은 제2 방향(D2)으로 연장될 수 있다.
제1 도전층(110)은 도전성 물질을 포함할 수 있다. 제1 도전층(110)은 단층 구조를 가지거나, 복수의 도전층들을 포함하는 다층 구조를 가질 수 있다. 예를 들면, 제1 도전층(110)은 게이트 전극들(G1, G2)과 동일한 물질을 포함하며, 실질적으로 동시에 형성될 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 제1 도전층(110)은 상기 하부 금속층, 상부 전극(CPE2), 제1 및 제2 전극들(ED1, ED2) 또는 연결 전극(CED) 등 표시 영역(DA)에 형성되는 다양한 도전층들 중 적어도 하나와 실질적으로 동시에 형성될 수 있다.
제1 도전층(110)은 팬아웃 배선(미도시)을 통해 표시 영역(DA)과(예컨대, 표시 영역(DA)에 배치된 배선들, 소자들과) 연결될 수 있다. 일 실시예에 있어서, 상기 팬아웃 배선은 제1 도전층(110)과 일체로 형성될 수 있다.
제1 돌출부(121) 및 제2 돌출부(122)는 제1 도전층(110) 상에 배치될 수 있다. 제1 돌출부(121) 및 제2 돌출부(122)는 서로 다른 두께를 가질 수 있다. 예를 들면, 제1 돌출부(121)의 두께는 제2 돌출부(122)의 두께보다 클 수 있다.
도 3에는 제1 돌출부(121) 및 제2 돌출부(122)가 전체적으로 원형의 평면 형상을 갖는 것으로 도시되었으나, 본 발명은 이에 한정되지 않으며, 제1 돌출부(121) 및 제2 돌출부(122)는 삼각형, 사각형 등의 다각형, 타원형 등의 평면 형상을 가질 수도 있다.
제1 돌출부(121)는 제1 돌출 부분(121a) 및 제1 돌출 부분(121a) 위에 배치되는 제2 돌출 부분(121b)을 포함할 수 있다. 도 4 및 도 5에는 제1 돌출 부분(121a) 및 제2 돌출 부분(121b)이 전체적으로 반원의 단면 형상을 갖는 것으로 도시되었으나, 본 발명은 이에 한정되지 않으며, 제1 돌출 부분(121a) 및 제2 돌출 부분(121b)은 직사각형, 사다리꼴, 삼각형 등의 단면 형상을 가질 수도 있다(도 13 참조).
제2 돌출 부분(121b)은 제1 돌출 부분(121a)이 형성된 이후에 형성될 수 있다. 일 실시예에 있어서, 제1 돌출 부분(121a) 및 제2 돌출 부분(121b) 각각은 유기 물질을 포함할 수 있다. 예를 들면, 제1 돌출 부분(121a)은 제1 비아 절연층(VIA1)과 동일한 물질을 포함하며 실질적으로 동시에 형성되고, 제2 돌출 부분(121b)은 제2 비아 절연층(VIA2)과 동일한 물질을 포함하며 실질적으로 동시에 형성될 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 제1 돌출 부분(121a)은 제1 도전층(110)이 형성된 이후에 표시 영역(DA)에 형성되는 다양한 유기 절연층들 중 적어도 하나와 실질적으로 동시에 형성될 수 있고, 제2 돌출 부분(121b)은 제1 돌출 부분(121a)이 형성된 이후에 표시 영역(DA)에 형성되는 다양한 유기 절연층들 중 적어도 하나와 실질적으로 동시에 형성될 수 있다.
제2 돌출부(122)는 유기 물질을 포함할 수 있다. 일 실시예에 있어서, 제2 돌출부(122)는 제1 돌출 부분(121a)과 동일한 물질을 포함하며, 실질적으로 동시에 형성될 수 있다. 예를 들면, 제1 돌출 부분(121a)의 두께와 제2 돌출부(122)의 두께는 실질적으로 동일할 수 있다.
다른 실시예에 있어서, 제2 돌출부(122)는 제2 돌출 부분(121b)과 동일한 물질을 포함하며, 실질적으로 동시에 형성될 수 있다. 예를 들면, 제2 돌출 부분(121b)의 두께와 제2 돌출부(122)의 두께는 실질적으로 동일할 수 있다.
일 실시예에 있어서, 제1 돌출 부분(121a) 및 제2 돌출부(122)는 서로 분리될 수 있다. 제1 돌출부(121) 및 제2 돌출부(122)는 서로 이격될 수 있다.
다른 실시예에 있어서, 제1 돌출 부분(121a) 및 제2 돌출부(122)는 일체로 형성될 수 있다. 제1 돌출부(121) 및 제2 돌출부(122)는 서로 연결될 수 있다.
일 실시예에 있어서, 제1 돌출부(121) 및 제2 돌출부(122)는 각각 복수로 구비될 수 있다. 예를 들면, 도 3에 도시된 바와 같이, 복수의 제1 돌출부들(121) 및 복수의 제2 돌출부들(122)은 평면 상에서 형렬 형태로 배치될 수 있다. 도 3에는 제1 돌출부들(121) 및 제2 돌출부들(122)이 6행 2열로 배치되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않으며, 제1 돌출부들(121) 및 제2 돌출부들(122)은 1행 내지 5행 또는 7행 이상 및 1열 또는 3열 이상으로 배치될 수 있다.
일 실시예에 있어서, 도 3에 도시된 바와 같이, 제1 돌출부들(121) 및 제2 돌출부들(122)은 행 방향(예컨대, 제1 방향(D1)) 및 열 방향(예컨대, 제2 방향(D2))에서 서로 교번하게 배치될 수 있다.
제2 도전층(130)은 제1 도전층(110) 상에 배치될 수 있다. 제2 도전층(130)은 제1 돌출부(121) 및 제2 돌출부(122) 각각의 상면을 커버할 수 있다.
일 실시예에 있어서, 도 4 및 도 5에 도시된 바와 같이, 제2 도전층(130)은 제1 도전층(110) 상에 전체적으로 배치될 수 있다. 제2 도전층(130)은 제1 도전층(110), 제1 돌출부(121) 및 제2 돌출부(122)를 전체적으로 커버할 수 있다. 예를 들면, 제2 도전층(130)은 제1 돌출부(121) 및 제2 돌출부(122) 각각의 측면을 전체적으로 커버할 수 있다. 즉, 제2 도전층(130)은 제2 돌출 부분(121b)의 상면 및 측면을 전체적으로 커버할 수 있다.
제2 도전층(130)은 도전성 물질을 포함할 수 있다. 제2 도전층(130)은 제2 돌출 부분(121b)이 형성된 이후에 형성될 수 있다. 예를 들면, 제2 도전층(130)은 제1 터치 전극층(TCL1) 또는 제2 터치 전극층(TCL2)과 동일한 물질을 포함하며, 실질적으로 동시에 형성될 수 있다. 예를 들면, 제2 도전층(130)은 Ti/Al/Ti의 3층 구조를 가질 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 제2 도전층(130)은 제2 돌출 부분(121b)이 형성된 이후에 표시 영역(DA)에 형성되는 다양한 도전층들 중 적어도 하나와 실질적으로 동시에 형성될 수 있다.
일 실시예에 있어서, 제2 도전층(130)은 대체로 균일한 두께를 가질 수 있다. 상술한 바와 같이, 제1 돌출부(121)의 두께는 제2 돌출부(122)의 두께보다 클 수 있다. 이에 따라, 제1 돌출부(121)의 상면을 커버하는 제2 도전층(130)의 일부의 상면과 제2 돌출부(122)의 상면을 커버하는 제2 도전층(130)의 일부의 상면 사이에는 단차(S)가 형성될 수 있다.
일 실시예에 있어서, 제2 돌출부(122)가 제1 돌출 부분(121a)과 실질적으로 동시에 형성되는 경우, 단차(S)는 제2 돌출 부분(121b)의 두께(예컨대, 제1 돌출 부분(121a)의 상면과 제2 돌출 부분(121b)의 상면 사이의 거리)에 상응할 수 있다. 다른 실시예에 있어서, 제2 돌출부(122)가 제2 돌출 부분(121b)과 실질적으로 동시에 형성되는 경우, 단차(S)는 제1 돌출 부분(121a)의 두께에 상응할 수 있다.
제2 도전층(130)은 제1 도전층(110)의 일부와 직접 접촉할 수 있다. 이에 따라, 제2 도전층(130)은 제1 도전층(110)과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 범프들을 포함하는 구동칩(IC)은 초음파 본딩 공정에 의해 기판(SUB) 상의 패드 영역(PA)에 본딩될 수 있다. 예를 들면, 표시 패널(DP)의 패드들(100)과 구동칩(IC)의 상기 범프들은 사이에 임의의 구성이나 층을 개재하지 않고 접속될 수 있다. 즉, 상기 범프들 각각은 대응되는 패드(100)와 직접 접촉할 수 있다. 예컨대, 상기 범프들 각각의 저면은 대응되는 패드(100)의 제2 도전층(130)의 상면과 직접 접촉할 수 있다. 한편, 상기 범프들 각각의 상기 저면은 실질적으로 평평하지 않고 불규칙한 요철 패턴이 형성된 면일 수 있다.
본 발명의 실시예들에 의하면, 패드들(100) 각각의 제1 돌출부들(121) 및 제2 돌출부들(122)에 의해, 상기 범프들 각각의 상기 저면과 제2 도전층(130)의 상기 상면 사이의 마찰력이 향상될 수 있다. 따라서, 초음파 본딩 공정에서, 패드들(100)과 상기 범프들 사이의 접속 불량을 방지하거나 줄일 수 있다. 따라서, 표시 장치(DD)의 신뢰성이 향상될 수 있다.
또한, 제1 돌출부들(121) 및 제2 돌출부들(122)이 서로 다른 두께를 가짐에 따라, 제2 도전층(130)의 상기 상면에 단차(S)가 형성될 수 있다. 따라서, 불규칙한 요철 패턴이 형성된 상기 범프들 각각의 상기 저면과 제2 도전층(130)의 상기 상면이 접촉하는 면적이 상대적으로 커질 수 있다. 또한, 돌출부들이 모두 동일한 두께를 갖는 경우에 비하여, 초음파 본딩 공정에서 가해지는 압력이 제1 돌출부들(121)에 집중됨에 따라 제1 돌출부들(121)이 더욱 쉽게 압착될 수 있다. 따라서, 상기 범프들 각각의 상기 저면과 제2 도전층(130)의 상기 상면이 접촉하는 면적이 더욱 커질 수 있다. 따라서, 초음파 본딩 공정에서, 패드들(100)과 상기 범프들 사이의 접속 불량을 더욱 방지하거나 줄일 수 있다. 따라서, 표시 장치(DD)의 신뢰성이 더욱 향상될 수 있다.
도 6은 도 3의 B-B' 라인을 따라 자른 다른 예를 나타내는 단면도이다.
도 3 및 도 6을 참조하면, 일 실시예에 있어서, 제1 돌출부(121)의 제1 돌출 부분(121a')은 무기 물질을 포함할 수 있다. 예를 들면, 제1 돌출 부분(121a')은 층간 절연층(ILD)과 동일한 물질을 포함하며 실질적으로 동시에 형성될 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 제1 돌출 부분 (121a')은 제1 도전층(110)이 형성된 이후에 표시 영역(DA)에 형성되는 다양한 무기 절연층들 중 적어도 하나와 실질적으로 동시에 형성될 수 있다.
제1 돌출부(121)의 제2 돌출 부분(121b)은 유기 물질을 포함할 수 있다. 예를 들면, 제2 돌출 부분(121b)은 제1 비아 절연층(VIA1)과 동일한 물질을 포함하며 실질적으로 동시에 형성될 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 제2 돌출 부분(121b)은 제1 돌출 부분(121a')이 형성된 이후에 표시 영역(DA)에 형성되는 다양한 유기 절연층들 중 적어도 하나와 실질적으로 동시에 형성될 수 있다.
제2 돌출부(122)는 제2 돌출 부분(121b)과 동일한 물질을 포함하며, 실질적으로 동시에 형성될 수 있다. 예를 들면, 제2 돌출 부분(121b)의 두께와 제2 돌출부(122)의 두께는 실질적으로 동일할 수 있다.
일 실시예에 있어서, 제2 도전층(130)은 대체로 균일한 두께를 가질 수 있다. 제1 돌출부(121)의 두께는 제2 돌출부(122)의 두께보다 클 수 있다. 이에 따라, 제1 돌출부(121)의 상면을 커버하는 제2 도전층(130)의 일부의 상면과 제2 돌출부(122)의 상면을 커버하는 제2 도전층(130)의 일부의 상면 사이에는 단차(S')가 형성될 수 있다. 단차(S')는 제1 돌출 부분(121a')의 두께에 상응할 수 있다.
도 7은 도 1의 표시 장치의 패드 영역의 다른 예를 확대 도시한 평면도이다.
도 7을 참조하면, 일 실시예에 있어서, 패드들(100) 각각에서, 제1 돌출부들(121) 및 제2 돌출부들(122)은 평면 상에서 불규칙하게 배치될 수도 있다.
도 8은 도 1의 표시 장치의 패드 영역의 또 다른 예를 확대 도시한 평면도이다. 도 9는 도 8의 D-D' 라인을 따라 자른 일 예를 나타내는 단면도이다. 도 10은 도 8의 E-E' 라인을 따라 자른 일 예를 나타내는 단면도이다.
도 8 내지 도 10을 참조하면, 일 실시예에 있어서, 제2 도전층(130')은 제1 돌출부(121) 및 제2 돌출부(122) 각각의 상면을 커버하고, 제1 돌출부(121) 및 제2 돌출부(122) 각각의 측면의 적어도 일부를 노출시킬 수 있다. 즉, 제2 도전층(130')은 제2 돌출 부분(121b)의 상면을 커버하고, 측면의 적어도 일부를 노출시킬 수 있다. 예를 들면, 제2 도전층(130')은 평면 상에서 그리드(grid) 형상을 가질 수 있다.
본 실시예에 의하면, 초음파 본딩 공정에서 가해지는 압력에 의해 유기 물질을 포함하는 제1 돌출 부분(121a), 제2 돌출 부분(121b) 및 제2 돌출부(122)가 압착됨에 따라 제2 도전층(130')에 크랙이 발생하는 것을 방지하거나 줄일 수 있다.
도 11은 도 8의 D-D' 라인을 따라 자른 다른 예를 나타내는 단면도이다.
도 11을 참조하면, 일 실시예에 있어서, 제1 돌출부(121)의 제1 돌출 부분(121a')은 무기 물질을 포함할 수 있다. 제1 돌출부(121)의 제2 돌출 부분(121b)은 유기 물질을 포함할 수 있다. 제2 돌출부(122)는 제2 돌출 부분(121b)과 동일한 물질을 포함하며, 실질적으로 동시에 형성될 수 있다.
제2 도전층(130')은 제1 돌출부(121) 및 제2 돌출부(122) 각각의 상면을 커버하고, 제1 돌출부(121) 및 제2 돌출부(122) 각각의 측면의 적어도 일부를 노출시킬 수 있다. 즉, 제2 도전층(130')은 제2 돌출 부분(121b)의 상면을 커버하고, 측면의 적어도 일부를 노출시킬 수 있다.
본 실시예에 의하면, 초음파 본딩 공정에서 가해지는 압력에 의해 유기 물질을 포함하는 제2 돌출 부분(121b) 및 제2 돌출부(122)가 압착됨에 따라 제2 도전층(130')에 크랙이 발생하는 것을 방지하거나 줄일 수 있다.
도 12는 도 1의 표시 장치의 패드 영역의 또 다른 예를 확대 도시한 평면도이다. 도 13은 도 12의 F-F' 라인을 따라 자른 일 예를 나타내는 단면도이다. 도 14는 도 12의 G-G' 라인을 따라 자른 일 예를 나타내는 단면도이다.
도 12 내지 도 14를 참조하면, 일 실시예에 있어서, 패드 영역(PA)에는 복수의 패드들(200)이 배치될 수 있다. 패드들(200) 각각은 제1 도전층(210), 제1 돌출부(221), 제2 돌출부(222), 제3 돌출부(223) 및 제2 도전층(230)을 포함할 수 있다. 예를 들면, 제1 내지 제3 돌출부들(221, 222, 223)은 일렬로 배치될 수 있다.
제1 도전층(210)은 기판(SUB) 상의 패드 영역(PA)에 배치될 수 있다. 제1 도전층(210)은 도 3을 참조하여 설명한 제1 도전층(110)과 실질적으로 동일하거나 유사할 수 있다.
제1 내지 제3 돌출부들(221, 222, 223)은 제1 도전층(210) 상에 배치될 수 있다. 제1 내지 제3 돌출부들(221, 222, 223)은 서로 다른 두께를 가질 수 있다. 예를 들면, 제1 돌출부(221)의 두께는 제2 돌출부(222)의 두께보다 클 수 있다. 제3 돌출부(223)의 두께는 제1 돌출부(221)의 두께보다 작고, 제2 돌출부(222)의 두께보다 클 수 있다.
제1 돌출부(221)는 제1 돌출 부분(221a) 및 제1 돌출 부분(221a) 위에 배치되는 제2 돌출 부분(221b)을 포함할 수 있다. 제2 돌출 부분(221b)은 제1 돌출 부분(221a)이 형성된 이후에 형성될 수 있다. 일 실시예에 있어서, 제1 돌출 부분(221a) 및 제2 돌출 부분(221b) 각각은 유기 물질을 포함할 수 있다.
제2 돌출부(222)는 유기 물질을 포함할 수 있다. 일 실시예에 있어서, 제2 돌출부(222)는 제1 돌출 부분(221a)과 동일한 물질을 포함하며, 실질적으로 동시에 형성될 수 있다. 예를 들면, 제1 돌출 부분(221a)의 두께와 제2 돌출부(222)의 두께는 실질적으로 동일할 수 있다.
제3 돌출부(223)는 제1 돌출 부분(223a) 및 제1 돌출 부분(223a) 위에 배치되는 제2 돌출 부분(223b)을 포함할 수 있다. 제2 돌출 부분(223b)은 제1 돌출 부분(223a)이 형성된 이후에 형성될 수 있다. 일 실시예에 있어서, 제1 돌출 부분(223a) 및 제2 돌출 부분(223b) 각각은 유기 물질을 포함할 수 있다.
일 실시예에 있어서, 제1 돌출 부분(223a)은 제1 돌출 부분(221a)과 동일한 물질을 포함하며, 실질적으로 동시에 형성될 수 있다. 예를 들면, 제1 돌출 부분(223a)의 두께와 제1 돌출 부분(221a)의 두께는 실질적으로 동일할 수 있다.
제2 돌출 부분(223b)의 두께는 제2 돌출 부분(221b)의 두께보다 작을 수 있다. 이에 따라, 제3 돌출부(223)의 두께는 제1 돌출부(221)의 두께보다 작고, 제2 돌출부(222)의 두께보다 클 수 있다.
일 실시예에 있어서, 제2 돌출 부분(223b)은 제2 돌출 부분(221b)과 동일한 물질을 포함하며, 실질적으로 동시에 형성될 수 있다. 예를 들면, 제2 돌출 부분들(221b, 223b)은 하프톤 마스크를 이용하여 서로 다른 두께를 갖도록 실질적으로 동시에 형성될 수 있다. 다른 실시예에 있어서, 제2 돌출 부분(223b)은 제2 돌출 부분(221b)과 다른 공정에 의해 형성될 수도 있다.
제2 도전층(230)은 제1 도전층(210) 상에 배치될 수 있다. 제2 도전층(230)은 제1 내지 제3 돌출부들(221, 222, 223) 각각의 상면을 커버할 수 있다. 일 실시예에 있어서, 제2 도전층(230)은 제1 내지 제3 돌출부들(221, 222, 223) 각각의 측면을 전체적으로 커버할 수 있다. 다른 실시예에 있어서, 제2 도전층(230)은 제1 내지 제3 돌출부들(221, 222, 223) 각각의 측면의 적어도 일부를 노출시킬 수 있다.
제2 도전층(230)은 도전성 물질을 포함할 수 있다. 제2 도전층(230)은 제1 내지 제3 돌출부들(221, 222, 223)이 형성된 이후에 형성될 수 있다. 예를 들면, 제2 도전층(230)은 제1 터치 전극층(TCL1) 또는 제2 터치 전극층(TCL2)과 동일한 물질을 포함하며, 실질적으로 동시에 형성될 수 있다. 예를 들면, 제2 도전층(230)은 Ti/Al/Ti의 3층 구조를 가질 수 있으나, 본 발명은 이에 한정되지 않는다.
제2 도전층(230)은 제1 도전층(210)의 일부와 직접 접촉할 수 있다. 이에 따라, 제2 도전층(230)은 제1 도전층(210)과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 인접한 패드들(200a, 200b)에서, 제1 내지 제3 돌출부들(221, 222, 223)은 평면 상에서 서로 다르게 배치될 수 있다. 예를 들면, 도 12에 도시된 바와 같이, 패드(200a)에서는 제1 돌출부(221)가 가운데에 배치되고, 제2 돌출부들(222)이 양 끝단에 배치될 수 있다. 패드(200a)에 인접한 패드(200b)에서는 제2 돌출부(222)가 가운데에 배치되고, 제1 돌출부들(221)이 양 끝단에 배치될 수 있다. 그러나, 이는 예시적인 것으로 본 발명은 이에 한정되지 않는다.
도 15는 도 1의 표시 장치의 패드 영역의 또 다른 예를 확대 도시한 평면도이다. 도 16은 도 15의 H-H' 라인을 따라 자른 일 예를 나타내는 단면도이다. 도 17은 도 15의 I-I' 라인을 따라 자른 일 예를 나타내는 단면도이다.
도 15 내지 도 17을 참조하면, 일 실시예에 있어서, 패드들(200) 각각은 제1 도전층(210), 제1 돌출부(224), 제2 돌출부(225), 제3 돌출부(226) 및 제2 도전층(230)을 포함할 수 있다. 예를 들면, 제1 내지 제3 돌출부들(224, 225, 226)은 일렬로 배치될 수 있다.
제1 도전층(210)은 기판(SUB) 상의 패드 영역(PA)에 배치될 수 있다.
제1 내지 제3 돌출부들(224, 225, 226)은 제1 도전층(210) 상에 배치될 수 있다.
제1 내지 제3 돌출부들(224, 225, 226)의 상면들은 서로 다른 면적을 가질 수 있다. 예를 들면, 제2 돌출부(225)의 상면의 면적은 제1 돌출부(224)의 상면의 면적보다 크고, 제3 돌출부(226)의 상면의 면적은 제2 돌출부(225)의 상면의 면적보다 클 수 있다.
일 실시예에 있어서, 제1 내지 제3 돌출부들(224, 225, 226)은 실질적으로 동일한 두께를 가질 수 있다. 다른 실시예에 있어서, 제1 내지 제3 돌출부들(224, 225, 226)은 서로 다른 두께를 가질 수 있다.
제1 돌출부(224)는 제1 돌출 부분(224a) 및 제1 돌출 부분(224a) 위에 배치되는 제2 돌출 부분(224b)을 포함할 수 있다. 제2 돌출부(225)는 제1 돌출 부분(225a) 및 제1 돌출 부분(225a) 위에 배치되는 제2 돌출 부분(225b)을 포함할 수 있다. 제3 돌출부(226)는 제1 돌출 부분(226a) 및 제1 돌출 부분(226a) 위에 배치되는 제2 돌출 부분(226b)을 포함할 수 있다. 일 실시예에 있어서, 제1 돌출 부분들(224a, 225a, 226a)은 동일한 유기 물질을 포함하며, 실질적으로 동시에 형성될 수 있다. 제2 돌출 부분들(224b, 225b, 226b)은 동일한 유기 물질을 포함하며, 실질적으로 동시에 형성될 수 있다.
제2 도전층(230)은 제1 도전층(210) 상에 배치될 수 있다. 제2 도전층(230)은 제1 내지 제3 돌출부들(224, 225, 226) 각각의 상면을 커버할 수 있다. 일 실시예에 있어서, 제2 도전층(230)은 제1 내지 제3 돌출부들(224, 225, 226) 각각의 측면을 전체적으로 커버할 수 있다. 다른 실시예에 있어서, 제2 도전층(230)은 제1 내지 제3 돌출부들(224, 225, 226) 각각의 측면의 적어도 일부를 노출시킬 수 있다.
제2 도전층(230)은 도전성 물질을 포함할 수 있다. 제2 도전층(230)은 제1 내지 제3 돌출부들(224, 225, 226)이 형성된 이후에 형성될 수 있다. 예를 들면, 제2 도전층(230)은 제1 터치 전극층(TCL1) 또는 제2 터치 전극층(TCL2)과 동일한 물질을 포함하며, 실질적으로 동시에 형성될 수 있다. 예를 들면, 제2 도전층(230)은 Ti/Al/Ti의 3층 구조를 가질 수 있으나, 본 발명은 이에 한정되지 않는다.
제2 도전층(230)은 제1 도전층(210)의 일부와 직접 접촉할 수 있다. 이에 따라, 제2 도전층(230)은 제1 도전층(210)과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 인접한 패드들(200a, 200b)에서, 제1 내지 제3 돌출부들(224, 225, 226)은 평면 상에서 서로 다르게 배치될 수 있다. 예를 들면, 도 15에 도시된 바와 같이, 패드(200a)에서는 제3 돌출부(226)가 가운데에 배치되고, 제1 돌출부들(224)이 양 끝단에 배치될 수 있다. 패드(200a)에 인접한 패드(200b)에서는 제1 돌출부(224)가 가운데에 배치되고, 제3 돌출부들(226)이 양 끝단에 배치될 수 있다. 그러나, 이는 예시적인 것으로 본 발명은 이에 한정되지 않는다.
도 18은 도 1의 표시 장치의 패드 영역의 또 다른 예를 확대 도시한 평면도이다. 도 19는 도 18의 J-J' 라인을 따라 자른 일 예를 나타내는 단면도이다. 도 20은 도 18의 K-K' 라인을 따라 자른 일 예를 나타내는 단면도이다. 도 21은 도 18의 L-L' 라인을 따라 자른 일 예를 나타내는 단면도이다.
도 18 내지 도 21을 참조하면, 일 실시예에 있어서, 패드 영역(PA)에는 복수의 패드들(300)이 배치될 수 있다. 패드들(300) 각각은 제1 도전층(310), 제1 유기층(320), 제2 유기층(340) 및 제2 도전층(350)을 포함할 수 있다.
제1 도전층(210)은 기판(SUB) 상의 패드 영역(PA)에 배치될 수 있다. 제1 도전층(310)은 도 3을 참조하여 설명한 제1 도전층(110)과 실질적으로 동일하거나 유사할 수 있다. 제1 도전층(310)은 제2 방향(D2)으로 연장될 수 있다.
제1 유기층(320)은 제1 도전층(310) 상에 배치될 수 있다. 제1 유기층(320)은 제2 방향(D2)으로 연장될 수 있다. 일 실시예에 있어서, 제1 유기층(320)은 제1 도전층(310)의 중앙부를 커버하며 주변부를 노출시킬 수 있다.
제2 유기층(340)은 제1 유기층(320) 상에 배치될 수 있다. 제2 유기층(340)은 제1 유기층(320) 상에 부분적으로 배치될 수 있다. 즉, 제2 유기층(340)은 제1 유기층(320)의 상면의 일부를 커버하고, 다른 일부를 노출시킬 수 있다.
일 실시예에 있어서, 제2 유기층(340)은 제2 방향(D2)으로 연장되며 제1 방향(D1)으로 서로 이격되는 복수의 스트라이프 패턴들을 포함할 수 있다.
일 실시예에 있어서, 제1 유기층(320)과 제2 유기층(340) 사이에는 무기층(330)이 배치될 수 있다. 무기층(330)은 제1 유기층(320) 상에 전체적으로 배치될 수 있다. 무기층(330)은 제1 유기층(320)과 제2 유기층(340) 사이의 접착력을 향상시킬 수 있다.
다른 실시예에 있어서, 무기층(330)은 생략될 수도 있다(도 23 참조). 이 경우, 제1 유기층(320) 및 제2 유기층(340)을 포함하는 유기층의 모듈러스가 향상될 수 있다.
제2 도전층(350)은 제2 유기층(340) 상에 배치될 수 있다. 제2 도전층(350)은 제2 유기층(340)의 상면을 커버할 수 있다. 제2 도전층(350)은 제2 유기층(340)의 측면의 적어도 일부를 노출시킬 수 있다. 일 실시예에 있어서, 제2 도전층(350)은 제2 유기층(340)의 상기 스트라이프 패턴들 각각의 상면을 커버하고, 측면의 적어도 일부를 노출시킬 수 있다. 이에 따라, 초음파 본딩 공정에서 가해지는 압력에 의해 제2 유기층(340)의 상기 스트라이프 패턴들이 압착됨에 따라 제2 도전층(350)에 크랙이 발생하는 것을 방지하거나 줄일 수 있다.
제2 도전층(350)은 도전성 물질을 포함할 수 있다. 제2 도전층(350)은 제1 및 제2 유기층들(320, 340)이 형성된 이후에 형성될 수 있다. 예를 들면, 제2 도전층(350)은 제1 터치 전극층(TCL1) 또는 제2 터치 전극층(TCL2)과 동일한 물질을 포함하며, 실질적으로 동시에 형성될 수 있다. 예를 들면, 제2 도전층(350)은 Ti/Al/Ti의 3층 구조를 가질 수 있으나, 본 발명은 이에 한정되지 않는다.
제2 도전층(350)은 제1 도전층(310)의 일부와 직접 접촉할 수 있다. 예를 들면, 제2 도전층(350)은 제1 유기층(320)에 의해 노출된 제1 도전층(310)의 상기 주변부와 직접 접촉할 수 있다. 이에 따라, 제2 도전층(350)은 제1 도전층(310)과 전기적으로 연결될 수 있다.
도 22는 도 1의 표시 장치의 패드 영역의 또 다른 예를 확대 도시한 평면도이다. 도 23은 도 22의 M-M' 라인을 따라 자른 일 예를 나타내는 단면도이다. 도 24는 도 22의 N-N' 라인을 따라 자른 일 예를 나타내는 단면도이다. 도 25는 도 22의 O-O' 라인을 따라 자른 일 예를 나타내는 단면도이다.
도 22 내지 도 25를 참조하면, 일 실시예에 있어서, 제2 유기층(340')은 평면 상에서 행렬 형태로 배치되는 복수의 아일랜드 패턴들을 포함할 수 있다. 예를 들면, 제2 유기층(340')은 2열로 배치되는 복수의 아일랜드 패턴들을 포함할 수 있다. 도 22에는 상기 아일랜드 패턴들이 5행으로 배치되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않으며, 상기 아일랜드 패턴들은 1행 내지 4행 또는 6행 이상으로 배치될 수 있다.
제2 도전층(350')은 제2 유기층(340')의 상면을 커버할 수 있다. 제2 도전층(350')은 제2 유기층(340')의 측면의 적어도 일부를 노출시킬 수 있다. 일 실시예에 있어서, 제2 도전층(350')은 상기 아일랜드 패턴들에 각각 대응되며 제1 방향(D1)으로 연장되는 스트라이프 패턴들을 포함할 수 있다. 각각의 상기 스트라이프 패턴은 대응되는 상기 아일랜드 패턴의 상면에서부터 제1 도전층(310)의 상기 주변부까지 연속적으로 배치될 수 있다. 각각의 상기 스트라이프 패턴은 대응되는 상기 아일랜드 패턴의 측면의 적어도 일부를 노출시킬 수 있다. 이에 따라, 초음파 본딩 공정에서 가해지는 압력에 의해 제2 유기층(340')의 상기 아일랜드 패턴들이 압착됨에 따라 제2 도전층(350')에 크랙이 발생하는 것을 방지하거나 줄일 수 있다.
제2 도전층(350')은 도전성 물질을 포함할 수 있다. 제2 도전층(350')은 제1 및 제2 유기층들(320, 340')이 형성된 이후에 형성될 수 있다. 예를 들면, 제2 도전층(350')은 제1 터치 전극층(TCL1) 또는 제2 터치 전극층(TCL2)과 동일한 물질을 포함하며, 실질적으로 동시에 형성될 수 있다. 예를 들면, 제2 도전층(350')은 Ti/Al/Ti의 3층 구조를 가질 수 있으나, 본 발명은 이에 한정되지 않는다.
제2 도전층(350')은 제1 도전층(310)의 일부와 직접 접촉할 수 있다. 예를 들면, 제2 도전층(350')의 상기 스트라이프 패턴들은 각각 제1 도전층(310)의 상기 주변부와 직접 접촉할 수 있다. 이에 따라, 제2 도전층(350')의 상기 스트라이프 패턴들은 제1 도전층(310)과 전기적으로 연결될 수 있다.
도 26은 본 발명의 일 실시예에 따른 전자 기기를 나타내는 블록도이다.
도 26을 참조하면, 일 실시예에 있어서, 전자 기기(900)는 프로세서(910), 메모리 장치(920), 스토리지 장치(930), 입출력 장치(940), 파워 서플라이(950), 및 표시 장치(960)를 포함할 수 있다. 이 경우, 표시 장치(960)는 도 1의 표시 장치(DD)에 상응할 수 있다. 전자 기기(900)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신할 수 있는 여러 포트들을 더 포함할 수 있다. 일 실시예에 있어서, 전자 기기(900)는 텔레비전으로 구현될 수 있다. 다른 실시예에 있어서, 전자 기기(900)는 스마트폰으로 구현될 수 있다. 그러나 전자 기기(900)는 이에 한정되지 않고, 예를 들면, 전자 기기(900)는 휴대폰, 비디오폰, 스마트패드(smart pad), 스마트 워치(smart watch), 태블릿(tablet) PC, 차량용 내비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이(head mounted display; HMD) 등으로 구현될 수도 있다.
프로세서(910)는 특정 계산들 또는 태스크들(tasks)을 수행할 수 있다. 일 실시예에 있어서, 프로세서(910)는 마이크로프로세서(microprocessor), 중앙 처리 유닛(central processing unit; CPU), 어플리케이션 프로세서(application processor; AP) 등일 수 있다. 프로세서(910)는 어드레스 버스(address bus), 제어 버스(control bus), 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 일 실시예에 있어서, 프로세서(910)는 주변 구성 요소 상호 연결(peripheral component interconnect; PCI) 버스 등과 같은 확장 버스에도 연결될 수 있다.
메모리 장치(920)는 전자 기기(900)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들면, 메모리 장치(920)는 이피롬(erasable programmable read-only memory; EPROM) 장치, 이이피롬(electrically erasable programmable read-only memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(phase change random access memory; PRAM) 장치, 알램(resistance random access memory; RRAM) 장치, 엔에프지엠(nano floating gate memory; NFGM) 장치, 폴리머램(polymer random access memory; PoRAM) 장치, 엠램(magnetic random access memory; MRAM), 에프램(ferroelectric random access memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(dynamic random access memory; DRAM) 장치, 에스램(static random access memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(930)는 솔리드 스테이트 드라이브(solid state drive; SSD), 하드 디스크 드라이브(hard disk drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(940)는 키보드, 키패드, 터치 패드, 터치 스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다.
파워 서플라이(950)는 전자 기기(900)의 동작에 필요한 전원을 공급할 수 있다. 표시 장치(960)는 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다. 일 실시예에 있어서, 표시 장치(960)는 입출력 장치(940)에 포함될 수도 있다.
본 발명은 다양한 표시 장치들에 적용될 수 있다. 예를 들면, 본 발명은 차량용, 선박용 및 항공기용 디스플레이 장치들, 휴대용 통신 장치들, 전시용 또는 정보 전달용 디스플레이 장치들, 의료용 디스플레이 장치들 등과 같은 다양한 디스플레이 기기들에 적용 가능하다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
DD: 표시 장치 DP: 표시 패널
IC: 구동칩 DA: 표시 영역
NDA: 비표시 영역 PA: 패드 영역
SUB: 기판 TR: 박막 트랜지스터
LED: 발광 소자 EN: 봉지층
TSL: 터치 감지층 TCL1: 제1 터치 전극층
TCL2: 제2 터치 전극층 100, 200, 300: 패드
110, 210, 310: 제1 도전층 121: 제1 돌출부
122: 제2 돌출부 130, 230, 350: 제2 도전층

Claims (24)

  1. 표시 영역 및 상기 표시 영역의 주변에 위치하는 패드 영역을 포함하는 기판;
    상기 기판 상의 상기 표시 영역에 배치되는 화소들; 및
    상기 기판 상의 상기 패드 영역에 배치되며 상기 화소들과 전기적으로 연결되는 패드들을 포함하고,
    상기 패드들 각각은
    제1 도전층;
    상기 제1 도전층 상에 배치되는 제1 돌출부;
    상기 제1 도전층 상에 배치되며 상기 제1 돌출부의 두께보다 작은 두께를 갖는 제2 돌출부; 및
    상기 제1 도전층 상에 배치되며 상기 제1 돌출부 및 상기 제2 돌출부 각각의 상면을 커버하는 제2 도전층을 포함하는 것을 특징으로 하는 표시 패널.
  2. 제1 항에 있어서, 상기 제1 돌출부의 상면을 커버하는 상기 제2 도전층의 일부의 상면과 상기 제2 돌출부의 상면을 커버하는 상기 제2 도전층의 다른 일부의 상면 사이에는 단차가 형성되는 것을 특징으로 하는 표시 패널.
  3. 제2 항에 있어서, 상기 제2 도전층은 균일한 두께를 갖는 것을 특징으로 하는 표시 패널.
  4. 제1 항에 있어서, 상기 제1 돌출부 및 상기 제2 돌출부는 복수로 구비되고,
    상기 복수의 제1 돌출부들 및 상기 복수의 제2 돌출부들은 평면 상에서 행렬 형태로 배치되는 것을 특징으로 하는 표시 패널.
  5. 제4 항에 있어서, 상기 복수의 제1 돌출부들 및 상기 복수의 제2 돌출부들은 행 방향 및 열 방향에서 서로 교번하게 배치되는 것을 특징으로 하는 표시 패널.
  6. 제1 항에 있어서, 상기 제1 돌출부 및 상기 제2 돌출부는 복수로 구비되고,
    상기 복수의 제1 돌출부들 및 상기 복수의 제2 돌출부들은 평면 상에서 불규칙하게 배치되는 것을 특징으로 하는 표시 패널.
  7. 제1 항에 있어서, 상기 제2 도전층은 상기 제1 돌출부 및 상기 제2 돌출부 각각의 측면을 전체적으로 커버하는 것을 특징으로 하는 표시 패널.
  8. 제1 항에 있어서, 상기 제2 도전층은 상기 제1 돌출부 및 상기 제2 돌출부 각각의 측면의 적어도 일부를 노출시키는 것을 특징으로 하는 표시 패널.
  9. 제1 항에 있어서,
    상기 패드들 각각은 상기 제1 돌출부의 두께보다 작고 상기 제2 돌출부의 두께보다 큰 두께를 갖는 제3 돌출부를 더 포함하고,
    상기 제2 도전층은 상기 제3 돌출부의 상면을 더 커버하는 것을 특징으로 하는 표시 패널.
  10. 제1 항에 있어서,
    상기 화소들을 커버하는 봉지층; 및
    상기 봉지층 상에 배치되며, 적어도 하나의 터치 절연층 및 적어도 하나의 터치 전극층을 포함하는 터치 감지층을 더 포함하고,
    상기 제2 도전층은 상기 터치 전극층과 동일한 물질을 포함하는 것을 특징으로 하는 표시 패널.
  11. 제1 항에 있어서,
    상기 제1 돌출부는 제1 돌출 부분 및 상기 제1 돌출 부분 상에 배치되는 제2 돌출 부분을 포함하는 것을 특징으로 하는 표시 패널.
  12. 제11 항에 있어서, 상기 제1 돌출 부분 및 상기 제2 돌출 부분 각각은 유기 물질을 포함하고,
    상기 제2 돌출부는 상기 제1 돌출 부분과 동일한 물질을 포함하는 것을 특징으로 하는 표시 패널.
  13. 제12 항에 있어서, 상기 제1 돌출 부분 및 상기 제2 돌출부는 서로 분리되는 것을 특징으로 하는 표시 패널.
  14. 제12 항에 있어서, 상기 제1 돌출 부분 및 상기 제2 돌출부는 일체로 형성되는 것을 특징으로 하는 표시 패널.
  15. 제14 항에 있어서, 상기 제2 도전층은 상기 제2 돌출 부분의 상면 및 측면을 전체적으로 커버하는 것을 특징으로 하는 표시 패널.
  16. 제14 항에 있어서, 상기 제2 도전층은 상기 제2 돌출 부분의 상면을 커버하고, 상기 제2 돌출 부분의 측면의 적어도 일부를 노출시키는 것을 특징으로 하는 표시 패널.
  17. 제11 항에 있어서, 상기 제1 돌출 부분은 무기 물질을 포함하며, 상기 제2 돌출 부분은 유기 물질을 포함하고,
    상기 제2 돌출부는 상기 제2 돌출 부분과 동일한 물질을 포함하는 것을 특징으로 하는 표시 패널.
  18. 표시 영역 및 상기 표시 영역의 주변에 위치하는 패드 영역을 포함하는 기판;
    상기 기판 상의 상기 표시 영역에 배치되는 화소들; 및
    상기 기판 상의 상기 패드 영역에 배치되며 상기 화소들과 전기적으로 연결되는 패드들을 포함하고,
    상기 패드들 각각은
    제1 도전층;
    상기 제1 도전층 상에 배치되는 제1 유기층;
    상기 제1 유기층 상에 부분적으로 배치되는 제2 유기층; 및
    상기 제1 도전층 상에 배치되고, 상기 제2 유기층의 상면을 커버하며 상기 제2 유기층의 측면의 적어도 일부를 노출시키는 제2 도전층을 포함하는 것을 특징으로 하는 표시 패널.
  19. 제18 항에 있어서,
    상기 제2 유기층은 복수의 스트라이프 패턴들을 포함하고,
    상기 제2 도전층은 상기 스트라이프 패턴들 각각의 상면을 커버하며 상기 스트라이프 패턴들 각각의 측면의 적어도 일부를 노출시키는 것을 특징으로 하는 표시 패널.
  20. 제18 항에 있어서,
    상기 제2 유기층은 평면 상에서 행렬 형태로 배치되는 복수의 아일랜드 패턴들을 포함하고,
    상기 제2 도전층은 상기 아일랜드 패턴들에 각각 대응되는 복수의 스트라이프 패턴들을 포함하고,
    각각의 상기 스트라이프 패턴은 대응되는 상기 아일랜드 패턴의 측면의 적어도 일부를 노출시키는 것을 특징으로 하는 표시 패널.
  21. 제18 항에 있어서, 상기 패드들 각각은
    상기 제1 유기층과 상기 제2 유기층 사이에 배치되는 무기층을 더 포함하는 것을 특징으로 하는 표시 패널.
  22. 표시 영역 및 상기 표시 영역의 주변에 위치하는 패드 영역을 포함하는 기판, 상기 기판 상의 상기 표시 영역에 배치되는 화소들 및 상기 기판 상의 상기 패드 영역에 배치되며 상기 화소들과 전기적으로 연결되는 패드들을 포함하는 표시 패널; 및
    상기 기판 상의 상기 패드 영역에 본딩되고, 상기 패드들과 각각 전기적으로 연결되는 범프들을 포함하는 구동칩을 포함하고,
    상기 패드들 각각은
    제1 도전층;
    상기 제1 도전층 상에 배치되는 제1 돌출부;
    상기 제1 도전층 상에 배치되며 상기 제1 돌출부의 두께보다 작은 두께를 갖는 제2 돌출부; 및
    상기 제1 도전층 상에 배치되며 상기 제1 돌출부 및 상기 제2 돌출부 각각의 상면을 커버하는 제2 도전층을 포함하는 것을 특징으로 하는 표시 장치.
  23. 제22 항에 있어서, 상기 범프들 각각은 대응되는 상기 패드의 상기 제2 도전층과 직접 접촉하는 것을 특징으로 하는 표시 장치.
  24. 제23 항에 있어서, 상기 구동칩은 초음파 본딩 공정에 의해 본딩되는 것을 특징으로 하는 표시 장치.
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