KR20230024485A - 표시 장치 - Google Patents

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전수홍
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Abstract

표시 장치는 제1 액티브 패턴, 제1 액티브 패턴과 이격하는 제2 액티브 패턴, 제1 액티브 패턴과 접촉하는 제1 연결 패턴, 제2 액티브 패턴과 접촉하는 제2 연결 패턴, 제1 화소 전극, 제1 화소 전극과 이격하는 제2 화소 전극, 배선부로부터 돌출되며 제2 연결 패턴과 중첩하는 제1 돌출부를 포함하는 공통 전압 패턴, 공통 전압 패턴 상에 배치되는 발광층, 및 공통 전압 패턴과 연결되는 공통 전극을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 트랜지스터 층 및 상기 트랜지스터 층 상에 배치되는 발광 소자층을 포함한다. 상기 트랜지스터 층은 복수의 도전 패턴들이 서로 중첩하는 구조를 가지며, 구동 전류를 생성한다. 상기 발광 소자층에 포함된 발광 소자들은 상기 구동 전류를 제공받아 광을 방출한다. 상기 도전 패턴들과 상기 발광 소자들은 각기 서브 화소를 구성한다. 최근, 상기 서브 화소의 평면 면적을 증가시키고, 상기 서브 화소들 사이의 거리를 감소시킴에 따라, 표시 품질이 향상된 상기 표시 장치가 제조되고 있다.
본 발명의 목적은 표시 품질이 향상된 표시 장치를 제공하기 위한 것이다.
다만, 본 발명의 목적은 상술한 목적으로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 기판 상에 배치되는 제1 액티브 패턴, 상기 기판 상에 배치되고, 상기 제1 액티브 패턴과 이격하는 제2 액티브 패턴, 상기 제1 액티브 패턴 상에 배치되고, 상기 제1 액티브 패턴과 접촉하는 제1 연결 패턴, 상기 제2 액티브 패턴 상에 배치되고, 상기 제2 액티브 패턴과 접촉하는 제2 연결 패턴, 상기 제1 연결 패턴 상에 배치되는 제1 화소 전극, 상기 제2 연결 패턴 상에 배치되고, 상기 제1 화소 전극과 이격하는 제2 화소 전극, 상기 제2 연결 패턴 상에 배치되고, 상기 제2 화소 전극과 이격하며, 제1 방향으로 연장하는 배선부 및 상기 배선부로부터 돌출되며 상기 제2 연결 패턴과 중첩하는 제1 돌출부를 포함하는 공통 전압 패턴, 상기 공통 전압 패턴 상에 배치되는 발광층, 및 상기 발광층 상에 배치되고, 상기 공통 전압 패턴과 연결되는 공통 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 돌출부는 상기 제1 방향과 교차하는 제2 방향으로 돌출될 수 있다.
일 실시예에 의하면, 상기 제1 돌출부는 상기 제1 화소 전극을 향하여 돌출될 수 있다.
일 실시예에 의하면, 상기 제1 돌출부는 상기 배선부와 일체로 형성될 수 있다.
일 실시예에 의하면, 상기 공통 전압 패턴은 상기 제1 화소 전극 및 상기 제2 화소 전극과 동일한 층에 배치될 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 제1 액티브 패턴 상에 배치되고, 상기 제1 연결 패턴과 접촉하는 제1 게이트 전극 및 상기 제2 액티브 패턴 상에 배치되고, 상기 제1 게이트 전극과 이격하며, 상기 제2 연결 패턴과 접촉하는 제2 게이트 전극을 더 포함할 수 있다.
일 실시예에 의하면, 상기 배선부는 상기 제2 게이트 전극과 중첩할 수 있다.
일 실시예에 의하면, 상기 제1 연결 패턴은 상기 제1 액티브 패턴 및 상기 제1 게이트 전극을 연결시키고, 상기 제2 연결 패턴은 상기 제2 액티브 패턴 및 상기 제2 게이트 전극을 연결시킬 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 기판 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하며, 상기 제1 액티브 패턴과 연결되는 제1 데이터 배선 및 상기 기판 상에 배치되고, 상기 제2 방향으로 연장하며, 상기 제1 데이터 배선과 이격하고, 상기 제2 액티브 패턴과 연결되는 제2 데이터 배선을 더 포함할 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 제1 연결 패턴과 동일한 층에 배치되고, 상기 제1 액티브 패턴 및 상기 제2 데이터 배선을 연결시키는 제1 데이터 패턴 및 상기 제2 연결 패턴과 동일한 층에 배치되고, 상기 제2 액티브 패턴 및 상기 제1 데이터 배선을 연결시키는 제2 데이터 패턴을 더 포함할 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 제1 액티브 패턴 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하며, 상기 제1 액티브 패턴 및 상기 제2 액티브 패턴과 중첩하는 게이트 배선을 더 포함할 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 게이트 배선 상에 배치되고, 상기 제1 방향으로 연장하며, 상기 게이트 배선과 연결되는 게이트 연결 배선을 더 포함할 수 있다.
일 실시예에 의하면, 상기 공통 전압 패턴은 상기 배선부로부터 돌출되며, 상기 제1 돌출부와 반대 방향으로 연장하는 제2 돌출부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제2 돌출부는 상기 배선부 및 상기 제1 돌출부와 일체로 형성될 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 제2 돌출부를 사이에 두고 상기 제2 화소 전극과 대향하는 제3 화소 전극을 더 포함할 수 있다.
일 실시예에 의하면, 상기 공통 전압 패턴은 상기 제1 화소 전극, 상기 제2 화소 전극, 및 상기 제3 화소 전극과 동일한 층에 배치될 수 있다.
일 실시예에 의하면, 상기 제1 화소 전극은 상기 제1 연결 패턴과 접촉하고, 상기 제2 화소 전극은 상기 제2 연결 패턴과 접촉할 수 있다.
일 실시예에 의하면, 상기 공통 전압 패턴 및 상기 공통 전극에는 동일한 공통 전압이 제공될 수 있다.
일 실시예에 의하면, 평면 상에서, 상기 배선부는 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 배치될 수 있다.
일 실시예에 의하면, 상기 제1 돌출부는 상기 제2 연결 패턴을 상기 제1 화소 전극으로부터 차폐할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 화소 전극과 동일한 층에 배치되며, 공통 전압을 제공받는 공통 전압 패턴을 포함할 수 있다. 상기 공통 전압 패턴은 배선부 및 돌출부를 포함할 수 있다. 상기 배선부는 제1 방향으로 연장할 수 있고, 상기 돌출부는 상기 배선부로부터 상기 화소 전극을 향해 돌출될 수 있다. 또한, 상기 돌출부는 하부에 배치되는 연결 패턴과 중첩할 수 있다. 상기 연결 패턴은 인접하는 서브 화소에 포함되는 구성이며, 데이터 전압을 전달할 수 있다. 상기 돌출부가 상기 화소 전극 및 상기 연결 패턴 사이에 배치됨에 따라, 상기 화소 전극 및 상기 연결 패턴 사이의 기생 커패시턴스가 감소될 수 있다. 따라서, 상기 연결 패턴을 통해 전달되는 상기 데이터 전압의 안정성이 향상될 수 있다.
다만, 본 발명의 효과는 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 표시 장치를 설명하기 위한 블록도이다.
도 3은 도 1의 표시 장치에 포함된 서브 화소의 등가 회로도이다.
도 4 내지 도 9는 도 1의 표시 장치에 포함된 화소를 설명하기 위한 레이아웃 도면들이다.
도 10은 도 1의 표시 장치를 설명하기 위한 단면도이다.
도 11은 도 1의 표시 장치에 포함된 접촉부 및 공통 전극을 설명하기 위한 단면도이다.
도 12는 도 9의 I-I' 선을 따라 절단한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이고, 도 2는 도 1의 표시 장치를 설명하기 위한 블록도이다.
도 1 및 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)는 표시 패널(PNL), 데이터 구동부(DDV), 게이트 구동부(GDV), 및 제어부(CON)를 포함할 수 있다.
상기 표시 패널(PNL)은 복수의 화소들을 포함할 수 있다. 상기 화소들 각각은 복수의 서브 화소들을 포함할 수 있다. 예를 들어, 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)를 포함할 수 있다. 각각의 상기 제1 서브 화소(SPX1), 상기 제2 서브 화소(SPX2), 및 상기 제3 서브 화소(SPX3)는 데이터 전압(DATA), 게이트 신호(GS), 구동 전압(ELVDD), 공통 전압(ELVSS), 및 초기화 전압(VINT)을 제공받을 수 있다.
일 실시예에서, 상기 제1 서브 화소(SPX1)는 제2 데이터 배선(1520)을 통해 상기 데이터 전압(DATA)을 제공받고, 게이트 배선(3500)을 통해 상기 게이트 신호(GS)를 제공받을 수 있다. 상기 제2 서브 화소(SPX2)는 제1 데이터 배선(1510)을 통해 상기 데이터 전압(DATA)을 제공받고, 상기 게이트 배선(3500)을 통해 상기 게이트 신호(GS)를 제공받을 수 있다. 상기 제3 서브 화소(SPX3)는 제3 데이터 배선(1530)을 통해 상기 데이터 전압(DATA)을 제공받고, 상기 게이트 배선(3500)을 통해 상기 게이트 신호(GS)를 제공받을 수 있다.
상기 데이터 구동부(DDV)는 출력 영상 데이터(ODAT) 및 데이터 제어 신호(DCTRL)에 기초하여 상기 데이터 전압(DATA)을 생성할 수 있다. 예를 들어, 상기 데이터 구동부(DDV)는 상기 출력 영상 데이터(ODAT)에 상응하는 상기 데이터 전압(DATA)을 생성하고, 상기 데이터 제어 신호(DCTRL)에 응답하여 상기 데이터 전압(DATA)을 출력할 수 있다. 상기 데이터 제어 신호(DCTRL)는 출력 데이터 인에이블 신호, 수평 개시 신호 및 로드 신호를 포함할 수 있다.
일 실시예에서, 상기 데이터 구동부(DDV)는 인쇄 회로 기판(PCB)을 통해 상기 표시 패널(PNL)과 접속할 수 있다. 예를 들어, 상기 데이터 구동부(DDV)는 복수의 칩(chip)들로 구현되고, 상기 칩들 각각은 상기 인쇄 회로 기판(PCB)에 부착될 수 있다. 다른 실시예에서, 상기 데이터 구동부(DDV)는 상기 표시 패널(PNL)의 내부에 집적될 수 있다.
상기 게이트 구동부(GDV)는 게이트 제어 신호(GCTRL)에 기초하여 상기 게이트 신호(GS)를 생성할 수 있다. 상기 게이트 신호(GS)는 제1 스캔 신호(SC) 및 제2 스캔 신호(SS)를 포함할 수 있다. 예를 들어, 각각의 제1 스캔 신호(SC) 및 상기 제2 스캔 신호(SS)는 트랜지스터를 턴온시키는 게이트 온 전압 및 상기 트랜지스터를 턴오프시키는 게이트 오프 전압을 포함할 수 있다. 게이트 제어 신호(GCTRL)는 수직 개시 신호, 클록 신호 등을 포함할 수 있다.
일 실시예에서, 상기 게이트 구동부(GDV)는 상기 표시 패널(PNL)의 양 측에 집적될 수 있다. 예를 들어, 상기 게이트 구동부(GDV)는 상기 표시 패널(PNL)의 좌측 및 우측에 집적될 수 있다. 그에 따라, 상기 표시 패널(PNL)의 반응 속도가 향상될 수 있다. 다른 실시예에서, 상기 게이트 구동부(GDV)는 인쇄 회로 기판을 통해 상기 표시 패널(PNL)과 접속할 수 있다.
상기 제어부(CON)(예를 들어, 타이밍 컨트롤러(T-CON))는 외부의 호스트 프로세서(예를 들어, GPU)로부터 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)를 제공받을 수 있다. 예를 들어, 상기 입력 영상 데이터(IDAT)는 적색 영상 데이터, 녹색 영상 테이터 및 청색 영상 데이터를 포함하는 RGB 데이터일 수 있다. 상기 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있다. 상기 제어부(CON)는 상기 입력 영상 데이터(IDAT) 및 상기 제어 신호(CTRL)에 기초하여, 상기 게이트 제어 신호(GCTRL), 상기 데이터 제어 신호(DCTRL), 및 상기 출력 영상 데이터(ODAT)를 생성할 수 있다.
도 3은 도 1의 표시 장치에 포함된 서브 화소의 등가 회로도이다.
도 3을 참조하면, 상기 제1 서브 화소(SPX1)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 스토리지 커패시터(CST), 및 발광 소자(LED)를 포함할 수 있다. 상기 제2 서브 화소(SPX2) 및 상기 제3 서브 화소(SPX3)는 상기 제1 서브 화소(SPX1)와 실질적으로 동일한 회로 구조를 가질 수 있다.
상기 제1 트랜지스터(T1)는 제1 단자, 제2 단자 및 게이트 단자를 포함할 수 있다. 상기 제1 단자는 상기 구동 전압(ELVDD)을 제공받을 수 있다. 상기 제2 단자는 상기 발광 소자(LED)와 연결될 수 있다. 상기 게이트 단자는 상기 제2 트랜지스터(T2)와 연결될 수 있다. 상기 제1 트랜지스터(T1)는 상기 구동 전압(ELVDD) 및 상기 데이터 전압(DATA)에 기초하여 구동 전류를 생성할 수 있다.
상기 제2 트랜지스터(T2)는 제1 단자, 제2 단자 및 게이트 단자를 포함할 수 있다. 상기 제1 단자는 상기 데이터 전압(DATA)을 제공받을 수 있다. 상기 제2 단자는 상기 제1 트랜지스터(T1)와 연결될 수 있다. 상기 게이트 단자는 상기 제1 스캔 신호(SC)를 제공받을 수 있다. 상기 제2 트랜지스터(T2)는 상기 제1 스캔 신호(SC)에 응답하여 상기 데이터 전압(DATA)을 전달할 수 있다.
상기 제3 트랜지스터(T3)는 제1 단자, 제2 단자 및 게이트 단자를 포함할 수 있다. 상기 제1 단자는 상기 제1 트랜지스터(T1)와 연결될 수 있다. 상기 제2 단자는 상기 초기화 전압(VINT)을 제공받을 수 있다. 상기 게이트 단자는 상기 제2 스캔 신호(SS)를 제공받을 수 있다. 상기 제3 트랜지스터(T3)는 상기 제2 스캔 신호(SS)에 응답하여 상기 초기화 전압(VINT)을 전달할 수 있다.
상기 스토리지 커패시터(CST)는 제1 단자 및 제2 단자를 포함할 수 있다. 상기 제1 단자는 상기 제1 트랜지스터(T1)의 상기 게이트 단자와 연결될 수 있다. 상기 제2 단자는 상기 제3 트랜지스터(T3)의 상기 제1 단자와 연결될 수 있다. 상기 스토리지 커패시터(CST)는 상기 제1 스캔 신호(SC)의 비활성화 구간 동안 상기 제1 트랜지스터(T1)의 상기 게이트 단자의 전압 레벨을 유지시킬 수 있다.
상기 발광 소자(LED)는 제1 단자 및 제2 단자를 포함할 수 있다. 상기 제1 단자는 상기 제1 트랜지스터(T1)의 상기 제2 단자와 연결될 수 있다. 상기 제2 단자는 상기 공통 전압(ELVSS)을 제공받을 수 있다. 상기 발광 소자는 상기 구동 전류에 상응하는 휘도를 갖는 광을 방출할 수 있다. 상기 발광 소자(LED)는 유기 물질을 발광층으로 활용하는 유기 발광 소자, 무기 물질을 발광층으로 활용하는 무기 발광 소자 등을 포함할 수 있다.
도 4 내지 도 9는 도 1의 표시 장치에 포함된 화소를 설명하기 위한 레이아웃 도면들이다. 도 4, 도 5, 도 6, 도 7, 및 도 9는 적층된 복수의 도전 패턴들을 설명하기 위한 레이아웃 도면들이고, 도 8은 제4 도전 패턴을 설명하기 위한 레이아웃 도면이다.
도 4를 참조하면, 상기 화소(PX)는 기판(SUB) 및 제1 도전 패턴(1000)을 포함할 수 있다. 상기 제1 도전 패턴(1000)은 상기 기판(SUB) 상에 배치될 수 있으며, 공통 전압 배선(1100), 초기화 전압 배선(1200), 구동 전압 배선(1300), 제1 커패시터 전극 패턴(1410), 제2 커패시터 전극 패턴(1420), 제3 커패시터 전극 패턴(1430), 제1 데이터 배선(1510), 제2 데이터 배선(1520), 및 제3 데이터 배선(1530)을 포함할 수 있다.
상기 기판(SUB)은 투명한 또는 불투명한 물질을 포함할 수 있다. 일 실시예에서, 상기 기판(SUB)으로 사용될 수 있는 물질의 예로는 유리, 석영, 플라스틱 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
상기 공통 전압 배선(1100)은 상기 기판(SUB) 상에 배치될 수 있고, 제2 방향(D2) 및 상기 제2 방향(D2)과 반대되는 제3 방향(D3)으로 연장할 수 있다. 상기 공통 전압 배선(1100)은 상기 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)로 상기 공통 전압(ELVSS)을 제공할 수 있다.
상기 초기화 전압 배선(1200)은 상기 기판(SUB) 상에 배치될 수 있고, 상기 제2 방향(D2) 및 상기 제3 방향(D3)으로 연장할 수 있다. 상기 초기화 전압 배선(1200)은 상기 공통 전압 배선(1100)과 이격하며, 상기 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)로 상기 초기화 전압(VINT)을 제공할 수 있다.
상기 구동 전압 배선(1300)은 상기 기판(SUB) 상에 배치될 수 있고, 상기 제2 방향(D2) 및 상기 제3 방향(D3)으로 연장할 수 있다. 상기 구동 전압 배선(1300)은 상기 초기화 전압 배선(1200)과 이격하며, 상기 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)로 상기 구동 전압(ELVDD)을 제공할 수 있다.
상기 제1 커패시터 전극 패턴(1410)은 상기 기판(SUB) 상에 배치될 수 있고, 상기 구동 전압 배선(ELVDD)과 이격할 수 있다. 일 실시예에서, 상기 제1 커패시터 전극 패턴(1410)은 상기 초기화 전압 배선(1200)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제1 커패시터 전극 패턴(1410)은 도 3을 참조하여 설명한 상기 제1 서브 화소(SPX1)에 포함된 상기 스토리지 커패시터(CST)의 상기 제2 단자와 대응할 수 있다.
또한, 상기 제2 커패시터 전극 패턴(1420)은 상기 제1 커패시터 전극 패턴(1410)과 이격할 수 있고, 상기 제2 서브 화소(SPX2)에 포함된 스토리지 커패시터의 제2 단자와 대응할 수 있다. 상기 제3 커패시터 전극 패턴(1430)은 상기 제2 커패시터 전극 패턴(1420)과 이격할 수 있고, 상기 제3 서브 화소(SPX3)에 포함된 스토리지 커패시터의 제2 단자와 대응할 수 있다.
상기 제1 데이터 배선(1510)은 상기 기판(SUB) 상에 배치될 수 있고, 상기 제2 방향(D2) 및 상기 제3 방향(D3)으로 연장할 수 있다. 상기 제1 데이터 배선(1510)은 상기 제2 서브 화소(SPX2)로 상기 데이터 전압(DATA)을 제공할 수 있다.
또한, 상기 제2 데이터 배선(1520)은 상기 제1 데이터 배선(1510)과 이격하고, 상기 제1 서브 화소(SPX1)로 상기 데이터 전압(DATA)을 제공할 수 있다. 상기 제3 데이터 배선(1530)은 상기 제2 데이터 배선(1520)과 이격하고, 상기 제3 서브 화소(SPX3)로 상기 데이터 전압(DATA)을 제공할 수 있다.
다만, 상기 제1 내지 제3 데이터 배선들(1510, 1520, 1530) 및 상기 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)의 연결 관계는 이에 한정되지 아니한다. 상기 제1 내지 제3 데이터 배선들(1510, 1520, 1530) 및 상기 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)의 연결 관계는 필요에 따라 적절히 설정될 수 있다.
일 실시예에서, 상기 제1 도전 패턴(1000)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 예를 들어, 상기 제1 도전 패턴(1000)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 또한, 상기 제1 도전 패턴(1000)은 단층 및 다층으로 구성될 수 있다.
도 5를 참조하면, 버퍼층(BFR)은 상기 제1 도전 패턴(1000) 상에 배치되고, 상기 제1 도전 패턴(1000)을 커버할 수 있다. 상기 버퍼층(BFR)은 상기 기판(SUB)으로부터 금속 원자들이나 원자들이나 불순물들이 반도체 패턴(2000)으로 확산되지 않도록 할 수 있다. 또한, 상기 버퍼층(BFR)은 상기 반도체 패턴(2000)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절할 수 있다.
상기 반도체 패턴(2000)은 상기 버퍼층(BFR) 상에 배치될 수 있고, 제1 반도체 패턴(2110), 제2 반도체 패턴(2120), 제3 반도체 패턴(2130), 제4 반도체 패턴(2210), 제5 반도체 패턴(2220), 제6 반도체 패턴(2230), 제1 액티브 패턴(2310), 제2 액티브 패턴(2320), 및 제3 액티브 패턴(2330)을 포함할 수 있다.
상기 제1 반도체 패턴(2110), 상기 제2 반도체 패턴(2120), 및 상기 제3 반도체 패턴(2130)은 상기 제2 방향(D2)(또는, 상기 제3 방향(D3))을 따라 배열되고, 상기 초기화 전압 배선(1200)과 중첩할 수 있다.
일 실시예에서, 상기 제1 반도체 패턴(2110)은 상기 초기화 전압 배선(1200)과 전기적으로 연결되며, 상기 제1 서브 화소(SPX1)로 상기 초기화 전압(VINT)을 전달할 수 있다. 예를 들어, 상기 제1 반도체 패턴(2110)은 상기 제1 서브 화소(SPX1)에 포함된 상기 제3 트랜지스터(T3)의 상기 제1 단자 및 상기 제2 단자와 대응할 수 있다.
또한, 상기 제2 반도체 패턴(2120)은 상기 초기화 전압 배선(1200)과 전기적으로 연결되며, 상기 제2 서브 화소(SPX2)로 상기 초기화 전압(VINT)을 전달할 수 있다. 상기 제3 반도체 패턴(2130)은 상기 초기화 전압 배선(1200)과 전기적으로 연결되며, 상기 제3 서브 화소(SPX3)로 상기 초기화 전압(VINT)을 전달할 수 있다.
상기 제4 반도체 패턴(2210), 상기 제5 반도체 패턴(2220), 및 상기 제6 반도체 패턴(2230)은 상기 제2 방향(D2)(또는, 상기 제3 방향(D3))을 따라 배열되고, 상기 제1 커패시터 전극 패턴(1410), 상기 제2 커패시터 전극 패턴(1420), 및 상기 제3 커패시터 전극 패턴(1430)과 각각 중첩할 수 있다.
일 실시예에서, 상기 제4 반도체 패턴(2210)은 상기 구동 전압 배선(1300)과 전기적으로 연결되며, 상기 제1 서브 화소(SPX1)로 상기 구동 전압(ELVDD)을 전달할 수 있다. 예를 들어, 상기 제4 반도체 패턴(2210)은 상기 제1 서브 화소(SPX1)에 포함된 상기 제1 트랜지스터(T1)의 상기 제1 단자 및 상기 제2 단자와 대응할 수 있다.
또한, 상기 제5 반도체 패턴(2220)은 상기 구동 전압 배선(1300)과 전기적으로 연결되며, 상기 제2 서브 화소(SPX2)로 상기 구동 전압(ELVDD)을 전달할 수 있다. 상기 제6 반도체 패턴(2230)은 상기 구동 전압 배선(1300)과 전기적으로 연결되며, 상기 제3 서브 화소(SPX3)로 상기 구동 전압(ELVDD)을 전달할 수 있다.
상기 제1 액티브 패턴(2310), 상기 제2 액티브 패턴(2320), 및 상기 제3 액티브 패턴(2330)은 상기 제2 방향(D2)(또는, 상기 제3 방향(D3))을 따라 배열될 수 있다.
일 실시예에서, 상기 제1 액티브 패턴(2310)은 상기 제2 데이터 배선(1520)과 전기적으로 연결되며, 상기 제1 서브 화소(SPX1)로 상기 데이터 전압(DATA)을 전달할 수 있다. 예를 들어, 상기 제1 액티브 패턴(2310)은 상기 제1 서브 화소(SPX1)에 포함된 상기 제2 트랜지스터(T2)의 상기 제1 단자 및 상기 제2 단자와 대응할 수 있다.
또한, 상기 제2 액티브 패턴(2320)은 상기 제1 데이터 배선(1510)과 전기적으로 연결되며, 상기 제2 서브 화소(SPX2)로 상기 데이터 전압(DATA)을 전달할 수 있다. 상기 제3 액티브 패턴(2330)은 상기 제3 데이터 배선(1530)과 전기적으로 연결되며, 상기 제3 서브 화소(SPX3)로 상기 데이터 전압(DATA)을 전달할 수 있다.
일 실시예에서, 상기 반도체 패턴(2000)은 실리콘 반도체 물질 또는 산화물 반도체 물질로 형성될 수 있다. 상기 반도체 패턴(2000)으로 사용될 수 있는 상기 실리콘 반도체 물질의 예로는 비정질 실리콘, 다결정 실리콘 등이 있을 수 있다. 상기 반도체 패턴(2000)으로 사용될 수 있는 상기 산화물 반도체 물질의 예로는 IGZO(InGaZnO), ITZO(InSnZnO) 등일 수 있다. 또한, 상기 산화물 반도체 물질은 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크로뮴(Cr), 티타늄(Ti), 아연(Zn)을 더 포함할 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
도 6을 참조하면, 게이트 절연층(GI)은 상기 반도체 패턴(2000) 상에 배치되고, 상기 반도체 패턴(2000)을 커버할 수 있다. 일 실시예에서, 상기 게이트 절연층(GI)은 절연 물질로 형성될 수 있다. 상기 게이트 절연층(GI)으로 사용될 수 있는 절연 물질의 예로는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
제2 도전 패턴(3000)은 상기 게이트 절연층(GI) 상에 배치될 수 있고, 제1 이중 패턴(3100), 초기화 게이트 배선(3200), 제2 이중 패턴(3310), 제3 이중 패턴(3320), 제4 이중 패턴(3330), 제1 게이트 전극(3410), 제2 게이트 전극(3420), 제3 게이트 전극(3430), 및 게이트 배선(3500)을 포함할 수 있다.
상기 제1 이중 패턴(3100)은 상기 공통 전압 배선(1100)과 중첩하며, 상기 제2 방향(D2)(또는, 상기 제3 방향(D3))으로 연장할 수 있다. 상기 제1 이중 패턴(3100)은 상기 공통 전압 배선(1100)과 전기적으로 연결될 수 있다. 상기 제1 이중 패턴(3100)은 상기 공통 전압 배선(1100)의 전기 저항을 감소시킬 수 있다. 그에 따라, 상기 공통 전압(ELVSS)의 전압 강하가 방지될 수 있다.
상기 초기화 게이트 배선(3200)은 상기 제2 방향(D2)(또는, 상기 제3 방향(D3))으로 연장하며, 상기 제1 반도체 패턴(2110), 상기 제2 반도체 패턴(2120), 및 상기 제3 반도체 패턴(2130)과 중첩할 수 있다. 상기 초기화 게이트 배선(3200)은 상기 제1 서브 화소(SPX1), 상기 제2 서브 화소(SPX2), 및 상기 제3 서브 화소(SPX3)로 상기 제2 스캔 신호(SS)를 제공할 수 있다.
상기 제2 이중 패턴(3310), 상기 제3 이중 패턴(3320), 및 상기 제4 이중 패턴(3330)은 상기 제2 방향(D2)(또는, 상기 제3 방향(D3))으로 배열되며, 상기 구동 전압 배선(1300)과 중첩할 수 있다. 상기 제2 이중 패턴(3310), 상기 제3 이중 패턴(3320), 및 상기 제4 이중 패턴(3330)은 상기 구동 전압 배선(1300)과 전기적으로 연결될 수 있고, 상기 구동 전압 배선(1300)의 전기 저항을 감소시킬 수 있다. 그에 따라, 상기 구동 전압(ELVDD)의 전압 강하가 방지될 수 있다.
상기 제1 게이트 전극(3410), 상기 제2 게이트 전극(3420), 및 상기 제3 게이트 전극(3430)은 상기 제2 방향(D2)(또는, 상기 제3 방향(D3))으로 배열될 수 있다.
일 실시예에서, 상기 제1 게이트 전극(3410)은 상기 제1 액티브 패턴(2310)과 전기적으로 연결되고, 상기 제4 반도체 패턴(2210)과 중첩할 수 있다. 그에 따라, 상기 제1 게이트 전극(3410)은 상기 제1 서브 화소(SPX1)에 포함된 상기 제1 트랜지스터(T1)의 상기 게이트 단자와 대응할 수 있다.
또한, 상기 제2 게이트 전극(3420)은 상기 제2 액티브 패턴(2320)과 전기적으로 연결되고, 상기 제5 반도체 패턴(2220)과 중첩할 수 있다. 상기 제3 게이트 전극(3430)은 상기 제3 액티브 패턴(2330)과 전기적으로 연결되고, 상기 제6 반도체 패턴(2230)과 중첩할 수 있다.
일 실시예에서, 상기 제1 게이트 전극(3410)은 상기 제1 커패시터 전극 패턴(1410)과 중첩할 수 있다. 그에 따라, 상기 제1 게이트 전극(3410)은 상기 제1 서브 화소(SPX1)에 포함된 상기 스토리지 커패시터(CST)의 상기 제1 단자와 대응할 수 있다.
또한, 상기 제2 게이트 전극(3420)은 상기 제2 커패시터 전극 패턴(1420)과 중첩할 수 있다. 상기 제3 게이트 전극(3430)은 상기 제3 커패시터 전극 패턴(1430)과 중첩할 수 있다.
상기 게이트 배선(3500)은 상기 제2 방향(D2)(또는, 상기 제3 방향(D3))으로 연장하고, 상기 제1 액티브 패턴(2310), 상기 제2 액티브 패턴(2320), 및 상기 제3 액티브 패턴(2330)과 중첩할 수 있다. 상기 게이트 배선(3500)은 상기 제1 서브 화소(SPX1), 상기 제2 서브 화소(SPX2), 및 상기 제3 서브 화소(SPX3)로 상기 제1 스캔 신호(SC)를 제공할 수 있다. 다시 말하면, 상기 게이트 배선(3500)은 도 3을 참조하여 설명한 상기 제2 트랜지스터(T2)의 상기 게이트 단자와 대응할 수 있다.
상기 제2 도전 패턴(3000)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 예를 들어, 상기 제2 도전 패턴(3000)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 또한, 상기 제2 도전 패턴(3000)은 단층 또는 다층으로 구성될 수 있다.
도 7을 참조하면, 층간 절연층(ILD)은 상기 제2 도전 패턴(3000) 상에 배치되고, 상기 제2 도전 패턴(3000)을 커버할 수 있다. 일 실시예에서, 상기 층간 절연층(ILD)은 절연 물질로 형성될 수 있다. 상기 층간 절연층(ILD)으로 사용될 수 있는 절연 물질의 예로는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 또한, 상기 층간 절연층(ILD)은 단층 또는 다층으로 구성될 수 있다.
제3 도전 패턴(4000)은 상기 층간 절연층(ILD) 상에 배치될 수 있고, 게이트 연결 배선(4100), 공통 전압 연결 패턴(4200), 초기화 전압 연결 패턴(4300), 제1 구동 전압 연결 패턴(4410), 제2 구동 전압 연결 패턴(4420), 제3 구동 전압 연결 패턴(4430), 제1 애노드 패드(4510), 제2 애노드 패드(4520), 제3 애노드 패드(4530), 제1 연결 패턴(4610), 제2 연결 패턴(4620), 제3 연결 패턴(4630), 제1 데이터 패턴(4710), 제2 데이터 패턴(4720), 및 제3 데이터 패턴(4730)을 포함할 수 있다.
상기 게이트 연결 배선(4100)은 상기 제2 방향(D2)과 교차하는 제1 방향(D1)으로 연장할 수 있다. 상기 게이트 연결 배선(4100)은 적어도 하나의 콘택홀을 통해 상기 게이트 배선(3500)과 접촉할 수 있다. 상기 게이트 연결 배선(4100)은 상기 게이트 배선(3500)으로 상기 제1 스캔 신호(SC)를 전달할 수 있다.
상기 공통 전압 연결 패턴(4200)은 상기 공통 전압 배선(1100) 및 상기 제1 이중 패턴(3100)과 중첩하며, 상기 제2 방향(D2)(또는, 상기 제3 방향(D3))으로 연장할 수 있다. 상기 공통 전압 연결 패턴(4200)은 적어도 하나의 콘택홀을 통해 상기 공통 전압 배선(1100) 및 상기 제1 이중 패턴(3100)과 접촉할 수 있다.
상기 초기화 전압 연결 패턴(4300)은 상기 초기화 전압 배선(1200)과 중첩하며, 상기 제2 방향(D2)으로 연장할 수 있다. 상기 초기화 전압 연결 패턴(4300)은 적어도 하나의 콘택홀을 통해 상기 초기화 전압 배선(1200), 상기 제1 반도체 패턴(2110), 상기 제2 반도체 패턴(2120), 및 상기 제3 반도체 패턴(2130)과 접촉할 수 있다. 상기 초기화 전압 연결 패턴(4300)은 상기 초기화 전압 배선(1200)으로부터 상기 제1 내지 제3 반도체 패턴들(2110, 2120, 2130)로 상기 초기화 전압(VINT)을 전달할 수 있다.
상기 제1 구동 전압 연결 패턴(4410), 상기 제2 구동 전압 연결 패턴(4420), 및 상기 제3 구동 전압 연결 패턴(4430)은 상기 제2 방향(D2)(또는, 상기 제3 방향(D3))으로 배열될 수 있다.
상기 제1 구동 전압 연결 패턴(4410)은 적어도 하나의 콘택홀을 통해 상기 구동 전압 배선(1300), 상기 제4 반도체 패턴(2210), 및 상기 제2 이중 패턴(3310)과 접촉할 수 있다. 상기 제1 구동 전압 연결 패턴(4410)은 상기 구동 전압 배선(1300)으로부터 상기 제4 반도체 패턴(2210)으로 상기 구동 전압(ELVDD)을 전달할 수 있다.
상기 제2 구동 전압 연결 패턴(4420)은 적어도 하나의 콘택홀을 통해 상기 구동 전압 배선(1300), 상기 제5 반도체 패턴(2220), 및 상기 제3 이중 패턴(3320)과 접촉할 수 있다. 상기 제2 구동 전압 연결 패턴(4420)은 상기 구동 전압 배선(1300)으로부터 상기 제5 반도체 패턴(2220)으로 상기 구동 전압(ELVDD)을 전달할 수 있다.
상기 제3 구동 전압 연결 패턴(4430)은 적어도 하나의 콘택홀을 통해 상기 구동 전압 배선(1300), 상기 제6 반도체 패턴(2230), 및 상기 제4 이중 패턴(3330)과 접촉할 수 있다. 상기 제3 구동 전압 연결 패턴(4430)은 상기 구동 전압 배선(1300)으로부터 상기 제6 반도체 패턴(2230)으로 상기 구동 전압(ELVDD)을 전달할 수 있다.
상기 제1 애노드 패드(4510), 상기 제2 애노드 패드(4520), 및 상기 제3 애노드 패드(4530)는 상기 제2 방향(D2)(또는, 상기 제3 방향(D3))으로 배열될 수 있다.
상기 제1 애노드 패드(4510)는 적어도 하나의 콘택홀을 통해 상기 제1 커패시터 전극 패턴(1410), 상기 제1 반도체 패턴(2110), 및 상기 제4 반도체 패턴(2210)과 접촉할 수 있다. 상기 제1 애노드 패드(4510)는 상기 제1 반도체 패턴(2110)으로부터 상기 제1 커패시터 전극 패턴(1410)으로 상기 초기화 전압(VINT)을 전달할 수 있다.
상기 제2 애노드 패드(4520)는 적어도 하나의 콘택홀을 통해 상기 제2 커패시터 전극 패턴(1420), 상기 제2 반도체 패턴(2120), 및 상기 제5 반도체 패턴(2220)과 접촉할 수 있다.
상기 제3 애노드 패드(4530)는 적어도 하나의 콘택홀을 통해 상기 제3 커패시터 전극 패턴(1430), 상기 제3 반도체 패턴(2130), 및 상기 제6 반도체 패턴(2230)과 접촉할 수 있다.
상기 제1 연결 패턴(4610), 상기 제2 연결 패턴(4620), 및 상기 제3 연결 패턴(4630)은 상기 제2 방향(D2)(또는, 상기 제3 방향(D3))으로 배열될 수 있다.
일 실시예에서, 상기 제1 연결 패턴(4610)은 상기 제1 액티브 패턴(2310) 및 상기 제1 게이트 전극(3410)과 중첩할 수 있다. 또한, 상기 제1 연결 패턴(4610)은 적어도 하나의 콘택홀을 통해 상기 제1 액티브 패턴(2310) 및 상기 제1 게이트 전극(3410)과 접촉할 수 있다. 다시 말하면, 상기 제1 연결 패턴(4610)은 상기 제1 액티브 패턴(2310)과 상기 제1 게이트 전극(3410)을 연결시킬 수 있다. 그에 따라, 상기 제1 연결 패턴(4610)은 상기 제1 액티브 패턴(2310)으로부터 상기 제1 게이트 전극(3410)으로 상기 데이터 전압(DATA)을 전달할 수 있다.
일 실시예에서, 상기 제2 연결 패턴(4620)은 상기 제2 액티브 패턴(2320) 및 상기 제2 게이트 전극(3420)과 중첩할 수 있다. 또한, 상기 제2 연결 패턴(4620)은 적어도 하나의 콘택홀을 통해 상기 제2 액티브 패턴(2320) 및 상기 제2 게이트 전극(3420)과 접촉할 수 있다. 다시 말하면, 상기 제2 연결 패턴(4620)은 상기 제2 액티브 패턴(2320)과 상기 제2 게이트 전극(3420)을 연결시킬 수 있다. 그에 따라, 상기 제2 연결 패턴(4620)은 상기 제2 액티브 패턴(2320)으로부터 상기 제2 게이트 전극(3420)으로 상기 데이터 전압(DATA)을 전달할 수 있다.
일 실시예에서, 상기 제3 연결 패턴(4630)은 상기 제3 액티브 패턴(2330) 및 상기 제3 게이트 전극(3430)과 중첩할 수 있다. 또한, 상기 제3 연결 패턴(4630)은 적어도 하나의 콘택홀을 통해 상기 제3 액티브 패턴(2330) 및 상기 제3 게이트 전극(3430)과 접촉할 수 있다. 다시 말하면, 상기 제3 연결 패턴(4630)은 상기 제3 액티브 패턴(2330)과 상기 제3 게이트 전극(3430)을 연결시킬 수 있다. 그에 따라, 상기 제3 연결 패턴(4630)은 상기 제3 액티브 패턴(2330)으로부터 상기 제3 게이트 전극(3430)으로 상기 데이터 전압(DATA)을 전달할 수 있다.
상기 제1 데이터 패턴(4710), 상기 제2 데이터 패턴(4720), 및 상기 제3 데이터 패턴(4730)은 상기 제2 방향(D2)(또는, 상기 제3 방향(D3))으로 배열될 수 있다.
상기 제1 데이터 패턴(4710)은 적어도 하나의 콘택홀을 통해 상기 제2 데이터 배선(1520) 및 상기 제1 액티브 패턴(2310)과 접촉할 수 있다. 상기 제1 데이터 패턴(4710)은 상기 제2 데이터 배선(1520)으로부터 상기 제1 액티브 패턴(2310)으로 상기 데이터 전압(DATA)을 전달할 수 있다.
상기 제2 데이터 패턴(4720)은 적어도 하나의 콘택홀을 통해 상기 제1 데이터 배선(1510) 및 상기 제2 액티브 패턴(2320)과 접촉할 수 있다. 상기 제2 데이터 패턴(4720)은 상기 제1 데이터 배선(1510)으로부터 상기 제2 액티브 패턴(2320)으로 상기 데이터 전압(DATA)을 전달할 수 있다.
상기 제3 데이터 패턴(4730)은 적어도 하나의 콘택홀을 통해 상기 제3 데이터 배선(1530) 및 상기 제3 액티브 패턴(2330)과 접촉할 수 있다. 상기 제3 데이터 패턴(4730)은 상기 제3 데이터 배선(1530)으로부터 상기 제3 액티브 패턴(2330)으로 상기 데이터 전압(DATA)을 전달할 수 있다.
상기 제3 도전 패턴(4000)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 예를 들어, 상기 제3 도전 패턴(4000)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 또한, 상기 제3 도전 패턴(4000)은 단층 또는 다층으로 구성될 수 있다.
도 8 및 9를 참조하면, 비아 절연층(VIA)은 상기 제3 도전 패턴(4000) 상에 배치되고, 상기 제3 도전 패턴(4000)을 커버할 수 있다. 상기 비아 절연층(VIA)은 절연 물질로 형성될 수 있다. 상기 비아 절연층(VIA)으로 사용될 수 있는 절연 물질의 예로는 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등이 있을 수 있다.
제4 도전 패턴(5000)은 상기 비아 절연층(VIA) 상에 배치될 수 있고, 공통 전압 패턴(5100), 제1 화소 전극(5300), 제2 화소 전극(5400), 및 제3 화소 전극(5500)을 포함할 수 있다. 일 실시예에서, 상기 공통 전압 패턴(5100)은 상기 제1 화소 전극(5300), 상기 제2 화소 전극(5400), 및 상기 제3 화소 전극(5500)과 이격할 수 있다.
상기 공통 전압 패턴(5100)은 배선부(5110), 제1 돌출부(5210), 제2 돌출부(5220), 및 접촉부(5230)를 포함할 수 있다. 일 실시예에서, 상기 배선부(5110), 상기 제1 돌출부(5210), 상기 제2 돌출부(5220), 및 상기 접촉부(5230)는 일체로 형성될 수 있다. 다시 말하면, 상기 배선부(5110), 상기 제1 돌출부(5210), 상기 제2 돌출부(5220), 및 상기 접촉부(5230)는 서로 연결될 수 있다.
상기 배선부(5110)는 상기 제1 방향(D1)으로 연장하며, 상기 공통 전압 연결 패턴(4200)과 접촉할 수 있다. 상기 배선부(5110)는 상기 공통 전압 연결 패턴(4200)을 통해, 상기 공통 전압 배선(1100)과 전기적으로 연결될 수 있다. 그에 따라, 상기 공통 전압 패턴(5100)에는 상기 공통 전압(ELVSS)이 제공될 수 있다. 상기 배선부(5110)가 상기 제1 방향(D1)으로 연장함에 따라, 상기 공통 전압(ELVSS)의 전압 강하가 방지될 수 있다.
상기 배선부(5110)는 상기 제1 화소 전극(5300) 및 상기 제2 화소 전극(5400) 사이에 배치될 수 있다. 또한, 상기 배선부(5110)는 상기 제1 화소 전극(5300) 및 상기 제3 화소 전극(5500) 사이에 배치될 수 있다. 다시 말하면, 상기 제1 화소 전극(5300)은 상기 배선부(5110)를 기준으로 상기 제2 방향(D2)에 위치할 수 있고, 상기 제2 및 제3 화소 전극들(5400, 5500)은 상기 배선부(5110)를 기준으로 상기 제3 방향(D3)에 위치할 수 있다. 다만, 상기 배선부(5110)가 배치되는 위치는 이에 한정되지 아니한다.
상기 제1 돌출부(5210)는 상기 배선부(5110)로부터 상기 제2 방향(D2)으로 돌출될 수 있다. 다시 말하면, 상기 제1 돌출부(5210)는 상기 제1 화소 전극(5300)을 향하여 돌출될 수 있다. 또한, 상기 제1 돌출부(5210)는 상기 제2 연결 패턴(4620)과 중첩할 수 있다.
그에 따라, 상기 제1 돌출부(5210)는 상기 제2 연결 패턴(4620)을 상기 제1 화소 전극(5300)으로부터 차폐할 수 있다. 다시 말하면, 상기 공통 전압(ELVSS)이 제공되는 상기 제1 돌출부(5210)가 상기 제1 화소 전극(5300) 및 상기 제2 연결 패턴(4620) 사이에 배치됨에 따라, 상기 제1 화소 전극(5300) 및 상기 제2 연결 패턴(4620) 사이의 기생 커패시턴스가 감소될 수 있다. 따라서, 상기 제2 연결 패턴(4620)을 통해 상기 제2 게이트 전극(4520)으로 전달되는 상기 데이터 전압(DATA)의 안정성이 향상될 수 있다.
상기 제1 돌출부(5210)의 형상은 이에 한정되지 아니한다. 예를 들어, 상기 제1 돌출부(5210)는 상기 제2 연결 패턴(4620)을 상기 제1 화소 전극(5300)으로부터 차폐할 수 있도록 형성될 수 있다.
상기 제2 돌출부(5220)는 상기 배선부(5110)로부터 상기 제3 방향(D3)으로 돌출될 수 있다. 다시 말하면, 상기 제2 돌출부(5220)는 상기 제2 화소 전극(5400) 및 상기 제3 화소 전극(5500)을 향하여 돌출될 수 있다. 또한, 상기 제2 돌출부(5220)는 상기 제2 화소 전극(5400) 및 상기 제3 화소 전극(5500) 사이에 배치될 수 있다. 다시 말하면, 상기 제3 화소 전극(5500)는 상기 제2 돌출부(5220)를 사이에 두고 상기 제2 화소 전극(5400)과 대향할 수 있다.
그에 따라, 상기 제2 돌출부(5220)는 상기 제3 화소 전극(5500)을 상기 제2 화소 전극(5400)으로부터 차폐할 수 있다. 다시 말하면, 상기 공통 전압(ELVSS)이 제공되는 상기 제2 돌출부(5220)가 상기 제2 화소 전극(5400) 및 상기 제3 화소 전극(5500) 사이에 배치됨에 따라, 상기 제2 화소 전극(5400) 및 상기 제3 화소 전극(5500) 사이의 기생 커패시턴스가 감소될 수 있다. 따라서, 상기 제3 화소 전극(5500)으로 전달되는 구동 전류의 안정성이 향상될 수 있다.
상기 제2 돌출부(5220)의 형상은 이에 한정되지 아니한다. 예를 들어, 상기 제2 돌출부(5220)는 상기 제3 화소 전극(5500)을 상기 제2 화소 전극(5400)으로부터 차폐할 수 있도록 형성될 수 있다.
상기 접촉부(5230)는 상기 배선부(5110)로부터 상기 제2 방향(D2)으로 연장될 수 있다.
상기 제1 화소 전극(5300)은 적어도 하나의 콘택홀을 통해 상기 제1 애노드 패드(4510)와 접촉할 수 있다. 상기 제2 화소 전극(5400)은 적어도 하나의 콘택홀을 통해 상기 제2 애노드 패드(4520)과 접촉할 수 있다. 상기 제3 화소 전극(5500)은 적어도 하나의 콘택홀을 통해 상기 제3 애노드 패드(4530)와 접촉할 수 있다. 상기 제1 내지 제3 화소 전극들(5300, 5400, 5500)은 상기 제1 내지 제3 애노드 패드들(4510, 4520, 4530)을 통해 상기 초기화 전압(VINT) 또는 상기 구동 전류를 각각 제공받을 수 있다.
도 10은 도 1의 표시 장치를 설명하기 위한 단면도이고, 도 11은 도 1의 표시 장치에 포함된 접촉부 및 공통 전극을 설명하기 위한 단면도이다.
도 10 및 11을 참조하면, 상기 표시 장치(DD)는 상기 기판(SUB), 상기 제1 내지 커패시터 전극 패턴들(1410, 1420, 1430), 상기 제4 내지 제6 반도체 패턴들(2210, 2220, 2230), 상기 제1 내지 제3 게이트 전극들(3410, 3420, 3430), 상기 제1 내지 제3 애노드 패드들(4510, 4520, 4530), 상기 제1 내지 제3 화소 전극들(5300, 5400, 5500), 제1 발광층(6100), 제2 발광층(6200), 제3 발광층(6300), 공통 전극(7000), 봉지층(TFE), 뱅크층(BK), 제1 색변환 층(CVL1), 제2 색변환 층(CVL2), 제3 색변환 층(CVL3), 굴절층(LR), 차광층(BM), 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 제3 컬러 필터(CF3), 및 평탄화층(OC)을 포함할 수 있다. 이하에서, 중복되는 설명은 생략하기로 한다.
상기 화소 정의막(PDL)은 상기 비아 절연층(VIA) 상에 배치될 수 있다. 상기 화소 정의막(PDL)은 절연 물질로 형성될 수 있다. 상기 화소 정의막(PDL)으로 사용될 수 있는 절연 물질의 예로는 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
상기 화소 정의막(PDL)에는 상기 제1 화소 전극(5300), 상기 제2 화소 전극(5400), 상기 제3 화소 전극(5500), 및 상기 접촉부(5230)를 노출시키는 개구가 형성될 수 있다.
상기 제1 발광층(6100)은 상기 제1 화소 전극(5300) 상에 배치될 수 있고, 상기 제2 발광층(6200)은 상기 제2 화소 전극(5400) 상에 배치될 수 있으며, 상기 제3 발광층(6300)은 상기 제3 화소 전극(5500) 상에 배치될 수 있다. 상기 제1 발광층(6100), 상기 제2 발광층(6200) 및 상기 제3 발광층(6300)은 유기 물질로 형성되며, 기설정된 색의 광을 방출할 수 있다. 예를 들어, 상기 제1 발광층(6100)은 녹색의 광을 방출할 수 있고, 상기 제2 발광층(6200)은 적색의 광을 방출할 수 있으며, 상기 제3 발광층(6300)은 청색의 광을 방출할 수 있다.
상기 공통 전극(7000)은 상기 제1 내지 제3 발광층들(6100, 6200, 6300) 상에 배치될 수 있다. 상기 공통 전극(7000)은 통판 전극일 수 있다. 일 실시예에서, 상기 공통 전극(7000)에는 상기 공통 전압(ELVSS)이 제공될 수 있다. 예를 들어, 도 11에 도시된 바와 같이, 상기 화소 정의막(PDL)을 관통하고 상기 접촉부(5230)을 노출시키는 상기 개구를 통해, 상기 공통 전극(7000)은 상기 접촉부(5230)과 접촉할 수 있다. 그에 따라, 상기 공통 전압 패턴(5100) 및 상기 공통 전극(7000)에는 동일한 상기 공통 전압(ELVSS)이 제공될 수 있다.
상기 제1 화소 전극(5300), 상기 제1 발광층(6100) 및 상기 공통 전극(7000)은 제1 발광 소자(ED1)를 구성할 수 있다. 예를 들어, 상기 제1 발광 소자(ED1)는 도 3을 참조하여 설명한 상기 발광 소자(LED)와 대응할 수 있다. 또한, 상기 제2 화소 전극(5400), 상기 제2 발광층(6200) 및 상기 공통 전극(7000)은 제2 발광 소자(ED2)를 구성할 수 있다. 상기 제3 화소 전극(5500), 상기 제3 발광층(6300) 및 상기 공통 전극(7000)은 제3 발광 소자(ED3)를 구성할 수 있다.
상기 봉지층(TFE)은 상기 공통 전극(7000) 상에 배치될 수 있다. 상기 봉지층(TFE)은 절연 물질로 형성될 수 있다. 예를 들어, 상기 봉지층(TFE)은 무기층들과 유기층들이 교대로 적층된 구조를 가질 수 있다. 상기 봉지층(TFE)은 상기 제1 내지 제3 발광층들(6100, 6200, 6300)으로 이물이 침투되는 것을 방지할 수 있다.
상기 뱅크층(BK)은 상기 봉지층(TFE) 상에 배치될 수 있다. 상기 뱅크층(BK)은 차광 물질로 형성될 수 있고, 하부에서 방출되는 광을 차단할 수 있다. 또한, 상기 뱅크층(BK)에는 상기 봉지층(TFE)을 노출시키는 개구가 형성될 수 있다.
상기 제1 색변환 층(CVL1)은 상기 제1 발광층(6100)과 중첩할 수 있다. 일 실시예에서, 상기 제1 색변환 층(CVL1)은 상기 제1 발광층(6100)에서 방출된 광의 파장을 변환시킬 수 있다. 예를 들어, 상기 제1 색변환 층(CVL1)은 형광체, 산란체, 양자점 등을 포함할 수 있다. 상기 제1 발광층(6100)에서 방출된 광이 상기 제1 색변환 층(CVL1)을 통과함에 따라, 녹색 광이 방출될 수 있다.
상기 제2 색변환 층(CVL2)은 상기 제2 발광층(6200)과 중첩할 수 있다. 일 실시예에서, 상기 제2 색변환 층(CVL2)은 상기 제2 발광층(6200)에서 방출된 광의 파장을 변환시킬 수 있다. 예를 들어, 상기 제2 색변환 층(CVL2)은 형광체, 산란체, 양자점 등을 포함할 수 있다. 상기 제2 발광층(6200)에서 방출된 광이 상기 제2 색변환 층(CVL2)을 통과함에 따라, 적색 광이 방출될 수 있다.
상기 제3 색변환 층(CVL3)은 상기 제3 발광층(6300)과 중첩할 수 있다. 일 실시예에서, 상기 제3 색변환 층(CVL3)은 상기 제3 발광층(6300)에서 방출된 광의 파장을 산란시킬 수 있다. 예를 들어, 상기 제3 색변환 층(CVL3)은 투명 고분자 물질, 산란체 등을 포함할 수 있다. 상기 제3 발광층(6300)에서 방출된 광이 상기 제3 색변환 층(CVL3)을 통과함에 따라, 청색 광이 방출될 수 있다.
일 실시예에서, 상기 굴절층(LR)은 상기 제1 내지 제3 색변환 층들(CVL1, CVL2, CVL3) 상에 배치될 수 있다. 상기 굴절층(LR)은 소정의 굴절률을 가질 수 있다. 그에 따라, 상기 표시 장치(DD)의 광 효율이 향상될 수 있다. 다른 실시예에서, 상기 굴절층(LR)은 상기 제1 내지 제3 색변환 층들(CVL1, CVL2, CVL3)의 하부에 배치될 수 있다. 또 다른 실시예에서, 상기 굴절층(LR)은 제1 및 제2 굴절층들을 포함하고, 상기 제1 굴절층은 상기 제1 내지 제3 색변환 층들(CVL1, CVL2, CVL3) 상에 배치되며, 상기 제2 굴절층은 상기 제1 내지 제3 색변환 층들(CVL1, CVL2, CVL3)의 하부에 배치될 수 있다.
상기 차광층(BM)은 상기 굴절층(LR) 상에 배치될 수 있다. 상기 차광층(BM)은 차광 물질로 형성될 수 있으며, 하부에서 방출되는 광을 차단할 수 있다. 또한, 상기 차광층(BM)에는 상기 굴절층(LR)을 노출시키는 개구가 형성될 수 있다.
상기 제1 컬러 필터(CF1)는 상기 제1 색변환 층(CVL1)과 중첩할 수 있다. 일 실시예에서, 상기 제1 컬러 필터(CF1)는 녹색 광에 대응하는 파장의 광을 투과시킬 수 있다.
상기 제2 컬러 필터(CF2)는 상기 제2 색변환 층(CVL2)과 중첩할 수 있다. 일 실시예에서, 상기 제2 컬러 필터(CF2)는 적색 광에 대응하는 파장의 광을 투과시킬 수 있다.
상기 제3 컬러 필터(CF3)는 상기 제3 색변환 층(CVL3)과 중첩할 수 있다. 일 실시예에서, 상기 제3 컬러 필터(CF3)는 청색 광에 대응하는 파장의 광을 투과시킬 수 있다.
상기 평탄화층(OC)은 상기 제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 상에 배치될 수 있다. 상기 평탄화층(OC)은 유기 물질로 형성될 수 있으며, 실질적으로 평탄한 상면을 제공할 수 있다.
도 12는 도 9의 I-I' 선을 따라 절단한 단면도이다.
도 9 및 12를 참조하면, 상기 배선부(5110)는 상기 제2 게이트 전극(3420)과 중첩할 수 있다. 또한, 상술한 바와 같이, 상기 제1 돌출부(5210)는 상기 배선부(5110)로부터 상기 제1 화소 전극(5300)을 향하여 돌출될 수 있다. 그에 따라, 상기 제1 돌출부(5210)는 상기 제1 화소 전극(5300) 및 상기 제2 연결 패턴(4620) 사이에 배치될 수 있다. 상기 공통 전압(ELVSS)이 제공되는 상기 제1 돌출부(5210)가 상기 제1 화소 전극(5300) 및 상기 제2 연결 패턴(4620) 사이에 배치됨에 따라, 상기 제1 화소 전극(5300) 및 상기 제2 연결 패턴(4620) 사이의 기생 커패시턴스가 감소될 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
DD: 표시 장치 1100: 공통 전압 배선
1510: 제1 데이터 배선 1520: 제2 데이터 배선
1530: 제3 데이터 배선 2310: 제1 액티브 패턴
2320: 제2 액티브 패턴 2330: 제3 액티브 패턴
3410: 제1 게이트 전극 3420: 제2 게이트 전극
3430: 제3 게이트 전극 3500: 게이트 배선
4100: 게이트 연결 배선 4610: 제1 연결 패턴
4620: 제2 연결 패턴 4630: 제3 연결 패턴
4710: 제1 데이터 패턴 4720: 제2 데이터 패턴
4730: 제3 데이터 패턴 5100: 공통 전압 패턴
5110: 배선부 5210: 제1 돌출부
5220: 제2 돌출부 5230: 접촉부
5300: 제1 화소 전극 5400: 제2 화소 전극
5500: 제3 화소 전극 7000: 공통 전극

Claims (20)

  1. 기판 상에 배치되는 제1 액티브 패턴;
    상기 기판 상에 배치되고, 상기 제1 액티브 패턴과 이격하는 제2 액티브 패턴;
    상기 제1 액티브 패턴 상에 배치되고, 상기 제1 액티브 패턴과 접촉하는 제1 연결 패턴;
    상기 제2 액티브 패턴 상에 배치되고, 상기 제2 액티브 패턴과 접촉하는 제2 연결 패턴;
    상기 제1 연결 패턴 상에 배치되는 제1 화소 전극;
    상기 제2 연결 패턴 상에 배치되고, 상기 제1 화소 전극과 이격하는 제2 화소 전극;
    상기 제2 연결 패턴 상에 배치되고, 상기 제2 화소 전극과 이격하며, 제1 방향으로 연장하는 배선부 및 상기 배선부로부터 돌출되며 상기 제2 연결 패턴과 중첩하는 제1 돌출부를 포함하는 공통 전압 패턴;
    상기 공통 전압 패턴 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되고, 상기 공통 전압 패턴과 연결되는 공통 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서, 상기 제1 돌출부는 상기 제1 방향과 교차하는 제2 방향으로 돌출되는 것을 특징으로 하는 표시 장치.
  3. 제1 항에 있어서, 상기 제1 돌출부는 상기 제1 화소 전극을 향하여 돌출되는 것을 특징으로 하는 표시 장치.
  4. 제1 항에 있어서, 상기 제1 돌출부는 상기 배선부와 일체로 형성되는 것을 특징으로 하는 표시 장치.
  5. 제1 항에 있어서, 상기 공통 전압 패턴은 상기 제1 화소 전극 및 상기 제2 화소 전극과 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 액티브 패턴 상에 배치되고, 상기 제1 연결 패턴과 접촉하는 제1 게이트 전극; 및
    상기 제2 액티브 패턴 상에 배치되고, 상기 제1 게이트 전극과 이격하며, 상기 제2 연결 패턴과 접촉하는 제2 게이트 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  7. 제6 항에 있어서, 상기 배선부는 상기 제2 게이트 전극과 중첩하는 것을 특징으로 하는 표시 장치.
  8. 제6 항에 있어서, 상기 제1 연결 패턴은 상기 제1 액티브 패턴 및 상기 제1 게이트 전극을 연결시키고,
    상기 제2 연결 패턴은 상기 제2 액티브 패턴 및 상기 제2 게이트 전극을 연결시키는 것을 특징으로 하는 표시 장치.
  9. 제1 항에 있어서,
    상기 기판 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하며, 상기 제1 액티브 패턴과 연결되는 제1 데이터 배선; 및
    상기 기판 상에 배치되고, 상기 제2 방향으로 연장하며, 상기 제1 데이터 배선과 이격하고, 상기 제2 액티브 패턴과 연결되는 제2 데이터 배선을 더 포함하는 것을 특징으로 하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 연결 패턴과 동일한 층에 배치되고, 상기 제1 액티브 패턴 및 상기 제2 데이터 배선을 연결시키는 제1 데이터 패턴; 및
    상기 제2 연결 패턴과 동일한 층에 배치되고, 상기 제2 액티브 패턴 및 상기 제1 데이터 배선을 연결시키는 제2 데이터 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 액티브 패턴 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하며, 상기 제1 액티브 패턴 및 상기 제2 액티브 패턴과 중첩하는 게이트 배선을 더 포함하는 것을 특징으로 하는 표시 장치.
  12. 제11 항에 있어서,
    상기 게이트 배선 상에 배치되고, 상기 제1 방향으로 연장하며, 상기 게이트 배선과 연결되는 게이트 연결 배선을 더 포함하는 것을 특징으로 하는 표시 장치.
  13. 제1 항에 있어서, 상기 공통 전압 패턴은 상기 배선부로부터 돌출되며, 상기 제1 돌출부와 반대 방향으로 연장하는 제2 돌출부를 더 포함하는 것을 특징으로 하는 표시 장치.
  14. 제13 항에 있어서, 상기 제2 돌출부는 상기 배선부 및 상기 제1 돌출부와 일체로 형성되는 것을 특징으로 하는 표시 장치.
  15. 제13 항에 있어서,
    상기 제2 돌출부를 사이에 두고 상기 제2 화소 전극과 대향하는 제3 화소 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  16. 제15 항에 있어서, 상기 공통 전압 패턴은 상기 제1 화소 전극, 상기 제2 화소 전극, 및 상기 제3 화소 전극과 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  17. 제1 항에 있어서, 상기 제1 화소 전극은 상기 제1 연결 패턴과 접촉하고,
    상기 제2 화소 전극은 상기 제2 연결 패턴과 접촉하는 것을 특징으로 하는 표시 장치.
  18. 제1 항에 있어서, 상기 공통 전압 패턴 및 상기 공통 전극에는 동일한 공통 전압이 제공되는 것을 특징으로 하는 표시 장치.
  19. 제1 항에 있어서, 평면 상에서, 상기 배선부는 상기 제1 화소 전극 및 상기 제2 화소 전극 사이에 배치되는 것을 특징으로 하는 표시 장치.
  20. 제1 항에 있어서, 상기 제1 돌출부는 상기 제2 연결 패턴을 상기 제1 화소 전극으로부터 차폐하는 것을 특징으로 하는 표시 장치.
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