KR20240045405A - 표시 장치 및 이의 제조 방법 - Google Patents

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KR20240045405A
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강동한
김지훈
문성권
손승석
양신혁
이우근
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Abstract

표시 장치는 표시 영역 및 표시 영역 내에 위치하는 컨택 영역을 가지는 기판, 기판 상의 표시 영역에 배치되고, 컨택 영역과 중첩하는 전원 배선, 기판 및 전원 배선 상에 배치되고, 컨택 영역에서 전원 배선의 상면의 적어도 일부를 노출시키는 개구를 가지는 패시베이션층, 패시베이션층 상에 배치되고, 컨택 영역에서 개구와 연결되는 비아 컨택홀을 가지며, 비아 컨택홀의 중심을 향해 돌출된 돌출부를 가지는 비아 절연층, 및 비아 절연층 및 전원 배선 상에 배치되는 공통 전극을 포함한다. 이에 따라, 상기 패시베이션층 및 상기 비아 절연층을 포함하는 다층막은 상기 컨택 영역에서 상기 개구의 일 측면 및 상기 돌출부에 의한 언더컷 형상을 가질 수 있다. 이에 따라, 공통 전극은 컨택 영역에서 전원 배선과 전기적으로 연결될 수 있다. 이에 따라, 공통 전극으로 제공되는 공통 전압의 전압 강하가 방지될 수 있다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 상기 표시 장치의 제조 방법에 관한 것이다.
표시 장치는 발광 소자들을 포함하며, 상기 발광 소자들은 통판 전극으로 형성되는 공통 전극을 포함한다. 상기 표시 장치의 크기가 증가함에 따라, 상기 공통 전극으로 제공되는 전압의 강하로 인해, 상기 표시 장치의 표시 품질이 저하되는 문제가 발생할 수 있다. 이에, 상기 공통 전극으로 제공되는 전압의 강하를 방지하기 위한 구조가 개발되고 있다.
본 발명의 목적은 전압 강하를 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 전압 강하를 방지할 수 있는 표시 장치의 제조 방법에 관한 것이다.
다만, 본 발명의 목적이 이와 같은 목적에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역 내에 위치하는 컨택 영역을 가지는 기판, 상기 기판 상의 상기 표시 영역에 배치되고, 상기 컨택 영역과 중첩하는 전원 배선, 상기 기판 및 상기 전원 배선 상에 배치되고, 상기 컨택 영역에서 상기 전원 배선의 상면의 적어도 일부를 노출시키는 개구를 가지는 패시베이션층, 상기 패시베이션층 상에 배치되고, 상기 컨택 영역에서 상기 개구와 연결되는 비아 컨택홀을 가지며, 상기 비아 컨택홀의 중심을 향해 돌출된 돌출부를 가지는 비아 절연층, 및 상기 비아 절연층 및 상기 전원 배선 상에 배치되고, 상기 컨택 영역에서 상기 전원 배선과 전기적으로 연결되는 공통 전극을 포함할 수 있다.
일 실시예에 있어서, 상기 패시베이션층 및 상기 비아 절연층을 포함하는 다층막은 상기 컨택 영역에서 상기 개구의 제1 측면 및 상기 돌출부에 의한 언더컷 형상을 가질 수 있다.
일 실시예에 있어서, 상기 비아 절연층은 일 부분이 상기 개구의 내부까지 연장되도록 배치되어, 상기 개구의 상기 제1 측면과 대향하는 제2 측면을 커버할 수 있다.
일 실시예에 있어서, 상기 전원 배선의 상면을 기준으로 한 상기 제1 측면의 제1 경사각은 상기 전원 배선의 상면을 기준으로 한 상기 제2 측면의 제2 경사각보다 작을 수 있다.
일 실시예에 있어서, 상기 전원 배선의 상면을 기준으로 한 상기 비아 절연층의 측면의 제3 경사각은 상기 제2 경사각보다 작을 수 있다.
일 실시예에 있어서, 상기 패시베이션층은 무기 절연 물질을 포함하고, 상기 비아 절연층은 유기 절연 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 돌출부가 상기 컨택홀의 중심을 향해 돌출된 길이는 대략 0.1um 내지 대략 5.0um일 수 있다.
일 실시예에 있어서, 상기 전원 배선은 제1 도전층 및 상기 제1 도전층 상에 배치되는 제2 도전층을 포함하고, 상기 제1 도전층은 구리(Cu) 및 알루미늄(Al)으로 이루어진 그룹에서 선택되는 적어도 하나를 포함하며, 상기 제2 도전층은 투명 전도성 산화물, 티타늄(Ti) 및 몰리브덴(Mo)으로 이루어진 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 공통 전극은 상기 컨택 영역에서 상기 돌출부에 의해 단절될 수 있다.
일 실시예에 있어서, 상기 공통 전극은 상기 컨택 영역에서 전체적으로 연결될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 컨택 영역에서 상기 돌출부에 의해 단절되는 발광층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 발광층의 두께는 상기 패시베이션층의 두께보다 작거나 같을 수 있다.
일 실시예에 있어서, 상기 공통 전극은 상기 발광층의 측면을 커버할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 기판 상의 상기 표시 영역에 배치되는 트랜지스터, 상기 트랜지스터 상에 배치되며, 상기 트랜지스터와 전기적으로 연결되는 화소 전극, 및 상기 컨택 영역에서 상기 돌출부에 의해 단절되며, 상기 화소 전극과 동일한 층에 배치되는 캡핑 전극을 더 포함할 수 있다.
일 실시예에 있어서, 상기 비아 절연층의 상면은 상기 화소 전극과 중첩하는 제1 부분 및 상기 화소 전극과 이격되는 제2 부분을 포함하고, 상기 기판의 상면으로부터 상기 제1 부분까지의 높이는 상기 기판의 상면으로부터 상기 제2 부분의 높이보다 클 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 기판 상의 상기 표시 영역의 일 측에 위치하는 패드 영역에 배치되고, 상기 전원 배선과 동일한 층에 배치되는 패드 전극을 더 포함할 수 있다.
일 실시예에 있어서, 상기 패시베이션층은 상기 패드 전극의 상면의 적어도 일부를 노출시킬 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 공통 전극 상에 배치되고, 무기 봉지층 및 유기 봉지층을 포함하는 봉지층을 더 포함하고, 상기 유기 봉지층은 상기 전원 배선과 상기 돌출부 사이의 빈 공간을 채우도록 배치될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 표시 장치는, 표시 영역 및 상기 표시 영역 내에 위치하는 컨택 영역을 가지는 기판, 상기 기판 상의 상기 표시 영역에 배치되고, 상기 컨택 영역과 중첩하는 전원 배선, 상기 기판 및 상기 전원 배선 상에 배치되고, 상기 컨택 영역에서 상기 전원 배선의 상면의 적어도 일부를 노출시키는 다층막을 포함할 수 있다.
일 실시예에 있어서, 상기 다층막은 상기 컨택 영역에서 상기 전원 배선의 상면의 적어도 일부를 노출시키는 개구를 가지는 패시베이션층, 및 상기 패시베이션층 상에 배치되고, 상기 컨택 영역에서 상기 개구와 연결되는 비아 컨택홀을 가지며, 상기 비아 컨택홀의 중심을 향해 돌출된 돌출부를 가지는 비아 절연층을 포함하며, 상기 컨택 영역에서 상기 개구의 제1 측면 및 상기 돌출부에 의한 언더컷 형상을 가질 수 있다.
일 실시예에 있어서, 상기 비아 절연층은 일 부분이 상기 개구의 내부까지 연장되도록 배치되어, 상기 개구의 상기 제1 측면과 대향하는 제2 측면을 커버할 수 있다.
일 실시예에 있어서, 상기 전원 배선의 상면을 기준으로 한 상기 제1 측면의 제1 경사각은 상기 전원 배선의 상면을 기준으로 한 상기 제2 측면의 제2 경사각보다 작을 수 있다.
일 실시예에 있어서, 상기 전원 배선의 상면을 기준으로 한 상기 비아 절연층의 측면의 제3 경사각은 상기 제2 경사각보다 작을 수 있다.
일 실시예에 있어서, 상기 패시베이션층은 무기 절연 물질을 포함하고, 상기 비아 절연층은 유기 절연 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 돌출부가 상기 컨택홀의 중심을 향해 돌출된 길이는 대략 0.1um 내지 대략 5.0um일 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 표시 영역 및 상기 표시 영역 내에 위치하는 컨택 영역을 가지는 기판 상의 상기 표시 영역에 상기 컨택 영역과 중첩하도록 전원 배선을 형성하는 단계, 상기 기판 및 상기 전원 배선 상에, 상기 컨택 영역에서 상기 전원 배선의 상면의 적어도 일부를 노출시키는 컨택홀을 가지는 패시베이션층을 형성하는 단계, 상기 전원 배선 및 상기 패시베이션층 상에, 상기 전원 배선 및 상기 패시베이션층을 커버하도록 예비 비아 절연층을 형성하는 단계, 상기 예비 비아 절연층을 패터닝하여, 상기 컨택 영역에서 상기 컨택홀과 연결되는 비아 컨택홀을 가지는 비아 절연층을 형성하는 단계, 상기 컨택 영역에서, 상기 비아 절연층이 상기 비아 컨택홀의 중심을 향해 돌출된 돌출부를 가지도록 상기 비아 절연층 및 상기 전원 배선과 중첩하는 상기 패시베이션층의 일부를 제거하는 단계, 및 상기 전원 배선 및 상기 비아 절연층 상에, 상기 컨택 영역에서 상기 전원 배선과 전기적으로 연결되는 공통 전극을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 비아 절연층 및 상기 전원 배선과 중첩하는 상기 패시베이션층의 일부는 습식 식각 공정을 통해 제거될 수 있다.
일 실시예에 있어서, 상기 패시베이션층의 일부를 제거하는 단계 이후, 상기 패시베이션층은 상기 컨택홀보다 폭이 큰 개구를 가지고, 상기 패시베이션층 및 상기 비아 절연층을 포함하는 다층막은 상기 컨택 영역에서 상기 개구의 제1 측면 및 상기 돌출부에 의한 언더컷 형상을 가질 수 있다.
일 실시예에 있어서, 상기 비아 절연층을 형성하는 단계에서, 상기 비아 컨택홀의 일 부분은 평면 상에서 상기 컨택홀과 중첩하고, 나머지 부분은 평면 상에서 상기 컨택홀과 이격될 수 있다.
일 실시예에 있어서, 상기 패시베이션층은 무기 절연 물질로 형성되고, 상기 비아 절연층은 유기 절연 물질로 형성될 수 있다.
일 실시예에 있어서, 상기 표시 장치의 제조 방법은 상기 패시베이션층을 형성하는 단계 이전에, 상기 기판 상의 상기 표시 영역의 일 측에 위치하는 패드 영역에 패드 전극을 형성하는 단계를 더 포함하고, 상기 패드 전극은 상기 전원 배선과 동일한 공정에서 형성되며, 상기 패시베이션층은 상기 패드 전극의 상면의 적어도 일부를 노출시킬 수 있다.
일 실시예에 있어서, 상기 예비 비아 절연층을 형성하는 단계에서, 상기 예비 비아 절연층은 상기 패드 전극을 상기 전원 배선 및 상기 패시베이션층과 함께 커버하도록 형성되고, 상기 예비 비아 절연층을 패터닝한 이후, 상기 기판 상의 상기 패드 영역에 배치되고, 상기 패시베이션층을 커버하는 보호 절연층이 상기 비아 절연층과 함께 형성될 수 있다.
일 실시예에 있어서, 상기 보호 절연층은 상기 비아 절연층과 일체로 형성되고, 상기 보호 절연층의 두께는 상기 비아 절연층의 두께보다 작을 수 있다.
일 실시예에 있어서, 상기 비아 절연층 및 상기 보호 절연층은 상기 예비 비아 절연층을 하프톤 마스크를 이용하여 패터닝하여 함께 형성될 수 있다.
일 실시예에 있어서, 상기 표시 장치의 제조 방법은 상기 패시베이션층의 일부를 제거하는 단계 이후, 상기 보호 절연층을 제거하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치의 제조 방법은 상기 공통 전극을 형성하는 단계 이전에, 상기 전원 배선 상에 배치되고, 상기 컨택 영역에서 상기 돌출부에 의해 단절되도록 발광층을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 발광층이 증착되는 제1 각도는 상기 공통 전극이 증착되는 제2 각도보다 클 수 있다.
일 실시예에 있어서, 상기 표시 장치의 제조 방법은 상기 공통 전극을 형성하는 단계 이전에, 상기 전원 배선 상에 배치되고, 상기 컨택 영역에서 상기 돌출부에 의해 단절되도록 캡핑 전극을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치의 제조 방법은 상기 예비 패시베이션층이 형성되기 전에, 상기 기판 상의 상기 표시 영역에 트랜지스터를 형성하는 단계, 및 상기 비아 절연층이 형성된 후에, 상기 트랜지스터 상에 상기 트랜지스터와 전기적으로 연결되는 화소 전극을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 화소 전극은 상기 캡핑 전극과 동일한 공정에서 형성될 수 있다.
본 발명의 실시예들에 따른 표시 장치는 전원 배선, 패시베이션층, 비아 절연층 및 공통 전극을 포함할 수 있다. 또한, 상기 패시베이션층은 컨택 영역에서 상기 전원 배선의 일부를 노출시키는 개구를 가지고, 상기 비아 절연층은 상기 개구와 연결되는 비아 컨택홀을 가질 수 있다. 또한 상기 비아 절연층은 상기 비아 컨택홀의 중심을 향해 돌출된 돌출부를 가질 수 있다.
이에 따라, 상기 패시베이션층 및 상기 비아 절연층을 포함하는 다층막은 상기 컨택 영역에서 상기 개구의 일 측면 및 상기 돌출부에 의한 언더컷 형상을 가질 수 있다. 이에 따라, 상기 공통 전극은 상기 컨택 영역에서 상기 전원 배선과 전기적으로 연결될 수 있다. 이에 따라, 상기 공통 전극으로 제공되는 공통 전압의 전압 강하가 방지될 수 있다.
다만, 본 발명의 효과가 상기 효과들로 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 표시 장치를 나타내는 블록도이다.
도 3은 도 1의 표시 장치에 포함된 화소 구조물을 설명하기 위한 회로도이다.
도 4는 도 1의 표시 장치를 나타내는 단면도이다.
도 5는 도 4의 컨택 영역을 확대 도시한 확대도이다.
도 6 내지 도 19는 도 1의 표시 장치의 제조 방법을 나타내는 단면도들이다.
도 20은 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 단면도이다.
도 21은 본 발명의 또 다른 실시예에 따른 표시 장치를 설명하기 위한 단면도이다.
도 22는 본 발명의 또 다른 실시예에 따른 표시 장치를 설명하기 위한 단면도이다.
도 23은 도 22의 컨택 영역을 확대 도시한 확대도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 표시 장치(DD)는(예를 들면, 도 4의 기판(SUB)은) 표시 영역(DA) 및 패드 영역(PA)을 포함할 수 있다. 표시 영역(DA)에는 화소 구조물들(PX)이 배치될 수 있다. 예를 들면, 화소 구조물들(PX)은 제1 방향(D1) 및 제1 방향(D1)과 직교하는 제2 방향(D2)을 따라 표시 영역(DA)에 전체적으로 배열될 수 있다.
화소 구조물들(PX) 각각은 광을 생성하는 발광 소자 및 상기 발광 소자를 구동하는 트랜지스터를 포함할 수 있다. 예를 들면, 상기 발광 소자는 유기 발광 다이오드를 포함할 수 있다. 다른 예를 들면, 상기 발광 소자는 나노 발광 다이오드를 포함할 수 있다. 예를 들면, 상기 트랜지스터는 박막 트랜지스터(Thin Film Transistor, TFT)일 수 있다. 상기 발광 소자 및 상기 트랜지스터를 포함하는 화소 구조물들(PX)을 통해 표시 장치(DD)의 표시 영역(DA)에 영상이 표시될 수 있다.
일 실시예에 있어서, 표시 영역(DA) 내에는 컨택 영역(CA)이 위치할 수 있다. 일 실시예에 있어서, 컨택 영역(CA)은 화소 구조물(PX)에 인접하게 위치할 수 있다. 본 명세서에서, 컨택 영역(CA)은 공통 전극(예를 들어, 도 4의 공통 전극(CTE))이 전원 배선(예를 들어, 도 4의 전원 배선(VL))과 전기적으로 연결되도록 하기 위해, 전원 배선(VL) 상에 배치되는 패시베이션층(예를 들어, 도 4의 패시베이션층(PVX)), 및 비아 절연층(예를 들어, 도 4의 비아 절연층(VIA)) 각각의 적어도 일 부분이 패터닝된 영역으로 정의될 수 있다. 이에 대해서는, 도 4 및 도 5를 참조하여 보다 자세히 후술한다.
일 실시예에 있어서, 패드 영역(PA)은 표시 영역(DA)의 적어도 일측에 위치할 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 패드 영역(PA)은 표시 영역(DA)의 제1 방향(D1)에 위치할 수 있다. 그러나, 이는 예시적인 것으로 본 발명이 반드시 이에 한정되는 것은 아니다. 예를 들면, 패드 영역(PA)은 표시 영역(DA)의 제1 방향(D1) 및 제2 방향(D2)에 각각 위치할 수도 있다.
패드 영역(PA)에는 패드 전극들(PE)이 배치될 수 있다. 예를 들면, 패드 전극들(PE)은 제2 방향(D2)을 따라 배열될 수 있다. 패드 전극들(PE)은 외부 장치와 전기적으로 연결될 수 있다. 즉, 패드 전극들(PE)은 상기 외부 장치와 화소 구조물들(PX)을 전기적으로 연결시킬 수 있다.
상기 외부 장치는 표시 장치(DD)와 연성 인쇄 회로 기판 또는 인쇄 회로 기판을 통해 전기적으로 연결될 수 있다. 예를 들면, 상기 연성 인쇄 회로 기판의 일측은 패드 전극들(PE)과 직접적으로 접촉할 수 있고, 상기 연성 인쇄 회로 기판의 타측은 상기 외부 장치와 직접적으로 접촉할 수 있다. 상기 외부 장치는 데이터 신호, 게이트 신호, 발광 제어 신호, 게이트 초기화 신호, 초기화 전압, 전원 전압 등을 표시 장치(DD)에 제공할 수 있다. 또한, 상기 연성 인쇄 회로 기판에는 구동 집적 회로가 실장될 수 있다. 다른 실시예들에 있어서, 상기 구동 집적 회로가 패드 전극들(PE)과 인접하여 표시 장치(DD)에 실장될 수도 있다.
도 1에는, 표시 영역(DA) 및 패드 영역(PA) 각각이 사각형의 평면 형상을 갖는 것으로 도시되어 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다. 예를 들면, 표시 영역(DA) 및 패드 영역(PA) 각각은 삼각형, 마름모, 다각형, 원형 또는 타원형의 평면 형상을 가질 수도 있다.
또한, 도 1에는 패드 영역(PA)의 제2 방향(D2)으로의 폭이 표시 영역(DA)의 제2 방향(D2)으로의 폭과 동일한 것으로 도시되어 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다. 예를 들면, 패드 영역(PA)의 제2 방향(D2)으로의 폭은 표시 영역(DA)의 제2 방향(D2)으로의 폭보다 작을 수도 있다.
도 2는 도 1의 표시 장치를 나타내는 블록도이다.
도 2를 참조하면, 표시 장치(DD)는 표시 패널(PNL), 데이터 구동부(DDV), 게이트 구동부(GDV), 제어부(CON), 및 전압 공급부(VP)를 포함할 수 있다.
표시 패널(PNL)은 적어도 하나의 화소 구조물(PX)을 포함할 수 있다.
화소 구조물(PX)은 제1 게이트 배선(GL1)을 통해 제1 게이트 신호(SC)를 제공받고, 제2 게이트 배선(GL2)을 통해 제2 게이트 신호(SS)를 제공받을 수 있다. 또한, 화소 구조물(PX)은 데이터 배선(DL)을 통해 데이터 전압(DATA)을 제공받을 수 있고, 초기화 전압 배선(VTL)을 통해 초기화 전압(VINT)을 제공받을 수 있다. 화소 구조물(PX)에는 상기 제1 게이트 신호(SC)에 응답하여 상기 데이터 전압(DATA)이 기입될 수 있고, 제2 게이트 신호(SS)에 응답하여 상기 초기화 전압(VINT)이 기입될 수 있다.
데이터 구동부(DDV)는 출력 영상 데이터(ODAT) 및 데이터 제어 신호(DCTRL)에 기초하여 데이터 전압(DATA)을 생성할 수 있다. 예를 들어, 데이터 구동부(DDV)는 출력 영상 데이터(ODAT)에 상응하는 데이터 전압(DATA)을 생성하고, 데이터 제어 신호(DCTRL)에 응답하여 데이터 전압(DATA)을 출력할 수 있다. 데이터 제어 신호(DCTRL)는 출력 데이터 인에이블 신호, 수평 개시 신호 및 로드 신호를 포함할 수 있다.
게이트 구동부(GDV)는 게이트 제어 신호(GCTRL)에 기초하여 제1 및 제2 게이트 신호들(SC, SS)를 생성할 수 있다. 예를 들어, 각각의 제1 게이트 신호(SC) 및 상기 제2 게이트 신호(SS)는 상기 트랜지스터를 턴온시키는 게이트 온 전압 및 상기 트랜지스터를 턴오프시키는 게이트 오프 전압을 포함할 수 있다. 게이트 제어 신호(GCTRL)는 수직 개시 신호, 클록 신호 등을 포함할 수 있다.
제어부(CON)(예를 들어, 타이밍 컨트롤러(T-CON))는 외부의 호스트 프로세서(예를 들어, GPU)로부터 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)를 제공받을 수 있다. 예를 들어, 입력 영상 데이터(IDAT)는 적색 영상 데이터, 녹색 영상 테이터 및 청색 영상 데이터를 포함하는 RGB 데이터일 수 있다. 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있다. 제어부(CON)는 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)에 기초하여, 게이트 제어 신호(GCTRL), 데이터 제어 신호(DCTRL), 및 출력 영상 데이터(ODAT)를 생성할 수 있다.
전압 공급부(VP)는 화소 구조물(PX)로 구동 전압(ELVDD), 공통 전압(ELVSS), 및 초기화 전압(VINT)을 제공할 수 있다. 구동 전압(ELVDD)은 구동 배선(PL)을 통해 화소 구조물(PX)로 제공될 수 있다. 공통 전압(ELVSS)은 전원 배선(VL) 및 공통 전극(예를 들어, 도 4의 공통 전극(CTE))을 통해 화소 구조물(PX)로 제공될 수 있다. 다시 말하면, 전원 배선(VL)은 공통 전압(ELVSS)을 공통 전극(CTE)으로 전달할 수 있다. 전원 배선(VL)은 공통 전압(ELVSS)의 전압 강하를 방지할 수 있다.
도 3은 도 1의 표시 장치에 포함된 화소 구조물을 설명하기 위한 회로도이다.
도 3을 참조하면, 화소 구조물(PX)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터(CST)를 포함할 수 있다. 화소 구조물(PX)은 발광 소자(LED)와 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)는 제1 단자, 제2 단자, 및 게이트 단자를 포함할 수 있다. 상기 제1 단자는 구동 전압(ELVDD)을 제공받을 수 있다. 상기 제2 단자는 발광 소자(LED)와 연결될 수 있다. 상기 게이트 단자는 제2 트랜지스터(T2)와 연결될 수 있다. 제1 트랜지스터(T1)는 구동 전압(ELVDD) 및 데이터 전압(DATA)에 기초하여 구동 전류를 생성할 수 있다.
제2 트랜지스터(T2)는 제1 단자, 제2 단자, 및 게이트 단자를 포함할 수 있다. 상기 제1 단자는 데이터 전압(DATA)을 제공받을 수 있다. 상기 제2 단자는 제1 트랜지스터(T1)와 연결될 수 있다. 상기 게이트 단자는 제1 게이트 신호(SC)를 제공받을 수 있다. 제2 트랜지스터(T2)는 제1 게이트 신호(SC)에 응답하여 데이터 전압(DATA)을 전달할 수 있다.
제3 트랜지스터(T3)는 제1 단자, 제2 단자, 및 게이트 단자를 포함할 수 있다. 상기 제1 단자는 제1 트랜지스터(T1)와 연결될 수 있다. 상기 제2 단자는 초기화 전압(VINT)을 제공받을 수 있다. 상기 게이트 단자는 제2 게이트 신호(SS)를 제공받을 수 있다. 제3 트랜지스터(T3)는 제2 게이트 신호(SS)에 응답하여 초기화 전압(VINT)을 전달할 수 있다.
스토리지 커패시터(CST)는 제1 단자 및 제2 단자를 포함할 수 있다. 상기 제1 단자는 제1 트랜지스터(T1)의 상기 게이트 단자와 연결될 수 있다. 상기 제2 단자는 제3 트랜지스터(T3)의 상기 제1 단자와 연결될 수 있다. 스토리지 커패시터(CST)는 제1 게이트 신호(SC)의 비활성화 구간 동안 제1 트랜지스터(T1)의 상기 게이트 단자의 전압 레벨을 유지시킬 수 있다.
발광 소자(LED)는 제1 단자 및 제2 단자를 포함할 수 있다. 상기 제1 단자는 제1 트랜지스터(T1)의 상기 제2 단자와 연결될 수 있다. 상기 제2 단자는 공통 전압(ELVSS)을 제공받을 수 있다. 발광 소자(LED)는 상기 구동 전류에 상응하는 휘도를 갖는 광을 방출할 수 있다. 발광 소자(LED)는 유기 물질을 발광층으로 활용하는 유기 발광 소자, 무기 물질을 발광층으로 활용하는 무기 발광 소자 등을 포함할 수 있다.
한편, 도 3에 도시된 화소 구조물(PX)의 연결 구조는 예시적인 것으로, 다양하게 변경될 수 있다.
도 4는 도 1의 표시 장치를 나타내는 단면도이다. 도 5는 도 4의 컨택 영역을 확대 도시한 확대도이다. 예를 들어, 도 4는 도 1의 Ⅰ-Ⅰ’ 라인을 따라 자른 단면도일 수 있다. 본 명세서에서,
도 1 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)는 기판(SUB), 하부 금속층(BML), 버퍼층(BFR), 게이트 절연층(GI), 층간 절연층(ILD), 트랜지스터(TR), 전원 배선(VL), 패드 전극(PE), 패시베이션층(PVX), 비아 절연층(VIA), 화소 정의막(PDL), 발광 소자(LED) 및 봉지층(TFE)을 포함할 수 있다. 트랜지스터(TR)는 액티브 패턴(ACT), 제1 게이트 전극(GAT1), 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)을 포함할 수 있고, 발광 소자(LED)는 화소 전극(ADE), 발광층(EL) 및 공통 전극(CTE)을 포함할 수 있다. 봉지층(TFE)은 제1 무기 봉지층(IEL1), 유기 봉지층(OEL) 및 제2 무기 봉지층(IEL2)을 포함할 수 있다.
기판(SUB)은 투명한 또는 불투명한 물질을 포함할 수 있다. 일 실시예에 있어서, 기판(SUB)으로 사용될 수 있는 물질의 예로는 유리, 석영, 플라스틱 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
하부 금속층(BML)은 기판(SUB) 상에 배치될 수 있다. 일 실시예에 있어서, 하부 금속층(BML)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다.
버퍼층(BFR)은 기판(SUB) 상에 배치되고, 하부 금속층(BML)을 커버할 수 있다. 일 실시예에 있어서, 버퍼층(BFR)은 기판(SUB) 상의 표시 영역(DA) 및 패드 영역(PA)에 전체적으로 배치될 수 있다. 버퍼층(BFR)은 기판(SUB)을 통해 산소, 수분 등과 같은 불순물이 기판(SUB) 상부로 확산되는 것을 방지할 수 있다. 버퍼층(BFR)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다. 버퍼층(BFR)은 단층 구조를 가지거나, 복수의 절연층들을 포함하는 다층 구조를 가질 수 있다.
액티브 패턴(ACT)은 버퍼층(BFR) 상의 표시 영역(DA)에 배치될 수 있다. 일 실시예에 있어서, 액티브 패턴(ACT)은 실리콘 반도체 물질 또는 산화물 반도체 물질로 형성될 수 있다. 액티브 패턴(ACT)으로 사용될 수 있는 상기 실리콘 반도체 물질의 예로는 비정질 실리콘, 다결정 실리콘 등이 있을 수 있다.
게이트 절연층(GI)은 액티브 패턴(ACT) 상에 배치될 수 있다. 일 실시예에 있어서, 게이트 절연층(GI)은 절연 물질로 형성될 수 있다. 게이트 절연층(GI)으로 사용될 수 있는 절연 물질의 예로는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 일 실시예에 있어서, 도 3에 도시된 바와 같이, 게이트 절연층(GI)은 패턴 형태로 버퍼층(BFR) 및 액티브 패턴(ACT)상에 배치될 수 있다. 다만, 본 발명이 반드시 이에 한정되는 것은 아니며, 다른 실시예에 있어서, 게이트 절연층(GI)은 액티브 패턴(ACT)을 커버하도록, 버퍼층(BFR) 상에 전체적으로 형성될 수도 있다.
제1 게이트 전극(GAT1) 및 제2 게이트 전극(GAT2)은 게이트 절연층(GI) 상의 표시 영역(DA)에 배치될 수 있다. 일 실시예에 있어서, 제1 게이트 전극(GAT1) 및 제2 게이트 전극(GAT2)은 동일한 공정으로 형성될 수 있다. 다시 말하면, 제1 게이트 전극(GAT1) 및 제2 게이트 전극(GAT2)은 동일한 층에 배치될 수 있다. 다시 말하면, 제1 게이트 전극(GAT1) 및 제2 게이트 전극(GAT2)은 동일한 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극(GAT1) 및 제2 게이트 전극(GAT2) 각각은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다.
층간 절연층(ILD)은 버퍼층(BFR), 게이트 절연층(GI), 제1 게이트 전극(GAT1) 및 제2 게이트 전극(GAT2) 상에 배치될 수 있다. 층간 절연층(ILD)은 제1 게이트 전극(GAT1) 및 제2 게이트 전극(GAT2)을 커버할 수 있다. 일 실시예에 있어서, 층간 절연층(ILD)은 기판(SUB) 상의 표시 영역(DA) 및 패드 영역(PA)에 전체적으로 배치될 수 있다. 일 실시예에 있어서, 층간 절연층(ILD)은 무기 절연 물질로 형성될 수 있다. 층간 절연층(ILD)으로 사용될 수 있는 무기 절연 물질의 예로는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
제1 연결 전극(CE1) 및 제2 연결 전극(CE2)은 층간 절연층(ILD) 상의 표시 영역(DA)에 배치될 수 있다. 제1 연결 전극(CE1) 및 제2 연결 전극(CE2) 각각은 층간 절연층(ILD)을 관통하여 액티브 패턴(ACT)과 접촉할 수 있다. 또한 제2 연결 전극(CE2)은 층간 절연층(ILD) 및 버퍼층(BFR)을 관통하여 하부 금속층(BML)과도 접촉할 수 있다. 일 실시예에 있어서, 제1 연결 전극(CE1) 및 제2 연결 전극(CE2) 각각은 복수의 도전층들을 포함할 수 있다.
액티브 패턴(ACT), 제1 게이트 전극(GAT1), 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)은 트랜지스터(TR)를 형성할 수 있다. 다시 말하면, 트랜지스터(TR)는 기판(SUB) 상의 표시 영역(DA)에 배치될 수 있다. 예를 들어, 트랜지스터(TR)는 도 3을 참조하여 설명한 제1 내지 제3 트랜지스터(T1, T2, T3)들 중 적어도 하나와 대응할 수 있다.
패드 전극(PE)은 층간 절연층(ILD) 상의 패드 영역(PA)에 배치될 수 있다. 즉, 패드 전극(PE)은 기판(SUB) 상의 패드 영역(PA)에 배치될 수 있다. 일 실시예에 있어서, 패드 전극(PE)은 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)과 동일한 공정으로 형성될 수 있다. 다시 말하면, 패드 전극(PE)은 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)과 동일한 층에 배치될 수 있다. 다시 말하면, 패드 전극(PE)은 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)과 동일한 물질을 포함할 수 있다. 일 실시예에 있어서, 제1 연결 전극(CE1) 및 제2 연결 전극(CE2) 각각은 복수의 도전층들을 포함할 수 있다.
전원 배선(VL)은 층간 절연층(ILD) 상의 표시 영역(DA)에 배치될 수 있다. 일 실시예에 있어서, 전원 배선(VL)은 표시 영역(DA) 내의 컨택 영역(CA)에 배치될 수 있다. 상술한 바와 같이, 본 명세서에서, 컨택 영역(CA)은 공통 전극(CTE)이 전원 배선(VL)과 전기적으로 연결되도록 하기 위해, 전원 배선(VL) 상에 배치되는 패시베이션층(PVX) 및 비아 절연층(VIA) 각각의 적어도 일 부분이 패터닝된 영역으로 정의될 수 있다.
전원 배선(VL)은 층간 절연층(ILD)을 관통하여 제2 게이트 전극(GAT2)과 접촉할 수 있다. 또한 전원 배선(VL)은 층간 절연층(ILD) 및 버퍼층(BFR)을 관통하여 하부 금속층(BML)과도 접촉할 수 있다.
일 실시예에 있어서, 전원 배선(VL)은 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)과 동일한 공정으로 형성될 수 있다. 다시 말하면, 전원 배선(VL)은 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)과 동일한 층에 배치될 수 있다. 다시 말하면, 전원 배선(VL)은 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)과 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 전원 배선(VL)은 제1 도전층(CL1) 및 제1 도전층(CL1) 상에 배치되는 제2 도전층(CL2)을 포함할 수 있다.
일 실시예에 있어서, 제1 도전층(CL1) 및 제2 도전층(CL2)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 도전층(CL1)은 금속 물질을 포함하고, 제2 도전층(CL2)은 제1 도전층(CL1)이 포함하는 금속 물질과 상이한 금속 물질 및/또는 투명 도전성 산화물을 포함할 수 있다.
제1 도전층(CL1)으로 사용될 수 있는 상기 금속 물질의 예로는 구리(Cu), 알루미늄(Al) 등이 있을 수 있다. 구체적으로는, 제1 도전층(CL1)은 구리(Cu)를 포함할 수 있다. 제2 도전층(CL2)으로 사용될 수 있는 상기 금속 물질의 예로는 티타늄(Ti), 몰리브덴(Mo) 등이 있을 수 있다. 제2 도전층(CL2)으로 사용될 수 있는 상기 투명 도전성 산화물의 예로는, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 아연 산화물(ZnO), 인듐 산화물(In2O3), 인듐 갈륨 산화물(IGO), 알루미늄 아연 산화물(AZO) 등이 있을 수 있다. 구체적으로는, 제2 도전층(CL2)은 인듐 주석 산화물(ITO)을 포함할 수 있다.
한편, 도 4에는 전원 배선(VL)이 2층 구조인 것으로 도시되었으나, 이는 예시적인 것으로서, 다른 실시예에 있어서, 전원 배선(VL)은 3층 이상의 다층 구조를 가질 수도 있다.
패시베이션층(PVX)은 층간 절연층(ILD), 제1 연결 전극(CE1), 제2 연결 전극(CE2), 전원 배선(VL) 및 패드 전극(PE) 상에 배치될 수 있다. 일 실시예에 있어서, 패시베이션층(PVX)은 층간 절연층(ILD) 상의 표시 영역(DA) 및 패드 영역(PA)에 전체적으로 배치될 수 있다.
일 실시예에 있어서, 패시베이션층(PVX)은 무기 절연 물질로 형성될 수 있다. 패시베이션층(PVX)으로 사용될 수 있는 무기 절연 물질의 예로는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 또한, 패시베이션층(PVX)은 단층 및 다층으로 구성될 수 있다.
일 실시예에 있어서, 패드 영역(PA)에 배치된 패시베이션층(PVX)은 패드 전극(PE)의 상면의 적어도 일부를 노출시키는 제1 컨택홀(CNT1)을 가질 수 있다. 제1 컨택홀(CNT1)을 통해 상기 외부 장치가 패드 전극(PE)과 전기적으로 연결될 수 있다. 표시 영역(DA)에 배치된 패시베이션층(PVX)은 제2 연결 전극(CE2)의 상면의 적어도 일부를 노출시키는 제2 컨택홀(CNT2) 및 전원 배선(VL)의 상면의 적어도 일부를 노출시키는 개구(OP)를 가질 수 있다. 예를 들어, 개구(OP)는 컨택 영역(CA)에 위치할 수 있다. 예를 들어, 개구(OP)는 전원 배선(VL)의 제2 도전층(CL2)의 적어도 일부를 노출시킬 수 있다. 한편, 전원 배선(VL)의 제1 도전층(CL1)은 패시베이션층(PVX)에 의해 전체적으로 커버될 수 있다.
도 5를 더 참조하면, 일 실시예에 있어서, 패시베이션층(PVX)의 개구(OP)는 제1 측면(S1) 및 제1 측면(S1)과 대향하는 제2 측면(S2)을 가질 수 있다. 제1 측면(S1) 및 제2 측면(S2) 각각은 전원 배선(VL)의 상면과 접촉할 수 있다. 예를 들어, 제1 측면(S1) 및 제2 측면(S2) 각각은 전원 배선(VL)의 상면으로부터 제3 방향(D3)으로 소정의 경사각을 가지며 연장될 수 있다. 본 명세서에서 상기 경사각은 제1 측면(S1) 및 제2 측면(S2) 각각이 전원 배선(VL)의 상면과 이루는 각도 중 작은 각도를 의미한다.
일 실시예에 있어서, 전원 배선(VL)의 상면을 기준으로 한 제1 측면(S1)의 제1 경사각(IA1)은 전원 배선(VL)의 상면을 기준으로 한 제2 측면(S2)의 제2 경사각(IA2)보다 작을 수 있다.
일 실시예에 있어서, 제1 경사각(IA1)은 대략 10도 내지 대략 80도일 수 있고, 구체적으로는 대략 40도 내지 대략 60도 일 수 있다. 제2 경사각(IA2)은 대략 10도 내지 대략 80도일 수 있고, 구체적으로는 대략 60도 내지 대략 70도일 수 있다.
다시 도 4를 참조하면, 비아 절연층(VIA)은 패시베이션층(PVX) 상에 배치될 수 있다. 일 실시예에 있어서, 비아 절연층(VIA)은 패시베이션층(PVX) 상의 표시 영역(DA)에 배치될 수 있다. 이에 따라, 패시베이션층(PVX) 및 비아 절연층(VIA)은 전원 배선(VL) 상에 배치되는 다층막(MLF)을 구성할 수 있다.
일 실시예에 있어서, 비아 절연층(VIA)은 유기 절연 물질로 형성될 수 있다. 비아 절연층(VIA)으로 사용될 수 있는 유기 절연 물질의 예로는 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
일 실시예에 있어서, 비아 절연층(VIA)은 패시베이션층(PVX)의 제2 컨택홀(CNT2)과 연결되는 제1 비아 컨택홀(VCNT1) 및 패시베이션층(PVX)의 개구(OP)와 연결되는 제2 비아 컨택홀(VCNT2)을 가질 수 있다. 예를 들어, 제2 비아 컨택홀(VCNT2)은 컨택 영역(CA)에 위치할 수 있다. 이에 따라, 패시베이션층(PVX) 및 비아 절연층(VIA)을 포함하는 다층막(MLF)은 제1 그루브(GRV1) 및 제2 그루브(GRV2)를 가질 수 있다.
예를 들어, 제1 그루브(GRV1)는 패시베이션층(PVX)의 제2 컨택홀(CNT2) 및 비아 절연층(VIA)의 제1 비아 컨택홀(VCNT1)이 연결되어 정의될 수 있다. 이에 따라, 제1 그루브(GRV1)는 제2 연결 전극(CE2)의 상면의 적어도 일부를 노출시킬 수 있다. 제1 그루브(GRV1)를 통해 화소 전극(ADE)이 제2 연결 전극(CE2)과 전기적으로 연결될 수 있다. 이에 따라, 화소 전극(ADE)은 트랜지스터(TR)와 전기적으로 연결될 수 있다.
예를 들어, 제2 그루브(GRV2)는 패시베이션층(PVX)의 개구(OP) 및 비아 절연층(VIA)의 제2 비아 컨택홀(VCNT2)이 연결되어 정의될 수 있다. 예를 들어, 제2 그루브(GRV2)는 컨택 영역(CA)에 정의될 수 있다. 이에 따라, 제2 그루브(GRV2)는 전원 배선(VL)의 상면의 적어도 일부를 노출시킬 수 있다. 제2 그루브(GRV2)를 통해 발광층(EL) 및 공통 전극(CTE)이 컨택 영역(CA)에서 전원 배선(VL)과 전기적으로 연결될 수 있다.
도 5를 더 참조하면, 일 실시예에 있어서, 비아 절연층(VIA)의 제2 비아 컨택홀(VCNT2)은 제3 측면(S3) 및 제3 측면(S3)과 대향하는 제4 측면(S4)을 가질 수 있다.
일 실시예에 있어서, 제2 비아 컨택홀(VCNT2)의 제3 측면(S3)은 개구(OP)의 제1 측면(S1)보다 제2 비아 컨택홀(VCNT2)의 중심을 향해 더 돌출될 수 있다. 다시 말하면, 제3 측면(S3)은 제1 측면(S1)보다 제1 방향(D1)으로 더 돌출될 수 있다. 이에 따라, 비아 절연층(VIA)은 컨택 영역(CA)에서 제2 비아 컨택홀(VCNT2)의 중심을 향해 돌출된 돌출부(PP)를 가질 수 있다. 예를 들어, 도 12 및 도 13에 도시된 바와 같이, 표시 장치(DD)의 제조 과정에서, 식각 공정(예컨대, 식각액을 이용한 습식 식각 공정)을 통해 컨택 영역(CA)에서 비아 절연층(VIA) 및 전원 배선(VL)과 중첩하는 패시베이션층(PVX)의 일부를 제거할 수 있다. 이에 따라, 비아 절연층(VIA)의 일부가 패시베이션층(PVX)보다 돌출된 구조가 형성될 수 있다. 이에 대해서는 도 12 및 도 13을 참조하여, 보다 상세히 후술한다.
일 실시예에 있어서, 돌출부(PP)는 제1 측면(S1)과 함께 언더컷 형상(UC)을 이룰 수 있다. 즉, 컨택 영역(CA)에는 제1 측면(S1) 및 돌출부(PP)에 의해 언더컷 형상(UC)이 정의될 수 있다. 언더컷 형상(UC)은 전원 배선(VL)과 중첩할 수 있다.
일 실시예에 있어서, 돌출부(PP)가 제2 비아 컨택홀(VCNT2)의 중심을 향해 돌출된 길이(L)는 대략 0.1um 내지 대략 5.0um 일 수 있고, 구체적으로는 대략 0.5um 내지 대략 1.5um일 수 있다.
일 실시예에 있어서, 제2 비아 컨택홀(VCNT2)의 제4 측면(S4)은 전원 배선(VL)의 상면과 접촉할 수 있다. 예를 들어, 비아 절연층(VIA)은 일 부분이 개구(OP)의 내부까지 연장되도록 배치되어, 개구(OP)의 제2 측면(S2)을 커버할 수 있다. 이에 따라, 컨택 영역(CA)에서 공통 전극(CTE)이 비아 절연층(VIA)의 프로파일을 따라 형성될 수 있다. 한편, 개구(OP)의 제1 측면(S1)은 비아 절연층(VIA)으로부터 노출될 수 있다. 즉, 비아 절연층(VIA)은 컨택 영역(CA)에서 제2 비아 컨택홀(VCNT2)의 중심을 기준으로 비대칭의 단면 형상을 가질 수 있다.
일 실시예에 있어서, 전원 배선(VL)의 상면을 기준으로 한 제4 측면(S4)의 제3 경사각(IA3)은 전원 배선(VL)의 상면을 기준으로 한 제2 측면(S2)의 제2 경사각(IA2)보다 작을 수 있다. 이에 따라, 컨택 영역(CA)에서 비아 절연층(VIA)의 프로파일을 따라 형성되는 공통 전극(CTE)의 단절이 방지될 수 있다. 일 실시예에 있어서, 제3 경사각(IA3)은 대략 10도 내지 대략 80도일 수 있고, 구체적으로는 대략 40도 내지 대략 60도 일 수 있다. 제3 경사각(IA3)이 상기 범위를 만족하는 경우, 공통 전극(CTE)의 단절이 더욱 방지될 수 있다.
다시 도 4를 참조하면, 화소 전극(ADE)은 비아 절연층(VIA) 상의 표시 영역(DA)에 배치될 수 있다. 화소 전극(ADE)은 다층막(MLF)의 제1 그루브(GRV1)를 통해 트랜지스터(TR)와 전기적으로 연결될 수 있다. 예를 들어, 화소 전극(ADE)은 도 3을 참조하여 설명한 발광 소자(LED)의 상기 제1 단자와 대응할 수 있다. 일 실시예에 있어서, 화소 전극(ADE)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 화소 전극(ADE)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다.
화소 정의막(PDL)은 비아 절연층(VIA) 상의 표시 영역(DA)에 배치될 수 있다. 화소 정의막(PDL)은 비아 절연층(VIA) 상에서 화소 전극(ADE)을 부분적으로 덮을 수 있다. 화소 정의막(PDL)은 화소 전극(PE)의 상면의 적어도 일부를 노출시키는 화소 개구를 가질 수 있다. 일 실시예에 있어서, 화소 정의막(PDL)은 절연 물질로 형성될 수 있다. 화소 정의막(PDL)으로 사용될 수 있는 절연 물질의 예로는 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
발광층(EL)은 비아 절연층(VIA), 화소 정의막(PDL), 화소 전극(ADE), 및 전원 배선(VL)상의 표시 영역(DA)에 배치될 수 있다. 다시 말하면, 발광층(EL)은 표시 장치(DD)의 표시 영역(DA)의 전면(whole surface)에 형성될 수 있다. 일 실시예에 있어서, 발광층(EL)은 정공 주입층, 정공 수송층, 유기 발광층, 전자 수송층 및 전자 주입층 등을 포함하는 다층 구조를 가질 수 있다. 일 실시예에 있어서, 발광층(EL)의 두께는 패시베이션층(PVX)의 두께보다 작거나 같을 수 있다.
도 5를 더 참조하면, 일 실시예에 있어서, 발광층(EL)은 컨택 영역(CA)에서 비아 절연층(VIA)의 돌출부(PP)에 의해 단절될 수 있다. 다시 말하면, 발광층(EL)은 다층막(MLF)의 언더컷 형상(UC)에 의해 단절될 수 있다.
다시 도 4를 참조하면, 공통 전극(CTE)은 발광층(EL)상에 배치될 수 있다. 다시 말하면, 공통 전극(CTE)은 표시 장치(DD)의 표시 영역(DA)의 전면에 형성될 수 있다. 공통 전극(CTE)은 도 3을 참조하여 설명한 발광 소자(LED)의 상기 제2 단자와 대응할 수 있다.
일 실시예에 있어서, 공통 전극(CTE)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 공통 전극(CTE)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 또한, 공통 전극(CTE)은 단층 및 다층으로 구성될 수 있다.
도 5를 더 참조하면, 발광층(EL)이 컨택 영역(CA)에서 돌출부(PP)에 의해 단절됨에 따라, 공통 전극(CTE)은 컨택 영역(CA)에서 전원 배선(VL)과 전기적으로 연결될 수 있다. 예를 들어, 공통 전극(CTE)은 컨택 영역(CA)에서 전원 배선(VL)과 접촉할 수 있다. 예를 들어, 공통 전극(CTE)은 전원 배선(VL)의 상면과 접촉할 수 있다. 예를 들어, 발광층(EL)은 전원 배선(VL)의 제2 도전층(CL2)과 접촉할 수 있다. 또한, 일 실시예에 있어서, 공통 전극(CTE)은 발광층(EL)의 측면을 커버할 수 있다.
일 실시예에 있어서, 공통 전극(CTE)은 컨택 영역(CA)에서 비아 절연층(VIA)의 돌출부(PP)에 의해 단절될 수 있다. 다시 말하면, 공통 전극(CTE)은 다층막(MLF)의 언더컷 형상(UC)에 의해 단절될 수 있다.
화소 전극(ADE), 발광층(EL) 및 공통 전극(CTE)은 발광 소자(LED)를 형성할 수 있다. 발광 소자(LED)는 도 3을 참조하여 대응한 발광 소자(LED)와 대응할 수 있다.
다시 도 4를 참조하면, 봉지층(TFE)은 공통 전극(CTE) 상에 배치되며, 발광 소자(LED)를 커버할 수 있다. 봉지층(TFE)은 표시 영역(DA)을 밀봉하여 외부의 불순물로부터 발광 소자(LED)를 보호할 수 있다. 또한, 일 실시예에 있어서, 봉지층(TFE)은 다층막(MLF)의 제2 그루브(GRV2)의 빈 공간을 채울 수 있다.
일 실시예에 있어서, 봉지층(TFE)은 적어도 하나의 무기 봉지층 및 적어도 하나의 유기 봉지층을 포함할 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 봉지층(TFE)은 제1 무기 봉지층(IEL1), 제1 무기 봉지층(IEL1) 상에 배치되는 유기 봉지층(OEL), 및 유기 봉지층(OEL) 상에 배치되는 제2 무기 봉지층(IEL2)을 포함할 수 있다. 다만, 이는 예시적인 것으로, 본 발명이 반드시 이에 한정되는 것은 아니다.
제1 무기 봉지층(IEL1)은 공통 전극(CTE) 상에 배치될 수 있다. 예를 들어, 제1 무기 봉지층(IEL1)은 공통 전극(CTE)의 프로파일을 따라 실질적으로 균일한 두께를 가질 수 있다.
유기 봉지층(OEL)은 제1 무기 봉지층(IEL1) 상에 배치될 수 있다. 유기 봉지층(OEL)은 제1 무기 봉지층(IEL1)의 주위에 단차를 생성시키지 않고, 실질적으로 평탄한 상면을 가질 수 있다. 일 실시예에 있어서, 유기 봉지층(OEL)은 다층막(MLF)의 제2 그루브(GRV2)의 빈 공간을 채우도록 배치될 수 있다. 예를 들어, 유기 봉지층(OEL)은 다층막(MLF)의 언더컷 형상(UC)에 의한 전원 배선(VL)과 돌출부(PP) 사이의 빈 공간을 채울 수 있다.
제2 무기 봉지층(IEL2)은 유기 봉지층(OEL) 상에 배치될 수 있다. 제2 무기 봉지층(IEL2)은 실질적으로 균일한 두께를 가지고, 실질적으로 평탄한 상면을 가질 수 있다.
도 6 내지 도 19는 도 1의 표시 장치의 제조 방법을 나타내는 단면도들이다. 예를 들어, 도 11은 도 10의 컨택 영역을 나타내는 평면도이고, 도 13은 도 12의 컨택 영역을 확대 도시한 확대도이다.
도 6을 참조하면, 표시 영역(DA) 및 패드 영역(PA)을 갖는 기판(SUB)을 준비할 수 있다. 예를 들면, 패드 영역(PA)은 표시 영역(DA)의 일측에 위치할 수 있다. 표시 영역(DA) 내에는 컨택 영역(CA)이 위치할 수 있다. 일 실시예에 있어서, 기판(SUB)은 투명한 절연성 기판일 수 있다. 예를 들면, 기판(SUB)은 유리, 석영, 플라스틱 등으로 형성될 수 있다.
기판(SUB) 상의 표시 영역(DA)에 하부 금속층(BML)을 형성하고, 기판(SUB) 상의 하부 금속층(BML) 상에 버퍼층(BFR)을 형성할 수 있다. 예를 들면, 버퍼층(BFR)은 기판(SUB) 상의 표시 영역(DA) 및 패드 영역(PA)에 전체적으로 형성될 수 있다. 표시 영역(DA)에 형성된 버퍼층(BFR)은 기판(SUB) 상에서 하부 금속층(BML)을 덮을 수 있다.
기판(SUB) 상의 표시 영역(DA)에 액티브 패턴(ACT)을 형성할 수 있다. 예를 들면, 액티브 패턴(ACT)은 비정질 실리콘, 다결정 실리콘, 산화물 반도체 등을 사용하여 형성될 수 있다.
액티브 패턴(ACT) 상에 게이트 절연층(GI)을 형성할 수 있다. 일 실시예에 있어서, 게이트 절연층(GI)은 패턴 형태로 버퍼층(BFR) 및 액티브 패턴(ACT)상에 형성될 수 있다. 예를 들면, 게이트 절연층(GI)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 사용하여 형성될 수 있다.
게이트 절연층(GI) 상에 제1 게이트 전극(GAT1) 및 제2 게이트 전극(GAT2)을 형성할 수 있다. 제1 게이트 전극(GAT1)은 액티브 패턴(ACT)과 중첩하도록 형성될 수 있다. 예를 들면, 제1 게이트 전극(GAT1) 및 제2 게이트 전극(GAT2) 각각은 금속, 합금, 도전성 금속 산화물, 도전성 금속 질화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
버퍼층(BFR), 게이트 절연층(GI), 제1 게이트 전극(GAT1) 및 제2 게이트 전극(GAT2) 상에 층간 절연층(ILD)을 형성할 수 있다. 예를 들면, 층간 절연층(ILD)은 버퍼층(BFR) 상의 표시 영역(DA) 및 패드 영역(PA)에 전체적으로 형성될 수 있다. 표시 영역(DA)에 형성된 층간 절연층(ILD)은 제1 게이트 전극(GAT1) 및 제2 게이트 전극(GAT2)을 덮을 수 있다. 예를 들면, 층간 절연층(ILD)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 사용하여 형성될 수 있다.
도 7을 참조하면, 층간 절연층(ILD)상에 제1 연결 전극(CE1), 제2 연결 전극(CE2), 전원 배선(VL) 및 패드 전극(PE)을 형성할 수 있다. 예를 들어, 패드 전극(PE)은 층간 절연층(ILD) 상의 패드 영역(PA)에 형성되고, 제1 연결 전극(CE1), 제2 연결 전극(CE2) 및 전원 배선(VL)은 층간 절연층(ILD) 상의 표시 영역(DA)에 형성될 수 있다. 구체적으로, 전원 배선(VL)은 컨택 영역(CA)과 중첩하도록 형성될 수 있다.
일 실시예에 있어서, 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)은 층간 절연층(ILD)을 관통하여 액티브 패턴(ACT)과 접촉하도록 형성될 수 있다. 또한, 제2 연결 전극(CE2)은 층간 절연층(ILD) 및 버퍼층(BFR)을 관통하여 하부 금속층(BML)과도 접촉하도록 형성될 수 있다.
일 실시예에 있어서, 전원 배선(VL)은 층간 절연층(ILD)을 관통하여 제2 게이트 전극(GAT2)과 접촉하도록 형성될 수 있다. 또한, 전원 배선(VL)은 층간 절연층(ILD) 및 버퍼층(BFR)을 관통하여 하부 금속층(BML)과도 접촉하도록 형성될 수 있다.
일 실시예에 있어서, 제1 연결 전극(CE1), 제2 연결 전극(CE2), 패드 전극(PE) 및 전원 배선(VL)은 실질적으로 동시에 형성될 수 있다. 예를 들어, 제1 연결 전극(CE1), 제2 연결 전극(CE2), 패드 전극(PE) 및 전원 배선(VL)은 층간 절연층(ILD) 상에 금속층을 도포하고, 상기 금속층을 패터닝하여 형성할 수 있다.
일 실시예에 있어서, 상기 금속층은 제1 금속층 및 상기 제1 금속층 상에 배치되는 제2 금속층을 포함할 수 있다. 이에 따라, 제1 연결 전극(CE1), 제2 연결 전극(CE2), 패드 전극(PE) 및 전원 배선(VL) 각각은 상기 제1 금속층으로부터 형성된 도전층 및 상기 제2 금속층으로부터 형성된 도전층이 적층된 다층 구조일 수 있다. 예를 들어, 전원 배선(VL)은 상기 제1 금속층으로부터 형성된 제1 도전층(CL1) 및 상기 제2 금속층으로부터 형성되는 제2 도전층(CL2)을 포함할 수 있다.
일 실시예에 있어서, 제1 도전층(CL1) 및 제2 도전층(CL2)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 제1 도전층(CL1)은 구리(Cu) 등과 같은 금속 물질로 형성되고, 제2 도전층(CL2)은 인듐 주석 산화물(ITO) 등과 같은 투명 전도성 산화물로 형성될 수 있다.
도 8을 참조하면, 층간 절연층(ILD), 제1 연결 전극(CE1), 제2 연결 전극(CE2), 전원 배선(VL) 및 패드 전극(PE) 상에 패시베이션층(PVX)을 형성할 수 있다. 예를 들면, 패시베이션층(PVX)은 층간 절연층(ILD) 상의 표시 영역(DA) 및 패드 영역(PA)에 전체적으로 형성될 수 있다.
일 실시예에 있어서, 패시베이션층(PVX)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 사용하여 형성될 수 있다.
패시베이션층(PVX)에 제1 컨택홀(CNT1), 제2 컨택홀(CNT2) 및 제3 컨택홀(CNT3)을 형성할 수 있다. 제1 컨택홀(CNT1)은 패드 전극(PE)의 상면의 적어도 일부를 노출시킬 수 있다. 제2 컨택홀(CNT2)은 제2 연결 전극(CE2)의 상면의 적어도 일부를 노출시킬 수 있다. 제3 컨택홀(CNT3)은 컨택 영역(CA)에서 전원 배선(VL)의 상면의 적어도 일부를 노출시킬 수 있다. 제1 내지 제3 컨택홀들(CNT1, CNT2, CNT3)은 실질적으로 동시에 형성될 수 있다.
도 9 및 도 10을 참조하면, 패시베이션층(PVX) 및 전원 배선(VL) 상에 비아 절연층(VIA) 및 보호 절연층(PI)을 형성할 수 있다. 예를 들어, 패시베이션층(PVX) 상의 표시 영역(DA)에는 비아 절연층(VIA)을 형성하고, 패시베이션층(PVX) 상의 패드 영역(PA)에는 보호 절연층(PI)을 형성할 수 있다. 보호 절연층(PI)은 패드 영역(PA)에서 패시베이션층(PVX)을 커버할 수 있다.
비아 절연층(VIA) 및 보호 절연층(PI)은 실질적으로 동시에 형성될 수 있다. 예를 들어, 비아 절연층(VIA) 및 보호 절연층(PI)은 일체로 형성될 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 패시베이션층(PVX), 제1 연결 전극(CE1), 제2 연결 전극(CE2), 전원 배선(VL) 및 패드 전극(PE) 상에 예비 비아 절연층(VIA-A)을 도포한 후, 하프톤 마스크 등을 이용하여, 비아 절연층(VIA) 및 보호 절연층(PI)에 대응되는 영역 각각에 서로 다른 노광량으로 광을 조사하여 예비 비아 절연층(VIA-A)을 패터닝 함으로써, 제1 두께(TI1)를 가지는 비아 절연층(VIA) 및 제2 두께(TI2)를 가지는 보호 절연층(PI)을 동일한 공정에서 형성할 수 있다. 일 실시예에 있어서, 보호 절연층(PI)의 제2 두께(TI2)는 비아 절연층(VIA1)의 제1 두께(TI1)보다 작을 수 있다.
일 실시예에 있어서, 비아 절연층(VIA) 및 보호 절연층(PI)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등과 같은 유기 절연 물질을 사용하여 형성될 수 있다.
또한, 예비 비아 절연층(VIA-A)을 패터닝하는 과정에서, 비아 절연층(VIA)에 제1 비아 컨택홀(VCNT1) 및 제2 비아 컨택홀(VCNT2)을 형성할 수 있다. 제1 비아 컨택홀(VCNT1)은 제2 컨택홀(CNT2)과 연결될 수 있다. 제2 비아 컨택홀(VCNT2)은 제3 컨택홀(CNT3)과 연결될 수 있다. 이때, 제2 컨택홀(CNT2)과 제1 비아 컨택홀(VCNT1)은 서로 연결되어 제1 그루브(GRV1)를 형성할 수 있다. 제1 그루브(GRV1)는 제2 연결 전극(CE2)의 상면의 적어도 일부를 노출시킬 수 있다. 일 실시예에 있어서, 제1 비아 컨택홀(VCNT1) 및 제2 비아 컨택홀(VCNT2)은 실질적으로 동시에 형성될 수 있다.
도 11을 더 참조하면, 일 실시예에 있어서, 제2 비아 컨택홀(VCNT2)은 제3 컨택홀(CNT3)과 평면 상에서 일부만이 중첩하도록 형성될 수 있다. 즉, 제2 비아 컨택홀(VCNT2)의 일 부분은 평면 상에서 제3 컨택홀(CNT3)과 중첩하고, 나머지 부분은 평면 상에서 제3 컨택홀(CNT3)과 이격될 수 있다. 이에 따라, 도 10에 도시된 바와 같이, 비아 절연층(VIA)은 컨택 영역(CA)에서 일 부분이 제3 컨택홀(CNT3)의 내부까지 연장되도록 형성되어, 제3 컨택홀(CNT3)의 일 측면을 커버할 수 있다. 한편, 제3 컨택홀(CNT3)의 타 측면은 비아 절연층(VIA)으로부터 노출될 수 있다. 즉, 비아 절연층(VIA)은 컨택 영역(CA)에서 제2 비아 컨택홀(VCNT2)의 중심을 기준으로 비대칭의 단면 형상을 가지도록 형성될 수 있다.
한편, 도 11에 도시된 제3 컨택홀(CNT3)과 제2 비아 컨택홀(VCNT2)의 평면 상의 배치는 예시적인 것으로, 본 발명이 반드시 이에 한정되는 것은 아니며, 제3 컨택홀(CNT3)과 제2 비아 컨택홀(VCNT2)의 평면 상의 배치는 제2 비아 컨택홀(VCNT2)의 일부만이 평면 상에서 제3 컨택홀(CNT3)과 중첩하는 경우에 한하여 다양하게 변경될 수 있다.
도 12 및 도 13을 참조하면, 컨택 영역(CA)에서 비아 절연층(VIA) 및 전원 배선(VL)과 중첩하는 패시베이션층(PVX)의 일부를 제거할 수 있다. 예를 들어, 컨택 영역(CA)에서 비아 절연층(VIA) 및 전원 배선(VL)과 중첩하되, 비아 절연층(VIA)으로부터 노출되는 패시베이션층(PVX)의 일부를 제거할 수 있다.
일 실시예에 있어서, 식각 공정을 통해 패시베이션층(PVX)의 일부를 제거할 수 있다. 예를 들어, 상기 식각 공정은 식각액을 이용한 습식 식각 공정일 수 있다.
패시베이션층(PVX)의 일부가 제거됨에 따라, 패시베이션층(PVX)에는 제1 측면(S1) 및 제2 측면(S2)을 가지는 개구(OP)가 형성될 수 있다. 예를 들어, 개구(OP)는 제3 컨택홀(CNT3)보다 확장된 면적을 가질 수 있다.
제1 측면(S1)은 식각 공정을 통해 패시베이션층(PVX)의 일부를 제거하여 형성된 측면이고, 제2 측면(S2)은 비아 절연층(VIA)에 의해 커버된 제3 컨택홀(CNT3)의 일 측면과 실질적으로 동일할 수 있다. 이에 따라, 식각 공정을 통해 형성된 제1 측면(S1)과 식각 공정의 영향을 받지 않은 제2 측면(S2)은 전원 배선(VL)의 상면에 대하여 서로 상이한 경사각을 가질 수 있다. 예를 들어, 전원 배선(VL)의 상면을 기준으로 한 제1 측면(S1)의 제1 경사각(IA1)은 전원 배선(VL)의 상면을 기준으로 한 제2 측면(S2)의 제2 경사각(IA2)보다 작을 수 있다.
또한, 패시베이션층(PVX)의 일부가 제거됨에 따라, 컨택 영역(CA)에서 제2 비아 컨택홀(VCNT2)의 제3 측면(S3)은 개구(OP)의 제1 측면(S1)보다 제2 비아 컨택홀(VCNT2)의 중심을 향해 더 돌출될 수 있다. 이에 따라, 비아 절연층(VIA)은 컨택 영역(CA)에서 제2 비아 컨택홀(VCNT2)의 중심을 향해 돌출된 돌출부(PP)를 가질 수 있다.
따라서, 컨택 영역(CA)에는 제1 측면(S1) 및 돌출부(PP)에 의한 언더컷 형상(UC)이 정의될 수 있다. 즉, 패시베이션층(PVX) 및 비아 절연층(VIA)을 포함하는 다층막(MLF)은 컨택 영역(CA)에서 언더컷 형상(UC)을 가질 수 있다.
한편, 개구(OP)는 제2 비아 컨택홀(VCNT2)과 연결되어 제2 그루브(GRV2)를 형성할 수 있다. 제2 그루브(GRV2)는 컨택 영역(CA)에 정의될 수 있다. 이에 따라, 제2 그루브(GRV2)는 전원 배선(VL)의 상면의 적어도 일부를 노출시킬 수 있다.
도 14를 참조하면, 비아 절연층(VIA) 상의 표시 영역(DA)에 화소 전극(ADE)을 형성할 수 있다. 화소 전극(ADE)은 제1 그루브(GRV1)를 통해 제2 연결 전극(CE2)과 전기적으로 연결될 수 있다. 화소 전극(ADE)은 금속, 합금, 도전성 금속 산화물, 도전성 금속 질화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
도 15를 참조하면, 패드 영역(PA)에서 보호 절연층(PI)을 제거할 수 있다. 예를 들어, 애싱(ashing) 공정을 통해 보호 절연층(PI)을 제거할 수 있다.
한편, 보호 절연층(PI)을 애싱하는 과정에서, 비아 절연층(VIA)의 일부가 함께 애싱될 수 있다. 예를 들어, 보호 절연층(PI)을 애싱하는 과정에서, 표시 영역(DA)의 비아 절연층(VIA) 중 화소 전극(ADE)으로부터 노출되는 부분은 상기 애싱 공정의 영향을 받을 수 있다. 이에 따라, 비아 절연층(VIA) 중 화소 전극(ADE)으로부터 노출되는 부분은 보호 절연층(PI)의 제2 두께(TI2)만큼 감소할 수 있다. 따라서, 도 15에 도시된 바와 같이, 보호 절연층(PI)이 제거된 이후, 표시 영역(DA)에서 비아 절연층(VIA)의 상면은 단차를 가질 수 있다.
예를 들어, 비아 절연층(VIA)의 상면은 화소 전극(ADE)과 중첩하는 제1 부분 및 화소 전극(ADE)과 이격되는 제2 부분을 포함할 수 있고, 기판(SUB)의 상면으로부터 상기 제1 부분까지의 높이는 기판(SUB)의 상면으로부터 상기 제2 부분까지의 높이보다 클 수 있다.
한편, 도 14 및 도 15에는, 비아 절연층(VIA) 상에 화소 전극(ADE)을 형성한 이후, 보호 절연층(PI)을 제거하는 것으로 도시되었으나, 본 발명이 반드시 이에 한정되는 것은 아니다. 다른 실시예에 있어서, 화소 전극(ADE)을 형성하기 전에, 보호 절연층(PI)을 먼저 제거할 수도 있다. 이 경우, 비아 절연층(VIA)은 전체적으로 보호 절연층(PI)의 제2 두께(TI2)만큼 감소할 수 있다. 따라서, 보호 절연층(PI)이 제거된 이후에도, 표시 영역(DA)에서 비아 절연층(VIA)의 상면이 실질적으로 평탄한 상면을 가질 수도 있다. 다시 말하면, 보호 절연층(PI)이 제거된 이후에도, 표시 영역(DA)에서 비아 절연층(VIA)의 상면이 단차를 가지지 않을 수도 있다.
도 16을 참조하면, 비아 절연층(VIA) 상의 표시 영역(DA)에 화소 정의막(PDL)을 형성할 수 있다. 화소 정의막(PDL)은 비아 절연층(VIA) 상에서 화소 전극(ADE)을 부분적으로 덮을 수 있다. . 화소 정의막(PDL)은 화소 전극(PE)의 상면의 적어도 일부를 노출시키는 화소 개구를 가질 수 있다. 예를 들어, 화소 정의막(PDL)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등과 같은 절연 물질을 사용하여 형성할 수 있다.
이후, 비아 절연층(VIA), 화소 정의막(PDL), 화소 전극(ADE), 및 전원 배선(VL)상의 표시 영역(DA)에 발광층(EL)을 형성할 수 있다. 다시 말하면, 발광층(EL)은 표시 장치(DD)의 표시 영역(DA)의 전면에 형성될 수 있다.
도 17을 더 참조하면, 발광층(EL)은 컨택 영역(CA)에서 전원 배선(VL) 상에 형성될 수 있다. 일 실시예에 있어서, 발광층(EL)은 제1 각도(DG1)로 증착될 수 있다. 발광층(EL)은 컨택 영역(CA)에서 비아 절연층(VIA)의 돌출부(PP)에 의해 단절될 수 있다. 다시 말하면, 발광층(EL)은 다층막(MLF)의 언더컷 형상(UC)에 의해 단절될 수 있다.
도 18 및 19를 참조하면, 발광층(EL) 상에 공통 전극(CTE)이 형성될 수 있다. 공통 전극(CTE)은 표시 장치(DD)의 표시 영역(DA)의 전면에 형성될 수 있다.
발광층(EL)이 컨택 영역(CA)에서 돌출부(PP)에 의해 단절됨에 따라, 공통 전극(CTE)은 컨택 영역(CA)에서 전원 배선(VL)과 전기적으로 연결될 수 있다. 예를 들어, 공통 전극(CTE)은 컨택 영역(CA)에서 전원 배선(VL)과 접촉할 수 있다. 예를 들어, 공통 전극(CTE)은 전원 배선(VL)의 상면과 접촉할 수 있다
도 19에 도시된 바와 같이, 공통 전극(CTE)은 제2 각도(DG2)로 증착될 수 있다. 예를 들어, 제1 각도(DG1)는 상기 제2 각도(DG2)보다 클 수 있다. 다시 말하면, 공통 전극(CTE)은 발광층(EL)보다 낮은 증착 각도로 증착될 수 있다. 이에 따라, 공통 전극(CTE)은 상기 발광층(EL)의 측면을 커버할 수 있다.
일 실시예에 있어서, 공통 전극(CTE)은 컨택 영역(CA)에서 비아 절연층(VIA)의 돌출부(PP)에 의해 단절될 수 있다. 다시 말하면, 공통 전극(CTE)은 다층막(MLF)의 언더컷 형상(UC)에 의해 단절될 수 있다.
이후, 도 4에 도시된 바와 같이, 공통 전극(CTE) 상에 봉지층(TFE)을 형성할 수 있다. 예를 들면, 제1 무기 봉지층(IEL1), 유기 봉지층(OEL) 및 제3 무기 봉지층(IEL2)이 순차적으로 형성될 수 있다.
일 실시예에 있어서, 봉지층(TFE)은 다층막(MLF)의 제2 그루브(GRV2)의 빈 공간을 채우며 형성될 수 있다. 예를 들어, 제1 무기 봉지층(IEL1)은 공통 전극(CTE)의 프로파일을 따라 형성되고, 유기 봉지층(OEL)은 다층막(MLF)의 제2 그루브(GRV2)의 빈 공간을 채우도록 형성되며, 제2 무기 봉지층(IEL2)은 유기 봉지층(OEL) 상에 형성될 수 있다.
실시예들에 의하면, 표시 장치(DD)는 전원 배선(VL), 패시베이션층(PVX), 비아 절연층(VIA) 및 공통 전극(CTE)을 포함할 수 있다. 또한, 패시베이션층(PVX)은 컨택 영역(CA)에서 전원 배선(VL)의 일부를 노출시키는 개구(OP)를 가지고, 비아 절연층(VIA)은 개구(OP)와 연결되는 제2 비아 컨택홀(VCNT2)을 가질 수 있다. 또한, 비아 절연층(VIA)은 제2 비아 컨택홀(VCNT2)의 중심을 향해 돌출된 돌출부(PP)를 가질 수 있다.
이에 따라, 패시베이션층(PVX) 및 비아 절연층(VIA)을 포함하는 다층막(MLF)은 컨택 영역(CA)에서 개구(OP)의 제1 측면(S1) 및 돌출부(PP)에 의한 언더컷 형상(UC)을 가질 수 있다. 이에 따라, 공통 전극(CTE)은 컨택 영역(CA)에서 전원 배선(VL)과 전기적으로 연결될 수 있다. 이에 따라, 공통 전극(CTE)으로 제공되는 공통 전압(ELVSS)의 전압 강하가 방지될 수 있다.
도 20은 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 단면도이다.
도 20을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(DD1)는 공통 전극(CTE)이 컨택 영역(CA)에서 전체적으로 연결되는 것을 제외하고는, 도 4를 참조하여 설명한 표시 장치(DD)와 실질적으로 동일할 수 있다.
일 실시예에 있어서, 공통 전극(CTE)은 표시 장치(DD1)의 표시 영역(DA)의 전면에 형성되고, 컨택 영역(CA)에서 전체적으로 연결될 수 있다. 다시 말하면, 공통 전극(CTE)은 컨택 영역(CA)에서 언더컷 형상(UC)에 의해 단절되지 않을 수 있다. 또한, 도시하지는 않았으나, 공통 전극(CTE)이 컨택 영역(CA)에서 전체적으로 연결되는 경우, 언더컷 형상(UC)에 의한 전원 배선(VL)과 비아 절연층(VIA) 사이의 공간에는 유기 물질 등이 충진될 수도 있다.
도 21은 본 발명의 또 다른 실시예에 따른 표시 장치를 설명하기 위한 단면도이다.
도 21을 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치(DD2)는 캡핑 전극(CPE)을 더 포함할 수 있다. 다만, 표시 장치(DD2)는 캡핑 전극(CPE)을 제외하고는 도 4를 참조하여 설명한 표시 장치(DD)와 실질적으로 동일할 수 있다.
일 실시예에 있어서, 표시 장치(DD2)는 전원 배선(VL)과 접촉하는 캡핑 전극(CPE)을 더 포함할 수 있다.
일 실시예에 있어서, 캡핑 전극(CPE)은 화소 전극(ADE)과 동일한 공정으로 형성될 수 있다. 다시 말하면, 캡핑 전극(CPE)은 화소 전극(ADE)과 동일한 층에 배치될 수 있다. 다시 말하면, 캡핑 전극(CPE)은 화소 전극(ADE)과 동일한 물질을 포함할 수 있다.
예를 들어, 캡핑 전극(CPE)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 캡핑 전극(CPE)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다.
일 실시예에 있어서, 캡핑 전극(CPE)은 컨택 영역(CA)에서 비아 절연층(VIA)의 돌출부(도 5 참조)에 의해 단절될 수 있다. 다시 말하면, 캡핑 전극(CPE)은 컨택 영역(CA)에서 언더컷 형상(UC)에 의해 단절될 수 있다.
일 실시예에 있어서, 공통 전극(CTE)은 캡핑 전극(CPE)의 측면 및 발광층(EL)의 측면을 모두 커버할 수 있다.
도 22는 본 발명의 또 다른 실시예에 따른 표시 장치를 설명하기 위한 단면도이고, 도 23은 도 22의 컨택 영역을 확대 도시한 확대도이다.
도 22를 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치(DD3)는 캡핑 전극(CPE)이 개구(OP)의 제1 측면(S1)과 접촉하는 것을 제외하고는 도 21을 참조하여 설명한 표시 장치(DD2)와 실질적으로 동일할 수 있다.
도 23을 더 참조하면, 일 실시예에 있어서, 표시 장치(DD3)는 캡핑 전극(CPE)을 포함하고, 캡핑 전극(CPE)은 개구(OP)의 제1 측면(S1)까지 연장되어, 제1 측면(S1)과 접촉할 수 있다. 예를 들어, 캡핑 전극(CPE)은 전원 배선(VL)의 상면을 지나 개구(OP)의 제1 측면(S1)까지 연장되도록 배치될 수 있다. 이 경우, 공통 전극(CTE)도 전원 배선(VL) 상에서 캡핑 전극(CPE)의 상면을 지나 개구(OP)의 제1 측면(S1)까지 연장될 수 있다. 다만, 공통 전극(CTE)은 개구(OP)의 제1 측면(S1)까지 연장되는 경우에도, 캡핑 전극(CPE)에 의해 개구(OP)의 제1 측면(S1)과 접촉하지 않을 수 있다. 따라서, 공통 전극(CTE)이 개구(OP)의 제1 측면(S1)까지 연장되는 경우에도, 캡핑 전극(CPE)은 전원 배선(VL) 및 공통 전극(CTE)을 전기적으로 연결시킬 수 있다.
본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
DD, DD1, DD2, DD3: 표시 장치 DA: 표시 영역
PA: 패드 영역 CA: 컨택 영역
VL: 전원 배선 PVX: 패시베이션층
VIA: 비아 절연층 PP: 돌출부
CTE: 공통 전극 MLF: 다층막
UC: 언더컷 형상 OP: 개구
S1: 제1 측면 S2: 제2 측면
IA1: 제1 경사각 IA2: 제2 경사각
CL1: 제1 도전층 CL2: 제2 도전층
EL: 발광층 TR: 트랜지스터
ADE: 화소 전극 CPE: 캡핑 전극
PE: 패드 전극 TFE: 봉지층
IEL1: 제1 무기 봉지층 IEL2: 제2 무기 봉지층
OEL: 유기 봉지층 VIA-A: 예비 비아 절연층
DG1: 제1 각도 DG2: 제2 각도

Claims (37)

  1. 표시 영역 및 상기 표시 영역 내에 위치하는 컨택 영역을 가지는 기판;
    상기 기판 상의 상기 표시 영역에 배치되고, 상기 컨택 영역과 중첩하는 전원 배선;
    상기 기판 및 상기 전원 배선 상에 배치되고, 상기 컨택 영역에서 상기 전원 배선의 상면의 적어도 일부를 노출시키는 개구를 가지는 패시베이션층;
    상기 패시베이션층 상에 배치되고, 상기 컨택 영역에서 상기 개구와 연결되는 비아 컨택홀을 가지며, 상기 비아 컨택홀의 중심을 향해 돌출된 돌출부를 가지는 비아 절연층; 및
    상기 비아 절연층 및 상기 전원 배선 상에 배치되고, 상기 컨택 영역에서 상기 전원 배선과 전기적으로 연결되는 공통 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서, 상기 패시베이션층 및 상기 비아 절연층을 포함하는 다층막은 상기 컨택 영역에서 상기 개구의 제1 측면 및 상기 돌출부에 의한 언더컷 형상을 가지는 것을 특징으로 하는 표시 장치.
  3. 제2 항에 있어서, 상기 비아 절연층은 일 부분이 상기 개구의 내부까지 연장되도록 배치되어, 상기 개구의 상기 제1 측면과 대향하는 제2 측면을 커버하는 것을 특징으로 하는 표시 장치.
  4. 제3 항에 있어서, 상기 전원 배선의 상면을 기준으로 한 상기 제1 측면의 제1 경사각은 상기 전원 배선의 상면을 기준으로 한 상기 제2 측면의 제2 경사각보다 작은 것을 특징으로 하는 표시 장치.
  5. 제4 항에 있어서, 상기 전원 배선의 상면을 기준으로 한 상기 비아 절연층의 측면의 제3 경사각은 상기 제2 경사각보다 작은 것을 특징으로 하는 표시 장치.
  6. 제1 항에 있어서, 상기 패시베이션층은 무기 절연 물질을 포함하고, 상기 비아 절연층은 유기 절연 물질을 포함하는 것을 특징으로 하는 표시 장치.
  7. 제1 항에 있어서, 상기 돌출부가 상기 컨택홀의 중심을 향해 돌출된 길이는 0.1um 내지 5.0um인 것을 특징으로 하는 표시 장치.
  8. 제1 항에 있어서, 상기 전원 배선은 제1 도전층 및 상기 제1 도전층 상에 배치되는 제2 도전층을 포함하고,
    상기 제1 도전층은 구리(Cu) 및 알루미늄(Al)으로 이루어진 그룹에서 선택되는 적어도 하나를 포함하며, 상기 제2 도전층은 투명 전도성 산화물, 티타늄(Ti) 및 몰리브덴(Mo)으로 이루어진 그룹에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 표시 장치.
  9. 제1 항에 있어서,
    상기 공통 전극은 상기 컨택 영역에서 상기 돌출부에 의해 단절되는 것을 특징으로 하는 표시 장치.
  10. 제1 항에 있어서,
    상기 공통 전극은 상기 컨택 영역에서 전체적으로 연결되는 것을 특징으로 하는 표시 장치.
  11. 제1 항에 있어서,
    상기 돌출부에 의해 단절되는 발광층을 더 포함하는 것을 특징으로 하는 표시 장치.
  12. 제11 항에 있어서, 상기 발광층의 두께는 상기 패시베이션층의 두께보다 작거나 같은 것을 특징으로 하는 표시 장치.
  13. 제11 항에 있어서, 상기 공통 전극은 상기 발광층의 측면을 커버하는 것을 특징으로 하는 표시 장치.
  14. 제1 항에 있어서,
    상기 기판 상의 상기 표시 영역에 배치되는 트랜지스터;
    상기 트랜지스터 상에 배치되며, 상기 트랜지스터와 전기적으로 연결되는 화소 전극; 및
    상기 컨택 영역에서 상기 돌출부에 의해 단절되며, 상기 화소 전극과 동일한 층에 배치되는 캡핑 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  15. 제14 항에 있어서, 상기 비아 절연층의 상면은 상기 화소 전극과 중첩하는 제1 부분 및 상기 화소 전극과 이격되는 제2 부분을 포함하고,
    상기 기판의 상면으로부터 상기 제1 부분까지의 높이는 상기 기판의 상면으로부터 상기 제2 부분의 높이보다 큰 것을 특징으로 하는 표시 장치.
  16. 제1 항에 있어서,
    상기 기판 상의 상기 표시 영역의 일 측에 위치하는 패드 영역에 배치되고, 상기 전원 배선과 동일한 층에 배치되는 패드 전극을 더 포함하고,
    상기 패시베이션층은 상기 패드 전극의 상면의 적어도 일부를 노출시키는 것을 특징으로 하는 표시 장치.
  17. 제1 항에 있어서, 상기 공통 전극 상에 배치되고, 무기 봉지층 및 유기 봉지층을 포함하는 봉지층을 더 포함하고,
    상기 유기 봉지층은 상기 전원 배선과 상기 돌출부 사이의 빈 공간을 채우도록 배치되는 것을 특징으로 하는 표시 장치.
  18. 표시 영역 및 상기 표시 영역 내에 위치하는 컨택 영역을 가지는 기판;
    상기 기판 상의 상기 표시 영역에 배치되고, 상기 컨택 영역과 중첩하는 전원 배선; 및
    상기 기판 및 상기 전원 배선 상에 배치되고, 상기 컨택 영역에서 상기 전원 배선의 상면의 적어도 일부를 노출시키는 다층막을 포함하고,
    상기 다층막은,
    상기 컨택 영역에서 상기 전원 배선의 상면의 적어도 일부를 노출시키는 개구를 가지는 패시베이션층; 및
    상기 패시베이션층 상에 배치되고, 상기 컨택 영역에서 상기 개구와 연결되는 비아 컨택홀을 가지며, 상기 비아 컨택홀의 중심을 향해 돌출된 돌출부를 가지는 비아 절연층을 포함하며,
    상기 컨택 영역에서 상기 개구의 제1 측면 및 상기 돌출부에 의한 언더컷 형상을 가지는 표시 장치.
  19. 제18 항에 있어서, 상기 비아 절연층은 일 부분이 상기 개구의 내부까지 연장되도록 배치되어, 상기 개구의 상기 제1 측면과 대향하는 제2 측면을 커버하는 것을 특징으로 하는 표시 장치.
  20. 제19 항에 있어서, 상기 전원 배선의 상면을 기준으로 한 상기 제1 측면의 제1 경사각은 상기 전원 배선의 상면을 기준으로 한 상기 제2 측면의 제2 경사각보다 작은 것을 특징으로 하는 표시 장치.
  21. 제20 항에 있어서, 상기 전원 배선의 상면을 기준으로 한 상기 비아 절연층의 측면의 제3 경사각은 상기 제2 경사각보다 작은 것을 특징으로 하는 표시 장치.
  22. 제18 항에 있어서, 상기 패시베이션층은 무기 절연 물질을 포함하고, 상기 비아 절연층은 유기 절연 물질을 포함하는 것을 특징으로 하는 표시 장치.
  23. 제18 항에 있어서, 상기 돌출부가 상기 컨택홀의 중심을 향해 돌출된 길이는 0.1um 내지 5.0um인 것을 특징으로 하는 표시 장치.
  24. 표시 영역 및 상기 표시 영역 내에 위치하는 컨택 영역을 가지는 기판 상의 상기 표시 영역에 상기 컨택 영역과 중첩하도록 전원 배선을 형성하는 단계;
    상기 기판 및 상기 전원 배선 상에, 상기 컨택 영역에서 상기 전원 배선의 상면의 적어도 일부를 노출시키는 컨택홀을 가지는 패시베이션층을 형성하는 단계;
    상기 전원 배선 및 상기 패시베이션층 상에, 상기 전원 배선 및 상기 패시베이션층을 커버하도록 예비 비아 절연층을 형성하는 단계;
    상기 예비 비아 절연층을 패터닝하여, 상기 컨택 영역에서 상기 컨택홀과 연결되는 비아 컨택홀을 가지는 비아 절연층을 형성하는 단계;
    상기 컨택 영역에서, 상기 비아 절연층이 상기 비아 컨택홀의 중심을 향해 돌출된 돌출부를 가지도록 상기 비아 절연층 및 상기 전원 배선과 중첩하는 상기 패시베이션층의 일부를 제거하는 단계; 및
    상기 전원 배선 및 상기 비아 절연층 상에, 상기 컨택 영역에서 상기 전원 배선과 전기적으로 연결되는 공통 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  25. 제24 항에 있어서, 상기 비아 절연층 및 상기 전원 배선과 중첩하는 상기 패시베이션층의 일부는 습식 식각 공정을 통해 제거되는 것을 특징으로 하는 표시 장치의 제조 방법.
  26. 제24 항에 있어서, 상기 패시베이션층의 일부를 제거하는 단계 이후,
    상기 패시베이션층은 상기 컨택홀보다 폭이 큰 개구를 가지고,
    상기 패시베이션층 및 상기 비아 절연층을 포함하는 다층막은 상기 컨택 영역에서 상기 개구의 제1 측면 및 상기 돌출부에 의한 언더컷 형상을 가지는 것을 특징으로 하는 표시 장치의 제조 방법.
  27. 제24 항에 있어서, 상기 비아 절연층을 형성하는 단계에서,
    상기 비아 컨택홀의 일 부분은 평면 상에서 상기 컨택홀과 중첩하고, 나머지 부분은 평면 상에서 상기 컨택홀과 이격되는 것을 특징으로 하는 표시 장치의 제조 방법.
  28. 제24 항에 있어서, 상기 패시베이션층은 무기 절연 물질로 형성되고, 상기 비아 절연층은 유기 절연 물질로 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  29. 제24 항에 있어서, 상기 패시베이션층을 형성하는 단계 이전에,
    상기 기판 상의 상기 표시 영역의 일 측에 위치하는 패드 영역에 패드 전극을 형성하는 단계를 더 포함하고,
    상기 패드 전극은 상기 전원 배선과 동일한 공정에서 형성되며,
    상기 패시베이션층은 상기 패드 전극의 상면의 적어도 일부를 노출시키는 것을 특징으로 하는 표시 장치의 제조 방법.
  30. 제29 항에 있어서, 상기 예비 비아 절연층을 형성하는 단계에서,
    상기 예비 비아 절연층은 상기 패드 전극을 상기 전원 배선 및 상기 패시베이션층과 함께 커버하도록 형성되고,
    상기 예비 비아 절연층을 패터닝한 이후, 상기 기판 상의 상기 패드 영역에 배치되고, 상기 패시베이션층을 커버하는 보호 절연층이 상기 비아 절연층과 함께 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  31. 제30 항에 있어서, 상기 보호 절연층은 상기 비아 절연층과 일체로 형성되고,
    상기 보호 절연층의 두께는 상기 비아 절연층의 두께보다 작은 것을 특징으로 하는 표시 장치의 제조 방법.
  32. 제 31 항에 있어서, 상기 비아 절연층 및 상기 보호 절연층은 상기 예비 비아 절연층을 하프톤 마스크를 이용하여 패터닝하여 함께 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  33. 제30 항에 있어서, 상기 패시베이션층의 일부를 제거하는 단계 이후, 상기 보호 절연층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  34. 제24 항에 있어서, 상기 공통 전극을 형성하는 단계 이전에,
    상기 전원 배선 상에 배치되고, 상기 컨택 영역에서 상기 돌출부에 의해 단절되도록 발광층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  35. 제34 항에 있어서, 상기 발광층이 증착되는 제1 각도는 상기 공통 전극이 증착되는 제2 각도보다 큰 것을 특징으로 하는 표시 장치의 제조 방법.
  36. 제24 항에 있어서, 상기 공통 전극을 형성하는 단계 이전에,
    상기 전원 배선 상에 배치되고, 상기 컨택 영역에서 상기 돌출부에 의해 단절되도록 캡핑 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  37. 제36 항에 있어서, 상기 예비 패시베이션층이 형성되기 전에, 상기 기판 상의 상기 표시 영역에 트랜지스터를 형성하는 단계; 및
    상기 비아 절연층이 형성된 후에, 상기 트랜지스터 상에 상기 트랜지스터와 전기적으로 연결되는 화소 전극을 형성하는 단계를 더 포함하고,
    상기 화소 전극은 상기 캡핑 전극과 동일한 공정에서 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
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